KR20170108464A - 반도체장치 및 반도체시스템 - Google Patents

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KR20170108464A KR1020160032405A KR20160032405A KR20170108464A KR 20170108464 A KR20170108464 A KR 20170108464A KR 1020160032405 A KR1020160032405 A KR 1020160032405A KR 20160032405 A KR20160032405 A KR 20160032405A KR 20170108464 A KR20170108464 A KR 20170108464A
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Abstract

반도체장치는 라이트커맨드 및 레이턴시정보에 따라 설정되는 라이트구간에 동기하여 인에이블되는 분주구간신호를 생성하는 분주구간신호생성회로; 및 상기 분주구간신호 및 내부스트로브신호에 응답하여 샘플링구간동안 상기 내부스트로브신호를 샘플링하여 샘플링클럭신호로 출력하되, 상기 샘플링구간은 상기 라이트구간보다 긴 구간으로 설정되는 클럭샘플링회로를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 반도체장치를 포함하는 반도체시스템에 관한 것이다.
반도체메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클럭에 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장하였다.
처음 제안된 것은 반도체메모리장치의 외부에서 주어지는 클럭의 라이징에지(rising edge)에 동기되어 하나의 클럭 주기에 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 반도체메모리장치이다. 그러나 SDR 동기식 반도체메모리장치도 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하여 하나의 클럭 주기에 두 개의 데이터를 입출력하는 DDR(Double Data Rate) 동기식 반도체메모리장치가 제안되었다. DDR 동기식 반도체메모리장치는 외부에서 입력되는 클럭의 라이징에지(rising edge)와 폴링에지(falling edge)에 동기하여 연속적으로 두 개의 데이터를 입출력시킨다. 따라서, 클럭의 주파수를 증가시키지 않더라도 DDR 동기식 반도체메모리장치는 SDR 동기식 반도체메모리장치보다 2배 향상된 데이터의 입출력 속도를 가진다.
본 발명은 데이터스트로브신호를 분주하여 분주스트로브신호를 생성하는 반도체장치를 포함하는 반도체시스템을 제공한다.
이를 위해 본 발명은 라이트커맨드 및 레이턴시정보에 따라 설정되는 라이트구간에 동기하여 인에이블되는 분주구간신호를 생성하는 분주구간신호생성회로 및 상기 분주구간신호 및 내부스트로브신호에 응답하여 샘플링구간동안 상기 내부스트로브신호를 샘플링하여 샘플링클럭신호로 출력하되, 상기 샘플링구간은 상기 라이트구간보다 긴 구간으로 설정되는 클럭샘플링회로를 제공한다.
또한, 본 발명은 라이트커맨드 및 레이턴시정보에 따라 설정되는 라이트구간에 동기하여 인에이블되는 분주구간신호를 생성하는 분주구간신호생성회로 및 상기 분주구간신호에 응답하여 샘플링클럭신호를 분주하여 제1 내지 제N 분주스트로브신호를 순차적으로 생성하는 분주회로를 포함하되, 상기 분주구간신호는 상기 라이트구간에서 인에이블되는 라이트구간신호 및 내부스트로브신호에 응답하여 인에이블되고, 상기 제1 내지 제N-1 분주스트로브신호 중 하나 및 상기 라이트구간신호에 응답하여 디스에이블되는 반도체장치를 제공한다.
또한, 본 발명은 커맨드신호 및 데이터스트로브신호를 출력하는 제1 반도체장치 및 상기 커맨드신호에 디코딩하여 라이트커맨드를 생성하고, 상기 데이터스트로브신호를 버퍼링하여 내부스트로브신호를 생성하며, 상기 라이트커맨드 및 레이턴시정보에 따라 설정되는 라이트구간에 동기하여 인에이블되는 분주구간신호를 생성하고, 상기 분주구간신호 및 상기 내부스트로브신호에 응답하여 샘플링구간동안 상기 내부스트로브신호를 샘플링하여 샘플링클럭신호로 출력하되, 상기 샘플링구간은 상기 라이트구간보다 긴 구간으로 설정되는 제2 반도체장치를 포함하는 반도체시스템을 제공한다.
본 발명에 의하면, 샘플링클럭신호가 생성되는 샘플링구간이 종료되는 시점보다 앞선 시점에 분주구간신호를 디스에이블시켜 분주구간신호의 디스에이블시점이 지연되는 경우에도 안정적으로 분주스트로브신호를 생성할 수 있는 효과가 있다.
또한, 본 발명에 의하면, 샘플링클럭신호가 생성되는 샘플링구간이 종료되는 시점보다 앞선 시점에 분주구간신호를 디스에이블되는 경우에도 안정적으로 샘플링클럭신호를 생성할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 커맨드입력회로의 일 실시예에 따른 블럭도이다.
도 3은 도 1에 도시된 반도체시스템에 포함된 분주구간신호생성회로의 일 실시예에 따른 회로도이다.
도 4은 도 1에 도시된 반도체시스템에 포함된 클럭샘플링회로의 일 실시예에 따른 회로도이다.
도 5는 도 1에 도시된 반도체시스템에 포함된 분주회로의 일 실시예에 따른 회로도이다.
도 6 및 도 7은 도 1 내지 도 5에 도시된 반도체시스템의 동작을 설명하기 위한 타이밍도이다.
도 8은 도 1 내지 도 7에 도시된 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 블럭도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체시스템은 제1 반도체장치(11) 및 제2 반도체장치(12)로 구성될 수 있다.
제1 반도체장치(11)는 커맨드신호(CMD) 및 데이터스트로브신호(DQS)를 출력할 수 있다. 커맨드신호(CMD)는 다수의 비트를 포함하여 다양한 논리레벨조합을 가질 수 있다. 커맨드신호(CMD)는 제2 반도체장치(12)의 액티브동작, 리드동작, 라이트동작 및 프리차지동작등의 수행을 위해 각각의 동작에 대응하는 논리레벨조합을 가질 수 있다. 커맨드신호(CMD)는 커맨드신호(CMD)만 전송되는 라인들 또는 커맨드신호(CMD) 및 어드레스신호(미도시)가 동시에 전송되는 라인들을 통해 전송될 수 있다. 데이터스트로브신호(DQS)는 제2 반도체장치(12)에 대한 라이트동작이 수행되는 경우 제2 반도체장치(12)에 입력될 수 있다.
제2 반도체장치(12)는 커맨드입력회로(121), 데이터스트로브신호입력회로(122), 분주구간신호생성회로(123), 클럭샘플링회로(124) 및 분주회로(125)를 포함할 수 있다.
커맨드입력회로(121)는 커맨드신호(CMD)에 응답하여 라이트구간신호(CASWL)를 생성할 수 있다. 커맨드입력회로(121)는 커맨드신호(CMD)를 디코딩하여 라이트커맨드(도 2의 CMD_WT)가 생성되는 경우 라이트커맨드(도 2의 CMD_WT) 및 레이턴시정보에 따라 설정되는 라이트구간에서 인에이블되는 라이트구간신호(CASWL)를 생성할 수 있다. 레이턴시정보는 라이트레이턴시(Write Latency) 및 버스트랭스(Burst Length) 정보를 포함할 수 있다. 라이트레이턴시는 라이트커맨드(도 2의 CMD_WT)가 입력된 시점부터 라이트되는 데이터가 입력되는 시점까지의 구간으로 설정될 수 있다. 버스트랭스는 라이트동작시 연속해서 입력되는 데이터의 갯수일 수 있다. 레이턴시정보는 커맨드입력회로(121)에 저장되어 있을 수 있다. 실시예에 따라, 레이턴시정보는 제2 반도체장치(12) 외부로부터 입력될 수 있다. 라이트구간은 커맨드신호(CMD)를 디코딩하여 라이트커맨드(도 2의 CMD_WT)가 생성되는 시점보다 라이트레이턴시가 지난 시점의 반클럭 앞선시점에 시작되는 구간일 수 있다. 라이트구간은 라이트커맨드(도 2의 CMD_WT)가 생성되는 시점보다 라이트레이턴시 및 버스트랭스구간이 지난 시점의 한클럭 앞선 시점에 종료되는 구간일 수 있다. 반클럭은 데이터스트로스신호(DQS)의 반주기 구간일 수 있다. 한 클럭은 데이터스트로브신호(DQS)의 한주기 구간일 수 있다.
데이터스트로브신호입력회로(122)는 데이터스트로브신호(DQS)를 버퍼링하여 내부스트로브신호(IDQSR)를 생성할 수 있다. 데이터스트로브신호입력회로(122)는 데이터스트로브신호(DQS)를 버퍼링하여 내부스트로브신호(IDQSR)를 생성하는 일반적인 버퍼회로로 구현될 수 있다.
분주구간신호생성회로(123)는 라이트구간신호(CASWL), 내부스트로브신호(IDQSR) 및 제3 분주스트로브신호(DQS_DIV<3>)에 응답하여 분주구간신호(DIV_EN)를 생성할 수 있다. 분주구간신호생성회로(123)는 라이트커맨드(도 2의 CMD_WT) 및 레이턴시정보에 따라 설정되는 라이트구간에 인에이블되는 라이트구간신호(CASWL)에 동기하여 인에이블되는 분주구간신호(DIV_EN)를 생성할 수 있다. 분주구간신호생성회로(123)는 라이트구간신호(CASWL) 및 내부스트로브신호(IDQSR)에 응답하여 인에이블되는 분주구간신호(DIV_EN)를 생성할 수 있다. 분주구간신호생성회로(123)는 라이트구간신호(CASWL)가 인에이블되고, 내부스트로브신호(IDQSR)가 로직로우레벨을 갖는 경우 인에이블되는 분주구간신호(DIV_EN)를 생성할 수 있다. 분주구간신호생성회로(123)는 라이트구간신호(CASWL) 및 제3 분주스트로브신호(DQS_DIV<3>)에 응답하여 디스에이블되는 분주구간신호(DIV_EN)을 생성할 수 있다. 분주구간신호생성회로(123)는 라이트구간신호(CASWL)가 디스에이블되고, 제3 분주스트로브신호(DQS_DIV<3>)가 로직하이레벨을 갖는 경우 디스에이블되는 분주구간신호(DIV_EN)를 생성할 수 있다. 실시예에 따라서, 분주구간생성회로(123)는 제1 내지 제3 분주스트로브신호(DQS_DIV<1:3>) 중 하나 및 라이트구간신호(CASWL)에 응답하여 디스에이블되는 분주구간신호(DIV_EN)를 생성할 수 있다.
클럭샘플링회로(124)는 분주구간신호(DIV_EN) 및 내부스트로브신호(IDQSR)에 응답하여 샘플링구간동안 내부스트로브신호(IDQSR)를 샘플링하여 샘플링클럭신호(DQS_SPL)를 생성할 수 있다. 샘플링구간은 라이트구간 및 분주구간신호(DIV_EN)가 인에이블되는 구간보다 긴 구간으로 설정될 수 있다. 샘플링구간은 분주구간신호(DIV_EN)가 로직하이레벨로 인에이블되는 시점부터 분주구간신호(DIV_EN)가 디스에이블된 후 내부스트로브신호(IDQSR)가 로직로우레벨을 갖는 시점까지로 설정될 수 있다. 즉, 클럭샘플링회로(124)는 분주구간신호(DIV_EN)가 로직하이레벨로 인에이블되는 시점부터 분주구간신호(DIV_EN)가 디스에이블된 후 내부스트로브신호(IDQSR)가 로직로우레벨을 갖는 시점까지 내부스트로브신호(IDQSR)를 샘플링하여 샘플링클럭신호(DQS_SPL)를 생성할 수 있다.
분주회로(125)는 분주구간신호(DIV_EN)에 응답하여 샘플링클럭신호(DQS_SPL)를 분주하여 제1 내지 제4 분주스트로브신호(DQS_DIV<1:4>)를 순차적으로 생성할 수 있다. 제1 내지 제4 분주스트로브신호(DQS_DIV<1:4>)는 서로다른 위상을 가질 수 있다. 제1 내지 제4 분주스트로브신호(DQS_DIV<1:4>)는 샘플링클럭신호(DQS_SPL)보다 2배의 주기를 가질 수 있다. 실시예에 따라, 분주회로(125)는 샘플링클럭신호(DQS_SPL)를 분주하여 제1 내지 제N 분주스트로브신호를 생성할 수 있다.
도 2를 참고하면, 커맨드입력회로(121)는 커맨드디코더(21) 및 쉬프트레지스터(22)를 포함할 수 있다.
커맨드디코더(21)는 커맨드신호(CMD)를 디코딩하여 라이트커맨드(CMD_WT)를 생성할 수 있다. 커맨드디코더(21)는 제2 반도체장치(12)에 대한 라이트동작을 수행하는 경우 커맨드신호(CMD)를 디코딩하여 라이트커맨드(CMD_WT)를 생성할 수 있다. 커맨드신호(CMD)는 제2 반도체장치(12)에 대한 라이트동작이 수행되는 경우 라이트커맨드(CMD_WT)에 대응하는 논리레벨조합을 가질 수 있다.
쉬프트레지스터(22)는 라이트커맨드(CMD_WT) 및 레이턴시정보에 따라 설정되는 라이트구간에서 인에이블되는 라이트구간신호(CASWL)를 생성할 수 있다. 레이턴시정보는 라이트레이턴시 및 버스트랭스 정보를 포함할 수 있다. 레이턴시정보는 쉬프트레지스터(22)에 저장되어 있을 수 있다. 라이트구간은 라이트커맨드(CMD_WT)가 생성되는 시점보다 라이트레이턴시가 지난 시점의 반클럭 앞선 시점에 시작되는 구간일 수 있다. 라이트구간은 라이트커맨드(CMD_WT)가 생성되는 시점보다 라이트레이턴시 및 버스트랭스구간이 지난 시점의 한클럭 앞선 시점에 종료되는 구간일 수 있다. 반클럭은 데이터스트로스신호(DQS)의 반주기 구간일 수 있다. 한 클럭은 데이터스트로브신호(DQS)의 한주기 구간일 수 있다.
도 3을 참고하면, 분주구간신호생성회로(123)는 분주구간제어회로(31) 및 래치회로(32)를 포함할 수 있다.
분주구간제어회로(31)는 인버터들(IV31, IV32), PMOS트랜지스터들(P31, P32) 및 NMOS트랜지스터들(N31, N32)를 포함할 수 있다.
인버터(IV31)는 제3 분주스트로브신호(DQS_DIV<3>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV32)는 내부스트로브신호(IDQSR)를 반전버퍼링하여 출력할 수 있다. PMOS트랜지스터(P31)는 전원전압(VDD) 및 노드(ND31) 사이에 연결되어 라이트구간신호(CASWL)에 응답하여 턴온될 수 있다. PMOS트랜지스터(P32)는 노드(ND31) 및 전치분주구간신호(PDIV_EN)가 출력되는 노드(ND32) 사이에 연결되어 인버터(IN31)의 출력신호에 응답하여 턴온될 수 있다. NMOS트랜지스터(N31)는 노드(ND32) 및 노드(ND33) 사이에 연결되어 인버터(IV32)의 출력신호에 응답하여 턴온될 수 있다. NMOS트랜지스터(N32)는 노드(ND33) 및 접지전압(VSS) 사이에 연결되어 라이트구간신호(CASWL)에 응답하여 턴온될 수 있다.
래치회로(32)는 인버터들(IV33, IV34)을 포함할 수 있다. 인버터(IV33)는 전치분주구간신호(PDIV_EN)를 반전버퍼링하여 분주구간신호(DIV_EN)로 출력할 수 있다. 인버터(IV34)는 분주구간신호(DIV_EN)를 반전버퍼링하여 전치분주구간신호(PDIV_EN)로 출력할 수 있다.
즉, 분주구간제어회로(31)는 라이트구간신호(CASWL), 내부스트로브신호(IDQSR) 및 제3 분주스트로브신호(DQS_DIV<3>)에 응답하여 전치분주구간신호(PDIV_EN)를 생성할 수 있다. 분주구간제어회로(31)는 라이트구간신호(DIV_EN)가 로직하이레벨로 인에이블되고, 내부스트로브신호(IDQSR)가 로직로우레벨을 갖는 경우 NMOS트랜지스터들(N31, N32)이 턴온되어 로직로우레벨의 전치분주구간신호(PDIV_EN)를 생성할 수 있다. 래치회로(32)는 로직로우레벨의 전치분주구간신호(PDIV_EN)를 반전버퍼링하여 로직하이레벨로 인에이블되는 분주구간신호(DIV_EN)를 생성하고, 분주구간신호(DIV_EN)를 래치할 수 있다. 분주구간제어회로(31)는 라이트구간신호(DIV_EN)가 로직로우레벨로 디스에이블되고, 제3 분주스트로브신호(DQS_DIV<3>)가 로직하이레벨을 갖는 경우 PMOS트랜지스터들(P31, P32)이 턴온되어 로직하이레벨의 전치분주구간신호(PDIV_EN)를 생성할 수 있다. 래치회로(32)는 로직하이레벨의 전치분주구간신호(PDIV_EN)를 반전버퍼링하여 로직로우레벨로 디스에이블되는 분주구간신호(DIV_EN)를 생성하고, 분주구간신호(DIV_EN)를 래치할 수 있다.
도 4를 참고하면, 클럭샘플링회로(124)는 버퍼회로(41) 및 샘플링클럭신호출력회로(42)를 포함할 수 있다.
버퍼회로(41)는 PMOS트랜지스터들(P41, P42) 및 NMOS트랜지스터들(N41, N42)을 포함할 수 있다. PMOS트랜지스터(P41)는 전원전압(VDD) 및 노드(ND41) 사이에 연결되어 접지전압(PMOS)을 입력받아 턴온될 수 있다. PMOS트랜지스터(P42)는 노드(ND41) 및 전치샘플링클럭신호(PDQS_SPL)가 출력되는 노드(ND42) 사이에 연결되어 내부스트로브신호(IDQSR)에 응답하여 턴온될 수 있다. NMOS트랜지스터(N41)는 노드(ND42) 및 노드(ND43) 사이에 연결되어 내부스트로브신호(IDQSR)에 응답하여 턴온될 수 있다. NMOS트랜지스터(N42)는 노드(ND43) 및 접지전압사이에 연결되어 분주구간신호(DIV_EN)에 응답하여 턴온될 수 있다.
샘플링클럭신호출력회로(42)는 인버터들(IV41, IV42, IV43)을 포함할 수 있다. 인버터(IV41)는 분주구간신호(DIV_EN)을 반전버퍼링하여 출력할 수 있다. 인버터(IV42)는 전치샘플링클럭신호(PDQS_SPL)를 반전버퍼링하여 샘플링클럭신호(DQS_SPL)로 출력할 수 있다. 인버터(IV43)는 분주구간신호(DIV_EN)가 로직로우레벨로 디스에이블된 경우 샘플링클럭신호(DQS_SPL)를 반전버퍼링하여 전치샘플링클럭신호(PDQS_SPL)로 출력할 수 있다.
즉, 버퍼회로(41)는 분주구간신호(DIV_EN)에 응답하여 내부스트로브신호(IDQSR)를 반전버퍼링하여 전치샘플링클럭신호(PDQS_SPL)를 생성할 수 있다. 버퍼회로(41)는 분주구간신호(DIV_EN)가 로직하이레벨로 인에이블되는 경우 내부스트로브신호(IDQSR)를 반전버퍼링하여 전치샘플링클럭신호(PDQS_SPL)로 출력할 수 있다. 샘플링클럭신호출력회로(42)는 전치샘플링클럭신호(PDQS_SPL)를 반전버퍼링하여 샘플링클럭신호(DQS_SPL)로 출력할 수 있다. 따라서, 클럭샘플링회로(124)는 분주구간신호(DIV_EN)가 로직하이레벨로 인에이블되는 구간동안 내부스트로브신호(IDQSR)를 샘플링하여 샘플링클럭신호(DQS_SPL)로 출력할 수 있다. 분주구간신호(DIV_EN)가 로직로우레벨로 디스에이블되는 경우 버퍼회로(41)는 전치샘플링클럭신호(PDQS_SPL)를 로직로우레벨로 구동하는 동작을 중단하고, 샘플링클럭신호출력회로(42)는 샘플링클럭신호(DQS_SPL)를 래치할 수 있다. 이 경우, 클럭샘플링회로(124)는 내부스트로브신호(IDQS)가 로직하이레벨에서 로직로우레벨로 레벨천이하는 시점까지 샘플링클럭신호(DQS_SPL)를 로직하이레벨로 유지할 수 있다. 내부스트로브신호(IDQSR)가 로직하이레벨에서 로직로우레벨로 레벨천이하는 경우 버퍼회로(41)는 전치샘플링클럭신호(PDQS_SPL)를 로직하이레벨로 구동하고, 샘플링클럭신호출력회로(42)는 전치샘플링클럭신호(PDQS_SPL)를 반전버퍼링하여 로직로우레벨로 레벨천이하는 샘플링클럭신호(DQS_SPL)를 생성할 수 있다.
도 5를 참고하면, 분주회로(125)는 인버터(IV51), 제1 래치(51), 제2 래치(52), 제3 래치(53) 및 제4 래치(54)를 포함할 수 있다.
인버터(IV51)는 제1 분주스트로브신호(DQS_DIV<1>)를 반전버퍼링하여 출력할 수 있다.
제1 래치(51)는 분주구간신호(DIV_EN) 및 샘플링클럭신호(DQS_SPL)에 응답하여 제1 분주스트로브신호(DQS_DIV<1>)를 반전버퍼링하여 생성된 신호를 래치하여 제1 분주스트로브신호(DQS_DIV<1>)로 출력할 수 있다. 제1 래치(51)는 분주구간신호(DIV_EN)가 로직하이레벨로 인에이블되는 경우 샘플링클럭신호(DQS_SPL)의 라이징에지에 응답하여 반전버퍼링된 제1 분주스트로브신호(DQS_DIV<1>)를 래치하여 제1 분주스트로브신호(DQS_DIV<1>)로 출력할 수 있다. 제1 래치(51)는 분주구간신호(DIV_EN)가 로직로우레벨로 디스에이블되는 경우 로직로우레벨을 갖는 제1 분주스트로브신호(DQS_DIV<1>)를 출력할 수 있다.
제2 래치(52)는 샘플링클럭신호(DQS_SPL)에 응답하여 제1 분주스트로브신호(DQS_DIV<1>)를 래치하여 제2 분주스트로브신호(DQS_DIV<2>)를 생성할 수 있다. 제2 래치(52)는 샘플링클럭신호(DQS_SPL)의 폴링에지에 응답하여 제1 분주스트로브신호(DQS_DIV<1>)를 래치하여 제2 분주스트로브신호(DQS_DIV<2>)를 생성할 수 있다.
제3 래치(53)는 샘플링클럭신호(DQS_SPL)에 응답하여 제2 분주스트로브신호(DQS_DIV<2>)를 래치하여 제3 분주스트로브신호(DQS_DIV<3>)를 생성할 수 있다. 제3 래치(53)는 샘플링클럭신호(DQS_SPL)의 라이징에지에 응답하여 제2 분주스트로브신호(DQS_DIV<2>)를 래치하여 제3 분주스트로브신호(DQS_DIV<3>)를 생성할 수 있다.
제4 래치(54)는 샘플링클럭신호(DQS_SPL)에 응답하여 제3 분주스트로브신호(DQS_DIV<3>)를 래치하여 제4 분주스트로브신호(DQS_DIV<4>)를 생성할 수 있다. 제4 래치(54)는 샘플링클럭신호(DQS_SPL)의 폴링에지에 응답하여 제3 분주스트로브신호(DQS_DIV<3>)를 래치하여 제4 분주스트로브신호(DQS_DIV<4>)를 생성할 수 있다.
도 1 내지 도 5에 도시된 반도체시스템의 동작을 도 6을 참고하여 버스트랭스가 8인 경우를 살펴보면 다음과 같다.
우선, 라이트구간신호(CASWL)는 커맨드신호(CMD)에 응답하여 라이트동작구간인 T11~T12구간에서 인에이블될 수 있다. 분주구간신호(DIV_EN)는 라이트구간신호(CASWL)가 로직하이레벨로 인에이블되고, 내부스트로브신호(IDQSR)가 로직로우레벨인 T11시점에 로직하이레벨로 인에이블될 수 있다. 분주구간신호(DIV_EN)가 로직하이레벨로 인에이블되는 경우 샘플링클럭신호(DQS_SPL)는 내부스트로브신호(IDQSR)를 샘플링하여 생성될 수 있다. 제1 내지 제4 분주스트로브신호(DQS_DIV<1:4>)는 샘플링클럭신호(DQS_EN)를 분주하여 순차적으로 생성될 수 있다. T12시점에 라이트구간신호(CASWL)는 로직로우레벨로 디스에이블되고, 제3 분주스트로브신호(DQS_DIV<3>)는 샘플링클럭신호(DQS_SPL)의 라이징에지에 동기하여 로직로우레벨에서 로직하이레벨로 레벨천이할 수 있다. 분주구간신호(DIV_EN)는 T12시점에 로직로우레벨로 디스에이블되는 라이트구간신호(CASWL) 및 로직하이레벨의 제3 분주스트로브신호(DQS_DIV<3>)에 응답하여 로직로우레벨로 디스에이블될 수 있다. T12시점에 분주구간신호(DIV_EN)가 로직로우레벨로 디스에이블된 상태에서 내부스트로브신호(IDQSR)가 로직하이레벨인 경우 샘플링클럭신호(DQS_SPL)는 계속해서 내부스트로브신호(IDQSR)를 샘플링하여 생성될 수 있다. T13시점에 내부스트로브신호(IDQSR)가 로직하이레벨에서 로직로우레벨로 레벨천이하는 경우 샘플링클럭신호(DQS_SPL)는 로직하이레벨에서 로직로우레벨로 레벨천이하고, 내부스트로브신호(IDQSR)를 샘플링하여 샘플링클럭신호(DQS_SPL)를 생성하는 동작은 완료될 수 있다. 따라서, 샘플링클럭신호(DQS_SPL)는 분주구간신호(DIV_EN)가 로직하이레벨로 인에이블되는 T11시점부터 분주구간신호가 로직로우레벨로 디스에이블되고 내부스트로브신호(IDQSR)가 로직로우레벨을 갖는 T12시점까지의 샘플링구간동안 내부스트로브신호(IDQSR)를 샘플링하여 생성될 수 있다.
도 1 내지 도 5에 도시된 반도체시스템에서 전원전압(VDD)이 낮아지는 저전압모드 또는 고속동작에서 분주구간신호(DIV_EN)가 디스에이블되는 시점이 지연된 경우를 도 6을 참고하여 살펴보면 다음과 같다.
우선, 라이트구간신호(CASWL)는 커맨드신호(CMD)에 응답하여 T21~T22구간에서 인에이블될 수 있다. 분주구간신호(DIV_EN)는 라이트구간신호(CASWL)가 로직하이레벨로 인에이블되고, 내부스트로브신호(IDQSR)가 로직로우레벨인 T21시점에 로직하이레벨로 인에이블될 수 있다. 분주구간신호(DIV_EN)가 로직하이레벨로 인에이블되는 경우 샘플링클럭신호(DQS_SPL)는 내부스트로브신호(IDQSR)를 샘플링하여 생성될 수 있다. 제1 내지 제4 분주스트로브신호(DQS_DIV<1:4>)는 샘플링클럭신호(DQS_EN)를 분주하여 순차적으로 생성될 수 있다. T22시점에 라이트구간신호(CASWL)는 로직로우레벨로 디스에이블되고, 제3 분주스트로브신호(DQS_DIV<3>)는 샘플링클럭신호(DQS_SPL)의 라이징에지에 동기하여 로직로우레벨에서 로직하이레벨로 레벨천이할 수 있다. T22시점에 로직로우레벨로 디스에이블되는 라이트구간신호 및 로직로우레벨에서 로직하이레벨로 레벨천이하는 샘플링클럭신호에 응답하여 분주구간신호는 디스에이블되는 시점에 지연되어 T23시점에 로직로우레벨로 디스에이블될 수 있다. T23시점에 분주구간신호(DIV_EN)가 로직로우레벨로 디스에이블된 상태에서 내부스트로브신호(IDQSR)가 로직로우레벨인 경우 샘플링클럭신호(DQS_SPL)의 샘플링동작은 완료될 수 있다.
이상 살펴본바와 같이, 분주구간신호(DIV_EN)는 내부스트로브신호(IDQSR)를 샘플링하여 샘플링클럭신호(DQS_SPL)를 생성하는 동작이 완료되기 전에 디스에이블될 수 있다. 따라서, 분주구간신호(DIV_EN)의 디스에이블시점이 지연되는 경우 제1 내지 제4 분주스트로브신호(DQS_DIV<1:4>)를 생성하기 위한 샘플링클럭신호(DQS_SPL)가 잘못 생성되어 발생하는 오동작을 방지할 수 있는 효과가 있다.
앞서, 도 1 내지 도 7에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 8를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제2 반도체장치(12)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(11)를 포함할 수 있다. 도 8에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
11: 제1 반도체장치 12: 제2 반도체장치
121: 커맨드입력회로 122: 데이터스트로브신호입력회로
123: 분주구간신호생성회로 124: 클럭샘플링회로
125: 분주회로 21: 커맨드디코더
22: 쉬프트레지스터 31: 분주구간제어회로
32: 래치회로 41: 버퍼회로
42: 샘플링클럭신호출력회로

Claims (20)

  1. 라이트커맨드 및 레이턴시정보에 따라 설정되는 라이트구간에 동기하여 인에이블되는 분주구간신호를 생성하는 분주구간신호생성회로; 및
    상기 분주구간신호 및 내부스트로브신호에 응답하여 샘플링구간동안 상기 내부스트로브신호를 샘플링하여 샘플링클럭신호로 출력하되, 상기 샘플링구간은 상기 라이트구간보다 긴 구간으로 설정되는 클럭샘플링회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 레이턴시정보는 라이트레이턴시 및 버스트랭스 정보를 포함하는 반도체장치.
  3. 제 1 항에 있어서, 상기 분주구간신호는 라이트구간신호, 상기 내부스트로브신호 및 분주스트로브신호에 응답하여 생성되는 반도체장치.
  4. 제 3 항에 있어서, 상기 분주구간신호는 상기 라이트구간신호가 인에이블되고, 상기 내부스트로브신호가 제1 로직레벨을 갖는 경우 인에이블되는 반도체장치.
  5. 제 3 항에 있어서, 상기 분주구간신호는 상기 라이트구간신호가 디스에이블되고, 상기 분주스트로브신호가 제1 로직레벨을 갖는 경우 디스에이블되는 반도체장치.
  6. 제 3 항에 있어서, 상기 분주스트로브신호는 상기 샘플링클럭신호를 분주하여 생성되는 반도체장치.
  7. 제 1 항에 있어서, 상기 샘플링구간은 상기 분주구간신호가 인에이블되는 시점부터 상기 분주구간신호가 디스에이블된 후 상기 내부스트로브신호가 제1 로직레벨을 갖는 시점까지로 설정되는 구간인 반도체장치.
  8. 제 1 항에 있어서, 상기 분주구간신호생성회로는
    라이트구간신호, 상기 내부스트로브신호 및 분주스트로브신호에 응답하여 전치분주구간신호를 생성하는 분주구간제어회로; 및
    상기 전치분주구간신호를 반전버퍼링하고 래치하여 상기 분주구간신호를 생성하는 래치회로를 포함하는 반도체장치.
  9. 제 1 항에 있어서, 상기 클럭샘플링회로는
    상기 분주구간신호에 응답하여 상기 내부스트로브신호를 반전버퍼링하여 전치샘플링클럭신호를 생성하는 버퍼회로; 및
    상기 전치샘플링클럭신호를 반전버퍼링하여 상기 샘플링클럭신호를 생성하는 샘플링클럭신호출력회로를 포함하는 반도체장치.
  10. 제 9 항에 있어서, 상기 버퍼회로는 상기 분주구간신호가 디스에이블되는 구간동안 상기 내부스트로브신호가 제1 로직레벨인 경우 상기 내부스트로브신호를 반전버퍼링하여 상기 전치샘플링클럭신호를 생성하는 반도체장치.
  11. 제 9 항에 있어서, 상기 샘플링클럭신호출력회로는 상기 분주구간신호가 디스에이블되는 경우 상기 샘플링클럭신호를 래치하는 반도체장치.
  12. 제 1 항에 있어서, 상기 샘플링클럭신호를 분주하여 제1 내지 제4 분주스트로브신호를 순차적으로 생성하는 분주회로를 더 포함하는 반도체장치.
  13. 제 12 항에 있어서, 상기 분주구간신호는 라이트구간신호가 디스에이블되고, 상기 제3 분주스트로브신호가 제1 로직레벨을 갖는 경우 디스에이블되는 반도체장치.
  14. 라이트커맨드 및 레이턴시정보에 따라 설정되는 라이트구간에 동기하여 인에이블되는 분주구간신호를 생성하는 분주구간신호생성회로; 및
    상기 분주구간신호에 응답하여 샘플링클럭신호를 분주하여 제1 내지 제N 분주스트로브신호를 순차적으로 생성하는 분주회로를 포함하되, 상기 분주구간신호는 상기 라이트구간에서 인에이블되는 라이트구간신호 및 내부스트로브신호에 응답하여 인에이블되고, 상기 제1 내지 제N-1 분주스트로브신호 중 하나 및 상기 라이트구간신호에 응답하여 디스에이블되는 반도체장치.
  15. 제 14 항에 있어서, 상기 분주구간신호는 라이트구간신호가 인에이블되고, 상기 내부스트로브신호가 제1 로직레벨을 갖는 경우 인에이블되는 반도체장치.
  16. 제 14 항에 있어서, 상기 분주구간신호는 라이트구간신호가 디스에이블되고, 상기 분주스트로브신호가 제2 로직레벨을 갖는 경우 디스에이블되는 반도체장치.
  17. 제 14 항에 있어서, 상기 샘플링클럭신호는 상기 분주구간신호 및 상기 내부스트로브신호에 응답하여 샘플링구간동안 상기 내부스트로브신호를 샘플링하여 생성되는 반도체장치.
  18. 제 17 항에 있어서, 상기 분주구간신호가 인에이블되는 시점부터 상기 분주구간신호가 디스에이블된 후 상기 내부스트로브신호가 제1 로직레벨을 갖는 시점까지로 설정되는 구간인 반도체장치.
  19. 제 14 항에 있어서, 상기 분주구간신호생성회로는
    상기 제1 내지 제N-1 분주스트로브신호 중 하나, 라이트구간신호 및 상기 내부스트로브신호에 응답하여 전치분주구간신호를 생성하는 분주구간제어회로; 및
    상기 전치분주구간신호를 반전버퍼링하고 래치하여 상기 분주구간신호를 생성하는 래치회로를 포함하는 반도체장치.
  20. 커맨드신호 및 데이터스트로브신호를 출력하는 제1 반도체장치; 및
    상기 커맨드신호에 디코딩하여 라이트커맨드를 생성하고, 상기 데이터스트로브신호를 버퍼링하여 내부스트로브신호를 생성하며, 상기 라이트커맨드 및 레이턴시정보에 따라 설정되는 라이트구간에 동기하여 인에이블되는 분주구간신호를 생성하고, 상기 분주구간신호 및 상기 내부스트로브신호에 응답하여 샘플링구간동안 상기 내부스트로브신호를 샘플링하여 샘플링클럭신호로 출력하되, 상기 샘플링구간은 상기 라이트구간보다 긴 구간으로 설정되는 제2 반도체장치를 포함하는 반도체시스템.
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