KR20170083920A - 반도체장치 및 반도체시스템 - Google Patents

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Abstract

반도체장치는 제1 데이터스트로브신호 및 제2 데이터스트로브신호를 버퍼링하여 버퍼출력신호 및 반전버퍼출력신호를 생성하는 스트로브신호버퍼; 상기 버퍼출력신호 및 상기 반전버퍼출력신호를 분주하여 데이터를 수신하기 위한 내부스트로브신호들을 생성하는 스트로브신호분주회로; 및 라이트동작이 수행되는 시점부터 초기구간동안 상기 버퍼출력신호를 기설정된 논리레벨로 구동하는 구동제어회로를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 데이터를 스트로빙하는 내부스트로브신호를 생성할 수 있는 반도체장치 및 반도체시스템에 관한 것이다.
최근 반도체장치를 포함하는 반도체시스템에서는 고속동작을 위해 외부에서 입력된 데이터스트로브신호로부터 다수의 내부스트로브신호들이 생성되어 사용되고 있다. 내부스트로브신호들은 각각 다른 위상을 갖도록 설정되어 데이터 입출력에 이용된다. 예들 들어, 각각 90°만큼 위상차를 갖는 4개의 내부스트로브신호들을 생성하여 데이터 입출력에 사용함으로써, 데이터스트로빙신호에 따라 데이터를 입출력하는 경우보다 고속동작을 구현하는 방법이 사용되고 있다.
본 발명은 데이터를 스트로빙하는 내부스트로브신호를 생성할 수 있는 반도체장치 및 반도체시스템을 제공한다.
이를 위해 본 발명은 제1 데이터스트로브신호 및 제2 데이터스트로브신호를 버퍼링하여 버퍼출력신호 및 반전버퍼출력신호를 생성하는 스트로브신호버퍼; 상기 버퍼출력신호 및 상기 반전버퍼출력신호를 분주하여 데이터를 수신하기 위한 내부스트로브신호들을 생성하는 스트로브신호분주회로; 및 라이트동작이 수행되는 시점부터 초기구간동안 상기 버퍼출력신호를 기설정된 논리레벨로 구동하는 구동제어회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 커맨드, 제1 클럭, 제2 클럭, 제1 데이터스트로브신호, 제2 데이터스트로브신호 및 데이터를 출력하는 제1 반도체장치; 및 상기 제1 데이터스트로브신호 및 상기 제2 데이터스트로브신호를 버퍼링하여 버퍼출력신호 및 반전버퍼출력신호를 생성하고, 상기 버퍼출력신호 및 상기 반전버퍼출력신호를 분주하여 데이터를 수신하기 위한 내부스트로브신호들을 생성하는 제2 반도체장치를 포함하되, 상기 버퍼출력신호는 상기 커맨드에 응답하여 라이트동작이 수행되는 시점부터 초기구간동안 기설정된 논리레벨로 구동되는 반도체시스템을 제공한다.
본 발명에 의하면 라이트 동작이 개시된 시점부터 기설정된 초기구간동안 버퍼출력신호를 기설정된 논리레벨로 구동함으로써, 내부스트로브신호들이 비정상적으로 생성되는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명에 의하면 데이터스트로브신호의 토글링이 개시되면 버퍼출력신호의 구동을 중단함으로써, 데이터 입출력 구간이 감소되는 것을 방지할 수 있는 효과도 있다.
또한, 본 발명에 의하면 데이터스트로브신호의 토글링이 중단되면 버퍼출력신호의 구동을 개시함으로써, 데이터스트로브신호를 안정적으로 입력받을 수 있는 상태를 설정할 수 있는 효과도 있다.
또한, 본 발명에 의하면 리드동작이 수행되면 버퍼출력신호의 구동을 중단함으로써, 전류소모를 감소시킬 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 구간신호생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3은 도 1에 도시된 반도체시스템에 포함된 구동제어신호생성회로의 일 실시예에 따른 구성을 도시한 도면이다.
도 4는 도 1에 도시된 반도체시스템에 포함된 구동제어신호생성회로의 다른 실시예에 따른 구성을 도시한 도면이다.
도 5는 도 1에 도시된 반도체시스템에 포함된 구동제어회로의 일 실시예에 따른 구성을 도시한 회로도이다.
도 6 내지 도 8은 도 1 내지 도 5에 도시된 반도체시스템의 동작을 설명하기 위한 타이밍도들이다.
도 9는 본 발명의 다른 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 10은 도 9에 도시된 반도체시스템에 포함된 구간신호생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 11은 도 9 및 도 10에 도시된 반도체시스템의 동작을 설명하기 위한 타이밍도이다.
도 12는 도 1 및 도 11에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체시스템은 제1 반도체장치(1) 및 제2 반도체장치(2)를 포함할 수 있다.
제1 반도체장치(1)는 외부커맨드(CMD), 제1 클럭(CLK_t), 제2 클럭(CLK_c), 제1 데이터스트로브신호(DQS_t), 제2 데이터스트로브신호(DQS_c) 및 데이터(DQ)를 제2 반도체장치(2)에 인가할 수 있다. 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)는 라이트동작이 개시되는 시점부터 기설정된 구간(예를 들어, 라이트레이턴시 구간)이 경과된 시점부터 라이트동작이 종료되는 시점까지의 구간동안 토글링될 수 있다.
제2 반도체장치(2)는 제1 패드(30), 제2 패드(31), 제3 패드(32), 제4 패드(33), 제5 패드(34), 제6 패드(35), 커맨드디코더(40), 버퍼제어회로(41), 클럭버퍼(42), 클럭분주회로(43), 스트로브신호버퍼(44), 스트로브신호분주회로(45), 구간신호생성회로(46), 구동제어신호생성회로(47), 구동제어회로(48) 및 데이터리시버(49)를 포함할 수 있다.
커맨드디코더(40)는 제1 패드(30)를 통해 커맨드(CMD)를 입력받고, 커맨드(CMD)를 디코딩하여 라이트커맨드(WT) 및 리드커맨드(RD)를 생성할 수 있다. 라이트커맨드(WT)는 라이트동작을 위해 인에이블될 수 있고, 리드커맨드(RD)는 리드동작을 위해 인에이블될 수 있다. 커맨드(CMD)는 다수의 비트들을 포함할 수 있고, 라이트커맨드(WT) 또는 리드커맨드(RD)를 인에이블시키기 위한 커맨드(CMD)에 포함된 비트들의 논리레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
버퍼제어회로(41)는 라이트커맨드(WT) 및 리드커맨드(RD)에 응답하여 버퍼인에이블신호(BUF_EN)를 생성할 수 있다. 버퍼제어회로(41)는 라이트동작을 위해 라이트커맨드(WT)가 인에이블되는 경우 인에이블되는 버퍼인에이블신호(BUF_EN)를 생성할 수 있다. 버퍼제어회로(41)는 리드동작을 위해 리드커맨드(RD)가 인에이블되는 경우 디스에이블되는 버퍼인에이블신호(BUF_EN)를 생성할 수 있다. 버퍼제어회로(41)는 라이트동작에서는 인에이블되는 버퍼인에이블신호(BUF_EN)를 생성하고, 리드동작에서는 디스에이블되는 버퍼인에이블신호(BUF_EN)를 생성할 수 있다.
클럭버퍼(42)는 제2 패드(31) 및 제3 패드(32)를 통해 제1 클럭(CLK_t) 및 제2 클럭(CLK_c)을 입력받고, 제1 클럭(CLK_t) 및 제2 클럭(CLK_c)을 버퍼링하여 출력할 수 있다.
클럭분주회로(43)는 클럭버퍼(42)를 통해 버퍼링된 제1 클럭(CLK_t) 및 제2 클럭(CLK_c)을 입력받고, 제1 클럭(CLK_t) 및 제2 클럭(CLK_c)을 분주하여 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(ICLKB) 및 제4 내부클럭(QCLKB)을 생성할 수 있다. 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(ICLKB) 및 제4 내부클럭(QCLKB)의 주기는 제1 클럭(CLK_t) 및 제2 클럭(CLK_c)의 주기보다 2배 크게 형성될 수 있다. 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(ICLKB) 및 제4 내부클럭(QCLKB)은 각각 90℃의 위상 차를 갖도록 설정될 수 있다. 제1 내부클럭(ICLK) 및 제3 내부클럭(ICLKB)은 서로 반대의 위상을 갖고, 제2 내부클럭(QCLK) 및 제4 내부클럭(QCLKB)은 서로 반대의 위상을 갖도록 설정될 수 있다.
스트로브신호버퍼(44)는 버퍼인에이블신호(BUF_EN)에 응답하여 제4 패드(33) 및 제5 패드(34)를 통해 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)를 입력받는다. 좀 더 구체적으로, 스트로브신호버퍼(44)는 버퍼인에이블신호(BUF_EN)가 인에이블되는 구간에서 입력되는 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)를 버퍼링하여 버퍼출력신호(B_OUT) 및 반전버퍼출력신호(B_OUTB)를 출력할 수 있다.
스트로브신호분주회로(45)는 버퍼출력신호(B_OUT) 및 반전버퍼출력신호(B_OUTB)를 분주하여 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)를 생성할 수 있다. 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)의 주기는 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)의 주기보다 2배 크게 형성될 수 있다. 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)은 각각 90℃의 위상 차를 갖도록 설정될 수 있다. 제1 내부스트로브신호(IDQS) 및 제3 내부스트로브신호(IDQSB)은 서로 반대의 위상을 갖고, 제2 내부스트로브신호(QDQS) 및 제4 내부스트로브신호(QDQSB)은 서로 반대의 위상을 갖도록 설정될 수 있다.
구간신호생성회로(46)는 제1 내부스트로브신호(IDQS), 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(ICLKB) 및 제4 내부클럭(QCLKB)에 응답하여 구간신호(PDSB)를 생성할 수 있다. 좀 더 구체적으로, 구간신호생성회로(46)는 제1 내부스트로브신호(IDQS)에 동기하여 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(ICLKB) 및 제4 내부클럭(QCLKB)을 래치하여 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)가 토글링하지 않는 구간 동안 인에이블되는 구간신호(PDSB)를 생성할 수 있다. 구간신호생성회로(46)는 실시예에 따라서 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB) 중 적어도 하나의 신호에 동기하여 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(ICLKB) 및 제4 내부클럭(QCLKB)을 래치하도록 구현될 수도 있다.
구동제어신호생성회로(47)는 버퍼인에이블신호(BUF_EN), 구간신호(PDSB) 및 버퍼출력신호(B_OUT)에 응답하여 구동제어신호(PU_CNT)를 생성할 수 있다. 구동제어신호생성회로(47)는 버퍼인에이블신호(BUF_EN)가 인에이블되는 시점에 동기하여 기설정된 초기구간동안 인에이블되는 구동제어신호(PU_CNT)를 생성할 수 있다. 구동제어신호생성회로(47)는 버퍼출력신호(B_OUT)에 응답하여 디스에이블되는 구동제어신호(PU_CNT)를 생성할 수 있다. 구동제어신호생성회로(47)는 구간신호(PDSB)가 인에이블되는 구간동안 인에이블되는 구동제어신호(PU_CNT)를 생성할 수 있다.
구동제어회로(48)는 구동제어신호(PU_CNT)에 응답하여 제4 패드(33)에 연결된 노드(nd21)와 제5 패드(34)에 연결된 노드(nd22) 및 버퍼출력신호(B_OUT)를 기설정된 논리레벨로 구동할 수 있다. 예를 들어, 구동제어회로(48)는 구동제어신호(PU_CNT)가 인에이블되는 경우 노드(nd21) 및 버퍼출력신호(B_OUT)를 로직하이레벨로 구동할 수 있다. 구동제어회로(48)는 노드(nd22)를 로직로우레벨로 구동할 수 있다.
데이터리시버(49)는 제6 패드(35)를 통해 데이터(DQ)를 입력받고, 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)에 동기하여 데이터(DQ)를 래치하여 내부데이터(DIN)를 생성할 수 있다.
도 2를 참고하면 구간신호생성회로(46)는 제1 래치(461), 제2 래치(462), 제3 래치(463), 제4 래치(464) 및 비교기(465)를 포함할 수 있다.
제1 래치(461)는 제1 내부클럭(ICLK)에 동기하여 제1 내부스트로브신호(IDQS)를 래치하여 제1 래치신호(LAT1)를 생성할 수 있다. 좀 더 구체적으로, 제1 래치(461)는 제1 내부클럭(ICLK)이 로직로우레벨에서 로직하이벨로 천이하는 시점(이하, '라이징에지'로 정의함)에서 제1 내부스트로브신호(IDQS)의 논리레벨을 래치하여 제1 래치신호(LAT1)로 출력할 수 있다.
제2 래치(462)는 제2 내부클럭(QCLK)에 동기하여 제1 내부스트로브신호(IDQS)를 래치하여 제2 래치신호(LAT2)를 생성할 수 있다. 좀 더 구체적으로, 제2 래치(462)는 제2 내부클럭(QCLK)의 라이징에지에서 제1 내부스트로브신호(IDQS)를의 논리레벨을 래치하여 제2 래치신호(LAT2)로 출력할 수 있다.
제3 래치(463)는 제3 내부클럭(ICLKB)에 동기하여 제1 내부스트로브신호(IDQS)를 래치하여 제3 래치신호(LAT3)를 생성할 수 있다. 좀 더 구체적으로, 제3 래치(463)는 제3 내부클럭(ICLKB)의 라이징에지에서 제1 내부스트로브신호(IDQS)의 논리레벨을 래치하여 제3 래치신호(LAT3)로 출력할 수 있다.
제4 래치(464)는 제4 내부클럭(QCLKB)에 동기하여 제1 내부스트로브신호(IDQS)를 래치하여 제4 래치신호(LAT4)를 생성할 수 있다. 좀 더 구체적으로, 제4 래치(464)는 제4 내부클럭(QCLKB)의 라이징에지에서 제1 내부스트로브신호(IDQS)의 논리레벨을 래치하여 제4 래치신호(LAT4)로 출력할 수 있다.
비교기(465)는 제1 래치신호(LAT1), 제2 래치신호(LAT2), 제3 래치신호(LAT3) 및 제4 래치신호(LAT4)에 응답하여 구간신호(PDSB)를 생성할 수 있다. 비교기(465)는 제1 래치신호(LAT1), 제2 래치신호(LAT2), 제3 래치신호(LAT3) 및 제4 래치신호(LAT4)의 논리레벨이 모두 동일한 경우 로직로우레벨로 인에이블되는 구간신호(PDSB)를 생성할 수 있다. 비교기(465)는 제1 래치신호(LAT1), 제2 래치신호(LAT2), 제3 래치신호(LAT3) 및 제4 래치신호(LAT4)의 논리레벨이 모두 동일하지 않은 경우 로직하이레벨로 디스에이블되는 구간신호(PDSB)를 생성할 수 있다.
도 3을 참고하면 구동제어신호생성회로(47)는 제1 구동회로(471), 제2 구동회로(472), 제3 구동회로(473), 제4 구동회로(474) 및 출력래치(475)를 포함할 수 있다.
제1 구동회로(471)는 펄스발생기(476) 및 풀업소자(477)를 포함할 수 있다. 펄스발생기(476)는 버퍼인에이블신호(BUF_EN)가 인에이블되는 시점에 동기하여 발생되는 로직로우레벨의 펄스를 포함하는 펄스신호(PULB)를 생성할 수 있다. 풀업소자(477)는 펄스신호(PULB)의 로직로우레벨의 펄스가 발생되는 경우 노드(nd41)를 전원전압(VDD)에 의해 로직하이레벨로 구동할 수 있다. 제1 구동회로(471)는 라이트동작이 개시되는 시점에서부터 펄스신호(PULB)의 로직로우레벨의 펄스가 발생되는 구간동안 노드(nd41)를 전원전압(VDD)에 의해 로직하이레벨로 구동할 수 있다.
제2 구동회로(472)는 구간신호(PDSB) 및 반전버퍼인에이블신호(BUF_ENB)에 응답하여 노드(nd41)를 구동할 수 있다. 반전버퍼인에이블신호(BUF_ENB)는 버퍼인에이블신호(BUF_EN)를 반전시켜 생성되는 신호로 버퍼인에이블신호(BUF_EN)가 로직하이레벨로 인에이블되는 구간에서 로직로우레벨로 인에이블된다. 제2 구동회로(472)는 반전버퍼인에이블신호(BUF_ENB)가 로직로우레벨로 인에이블되는 구간에서 구간신호(PDSB)가 로직로우레벨로 인에이블되면 노드(nd41)를 전원전압(VDD)에 의해 로직하이레벨로 구동할 수 있다.
제3 구동회로(473)는 전치리드신호(RD_PRE)에 응답하여 노드(nd41)를 구동할 수 있다. 전치리드신호(RD_PRE)는 리드동작이 수행되는 경우 로직하이레벨로 인에이블되는 신호이다. 전치리드신호(RD_PRE)는 리드커맨드(RD)보다 기설정된 구간만큼 빠른 시점에 인에이블되도록 설정될 수 있다. 실시예에 따라서 제3 구동회로(473)가 리드커맨드(RD)에 응답하여 노드(nd41)를 구동하도록 구현될 수도 있다. 제3 구동회로(473)는 전치리드신호(RD_PRE)가 로직하이레벨로 인에이블되는 경우 노드(nd41)를 접지전압(VSS)에 의해 로직로우레벨로 구동할 수 있다.
제4 구동회로(474)는 버퍼출력신호(B_OUT)에 응답하여 노드(nd41)를 구동할 수 있다. 제4 구동회로(474)는 버퍼출력신호(B_OUT)가 로직하이레벨로 인에이블되는 경우 노드(nd41)를 접지전압(VSS)에 의해 로직로우레벨로 구동할 수 있다.
출력래치(475)는 노드(nd41)의 신호를 래치하여 구동제어신호(PU_CNT)로 출력할 수 있다. 구동제어신호(PU_CNT)는 노드(nd41)가 제1 구동회로(471), 제2 구동회로(472), 제3 구동회로(473) 및 제4 구동회로(474) 중 적어도 하나에 의해 구동되지 않는 구간에서 출력래치(475)에 의해 논리레벨을 유지할 수 있다.
이상 살펴본 바와 같이 구성된 구동제어신호생성회로(47)는 라이트동작이 수행되어 버퍼인에이블신호(BUF_EN)가 인에이블되는 시점부터 펄스신호(PULB)의 로직로우레벨의 펄스가 발생되는 구간동안 제1 구동회로(471)에 의해 로직하이레벨로 구동되는 구동제어신호(PU_CNT)를 생성할 수 있다. 로직하이레벨의 구동제어신호(PU_CNT)에 의해 버퍼출력신호(B_OUT)가 로직하이레벨로 인에이블되므로, 구동제어신호생성회로(47)는 제4 구동회로(474)에 의해 로직로우레벨로 구동되는 구동제어신호(PU_CNT)를 생성할 수 있다. 이후 라이트동작이 종료되면 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)가 토글링하지 않아 구간신호(PDSB)가 로직로우레벨로 인에이블되므로, 구동제어신호생성회로(47)는 제2 구동회로(472)에 의해 로직하이레벨로 구동되는 구동제어신호(PU_CNT)를 생성할 수 있다. 이상을 정리하면 구동제어신호생성회로(47)는 라이트동작이 개시되는 시점부터 기설정된 초기구간 및 라이트동작이 종료되고 구간신호(PDSB)가 로직로우레벨로 인에이블되는 구간에서 로직하이레벨로 구동되는 구동제어신호(PU_CNT)를 생성할 수 있다.
도 4를 참고하면 구동제어신호생성회로(47a)는 제1 구동회로(4711), 제2 구동회로(4712), 제3 구동회로(4713), 제4 구동회로(4714) 및 출력래치(4715)를 포함할 수 있다.
제1 구동회로(4711)는 펄스발생기(4716) 및 풀업소자(4717)를 포함할 수 있다. 펄스발생기(4716)는 버퍼인에이블신호(BUF_EN)가 인에이블되는 시점에 동기하여 발생되는 로직로우레벨의 펄스를 포함하는 펄스신호(PULB)를 생성할 수 있다. 풀업소자(4717)는 펄스신호(PULB)의 로직로우레벨의 펄스가 발생되는 경우 노드(nd43)를 전원전압(VDD)에 의해 로직하이레벨로 구동할 수 있다. 제1 구동회로(4711)는 라이트동작이 개시되는 시점에서부터 펄스신호(PULB)의 로직로우레벨의 펄스가 발생되는 구간동안 노드(nd43)를 전원전압(VDD)에 의해 로직하이레벨로 구동할 수 있다.
제2 구동회로(4712)는 버퍼출력신호(B_OUT), 구간신호(PDSB) 및 반전버퍼인에이블신호(BUF_ENB)에 응답하여 노드(nd43)를 구동할 수 있다. 제2 구동회로(4712)는 버퍼출력신호(B_OUT)가 로직로우레벨로 디스에이블되는 경우 턴온되는 전달게이트(T41)를 포함할 수 있다. 반전버퍼인에이블신호(BUF_ENB)는 버퍼인에이블신호(BUF_EN)를 반전시켜 생성되는 신호로 버퍼인에이블신호(BUF_EN)가 로직하이레벨로 인에이블되는 구간에서 로직로우레벨로 인에이블된다. 제2 구동회로(4712)는 반전버퍼인에이블신호(BUF_ENB)가 로직로우레벨로 인에이블되고, 버퍼출력신호(B_OUT)가 로직로우레벨로 디스에이블되는 구간에서 구간신호(PDSB)가 로직로우레벨로 인에이블되면 노드(nd43)를 전원전압(VDD)에 의해 로직하이레벨로 구동할 수 있다.
제3 구동회로(4713)는 전치리드신호(RD_PRE)에 응답하여 노드(nd43)를 구동할 수 있다. 전치리드신호(RD_PRE)는 리드동작이 수행되는 경우 로직하이레벨로 인에이블되는 신호이다. 전치리드신호(RD_PRE)는 리드커맨드(RD)보다 기설정된 구간만큼 빠른 시점에 인에이블되도록 설정될 수 있다. 실시예에 따라서 제3 구동회로(4713)가 리드커맨드(RD)에 응답하여 노드(nd43)를 구동하도록 구현될 수도 있다. 제3 구동회로(4713)는 전치리드신호(RD_PRE)가 로직하이레벨로 인에이블되는 경우 노드(nd43)를 접지전압(VSS)에 의해 로직로우레벨로 구동할 수 있다.
제4 구동회로(4714)는 버퍼출력신호(B_OUT)에 응답하여 노드(nd43)를 구동할 수 있다. 제4 구동회로(4714)는 버퍼출력신호(B_OUT)가 로직하이레벨로 인에이블되는 경우 노드(nd43)를 접지전압(VSS)에 의해 로직로우레벨로 구동할 수 있다.
출력래치(4715)는 노드(nd43)의 신호를 래치하여 구동제어신호(PU_CNT)로 출력할 수 있다. 구동제어신호(PU_CNT)는 노드(nd43)가 제1 구동회로(4711), 제2 구동회로(4712), 제3 구동회로(4713) 및 제4 구동회로(4714) 중 적어도 하나에 의해 구동되지 않는 구간에서 출력래치(4715)에 의해 논리레벨을 유지할 수 있다.
이상 살펴본 바와 같이 구성된 구동제어신호생성회로(47a)는 라이트동작이 수행되어 버퍼인에이블신호(BUF_EN)가 인에이블되는 시점부터 펄스신호(PULB)의 로직로우레벨의 펄스가 발생되는 구간동안 제1 구동회로(4711)에 의해 로직하이레벨로 구동되는 구동제어신호(PU_CNT)를 생성할 수 있다. 로직하이레벨의 구동제어신호(PU_CNT)에 의해 버퍼출력신호(B_OUT)가 로직하이레벨로 인에이블되므로, 구동제어신호생성회로(47a)는 제4 구동회로(4714)에 의해 로직로우레벨로 구동되는 구동제어신호(PU_CNT)를 생성할 수 있다. 이후 라이트동작이 종료되면 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)가 토글링하지 않아 구간신호(PDSB)가 로직로우레벨로 인에이블되므로, 구동제어신호생성회로(47a)는 제2 구동회로(4712)에 의해 로직하이레벨로 구동되는 구동제어신호(PU_CNT)를 생성할 수 있다. 이상을 정리하면 구동제어신호생성회로(47a)는 라이트동작이 개시되는 시점부터 기설정된 초기구간 및 라이트동작이 종료되고 구간신호(PDSB)가 로직로우레벨로 인에이블되는 구간에서 로직하이레벨로 구동되는 구동제어신호(PU_CNT)를 생성할 수 있다.
도 5를 참고하면 구동제어회로(48)는 NMOS 트랜지스터(N41), 저항소자들(R41,R42, R43)을 포함할 수 있다. NMOS 트랜지스터(N41)는 전원전압(VDD)과 노드(nd45) 사이에 연결되어 구동제어신호(PU_CNT)에 응답하여 턴온된다. 저항소자(R41)는 노드(nd21)와 노드(nd45) 사이에 연결될 수 있고, 저항소자(R42)는 노드(nd21)와 접지전압(VSS) 사이에 연결될 수 있으며, 저항소자(R43)는 노드(nd22)와 접지전압(VSS) 사이에 연결될 수 있다. 구동제어회로(48)는 노드(nd22)를 접지전압(VSS)에 의해 로직로우레벨로 구동할 수 있다. 구동제어회로(48)는 구동제어신호(PU_CNT)가 로직하이레벨로 인에이블되는 경우 노드(nd21)를 전원전압(VDD)에 의해 로직하이레벨로 구동할 수 있다. 구동제어회로(48)는 구동제어신호(PU_CNT)가 로직로우레벨로 디스에이블되는 경우 노드(nd21)를 접지전압(VSS)에 의해 로직로우레벨로 구동할 수 있다.
이상 살펴본 바와 같이 구성된 반도체시스템에서 수행되는 라이트동작을 도 6 내지 도 8을 참고하여 살펴보면 다음과 같다.
도 6을 참고하면 제1 클럭(CLK_t) 및 제2 클럭(CLK_c)을 분주하여 생성되는 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(ICLKB) 및 제4 내부클럭(QCLKB)의 파형을 확인할 수 있다. 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(ICLKB) 및 제4 내부클럭(QCLKB)의 주기는 제1 클럭(CLK_t) 및 제2 클럭(CLK_c)의 주기보다 2배 크게 형성된다. 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(ICLKB) 및 제4 내부클럭(QCLKB)은 각각 90℃의 위상 차를 갖도록 설정된다. 제1 내부클럭(ICLK) 및 제3 내부클럭(ICLKB)은 서로 반대의 위상을 갖고, 제2 내부클럭(QCLK) 및 제4 내부클럭(QCLKB)은 서로 반대의 위상을 갖도록 설정된다.
도 7을 참고하면 라이트동작이 개시되는 T21 시점부터 라이트레이턴시(WL)가 경과한 T22 시점 이후의 구간에서 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)로부터 생성되는 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)의 파형을 확인할 수 있다. 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)가 T22 시점이후부터 서로 반대 위상으로 토글링하므로, 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)도 T22 시점이후부터 각각 90℃ 위상을 갖고 토글링하게 된다.
라이트동작이 개시되면 인에이블되는 버퍼인에이블신호(BUF_EN)에 의해 버퍼출력신호(B_OUT)는 기설정된 초기구간동안 로직하이레벨로 구동된다. 초기구간이 종료된 후 버퍼출력신호(B_OUT)가 로직하이레벨로 구동되는 동작은 종료된다. 이후, 라이트동작이 종료되면 버퍼출력신호(B_OUT)는 로직로우레벨로 인에이블되는 구간신호(PDSB)에 의해 다시 로직하이레벨로 구동된다.
도 8을 참고하면 라이트동작이 종료된 후 구간신호(PDSB)가 로직로우레벨로 인에이블되는 구간을 확인할 수 있다. 즉, 라이트동작이 종료되어 T31 시점에서 제1 내부스트로브신호(IDQS)의 토글링이 중단되면 T32 시점에서 제4 래치신호(LAT4)가 로직하이레벨에서 로직로우레벨로 천이하고, T33 시점에서 제1 래치신호(LAT1)가 로직하이레벨에서 로직로우레벨로 천이한다. 따라서, T33 시점이후부터 제1 래치신호(LAT1), 제2 래치신호(LAT2), 제3 래치신호(LAT3) 및 제4 래치신호(LAT4)가 모두 로직로우레벨로 동일한 논리레벨로 형성되므로, 구간신호(PDSB)는 로직로우레벨로 인에이블된다. 이후, 라이트동작이 개시되면 T34 시점에서부터 제1 내부스트로브신호(IDQS)의 토글링이 개시되어 제2 래치신호(LAT2)가 로직로우레벨에서 로직하이레벨로 천이하므로, 구간신호(PDSB)는 로직하이레벨로 디스에이블된다.
이상을 정리하면 본 실시예에 따른 반도체시스템은 라이트동작이 개시된 시점부터 초기구간동안 버퍼출력신호(B_OUT)를 로직하이레벨로 구동하여 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)가 토글링되지 않는 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)에 의해 비정상적으로 생성되지 않도록 한다. 라이트동작이 수행될 때 버퍼출력신호(B_OUT)가 로직하이레벨로 계속 구동되면 토글링되는 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)에 의해 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)가 정상적으로 생성되지 않아 데이터 입출력 구간이 감소된다. 따라서, 본 실시예에 따른 반도체장치는 초기구간이 종료된 후 라이트동작이 수행되는 구간에서는 버퍼출력신호(B_OUT)를 로직하이레벨로 구동하는 것을 중단하여 데이터 입출력 구간이 감소되는 것을 방지한다. 또한, 본 실시예에 따른 반도체시스템은 라이트동작이 중단되면 버퍼출력신호(B_OUT)를 로직하이레벨로 구동하여 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)가 안정적으로 입력될 수 있는 상태를 설정한다. 한편, 리드동작에서는 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)에 의한 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)의 생성 동작이 불필요하므로, 본 실시예에 따른 반도체시스템은 리드동작이 수행될 때 전류소모 감소를 위해 버퍼출력신호(B_OUT)의 구동을 중단한다.
도 9에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체시스템은 제1 반도체장치(5) 및 제2 반도체장치(6)를 포함할 수 있다.
제1 반도체장치(5)는 외부커맨드(CMD), 제1 클럭(CLK_t), 제2 클럭(CLK_c), 제1 데이터스트로브신호(DQS_t), 제2 데이터스트로브신호(DQS_c) 및 데이터(DQ)를 제2 반도체장치(6)에 인가할 수 있다. 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)는 라이트동작이 개시되는 시점부터 기설정된 구간(예를 들어, 라이트레이턴시 구간)이 경과된 시점부터 라이트동작이 종료되는 시점까지의 구간동안 토글링될 수 있다.
제2 반도체장치(6)는 제1 패드(70), 제2 패드(71), 제3 패드(72), 제4 패드(73), 제5 패드(74), 제6 패드(75), 커맨드디코더(81), 버퍼제어회로(82), 클럭버퍼(83), 스트로브신호버퍼(84), 스트로브신호분주회로(85), 구간신호생성회로(86), 구동제어신호생성회로(87), 구동제어회로(88) 및 데이터리시버(89)를 포함할 수 있다.
커맨드디코더(81)는 제1 패드(70)를 통해 커맨드(CMD)를 입력받고, 커맨드(CMD)를 디코딩하여 라이트커맨드(WT) 및 리드커맨드(RD)를 생성할 수 있다. 라이트커맨드(WT)는 라이트동작을 위해 인에이블될 수 있고, 리드커맨드(RD)는 리드동작을 위해 인에이블될 수 있다. 커맨드(CMD)는 다수의 비트들을 포함할 수 있고, 라이트커맨드(WT) 또는 리드커맨드(RD)를 인에이블시키기 위한 커맨드(CMD)에 포함된 비트들의 논리레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
버퍼제어회로(82)는 라이트커맨드(WT) 및 리드커맨드(RD)에 응답하여 버퍼인에이블신호(BUF_EN)를 생성할 수 있다. 버퍼제어회로(82)는 라이트동작을 위해 라이트커맨드(WT)가 인에이블되는 경우 인에이블되는 버퍼인에이블신호(BUF_EN)를 생성할 수 있다. 버퍼제어회로(82)는 리드동작을 위해 리드커맨드(RD)가 인에이블되는 경우 디스에이블되는 버퍼인에이블신호(BUF_EN)를 생성할 수 있다. 버퍼제어회로(82)는 라이트동작에서는 인에이블되는 버퍼인에이블신호(BUF_EN)를 생성하고, 리드동작에서는 디스에이블되는 버퍼인에이블신호(BUF_EN)를 생성할 수 있다.
클럭버퍼(83)는 제2 패드(71) 및 제3 패드(72)를 통해 제1 클럭(CLK_t) 및 제2 클럭(CLK_c)을 입력받고, 제1 클럭(CLK_t) 및 제2 클럭(CLK_c)을 버퍼링하여 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)을 출력할 수 있다. 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)은 서로 반대 위상의 신호로 생성될 수 있다.
스트로브신호버퍼(84)는 버퍼인에이블신호(BUF_EN)에 응답하여 제4 패드(73) 및 제5 패드(74)를 통해 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)를 입력받는다. 좀 더 구체적으로, 스트로브신호버퍼(84)는 버퍼인에이블신호(BUF_EN)가 인에이블되는 구간에서 입력되는 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)를 버퍼링하여 버퍼출력신호(B_OUT) 및 반전버퍼출력신호(B_OUTB)를 출력할 수 있다.
스트로브신호분주회로(85)는 버퍼출력신호(B_OUT) 및 반전버퍼출력신호(B_OUTB)를 분주하여 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)를 생성할 수 있다. 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)의 주기는 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)의 주기보다 2배 크게 형성될 수 있다. 제1 내부스트로브신호(IDQS) 및 제3 내부스트로브신호(IDQSB)은 서로 반대의 위상을 갖고, 제2 내부스트로브신호(QDQS) 및 제4 내부스트로브신호(QDQSB)은 서로 반대의 위상을 갖도록 설정될 수 있다.
구간신호생성회로(86)는 제1 내부스트로브신호(IDQS), 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)에 응답하여 구간신호(PDSB)를 생성할 수 있다. 좀 더 구체적으로, 구간신호생성회로(86)는 제1 내부스트로브신호(IDQS)에 동기하여 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)을 래치하여 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)가 토글링하지 않는 구간 동안 인에이블되는 구간신호(PDSB)를 생성할 수 있다. 구간신호생성회로(86)는 실시예에 따라서 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB) 중 적어도 하나의 신호에 동기하여 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)을 래치하도록 구현될 수도 있다.
구동제어신호생성회로(87)는 버퍼인에이블신호(BUF_EN), 구간신호(PDSB) 및 버퍼출력신호(B_OUT)에 응답하여 구동제어신호(PU_CNT)를 생성할 수 있다. 구동제어신호생성회로(87)는 버퍼인에이블신호(BUF_EN)가 인에이블되는 시점에 동기하여 기설정된 초기구간동안 인에이블되는 구동제어신호(PU_CNT)를 생성할 수 있다. 구동제어신호생성회로(87)는 버퍼출력신호(B_OUT)에 응답하여 디스에이블되는 구동제어신호(PU_CNT)를 생성할 수 있다. 구동제어신호생성회로(87)는 구간신호(PDSB)가 인에이블되는 구간동안 인에이블되는 구동제어신호(PU_CNT)를 생성할 수 있다.
구동제어회로(88)는 구동제어신호(PU_CNT)에 응답하여 제4 패드(73)에 연결된 노드(nd61)와 제5 패드(74)에 연결된 노드(nd62)를 기설정된 논리레벨로 구동할 수 있다. 예를 들어, 구동제어회로(88)는 구동제어신호(PU_CNT)가 인에이블되는 경우 노드(nd61)를 로직하이레벨로 구동할 수 있고, 구동제어신호(PU_CNT)가 디스에이블되는 경우 노드(nd62)를 로직로우레벨로 구동할 수 있다.
데이터리시버(89)는 제6 패드(75)를 통해 데이터(DQ)를 입력받고, 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)에 동기하여 데이터(DQ)를 래치하여 내부데이터(DIN)를 생성할 수 있다.
도 10을 참고하면 구간신호생성회로(86)는 제1 래치(861), 제2 래치(862), 제1 지연기(863), 제2 지연기(864) 및 비교기(865)를 포함할 수 있다.
제1 래치(861)는 제1 내부클럭(ICLK1)에 동기하여 제1 내부스트로브신호(IDQS)을 래치하여 제1 래치신호(LAT1)를 생성할 수 있다. 좀 더 구체적으로, 제1 래치(861)는 제1 내부클럭(ICLK1)의 라이징에지에서 제1 내부스트로브신호(IDQS)의 논리레벨을 래치하여 제1 래치신호(LAT1)로 출력할 수 있다.
제2 래치(862)는 제2 내부클럭(ICLK2)에 동기하여 제1 내부스트로브신호(IDQS)을 래치하여 제2 래치신호(LAT2)를 생성할 수 있다. 좀 더 구체적으로, 제2 래치(862)는 제2 내부클럭(ICLK2)의 라이징에지에서 제1 내부스트로브신호(IDQS)의 논리레벨을 래치하여 제2 래치신호(LAT2)로 출력할 수 있다.
제1 지연기(863)는 제1 래치신호(LAT1)를 기설정된 제1 지연구간만큼 지연시켜 제3 래치신호(LAT3)를 생성할 수 있다. 본 실시예에서 제1 지연구간은 제1 내부클럭(ICLK1)의 한주기 구간으로 설정될 수 있다.
제2 지연기(864)는 제2 래치신호(LAT2)를 기설정된 제2 지연구간만큼 지연시켜 제4 래치신호(LAT4)를 생성할 수 있다. 본 실시예에서 제2 지연구간은 제1 내부클럭(ICLK1)의 한주기 구간으로 설정될 수 있다.
비교기(865)는 제1 래치신호(LAT1), 제2 래치신호(LAT2), 제3 래치신호(LAT3) 및 제4 래치신호(LAT4)에 응답하여 구간신호(PDSB)를 생성할 수 있다. 비교기(865)는 제1 래치신호(LAT1), 제2 래치신호(LAT2), 제3 래치신호(LAT3) 및 제4 래치신호(LAT4)의 논리레벨이 모두 동일한 경우 로직로우레벨로 인에이블되는 구간신호(PDSB)를 생성할 수 있다. 비교기(865)는 제1 래치신호(LAT1), 제2 래치신호(LAT2), 제3 래치신호(LAT3) 및 제4 래치신호(LAT4)의 논리레벨이 모두 동일하지 않은 경우 로직하이레벨로 디스에이블되는 구간신호(PDSB)를 생성할 수 있다.
이상 살펴본 바와 같이 구성된 반도체시스템에서 수행되는 라이트동작을 도 11을 참고하여 살펴보면 다음과 같다.
라이트동작이 개시되면 인에이블되는 버퍼인에이블신호(BUF_EN)에 의해 버퍼출력신호(B_OUT)는 기설정된 초기구간동안 로직하이레벨로 구동된다. 초기구간이 종료된 후 버퍼출력신호(B_OUT)가 로직하이레벨로 구동되는 동작은 종료된다. 이후, 라이트동작이 종료되면 버퍼출력신호(B_OUT)는 로직로우레벨로 인에이블되는 구간신호(PDSB)에 의해 다시 로직하이레벨로 구동된다.
도 11을 참고하면 제1 클럭(CLK_t) 및 제2 클럭(CLK_c)을 버퍼링하여 생성되는 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)의 파형과 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)에 동기하여 제1 내부스트로브신호(IDQS)를 래치하여 생성되는 제1 래치신호(LAT1), 제2 래치신호(LAT2), 제3 래치신호(LAT3) 및 제4 래치신호(LAT4)의 파형을 확인할 수 있다. 제3 래치신호(LAT3)는 제1 래치신호(LAT1)를 제1 지연구간(td1)만큼 지연시켜 생성되고, 제4 래치신호(LAT4)는 제2 래치신호(LAT2)를 제2 지연구간(td2)만큼 지연시켜 생성된다.
도 11을 참고하면 라이트동작이 종료된 후 구간신호(PDSB)가 로직로우레벨로 인에이블되는 구간을 확인할 수 있다. 즉, 라이트동작이 종료되어 T41 시점에서 제1 내부스트로브신호(IDQS)의 토글링이 중단되면 제1 래치신호(LAT1)가 로직하이레벨에서 로직로우레벨로 천이하고, T42 시점에서 제2 래치신호(LAT2)가 로직하이레벨에서 로직로우레벨로 천이한다. T43 시점에서 제3 래치신호(LAT3)가 로직하이레벨에서 로직로우레벨로 천이하고, T44 시점에서 제4 래치신호(LAT4)가 가 로직하이레벨에서 로직로우레벨로 천이한다. 따라서, T44 시점이후부터 제1 래치신호(LAT1), 제2 래치신호(LAT2), 제3 래치신호(LAT3) 및 제4 래치신호(LAT4)가 모두 로직로우레벨로 동일한 논리레벨로 형성되므로, 구간신호(PDSB)는 로직로우레벨로 인에이블된다. 이후, 라이트동작이 개시되면 T45 시점에서부터 제1 내부스트로브신호(IDQS)의 토글링이 개시되어 제1 래치신호(LAT1)가 로직로우레벨에서 로직하이레벨로 천이하므로, 구간신호(PDSB)는 로직하이레벨로 디스에이블된다.
이상을 정리하면 본 실시예에 따른 반도체시스템은 라이트동작이 개시된 시점부터 초기구간동안 버퍼출력신호(B_OUT)를 로직하이레벨로 구동하여 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)가 토글링되지 않는 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)에 의해 비정상적으로 생성되지 않도록 한다. 라이트동작이 수행될 때 버퍼출력신호(B_OUT)가 로직하이레벨로 계속 구동되면 토글링되는 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)에 의해 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)가 정상적으로 생성되지 않아 데이터 입출력 구간이 감소된다. 따라서, 본 실시예에 따른 반도체장치는 초기구간이 종료된 후 라이트동작이 수행되는 구간에서는 버퍼출력신호(B_OUT)를 로직하이레벨로 구동하는 것을 중단하여 데이터 입출력 구간이 감소되는 것을 방지한다. 또한, 본 실시예에 따른 반도체시스템은 라이트동작이 중단되면 버퍼출력신호(B_OUT)를 로직하이레벨로 구동하여 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)가 안정적으로 입력될 수 있는 상태를 설정한다. 한편, 리드동작에서는 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)에 의한 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)의 생성 동작이 불필요하므로, 본 실시예에 따른 반도체시스템은 리드동작이 수행될 때 전류소모 감소를 위해 버퍼출력신호(B_OUT)의 구동을 중단한다.
앞서, 도 1 내지 도 11에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 12를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제2 반도체장치(2) 및 도 9에 도시된 제2 반도체장치(6)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 12에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(1) 및 도 9에 도시된 제1 반도체장치(5)를 포함할 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DQ)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 제1 반도체장치 2: 제2 반도체장치
30: 제1 패드 31: 제2 패드
32: 제3 패드 33: 제4 패드
34: 제5 패드 35: 제6 패드
40: 커맨드디코더 41: 버퍼제어회로
42: 클럭버퍼 43: 클럭분주회로
44: 스트로브신호버퍼 45: 스트로브신호분주회로
46: 구간신호생성회로 47: 구동제어신호생성회로
48: 구동제어회로 49: 데이터리시버
461: 제1 래치 462: 제2 래치
463: 제3 래치 464: 제4 래치
465: 비교기 471: 제1 구동회로
472: 제2 구동회로 473: 제3 구동회로
474: 제4 구동회로 475: 출력래치
476: 펄스발생기 477: 풀업소자

Claims (29)

  1. 제1 데이터스트로브신호 및 제2 데이터스트로브신호를 버퍼링하여 버퍼출력신호 및 반전버퍼출력신호를 생성하는 스트로브신호버퍼;
    상기 버퍼출력신호 및 상기 반전버퍼출력신호를 분주하여 데이터를 수신하기 위한 내부스트로브신호들을 생성하는 스트로브신호분주회로; 및
    라이트동작이 수행되는 시점부터 초기구간동안 상기 버퍼출력신호를 기설정된 논리레벨로 구동하는 구동제어회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 초기구간은 상기 라이트동작을 위해 인에이블되는 라이트커맨드에 응답하여 발생되는 펄스의 펄스폭으로 설정되는 반도체장치.
  3. 제 1 항에 있어서, 상기 구동제어회로는 상기 초기구간 종료 후 상기 라이트동작이 수행되는 구간 동안 상기 버퍼출력신호의 구동을 중단하는 반도체장치.
  4. 제 1 항에 있어서, 상기 구동제어회로는 상기 라이트동작이 종료되는 시점에 동기하여 상기 버퍼출력신호를 기설정된 논리레벨로 구동하는 반도체장치.
  5. 제 1 항에 있어서, 상기 구동제어회로는 구동제어신호에 응답하여 상기 버퍼출력신호의 구동을 제어하는 반도체장치.
  6. 제 5 항에 있어서, 상기 구동제어신호는 상기 라이트동작이 수행되는 시점부터 상기 초기구간동안 인에이블되고, 상기 초기구간 종료 후 상기 라이트동작이 수행되는 구간 동안 디스에이블되며, 상기 라이트동작이 종료되는 시점에 동기하여 인에이블되는 반도체장치.
  7. 제 5 항에 있어서, 버퍼인에이블신호 및 구간신호에 응답하여 상기 구동제어신호를 생성하는 구동제어신호생성회로를 더 포함하되, 상기 버퍼인에이블신호는 상기 라이트동작이 수행되는 시점에서 인에이블되고, 상기 구간신호는 상기 제1 데이터스트로브신호 및 상기 제2 데이터스트로브신호가 토글링하지 않는 구간에 동기하여 인에이블되는 반도체장치.
  8. 제 7 항에 있어서, 상기 구동제어신호생성회로는
    상기 버퍼인에이블신호에 응답하여 내부노드를 구동하는 제1 구동회로;
    상기 버퍼인에이블신호 및 상기 구간신호에 응답하여 상기 내부노드를 구동하는 제2 구동회로; 및
    상기 버퍼출력신호에 응답하여 상기 내부노드를 구동하는 제3 구동회로를 포함를 포함하는 반도체장치.
  9. 제 8 항에 있어서, 상기 제1 구동회로는
    상기 버퍼인에이블신호에 응답하여 펄스를 발생하는 펄스발생기; 및
    상기 펄스에 응답하여 상기 내부노드를 풀업 구동하는 풀업소자를 포함하는 반도체장치.
  10. 제 8 항에 있어서, 상기 제2 구동회로는 상기 버퍼인에이블신호 및 상기 구간신호가 인에이블되는 경우 상기 내부노드를 풀업 구동하는 반도체장치.
  11. 제 10 항에 있어서, 상기 제2 구동회로는 상기 버퍼출력신호에 응답하여 상기 구간신호의 입력을 제어하는 전달게이트를 포함하는 반도체장치.
  12. 제 8 항에 있어서, 상기 제3 구동회로는 상기 버퍼출력신호가 상기 기설정된 논리레벨로 구동되는 경우 상기 내부노드를 풀다운 구동하는 반도체장치.
  13. 제 8 항에 있어서,
    리드동작이 수행되는 경우 상기 내부노드를 풀다운 구동하는 제4 구동회로를 더 포함하는 반도체장치.
  14. 제 7 항에 있어서, 제1 클럭 및 제2 클럭을 분주하여 생성된 제1 내지 제4 내부클럭에 동기하여 내부스트로브신호를 래치하여 상기 구간신호를 생성하는 구간신호생성회로를 더 포함하는 반도체장치.
  15. 제 14 항에 있어서, 상기 구간신호생성회로는
    상기 제1 내부클럭에 동기하여 상기 내부스트로브신호를 래치하여 제1 래치신호를 생성하는 제1 래치;
    상기 제2 내부클럭에 동기하여 상기 내부스트로브신호를 래치하여 제2 래치신호를 생성하는 제2 래치;
    상기 제3 내부클럭에 동기하여 상기 내부스트로브신호를 래치하여 제3 래치신호를 생성하는 제3 래치;
    상기 제4 내부클럭에 동기하여 상기 내부스트로브신호를 래치하여 제4 래치신호를 생성하는 제4 래치; 및
    상기 제1 내지 제4 래치신호에 응답하여 상기 구간신호를 생성하는 비교기를 포함하는 반도체장치.
  16. 제 15 항에 있어서, 상기 비교기는 상기 제1 내지 제4 래치신호가 모두 동일한 논리레벨을 갖는 경우 인에이블되는 상기 구간신호를 생성하는 반도체장치.
  17. 제 7 항에 있어서, 제1 클럭 및 제2 클럭을 버퍼링하여 생성된 제1 및 제2 내부클럭에 동기하여 내부스트로브신호를 래치하여 상기 구간신호를 생성하는 구간신호생성회로를 더 포함하는 반도체장치.
  18. 제 17 항에 있어서, 상기 구간신호생성회로는
    상기 제1 내부클럭에 동기하여 상기 내부스트로브신호를 래치하여 제1 래치신호를 생성하는 제1 래치;
    상기 제2 내부클럭에 동기하여 상기 내부스트로브신호를 래치하여 제2 래치신호를 생성하는 제2 래치;
    상기 제1 래치신호를 기설정된 제1 지연구간만큼 지연시켜 제3 래치신호를 생성하는 제1 지연기;
    상기 제2 래치신호를 기설정된 제2 지연구간만큼 지연시켜 제4 래치신호를 생성하는 제2 지연기; 및
    상기 제1 내지 제4 래치신호에 응답하여 상기 구간신호를 생성하는 비교기를 포함하는 반도체장치.
  19. 커맨드, 제1 클럭, 제2 클럭, 제1 데이터스트로브신호, 제2 데이터스트로브신호 및 데이터를 출력하는 제1 반도체장치; 및
    상기 제1 데이터스트로브신호 및 상기 제2 데이터스트로브신호를 버퍼링하여 버퍼출력신호 및 반전버퍼출력신호를 생성하고, 상기 버퍼출력신호 및 상기 반전버퍼출력신호를 분주하여 데이터를 수신하기 위한 내부스트로브신호들을 생성하는 제2 반도체장치를 포함하되, 상기 버퍼출력신호는 상기 커맨드에 응답하여 라이트동작이 수행되는 시점부터 초기구간동안 기설정된 논리레벨로 구동되는 반도체시스템.
  20. 제 19 항에 있어서, 상기 초기구간은 상기 라이트동작을 위해 인에이블되는 라이트커맨드에 응답하여 발생되는 펄스의 펄스폭으로 설정되는 반도체시스템.
  21. 제 19 항에 있어서, 상기 제2 반도체장치는 상기 초기구간 종료 후 상기 라이트동작이 수행되는 구간 동안 상기 버퍼출력신호의 구동을 중단하는 반도체시스템.
  22. 제 19 항에 있어서, 상기 제2 반도체장치는 상기 라이트동작이 종료되는 시점에 동기하여 상기 버퍼출력신호를 기설정된 논리레벨로 구동하는 반도체시스템.
  23. 제 19 항에 있어서, 상기 제2 반도체장치는 구동제어신호에 응답하여 상기 버퍼출력신호의 구동을 제어하는 반도체시스템.
  24. 제 23 항에 있어서, 상기 구동제어신호는 상기 라이트동작이 수행되는 시점부터 초기구간동안 인에이블되고, 상기 초기구간 종료 후 상기 라이트동작이 수행되는 구간 동안 디스에이블되며, 상기 라이트동작이 종료되는 시점에 동기하여 인에이블되는 반도체시스템.
  25. 제 23 항에 있어서, 버퍼인에이블신호 및 구간신호에 응답하여 상기 구동제어신호를 생성하되, 상기 버퍼인에이블신호는 상기 라이트동작이 수행되는 시점에서 인에이블되고, 상기 구간신호는 상기 제1 데이터스트로브신호 및 상기 제2 데이터스트로브신호가 토글링하지 않는 구간에 동기하여 인에이블되는 반도체시스템.
  26. 제 25 항에 있어서, 상기 제2 반도체장치는
    상기 버퍼인에이블신호에 응답하여 내부노드를 구동하는 제1 구동회로;
    상기 버퍼인에이블신호 및 상기 구간신호에 응답하여 상기 내부노드를 구동하는 제2 구동회로; 및
    상기 버퍼출력신호에 응답하여 상기 내부노드를 구동하는 제3 구동회로를 포함를 포함하는 반도체시스템.
  27. 제 26 항에 있어서, 상기 제2 반도체장치는
    리드동작이 수행되는 경우 상기 내부노드를 풀다운 구동하는 제4 구동회로를 더 포함하는 반도체시스템.
  28. 제 25 항에 있어서, 상기 제2 반도체장치는 제1 클럭 및 제2 클럭을 분주하여 생성된 제1 내지 제4 내부클럭에 동기하여 내부스트로브신호를 래치하여 상기 구간신호를 생성하는 반도체시스템.
  29. 제 25 항에 있어서, 상기 제2 반도체장치는 제1 클럭 및 제2 클럭을 버퍼링하여 생성된 제1 및 제2 내부클럭에 동기하여 내부스트로브신호를 래치하여 상기 구간신호를 생성하는 반도체시스템.
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