KR20190117078A - 반도체장치 - Google Patents

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KR20190117078A
KR20190117078A KR1020180040149A KR20180040149A KR20190117078A KR 20190117078 A KR20190117078 A KR 20190117078A KR 1020180040149 A KR1020180040149 A KR 1020180040149A KR 20180040149 A KR20180040149 A KR 20180040149A KR 20190117078 A KR20190117078 A KR 20190117078A
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박민수
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Abstract

반도체장치는 리드동작 시 리드입력제어신호 및 리드출력제어신호를 생성하는 리드파이프래치입출력제어회로; 및 상기 리드출력제어신호에 의해 제1 내부노드를 초기화하고, 상기 리드입력제어신호에 응답하여 리드데이터를 레벨시프팅하여 입력받아 래치하며, 상기 리드출력제어신호에 응답하여 상기 래치된 데이터를 리드시프팅데이터를 출력하는 리드파이프래치를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 데이터를 입출력하는 반도체장치에 관한 것이다.
반도체장치는 데이터를 입력받아 저장하는 라이트동작과 셀어레이에 저장된 데이터를 출력하는 리드동작을 수행한다. 반도체장치가 고속화되면서 한번에 많은 비트들을 포함한 데이터에 대한 리드동작 및 라이트동작이 수행되고 있다. 반도체장치는 파이프래치를 이용하여 많은 비트들을 포함한 데이터를 저장하고, 저장된 데이터를 원하는 타이밍에 출력하는 동작을 수행한다.
본 발명은 데이터를 입출력하는 반도체장치를 제공한다.
이를 위해 본 발명은 리드동작 시 리드입력제어신호 및 리드출력제어신호를 생성하는 리드파이프래치입출력제어회로; 및 상기 리드출력제어신호에 의해 제1 내부노드를 초기화하고, 상기 리드입력제어신호에 응답하여 리드데이터를 레벨시프팅하여 입력받아 래치하며, 상기 리드출력제어신호에 응답하여 상기 래치된 데이터를 리드시프팅데이터를 출력하는 리드파이프래치를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 출력제어신호에 의해 내부노드를 초기화하기 위한 리셋신호를 생성하는 리셋신호생성회로; 상기 리셋신호, 입력제어신호 및 데이터에 응답하여 상기 내부노드를 구동하는 구동회로; 상기 내부노드의 신호를 래치하는 래치회로; 및 상기 출력제어신호에 응답하여 상기 래치회로의 출력신호를 시프팅데이터로 출력하는 출력회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 코어영역에서의 동작전원을 페리영역의 동작전원보다 낮게 설정할 수 있어 코어영역에서 소모되는 전력이 절감될 수 있고, 페리영역의 동작 속도가 향상될 수 있는 효과가 있다.
또한, 본 발명에 의하면 파이프래치와 레벨시프터를 병합하여 구현함으로써, 면적 및 전류 소모가 최소화될 수 있는 효과도 있다.
또한, 본 발명에 의하면 출력제어신호에 의해 내부노드를 초기화함으로써, 데이터에 의해 내부노드의 로직레벨이 설정되는 속도가 증가될 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 리드파이프래치의 일 실시예에 따른 회로도이다.
도 3은 도 2에 도시된 리드파이프래치에 포함된 리셋신호생성회로의 일 실시예에 따른 회로도이다.
도 4는 도 2에 도시된 리드파이프래치에 포함된 리셋신호생성회로의 다른 실시예에 따른 회로도이다.
도 5는 도 1에 도시된 반도체장치에 포함된 라이트파이프래치의 일 실시예에 따른 회로도이다.
도 6은 도 5에 도시된 라이트파이프래치에 포함된 리셋신호생성회로의 일 실시예에 따른 회로도이다.
도 7은 도 5에 도시된 라이트파이프래치에 포함된 리셋신호생성회로의 다른 실시예에 따른 회로도이다.
도 8 및 도 9는 도 1 내지 도 7에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도들이다.
도 10은 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치는 커맨드디코더(1), 리드파이프래치입출력제어회로(2), 라이트파이프래치입출력제어회로(3), 코어회로(4), 리드파이프래치(5), 라이트파이프래치(6) 및 페리회로(7)를 포함할 수 있다.
커맨드디코더(1)는 커맨드(CMD<1:L>)를 디코딩하여 리드신호(RD) 및 라이트신호(WT)를 발생시킬 수 있다. 커맨드(CMD<1:L>)는 메모리컨트롤러(도 10의 1002)에서 인가될 수 있다. 커맨드(CMD<1:L>)에 포함된 비트 수(L)는 실시예에 따라서 다양하게 설정될 수 있다. 리드신호(RD)는 코어회로(4)에 포함된 메모리셀어레이(41)에서 리드데이터(RDATA<1:M>)가 출력되는 리드동작을 위해 발생될 수 있다. 라이트신호(WT)는 라이트시프팅데이터(WSD<1:N>)를 코어회로(4)에 포함된 메모리셀어레이(41)에 저장하는 라이트동작을 위해 발생될 수 있다. 커맨드디코더(1)에서 리드신호(RD) 및 라이트신호(WT)를 발생시키기 위한 커맨드(CMD<1:L>)에 포함된 비트들의 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
리드파이프래치입출력제어회로(2)는 리드신호(RD)에 응답하여 리드입력제어신호(PINR<1:M>) 및 리드출력제어신호(POUTR<1:M>)를 생성할 수 있다. 리드파이프래치입출력제어회로(2)는 리드신호(RD)가 발생한 시점부터 제1 리드지연구간이 경과된 후 리드입력제어신호(PINR<1:M>)에 포함된 비트들을 발생시킬 수 있다. 리드입력제어신호(PINR<1:M>)에 포함된 비트들은 실시예에 따라서 동시에 발생되거나 다른 시점에 발생될 수 있다. 리드파이프래치입출력제어회로(2)는 리드신호(RD)가 발생한 시점부터 제2 리드지연구간이 경과된 후 리드출력제어신호(POUTR<1:M>)에 포함된 비트들을 발생시킬 수 있다. 리드출력제어신호(POUTR<1:M>)에 포함된 비트들은 실시예에 따라서 동시에 발생되거나 다른 시점에 발생될 수 있다. 제2 리드지연구간은 제1 리드지연구간보다 크게 설정되어 리드입력제어신호(PINR<1:M>)에 포함된 비트들이 발생된 후 리드출력제어신호(POUTR<1:M>)에 포함된 비트들이 발생되도록 설정될 수 있다.
라이트파이프래치입출력제어회로(3)는 라이트신호(WT)에 응답하여 라이트입력제어신호(PINW<1:N>) 및 라이트출력제어신호(POUTW<1:N>)를 생성할 수 있다. 라이트파이프래치입출력제어회로(3)는 라이트신호(WT)가 발생한 시점부터 제1 라이트지연구간이 경과된 후 라이트입력제어신호(PINW<1:N>)에 포함된 비트들을 발생시킬 수 있다. 라이트입력제어신호(PINW<1:N>)에 포함된 비트들은 실시예에 따라서 동시에 발생되거나 다른 시점에 발생될 수 있다. 라이트파이프래치입출력제어회로(3)는 라이트신호(WT)가 발생한 시점부터 제2 라이트지연구간이 경과된 후 라이트출력제어신호(POUTW<1:N>)에 포함된 비트들을 발생시킬 수 있다. 라이트출력제어신호(POUTW<1:N>)에 포함된 비트들은 실시예에 따라서 동시에 발생되거나 다른 시점에 발생될 수 있다. 제2 라이트지연구간은 제1 라이트지연구간보다 크게 설정되어 라이트입력제어신호(PINW<1:N>)에 포함된 비트들이 발생된 후 라이트입력제어신호(PINW<1:N>)에 포함된 비트들이 발생되도록 설정될 수 있다.
코어회로(4)는 메모리셀어레이(41)를 포함할 수 있다. 코어회로(4)는 리드동작에서 메모리셀어레이(41)에 저장된 데이터를 리드데이터(RDATA<1:M>)로 출력할 수 있다. 코어회로(4)는 라이트동작에서 라이트시프팅데이터(WDS<1:N>)를 메모리셀어레이(41)에 저장할 수 있다. 코어회로(4)의 동작전원은 제1 전원전압(VDD)으로 설정되고, 페리회로(7)의 동작전원은 제1 전원전압(VDD)보다 큰 레벨을 갖는 제2 전원전압(HVDD)으로 설정될 수 있다. 코어회로(4)의 동작전원을 페리회로(7)의 동작전원보다 작게 설정함으로써, 코어회로(4)에서 소모되는 전력을 절감할 수 있다. 코어회로(4)에서 출력되는 리드데이터(RDATA<1:M>)와 코어회로(4)에 저장되는 라이트시프팅데이터(WDS<1:N>)는 제1 전원전압(VDD)과 접지전압(VSS) 사이를 스윙할 수 있다.
리드파이프래치(5)는 리드입력제어신호(PINR<1:M>) 및 리드출력제어신호(POUTR<1:M>)에 응답하여 리드데이터(RDATA<1:M>)로부터 리드시프팅데이터(RSD<1:M>)를 생성할 수 있다. 리드파이프래치(5)는 리드출력제어신호(POUTR<1:M>)에 응답하여 내부노드(도 2의 nd51)를 초기화할 수 있다. 본 실시예에서 내부노드(도 2의 nd51)는 제2 전원전압(HVDD)으로 구동되어 초기화될 수 있다. 리드파이프래치(5)는 리드입력제어신호(PINR<1:M>) 및 리드데이터(RDATA<1:M>)에 응답하여 내부노드(도 2의 nd51)를 구동할 수 있다. 리드파이프래치(5)는 내부노드(도 2의 nd51)의 신호를 래치할 수 있다. 리드파이프래치(5)는 리드출력제어신호(POUTR<1:M>)에 응답하여 래치된 내부노드(도 2의 nd51)의 신호를 버퍼링하여 리드시프팅데이터(RSD<1:M>)로 출력할 수 있다. 리드파이프래치(5)는 리드입력제어신호(PINR<1:M>)에 응답하여 다수의 비트를 포함하는 리드데이터(RDATA<1:M>)를 레벨시프팅하여 입력받아 래치할 수 있다. 리드파이프래치(5)는 리드출력제어신호(POUTR<1:M>)에 응답하여 다수의 비트를 포함하는 리드시프팅데이터(RSD<1:M>)를 출력할 수 있다. 리드파이프래치(5)는 제1 전원전압(VDD)과 접지전압(VSS) 사이를 스윙하는 리드데이터(RDATA<1:M>)를 시프팅하여 제2 전원전압(HVDD)과 접지전압(VSS) 사이를 스윙하는 리드시프팅데이터(RSD<1:M>)를 생성할 수 있다. 리드파이프래치(5)의 보다 구체적인 구성 및 동작에 대한 설명은 도 2 내지 도 4를 참고하여 후술한다.
라이트파이프래치(6)는 라이트입력제어신호(PINW<1:N>) 및 라이트출력제어신호(POUTW<1:N>)에 응답하여 라이트데이터(WDATA<1:N>)로부터 라이트시프팅데이터(WSD<1:N>)를 생성할 수 있다. 라이트파이프래치(6)는 라이트출력제어신호(POUTW<1:N>)에 응답하여 내부노드(도 5의 nd61)를 초기화할 수 있다. 본 실시예에서 내부노드(도 5의 nd61)는 제1 전원전압(VDD)으로 구동되어 초기화될 수 있다. 라이트파이프래치(6)는 라이트입력제어신호(PINW<1:N>) 및 라이트데이터(WDATA<1:N>)에 응답하여 내부노드(도 5의 nd61)를 구동할 수 있다. 라이트파이프래치(6)는 내부노드(도 5의 nd61)의 신호를 래치할 수 있다. 라이트파이프래치(6)는 라이트출력제어신호(POUTW<1:N>)에 응답하여 래치된 내부노드(도 5의 nd61)의 신호를 버퍼링하여 라이트시프팅데이터(WSD<1:N>)로 출력할 수 있다. 라이트파이프래치(6)는 라이트입력제어신호(PINW<1:N>)에 응답하여 다수의 비트를 포함하는 라이트데이터(WDATA<1:N>)를 레벨시프팅하여 입력받아 래치할 수 있다. 라이트파이프래치(6)는 라이트출력제어신호(POUTW<1:N>)에 응답하여 다수의 비트를 포함하는 라이트시프팅데이터(WSD<1:N>)를 출력할 수 있다. 라이트파이프래치(6)는 제2 전원전압(HVDD)과 접지전압(VSS) 사이를 스윙하는 라이트데이터(WDATA<1:N>)를 시프팅하여 제1 전원전압(VDD)과 접지전압(VSS) 사이를 스윙하는 라이트시프팅데이터(WSD<1:N>)를 생성할 수 있다. 라이트파이프래치(6)의 보다 구체적인 구성 및 동작에 대한 설명은 도 5 내지 도 7을 참고하여 후술한다.
페리회로(7)는 리드동작에서 리드시프팅데이터(RSD<1:M>)를 반도체장치 외부로 출력할 수 있다. 페리회로(7)는 라이트동작에서 반도체장치 외부에서 라이트데이터(WDATA<1:N>)를 입력받을 수 있다. 코어회로(4)의 동작전원은 제1 전원전압(VDD)으로 설정되고, 페리회로(7)의 동작전원은 제1 전원전압(VDD)보다 크게 설정된 제2 전원전압(HVDD)으로 설정될 수 있다. 페리회로(7)의 동작전원을 코어회로(4)의 동작전원보다 크게 설정함으로써, 페리회로(7)의 동작 속도를 향상시킬 수 있다. 페리회로(7)에서 출력되는 리드시프팅데이터(RSD<1:M>)와 페리회로(7)에 입력되는 라이트데이터(WDATA<1:N>)는 제2 전원전압(HVDD)과 접지전압(VSS) 사이를 스윙하도록 구동될 수 있다.
도 2를 참고하면 리드파이프래치(5)는 리셋신호생성회로(51), 구동회로(52), 래치회로(53) 및 출력회로(54)를 포함할 수 있다. 도 2에서 리드파이프래치(5)가 하나의 회로로 구현된 것처럼 도시되었지만 리드파이프래치(5)에서 입출력되는 리드출력제어신호(POUTR<1:M>), 리드리셋신호(RSTBR<1:M>), 리드입력제어신호(PINR<1:M>) 및 리드데이터(RDATA<1:M>)에 포함된 비트 별로 별도의 리드파이프래치(5)가 구비되는 것이 바람직하다.
리셋신호생성회로(51)는 리드출력제어신호(POUTR<1:M>)가 발생하는 경우 리드리셋신호(RSTBR<1:M>)를 발생시킬 수 있다. 본 발명의 일 실시예에 따른 리셋신호생성회로(51)는 리드출력제어신호(POUTR<1:M>)의 발생이 종료되는 시점에서 기설정된 구간동안 로직로우레벨로 설정된 리드리셋신호(RSTBR<1:M>)를 발생시킬 수 있다. 본 발명의 다른 실시예에 따른 리셋신호생성회로(51)는 리드출력제어신호(POUTR<1:M>)가 발생된 시점부터 기설정된 구간이 경과된 시점에서 리드출력제어신호(POUTR<1:M>)가 발생되는 구간과 동일한 구간동안 로직로우레벨로 설정된 리드리셋신호(RSTBR<1:M>)를 발생시킬 수 있다. 리셋신호생성회로(51)의 실시예들에 대한 구체적은 설명은 도 3 및 도 4를 참고하여 후술한다.
구동회로(52)는 PMOS 트랜지스터(P51), NMOS 트랜지스터(N51) 및 NMOS 트랜지스터(N52)를 포함할 수 있다. PMOS 트랜지스터(P51)는 리드리셋신호(RSTBR<1:M>)가 로직로우레벨로 발생하는 경우 턴온되어 내부노드(nd51)를 제2 전원전압(HVDD)로 구동하여 초기화할 수 있다. NMOS 트랜지스터(N51) 및 NMOS 트랜지스터(N52)는 리드입력제어신호(PINR<1:M>)가 로직하이레벨로 발생된 상태에서 제1 전원전압(VDD)을 갖는 리드데이터(RDATA<1:M>)가 입력되는 경우 모두 턴온되어 내부노드(nd51)를 접지전압(VSS)으로 구동할 수 있다. 접지전압(VSS)을 갖는 리드데이터(RDATA<1:M>)가 입력되는 경우 NMOS 트랜지스터(N51)가 턴오프되므로, 내부노드(nd51)는 제2 전원전압(HVDD)으로 초기화된 상태를 유지한다. 접지전압(VSS)을 갖는 리드데이터(RDATA<1:M>)가 입력되는 경우 내부노드(nd51)의 로직레벨이 빠르게 설정될 수 있다.
래치회로(53)는 인버터들(IV52, IV53)을 포함하여 내부노드들(nd51, nd52)의 신호를 래치한다. 출력회로(54)는 인버터들(IV54, IV55)을 포함하여 리드출력제어신호(POUTR<1:M>)가 로직하이레벨로 발생하는 경우 내부노드(nd52)의 신호를 반전버퍼링하여 제2 전원전압(HVDD)과 접지전압(VSS) 사이를 스윙하는 리드시프팅데이터(RSD<1:M>)를 출력할 수 있다.
리드파이프래치(5)는 리드출력제어신호(POUTR<1:M>)가 발생되는 경우 내부노드(nd51)를 초기화하여 리드데이터(RDATA<1:M>)에 의해 내부노드(nd51)의 로직레벨이 빠르게 설정되도록 한다. 리드파이프래치(5)는 리드입력제어신호(PINR<1:M>)가 로직하이레벨로 발생되는 경우 리드데이터(RDATA<1:M>)에 의해 내부노드(nd51)를 구동할 수 있다. 리드파이프래치(5)는 내부노드들(nd51, nd52)의 신호를 래치할 수 있다. 리드파이프래치(5)는 리드출력제어신호(POUTR<1:M>)가 로직하이레벨로 발생하는 경우 내부노드(nd52)의 신호를 반전버퍼링하여 제2 전원전압(HVDD)과 접지전압(VSS) 사이를 스윙하는 리드시프팅데이터(RSD<1:M>)를 출력할 수 있다. 리드파이프래치(5)는 제1 전원전압(VDD)과 접지전압(VSS) 사이를 스윙하는 리드데이터(RDATA<1:M>)를 시프팅하여 제2 전원전압(HVDD)과 접지전압(VSS) 사이를 스윙하는 리드시프팅데이터(RSD<1:M>)로 출력한다. 본 실시예에서 리드시프팅데이터(RSD<1:M>)와 리드데이터(RDATA<1:M>)는 반전된 로직레벨을 갖도록 설정되지만 실시예에 따라서 리드시프팅데이터(RSD<1:M>)와 리드데이터(RDATA<1:M>)가 동일한 로직레벨을 갖도록 설정될 수 있다. 리드파이프래치(5)는 리드입력제어신호(PINR<1:M>) 및 리드출력제어신호(POUTR<1:M>)에 의해 다수의 비트들을 포함하는 리드데이터(RDATA<1:M>)를 저장한 후 출력하는 파이프래치의 구성 및 동작을 포함한다. 리드파이프래치(5)는 제1 전원전압(VDD)과 접지전압(VSS) 사이를 스윙하는 리드데이터(RDATA<1:M>)를 시프팅하여 제2 전원전압(HVDD)과 접지전압(VSS) 사이를 스윙하는 리드시프팅데이터(RSD<1:M>)로 출력하는 레벨시프터의 구성 및 동작을 포함한다. 리드파이프래치(5)는 파이프래치 및 레벨시프터를 병합하여 구현함으로써, 면적 및 전류 소모가 최소화될 수 있다.
도 3을 참고하면 본 발명의 일 실시예에 따른 리셋신호생성회로(51a)는 지연기(511), 반전버퍼(512) 및 펄스발생기(513)를 포함할 수 있다. 지연기(511)는 인버터들(IV511, IV512, IV513, IV514)을 포함할 수 있다. 지연기(511)는 리드출력제어신호(POUTR<1:M>)를 인버터들(IV511, IV512, IV513, IV514)을 통해 지연시켜 지연리드출력제어신호(POUTRd<1:M>)로 출력할 수 있다. 반전버퍼(512)는 인버터(IV515)를 포함할 수 있다. 반전버퍼(512)는 리드출력제어신호(POUTR<1:M>)를 인버터(IV515)을 통해 반전시켜 반전리드출력제어신호(POUTRB<1:M>)로 출력할 수 있다. 펄스발생기(513)는 지연리드출력제어신호(POUTRd<1:M>) 및 반전리드출력제어신호(POUTRB<1:M>)를 입력받아 부정논리곱 연산을 수행하여 리드리셋신호(RSTBR<1:M>)를 출력할 수 있다. 리셋신호생성회로(51a)는 리드출력제어신호(POUTR<1:M>)의 발생이 종료되는 시점에서 인버터들(IV511, IV512, IV513, IV514)에 의해 설정되는 구간동안 로직로우레벨의 리드리셋신호(RSTBR<1:M>)를 발생시킬 수 있다.
도 4를 참고하면 본 발명의 일 실시예에 따른 리셋신호생성회로(51b)는 인버터들(IV516, IV517, IV518)을 포함할 수 있다. 리셋신호생성회로(51b)는 리드출력제어신호(POUTR<1:M>)를 인버터들(IV516, IV517, IV518)을 통해 지연시켜 리드리셋신호(RSTBR<1:M>)로 출력할 수 있다. 리셋신호생성회로(51b)는 리드출력제어신호(POUTR<1:M>)가 발생된 시점부터 인버터들(IV516, IV517, IV518)에 의해 설정되는 구간이 경과된 시점에서 리드출력제어신호(POUTR<1:M>)가 로직하이레벨로 발생되는 구간과 동일한 구간동안 로직로우레벨의 리드리셋신호(RSTBR<1:M>)를 발생시킬 수 있다.
도 5를 참고하면 라이트파이프래치(6)는 리셋신호생성회로(61), 구동회로(62), 래치회로(63) 및 출력회로(64)를 포함할 수 있다. 도 5에서 라이트파이프래치(6)가 하나의 회로로 구현된 것처럼 도시되었지만 라이트파이프래치(6)에서 입출력되는 라이트출력제어신호(POUTW<1:N>), 라이트리셋신호(RSTBW<1:N>), 라이트입력제어신호(PINW<1:N>) 및 라이트데이터(WDATA<1:N>)에 포함된 비트 별로 별도의 라이트파이프래치(6)가 구비되는 것이 바람직하다.
리셋신호생성회로(61)는 라이트출력제어신호(POUTW<1:N>)가 발생하는 경우 라이트리셋신호(RSTBW<1:N>)를 발생시킬 수 있다. 본 발명의 일 실시예에 따른 리셋신호생성회로(61)는 라이트출력제어신호(POUTW<1:N>)의 발생이 종료되는 시점에서 기설정된 구간동안 로직로우레벨로 설정된 라이트리셋신호(RSTBW<1:N>)를 발생시킬 수 있다. 본 발명의 다른 실시예에 따른 리셋신호생성회로(61)는 라이트출력제어신호(POUTW<1:N>)가 발생된 시점부터 기설정된 구간이 경과된 시점에서 라이트출력제어신호(POUTW<1:N>)가 발생되는 구간과 동일한 구간동안 로직로우레벨로 설정된 라이트리셋신호(RSTBW<1:N>)를 발생시킬 수 있다. 리셋신호생성회로(61)의 실시예들에 대한 구체적은 설명은 도 6 및 도 7을 참고하여 후술한다.
구동회로(62)는 PMOS 트랜지스터(P61), NMOS 트랜지스터(N61) 및 NMOS 트랜지스터(N62)를 포함할 수 있다. PMOS 트랜지스터(P61)는 라이트리셋신호(RSTBW<1:N>)가 로직로우레벨로 발생하는 경우 턴온되어 내부노드(nd61)를 제1 전원전압(VDD)로 구동하여 초기화할 수 있다. NMOS 트랜지스터(N61) 및 NMOS 트랜지스터(N62)는 라이트입력제어신호(PINW<1:N>)가 로직하이레벨로 발생된 상태에서 제2 전원전압(HVDD)을 갖는 라이트데이터(WDATA<1:N>)가 입력되는 경우 모두 턴온되어 내부노드(nd61)를 접지전압(VSS)으로 구동할 수 있다. 접지전압(VSS)을 갖는 라이트데이터(WDATA<1:N>)가 입력되는 경우 NMOS 트랜지스터(N61)가 턴오프되므로, 내부노드(nd61)는 제1 전원전압(VDD)으로 초기화된 상태를 유지한다. 접지전압(VSS)을 갖는 라이트데이터(WDATA<1:N>)가 입력되는 경우 내부노드(nd61)의 로직레벨이 빠르게 설정될 수 있다.
래치회로(63)는 인버터들(IV62, IV63)을 포함하여 내부노드들(nd61, nd62)의 신호를 래치한다. 출력회로(64)는 인버터들(IV64, IV65)을 포함하여 라이트출력제어신호(POUTW<1:N>)가 로직하이레벨로 발생하는 경우 내부노드(nd62)의 신호를 반전버퍼링하여 제1 전원전압(VDD)과 접지전압(VSS) 사이를 스윙하는 라이트시프팅데이터(WSD<1:N>)를 출력할 수 있다.
라이트파이프래치(6)는 라이트출력제어신호(POUTW<1:N>)가 로직하이레벨로 발생되는 경우 내부노드(nd61)를 초기화하여 라이트데이터(WDATA<1:N>)에 의해 내부노드(nd61)의 로직레벨이 빠르게 설정되도록 한다. 라이트파이프래치(6)는 라이트입력제어신호(PINW<1:N>가 로직하이레벨로 발생되는 경우 라이트데이터(WDATA<1:N>)에 의해 내부노드(nd61)를 구동할 수 있다. 라이트파이프래치(6)는 내부노드들(nd61, nd62)의 신호를 래치할 수 있다. 라이트파이프래치(6)는 라이트출력제어신호(POUTW<1:N>)가 로직하이레벨로 발생하는 경우 내부노드(nd62)의 신호를 반전버퍼링하여 제1 전원전압(VDD)과 접지전압(VSS) 사이를 스윙하는 라이트시프팅데이터(WSD<1:N>)를 출력할 수 있다. 라이트파이프래치(6)는 제2 전원전압(HVDD)과 접지전압(VSS) 사이를 스윙하는 라이트데이터(WDATA<1:N>)를 시프팅하여 제1 전원전압(VDD)과 접지전압(VSS) 사이를 스윙하는 라이트시프팅데이터(WSD<1:N>)로 출력한다. 본 실시예에서 라이트시프팅데이터(WSD<1:N>)와 라이트데이터(WDATA<1:N>)는 반전된 로직레벨을 갖도록 설정되지만 실시예에 따라서 라이트시프팅데이터(WSD<1:N>)와 라이트데이터(WDATA<1:N>)가 동일한 로직레벨을 갖도록 설정될 수 있다. 라이트파이프래치(6)는 라이트입력제어신호(PINW<1:N>) 및 라이트출력제어신호(POUTW<1:N>)에 의해 다수의 비트들을 포함하는 라이트데이터(WDATA<1:N>)를 저장한 후 출력하는 파이프래치의 구성 및 동작을 포함한다. 라이트파이프래치(6)는 제2 전원전압(HVDD)과 접지전압(VSS) 사이를 스윙하는 라이트데이터(WDATA<1:N>)를 시프팅하여 제1 전원전압(VDD)과 접지전압(VSS) 사이를 스윙하는 라이트시프팅데이터(WSD<1:N>)로 출력하는 레벨시프터의 구성 및 동작을 포함한다. 라이트파이프래치(6)는 파이프래치 및 레벨시프터를 병합하여 구현함으로써, 면적 및 전류 소모가 최소화될 수 있다.
도 6을 참고하면 본 발명의 일 실시예에 따른 리셋신호생성회로(61a)는 지연기(611), 반전버퍼(612) 및 펄스발생기(613)를 포함할 수 있다. 지연기(611)는 인버터들(IV611, IV612, IV613, IV614)을 포함할 수 있다. 지연기(611)는 라이트출력제어신호(POUTW<1:N>)를 인버터들(IV611, IV612, IV613, IV614)을 통해 지연시켜 지연라이트출력제어신호(POUTWd<1:N>)로 출력할 수 있다. 반전버퍼(612)는 인버터(IV615)를 포함할 수 있다. 반전버퍼(612)는 라이트출력제어신호(POUTW<1:N>)를 인버터(IV615)을 통해 반전시켜 반전라이트출력제어신호(POUTWB<1:N>)로 출력할 수 있다. 펄스발생기(613)는 지연라이트출력제어신호(POUTWd<1:N>) 및 반전라이트출력제어신호(POUTWB<1:N>)를 입력받아 부정논리곱 연산을 수행하여 라이트리셋신호(RSTBW<1:N>)를 출력할 수 있다. 리셋신호생성회로(61a)는 리드출력제어신호(POUTR<1:M>)의 발생이 종료되는 시점에서 인버터들(IV611, IV612, IV613, IV614)에 의해 설정되는 구간동안 로직로우레벨의 라이트리셋신호(RSTBW<1:N>)를 발생시킬 수 있다.
도 7을 참고하면 본 발명의 일 실시예에 따른 리셋신호생성회로(61b)는 인버터들(IV616, IV617, IV618)을 포함할 수 있다. 리셋신호생성회로(61b)는 라이트출력제어신호(POUTW<1:N>)를 인버터들(IV616, IV617, IV618)을 통해 지연시켜 라이트리셋신호(RSTBW<1:N>)로 출력할 수 있다. 리셋신호생성회로(51b)는 라이트출력제어신호(POUTW<1:N>)가 발생된 시점부터 인버터들(IV616, IV617, IV618)에 의해 설정되는 구간이 경과된 시점에서 라이트출력제어신호(POUTW<1:N>)가 로직하이레벨로 발생되는 구간과 동일한 구간동안 로직로우레벨의 라이트리셋신호(RSTBW<1:N>)를 발생시킬 수 있다.
이상 살펴본 바와 같이 구성된 반도체장치의 동작을 도 8 및 도 9를 참고하여 살펴보면 다음과 같다.
도 8을 참고하면 리드동작이 수행되어 리드입력제어신호(PINR<J>)가 로직하이레벨로 발생된 상태에서 D1으로 설정된 리드데이터(RDATA<J>)가 입력되어 래치된다. 리드출력제어신호(POUTR<J>)가 로직하이레벨로 발생되면 래치된 리드데이터(RDATA<J>)가 리드시프팅데이터(RSD<J>)로 출력된다. 제1 전원전압(VDD)과 접지전압(VSS) 사이를 스윙하는 리드데이터(RDATA<1:M>)가 제2 전원전압(HVDD)과 접지전압(VSS) 사이를 스윙하는 리드시프팅데이터(RSD<1:M>)로 출력되는 레벨시프팅 동작이 수행된다. 로직하이레벨로 발생된 리드출력제어신호(POUTR<J>)에 의해 리드리셋신호(RSTBR<J>)가 로직로우레벨로 발생되어 빠른 속도로 내부노드의 레벨을 설정할 수 있다.
도 9를 참고하면 라이트동작이 수행되어 라이트입력제어신호(PINW<K>)가 로직하이레벨로 발생된 상태에서 D2로 설정된 라이트데이터(WDATA<K>)가 입력되어 래치된다. 라이트출력제어신호(POUTW<K>)가 로직하이레벨로 발생되면 래치된 라이트데이터(WDATA<K>)가 라이트시프팅데이터(WSD<K>)로 출력된다. 제2 전원전압(HVDD)과 접지전압(VSS) 사이를 스윙하는 라이트데이터(WDATA<1:M>)가 제1 전원전압(VDD)과 접지전압(VSS) 사이를 스윙하는 라이트시프팅데이터(WSD<1:M>)로 출력되는 레벨시프팅 동작이 수행된다. 로직하이레벨로 발생된 라이트출력제어신호(POUTW<K>)에 의해 라이트리셋신호(RSTBW<K>)가 로직로우레벨로 발생되어 빠른 속도로 내부노드의 레벨을 설정할 수 있다.
앞서, 도 1 내지 도 9에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 10을 참고하면 본 발명의 일 실시 예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 10에서는 메모리컨트롤러(1002)가 하나의 블럭으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 커맨드디코더 2: 리드파이프래치입출력제어회로
3: 라이트파이프래치입출력제어회로 4: 코어회로
5: 리드파이프래치 6: 라이트파이프래치
7: 페리회로 51: 리셋신호생성회로
52: 구동회로 53: 래치회로
54: 출력회로

Claims (20)

  1. 리드동작 시 리드입력제어신호 및 리드출력제어신호를 생성하는 리드파이프래치입출력제어회로; 및
    상기 리드출력제어신호에 의해 제1 내부노드를 초기화하고, 상기 리드입력제어신호에 응답하여 리드데이터를 레벨시프팅하여 입력받아 래치하며, 상기 리드출력제어신호에 응답하여 상기 래치된 데이터를 리드시프팅데이터를 출력하는 리드파이프래치를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 리드파이프래치입출력제어회로는 상기 리드동작 시 발생되는 리드신호를 제1 리드지연구간만큼 지연시켜 상기 리드입력제어신호를 생성하고, 상기 리드신호를 제2 리드지연구간만큼 지연시켜 상기 리드출력제어신호를 생성하는 반도체장치.
  3. 제 2 항에 있어서, 상기 제2 리드지연구간은 상기 제1 리드지연구간보다 크게 설정되는 반도체장치.
  4. 제1 항에 있어서, 상기 제1 내부노드는 제1 전원전압으로 초기화되고, 상기 리드데이터가 접지전압인 경우 상기 제1 내부노드가 초기화된 상태를 유지하는 반도체장치.
  5. 제 4 항에 있어서, 상기 리드데이터는 제2 전원전압과 상기 접지전압 사이를 스윙하고, 상기 제1 전원전압이 상기 제2 전원전압보다 크게 설정되는 반도체장치.
  6. 제 1 항에 있어서, 상기 리드파이프래치는
    상기 리드출력제어신호에 의해 상기 제1 내부노드를 초기화하기 위한 리드리셋신호를 생성하는 리셋신호생성회로를 포함하는 반도체장치.
  7. 제 6 항에 있어서, 상기 리드리셋신호는 상기 리드출력제어신호의 발생이 종료되는 시점에서 기설정된 구간동안 발생되는 반도체장치.
  8. 제 6 항에 있어서, 상기 리드리셋신호는 상기 리드출력제어신호가 발생된 시점부터 기설정된 구간이 경과된 시점에서 상기 리드출력제어신호가 발생되는 구간과 동일한 구간동안 발생되는 반도체장치.
  9. 제 6 항에 있어서, 상기 리드파이프래치는
    상기 리드리셋신호에 동기하여 상기 제1 내부노드를 제1 전원전압으로 구동하고, 상기 리드입력제어신호 및 상기 리드데이터에 응답하여 상기 제1 내부노드를 접지전압으로 구동하는 구동회로를 더 포함하는 반도체장치.
  10. 제 9 항에 있어서, 상기 리드파이프래치는
    상기 제1 내부노드의 신호를 래치하는 래치회로; 및
    상기 리드출력제어신호에 응답하여 상기 래치회로의 출력신호를 상기 리드시프팅데이터로 출력하는 출력회로를 포함하는 반도체장치.
  11. 제 1 항에 있어서,
    라이트동작 시 라이트입력제어신호 및 라이트출력제어신호를 생성하는 라이트파이프래치입출력제어회로; 및
    상기 라이트출력제어신호에 의해 제2 내부노드를 초기화하고, 상기 라이트입력제어신호에 응답하여 라이트데이터를 레벨시프팅하여 입력받아 래치하며, 상기 라이트출력제어신호에 응답하여 상기 래치된 데이터를 라이트시프팅데이터를 출력하는 라이트파이프래치를 더 포함하는 반도체장치.
  12. 제 11 항에 있어서, 상기 라이트파이프래치입출력제어회로는 상기 라이트동작 시 발생되는 라이트신호를 제1 라이트지연구간만큼 지연시켜 상기 라이트입력제어신호를 생성하고, 상기 라이트신호를 제2 라이트지연구간만큼 지연시켜 상기 라이트출력제어신호를 생성하며, 상기 제2 라이트지연구간은 상기 제1 라이트지연구간보다 크게 설정되는 반도체장치.
  13. 제11 항에 있어서, 상기 제2 내부노드는 제1 전원전압으로 초기화되고, 상기 라이트데이터가 접지전압인 경우 상기 제2 내부노드가 초기화된 상태를 유지하는 반도체장치.
  14. 제 13 항에 있어서, 상기 라이트데이터는 제2 전원전압과 상기 접지전압 사이를 스윙하고, 상기 제1 전원전압이 상기 제2 전원전압보다 작게 설정되는 반도체장치.
  15. 제 11 항에 있어서, 상기 라이트파이프래치는
    상기 라이트출력제어신호에 의해 상기 제2 내부노드를 초기화하기 위한 라이트리셋신호를 생성하는 리셋신호생성회로;
    상기 라이트리셋신호에 동기하여 상기 제2 내부노드를 제1 전원전압으로 구동하고, 상기 라이트입력제어신호 및 상기 라이트데이터에 응답하여 상기 제2 내부노드를 접지전압으로 구동하는 구동회로;
    상기 제2 내부노드의 신호를 래치하는 래치회로; 및
    상기 라이트출력제어신호에 응답하여 상기 래치회로의 출력신호를 상기 라이트시프팅데이터로 출력하는 출력회로를 포함하는 반도체장치.
  16. 출력제어신호에 의해 내부노드를 초기화하기 위한 리셋신호를 생성하는 리셋신호생성회로;
    상기 리셋신호, 입력제어신호 및 데이터에 응답하여 상기 내부노드를 구동하는 구동회로;
    상기 내부노드의 신호를 래치하는 래치회로; 및
    상기 출력제어신호에 응답하여 상기 래치회로의 출력신호를 시프팅데이터로 출력하는 출력회로를 포함하는 반도체장치.
  17. 제 16 항에 있어서, 상기 리셋신호는 상기 출력제어신호의 발생이 종료되는 시점에서 기설정된 구간동안 발생되는 반도체장치.
  18. 제 16 항에 있어서, 상기 구동회로는 상기 리셋신호에 동기하여 상기 내부노드를 제1 전원전압으로 구동하여 초기화하고, 상기 입력제어신호 및 상기 데이터에 응답하여 상기 내부노드를 접지전압으로 구동하는 반도체장치.
  19. 제 18 항에 있어서, 상기 데이터는 제2 전원전압과 상기 접지전압 사이를 스윙하고, 상기 제1 전원전압이 상기 제2 전원전압보다 크게 설정되는 반도체장치.
  20. 제 19 항에 있어서, 상기 데이터가 접지전압인 경우 상기 내부노드는 제1 전원전압으로 초기화된 상태를 유지하는 반도체장치.
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* Cited by examiner, † Cited by third party
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CN114639405A (zh) * 2020-12-15 2022-06-17 爱思开海力士有限公司 管道锁存器电路、其操作方法以及包括其的半导体存储器设备

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