CN114639405A - 管道锁存器电路、其操作方法以及包括其的半导体存储器设备 - Google Patents

管道锁存器电路、其操作方法以及包括其的半导体存储器设备 Download PDF

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CN114639405A CN202110631048.2A CN202110631048A CN114639405A CN 114639405 A CN114639405 A CN 114639405A CN 202110631048 A CN202110631048 A CN 202110631048A CN 114639405 A CN114639405 A CN 114639405A
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Abstract

本公开的实施例涉及管道锁存器电路、其操作方法以及包括其的半导体存储器设备。管道锁存器电路可以包括第一锁存电路组和第二锁存电路组。第一锁存电路组可以基于多个管道输入控制信号来控制锁存操作和输出操作。第二锁存电路组可以基于多个管道输入控制信号和多个管道输出控制信号来控制锁存操作和输出操作。

Description

管道锁存器电路、其操作方法以及包括其的半导体存储器 设备
相关申请的交叉引用
本申请要求于2020年12月15日在韩国知识产权局提交的韩国专利申请号10-2020-0175196的优先权，其全部内容通过引用并入本文。
技术领域
示例性实施例涉及管道锁存器电路、其操作方法以及包括管道锁存器电路的半导体存储器设备，并且具体地涉及能够基于管道输入控制信号和管道输出控制信号来执行管道锁存操作的管道锁存器电路、其操作方法以及包括管道锁存器电路的半导体存储器设备。
背景技术
通常，半导体存储器设备接收并存储数据并且输出所存储的数据。目前，半导体存储器设备被设计为处理大量数据。半导体存储器设备可以包括管道锁存器电路来高效地处理大量数据。
图1是用于图示现有管道锁存器电路10的配置的框图。
参考图1，管道锁存器电路10包括第一至第八锁存电路11、12、13、14、15、16、17和18。
第一至第八锁存电路11、12、13、14、15、16、17和18中的每个锁存电路接收输入数据DAT_IN，并且将输入数据DAT_IN作为输出数据DAT_OUT输出。首先，第一锁存电路11基于第一管道输入控制信号PIN<1>来锁存输入数据DAT_IN，并且基于第一管道输出控制信号POUT<1>来将经锁存的数据作为输出数据DAT_OUT输出。第二至第八锁存电路12、13、14、15、16、17和18中的每个锁存电路也以与第一锁存电路11类似的方式操作。换言之，第二至第八锁存电路12、13、14、15、16、17和18分别基于第二至第八管道输入控制信号PIN<2:8>来锁存输入数据DAT_IN，并且分别基于第二至第八管道输出控制信号POUT<2:8>来将经锁存的数据作为输出数据DAT_OUT输出。
在这种情况下，输入数据DAT_IN包括连续输入的八个数据。接下来，第一至第八管道输入控制信号PIN<1:8>是在第一管道输入控制信号PIN<1>被使能之后被顺序地使能的信号。此外，第一至第八管道输出控制信号POUT<1:8>是在第一管道输出控制信号POUT<1>被使能之后被顺序地使能的信号。因此，第一至第八锁存电路11、12、13、14、15、16、17和18分别基于第一至第八管道输入控制信号PIN<1:8>来顺序地锁存输入数据DAT_IN。此外，第一至第八锁存电路11、12、13、14、15、16、17和18分别基于第一至第八管道输出控制信号POUT<1:8>来顺序地输出经锁存的数据。即，管道锁存器电路10锁存八个输入数据DAT_IN，并且将经锁存的八个输入数据DAT_IN作为输出数据DAT_OUT输出。
如从图1可以看出，现有管道锁存器电路10需要八个第一至第八管道输入控制信号PIN<1:8>和八个第一至第八管道输出控制信号POUT<1:8>。
目前，半导体存储器设备被设计为处理大量数据。因此，在管道锁存器电路10中包括的第一至第八锁存电路11、12、13、14、15、16、17和18的数目逐渐增加。第一至第八锁存电路11、12、13、14、15、16、17和18的数目的增加意味着用于控制第一至第八锁存电路11、12、13、14、15、16、17和18的第一至第八管道输入控制信号PIN<1:8>的数目以及第一至第八管道输出控制信号POUT<1:8>的数目也在增加。
在这种情况下，第一至第八管道输入控制信号PIN<1:8>的数目和第一至第八管道输出控制信号POUT<1:8>的数目的增加是增加由管道锁存器电路10占据的电路面积的因素。此外，第一至第八管道输入控制信号PIN<1:8>的数目和第一至第八管道输出控制信号POUT<1:8>的数目的增加导致归因于信号之间的干扰的噪声。如果在第一至第八管道输入控制信号PIN<1:8>和第一至第八管道输出控制信号POUT<1:8>中发生噪声，则可能无法保证管道锁存器电路10的正常管道锁存操作。
发明内容
在一个实施例中，管道锁存器电路可以包括：第一锁存电路组，适于基于多个管道输入控制信号来控制针对输入数据的锁存操作和输出操作；以及第二锁存电路组，适于基于多个管道输入控制信号来控制针对由第一锁存电路组输出的数据的锁存操作，并且基于多个管道输出控制信号来控制输出操作。
在一个实施例中，管道锁存器电路的操作方法可以包括：第一管道锁存操作步骤，该步骤基于多个管道输入控制信号来对输入数据执行锁存操作和输出操作；第二管道锁存操作步骤，该步骤基于多个管道输入控制信号来对可以在第一管道锁存操作步骤中输出的数据执行锁存操作，并且基于多个管道输出控制信号来对经锁存的数据执行输出操作；以及第三管道锁存操作步骤，该步骤通过重复第一管道锁存操作步骤和第二管道锁存操作步骤来执行锁存操作和输出操作。
在一个实施例中，半导体存储器设备可以包括被设置在核心区域内的第一锁存电路组以及被设置在外围区域内的第二锁存电路组。第一锁存电路组可以被设置在核心区域内，并且可以适于基于多个管道输入控制信号来控制针对输入数据的锁存操作和输出操作。第二锁存电路组可以被设置在外围区域内，并且可以适于基于多个管道输入控制信号来控制针对可以由第一锁存电路组输出的数据的锁存操作，并且基于多个管道输出控制信号来控制输出操作。
附图说明
图1是用于图示现有管道锁存器电路的配置的框图。
图2是用于图示根据本公开的一个实施例的管道锁存器电路的配置的框图。
图3是用于图示根据本公开的另一实施例的管道锁存器电路的配置的框图。
图4是用于图示根据本公开的又一实施例的管道锁存器电路的配置的框图。
图5是用于描述图4的管道锁存器电路的电路操作的时序图，第一和第二公共数据传输线被耦合到该管道锁存器电路。
图6是用于图示根据本公开的一个实施例的半导体存储器设备的配置的框图。
具体实施方式
本公开的描述仅是用于结构和/或功能描述的实施例。本公开的权利范围不应被解释为限于说明书中描述的实施例。即，由于一个实施例可以以各种方式来修改并且可以具有各种形式，所以本公开的权利范围应当被理解为包括可以实现技术精神的等同形式。此外，本公开中提出的目的或效果并不意味着特定实施例应包括所有目的或效果或仅包括这样的效果。因此，本公开的权利范围不应被理解为受其限制。
在本申请中描述的术语的含义应理解如下。
诸如“第一”和“第二”的术语被用于将一个元件与另一元件区分开，并且本公开的范围不应受到这些术语的限制。例如，第一元件可以被命名为第二元件。同样，第二元件可以被命名为第一元件。
除非在上下文中另外明确表示，否则单数的表达应被理解为包括复数表达。诸如“包括”或“具有”的术语应被理解为指示存在所设定的特性、数目、步骤、操作、元件、部件或其组合，但不排除存在或添加一个或多个其他特征、数目、步骤、操作、元件、部件或其组合的可能性。
在每个步骤中，为了便于描述，使用符号(例如，a、b和c)，并且符号不描述步骤的顺序。除非在上下文中清楚地描述了特定的顺序，否则步骤可以按照与上下文中描述的顺序不同的顺序来执行。即，步骤可以根据所描述的顺序来执行、可以与所描述的顺序基本上同时执行，或者可以以所描述的顺序的相反顺序来执行。
除非另外定义，否则本文中所使用的所有术语(包括技术术语或科学术语)具有与本领域技术人员通常理解的含义相同的含义。除非在申请中明确定义，否则常用词典中定义的术语应被解释为与相关技术中的上下文中的术语具有相同的含义，并且不应被解释为具有理想或过分正式的含义。
以下将参考附图来更详细地描述各种实施例。然而，本公开可以以不同的形式来体现，并且不应被解释为限于本文中阐述的实施例。相反，提供这些实施例使得本公开将是透彻和完整的，并且将向本领域技术人员充分传达本公开的范围。贯穿本公开，贯穿本公开的各个附图和实施例，相同的附图标记指代相同的部分。
各个实施例旨在提供能够将用于管道锁存器电路的控制信号的数目最小化并且执行管道锁存操作的管道锁存器电路及其操作方法。
而且，各种实施例旨在提供一种半导体存储器设备，该半导体存储器设备能够将在管道锁存器电路中包括的锁存电路组之间耦合的数据传输线的数目最小化并且执行管道锁存操作。
图2是用于图示根据本公开的一个实施例的管道锁存器电路200的配置的框图。
参考图2，管道锁存器电路200可以包括第一锁存电路组210和第二锁存电路组220。
首先，基于多个管道输入控制信号，第一锁存电路组210可以是用于控制针对输入数据DAT_IN的锁存操作和输出操作的元件。换言之，基于第一和第二管道输入控制信号PIN<1:2>，第一锁存电路组210可以控制针对输入数据DAT_IN的锁存操作。此外，基于第一和第二管道输入控制信号PIN<1:2>，第一锁存电路组210可以控制针对经锁存的数据的输出操作。
更具体地描述了第一锁存电路组210。第一锁存电路组210可以包括第一锁存电路211和第二锁存电路212。
基于第一管道输入控制信号PIN<1>，第一锁存电路211可以是用于锁存输入数据DAT_IN的元件。此外，基于第二管道输入控制信号PIN<2>，第一锁存电路211可以是用于输出经锁存的数据的元件。第一锁存电路211的输出数据可以通过第一数据传输线DL1来输出。
基于第二管道输入控制信号PIN<2>，第二锁存电路212可以是用于锁存输入数据DAT_IN的元件。此外，基于第一管道输入控制信号PIN<1>，第二锁存电路212可以是用于输出经锁存的数据的元件。第二锁存电路212的输出数据可以通过第二数据传输线DL2来输出。
接下来，基于多个管道输入控制信号，第二锁存电路组220可以是用于控制针对由第一锁存电路组210输出的数据的锁存操作的元件。此外，基于多个管道输出控制信号，第二锁存电路220可以是用于控制输出操作的元件。换言之，基于第一和第二管道输入控制信号PIN<1:2>，第二锁存电路组220可以控制针对由第一锁存电路组210输出的数据的锁存操作。此外，基于第一和第二管道输出控制信号POUT<1:2>，第二锁存电路组220可以控制针对经锁存的数据的输出操作。
更具体地描述了第二锁存电路组220。第二锁存电路组220可以包括第三锁存电路221和第四锁存电路222。
基于第一管道输入控制信号PIN<1>，第三锁存电路221可以是用于锁存第一锁存电路211的输出数据的元件。此外，基于第一管道输出控制信号POUT<1>，第三锁存电路221可以是用于将经锁存的数据作为输出数据DAT_OUT输出的元件。
第四锁存电路222可以是用于基于第二管道输入控制信号PIN<2>来接收和锁存第二锁存电路212的输出数据的元件。此外，基于第二管道输出控制信号POUT<2>，第四锁存电路222可以是用于将经锁存的数据作为输出数据DAT_OUT输出的元件。
根据本公开的一个实施例的管道锁存器电路200可以包括第一锁存电路组210和第二锁存电路组220。在该情况下，基于第一和第二管道输入控制信号PIN<1:2>，第一锁存电路组210可以针对输入数据DAT_IN执行锁存操作和输出操作。此外，基于第一和第二管道输入控制信号PIN<1:2>以及第一和第二管道输出控制信号POUT<1:2>，第二锁存电路组220可以针对由第一锁存电路组210输出的数据来执行锁存操作和输出操作。
管道锁存器电路200可以包括控制信号生成电路230。
控制信号生成电路230可以是用于在读取操作时生成多个管道输入控制信号和多个管道输出控制信号的元件。
首先，多个管道输入控制信号可以包括第一管道输入控制信号PIN<1>，第一管道输入控制信号PIN<1>用于控制第一和第三锁存电路211和221的锁存操作以及第二锁存电路212的输出操作。此外，管道输入控制信号可以包括第二管道输入控制信号PIN<2>，第二管道输入控制信号PIN<2>用于控制第二和第四锁存电路212和222的锁存操作以及第一锁存电路211的输出操作。接下来，管道输出控制信号可以包括第一管道输出控制信号POUT<1>和第二管道输出控制信号POUT<2>，第一管道输出控制信号POUT<1>用于控制第三锁存电路221的输出操作，第二管道输出控制信号POUT<2>用于控制第四锁存电路222的输出操作。
接下来，管道输入控制信号的数目可以对应于在第一锁存电路组210中包括的锁存电路的数目。换言之，两个第一和第二管道输入控制信号PIN<1:2>可以对应于在第一锁存电路组210中包括的两个第一和第二锁存电路211和212。此外，管道输出控制信号的数目可以对应于在第二锁存电路组220中包括的锁存电路的数目。换言之，两个第一和第二管道输出控制信号POUT<1:2>可以对应于在第二锁存电路组220中包括的两个第三和第四锁存电路221和222。
基于读取命令信号RD和数据选通时钟信号CLK，控制信号生成电路230可以生成第一和第二管道输入控制信号PIN<1:2>以及第一和第二管道输出控制信号POUT<1:2>。
在该情况下，读取命令信号RD可以是在读取操作时使能的信号。此外，数据选通时钟信号CLK可以是用于输入数据DAT_IN与第一和第二管道输入控制信号PIN<1:2>的同步的信号。此外，数据选通时钟信号CLK可以是用于输出数据DAT_OUT与第一和第二管道输出控制信号POUT<1:2>的同步的信号。更具体地，基于数据选通时钟信号CLK，控制信号生成电路230可以生成第一和第二管道输入控制信号PIN<1:2>以及第一和第二管道输出控制信号POUT<1:2>。因此，基于与数据选通时钟信号CLK同步的第一和第二管道输入控制信号PIN<1:2>，第一锁存电路组210可以执行锁存操作和输出操作。此外，第二锁存电路组220可以基于与数据选通时钟信号CLK同步的第一和第二管道输入控制信号PIN<1:2>以及第一和第二管道输出控制信号POUT<1:2>来执行锁存操作和输出操作。
在下文中，简要描述了图2的管道锁存器电路200的管道锁存操作。在描述之前，在读取操作时，包括多个数据的输入数据DAT_IN可以被输入到第一锁存电路组210。在下文中，为了便于描述，假定输入数据DAT_IN包括四个数据。
首先，基于读取命令信号RD和数据选通时钟信号CLK，控制信号生成电路230可以生成被顺序地使能的第一和第二管道输入控制信号PIN<1:2>以及第一和第二管道输出控制信号POUT<1:2>。
基于第一管道输入控制信号PIN<1>，第一锁存电路211可以锁存输入数据DAT_IN的第一数据。此外，基于第二管道输入控制信号PIN<2>，第二锁存电路212可以锁存输入数据DAT_IN的第二数据。此时，基于第二管道输入控制信号PIN<2>，第一锁存电路211可以输出经锁存的第一数据。此外，基于第一管道输入控制信号PIN<1>，第二锁存电路212可以输出经锁存的第二数据。在下文中，为了便于描述，在第一锁存电路组210中执行的针对输入数据DAT_IN的锁存操作和输出操作被定义为“第一管道锁存操作”。
接下来，基于第一管道输入控制信号PIN<1>，第三锁存电路221可以锁存由第一锁存电路211输出的第一数据。此外，基于第二管道输入控制信号PIN<2>，第四锁存电路222可以锁存由第二锁存电路212输出的第二数据。此后，基于第一管道输出控制信号POUT<1>，第三锁存电路221可以将经锁存的数据作为输出数据DAT_OUT输出。此外，基于第二管道输出控制信号POUT<2>，第四锁存电路222可以将经锁存的数据作为输出数据DAT_OUT输出。即，分别基于第一和第二管道输出控制信号POUT<1:2>，在第三和第四锁存电路221和222中分别锁存的第一数据和第二数据可以被顺序地输出。在下文中，为了便于描述，在第二锁存电路组220中执行的针对第一锁存电路组210的输出数据的锁存操作和输出操作被定义为“第二管道锁存操作”。
接下来，前述第一管道锁存操作和第二管道锁存操作可以被重复，这被定义为“第三管道锁存操作”。管道锁存器电路200可以通过第三管道锁存操作，将输入数据DAT_IN的第三数据和第四数据作为输出数据DAT_OUT输出。
如上所述，基于第一管道输入控制信号PIN<1>，第一锁存电路211、第二锁存电路212和第三锁存电路221可以执行操作。即，第一和第三锁存电路211和221的锁存操作以及第二锁存电路212的输出操作可以被同时执行。此外，基于第二管道输入控制信号PIN<2>，第一锁存电路211、第二锁存电路212和第四锁存电路222可以执行操作。即，第二和第四锁存电路212和222的锁存操作以及第一锁存电路211的输出操作可以被同时执行。
根据本公开的一个实施例的管道锁存器电路200可以包括第一锁存电路组210和第二锁存电路组220。此外，基于第一和第二管道输入控制信号PIN<1:2>，在第一管道锁存操作时，管道锁存器电路200可以控制针对第一锁存电路组210的锁存操作和输出操作。此外，基于第一和第二管道输入控制信号PIN<1:2>以及第一和第二管道输出控制信号POUT<1:2>，在第二管道锁存操作时，管道锁存器电路200可以控制针对第二锁存电路组220的锁存操作和输出操作。此外，管道锁存器电路200可以执行第三管道锁存操作，并且可以通过第一至第三管道锁存操作，将在输入数据DAT_IN中包括的第一、第二、第三和第四数据作为输出数据DAT_OUT输出。
在图2中，以第一锁存电路组210和第二锁存电路组220被串联耦合的情况为例进行描述。在该情况下，第一锁存电路组210和第二锁存电路组220中的每个锁存电路组可以被限定为包括多个锁存电路的“单位锁存电路组”。即，根据本公开的一个实施例的管道锁存器电路可以包括串联耦合的至少两个单位锁存电路组。在该情况下，第二锁存电路组220(即，从其生成输出数据DAT_OUT的最末单位锁存电路组)可以执行第二管道锁存操作。此外，第一锁存电路组210(即，与最末单位锁存电路组的前一级耦合的至少一个单位锁存电路组)可以执行第一管道锁存操作。
根据本公开的一个实施例的管道锁存器电路200可以包括多个单位锁存电路组，并且可以通过针对输入数据DAT_IN的管道锁存操作来生成输出数据DAT_OUT。
图3是用于图示根据本公开的一个实施例的管道锁存器电路300的配置的框图。
参考图3，管道锁存器电路300可以包括第一锁存电路组310、第二锁存电路组320和控制信号生成电路330。在该情况下，第一锁存电路组310、第二锁存电路组320和控制信号生成电路330可以分别对应于图2的第一锁存电路组210、第二锁存电路组220和控制信号生成电路230。因此，省略了对第一锁存电路组310、第二锁存电路组320和控制信号生成电路330中的每个电路的配置和操作的详细描述。
在图3的管道锁存器电路300中，在第一锁存电路组310中包括的锁存电路的数目和第二锁存电路组320中包括的锁存电路的数目可以与图2的管道锁存器电路200中的在第一锁存电路组210中包括的锁存电路的数目和第二锁存电路组220中包括的锁存电路的数目不同。即，第一锁存电路组310可以包括四个第一至第四锁存电路311、312、313和314。第二锁存电路组320可以包括四个第五至第八锁存电路321、322、323和324。因此，控制信号生成电路330可以生成与在第一锁存电路组310中包括的四个锁存电路相对应的四个第一至第四管道输入控制信号PIN<1:4>。此外，与在第二锁存电路组320中包括的四个锁存电路相对应，控制信号生成电路330可以生成四个第一至第四管道输出控制信号POUT<1:4>。
通过这样的配置，基于第一至第四管道输入控制信号PIN<1:4>，管道锁存器电路300可以控制针对第一锁存电路组310的锁存操作和输出操作。在该情况下，第一至第四锁存电路311、312、313和134的输出数据可以分别通过第一至第四数据传输线DL1、DL2、DL3和DL4而被传递到第五至第八锁存电路321、322、323和324。此外，基于第一至第四管道输入控制信号PIN<1:4>以及第一至第四管道输出控制信号POUT<1:4>，管道锁存器电路300可以控制针对第二锁存电路组320的锁存操作和输出操作。即，八个输入数据DAT_IN可以作为输出数据DAT_OUT而被输出。
在下文中，对图3的管道锁存器电路300与图1的管道锁存器电路10进行比较并描述。
图1的管道锁存器电路10和图3的管道锁存器电路300中的每者可以包括八个锁存电路，该八个锁存电路用于针对八个输入数据DAT_IN的管道锁存操作。在该情况下，图1的管道锁存器电路10包括用于管道锁存操作的八个第一至第八管道输入控制信号PIN<1:8>和八个第一至第八管道输出控制信号POUT<1:8>。相反，根据本公开的一个实施例的图3的管道锁存器电路300可以包括四个第一至第四管道输入控制信号PIN<1:4>和四个第一至第四管道输出控制信号POUT<1:4>。
即，与图1的管道锁存器电路10相比，图3的管道锁存器电路300可以仅使用管道输入控制信号的一半，并且还仅使用管道输出控制信号的一半。仅使用管道输入控制信号的一半和管道输出控制信号的一半可以意味着生成第一至第四管道输入控制信号PIN<1:4>和第一至第四管道输出控制信号POUT<1:4>的控制信号生成电路330的电路面积可以被减小那么多。
因此，通过将控制信号的数目和控制信号生成电路330的电路面积最小化，根据本公开的一个实施例的管道锁存器电路300可以将由管道锁存器电路300占据的面积最小化。此外，通过减少控制信号的数目，管道锁存器电路300可以将在每个控制信号中出现的噪声最小化。
图4是用于图示根据本公开的一个实施例的管道锁存器电路400的配置的框图。图4图示了与图3类似的配置，并且与图3的控制信号生成电路330相对应元件被省略。
参考图4，第一和第二锁存电路组410和420中的每个锁存电路组可以包括至少三个锁存电路。即，第一锁存电路组410可以包括第一至第四锁存电路411、412、413和414。第二锁存电路组420可以包括第五至第八锁存电路421、422、423和424。第一锁存电路组410和第二锁存电路组420可以通过至少一个公共数据传输线而被耦合。即，第一锁存电路组410和第二锁存电路组420可以包括第一公共数据传输线CDL1和第二公共数据传输线CDL2。图4图示了其中两个公共数据传输线被耦合到锁存电路组的示例。
更具体地，第一和第三锁存电路411和413以及第五和第七锁存电路421和423可以通过第一公共数据传输线CDL1而被耦合。此外，第二和第四锁存电路412和414以及第六和第八锁存电路422和424可以通过第二公共数据传输线CDL2而被耦合。因此，第一锁存电路411的输出数据可以通过第一公共数据传输线CDL1而被传递到第五锁存电路421。第三锁存电路413的输出数据也可以通过第一公共数据传输线CDL1而被传递到第七锁存电路423。此外，第二锁存电路412的输出数据可以通过第二公共数据传输线CDL2而被传递到第六锁存电路422。第四锁存电路414的输出数据也可以通过第二公共数据传输线CDL2而被传递到第八锁存电路424。
图5是用于描述图4的管道锁存器电路400的电路操作的时序图，第一公共数据传输线CDL1和第二公共数据传输线CDL2被耦合到管道锁存器电路400。图5图示了输入数据DAT_IN、第一至第四管道输入控制信号PIN<1:4>、在第一至第四锁存电路411、412、413和414中锁存的数据、第一和第二公共数据传输线CDL1和CDL2以及在第五至第八锁存电路421、422、423和424中锁存的数据。在该情况下，输入数据DAT_IN可以包括连续输入的数据“1”、“2”、“3”、“4”、“5”、“6”、“7”和“8”。
首先，当第一管道输入控制信号PIN<1>根据第一管道锁存操作而被使能时，数据“1”(即，输入数据DAT_IN的第一数据)可以被锁存在第一锁存电路411中。接下来，当第二管道输入控制信号PIN<2>被使能时，数据“2”(即，第二数据)可以被锁存在第二锁存电路412中。当第三管道输入控制信号时PIN<3>被使能时，数据“3”(即，第三数据)可以被锁存在第三锁存电路413中。当第四管道输入控制信号PIN<4>被使能时，数据“4”(即，第四数据)可以被锁存在第四锁存电路414中。此时，当基于第四管道输入控制信号PIN<4>，数据“4”被锁存在第四锁存电路414中时，在第一锁存电路411中锁存的数据“1”可以被输出到第一公共数据传输线CDL1。
当第一管道输入控制信号PIN<1>根据第二管道锁存操作而被再次使能时，输入数据DAT_IN的数据“5”可以被锁存在第一锁存电路411中。此时，在第二锁存电路412中锁存的数据“2”可以被输出到第二公共数据传输线CDL2，并且通过第一公共数据传输线CDL1传递的数据“1”可以被锁存在第五锁存电路421中。接下来，当第二管道输入控制信号PIN<2>被使能时，数据“6”可以被锁存在第二锁存电路412中。此时，在第三锁存电路413中锁存的数据“3”可以被输出到第一公共数据传输线CDL1，并且通过第二公共数据传输线CDL2传递的数据“2”可以被锁存在第六锁存电路422中。此后，当第三管道输入控制信号PIN<3>被使能时，数据“7”可以被锁存在第三锁存电路413中。此时，在第四锁存电路414中锁存的数据“4”可以被输出到第二公共数据传输线CDL2，并且通过第一公共数据传输线CDL1传递的数据“3”可以被锁存在第七锁存电路423中。然后，当第四管道输入控制信号PIN<4>被使能时，数据“8”可以被锁存在第四锁存电路414中。此时，在第一锁存电路411中锁存的数据“5”可以被输出到第一公共数据传输线CDL1，并且通过第二公共数据传输线CDL2传递的数据“4”可以被锁存在第八锁存电路424中。
尽管未图示，但是基于第一管道输出控制信号POUT<1>，在第五锁存电路421中锁存的数据“1”可以作为输出数据DAT_OUT而被输出。基于第二管道输出控制信号POUT<2>，在第六锁存电路422中锁存的数据“2”可以作为输出数据DAT_OUT而被输出。基于第三管道输出控制信号POUT<3>，在第七锁存电路423中锁存的数据“3”可以作为输出数据DAT_OUT而被输出。基于第四管道输出控制信号POUT<4>，在第八锁存电路424中锁存的数据“4”可以作为输出数据DAT_OUT而被输出。
接下来，尽管未图示，但是当第一至第四管道输入控制信号PIN<1:4>中的每个信号根据第三管道锁存操作而被再次使能时，输入数据DAT_IN的数据“5”可以被锁存在第五锁存电路421中。数据“6”可以被锁存在第六锁存电路422中。数据“7”可以被锁存在第七锁存电路423中。数据“8”可以被锁存在第八锁存电路424中。此外，分别基于第一至第四管道输出控制信号POUT<1:4>，在第五至第八锁存电路421、422、423和424中分别锁存的数据“5”、“6”、“7”和“8”可以作为输出数据DAT_OUT而被输出。
返回参考图4，在根据本公开的一个实施例的管道锁存器电路400中，第一锁存电路组410和第二锁存电路组420可以通过第一公共数据传输线CDL1和第二公共数据传输线CDL2耦合。即，管道锁存器电路400可以通过两个第一公共数据传输线CDL1和第二公共数据传输线CDL2来执行正常管道锁存操作。
在图3的管道锁存器电路300中，第一锁存电路组310和第二锁存电路组320可以通过四个第一至第四数据传输线DL1、DL2、DL3和DL4耦合。此外，在图4的管道锁存器电路400中，第一锁存电路组410和第二锁存电路组420可以通过两个第一公共数据传输线CDL1和第二公共数据传输线CDL2耦合。即，图4的管道锁存器电路400可以仅使用图3的管道锁存器电路300的数据传输线的一半。仅使用数据传输线的一半可以意味着电路面积和噪声可以被减少那么多。
因此，根据本公开的一个实施例的管道锁存器电路400可以将由管道锁存器电路400占据的面积最小化，并且可以通过将数据传输线的数目最小化来将噪声最小化。
图6是用于图示根据本公开的一个实施例的半导体存储器设备600的配置的框图。
参考图6，半导体存储器设备600可以被划分为核心区域610和外围区域620。
首先，数据存储电路611和第一锁存电路组612可以被设置在核心区域610中。在该情况下，数据存储电路611可以是包括用于存储外部输入数据的存储器单元阵列的元件。此外，数据存储电路可以包括数据处理设备，该数据处理设备用于感测和放大所存储的数据并且将经放大的数据作为输入数据DAT_IN输出。第一锁存电路组612可以对应于图4的第一锁存电路组410。
接下来，第二锁存电路组621和数据输出电路622可以被设置在外围区域620中。在该情况下，第二锁存电路组621可以对应于图4的第二锁存电路组420。此外，数据输出电路622可以是用于将第二锁存电路组621的输出数据DAT_OUT输出到输入和输出焊盘DQ的元件。
如参考图4所描述的，第一锁存电路组612和第二锁存电路组621可以通过两个第一公共数据传输线CDL1和第二公共数据传输线CDL2耦合。如上所述，使用最少数目的第一和第二公共数据传输线CDL1和CDL2可以意味着电路面积和噪声可以被减少那么多。
因此，根据本公开的一个实施例的半导体存储器设备600可以通过减少公共数据传输线的数目来将由半导体存储器设备600占据的电路面积最小化并且将信号之间的噪声最小化。
本公开的一个实施例的效果在于，其可以通过将在管道锁存器电路中使用的控制信号的数目最小化来将由管道锁存器电路占据的面积最小化，并且将并入控制信号中的噪声最小化。
本公开的一个实施例的效果在于，其可以通过将在管道锁存器电路中包括的锁存电路组之间耦合的数据传输线的数目最小化来将半导体存储器设备的面积最小化，并且将由数据传输线引起的噪声最小化。
本发明的一个实施例可以包括管道锁存器电路，管道锁存器电路包括：第一锁存电路组，适于基于控制多个锁存电路的多个管道输入控制信号来控制针对输入数据的锁存操作和输出操作；第二锁存电路组，适于基于多个管道输入控制信号来控制针对由第一锁存电路组输出的数据的锁存操作，并且基于控制多个锁存电路的多个管道输出控制信号来控制输出操作；以及同步电路，其与第一锁存电路组和第二锁存电路组串联，并且顺序地输出输入数据，其中至少一个公共数据传输线根据同步模式，将第一锁存电路组和第二锁存电路组耦合。
尽管已出于例示性目的描述了各种实施例，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求书所限定的本公开的精神和范围的情况下，可以进行各种改变和修改。

Claims (16)

1.一种管道锁存器电路，包括：
第一锁存电路组，适于基于多个管道输入控制信号来控制针对输入数据的锁存操作和输出操作；以及
第二锁存电路组，适于基于所述多个管道输入控制信号来控制针对由所述第一锁存电路组输出的数据的锁存操作，并且基于多个管道输出控制信号来控制输出操作。
2.根据权利要求1所述的管道锁存器电路，其中所述第一锁存电路组包括：
第一锁存电路，适于基于在所述多个管道输入控制信号中包括的第一管道输入控制信号来锁存所述输入数据，并且基于在所述多个管道输入控制信号中包括的第二管道输入控制信号来输出经锁存的数据；以及
第二锁存电路，适于基于所述第二管道输入控制信号来锁存所述输入数据，并且基于所述第一管道输入控制信号来输出经锁存的数据。
3.根据权利要求2所述的管道锁存器电路，其中所述第二锁存电路组包括：
第三锁存电路，适于基于所述第一管道输入控制信号来锁存所述第一锁存电路的输出数据，并且基于在所述多个管道输出控制信号中包括的第一管道输出控制信号来将经锁存的数据作为输出数据输出；以及
第四锁存电路，适于基于所述第二管道输入控制信号来锁存所述第二锁存电路的输出数据，并且基于在所述多个管道输出控制信号中包括的第二管道输出控制信号来将经锁存的数据作为输出数据输出。
4.根据权利要求1所述的管道锁存器电路，还包括控制信号生成电路，所述控制信号生成电路适于在读取操作时，生成所述多个管道输入控制信号和所述多个管道输出控制信号。
5.根据权利要求1所述的管道锁存器电路，其中所述多个管道输入控制信号的数目对应于在所述第一锁存电路组中包括的锁存电路的数目。
6.根据权利要求1所述的管道锁存器电路，其中所述多个管道输出控制信号的数目对应于在所述第二锁存电路组中包括的锁存电路的数目。
7.根据权利要求1所述的管道锁存器电路，其中：
所述第一锁存电路组和所述第二锁存电路组中的每个锁存电路组包括至少三个锁存电路，并且
所述第一锁存电路组和所述第二锁存电路组通过至少一个公共数据传输线耦合。
8.一种管道锁存器电路的操作方法，包括：
在第一管道锁存操作中，基于多个管道输入控制信号，对输入数据执行锁存操作和输出操作；
在第二管道锁存操作中，基于所述多个管道输入控制信号，对在所述第一管道锁存操作步骤中输出的数据执行锁存操作，并且基于多个管道输出控制信号，对经锁存的数据执行输出操作；以及
在第三管道锁存操作中，通过重复所述第一管道锁存操作步骤和所述第二管道锁存操作步骤，执行锁存操作和输出操作。
9.根据权利要求8所述的操作方法，还包括：在读取操作时，生成所述多个管道输入控制信号和所述多个管道输出控制信号。
10.根据权利要求8所述的操作方法，其中所述第一管道锁存操作步骤包括：
在第一锁存步骤中，基于在所述多个管道输入控制信号中包括的第一管道输入控制信号，将所述输入数据锁存在第一锁存电路中；
在第二锁存步骤中，基于在所述多个管道输入控制信号中包括的第二管道输入控制信号，将所述输入数据锁存在第二锁存电路中；
在第一输出步骤中，基于所述第二管道输入控制信号，输出在所述第一锁存电路中锁存的所述数据；以及
在第二输出步骤中，基于所述第一管道输入控制信号，输出在所述第二锁存电路中锁存的所述数据。
11.根据权利要求10所述的操作方法，其中所述第二管道锁存操作步骤包括：
在第三锁存步骤中，基于所述第一管道输入控制信号，将所述第一锁存电路的输出数据锁存在第三锁存电路中；
在第四锁存步骤中，基于所述第二管道输入控制信号，将所述第二锁存电路的输出数据锁存在第四锁存电路中；以及
在第三输出步骤中，基于所述多个管道输出控制信号，顺序地输出在所述第三锁存电路和所述第四锁存电路中锁存的所述数据。
12.根据权利要求11所述的操作方法，包括：
基于所述第一管道输入控制信号，同时执行所述第一锁存步骤和所述第三锁存步骤以及所述第二输出步骤；以及
基于所述第二管道输入控制信号，同时执行所述第二锁存步骤和所述第四锁存步骤以及所述第一输出步骤。
13.根据权利要求8所述的操作方法，包括：
通过使用多个单位锁存电路组进行锁存来执行所述第一管道锁存操作、所述第二管道锁存操作和所述第三管道锁存操作，每个单位锁存电路组包括串联耦合的多个锁存电路；
通过使用最末单位锁存电路组来执行所述第二管道锁存操作步骤，输出数据从所述最末单位锁存电路组被生成；以及
通过使用至少一个单位锁存电路组来执行所述第一管道锁存操作步骤，所述至少一个单位锁存电路组被耦合到所述最末单位锁存电路组的前一级。
14.一种半导体存储器设备，包括：
第一锁存电路组，被设置在核心区域内，并且适于基于多个管道输入控制信号来控制针对输入数据的锁存操作和输出操作；以及
第二锁存电路组，被设置在外围区域内，并且适于基于所述多个管道输入控制信号来控制针对由所述第一锁存电路组输出的数据的锁存操作，并且基于多个管道输出控制信号来控制输出操作。
15.根据权利要求14所述的半导体存储器设备，还包括控制信号生成电路，所述控制信号生成电路适于在读取操作时，生成所述多个管道输入控制信号和所述多个管道输出控制信号。
16.根据权利要求14所述的半导体存储器设备，其中：
所述第一锁存电路组和所述第二锁存电路组中的每个锁存电路组包括至少三个锁存电路，并且
所述第一锁存电路组和所述第二锁存电路组包括至少一个公共数据传输线。
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