CN101075475B - 多端口半导体器件及其方法 - Google Patents
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Abstract
提供了一种多端口半导体器件及其方法。在一个例子中，该多端口半导体器件可以包括：时钟产生单元，其接收具有给定频率和给定相位的外部时钟信号，所述时钟产生单元通过调整所接收的外部时钟信号的给定频率和给定相位中的至少一个，产生多个本地时钟信号，使得多个本地时钟信号中的至少一个具有分别与所接收的外部时钟信号的给定频率和给定相位相比的不同频率和不同相位的至少一个。
Description
技术领域
本发明的示范实施例总的来说涉及多端口半导体器件及其方法。
背景技术
多端口存储器件可以包括与多个应用结合使用的多个端口。
图1是图示传统的多端口存储器件的框图。参照图1，多端口存储器件100可以包括：具有存储器组(memory bank)111、112和113的存储器内核110；以及端口120、130、140和150。响应于第一外部时钟信号CLK1、地址信号ADDR1和命令信号CMD1，端口120可以将从外部器件接收的数据DQ1提供到存储器内核110和/或可以将存储在存储器内核110中的数据输出到外部器件。响应于第二外部时钟信号CLK2、地址信号ADDR2和命令信号CMD2，端口130可以将从外部器件接收的数据DQ2提供到存储器内核110和/或可以将存储在存储器内核110中的数据输出到外部器件。响应于第三外部时钟信号CLK3、地址信号ADDR3和命令信号CMD3，端口140可以将从外部器件接收的数据DQ3提供到存储器内核110和/或可以将存储在存储器内核110中的数据输出到外部器件。响应于第四外部时钟信号CLK4、地址信号ADDR4和命令信号CMD4，端口150可以将从外部器件接收的数据DQ4提供到存储器内核110和/或可以将存储在存储器内核110中的数据输出到外部器件。
图2是图示另一个传统的多端口存储器件的框图。参照图2，多端口存储器件200可以包括：具有存储器组211、212和213的存储器内核210；端口220、230、240和250；以及时钟发生器255。时钟发生器255可以基于外部时钟信号CLK产生内部时钟信号ICLK。响应于内部时钟信号ICLK、地址信号ADDR1和命令信号CMD1，端口220可以将从外部器件接收的数据DQ1提供到存储器内核210和/或可以将存储在存储器内核210中的数据输出到外部器件。响应于内部时钟信号ICLK、地址信号ADDR2和命令信号CMD2，端口230可以将从外部器件接收的数据DQ2提供到存储器内核 210和/或可以将存储在存储器内核210中的数据输出到外部器件。响应于内部时钟信号ICLK、地址信号ADDR3和命令信号CMD3，端口240可以将从外部器件接收的数据DQ3提供到存储器内核210和/或可以将存储在存储器内核210中的数据输出到外部器件。响应于内部时钟信号ICLK、地址信号ADDR4和命令信号CMD4，端口250可以将从外部器件接收的数据DQ提供到存储器内核210和/或可以将存储在存储器内核210中的数据输出到外部器件。
参照图2，端口(PORT1)220可以从主机(HOST1)260接收地址信号ADDR1和命令信号CMD1，并且可以从主机(HOST1)260接收和向主机(HOST1)260发送数据DQ1。端口(PORT2)230可以从主机(HOST2)270接收地址信号ADDR2和命令信号CMD2，并且可以从主机(HOST2)270接收和向主机(HOST2)270发送数据DQ2。端口(PORT3)240可以从主机(HOST3)280接收地址信号ADDR3和命令信号CMD3，并且可以从主机(HOST3)280接收和向主机(HOST3)280发送数据DQ3。端口(PORT4)250可以从主机(HOST4)290接收地址信号ADDR4和命令信号CMD4，并且可以从主机(HOST4)290接收和向主机(HOST4)290发送数据DQ4。
在如图1所示的传统的多端口存储器件100中，端口120、130、140和150的每个可以响应于从外部器件接收的具有不同频率的多个时钟信号CLK1、CLK2、CLK3和CLK4中的一个来操作。因此，图1的多端口存储器件100在其上可以包括分别从外部器件接收时钟信号CLK1、CLK2、CLK3和CLK4的管脚(pin)。
在如图2所示的传统的多端口存储器件200中，端口220、230、240和250的每个可以响应于内部时钟信号ICLK(即，单个的内部产生的时钟信号)来操作。因此，多端口存储器件200可以不和以不同频率运行的主机适配，因为相同的时钟信号被用于端口220、230、240和250的每个端口，而图1的多端口存储器件100可以依赖多个外部器件以产生用于一个或多个相关联的主机的不同频率的时钟信号。
发明内容
本发明的一个示范实施例致力于一种多端口半导体器件，其包括：时钟产生单元，其接收具有给定频率和给定相位的外部时钟信号，所述时钟产 生单元通过调整所接收的外部时钟信号的给定频率和给定相位中的至少一个，产生多个本地时钟信号，使得多个本地时钟信号中的至少一个具有分别与所接收的外部时钟信号的给定频率和给定相位相比的不同频率和不同相位的至少一个。
本发明的另一个示范实施例致力于一种操作多端口存储器件的方法，其包括：接收具有给定频率和给定相位的外部时钟信号；以及通过调整所接收的外部时钟信号的给定频率和给定相位中的至少一个，产生多个本地时钟信号，所述多个本地时钟信号中的至少一个具有分别与所接收的外部时钟信号给定频率和给定相位相比的不同频率和不同相位的至少一个。
本发明的另一个示范实施例致力于一种多端口半导体器件，其能够对端口提供具有各种频率和/或相位的时钟信号。
本发明的另一个示范实施例致力于一种多端口存储器件，其能够对端口提供具有各种频率和/或相位的时钟信号。
具体来讲，按照本发明的一个方面，提供了一种多端口半导体器件，包括：时钟产生单元，其接收具有给定频率和给定相位的外部时钟信号，所述时钟产生单元通过调整所接收的外部时钟信号的给定频率和给定相位中的至少一个，产生多个本地时钟信号，使得多个本地时钟信号中的至少一个具有分别与所接收的外部时钟信号的给定频率和给定相位相比的不同频率和不同相位的至少一个，其中所述时钟产生单元包括：多个端口；时钟发生器，被配置为基于所接收的外部时钟信号产生内部时钟信号；以及多个本地时钟发生器，其被配置为基于所述内部时钟信号产生用于同步相对于多个端口的每个的输入信号和输出信号的多个本地时钟信号。
按照本发明的另一个方面，提供了一种多端口半导体器件，包括：时钟产生单元，其接收具有给定频率和给定相位的外部时钟信号，所述时钟产生单元通过调整所接收的外部时钟信号的给定频率和给定相位中的至少一个，产生多个本地时钟信号，使得多个本地时钟信号中的至少一个具有分别与所接收的外部时钟信号的给定频率和给定相位相比的不同频率和不同相位的至少一个，其中所述时钟产生单元包括：多个端口；以及时钟发生器，其被配置为基于外部时钟信号产生具有彼此不同频率的多个内部时钟信号，该多个内部时钟信号用于同步相对于多个端口的每个的输入信号和输出信号。
按照本发明的再一个方面，提供了一种多端口半导体器件，包括：时钟 产生单元，其接收具有给定频率和给定相位的外部时钟信号，所述时钟产生单元通过调整所接收的外部时钟信号的给定频率和给定相位中的至少一个，产生多个本地时钟信号，使得多个本地时钟信号中的至少一个具有分别与所接收的外部时钟信号的给定频率和给定相位相比的不同频率和不同相位的至少一个，其中所述时钟产生单元包括：时钟发生器，其被配置为基于所接收的外部时钟信号产生内部时钟信号；以及多个并串行变换器/串并行变换器，该多个并串行变换器/串并行变换器的每个基于所述内部时钟信号产生多个本地时钟信号之一，用于同步输入信号和输出信号。
按照本发明的再一个方面，提供了一种多端口半导体器件，包括：时钟产生单元，其接收具有给定频率和给定相位的外部时钟信号，所述时钟产生单元通过调整所接收的外部时钟信号的给定频率和给定相位中的至少一个，产生多个本地时钟信号，使得多个本地时钟信号中的至少一个具有分别与所接收的外部时钟信号的给定频率和给定相位相比的不同频率和不同相位的至少一个，其中所述时钟产生单元包括：缓冲器，其被配置为缓存所接收的外部时钟信号，以产生内部时钟信号；以及多个并串行变换器/串并行变换器，该多个并串行变换器/串并行变换器的每个基于所述内部时钟信号产生多个本地时钟信号之一，用于同步输入信号和输出信号。
按照本发明的再一个方面，提供了一种多端口半导体器件，包括：时钟产生单元，其接收具有给定频率和给定相位的外部时钟信号，所述时钟产生单元通过调整所接收的外部时钟信号的给定频率和给定相位中的至少一个，产生多个本地时钟信号，使得多个本地时钟信号中的至少一个具有分别与所接收的外部时钟信号的给定频率和给定相位相比的不同频率和不同相位的至少一个；以及存储器内核，其中所述时钟产生单元包括：时钟发生器，其被配置为基于所接收的外部时钟信号产生内部时钟信号；多个本地时钟发生器，其被配置为基于所述内部时钟信号产生多个本地时钟信号；以及多个端口，其被配置为基于多个本地时钟信号同步输入信号，以便将同步的输入信号提供给所述存储器内核，并且被配置为同步从存储器内核提供的输出信号，以输出到外部器件。
按照本发明的再一个方面，提供了一种操作多端口存储器机的方法，包括：接收具有给定频率和给定相位的外部时钟信号；通过调整所接收的外部时钟信号的给定频率和给定相位中的至少一个，产生多个本地时钟信号，所 述多个本地时钟信号中的至少一个具有分别与所接收的外部时钟信号的给定频率和给定相位相比的不同频率和不同相位的至少一个；以及基于所接收的外部时钟信号，产生具有彼此不同频率的多个内部时钟信号，用于同步相对于多个端口的每个的输入信号和输出信号。
附图说明
所包括的附图用来提供对本发明的进一步理解，其被并入并且组成了本说明书的一部分。附图图示了本发明的示范实施例，并且与说明书一起用于解释本发明的原理。
图1是图示传统的多端口存储器件的框图。
图2是图示另一个传统的多端口存储器件的框图。
图3A是图示按照本发明的示范实施例的具有相反相位的两个时钟信号的时序图。
图3B是图示按照本发明的另一个示范实施例的具有不同相位的4个时钟信号的时序图。
图4A是图示按照本发明的另一个示范实施例的具有不同频率的两个时钟信号的时序图。
图4B是图示按照本发明的另一个示范实施例的具有不同频率的4个时钟信号的时序图。
图5是图示按照本发明的示范实施例的多端口存储器件的框图。
图6是图示按照本发明的另一个示范实施例的多端口存储器件的框图。
图7是图示按照本发明的另一个示范实施例的多端口存储器件的框图。
图8是图示按照本发明的另一个示范实施例的多端口存储器件的框图。
图9是图示按照本发明的另一个示范实施例的多端口存储器件的框图。
图10是图示按照本发明的另一个示范实施例的多端口存储器件的框图。
图11是图示按照本发明的另一个示范实施例的多端口存储器件的框图。
图12是图示按照本发明的另一个示范实施例的多端口存储器件的框图。
图13是图示按照本发明的另一个示范实施例的多端口存储器件的框图。
图14是图示按照本发明的另一个示范实施例的多端口存储器件的框图。
图15是图示按照本发明的另一个示范实施例的多端口存储器件的框图。
图16是图示按照本发明的另一个示范实施例的多端口存储器件的框图。
图17是图示按照本发明的另一个示范实施例的多端口存储器件的框图。
图18是图示按照本发明的另一个示范实施例的多端口存储器件的框图。
图19是图示按照本发明的另一个示范实施例的多端口存储器件的框图。
图20是图示按照本发明的另一个示范实施例的多端口存储器件的框图。
图21是图示按照本发明的另一个示范实施例的多端口存储器件的框图。
图22是图示按照本发明的另一个示范实施例的多端口存储器件的框图。
具体实施方式
现在参照附图更充分地描述本发明的示范实施例，在所述附图中示出了本发明的实施例。然而，本发明可以不同的形式实现，并且不应该解释为局限于在此提出的示范实施例。而是，提供所述示范实施例，使得本公开更充分和完整，并且向本领域技术人员充分传达本发明的范围。相同的参考标号在整个申请中指相同的元件。
应理解的是，尽管术语第一、第二等可以在此被用于描述各种元件，但这些元件不应该被这些术语限制。这些术语被用来区分一个元件与另一个元件。例如，第一元件可以被命名为第二元件，类似地，第二元件可以被命名为第一元件，而不偏离本发明的范围。正如在此使用的，术语“和/或”包括相关联的列出的项目的一个或多个的任何和所有的组合。
应理解的是，当元件被称作为被“连接”或“耦合”到另一个元件时，可以被直接连接或耦合到另一个元件，或者可以存在介于其间的元件。相比之下，当元件被称作为“直接连接”或“直接耦合”到另一个元件时，则没有介于其间的元件。可以用类似的方式解释被用来描述在各元件之间的关系 的其他词(例如，“在...之间”相对“直接在...之间”、“相邻”相对“直接相邻”等)。
在此使用的术语用于描述特定的实施例的目的，而不旨在限制本发明。正如在此使用的，单数形式“一(a)”、“一(an)”和“该(the)”旨在还包括复数形式，除非上下文清楚地另有所指。要进一步理解到，术语“包括(comprise)”、“包括(comprising)”、“包括(include)”、“包括(including)”，当在此使用时，指定存在所描述的特征、整数、步骤、操作、元件和/或组件，但是不必排除存在或添加一个或多个其他的特征、整数、步骤、操作、元件、组件和/或它们的组合。
除非另有定义，在此使用的所有的术语(包括技术和科学的术语)具有被本发明所属领域的普通技术人员通常理解的相同含义。要进一步理解到，术语，如在通常使用的字典中定义的术语，应该被解释为具有与相关领域的上下文中它们的含义一致的含义，而不要被解释为一种理想的或过分正式的意思，除非在此明确地这么定义。
在本发明的示范实施例中，如同在下文更详细地描述的，多个端口的每个可以响应于具有与耦合到每个端口的主机相关联的给定频率或给定相位的时钟信号来操作。例如，单个的、外部接收的时钟信号可以(例如，通过在每个相应端口处、在中央内部时钟发生器处等的缓冲器)被调整到容纳相关联的主机。
图3A是图示按照本发明示范实施例的具有相反相位的两个时钟信号的时序图。
图3B是图示按照本发明另一个示范实施例的具有不同相位的4个时钟信号PHASE0、PHASE1、PHASE2和PHASE3的时序图。
图4A是图示按照本发明另一个示范实施例的分别具有频率400MHz和100MHz的两个时钟信号的时序图。
图4B是图示按照本发明另一个示范实施例的分别具有频率400MHz、300MHz、200MHz和100MHz的4个时钟信号的时序图。
图5是图示按照本发明示范实施例的多端口存储器件300的框图。
在图5的示范实施例中，多端口存储器件300可以包括：具有存储器组311、312和313的存储器内核310；端口320、330、340和350；以及时钟发生器355。而且，多端口存储器件300可以包括分别耦合到端口320、330、 340和350的每个的主机360、370、380和390。端口320、330、340和350的每个可以分别包括本地(local)时钟发生器321、331、341和351。时钟发生器355可以基于外部时钟信号CLK产生内部时钟信号ICLK。提供给多个本地时钟发生器321、331、341和351的每个的内部时钟信号ICLK可以被分别包括在端口320、330、340和350中。
在图5的示范实施例中，尽管本地时钟发生器321、331、341和351被图示为位于端口320、330、340和350的“内部”，但是在本发明的另一个示范实施例中，本地时钟发生器321、331、341和351也可以被替代地分别位于端口320、330、340和350的“外部”。
在图5的示范实施例中，第一本地时钟发生器321可以基于内部时钟信号ICLK产生具有第一频率和第一带宽的第一本地时钟信号。第二本地时钟发生器331可以基于内部时钟信号ICLK产生具有第二频率和第二带宽的第二本地时钟信号。第三本地时钟发生器341可以基于内部时钟信号ICLK产生具有第三频率和第三带宽的第三本地时钟信号。第四本地时钟发生器351可以基于内部时钟信号ICLK产生具有第四频率和第四带宽的第四本地时钟信号。
在图5的示范实施例中，由本地时钟发生器321、331、341和351产生的各个本地时钟信号的频率可以基于模式寄存器设置(MRS)信号建立或设置。
在图5的示范实施例中，响应于第一本地时钟信号、地址信号ADDR1和命令信号CMD1，第一端口320可以将数据DQ1提供到存储器内核310和/或可以将存储在存储器内核310中的数据输出到外部器件。响应于第二本地时钟信号、地址信号ADDR2和命令信号CMD2，第二端口330可以将数据DQ2提供到存储器内核310和/或可以将存储在存储器内核310中的数据输出到外部器件。响应于第三本地时钟信号、地址信号ADDR3和命令信号CMD3，第三端口340可以将数据DQ3提供到存储器内核310和/或可以将存储在存储器内核310中的数据输出到外部器件。响应于第四本地时钟信号、地址信号ADDR4和命令信号CMD4，第四端口350可以将数据DQ4提供到存储器内核310和/或可以将存储在存储器内核310中的数据输出到外部器件。
在图5的示范实施例中，第一端口(PORT1)320可以从第一主机 (HOST1)360通过总线362和363接收地址ADDR1和命令CMD1，并且可以通过总线361接收和发送数据DQ1。第二端口(PORT2)330可以从第二主机(HOST2)370通过总线372和373接收地址ADDR2和命令CMD2，并且可以通过总线371接收和发送数据DQ2。第三端口(PORT3)340可以从第三主机(HOST3)380通过总线382和383接收地址ADDR3和命令CMD3，并且可以通过总线381接收和发送数据DQ3。第四端口(PORT4)350可以从第四主机(HOST4)390通过总线392和393接收地址ADDR4和命令CMD4，并且可以通过总线391接收和发送数据DQ4。
在图5的示范实施例中，端口320、330、340和350的每个可以以并行传输模式从相应的主机接收和向相应的主机发送地址信号、命令信号和数据。
在图5的示范实施例中，数据DQ1、DQ2、DQ3和DQ4的每个可以通过总线361、371、381和/或391的一个发送。在一个例子中，输入数据和输出数据可以经由不同总线接收/发送。
在下文中，将描述图5的多端口存储器件300的示范操作。
在图5的多端口存储器件300的示范操作中，由时钟发生器355产生的内部时钟信号ICLK可以具有给定的频率和给定的相位。而且，由时钟发生器355产生的内部时钟信号ICLK可以具有给定的带宽。内部时钟信号ICLK可以被转换为“本地”时钟信号(例如，对每个相应端口来说是本地的)，其具有可分别由本地时钟发生器321、331、341和351对端口320、330、340和350配置的频率和带宽。
在图5的多端口存储器件300的示范实施例中，多端口存储器件300可以通过给定的输入/输出(I/O)管脚(未示出)接收外部时钟信号CLK，并且可以产生内部时钟信号ICLK。而且，图5的多端口存储器件300可以分别在端口320、330、340和350中包括本地时钟发生器321、331、341和351，以便产生相对应于的本地时钟信号。因此，图5的多端口存储器件300可以产生分别具有为端口320、330、340和350适用或配置的频率和的带宽的时钟信号，而不增加管脚数量。在一个例子中，由本地时钟发生器321、331、341和351产生的本地时钟信号的频率可以基于模式寄存器设置(MRS)信号设置。在一个例子中，MRS信号可以在半导体存储器件中使用一个或多个命令信号产生。
图6是图示按照本发明的另一个示范实施例的多端口存储器件300a的框图。
在图6的示范实施例中，图6的多端口存储器件300a可以具有类似于图5所示的多端口存储器件300的配置。然而，图6的多端口存储器件300a可以进一步以串行传输模式从各自的主机接收和向各自的主机发送地址信号、命令信号和数据，而图5的多端口存储器件300可以按照并行传输模式操作。
在图6的示范实施例中，第一端口(PORT1)320可以从第一主机(HOST1)360经由总线364接收地址ADDR1、命令CMD1和数据DQ1。第二端口(PORT2)330可以从第二主机(HOST2)370经由总线374接收地址ADDR2、命令CMD2和数据DQ2。第三端口(PORT3)340可以从第三主机(HOST3)380经由总线384接收地址ADDR3、命令CMD3和数据DQ3。第四端口(PORT4)350可以从第四主机(HOST4)390经由总线394接收地址ADDR4、命令CMD4和数据DQ4。
在图6的示范实施例中，尽管本地时钟发生器321、331、341和351被图示为位于端口320、330、340和350的“内部”，但是在本发明的另一个示范实施例中，本地时钟发生器321、331、341和351也可以被替代地分别位于端口320、330、340和350的“外部”。
在图6的示范实施例中，多端口存储器件300a可以类似于图5所示的多端口存储器件300的操作来操作，因此为了简洁起见省略了对其进一步的描述。
图7是图示按照本发明的另一个示范实施例的多端口存储器件300b的框图。
在图7的示范实施例中，如图7所示的多端口存储器件300b可以具有类似于图6的多端口存储器件300a的配置。然而，由图7的时钟发生器355产生的内部时钟信号MICLK可以被配置为具有多个相位，而由图6中的时钟发生器355产生的内部时钟信号ICLK可以被配置为具有单个的给定相位。
在图7的示范实施例中，由时钟发生器355产生的内部时钟信号MICLK可以包括两个时钟信号，其具有彼此的相反相位，如同图3A的示范实施例所图示的那样。在一个替代的例子中，由时钟发生器355产生的内部时钟信 号MICLK可以包括4个时钟信号，其具有彼此不同的相位，如同图3B的示范实施例所图示的那样。
在图7的示范实施例中，尽管本地时钟发生器321、331、341和351被图示为位于端口320、330、340和350的“内部”，但是在本发明的另一个示范实施例中，本地时钟发生器321、331、341和351也可以被替代地分别位于端口320、330、340和350的“外部”。
在图7的示范实施例中，多端口存储器件300b可以类似于图5所示的多端口存储器件300的操来操作，因此为了简洁起见省略了对其进一步的描述。
图8是图示按照本发明的另一个示范实施例的多端口存储器件400的框图。
在图8的示范实施例中，多端口存储器件400可以包括：具有存储器组411、412和413的存储器内核410；端口420、430、440和450；以及时钟发生器455。而且，多端口存储器件400可以包括分别耦合到端口420、430、440和450的每个的主机460、470、480和490。端口420、430、440和450的每个可以分别包括本地时钟发生器421、431、441和451。时钟发生器455可以基于外部时钟信号CLK产生内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4。在一个例子中，内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4的频率可以响应于MRS信号建立或设置。
在图8的示范实施例中，尽管本地时钟发生器421、431、441和451被图示为位于端口420、430、440和450的“内部”，但是在本发明的另一个示范实施例中，本地时钟发生器421、431、441和451也可以被替代地分别位于端口420、430、440和450的“外部”。
在图8的示范实施例中，第一内部时钟信号ICLK1可以通过总线403被提供给第一端口421的第一本地时钟发生器421。第二内部时钟信号ICLK2可以通过总线402被提供给第二端口430的第二本地时钟发生器431。第三内部时钟信号ICLK3可以通过总线404被提供给第三端口440的第三本地时钟发生器441。第四内部时钟信号ICLK4可以通过总线405被提供给第四端口450的第四本地时钟发生器451。
在图8的示范实施例中，第一本地时钟发生器421可以基于内部时钟信号ICLK1产生具有第一频率和第一带宽的第一本地时钟信号。第二本地时 钟发生器431可以基于内部时钟信号ICLK2产生具有第二频率和第二带宽的第二本地时钟信号。第三本地时钟发生器441可以基于内部时钟信号ICLK3产生具有第三频率和第三带宽的第三本地时钟信号。第四本地时钟发生器451可以基于内部时钟信号ICLK4产生具有第四频率和第四带宽的第四本地时钟信号。
在图8的示范实施例中，由本地时钟发生器421、431、441和451产生的各个本地时钟信号的频率可以例如基于MRS信号设置。
在图8的示范实施例中，响应于第一本地时钟信号、地址信号ADDR1和命令信号CMD1，第一端口420可以将数据DQ1提供到存储器内核410和/或可以将存储在存储器内核410中的数据输出到外部器件。响应于第二本地时钟信号、地址信号ADDR2和命令信号CMD2，第二端口430可以将数据DQ2提供到存储器内核410和/或可以将存储在存储器内核410中的数据输出到外部器件。响应于第三本地时钟信号、地址信号ADDR3和命令信号CMD3，第三端口440可以将数据DQ3提供到存储器内核410和/或可以将存储在存储器内核410中的数据输出到外部器件。响应于第四本地时钟信号、地址信号ADDR4和命令信号CMD4，第四端口450可以将数据DQ4提供到存储器内核410和/或可以将存储在存储器内核410中的数据输出到外部器件。
在图8的示范实施例中，第一端口(PORT1)420可以从第一主机(HOST1)460通过总线462和463接收地址ADDR1和命令CMD1，并且可以通过总线461接收和发送数据DQ1。第二端口(PORT2)430可以从第二主机(HOST2)470通过总线472和473接收地址ADDR2和命令CMD2，并且可以通过总线471接收和发送数据DQ2。第三端口(PORT3)440可以从第三主机(HOST3)480通过总线482和483接收地址ADDR3和命令CMD3，并且可以通过总线481接收和发送数据DQ3。第四端口(PORT4)450可以从第四主机(HOST4)390通过总线492和493接收地址ADDR4和命令CMD4，并且可以通过总线491接收和发送数据DQ4。
在图8的示范实施例中，在一个例子中，由时钟发生器355产生的内部时钟信号ICLK1、ICLK2、ICLK3、和ICLK4可以对应于彼此具有不同频率的两个时钟信号，如同图4A的示范实施例所图示的那样。在一个替代的实施例中，所述内部时钟信号ICLK1、ICLK2、ICLK3、和ICLK4可以对应于 彼此具有不同频率的四个时钟信号，如同图4B的示范实施例所图示的那样。
在图8的示范实施例中，端口420、430、440和350的每个可以以并行传输模式从相应的主机接收和向相应的主机发送地址信号、命令信号和数据。
在图8的示范实施例中，数据DQ1、DQ2、DQ3和DQ4的每个分别通过总线461、471、481和/或491发送。然而，输入数据和输出数据可以通过不同总线发送。
在下文中，将更详细地描述图8的多端口存储器件400的示范操作。
在图8的多端口存储器件400的示范操作中，由时钟发生器455产生的内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4每个可以具有不同的频率。而且，由时钟发生器455产生的内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4每个可以具有不同的带宽。内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4每个可以具有相同的相位。
在图8的多端口存储器件400的示范操作中，由时钟发生器455产生的各个内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4的频率可以基于MRS信号设置。内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4可以分别通过本地时钟发生器421、431、441和451被转换为具有更适合于端口420、430、440和450的频率和带宽的本地时钟信号。由各个本地时钟发生器421、431、441和451产生的各个本地时钟信号的频率可以基于MRS信号设置。
在图8的多端口存储器件400的示范实施例中，多端口存储器件400可以通过给定的管脚(未示出)接收外部时钟信号CLK，并且可以产生内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4。而且，多端口存储器件400可以分别在端口420、430、440和450中包括本地时钟发生器421、431、441和451，以便产生具有更适合于端口420、430、440和450的频率和带宽的本地时钟信号。因此，多端口存储器件400可以产生“适合”于或与各个端口420、430、440和450的每个兼容的频率和带宽的时钟信号，而不必增加管脚数(例如，无需为了兼容增加额外的管脚来接收不同的各个频率的时钟信号)。
图9是图示按照本发明的另一个示范实施例的多端口存储器件400a的框图。
在图9的示范实施例中，多端口存储器件400a可以具有类似于图8的多端口存储器件400的配置。但是，多端口存储器件400a可以串行传输模 式从各个主机接收和向各个主机发送地址信号、命令信号和数据，而多端口存储器件400可以按照并行传输模式操作。
在图9的示范实施例中，第一端口(PORT1)420可以从第一主机(HOST1)460经由总线464接收地址ADDR1、命令CMD1和数据DQ1。第二端口(PORT2)430可以从第二主机(HOST2)470经由总线474接收地址ADDR2、命令CMD2和数据DQ2。第三端口(PORT3)440可以从第三主机(HOST3)480经由总线484接收地址ADDR3、命令CMD3和数据DQ3。第四端口(PORT4)450可以从第四主机(HOST4)490经由总线494接收地址ADDR4、命令CMD4和数据DQ4。
在图9的示范实施例中，尽管本地时钟发生器421、431、441和451被图示为位于端口420、430、440和450的“内部”，但是在本发明的另一个示范实施例中，本地时钟发生器421、431、441和451也可以被替代地分别位于端口420、430、440和450的“外部”。
在图9的示范实施例中，多端口存储器件400a可以类似于图8所示的多端口存储器件400操作，因此为了简洁起见省略了对其进一步的描述。
图10是图示按照本发明的另一个示范实施例的多端口存储器件400b的框图。
在图10的示范实施例中，多端口存储器件400b可以具有类似于图9的多端口存储器件400a的配置。但是，由在图10中的时钟发生器455产生的内部时钟信号MICLK1、MICLK2、MICLK3和MICLK4可以具有多个相位，而由图9中的时钟发生器455产生的内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4每个可以具有相同的相位。
在图10的示范实施例中，由时钟发生器455产生的内部时钟信号MICLK1、MICLK2、MICLK3和MICLK4可以对应于具有相反相位的两个时钟信号，如同图3A的示范实施例所图示的那样。在一个替代的实施例中，由时钟发生器455产生的内部时钟信号MICLK1、MICLK2、MICLK3和MICLK4可以对应于具有不同相位的四个时钟信号，如同图3B的示范实施例所图示的那样。
在图10的示范实施例中，尽管本地时钟发生器421、431、441和451被图示为位于端口420、430、440和450的“内部”，但是在本发明的另一个示范实施例中，本地时钟发生器421、431、441和451也可以被替代地分 别位于端口420、430、440和450的“外部”。
在一个例子中，图10的多端口存储器件400b可以类似于图8所示的多端口存储器件400操作，因此为了简洁起见省略了对其进一步的描述。
图11是图示按照本发明的另一个示范实施例的多端口存储器件500的框图。
在图11的示范实施例中，多端口存储器件500可以包括：具有存储器组511、512和513的存储器内核510；端口520、530、540和550；以及时钟发生器555。而且，多端口存储器件500可以包括分别耦合到端口520、530、540和550的每个的主机560、570、580和590。时钟发生器555可以基于外部时钟信号CLK产生内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4。内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4的每个具有给定的频率和带宽。在一个例子中，内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4的频率可以响应于MRS信号设置。
在图11的示范实施例中，第一内部时钟信号ICLK1可以通过总线503被提供给第一端口520。第二内部时钟信号ICLK2可以通过总线502被提供给第二端口530。第三内部时钟信号ICLK3可以通过总线504被提供给第三端口540。第四内部时钟信号ICLK4可以通过总线505被提供给第四端口550。
在图11的示范实施例中，响应于内部时钟信号ICLK1、地址信号ADDR1和命令信号CMD1，第一端口520可以将数据DQ1提供到存储器内核510和/或可以将存储在存储器内核510中的数据输出到外部器件。响应于内部时钟信号ICLK2、地址信号ADDR2和命令信号CMD2，第二端口530可以将数据DQ2提供到存储器内核510和/或可以将存储在存储器内核510中的数据输出到外部器件。响应于内部时钟信号ICLK3、地址信号ADDR3和命令信号CMD3，第三端口540可以将数据DQ3提供到存储器内核510和/或可以将存储在存储器内核510中的数据输出到外部器件。响应于内部时钟信号ICLK4、地址信号ADDR4和命令信号CMD4，第四端口550可以将数据DQ4提供到存储器内核510和/或可以将存储在存储器内核510中的数据输出到外部器件。
在图11的示范实施例中，第一端口(PORT1)520可以从第一主机(HOST1)560通过总线562和563接收地址ADDR1和命令CMD1，并且可 以通过总线561接收和发送数据DQ1。第二端口(PORT2)530可以从第二主机(HOST2)570通过总线572和573接收地址ADDR2和命令CMD2，并且可以通过总线571接收和发送数据DQ2。第三端口(PORT3)540可以从第三主机(HOST3)580通过总线582和583接收地址ADDR3和命令CMD3，并且可以通过总线581接收和发送数据DQ3。第四端口(PORT4)550可以从第四主机(HOST4)590通过总线592和593接收地址ADDR4和命令CMD4，并且可以通过总线591接收和发送数据DQ4。
在图11的示范实施例中，由时钟发生器355产生的内部时钟信号ICLK1、ICLK2、ICLK3、和ICLK4可以对应于具有不同频率的两个时钟信号，如同图4A的示范实施例所图示的那样。在一个替代的实施例中，所述由时钟发生器355产生的内部时钟信号ICLK1、ICLK2、ICLK3、和ICLK4可以对应于具有不同频率的四个时钟信号，如同图4B的示范实施例所图示的那样。
在图11的示范实施例中，端口520、530、540和550的每个可以以并行传输模式从相应的主机接收和向相应的主机发送地址信号、命令信号和数据。
在图11的示范实施例中，数据DQ1、DQ2、DQ3和DQ4的每个可以通过总线561、571、581和591中的一个发送。然而，输入数据和输出数据可以通过不同的各个总线发送。
在下文中，将更详细地描述图11的多端口存储器件500的示范操作。
在图11的多端口存储器件500的示范操作中，由时钟发生器555产生的内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4每个可以具有不同的频率。而且，由时钟发生器555产生的内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4每个可以具有不同的带宽。在一个例子中，由时钟发生器555产生的内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4的每个的频率可以基于MRS信号设置。
在图11的示范实施例中，图11的多端口存储器件500可以通过给定的管脚(未示出)接收外部时钟信号CLK，并且可以产生内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4。而且，图11的多端口存储器件500可以产生具有“适合”于或与端口520、530、540和550兼容的频率和带宽的时钟信号，而不必增加管脚数(例如，无需为了兼容增加额外的管脚来接收不同的各个 频率处的时钟信号)。
图12是图示按照本发明的另一个示范实施例的多端口存储器件500a的框图。
在图12的示范实施例中，多端口存储器件500a可以具有类似于如图11所示的多端口存储器件500的配置。然而，多端口存储器件500a可以以串行传输模式从各自的主机接收和向各自的主机发送地址信号、命令信号和数据，而图11的多端口存储器件500可以被配置为按照并行传输模式操作。
在图12的示范实施例中，第一端口(PORT1)520可以从第一主机(HOST1)560经由总线564接收地址ADDR1、命令CMD1和数据DQ1。第二端口(PORT2)530可以从第二主机(HOST2)570经由总线574接收地址ADDR2、命令CMD2和数据DQ2。第三端口(PORT3)540可以从第三主机(HOST3)580经由总线584接收地址ADDR3、命令CMD3和数据DQ3。第四端口(PORT4)550可以从第四主机(HOST4)590经由总线594接收地址ADDR4、命令CMD4和数据DQ4。
在图12的示范实施例中，多端口存储器件500a可以类似于图11所示的多端口存储器件500的操作来操作，因此为了简洁起见省略了对其进一步的描述。
图13是图示按照本发明的另一个示范实施例的多端口存储器件500b的框图。
在图13的示范实施例中，图13所示的多端口存储器件500b可以具有类似于图12的多端口存储器件500a的配置。但是，由图13的时钟发生器555产生的内部时钟信号MICLK1、MICLK2、MICLK3和MICLK4可以包括多个相位，而由图12的时钟发生器555产生的内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4每个可以具有相同的相位。
在图13的示范实施例中，由时钟发生器555产生的内部时钟信号MICLK1、MICLK2、MICLK3和MICLK4可以对应于具有相反相位的两个时钟信号，如同图3A的示范实施例所图示的那样。在一个替代的实施例中，由时钟发生器555产生的内部时钟信号MICLK1、MICLK2、MICLK3和MICLK4可以对应于具有不同相位的四个时钟信号，如同图3B的示范实施例所图示的那样。
在一个例子中，图13的多端口存储器件500b可以类似于图11所示的 多端口存储器件500的操作来操作，因此为了简洁起见省略了对其进一步的描述。
图14是图示按照本发明的示范实施例的多端口存储器件600的框图。
在图14的示范实施例中，多端口存储器件600可以包括：具有存储器组611、612和613的存储器内核610；SERDES 620、630、640和650；以及时钟发生器655。正如在此所使用的，“SERDES”可以表示并串行变换器(serializer)/串并行变换器(deserializer)。内部时钟信号ICLK可以通过总线602被提供给SERDES 620、630、640和650。SERDES 620、630、640和650可以基于内部时钟信号ICLK产生分别具有给定频率和给定带宽的第一至第四本地时钟信号。在一个例子中，由SERDES 620、630、640和650产生的各个本地时钟信号的频率可以响应于MRS信号设置。
在图14的示范实施例中，响应于第一本地时钟信号、地址信号ADDR1和命令信号CMD1，第一SERDES 620可以通过总线601将数据DQ1提供到存储器内核610和/或可以将存储在存储器内核610中的数据输出到外部器件。响应于第二本地时钟信号、地址信号ADDR2和命令信号CMD2，第二SERDES 630可以通过总线601将数据DQ2提供到存储器内核610和/或可以将存储在存储器内核610中的数据输出到外部器件。响应于第三本地时钟信号、地址信号ADDR3和命令信号CMD3，第三SERDES 640可以通过总线601将数据DQ3提供到存储器内核610和/或可以将存储在存储器内核610中的数据输出到外部器件。响应于第四本地时钟信号、地址信号ADDR4和命令信号CMD4，第四SERDES 650可以通过总线601将数据DQ4提供到存储器内核610和/或可以将存储在存储器内核610中的数据输出到外部器件。
在图14的示范实施例中，第一SERDES 620可以从第一主机(HOST1)660通过总线662和663接收地址ADDR1和命令CMD1，并且可以通过总线661接收和发送数据DQ1。第二SERDES 630可以从第二主机(HOST2)670通过总线672和673接收地址ADDR2和命令CMD2，并且可以通过总线671接收和发送数据DQ2。第三SERDES 640可以从第三主机(HOST3)680通过总线682和683接收地址ADDR3和命令CMD3，并且可以通过总线681接收和发送数据DQ3。第四SERDES 650可以从第四主机(HOST4)690通过总线692和693接收地址ADDR4和命令CMD4，并且可以通过总线691接收和 发送数据DQ4。
正如在图14的示范实施例中所图示的那样，SERDES 620、630、640和650的每个可以以并行传输模式从和向各自的主机接收和发送地址信号、命令信号和数据。
在图14的示范实施例中，数据DQ1、DQ2、DQ3和DQ4的每个通过总线661、671、681和691的一个发送。在一个例子中，输入数据和输出数据可以经由不同的各自的总线发送。
在下文中，将更详细地描述图14所示的多端口存储器件600的示范操作。
在图14的多端口存储器件600的示范操作中，SERDES(并串行变换器(serializer)/串并行变换器(deserializer))(例如SERDES 620、630、640和650等)可以是被配置为将以串行传输模式输入的数据转换为并行数据的电路块，或者可以代替地将以并行模式输入的数据转换为串行数据。而且，SERDES可以被配置为调整(例如，增加或降低)所接收的时钟信号的频率。
在图14的多端口存储器件600的示范操作中，由时钟发生器655产生的内部时钟信号ICLK可以具有给定的频率和给定的相位。而且，由时钟发生器655产生的内部时钟信号ICLK可以具有给定的带宽。SERDES 620、630、640和650每个可以将内部时钟信号ICLK转换为适合于主机660、670、680和690的具有不同的各自的频率和带宽的本地时钟信号。因此，本地时钟信号的不同的各自的频率和/或带宽可以分别通过SERDES 620、630、640和650经由对内部时钟信号ICLK调整而产生。
在图14的多端口存储器件600的示范实施例中，多端口存储器件600可以通过给定的管脚(未示出)接收外部时钟信号CLK，并且可以产生内部时钟信号ICLK。而且，图14的多端口存储器件600可以分别利用SERDES 620、630、640和650分别产生具有适合于或与分别对应于SERDES 620、630、640和650的主机660、670、680和690兼容的频率和带宽的本地时钟信号。因此，图14的多端口存储器件600可以分别产生具有适合于或与主机660、670、680和690兼容的频率和带宽的本地时钟信号，而不必增加管脚数量(例如，无需为了兼容增加额外的管脚来接收不同的各个频率处的时钟信号)。在一个例子中，由SERDES 620、630、640和650产生的各个本地时钟信号的频率可以响应于MRS信号设置。
图15是图示按照本发明的另一个示范实施例的多端口存储器件600a的框图。
在图15的示范实施例中，多端口存储器件600a可以具有类似于如图14所示的多端口存储器件600的配置。然而，多端口存储器件600a可以以串行传输模式从各自的主机接收和向各自的主机发送地址信号、命令信号和数据，而图14所示的多端口存储器件600可以按照并行传输模式操作。
在图15的示范实施例中，第一SERDES 620可以从第一主机(HOST1)660经由总线664接收地址ADDR1、命令CMD1和数据DQ1。第二SERDES 630可以从第二主机(HOST2)670经由总线674接收地址ADDR2、命令CMD2和数据DQ2。第三SERDES 640可以从第三主机(HOST3)680经由总线684接收地址ADDR3、命令CMD3和数据DQ3。第四SERDES 650可以从第四主机(HOST4)690经由总线694接收地址ADDR4、命令CMD4和数据DQ4。
在图15的示范实施例中，多端口存储器件600a可以类似于图14所示的多端口存储器件600的操作来操作，因此为了简洁起见省略了对其进一步的描述。
图16是图示按照本发明的另一个示范实施例的多端口存储器件600b的框图。
在图16的示范实施例中，该多端口存储器件600b可以具有类似于图15所示的多端口存储器件600a的配置。然而，由图16的时钟发生器655产生的内部时钟信号MICLK可以具有符合多个相位的能力(例如，可调整的相位)，而由图15中的时钟发生器655产生的内部时钟信号ICLK可以具有相同的相位。
在图16的示范实施例中，由时钟发生器655产生的内部时钟信号MICLK可以对应于两个时钟信号，其具有相反的相位，如同图3A的示范实施例所图示的那样。在一个替代的例子中，由时钟发生器655产生的内部时钟信号MICLK可以对应于4个时钟信号，其具有不同的相位，如同图3B的示范实施例所图示的那样。
在图16的示范实施例中，多端口存储器件600b可以类似于图14所示的多端口存储器件600操作，因此为了简洁起见省略了对其进一步的描述。
图17是图示按照本发明的另一个示范实施例的多端口存储器件700的框图。
在图17的示范实施例中，多端口存储器件700可以包括：具有存储器组711、712和713的存储器内核710；SERDES 720、730、740和750；以及时钟发生器755。时钟发生器755可以基于外部时钟信号CLK产生内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4。内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4的每个可以具有给定的频率和带宽。在一个例子中，各个内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4的频率可以响应于MRS信号设置。
在图17的示范实施例中，第一内部时钟信号ICLK1可以通过总线703被提供给第一SERDES 720。第二内部时钟信号ICLK2可以通过总线702被提供给第二SERDES 730。第三内部时钟信号ICLK3可以通过总线704被提供给第三SERDES 740。第四内部时钟信号ICLK4可以通过总线705被提供给第四SERDES 750。
在图17的示范实施例中，响应于内部时钟信号ICLK1、地址信号ADDR1和命令信号CMD1，第一SERDES 720可以通过总线701将数据DQ1提供到存储器内核710和/或可以将存储在存储器内核710中的数据输出到外部器件。响应于内部时钟信号ICLK2、地址信号ADDR2和命令信号CMD2，第二SERDES 730可以通过总线701将数据DQ2提供到存储器内核710和/或可以将存储在存储器内核710中的数据输出到外部器件。响应于内部时钟信号ICLK3、地址信号ADDR3和命令信号CMD3，第三SERDES 740可以通过总线701将数据DQ3提供到存储器内核710和/或可以将存储在存储器内核710中的数据输出到外部器件。响应于内部时钟信号ICLK4、地址信号ADDR4和命令信号CMD4，第四SERDES 750可以通过总线701将数据DQ4提供到存储器内核710和/或可以将存储在存储器内核710中的数据输出到外部器件。
在图17的示范实施例中，第一SERDES 720可以从第一主机(HOST1)760通过总线762和763接收地址ADDR1和命令CMD1，并且可以通过总线761接收和发送数据DQ1。第二SERDES 730可以从第二主机(HOST2)770通过总线772和773接收地址ADDR2和命令CMD2，并且可以通过总线771接收和发送数据DQ2。第三SERDES 740可以从第三主机(HOST3)780通过总线782和783接收地址ADDR3和命令CMD3，并且可以通过总线781接收和发送数据DQ3。第四SERDES 750可以从第四主机(HOST4)390通过总线 792和793接收地址ADDR4和命令CMD4，并且可以通过总线791接收和发送数据DQ4。
如同图17中的示范实施例所图示的那样，SERDES 720、730、740和750的每个可以以并行传输模式从相应的主机接收和向相应的主机发送地址信号、命令信号和数据。
在图17的示范实施例中，数据DQ1、DQ2、DQ3和DQ4的每个通过总线761、771、781和/或491中的一个发送。在一个例子中，输入数据和输出数据可以通过不同的各自的总线传输。
在下文中，将更详细地描述图17的多端口存储器件700的示范操作。
在图17的多端口存储器件700的示范操作中，包括在图17所示的多端口存储器件700中的SERDES 720、730、740和750的每个可以具有分别对应于包括在图11所示的多端口存储器件500中的端口520、530、540和550。
在图17的多端口存储器件700的示范操作中，由时钟发生器755产生的内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4的每个可以具有不同的频率。而且，由时钟发生器755产生的内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4的每个可以具有不同的带宽。在一个例子中，由时钟发生器755产生的各个内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4的频率可以基于MRS信号设置。SERDES 720、730、740和750响应于MRS信号基于内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4可以产生本地时钟信号。
在图17的多端口存储器件700的示范实施例中，多端口存储器件700可以通过给定的管脚(未示出)接收外部时钟信号CLK，并且可以分别产生用于SERDES 720、730、740和750的内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4。SERDES 720、730、740和750可以分别产生具有“适合”于或与对应于SERDES 720、730、740和750的主机760、770、780和790兼容的频率和带宽的本地时钟信号。而且，SERDES 720、730、740和750的每个响应于MRS信号选择内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4之一。因此，图17中的多端口存储器件700可以产生具有“适合”于或与对应于各个端口的SERDES 720、730、740和750兼容的频率和带宽的时钟信号，而不必增加管脚数(例如，无需为了兼容增加额外的管脚来接收不同的各个频率处的时钟信号)。在一个例子中，由SERDES 620、630、640和650产生的各个本地时钟信号的频率可以响应于MRS信号来设置。
图18是图示按照本发明的另一个示范实施例的多端口存储器件700a的框图。
在图18的示范实施例中，多端口存储器件700a可以具有类似于图17所示的多端口存储器件700的配置。但是，多端口存储器件700a可以串行传输模式从各个主机接收和向各个主机发送地址信号、命令信号和数据，而如图17所示的多端口存储器件700可以按照并行传输模式操作。
在图18的示范实施例中，第一SERDES 720可以从第一主机(HOST1)760经由总线764接收地址ADDR1、命令CMD1和数据DQ1。第二SERDES730可以从第二主机(HOST2)770经由总线774接收地址ADDR2、命令CMD2和数据DQ2。第三SERDES 740可以从第三主机(HOST3)780经由总线784接收地址ADDR3、命令CMD3和数据DQ3。第四SERDES 750可以从第四主机(HOST4)790经由总线794接收地址ADDR4、命令CMD4和数据DQ4。
在图18的示范实施例中，如图18所示的多端口存储器件700a可以类似于图17所示的多端口存储器件700的操作来操作，因此为了简洁起见省略了对其进一步的描述。
图19是图示按照本发明的另一个示范实施例的多端口存储器件700b的框图。
在图19的示范实施例中，如图19所示的多端口存储器件700b可以具有类似于图18的多端口存储器件700a的配置。但是，由在图19中的时钟发生器755产生的内部时钟信号MICLK1、MICLK2、MICLK3和MICLK4可以包括多个相位，而由图18中的时钟发生器755产生的内部时钟信号ICLK1、ICLK2、ICLK3和ICLK4每个可以包括相同的相位。
在图19的示范实施例中，由时钟发生器755产生的内部时钟信号MICLK1、MICLK2、MICLK3和MICLK4可以对应于具有相反相位的两个时钟信号，如同图3A的示范实施例所图示的那样。在一个替代的实施例中，由时钟发生器755产生的内部时钟信号MICLK1、MICLK2、MICLK3和MICLK4可以对应于具有不同相位的四个时钟信号，如同图3B的示范实施例所图示的那样。
在图19的示范实施例中，该多端口存储器件700b可以类似于图17所示的多端口存储器件700的操作来操作，因此为了简洁起见省略了对其进一 步的描述。
图20是图示按照本发明的另一个示范实施例的多端口存储器件800的框图。图20的多端口存储器件800可以包括缓冲器855，其代替了包括在如图14中所示的多端口存储器件600中的时钟发生器655。
在图20的示范实施例中，多端口存储器件800可以包括：具有存储器组811、812和813的存储器内核810；SERDES 820、830、840和850；以及缓冲器855。内部时钟信号ICLK可以通过总线802被提供给SERDES 820、830、840和850。SERDES 820、830、840和850可以基于内部时钟信号ICLK分别产生第一至第四本地时钟信号(未示出)，该第一至第四本地时钟信号的每个具有给定频率和给定频带。在一个例子中，由SERDES 820、830、840和850产生的各个本地时钟信号的频率可以响应于MRS信号设置。
在图20的示范实施例中，响应于第一本地时钟信号、地址信号ADDR1和命令信号CMD1，第一SERDES 820可以通过总线801将数据DQ1提供到存储器内核810和/或可以将存储在存储器内核810中的数据输出到外部器件。响应于第二本地时钟信号、地址信号ADDR2和命令信号CMD2，第二SERDES 830可以通过总线801将数据DQ2提供到存储器内核810和/或可以将存储在存储器内核810中的数据输出到外部器件。响应于第三本地时钟信号、地址信号ADDR3和命令信号CMD3，第三SERDES 840可以通过总线801将数据DQ3提供到存储器内核810和/或可以将存储在存储器内核810中的数据输出到外部器件。响应于第四本地时钟信号、地址信号ADDR4和命令信号CMD4，第四SERDES 850可以通过总线801将数据DQ4提供到存储器内核810和/或可以将存储在存储器内核810中的数据输出到外部器件。
在图20的示范实施例中，第一SERDES 820可以从第一主机(HOST1)860通过总线862和863接收地址ADDR1和命令CMD1，并且可以通过总线861接收和发送数据DQ1。第二SERDES 830可以从第二主机(HOST2)870通过总线872和873接收地址ADDR2和命令CMD2，并且可以通过总线871接收和发送数据DQ2。第三SERDES 840可以从第三主机(HOST3)880通过总线882和883接收地址ADDR3和命令CMD3，并且可以通过总线881接收和发送数据DQ3。第四SERDES 850可以从第四主机(HOST4)890通过总线892和893接收地址ADDR4和命令CMD4，并且可以通过总线891接收和 发送数据DQ4。
如同图20的示范实施例所图示的那样，SERDES 820、830、840和850的每个可以以并行传输模式从相应的主机接收和向相应的主机发送地址信号、命令信号和数据。
在图20的示范实施例中，每个数据DQ1、DQ2、DQ3和DQ4可以通过总线861、871、881和891的一个发送。在一个例子中，输入数据和输出数据可以通过不同的各自的总线传输。
在下文中，将更详细地描述图20的多端口存储器件800的示范操作。
在图20的多端口存储器件800的示范操作中，缓冲器855可以缓存外部时钟信号CLK，以产生内部时钟信号ICLK。因此，在一个例子中，内部时钟信号ICLK的频率可以等于外部时钟信号CLK的频率。由缓冲器855产生的内部时钟信号ICLK可以具有给定的频率和给定的相位。而且，由缓冲器855产生的内部时钟信号ICLK可以具有给定的带宽。SERDES 820、830、840和850可以将内部时钟信号ICLK转换或调整为具有适合于或与对应于SERDES 820、830、840和850的主机860、870、880和890兼容的不同频率的本地时钟信号。
在图20的多端口存储器件800的示范操作中，多端口存储器件800可以通过给定的管脚(未示出)接收外部时钟信号CLK，并且可以产生内部时钟信号ICLK。而且，图20的多端口存储器件800可以产生具有适合于或与相应于SERDES 820、830、840和850的主机860、870、880和890兼容的频率和带宽的本地时钟信号。因此，图20的多端口存储器件800可以产生具有适合于或与主机860、870、880和890兼容的频率和带宽的时钟信号，而不必增加管脚数(例如，无需为了兼容增加额外的管脚来接收不同的各个频率处的时钟信号)。在一个例子中，由SERDES 620、630、640和650产生的各个本地时钟信号的频率可以响应于MRS信号设置。在一个例子中，由SERDES 820、830、840和850产生的本地时钟信号的频率可以响应于MRS信号设置。
图21是图示按照本发明的另一个示范实施例的多端口存储器件800a的框图。
在图21的示范实施例中，如图21所示的多端口存储器件800a可以具有类似于如图20所示的多端口存储器件800的配置。然而，多端口存储器 件800a可以以串行传输模式从各自的主机接收和向各自的主机发送地址信号、命令信号和数据，而如图20所示的多端口存储器件800可以按照并行传输模式操作。
在图21的示范实施例中，第一SERDES 820可以从第一主机(HOST1)860经由总线864接收地址ADDR1、命令CMD1和数据DQ1。第二SERDES 830可以从第二主机(HOST2)870经由总线874接收地址ADDR2、命令CMD2和数据DQ2。第三SERDES 840可以从第三主机(HOST3)880经由总线884接收地址ADDR3、命令CMD3和数据DQ3。第四SERDES 850可以从第四主机(HOST4)890经由总线894接收地址ADDR4、命令CMD4和数据DQ4。
在一个例子中，所示多端口存储器件800a可以类似于图20所示的多端口存储器件800操作，因此为了简洁起见省略了对其进一步的描述。
图22是图示按照本发明的另一个示范实施例的多端口存储器件800b的框图。
在图22的示范实施例中，多端口存储器件800b可以具有类似于图21的多端口存储器件800a的配置。但是，由在图22中的缓冲器855产生的内部时钟信号MICLK可以具有符合多个相位的能力(例如，可调相位)，而由图21中的缓冲器855产生的内部时钟信号ICLK可以包括相同的相位。
在图22的示范实施例中，由缓冲器855产生的内部时钟信号MICLK可以对应于具有相反相位的两个时钟信号，如同图3A的示范实施例所图示的那样。在一个替代的实施例中，由缓冲器855产生的内部时钟信号MICLK可以对应于具有不同相位的四个时钟信号，如同图3B的示范实施例所图示的那样。
在一个例子中，如图22所示的多端口存储器件800b可以类似于图20所示的多端口存储器件800的操作来操作，因此为了简洁起见省略了对其进一步的描述。
对本发明如此描述的示范实施例，显然它们可以用许多方法来实现。例如，尽管如上所述的示范实施例指向包括多个端口的多端口存储器件，本发明的其他示范实施例可以指向任何的多端口器件，如半导体器件(例如，非存储器半导体器件)。
在本发明的另一个示范实施例中，多端口半导体器件可以选择性地产生具有可以被配置为与相关联的主机操作的频率和/或相位的时钟信号，使得所 产生的时钟信号可以按需要调整，并且不必增加端口的管脚数来满足不同时钟信号的要求。而且，按照本发明的示范实施例的多端口存储器件可以适合于低功率应用。
各种变化不被认为偏离了本发明的精神和范围，并且对于本领域技术人员显而易见的所有这些修改旨在被包括在权利要求书的范围内。
本申请是目前待决的于2006年3月15日提交的美国专利申请序号No.11/375,568的续篇部分，其按照35 USC§119要求在韩国专利局(KIPO)于2006年2月28日提交的韩国专利申请No.2006-19214的优先权的权益，其公开通过引用其整个地在此并入。本申请按照35 USC§119还要求在韩国专利局于2006年5月19日提交的韩国专利申请No.2006-45051的优先权的权益。
Claims (35)
1.一种多端口半导体器件，包括：
时钟产生单元，其接收具有给定频率和给定相位的外部时钟信号，所述时钟产生单元通过调整所接收的外部时钟信号的给定频率和给定相位中的至少一个，产生多个本地时钟信号，使得多个本地时钟信号中的至少一个具有分别与所接收的外部时钟信号的给定频率和给定相位相比的不同频率和不同相位的至少一个，
其中所述时钟产生单元包括：
多个端口；
时钟发生器，被配置为基于所接收的外部时钟信号产生内部时钟信号；以及多个本地时钟发生器，其被配置为基于所述内部时钟信号产生用于同步相对于多个端口的每个的输入信号和输出信号的多个本地时钟信号。
2.如权利要求1所述的多端口半导体器件，其中多个本地时钟信号的每个的频率被配置为基于模式寄存器设置信号设置。
3.如权利要求1所述的多端口半导体器件，其中所述多个端口的每个被配置为按并行传输模式从各个主机接收和向各个主机发送地址信号、命令信号和数据。
4.如权利要求1所述的多端口半导体器件，其中所述多个端口的每个被配置为按串行传输模式从各个主机接收和向各个主机发送地址信号、命令信号和数据。
5.如权利要求1所述的多端口半导体器件，其中内部时钟信号包括多个相位。
6.如权利要求1所述的多端口半导体器件，其中内部时钟信号包括具有不同频率的多个内部时钟信号。
7.如权利要求6所述的多端口半导体器件，其中所述内部时钟信号的每个的频率被配置为基于模式寄存器设置信号设置。
8.如权利要求6所述的多端口半导体器件，其中所述多个内部时钟信号的每个被配置为具有多个相位。
9.一种多端口半导体器件，包括：
时钟产生单元，其接收具有给定频率和给定相位的外部时钟信号，所述时钟产生单元通过调整所接收的外部时钟信号的给定频率和给定相位中的至少一个，产生多个本地时钟信号，使得多个本地时钟信号中的至少一个具有分别与所接收的外部时钟信号的给定频率和给定相位相比的不同频率和不同相位的至少一个，
其中所述时钟产生单元包括：
多个端口；以及
时钟发生器，其被配置为基于外部时钟信号产生具有彼此不同频率的多个内部时钟信号，该多个内部时钟信号用于同步相对于多个端口的每个的输入信号和输出信号。
10.如权利要求9所述的多端口半导体器件，其中多个内部时钟信号对应于多个本地时钟信号。
11.如权利要求9所述的多端口半导体器件，其中多个内部时钟信号的每个的频率被配置为基于模式寄存器设置信号设置。
12.如权利要求9所述的多端口半导体器件，其中所述多个端口的每个被配置为按并行传输模式从各个主机接收和向各个主机发送地址信号、命令信号和数据。
13.如权利要求9所述的多端口半导体器件，其中所述多个端口的每个被配置为按串行传输模式从各个主机接收和向各个主机发送地址信号、命令信号和数据。
14.如权利要求9所述的多端口半导体器件，其中所述多个内部时钟信号的每个被配置为具有多个相位。
15.一种多端口半导体器件，包括：
时钟产生单元，其接收具有给定频率和给定相位的外部时钟信号，所述时钟产生单元通过调整所接收的外部时钟信号的给定频率和给定相位中的至少一个，产生多个本地时钟信号，使得多个本地时钟信号中的至少一个具有分别与所接收的外部时钟信号的给定频率和给定相位相比的不同频率和不同相位的至少一个，
其中所述时钟产生单元包括：
时钟发生器，其被配置为基于所接收的外部时钟信号产生内部时钟信号；以及
多个并串行变换器/串并行变换器，该多个并串行变换器/串并行变换器的每个基于所述内部时钟信号产生多个本地时钟信号之一，用于同步输入信号和输出信号。
16.如权利要求15所述的多端口半导体器件，其中每个本地时钟信号的频率被配置为基于模式寄存器设置信号设置。
17.如权利要求15所述的多端口半导体器件，其中所述多个并串行变换器/串并行变换器的每个被配置为按并行传输模式从各个主机接收和向各个主机发送地址信号、命令信号和数据。
18.如权利要求15所述的多端口半导体器件，其中所述多个并串行变换器/串并行变换器的每个被配置为按串行传输模式从各个主机接收和向各个主机发送地址信号、命令信号和数据。
19.如权利要求15所述的多端口半导体器件，其中所述内部时钟信号被配置为具有多个相位。
20.如权利要求15所述的多端口半导体器件，其中所述内部时钟信号包括具有彼此不同的频率的多个内部时钟信号。
21.如权利要求20所述的多端口半导体器件，其中所述多个内部时钟信号的每个的频率被配置为基于模式寄存器设置信号设置。
22.如权利要求20所述的多端口半导体器件，其中所述多个内部时钟信号的每个被配置为具有多个相位。
23.如权利要求15所述的多端口半导体器件，其中所述多个并串行变换器/串并行变换器的每个被配置为接收多个内部时钟信号中的一个，并且调整所接收的内部时钟信号的频率，以产生多个本地时钟信号中的一个。
24.一种多端口半导体器件，包括：
时钟产生单元，其接收具有给定频率和给定相位的外部时钟信号，所述时钟产生单元通过调整所接收的外部时钟信号的给定频率和给定相位中的至少一个，产生多个本地时钟信号，使得多个本地时钟信号中的至少一个具有分别与所接收的外部时钟信号的给定频率和给定相位相比的不同频率和不同相位的至少一个，
其中所述时钟产生单元包括：
缓冲器，其被配置为缓存所接收的外部时钟信号，以产生内部时钟信号；以及
多个并串行变换器/串并行变换器，该多个并串行变换器/串并行变换器的每个基于所述内部时钟信号产生多个本地时钟信号之一，用于同步输入信号和输出信号。
25.如权利要求24所述的多端口半导体器件，其中所产生的本地时钟信号的频率被配置为基于模式寄存器设置信号设置。
26.如权利要求24所述的多端口半导体器件，其中所述多个并串行变换器/串并行变换器的每个被配置为按并行传输模式从各个主机接收和向各个主机发送地址信号、命令信号和数据。
27.如权利要求24所述的多端口半导体器件，其中所述多个并串行变换器/串并行变换器的每个被配置为按串行传输模式从各个主机接收和向各个主机发送地址信号、命令信号和数据。
28.如权利要求24所述的多端口半导体器件，其中所述内部时钟信号被配置为具有多个相位。
29.一种多端口半导体器件，包括：
时钟产生单元，其接收具有给定频率和给定相位的外部时钟信号，所述时钟产生单元通过调整所接收的外部时钟信号的给定频率和给定相位中的至少一个，产生多个本地时钟信号，使得多个本地时钟信号中的至少一个具有分别与所接收的外部时钟信号的给定频率和给定相位相比的不同频率和不同相位的至少一个；以及
存储器内核，
其中所述时钟产生单元包括：
时钟发生器，其被配置为基于所接收的外部时钟信号产生内部时钟信号；
多个本地时钟发生器，其被配置为基于所述内部时钟信号产生多个本地时钟信号；以及
多个端口，其被配置为基于多个本地时钟信号同步输入信号，以便将同步的输入信号提供给所述存储器内核，并且被配置为同步从存储器内核提供的输出信号，以输出到外部器件。
30.如权利要求29所述的多端口半导体器件，其中所述内部时钟信号包括：多个内部时钟信号，其具有彼此不同的频率。
31.一种操作多端口存储器机的方法，包括：
接收具有给定频率和给定相位的外部时钟信号；
通过调整所接收的外部时钟信号的给定频率和给定相位中的至少一个，产生多个本地时钟信号，所述多个本地时钟信号中的至少一个具有分别与所接收的外部时钟信号的给定频率和给定相位相比的不同频率和不同相位的至少一个；以及
基于所接收的外部时钟信号，产生具有彼此不同频率的多个内部时钟信号，用于同步相对于多个端口的每个的输入信号和输出信号。
32.如权利要求31所述的方法，其中多个本地时钟信号的每个的频率和相位对应于相应的主机的操作要求。
33.如权利要求31所述的方法，还包括：
基于所接收的外部时钟信号，产生内部时钟信号，
其中多个本地时钟信号基于内部时钟信号。
34.如权利要求31所述的方法，其中所述产生步骤通过缓存所接收的外部时钟信号产生多个本地时钟信号。
35.如权利要求31所述的方法，其中多个内部时钟信号对应于多个本地时钟信号。
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Citations (2)
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|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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