KR100712508B1 - 메모리 장치의 구조 - Google Patents

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Abstract

메모리 장치의 새로운 구성이 개시된다. 본 발명에 따른 메모리 장치는, 명령 및 어드레스를 입력받거나 데이터를 입력받기 위한 제1 그룹의 핀들 및 명령 및 어드레스를 입력받거나 데이터를 출력하기 위한 제2 그룹의 핀들을 포함하고, 제1 그룹의 핀들이 데이터를 입력받는 경우에는 제2 그룹의 핀들에서 명령 및 어드레스를 입력받고, 제2 그룹의 핀들이 데이터를 출력하는 경우에는 제1 그룹의 핀들에서 명령 및 어드레스를 입력받는다.
메모리, DRAM

Description

메모리 장치의 구조{Configuration of memory device}
도 1은 종래의 메모리 장치의 구조를 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 메모리 장치의 구조를 개략적으로 나타낸 블록도이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 구조를 개략적으로 나타낸 블록도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로는, 메모리 장치의 데이터의 입출력 핀과 명령 및 어드레스 입력 핀 구조에 관한 것이다.
기존의 DRAM 등의 반도체 메모리 장치의 입출력 핀 구조는 어드레스 핀들(A)과 명령 핀들(C)과 데이터를 입력하고 출력하기 위한 핀들(DQ)으로 구성되어 있다.
도 1은 종래의 메모리 장치의 구조를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 종래의 메모리 장치(100)는 메모리 코어부(101), 기록/판독 경로부(103), 명령 및 어드레스 디코더(105), 클록 버퍼(107), 입출력 버퍼(115)를 포함한다. 입출력 버퍼(115)는 데이터 입력 버퍼(109), 명령 및 어드레 스 입력 버퍼(111), 데이터 출력 버퍼(113)를 포함한다. 또한, 명령 및 어드레스 입력 버퍼(111)에 연결된 다수개의 명령 및 어드레스 입력 핀들(117), 명령 및 어드레스 디코더(105)에 연결된 칩 선택(Chip Select; CS) 핀들(119), 데이터 입력 버퍼(109) 및 데이터 출력 버퍼(115)에 연결된 데이터 입출력 핀들(121), 및 클록 신호가 입력되는 클록 입력 핀(123)을 포함한다.
도 1에 도시된 종래의 메모리 장치(100)는 명령 및 어드레스 입력 핀들(117)과 데이터 입출력 핀들(121)이 독립적으로 구분되어 있다. 즉, 종래의 메모리 장치(100)에서 명령 및 어드레스 입력 핀들(117)은 외부에서 명령 및 어드레스 신호만을 입력받아 전달하는 목적으로만 사용되며, 데이터 입출력 핀들(121)은 데이터의 입출력에만 사용된다.
이러한 기존의 메모리 구조는 특정시간에서만 보면 도 1에서 보는 바와 같이 판독 또는 기록 동작 중 어느 한 가지만을 선택적으로 수행한다. 즉 데이터 입출력 핀들(121)에서의 데이터 입출력은 특정 시간에 데이터를 출력하거나 데이터를 입력한다.
물론, 메모리 장치 내부에서 적절한 명령 조합을 통해 판독과 기록 동작을 동시에 수행할 수는 있다. 하지만, 데이터 입출력 핀들(121)에서는 기록을 위한 데이터 입력과 판독을 위한 데이터 출력 동작이 동시에 일어나지 않기 때문에, 판독 동작이 완료된 다음에 기록 동작을 수행하거나 기록 동작이 완료된 다음에 판독 동작이 수행되어야 한다. 즉 데이터 입출력 핀(121)에서는 기록 동작과 판독 동작 사이에 시간 차이가 존재한다. 이와 같은 구조에서는 기록과 판독 동작 중 어느 한 동작이 완료된 다음에 다른 동작이 수행할 수 있기 때문에, 데이터 처리 속도가 느린 문제가 있다. 따라서, 기존 구조에서는 데이터 입출력 핀(121)의 효율이 저하되는 문제점을 가지고 있다.
한편, 데이터 입출력 속도를 향상시키기 위해, 데이터 입력 핀들(D)과 데이터 출력 핀들(Q) 핀들을 분리하여 입력과 출력을 분리하는 방안이 강구되고 있다. 이 경우에는 입력 데이터와 출력 데이터간에 별도의 신호선을 사용하므로 시간 차이가 사라져 상당히 효율적으로 디바이스가 데이터를 처리할 수 있다. 하지만, 이 경우에는 명령 및 어드레스 입력 핀들과 데이터 출력 핀들, 데이터 입력 핀들이 별도로 구성되어 전체 핀이 증가하게 되어 반도체 모듈 디자인에 문제가 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 메모리 장치의 입출력 핀과 입출력 버퍼를 새롭게 구성하여 시스템의 효율을 증가시킨 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 전체 핀의 수를 증가시키지 않으면서 데이터 입출력 속도를 향상시킬 수 있는 메모리 장치를 제공하는 것이다.
상술한 바와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 특징에 의하면, 반도체 메모리 장치는, 명령 및 어드레스를 입력받거나 데이터를 입력받기 위한 제1 그룹의 핀들, 및 명령 및 어드레스를 입력받거나 데이터를 출력하기 위한 제2 그룹의 핀들을 포함하고, 제1 그룹의 핀들이 데이터를 입력받는 경우에는 제2 그룹의 핀들에서 명령 및 어드레스를 입력받고, 제2 그룹의 핀들이 데이터를 출력하는 경우에는 제1 그룹의 핀들에서 명령 및 어드레스를 입력받는다.
본 발명의 다른 특징에 의하면, 메모리 장치는, 상기 메모리 장치로 기록할 데이터를 외부에서 수신하기 위한 데이터 입력 버퍼, 상기 메모리 장치에서 판독한 데이터를 외부로 출력하기 위한 데이터를 데이터 출력 버퍼, 및 상기 메모리 장치로 입력되는 명령 신호 및 어드레스 신호를 수신하기 위한 명령 및 어드레스 입력 버퍼를 포함하며, 상기 데이터 입력 버퍼와 상기 명령 및 어드레스 입력 버퍼는 동일한 제1 그룹의 핀들들을 사용한다.
본 발명의 다른 특징에 의하면, 메모리 장치는, 상기 메모리 장치로 기록할 데이터를 외부에서 수신하기 위한 데이터 입력 버퍼, 상기 메모리 장치에서 판독한 데이터를 외부로 출력하기 위한 데이터를 데이터 출력 버퍼, 및 상기 메모리 장치로 입력되는 명령 신호 및 어드레스 신호를 수신하기 위한 명령 및 어드레스 입력 버퍼를 포함하며, 상기 데이터 출력 버퍼와 상기 명령 및 어드레스 입력 버퍼는 동일한 제1 그룹의 핀들들을 사용한다.
본 발명의 또 다른 특징에 의하면, 메모리 장치는, 상기 메모리 장치로 기록할 데이터를 외부에서 수신하기 위한 데이터 입력 버퍼, 상기 메모리 장치에서 판독한 데이터를 외부로 출력하기 위한 데이터를 데이터 출력 버퍼, 및 상기 메모리 장치로 입력되는 명령 신호 및 어드레스 신호를 수신하기 위한 제1 및 제2 명령 및 어드레스 입력 버퍼를 포함하며, 상기 데이터 입력 버퍼 및 상기 제1 명령 및 어드레스 입력 버퍼는 동일한 제1 그룹의 핀들들을 사용하고, 상기 데이터 출력 버퍼 및 상기 제2 명령 및 어드레스 입력 버퍼는 동일한 제2 그룹의 핀들들을 사용한다.
본 발명의 또 다른 특징에 의하면, 메모리 장치는, 상기 메모리 장치로 기록할 데이터를 외부에서 수신하기 위한 데이터 입력 버퍼, 상기 메모리 장치에서 판독한 데이터를 외부로 출력하기 위한 데이터를 데이터 출력 버퍼, 상기 메모리 장치로 입력되는 명령 신호 및 어드레스 신호를 수신하기 위한 명령 및 어드레스 입력 버퍼, 상기 명령 및 어드레스 신호를 입력받거나 데이터를 입력받기 위한 제1 그룹의 핀들, 및 상기 명령 및 어드레스 신호를 입력받거나 데이터를 출력하기 위한 제2 그룹의 핀들을 포함하고, 상기 명령 및 어드레스 입력 버퍼는 상기 제1 그룹의 핀들 및 상기 제2 그룹의 핀들 중 어느 한 그룹의 핀들을 통해 입력된 명령 및 어드레스 신호를 선택적으로 입력받고, 상기 제1 그룹이 핀들은 상기 데이터 입력 버퍼 및 상기 명령 및 어드레스 입력 버퍼에 연결되고, 상기 제2 그룹의 핀들는, 상기 데이터 출력 버퍼 및 상기 명령 및 어드레스 입력 버퍼에 연결된다.
본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제1 실시예에 따른 메모리 장치의 구조를 개략적으로 나타낸 블록도이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 메모리 장치(200)는 메모리 코어부(201), 기록/판독 경로부(203), 명령 및 어드레스 디코더(205), 클록 버퍼(207), 입출력 버퍼(217)를 포함한다.
입출력 버퍼(217)는, 데이터 입력 버퍼(209), 제1 명령 및 어드레스 입력 버퍼(211), 제2 명령 및 어드레스 입력 버퍼(213), 및 데이터 출력 버퍼(215)를 포함한다.
또한, 메모리 장치(200)는, 데이터 입력 신호, 명령 및 어드레스 신호를 입력받는 제1 그룹의 핀들(DCA <0:n-1>; 219), 칩 선택 핀들(CS; 221), 데이터 출력 신호, 명령 및 어드레스 신호를 입력받는 제2 그룹의 핀들(QCA<0:n-1>; 223), 및 클록 입력 핀들(CLK; 225)을 포함한다.
DCA 핀들(219)은 데이터 입력 버퍼(209)와 제1 명령 및 어드레스 입력 버퍼(211)와 연결된다. DCA 핀들(219)으로 입력되는 데이터 신호는 데이터 입력 버퍼(209)로 전달되고, DCA 핀들(219)으로 입력되는 명령 및 어드레스 신호는 제1 명령 및 어드레스 입력 버퍼(211)로 전달된다.
QCA 핀들(223)은 데이터 출력 버퍼(215)와 제2 명령 및 어드레스 입력 버퍼(213)와 연결된다. QCA 핀들(223)을 통해 입력되는 명령 및 어드레스 신호는 제2 명령 및 어드레스 입력 버퍼(213)로 전달되고, 데이터 출력 버퍼(215)에서 출력되는 데이터 신호는 QCA 핀들(223)을 통해 외부로 전달된다.
칩 선택 핀(221)은 칩 선택 신호(CS)를 입력받고 명령 및 어드레스 디코더(205)로 전달한다. 그리고, 클록 입력핀(225)은 클록 신호(CLK)를 클록 버퍼(207)로 전달한다.
메모리 코어부(201)는 메모리 뱅크 어레이, 센스 앰프 등을 포함하는 메모리 블록이고, 기록/판독 경로부(203)는 입출력 버퍼(217), 명령 및 어드레스 디코더(205) 및 클록 버퍼(207) 등과 메모리 코어(201) 사이에서 데이터 전달 기능을 수행한다. 명령 및 어드레스 디코더(205)는 제1 및 제2 명령 및 어드레스 입력 버퍼(211, 213)에서 전달된 명령, 어드레스 신호를 디코딩하여, 메모리 장치(200)의 각 구성요소로 출력한다. 클록버퍼(207)는 외부에서 입력된 클록 신호(CLK)를 버퍼링하여, 반도체 장치의 각 구성요소에 전달한다.
데이터 입력 버퍼(209)는 메모리 코어(201)에 기록할 데이터를 입력받아 메모리 장치(200)의 내부로 전달하는 기능을 하며, 메모리 출력 버퍼(209)는 메모리 코어부(201)에서 판독한 데이터를 전달받아 외부로 전달하는 기능을 한다.
제1 명령 및 어드레스 입력 버퍼(211)는 DCA 핀들(219)을 통해 데이터를 입력받지 않는 구간에 명령 및 어드레스 신호를 입력받아 명령 및 어드레스 디코더(205)로 전달하는 기능을 한다.
제2 명령 및 어드레스 입력 버퍼(213)는 QCA 핀들(223)을 통해 데이터를 출력하지 않는 구간에 명령 및 어드레스 신호를 입력받아 명령 및 어드레스 디코더(205)로 전달하는 기능을 한다.
따라서, 메모리 셀에 기록할 데이터를 입력하는 경우에는 QCA 핀들(223)을 통해 명령 및 어드레스 신호를 동시에 입력할 수 있으며, 메모리 셀에서 판독한 데이터를 출력하는 경우에는 DCA 핀들(219)을 통해 명령 및 어드레스 신호를 동시에 입력할 수 있다.
즉, 메모리에 데이터 기록 동작을 수행하는 경우, QCA 핀들(223)을 통해 데이터 기록에 필요한 명령 및 어드레스를 입력받고 DCA 핀들(219)을 통해 필요한 기록할 데이터를 입력받는다. 반대로 메모리에서 데이터 판독 동작을 수행하는 경우, DCA 핀들(219)을 통해 데이터 판독에 필요한 명령 및 어드레스를 입력받고 QCA 핀들(223)을 통해 판독한 데이터를 출력한다.
본 발명의 이러한 구성을 통해, 데이터 입출력 핀과 명령 및 어드레스 입력 핀을 통합하여, 종래 반도체 메모리 장치에 비해 전체 핀의 개수를 줄일 수 있다. 또한, 기록 동작 및 판독 동작이 완료되기 전이더라도, 다음 동작을 위한 명령 및 어드레스 신호를 미리 명령 및 어드레스 신호가 사용되지 않은 핀에 입력할 수 있기 때문에, 각 채널 효율이 증가하게 된다. 그리고, 적절한 명령을 정의하게 됨에 따라 DCA와 QCA 채널의 효율성을 증가시킬 수 있다.
도 3은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 구조를 개략적으로 나타낸 블록도이다.
도 3에 도시된 반도체 메모리 장치(300)의 구조는 일반적으로 도2 의 반도체 메모리 장치(200)와 유사하다. 다만, 도 3에 도시된 제2 실시예에 따른 메모리 장치(300)에서는, 제1 및 제2 명령 및 어드레스 입력 버퍼가 하나의 명령 및 어드레스 입력 버퍼(311)로 통합되어 있다. 이때, 명령 및 어드레스 입력 버퍼(311)는 입력단에 멀티플렉서(미도시)를 포함할 수 있고, DCA 핀들(317)에서 입력되는 제1 명령 및 어드레스 신호들과 QCA 핀들(321)에서 입력되는 제1 명령 및 어드레스 신호들은 상기 명령 및 어드레스 입력 버퍼(311) 내의 멀티플렉서를 통해 선택적으로 전달될 수 있다.
먼저, 메모리 셀에 기록할 데이터를 입력하는 경우에는, QCA 핀들(321)을 통해 데이터 기록에 필요한 명령 및 어드레스 신호를 입력받고, DCA 핀들(317)을 통해 기록할 데이터를 입력받는다. 그러면, DCA 핀들(317)을 통해 입력된 데이터는 데이터 입력 버퍼(309)에서 버퍼링되어 기록/판독 경로부(303)로 전달되고, QCA 핀들(321)을 통해 입력된 명령 및 어드레스 신호는 명령 및 어드레스 입력 버퍼(311)에서 버퍼링되어 명령 및 어드레스 디코딩부(305)로 전달된다.
메모리 셀에서 판독한 데이터를 출력하는 경우에는, DCA 핀들(317)을 통해 데이터 판독에 필요한 명령 및 어드레스 신호를 입력받고, QCA 핀들(321)을 통해 판독한 데이터를 출력한다. 즉, DCA 핀들(317)을 통해 입력된 명령 및 어드레스 신호는 명령 및 어드레스 입력 버퍼(311)에서 버퍼링되어 명령 및 어드레스 디코딩부(305)로 전달되고, 메모리 코어부(301)에서 판독된 데이터는 기록/판독 경로부(303)를 통해 데이터 출력 버퍼(313)로 전달되고 데이터 출력 버퍼(313)에서 버퍼링된 데이터는 QCA 핀들(321)을 통해 외부로 전달된다.
또한, DCA 핀들(317)을 통해 기록할 데이터를 입력받음과 동시에, 기록 동작 완료 후 판독/기록 동작을 위한 명령 및 어드레스 신호를 QCA 핀들(321)을 통해 입력받을 수 있다. 그리고, QCA 핀들(321)을 통해 판독한 데이터를 출력함과 동시 에, 판독 동작 후 판독/기록 동작을 위한 명령 및 어드레스 신호를 DCA 핀들(317)을 통해 입력받을 수 있다.
또한, 도 3에서 데이터 입력 버퍼(309)와 명령 및 어드레스 입력 버퍼(311)는 하나의 입력 버퍼로 구현될 수도 있다. 이 경우, 멀티플렉서 등을 통해 신호를 선택적으로 입력받도록 구성할 수 있으며, 이를 통해 메모리 장치 내부 회로 구성을 더욱 간략화 할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 반도체 메모리 장치에 따르면, 반도체 메모리 장치의 핀 개수를 간략화 할 수 있으며, 데이터 입출력 핀과 명령 및 어드레스 신호의 입출력 핀을 통합하여 시스템 효율을 증가시킬 수 있다.

Claims (19)

  1. 명령 및 어드레스 신호를 입력받거나 데이터를 입력받기 위한 제1 그룹의 핀들; 및
    명령 및 어드레스 신호를 입력받거나 데이터를 출력하기 위한 제2 그룹의 핀들을 포함하고,
    상기 제1 그룹의 핀들이 데이터를 입력받는 경우에는 상기 제2 그룹의 핀들에서 상기 명령 및 어드레스 신호를 입력받고,
    상기 제2 그룹의 핀들이 데이터를 출력하는 경우에는 상기 제1 그룹의 핀들에서 상기 명령 및 어드레스 신호를 입력받는 것을 특징으로 하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 장치는,
    상기 제1 그룹의 핀들을 통해 입력된 명령 및 어드레스 신호를 수신하는 제1 명령 및 어드레스 입력 버퍼; 및
    상기 제2 그룹의 핀들을 통해 입력된 명령 및 어드레스 신호를 수신하는 제2 명령 및 어드레스 입력 버퍼를 더 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 메모리 장치는,
    상기 제1 그룹의 핀들 또는 상기 제2 그룹의 핀들을 통해 입력된 명령 및 어드레스 신호를 수신하는 명령 및 어드레스 입력 버퍼를 더 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제 2 항 또는 제 3항에 있어서,
    상기 메모리 장치는,
    메모리 셀 어레이, 센스 앰프를 포함하는 메모리 코어부;
    상기 명령 및 어드레스 입력 버퍼에서 입출력되는 신호를 디코딩하기 위한 명령 및 어드레스 디코더부; 및
    상기 데이터 입력 버퍼, 상기 명령 및 어드레스 디코더부에서 입출력되는 신호를 상기 메모리 코어부로 전달하고, 상기 메모리 코어부에서 출력되는 데이터를 상기 데이터 출력 버퍼로 전달하기 위한 기록/판독 경로부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  5. 메모리 장치에 있어서,
    상기 메모리 장치로 기록할 데이터를 외부에서 수신하기 위한 데이터 입력 버퍼;
    상기 메모리 장치에서 판독한 데이터를 외부로 출력하기 위한 데이터를 데이터 출력 버퍼; 및
    상기 메모리 장치로 입력되는 명령 및 어드레스 신호를 수신하기 위한 명령 및 어드레스 입력 버퍼를 포함하며,
    상기 데이터 입력 버퍼와 상기 명령 및 어드레스 입력 버퍼는 동일한 제1 그룹의 핀들들을 사용하는 것을 특징으로 하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 메모리 장치가 상기 데이터 출력 버퍼를 통해 데이터를 출력하는 경우에는 상기 제1 그룹의 핀들들은 상기 명령 및 어드레스 신호가 입력되는 데 이용되는 것을 특징으로 하는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 데이터 입력 버퍼와 상기 명령 및 어드레스 입력버터는 하나의 입력 버퍼로 구성되는 것을 특징으로 하는 메모리 장치.
  8. 제 6 항에 있어서,
    상기 메모리 장치는,
    메모리 셀 어레이, 센스 앰프를 포함하는 메모리 코어부;
    상기 명령 및 어드레스 입력 버퍼에서 입출력되는 신호를 디코딩하기 위한 명령 및 어드레스 디코더부; 및
    상기 데이터 입력 버퍼, 상기 명령 및 어드레스 디코더부에서 입출력되는 신호를 상기 메모리 코어부로 전달하고, 상기 메모리 코어부에서 출력되는 데이터를 상기 데이터 출력 버퍼로 전달하기 위한 기록/판독 경로부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  9. 메모리 장치에 있어서,
    상기 메모리 장치로 기록할 데이터를 외부에서 수신하기 위한 데이터 입력 버퍼;
    상기 메모리 장치에서 판독한 데이터를 외부로 출력하기 위한 데이터를 데이터 출력 버퍼; 및
    상기 메모리 장치로 입력되는 명령 및 어드레스 신호를 수신하기 위한 명령 및 어드레스 입력 버퍼를 포함하며,
    상기 데이터 출력 버퍼와 상기 명령 및 어드레스 입력 버퍼는 동일한 제1 그룹의 핀들들을 사용하는 것을 특징으로 하는 메모리 장치.
  10. 제 9 항에 있어서,
    상기 메모리 장치가, 상기 데이터 입력 버퍼를 통해 데이터를 입력하는 경우에는 상기 제1 그룹의 핀들들은 상기 명령 및 어드레스 신호가 입력되는 데 이용되는 것을 특징으로 하는 메모리 장치.
  11. 제 10 항에 있어서,
    상기 데이터 입력 버퍼와 상기 명령 및 어드레스 입력버터는 하나의 입력 버 퍼로 구성되는 것을 특징으로 하는 메모리 장치.
  12. 제 10 항에 있어서,
    상기 메모리 장치는,
    메모리 셀 어레이, 센스 앰프를 포함하는 메모리 코어부;
    상기 명령 및 어드레스 입력 버퍼에서 입출력되는 신호를 디코딩하기 위한 명령 및 어드레스 디코더부; 및
    상기 데이터 입력 버퍼, 상기 명령 및 어드레스 디코더부에서 입출력되는 신호를 상기 메모리 코어부로 전달하고, 상기 메모리 코어부에서 출력되는 데이터를 상기 데이터 출력 버퍼로 전달하기 위한 기록/판독 경로부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  13. 메모리 장치에 있어서,
    상기 메모리 장치로 기록할 데이터를 외부에서 수신하기 위한 데이터 입력 버퍼;
    상기 메모리 장치에서 판독한 데이터를 외부로 출력하기 위한 데이터를 데이터 출력 버퍼; 및
    상기 메모리 장치로 입력되는 명령 및 어드레스 신호를 수신하기 위한 제1 및 제2 명령 및 어드레스 입력 버퍼를 포함하며,
    상기 데이터 입력 버퍼 및 상기 제1 명령 및 어드레스 입력 버퍼는 동일한 제1 그룹의 핀들들을 사용하고,
    상기 데이터 출력 버퍼 및 상기 제2 명령 및 어드레스 입력 버퍼는 동일한 제2 그룹의 핀들들을 사용하는 것을 특징으로 하는 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제1 그룹의 핀들을 통해 데이터를 입력받는 경우에는 상기 제2 그룹의 핀들에서는 상기 명령 및 어드레스 신호를 입력받고,
    상기 제2 그룹의 핀들을 통해 데이터를 출력하는 경우에는 상기 제1 그룹의 핀들에서 상기 명령 및 어드레스 신호를 입력받는 것을 특징으로 하는 메모리 장치.
  15. 제 14 항에 있어서,
    상기 메모리 장치는,
    메모리 셀 어레이, 센스 앰프를 포함하는 메모리 코어부;
    상기 제1 및 제2 명령 및 어드레스 입력 버퍼에서 입출력되는 신호를 디코딩하기 위한 명령 및 어드레스 디코더부; 및
    상기 데이터 입력 버퍼, 상기 명령 및 어드레스 디코더부에서 입출력되는 신호를 상기 메모리 코어부로 전달하고, 상기 메모리 코어부에서 출력되는 데이터를 상기 데이터 출력 버퍼로 전달하기 위한 기록/판독 경로부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  16. 메모리 장치에 있어서,
    상기 메모리 장치로 기록할 데이터를 외부에서 수신하기 위한 데이터 입력 버퍼;
    상기 메모리 장치에서 판독한 데이터를 외부로 출력하기 위한 데이터를 데이터 출력 버퍼;
    상기 메모리 장치로 입력되는 명령 및 어드레스 신호를 수신하기 위한 명령 및 어드레스 입력 버퍼;
    상기 명령 및 어드레스 신호를 입력받거나 데이터를 입력받기 위한 제1 그룹의 핀들; 및
    상기 명령 및 어드레스 신호를 입력받거나 데이터를 출력하기 위한 제2 그룹의 핀들을 포함하고,
    상기 명령 및 어드레스 입력 버퍼는 상기 제1 그룹의 핀들 및 상기 제2 그룹의 핀들 중 어느 한 그룹의 핀들을 통해 입력된 명령 및 어드레스 신호를 선택적으로 입력받고,
    상기 제1 그룹이 핀들은 상기 데이터 입력 버퍼 및 상기 명령 및 어드레스 입력 버퍼에 연결되고, 상기 제2 그룹의 핀들는, 상기 데이터 출력 버퍼 및 상기 명령 및 어드레스 입력 버퍼에 연결되는 것을 특징으로 하는 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제1 그룹의 핀들을 통해 데이터를 입력받는 경우에는 상기 제2 그룹의 핀들에서는 상기 명령 및 어드레스 신호를 입력받고,
    상기 제2 그룹의 핀들을 통해 데이터를 출력하는 경우에는 상기 제1 그룹의 핀들에서 상기 명령 및 어드레스 신호를 입력받는 것을 특징으로 하는 메모리 장치.
  18. 제 17 항에 있어서,
    상기 데이터 입력 버퍼와 상기 명령 및 어드레스 입력버터는 하나의 입력 버퍼로 구성되는 것을 특징으로 하는 메모리 장치.
  19. 제 17 항에 있어서,
    상기 메모리 장치는,
    메모리 셀 어레이, 센스 앰프를 포함하는 메모리 코어부;
    상기 명령 및 어드레스 입력 버퍼에서 입출력되는 신호를 디코딩하기 위한 명령 및 어드레스 디코더부; 및
    상기 데이터 입력 버퍼, 상기 명령 및 어드레스 디코더부에서 입출력되는 신호를 상기 메모리 코어부로 전달하고, 상기 메모리 코어부에서 출력되는 데이터를 상기 데이터 출력 버퍼로 전달하기 위한 기록/판독 경로부를 더 포함하는 것을 특징으로 하는 메모리 장치.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7996590B2 (en) * 2004-12-30 2011-08-09 Samsung Electronics Co., Ltd. Semiconductor memory module and semiconductor memory system having termination resistor units
US7788438B2 (en) 2006-10-13 2010-08-31 Macronix International Co., Ltd. Multi-input/output serial peripheral interface and method for data transmission
DE102007028802B4 (de) * 2007-06-22 2010-04-08 Qimonda Ag Integrierte Logikschaltung und Verfahren zum Herstellen einer integrierten Logikschaltung
KR101191942B1 (ko) 2007-10-10 2012-10-17 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 명령 입력방법
US10978117B2 (en) * 2019-03-26 2021-04-13 Micron Technology, Inc. Centralized placement of command and address swapping in memory devices
US10811057B1 (en) 2019-03-26 2020-10-20 Micron Technology, Inc. Centralized placement of command and address in memory devices
US10811059B1 (en) 2019-03-27 2020-10-20 Micron Technology, Inc. Routing for power signals including a redistribution layer
US11031335B2 (en) 2019-04-03 2021-06-08 Micron Technology, Inc. Semiconductor devices including redistribution layers

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990079289A (ko) * 1998-04-03 1999-11-05 김영환 어드레스 입력 및 데이터 입력용으로 동일 단자를 겸용하는 반도체 메모리 장치
KR20040062717A (ko) * 2003-01-03 2004-07-09 삼성전자주식회사 고주파수 동작에 적합한 메모리 모듈장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54134934A (en) * 1978-04-12 1979-10-19 Toshiba Corp Semiconductor memory device
JPH0696583A (ja) * 1991-12-27 1994-04-08 Mitsubishi Electric Corp 半導体記憶装置
JP3176144B2 (ja) * 1992-08-28 2001-06-11 日本電気株式会社 同期型スタチックメモリ
JPH07262769A (ja) 1994-03-24 1995-10-13 Sony Corp 半導体メモリ素子のアクセス方法及び半導体メモリ素子
US5604710A (en) * 1994-05-20 1997-02-18 Mitsubishi Denki Kabushiki Kaisha Arrangement of power supply and data input/output pads in semiconductor memory device
JP3324277B2 (ja) * 1994-05-31 2002-09-17 富士通株式会社 シンクロナスｄｒａｍ
JPH08321171A (ja) * 1995-05-24 1996-12-03 Fujitsu Ltd 半導体記憶装置
KR100188016B1 (ko) 1996-06-28 1999-06-01 윤종용 반도체 메모리장치
CA2217375C (en) * 1997-09-30 2001-09-11 Valerie Lines Bi-directional data bus scheme with optimized read and write characteristics
GB2348317B (en) * 1998-06-23 2001-03-07 Samsung Electronics Co Ltd An arrangement of data input/output circuits for use in a semiconductor memory device
JP2001135084A (ja) * 1999-11-08 2001-05-18 Mitsubishi Electric Corp 半導体記憶装置
JP4225749B2 (ja) 2002-08-07 2009-02-18 株式会社ルネサステクノロジ 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990079289A (ko) * 1998-04-03 1999-11-05 김영환 어드레스 입력 및 데이터 입력용으로 동일 단자를 겸용하는 반도체 메모리 장치
KR20040062717A (ko) * 2003-01-03 2004-07-09 삼성전자주식회사 고주파수 동작에 적합한 메모리 모듈장치

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