JP2001135084A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 129
- 230000004044 response Effects 0.000 claims description 64
- 230000004913 activation Effects 0.000 claims description 15
- 239000011159 matrix material Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 39
- 230000008054 signal transmission Effects 0.000 description 22
- 230000006870 function Effects 0.000 description 16
- 102100034033 Alpha-adducin Human genes 0.000 description 8
- 101000799076 Homo sapiens Alpha-adducin Proteins 0.000 description 8
- 101000629598 Rattus norvegicus Sterol regulatory element-binding protein 1 Proteins 0.000 description 8
- 101100465519 Arabidopsis thaliana MPA1 gene Proteins 0.000 description 6
- 101100300012 Mannheimia haemolytica purT gene Proteins 0.000 description 6
- 101100067996 Mus musculus Gbp1 gene Proteins 0.000 description 6
- 102100038910 Alpha-enolase Human genes 0.000 description 5
- 101000882335 Homo sapiens Alpha-enolase Proteins 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
Abstract
(57)【要約】
【課題】 半導体記憶装置の入出力ピン数を削減する。
【解決手段】 多機能ピンは、アドレスビットの入力と
データビットの入出力との両方を実行するために設けら
れる。多機能ピンをアドレス入力およびデータ入出力の
いずれに使用するかは、独立したピンより入力されるア
ドレス入力イネーブル信号／ＡＤｅおよびデータ入出力
イネーブル信号／ＤＱｅによって決定される。各多機能
ピンごとに設けられる、アドレスレジスタ１５０、デー
タ入力レジスタ１６０、およびデータ出力レジスタ１７
０は、アドレス入力イネーブル信号／ＡＤｅ、データ入
出力イネーブル信号／ＤＱｅおよび入出力制御信号／Ｗ
Ｅの信号レベルの組み合わせに応答して、いずれか一つ
が動作する。
データビットの入出力との両方を実行するために設けら
れる。多機能ピンをアドレス入力およびデータ入出力の
いずれに使用するかは、独立したピンより入力されるア
ドレス入力イネーブル信号／ＡＤｅおよびデータ入出力
イネーブル信号／ＤＱｅによって決定される。各多機能
ピンごとに設けられる、アドレスレジスタ１５０、デー
タ入力レジスタ１６０、およびデータ出力レジスタ１７
０は、アドレス入力イネーブル信号／ＡＤｅ、データ入
出力イネーブル信号／ＤＱｅおよび入出力制御信号／Ｗ
Ｅの信号レベルの組み合わせに応答して、いずれか一つ
が動作する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、より特定的には、外部との間で信号の授受を行な
うためのピン数を削減することが可能な半導体記憶装置
に関する。
関し、より特定的には、外部との間で信号の授受を行な
うためのピン数を削減することが可能な半導体記憶装置
に関する。
【０００２】
【従来の技術】半導体記憶装置においては、外部から入
力される制御信号およびアドレス信号に基づいて、デー
タ信号の入出力動作および記憶動作を行なうが、これら
の信号の授受はチップ上に配置されるピンによって行な
われる。
力される制御信号およびアドレス信号に基づいて、デー
タ信号の入出力動作および記憶動作を行なうが、これら
の信号の授受はチップ上に配置されるピンによって行な
われる。
【０００３】図２６は、一般的な半導体記憶装置５００
のピン配置を説明する図である。図２６には、一般的な
半導体記憶装置の例として、非同期式ＳＲＡＭ（Static
Random Access Memory）のピン配置が示される。
のピン配置を説明する図である。図２６には、一般的な
半導体記憶装置の例として、非同期式ＳＲＡＭ（Static
Random Access Memory）のピン配置が示される。
【０００４】図２６を参照して、制御ピン１〜制御ピン
５は、チップセレクト信号、書込制御入力信号およびア
ウトプットイネーブル信号等の制御信号を入力するため
のピンである。Ａ０〜Ａ１５は、アドレス信号の各ビッ
トを入力するためのアドレスピンである。以下におい
て、アドレス信号の各ビットをアドレスビットとも称す
る。ＤＱ１〜ＤＱ１５は、入出力データ信号の各ビット
を入出力するためのＤＱピンである。以下において、入
出力データ信号の各ビットをデータビットとも称する。
５は、チップセレクト信号、書込制御入力信号およびア
ウトプットイネーブル信号等の制御信号を入力するため
のピンである。Ａ０〜Ａ１５は、アドレス信号の各ビッ
トを入力するためのアドレスピンである。以下におい
て、アドレス信号の各ビットをアドレスビットとも称す
る。ＤＱ１〜ＤＱ１５は、入出力データ信号の各ビット
を入出力するためのＤＱピンである。以下において、入
出力データ信号の各ビットをデータビットとも称する。
【０００５】半導体記憶装置５００においては、１６ビ
ットのアドレス信号に応答して、１６ビットの入出力デ
ータが外部との間で読出もしくは書込される。
ットのアドレス信号に応答して、１６ビットの入出力デ
ータが外部との間で読出もしくは書込される。
【０００６】半導体記憶装置５００は、さらに、接地電
位ＶＳＳおよび電源電圧ＶＣＣを入力するためのピンを
有する。記号ＮＣが付されているのは非接続のピンであ
る。
位ＶＳＳおよび電源電圧ＶＣＣを入力するためのピンを
有する。記号ＮＣが付されているのは非接続のピンであ
る。
【０００７】このように、従来の半導体記憶装置におい
ては、機能の異なる各信号ごとに独立してピンを配置す
る構成をとることが一般的であった。
ては、機能の異なる各信号ごとに独立してピンを配置す
る構成をとることが一般的であった。
【０００８】
【発明が解決しようとする課題】しかしながら、メモリ
装置においては、大容量化や高機能化が進められてお
り、これに応じて、メモリセルを選択するためのアドレ
ス信号のビット数や、同時に入出力されるデータ信号の
ビット数の増大、および制御機能の追加による制御信号
の増加等を招いている。このように、ピン数が増加すれ
ば、デバイスのチップサイズも増加してしまう。その反
面、非同期型ＳＲＡＭを始めとする半導体記憶装置は、
携帯電話など小型化が強く要求される機器に搭載される
機会も増えており、レイアウト面積の削減が重要な課題
の一つとなっている。
装置においては、大容量化や高機能化が進められてお
り、これに応じて、メモリセルを選択するためのアドレ
ス信号のビット数や、同時に入出力されるデータ信号の
ビット数の増大、および制御機能の追加による制御信号
の増加等を招いている。このように、ピン数が増加すれ
ば、デバイスのチップサイズも増加してしまう。その反
面、非同期型ＳＲＡＭを始めとする半導体記憶装置は、
携帯電話など小型化が強く要求される機器に搭載される
機会も増えており、レイアウト面積の削減が重要な課題
の一つとなっている。
【０００９】また、ピン数が増大すれば、同時に動作す
るピン数も増加するため、ピンに入力されたデータを受
ける入力バッファ回路において、入力初段を構成するト
ランジスタの貫通電流による消費電流の総和が増大して
しまうという問題も生じていた。
るピン数も増加するため、ピンに入力されたデータを受
ける入力バッファ回路において、入力初段を構成するト
ランジスタの貫通電流による消費電流の総和が増大して
しまうという問題も生じていた。
【００１０】この発明は、このような問題を解決するた
めになされたものであって、その目的は、アドレスピン
とＤＱピンとの機能を統合したピンを設けることによっ
てトータルピン数を削減し、大容量化および高機能化が
図られた後でもチップサイズの増大を抑制することが可
能な半導体記憶装置を提供することである。
めになされたものであって、その目的は、アドレスピン
とＤＱピンとの機能を統合したピンを設けることによっ
てトータルピン数を削減し、大容量化および高機能化が
図られた後でもチップサイズの増大を抑制することが可
能な半導体記憶装置を提供することである。
【００１１】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、ｎビット（ｎ：自然数）のアドレス信号に応
じて、ｍビット（ｍ：自然数）のデータ信号を入出力す
る半導体記憶装置であって、行列状に配置される複数の
メモリセルを有するメモリセルアレイと、アドレス信号
の各ビットの組合せに応答して、複数のメモリセルのう
ちからｍ個のメモリセルを選択するアドレスデコード回
路と、選択されたｍ個のメモリセルとの間でデータの授
受を行なうためのデータ入出力回路と、アドレス信号の
入力およびデータ信号の入出力に共用される複数の多機
能端子と、複数の多機能端子にアドレス信号の入力を指
示するための第１の制御信号を入力する第１の制御端子
と、複数の多機能端子にデータ信号の入出力を指示する
ための第２の制御信号を入力する第２の制御端子と、複
数の多機能端子とアドレスデコード回路との間にそれぞ
れ配置され、第１の制御信号の活性化に応じて、対応す
る複数の多機能端子の１つに入力されている信号のレベ
ルを取込んで保持する複数のアドレスレジスタ回路と、
複数の多機能端子とデータ入出力回路との間それぞれに
配置され、第２の制御信号の活性化に応じて動作する複
数のデータレジスタ回路とを備え、各データレジスタ回
路は、データ書込時において、対応する複数の多機能端
子の１つに入力されている信号レベルをデータ入出力回
路へ伝達する入力データレジスタと、データ読出時にお
いて、データ入出力回路が出力する信号のレベルを対応
する複数の多機能端子の１つに伝達する出力データレジ
スタとを含む。
憶装置は、ｎビット（ｎ：自然数）のアドレス信号に応
じて、ｍビット（ｍ：自然数）のデータ信号を入出力す
る半導体記憶装置であって、行列状に配置される複数の
メモリセルを有するメモリセルアレイと、アドレス信号
の各ビットの組合せに応答して、複数のメモリセルのう
ちからｍ個のメモリセルを選択するアドレスデコード回
路と、選択されたｍ個のメモリセルとの間でデータの授
受を行なうためのデータ入出力回路と、アドレス信号の
入力およびデータ信号の入出力に共用される複数の多機
能端子と、複数の多機能端子にアドレス信号の入力を指
示するための第１の制御信号を入力する第１の制御端子
と、複数の多機能端子にデータ信号の入出力を指示する
ための第２の制御信号を入力する第２の制御端子と、複
数の多機能端子とアドレスデコード回路との間にそれぞ
れ配置され、第１の制御信号の活性化に応じて、対応す
る複数の多機能端子の１つに入力されている信号のレベ
ルを取込んで保持する複数のアドレスレジスタ回路と、
複数の多機能端子とデータ入出力回路との間それぞれに
配置され、第２の制御信号の活性化に応じて動作する複
数のデータレジスタ回路とを備え、各データレジスタ回
路は、データ書込時において、対応する複数の多機能端
子の１つに入力されている信号レベルをデータ入出力回
路へ伝達する入力データレジスタと、データ読出時にお
いて、データ入出力回路が出力する信号のレベルを対応
する複数の多機能端子の１つに伝達する出力データレジ
スタとを含む。
【００１２】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、複数の多機能端子の
少なくとも一つは、アドレス信号のうちの１ビットの入
力およびデータ信号のうちの１ビットの入出力とを実行
し、半導体記憶装置は、複数の多機能端子の少なくとも
一つに対応して、アドレスレジスタ、入力データレジス
タおよび出力データレジスタを１個ずつ備え、第２の制
御信号が活性状態である場合においては、半導体記憶装
置において読出動作および書込動作のいずれが実行され
るかを示す第３の制御信号に応答して、データ入力レジ
スタおよび出力レジスタのいずれか一方が動作する。
１記載の半導体記憶装置であって、複数の多機能端子の
少なくとも一つは、アドレス信号のうちの１ビットの入
力およびデータ信号のうちの１ビットの入出力とを実行
し、半導体記憶装置は、複数の多機能端子の少なくとも
一つに対応して、アドレスレジスタ、入力データレジス
タおよび出力データレジスタを１個ずつ備え、第２の制
御信号が活性状態である場合においては、半導体記憶装
置において読出動作および書込動作のいずれが実行され
るかを示す第３の制御信号に応答して、データ入力レジ
スタおよび出力レジスタのいずれか一方が動作する。
【００１３】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、アドレス信号とデー
タ信号とのビット数は同一である。
２記載の半導体記憶装置であって、アドレス信号とデー
タ信号とのビット数は同一である。
【００１４】請求項４記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、複数の多機能端子の
少なくとも一つは、アドレス信号のうちのｉビット
（ｉ：ｍ以下の自然数）の入力およびデータ信号のうち
の１ビットの入出力とを実行し、複数の多機能端子の少
なくとも一つに対応して設けられるアドレスレジスタ
は、対応する多機能端子とアドレスデコーダとの間に並
列に接続される、トランスファゲートおよびラッチ回路
のｉ個の組と、第１の制御信号が活性状態である場合に
おいて、ｉ個のトランスファゲートのうちの１個を選択
的に動作させるアドレス入力制御回路とを含む。
１記載の半導体記憶装置であって、複数の多機能端子の
少なくとも一つは、アドレス信号のうちのｉビット
（ｉ：ｍ以下の自然数）の入力およびデータ信号のうち
の１ビットの入出力とを実行し、複数の多機能端子の少
なくとも一つに対応して設けられるアドレスレジスタ
は、対応する多機能端子とアドレスデコーダとの間に並
列に接続される、トランスファゲートおよびラッチ回路
のｉ個の組と、第１の制御信号が活性状態である場合に
おいて、ｉ個のトランスファゲートのうちの１個を選択
的に動作させるアドレス入力制御回路とを含む。
【００１５】請求項５記載の半導体記憶装置は、請求項
４記載の半導体記憶装置であって、アドレス入力制御回
路は、Ｋビット（Ｋ：２K≧ｉの自然数）のカウント信
号を出力するカウント回路を含み、カウント回路は、第
２の制御信号に応答してカウント信号を初期化し、か
つ、第１の制御信号に応答してカウント信号をカウント
アップし、アドレス入力制御回路は、第１の制御信号が
活性状態である場合において、カウント信号の各ビット
の信号レベルの組合せに応じて、ｉ個のトランスファゲ
ートのうちの１個をオンする。
４記載の半導体記憶装置であって、アドレス入力制御回
路は、Ｋビット（Ｋ：２K≧ｉの自然数）のカウント信
号を出力するカウント回路を含み、カウント回路は、第
２の制御信号に応答してカウント信号を初期化し、か
つ、第１の制御信号に応答してカウント信号をカウント
アップし、アドレス入力制御回路は、第１の制御信号が
活性状態である場合において、カウント信号の各ビット
の信号レベルの組合せに応じて、ｉ個のトランスファゲ
ートのうちの１個をオンする。
【００１６】請求項６記載の半導体記憶装置は、請求項
４記載の半導体記憶装置であって、アドレス信号のビッ
ト数は、データ信号のビット数よりも大きい。
４記載の半導体記憶装置であって、アドレス信号のビッ
ト数は、データ信号のビット数よりも大きい。
【００１７】請求項７記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、複数の多機能端子の
少なくとも一つは、アドレス信号のうちの１ビットの入
力およびデータ信号のうちのｊビット（ｊ：ｎ以下の自
然数）の入出力とを実行し、複数の多機能端子の少なく
とも一つに対応して設けられるデータ入力レジスタは、
対応する多機能端子とデータ入出力回路との間に並列に
接続される、トランスファゲートおよびラッチ回路のｊ
個の組と、第２の制御信号が活性状態であり、かつデー
タ書込が指示された場合において、データ入力レジスタ
中のｊ個のトランスファゲートのうちの１個を選択的に
オンするデータ入力制御回路とを含み、複数の多機能端
子の少なくとも一つに対応して設けられるデータ出力レ
ジスタは、対応する多機能端子とデータ入出力回路との
間に並列に接続される、トランスファゲートおよびラッ
チ回路のｊ個の組と、第２の制御信号が活性状態であ
り、かつデータ読出が指示された場合において、データ
出力レジスタ中のｊ個のトランスファゲートのうちの１
個を選択的にオンするデータ出力制御回路とを含む。
１記載の半導体記憶装置であって、複数の多機能端子の
少なくとも一つは、アドレス信号のうちの１ビットの入
力およびデータ信号のうちのｊビット（ｊ：ｎ以下の自
然数）の入出力とを実行し、複数の多機能端子の少なく
とも一つに対応して設けられるデータ入力レジスタは、
対応する多機能端子とデータ入出力回路との間に並列に
接続される、トランスファゲートおよびラッチ回路のｊ
個の組と、第２の制御信号が活性状態であり、かつデー
タ書込が指示された場合において、データ入力レジスタ
中のｊ個のトランスファゲートのうちの１個を選択的に
オンするデータ入力制御回路とを含み、複数の多機能端
子の少なくとも一つに対応して設けられるデータ出力レ
ジスタは、対応する多機能端子とデータ入出力回路との
間に並列に接続される、トランスファゲートおよびラッ
チ回路のｊ個の組と、第２の制御信号が活性状態であ
り、かつデータ読出が指示された場合において、データ
出力レジスタ中のｊ個のトランスファゲートのうちの１
個を選択的にオンするデータ出力制御回路とを含む。
【００１８】請求項８記載の半導体記憶装置は、請求項
７記載の半導体記憶装置であって、データ入力制御回路
は、Ｌビット（Ｌ：２L≧ｊの自然数）のカウント信号
を出力するカウント回路を含み、カウント回路は、第１
の制御信号に応答してカウント信号を初期化し、かつ、
第２の制御信号に応答してカウント信号をカウントアッ
プし、データ入力制御回路は、第２の制御信号が活性状
態であり、かつ第３の制御信号によってデータ書込が指
示されている場合において、カウント信号の各ビットの
信号レベルの組合せに応じて、データ入力レジスタ中の
ｊ個のトランスファゲートのうちの１個を選択的にオン
する。
７記載の半導体記憶装置であって、データ入力制御回路
は、Ｌビット（Ｌ：２L≧ｊの自然数）のカウント信号
を出力するカウント回路を含み、カウント回路は、第１
の制御信号に応答してカウント信号を初期化し、かつ、
第２の制御信号に応答してカウント信号をカウントアッ
プし、データ入力制御回路は、第２の制御信号が活性状
態であり、かつ第３の制御信号によってデータ書込が指
示されている場合において、カウント信号の各ビットの
信号レベルの組合せに応じて、データ入力レジスタ中の
ｊ個のトランスファゲートのうちの１個を選択的にオン
する。
【００１９】請求項９記載の半導体記憶装置は、請求項
７記載の半導体記憶装置であって、データ出力制御回路
は、Ｌビット（Ｌ：２L≧ｉの自然数）のカウント信号
を出力するカウント回路を含み、カウント回路は、第１
の制御信号に応答してカウント信号を初期化し、かつ、
第２の制御信号に応答してカウント信号をカウントアッ
プし、データ出力制御回路は、第２の制御信号が活性状
態であり、かつ第３の制御信号によってデータ読出が指
示されている場合において、カウント信号の各ビットの
信号レベルの組合せに応じて、データ出力レジスタ中の
ｊ個のトランスファゲートのうちの１個を選択的にオン
する。
７記載の半導体記憶装置であって、データ出力制御回路
は、Ｌビット（Ｌ：２L≧ｉの自然数）のカウント信号
を出力するカウント回路を含み、カウント回路は、第１
の制御信号に応答してカウント信号を初期化し、かつ、
第２の制御信号に応答してカウント信号をカウントアッ
プし、データ出力制御回路は、第２の制御信号が活性状
態であり、かつ第３の制御信号によってデータ読出が指
示されている場合において、カウント信号の各ビットの
信号レベルの組合せに応じて、データ出力レジスタ中の
ｊ個のトランスファゲートのうちの１個を選択的にオン
する。
【００２０】請求項１０記載の半導体記憶装置は、請求
項７記載の半導体記憶装置であって、データ信号のビッ
ト数は、アドレス信号のビット数よりも大きい。
項７記載の半導体記憶装置であって、データ信号のビッ
ト数は、アドレス信号のビット数よりも大きい。
【００２１】請求項１１記載の半導体記憶装置は、請求
項１記載の半導体記憶装置であって、複数の多機能端子
の少なくとも一つは、アドレス信号のうちのｉビット
（ｉ：ｍ以下の自然数）の入力およびデータ信号のうち
のｊビットの入出力とを実行し、複数の多機能端子の少
なくとも一つに対応して設けられるアドレスレジスタ
は、多機能端子からアドレスデコーダとの間に並列に接
続される、トランスファゲートおよびラッチ回路のｉ個
の組と、第１の制御信号が活性状態である場合におい
て、アドレスレジスタ中のｉ個のトランスファゲートの
うちの１個を選択的に動作させるアドレス入力制御回路
とを含み、複数の多機能端子の少なくとも一つに対応し
て設けられるデータ入力レジスタは、対応する多機能端
子とデータ入出力回路との間に並列に接続される、トラ
ンスファゲートおよびラッチ回路のｊ個の組と、第２の
制御信号が活性状態であり、かつデータ書込が指示され
た場合において、データ入力レジスタ中のｊ個のトラン
スファゲートのうちの１個を選択的にオンするデータ入
力制御回路とを含み、複数の多機能端子の少なくとも一
つに対応して設けられるデータ出力レジスタは、対応す
る多機能端子とデータ入出力回路との間に並列に接続さ
れる、トランスファゲートおよびラッチ回路のｊ個の組
と、第２の制御信号が活性状態であり、かつデータ読出
が指示された場合において、データ出力レジスタ中のｊ
個のトランスファゲートのうちの１個を選択的にオンす
るデータ出力制御回路とを含む。
項１記載の半導体記憶装置であって、複数の多機能端子
の少なくとも一つは、アドレス信号のうちのｉビット
（ｉ：ｍ以下の自然数）の入力およびデータ信号のうち
のｊビットの入出力とを実行し、複数の多機能端子の少
なくとも一つに対応して設けられるアドレスレジスタ
は、多機能端子からアドレスデコーダとの間に並列に接
続される、トランスファゲートおよびラッチ回路のｉ個
の組と、第１の制御信号が活性状態である場合におい
て、アドレスレジスタ中のｉ個のトランスファゲートの
うちの１個を選択的に動作させるアドレス入力制御回路
とを含み、複数の多機能端子の少なくとも一つに対応し
て設けられるデータ入力レジスタは、対応する多機能端
子とデータ入出力回路との間に並列に接続される、トラ
ンスファゲートおよびラッチ回路のｊ個の組と、第２の
制御信号が活性状態であり、かつデータ書込が指示され
た場合において、データ入力レジスタ中のｊ個のトラン
スファゲートのうちの１個を選択的にオンするデータ入
力制御回路とを含み、複数の多機能端子の少なくとも一
つに対応して設けられるデータ出力レジスタは、対応す
る多機能端子とデータ入出力回路との間に並列に接続さ
れる、トランスファゲートおよびラッチ回路のｊ個の組
と、第２の制御信号が活性状態であり、かつデータ読出
が指示された場合において、データ出力レジスタ中のｊ
個のトランスファゲートのうちの１個を選択的にオンす
るデータ出力制御回路とを含む。
【００２２】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
における同一符号は、同一または相当部分を示す。
態について図面を参照して詳しく説明する。なお、図中
における同一符号は、同一または相当部分を示す。
【００２３】［実施の形態１］以下、本発明の実施の形
態においては、アドレスピンとＤＱピンとのそれぞれの
機能を統合することが可能な半導体記憶装置の構成につ
いて説明する。実施の形態１においては、アドレス信号
のビット数と入出力データ信号のビット数とが同一の場
合に適した構成について説明する。
態においては、アドレスピンとＤＱピンとのそれぞれの
機能を統合することが可能な半導体記憶装置の構成につ
いて説明する。実施の形態１においては、アドレス信号
のビット数と入出力データ信号のビット数とが同一の場
合に適した構成について説明する。
【００２４】図１は、実施の形態１に従う半導体記憶装
置１００のピン配置を説明するためのチップ外観図であ
る。図１には、一般的な半導体記憶装置の例として、非
同期式ＳＲＡＭのピン配置が示される。
置１００のピン配置を説明するためのチップ外観図であ
る。図１には、一般的な半導体記憶装置の例として、非
同期式ＳＲＡＭのピン配置が示される。
【００２５】図１（ａ）には、比較のために従来の技術
の半導体記憶装置５００のピン配置が示される。実施の
形態１に従う半導体記憶装置１００においては、同数ず
つ設けられるアドレスピンおよびＤＱピンについて、そ
れぞれの１ピンずつの組に対応して、これらの機能を統
合した多機能ピンを配置する。
の半導体記憶装置５００のピン配置が示される。実施の
形態１に従う半導体記憶装置１００においては、同数ず
つ設けられるアドレスピンおよびＤＱピンについて、そ
れぞれの１ピンずつの組に対応して、これらの機能を統
合した多機能ピンを配置する。
【００２６】図１（ｂ）に示すように、アドレスピンＡ
０〜Ａ１５およびＤＱピンＤＱ０〜ＤＱ１５に代えて、
多機能ピンＭＰＡ０〜ＭＰＡ１５が設けられる。多機能
ピンＭＰ０〜ＭＰ１５の各々は、１ビットのアドレスビ
ットの入力と１ビットのデータビットの入出力とを実行
する。
０〜Ａ１５およびＤＱピンＤＱ０〜ＤＱ１５に代えて、
多機能ピンＭＰＡ０〜ＭＰＡ１５が設けられる。多機能
ピンＭＰ０〜ＭＰ１５の各々は、１ビットのアドレスビ
ットの入力と１ビットのデータビットの入出力とを実行
する。
【００２７】たとえば、多機能ピンＭＰＡ０において
は、アドレスピンＡ０に入力されるべきアドレスビット
とＤＱピンＤＱ０によって入出力されるべきデータビッ
トとが取り扱われる。他の多機能ピンＭＰＡ１〜ＭＰＡ
１５においても、対応するアドレスピンおよびＤＱピン
によって取り扱われるべきアドレスビットおよびデータ
ビットが入出力される。
は、アドレスピンＡ０に入力されるべきアドレスビット
とＤＱピンＤＱ０によって入出力されるべきデータビッ
トとが取り扱われる。他の多機能ピンＭＰＡ１〜ＭＰＡ
１５においても、対応するアドレスピンおよびＤＱピン
によって取り扱われるべきアドレスビットおよびデータ
ビットが入出力される。
【００２８】半導体記憶装置１００は、さらに、各多機
能ピンにおいて、アドレス入力およびデータ入出力のい
ずれが実行されるかを指定する、アドレス入力イネーブ
ル信号／ＡＤｅおよびデータ入出力イネーブル信号／Ｄ
Ｑｅを入力するためのピンを備える。
能ピンにおいて、アドレス入力およびデータ入出力のい
ずれが実行されるかを指定する、アドレス入力イネーブ
ル信号／ＡＤｅおよびデータ入出力イネーブル信号／Ｄ
Ｑｅを入力するためのピンを備える。
【００２９】アドレス入力イネーブル信号／ＡＤｅは、
各多機能ピンにおいてアドレス信号の入力を実行する場
合に活性化（Ｌレベル）される信号である。一方、デー
タ入出力イネーブル信号／ＤＱｅは、各多機能ピンにお
いて、データの入出力を実行する場合に活性化（Ｌレベ
ル）される信号である。
各多機能ピンにおいてアドレス信号の入力を実行する場
合に活性化（Ｌレベル）される信号である。一方、デー
タ入出力イネーブル信号／ＤＱｅは、各多機能ピンにお
いて、データの入出力を実行する場合に活性化（Ｌレベ
ル）される信号である。
【００３０】このように、図１の例においては、多機能
ピンによってアドレス入力ピンとデータ入出力ピンの機
能を統合することにより、アドレス入力イネーブル信号
／ＡＤｅおよびデータ入出力イネーブル信号／ＤＱｅを
入力するためのピンが２個増える一方で、アドレスピン
およびデータ入出力ピンを１６個削減できるので、トー
タルのピン数を１４削減することが可能となる。
ピンによってアドレス入力ピンとデータ入出力ピンの機
能を統合することにより、アドレス入力イネーブル信号
／ＡＤｅおよびデータ入出力イネーブル信号／ＤＱｅを
入力するためのピンが２個増える一方で、アドレスピン
およびデータ入出力ピンを１６個削減できるので、トー
タルのピン数を１４削減することが可能となる。
【００３１】次に、多機能ピンによってアドレス入力お
よびデータ入出力を実行することが可能な半導体記憶装
置１００の内部構成について説明する。
よびデータ入出力を実行することが可能な半導体記憶装
置１００の内部構成について説明する。
【００３２】図２は、データ読出および書込時における
アドレス入力およびデータ入出力を説明するためのタイ
ミングチャートである。図２においては、多機能ピンの
うちＭＰＡ０における入出力動作について代表的に説明
する。
アドレス入力およびデータ入出力を説明するためのタイ
ミングチャートである。図２においては、多機能ピンの
うちＭＰＡ０における入出力動作について代表的に説明
する。
【００３３】また以下においては、外部から上記のアド
レス入力イネーブル信号／ＡＤｅもしくはデータ入出力
イネーブル信号／ＤＱｅが活性化されるそれぞれのタイ
ミングを「レート」と称することとする。各レートにお
いて、各イネーブル信号の信号レベルに応じて、多機能
ピンにおいてアドレスビットおよびデータビットのいず
れか一方が取り扱われる。
レス入力イネーブル信号／ＡＤｅもしくはデータ入出力
イネーブル信号／ＤＱｅが活性化されるそれぞれのタイ
ミングを「レート」と称することとする。各レートにお
いて、各イネーブル信号の信号レベルに応じて、多機能
ピンにおいてアドレスビットおよびデータビットのいず
れか一方が取り扱われる。
【００３４】図２（ａ）は、データ書込時におけるアド
レス入力およびデータ入出力を説明するためのタイミン
グチャートである。
レス入力およびデータ入出力を説明するためのタイミン
グチャートである。
【００３５】第１レートにおいてはアドレス入力イネー
ブル信号／ＡＤｅが活性化され、多機能ピンにアドレス
信号ＡＤＤ（Ａ）の各ビットがそれぞれ入力される。多
機能ピンＭＰＡ０には、アドレス信号ＡＤＤ（Ａ）のう
ちアドレスビットＡＤＤ０（Ａ）が入力される。
ブル信号／ＡＤｅが活性化され、多機能ピンにアドレス
信号ＡＤＤ（Ａ）の各ビットがそれぞれ入力される。多
機能ピンＭＰＡ０には、アドレス信号ＡＤＤ（Ａ）のう
ちアドレスビットＡＤＤ０（Ａ）が入力される。
【００３６】次に、第２レートにおいてデータ入出力イ
ネーブル信号／ＤＱｅが活性化されると、多機能ピンＭ
ＰＡ０〜ＭＰＡ１５には、アドレス信号ＡＤＤ（Ａ）に
書込まれるデータ信号Ｄ（Ａ）の各ビットが入力され
る。多機能ピンＭＰＡ０には、データ信号Ｄ（Ａ）のう
ちデータビットＤ０（Ａ）が入力される。
ネーブル信号／ＤＱｅが活性化されると、多機能ピンＭ
ＰＡ０〜ＭＰＡ１５には、アドレス信号ＡＤＤ（Ａ）に
書込まれるデータ信号Ｄ（Ａ）の各ビットが入力され
る。多機能ピンＭＰＡ０には、データ信号Ｄ（Ａ）のう
ちデータビットＤ０（Ａ）が入力される。
【００３７】次に、第３レートにおいて再びアドレス入
力イネーブル信号／ＡＤｅが活性化されると、各多機能
ピンにアドレス信号ＡＤＤ（Ｂ）の各ビットが入力さ
れ、多機能ピンＭＰＡ０には、アドレスビットＡＤＤ０
（Ｂ）が入力される。
力イネーブル信号／ＡＤｅが活性化されると、各多機能
ピンにアドレス信号ＡＤＤ（Ｂ）の各ビットが入力さ
れ、多機能ピンＭＰＡ０には、アドレスビットＡＤＤ０
（Ｂ）が入力される。
【００３８】これに対応して、第４レートにおいてデー
タ入出力イネーブル信号／ＤＱｅが活性化されると、ア
ドレス信号ＡＤＤ（Ｂ）に対応するデータ信号Ｄ（Ｂ）
が入力され、多機能ピンＭＰＡ０には、データビットＤ
０（Ｂ）が入力される。
タ入出力イネーブル信号／ＤＱｅが活性化されると、ア
ドレス信号ＡＤＤ（Ｂ）に対応するデータ信号Ｄ（Ｂ）
が入力され、多機能ピンＭＰＡ０には、データビットＤ
０（Ｂ）が入力される。
【００３９】第５レートおよび第６レートにおいても、
同様にアドレス信号ＡＤＤ（Ｃ）の入力および、これに
対応するデータ信号Ｄ（Ｃ）の入力がそれぞれ実行され
る。
同様にアドレス信号ＡＤＤ（Ｃ）の入力および、これに
対応するデータ信号Ｄ（Ｃ）の入力がそれぞれ実行され
る。
【００４０】次に、図２（ｂ）によって、データ読出時
におけるアドレス入力およびデータ入出力を説明する。
におけるアドレス入力およびデータ入出力を説明する。
【００４１】図２（ｂ）を参照して、第１レートにおい
て、アドレス入力イネーブル信号／ＡＤｅの活性化に応
じて、多機能ピンにはアドレス信号ＡＤＤ（Ｄ）が入力
され、多機能ピンＭＰＡ０には、アドレス信号ＡＤＤ
（Ｄ）のうちアドレスビットＡＤＤ０（Ｄ）が入力され
る。
て、アドレス入力イネーブル信号／ＡＤｅの活性化に応
じて、多機能ピンにはアドレス信号ＡＤＤ（Ｄ）が入力
され、多機能ピンＭＰＡ０には、アドレス信号ＡＤＤ
（Ｄ）のうちアドレスビットＡＤＤ０（Ｄ）が入力され
る。
【００４２】続いて、第２レートにおいてデータ入出力
イネーブル信号／ＤＱｅが活性化されると、メモリセル
アレイに対して読出動作が実行され、アドレス信号ＡＤ
Ｄ（Ｄ）に対応するデータ信号Ｑ（Ｄ）が各多機能ピン
から出力される。多機能ピンＭＰＡ０からは、データ信
号Ｑ（Ｄ）のうちデータビットＱ０（Ｄ）が出力され
る。
イネーブル信号／ＤＱｅが活性化されると、メモリセル
アレイに対して読出動作が実行され、アドレス信号ＡＤ
Ｄ（Ｄ）に対応するデータ信号Ｑ（Ｄ）が各多機能ピン
から出力される。多機能ピンＭＰＡ０からは、データ信
号Ｑ（Ｄ）のうちデータビットＱ０（Ｄ）が出力され
る。
【００４３】同様に、第３レートおよび第４レートにお
いては、アドレス信号ＡＤＤ（Ｅ）の入力と、これに対
応するデータ信号Ｑ（Ｅ）の読出が実行され、第５レー
トおよび第６レートにおいては、アドレス信号ＡＤＤ
（Ｆ）の入力と、これに応答するデータ信号Ｑ（Ｆ）の
読出が実行される。
いては、アドレス信号ＡＤＤ（Ｅ）の入力と、これに対
応するデータ信号Ｑ（Ｅ）の読出が実行され、第５レー
トおよび第６レートにおいては、アドレス信号ＡＤＤ
（Ｆ）の入力と、これに応答するデータ信号Ｑ（Ｆ）の
読出が実行される。
【００４４】他の多機能ピンにおいても、同様に対応す
るアドレスビットの入力とデータビットの入出力とが実
行される。この結果、半導体記憶装置１００において
は、２レートを１セットとして、データ書込およびデー
タ読出動作が実行される。
るアドレスビットの入力とデータビットの入出力とが実
行される。この結果、半導体記憶装置１００において
は、２レートを１セットとして、データ書込およびデー
タ読出動作が実行される。
【００４５】図３は、実施の形態１に従う半導体記憶装
置１００の全体構成およびアドレス入力時における信号
伝達経路を説明する概略ブロック図である。図３には、
多機能ピンのうち代表的にＭＰＡ０および対応する回路
が示される。
置１００の全体構成およびアドレス入力時における信号
伝達経路を説明する概略ブロック図である。図３には、
多機能ピンのうち代表的にＭＰＡ０および対応する回路
が示される。
【００４６】まず、半導体記憶装置１００の全体構成に
ついて説明する。図３を参照して、半導体記憶装置１０
０は、行列状に配置された複数のメモリセルを有するメ
モリアレイ１１０と、アドレス信号の各ビットＡＤＤ０
〜ＡＤＤ１５に応答して、メモリアレイ中のメモリセル
を選択するためのアドレスデコーダ１２０とを備える。
なお、アドレスデコーダ１２０は、１個のアドレス信号
の入力に応答して、メモリアレイ１１０中において１６
個のメモリセルを選択する機能を有する。詳細は図示し
ないが、たとえば、メモリアレイ１１０が１６個のサブ
アレイに分割されており、アドレス信号の各ビットＡＤ
Ｄ０〜ＡＤＤ１５の組合せに応答して、各サブアレイに
おいてメモリセルが選択されることにより、アドレスビ
ットＡＤＤ０〜ＡＤＤ１５に応答して、メモリアレイ１
１０中の１６個のメモリセルを選択できる。
ついて説明する。図３を参照して、半導体記憶装置１０
０は、行列状に配置された複数のメモリセルを有するメ
モリアレイ１１０と、アドレス信号の各ビットＡＤＤ０
〜ＡＤＤ１５に応答して、メモリアレイ中のメモリセル
を選択するためのアドレスデコーダ１２０とを備える。
なお、アドレスデコーダ１２０は、１個のアドレス信号
の入力に応答して、メモリアレイ１１０中において１６
個のメモリセルを選択する機能を有する。詳細は図示し
ないが、たとえば、メモリアレイ１１０が１６個のサブ
アレイに分割されており、アドレス信号の各ビットＡＤ
Ｄ０〜ＡＤＤ１５の組合せに応答して、各サブアレイに
おいてメモリセルが選択されることにより、アドレスビ
ットＡＤＤ０〜ＡＤＤ１５に応答して、メモリアレイ１
１０中の１６個のメモリセルを選択できる。
【００４７】半導体記憶装置１００は、さらに、メモリ
アレイ１１０内で選択されたメモリセルに対して、デー
タビットＤ０〜Ｄ１５の書込およびデータビットＱ１〜
Ｑ１５の読出を実行するためのデータ入出力回路１３０
を備える。データ入出力回路１３０は、書込制御信号Ｗ
ＲＴに制御されて、入力されたデータ信号の各データビ
ットＤ０〜Ｄ１５をメモリアレイ１１０中の選択された
メモリセルに書込むためのライトバッファ１３２と、メ
モリアレイ１１０中の選択されたメモリセルから読出さ
れた記憶データを増幅してデータビットＱ０〜Ｄ１５を
出力するセンスアンプ回路１３４とを含む。
アレイ１１０内で選択されたメモリセルに対して、デー
タビットＤ０〜Ｄ１５の書込およびデータビットＱ１〜
Ｑ１５の読出を実行するためのデータ入出力回路１３０
を備える。データ入出力回路１３０は、書込制御信号Ｗ
ＲＴに制御されて、入力されたデータ信号の各データビ
ットＤ０〜Ｄ１５をメモリアレイ１１０中の選択された
メモリセルに書込むためのライトバッファ１３２と、メ
モリアレイ１１０中の選択されたメモリセルから読出さ
れた記憶データを増幅してデータビットＱ０〜Ｄ１５を
出力するセンスアンプ回路１３４とを含む。
【００４８】半導体記憶装置１００はさらに、アドレス
入力イネーブル信号／ＡＤｅを受けるバッファ１４０
と、データ入出力イネーブル信号／ＤＱｅを受けるバッ
ファ１４２と、多機能ピンに入力された信号を受ける入
力バッファ１４４と、多機能ピンから出力されるデータ
を発生する出力バッファ１４６とを備える。
入力イネーブル信号／ＡＤｅを受けるバッファ１４０
と、データ入出力イネーブル信号／ＤＱｅを受けるバッ
ファ１４２と、多機能ピンに入力された信号を受ける入
力バッファ１４４と、多機能ピンから出力されるデータ
を発生する出力バッファ１４６とを備える。
【００４９】半導体記憶装置１００は、さらに、アドレ
ス入力イネーブル信号／ＡＤｅの活性状態（Ｌレベル）
時において動作し、入力バッファ１４４を介して与えら
れる多機能ピンＭＰＡ０に入力された信号レベルをアド
レスビットＡＤＤ０としてアドレスデコーダ１２０に伝
達するためのアドレスレジスタ１５０を備える。
ス入力イネーブル信号／ＡＤｅの活性状態（Ｌレベル）
時において動作し、入力バッファ１４４を介して与えら
れる多機能ピンＭＰＡ０に入力された信号レベルをアド
レスビットＡＤＤ０としてアドレスデコーダ１２０に伝
達するためのアドレスレジスタ１５０を備える。
【００５０】半導体記憶装置１００は、さらに、データ
入出力イネーブル信号／ＤＱｅおよび入出力制御信号／
ＷＥに応答して動作するデータ入力レジスタ１６０およ
びデータ出力レジスタ１７０を備える。
入出力イネーブル信号／ＤＱｅおよび入出力制御信号／
ＷＥに応答して動作するデータ入力レジスタ１６０およ
びデータ出力レジスタ１７０を備える。
【００５１】入出力制御信号／ＷＥは、データ入出力時
において、データ読出およびデータ書込のいずれが実行
されるかを示す信号であって、その信号レベルは、デー
タ書込時においてはＬレベルに設定され、データ読出時
においてはＨレベルに設定される。
において、データ読出およびデータ書込のいずれが実行
されるかを示す信号であって、その信号レベルは、デー
タ書込時においてはＬレベルに設定され、データ読出時
においてはＨレベルに設定される。
【００５２】データ入力レジスタ１６０は、データ入出
力イネーブル信号／ＤＱｅが活性状態（Ｌレベル）であ
って、かつ入出力制御信号／ＷＥがＬレベルである場合
に動作し、入力バッファ１４４を介して与えられる多機
能ピン入力ピンＭＰＡ０への入力信号レベルをデータビ
ットＤ０としてライトバッファ１３２に伝達する。
力イネーブル信号／ＤＱｅが活性状態（Ｌレベル）であ
って、かつ入出力制御信号／ＷＥがＬレベルである場合
に動作し、入力バッファ１４４を介して与えられる多機
能ピン入力ピンＭＰＡ０への入力信号レベルをデータビ
ットＤ０としてライトバッファ１３２に伝達する。
【００５３】データ出力レジスタ１７０は、データ入出
力イネーブル信号／ＤＱｅが活性状態（Ｌレベル）であ
り、かつ入出力制御信号／ＷＥがＨレベルである場合に
動作し、センスアンプ回路１３４より出力されたデータ
ビットＱ０を出力バッファ１４６を介して多機能ピンＭ
ＰＡ０に出力する。
力イネーブル信号／ＤＱｅが活性状態（Ｌレベル）であ
り、かつ入出力制御信号／ＷＥがＨレベルである場合に
動作し、センスアンプ回路１３４より出力されたデータ
ビットＱ０を出力バッファ１４６を介して多機能ピンＭ
ＰＡ０に出力する。
【００５４】図３においては、矢印によってアドレス入
力時の信号経路が示される。アドレス入力時において
は、アドレス入力イネーブル信号／ＡＤｅは活性状態
（Ｌレベル）であり、データ入出力イネーブル信号／Ｄ
Ｑｅは非活性状態（Ｈレベル）とされるので、アドレス
レジスタ１５０が動作状態（ＯＮ）となる一方で、デー
タ入力レジスタおよびデータ出力レジスタは非動作状態
（ＯＦＦ）とされる。したがって、多機能ピンＭＰＡ０
に入力された信号は、入力バッファ１４４およびアドレ
スレジスタ１５０によって、アドレスビットＡＤＤ０と
してアドレスデコーダ１２０に伝達される。
力時の信号経路が示される。アドレス入力時において
は、アドレス入力イネーブル信号／ＡＤｅは活性状態
（Ｌレベル）であり、データ入出力イネーブル信号／Ｄ
Ｑｅは非活性状態（Ｈレベル）とされるので、アドレス
レジスタ１５０が動作状態（ＯＮ）となる一方で、デー
タ入力レジスタおよびデータ出力レジスタは非動作状態
（ＯＦＦ）とされる。したがって、多機能ピンＭＰＡ０
に入力された信号は、入力バッファ１４４およびアドレ
スレジスタ１５０によって、アドレスビットＡＤＤ０と
してアドレスデコーダ１２０に伝達される。
【００５５】その他の多機能ピンＭＰＡ１〜ＭＰＡ１５
に対しても、同様にアドレスレジスタ、データ入力レジ
スタおよびデータ出力レジスタが設けられる。以上のよ
うな構成とすることによって、アドレスデコーダ１２０
は多機能ピンＭＰＡ０より各アドレスビットＡＤＤ０〜
ＡＤＤ１５を受けることができる。同様に、データ入出
力回路１３０によってメモリアレイ１１０との間で入出
力が処理されるデータビットＤ０〜Ｄ１５およびＱ０〜
Ｑ１５は、多機能ピンＭＰＡ０〜ＭＰＡ１５をそれぞれ
介して、外部との間で授受される。
に対しても、同様にアドレスレジスタ、データ入力レジ
スタおよびデータ出力レジスタが設けられる。以上のよ
うな構成とすることによって、アドレスデコーダ１２０
は多機能ピンＭＰＡ０より各アドレスビットＡＤＤ０〜
ＡＤＤ１５を受けることができる。同様に、データ入出
力回路１３０によってメモリアレイ１１０との間で入出
力が処理されるデータビットＤ０〜Ｄ１５およびＱ０〜
Ｑ１５は、多機能ピンＭＰＡ０〜ＭＰＡ１５をそれぞれ
介して、外部との間で授受される。
【００５６】図４は、アドレスレジスタ１５０の構成を
示す回路図である。図４を参照して、アドレスレジスタ
１５０は、アドレス入力イネーブル信号／ＡＤｅに応答
して入力バッファ１４４から出力される信号レベルをラ
ッチ回路１５２に伝達するトランスファゲートＴＧ１０
と、トランスファゲートＴＧ１０によって伝達された信
号レベルを保持し、アドレスビットＡＤＤ０として出力
するラッチ回路１５２とを含む。このような構成とする
ことにより、アドレス入力イネーブル信号／ＡＤｅが活
性化されたレートにおいて、多機能ピンＭＰＡ０に入力
アドレスビットＡＤＤ０をアドレスデコーダ１２０に伝
達することができる。
示す回路図である。図４を参照して、アドレスレジスタ
１５０は、アドレス入力イネーブル信号／ＡＤｅに応答
して入力バッファ１４４から出力される信号レベルをラ
ッチ回路１５２に伝達するトランスファゲートＴＧ１０
と、トランスファゲートＴＧ１０によって伝達された信
号レベルを保持し、アドレスビットＡＤＤ０として出力
するラッチ回路１５２とを含む。このような構成とする
ことにより、アドレス入力イネーブル信号／ＡＤｅが活
性化されたレートにおいて、多機能ピンＭＰＡ０に入力
アドレスビットＡＤＤ０をアドレスデコーダ１２０に伝
達することができる。
【００５７】アドレスデコーダ１２０は、他の多機能ピ
ンに対して設けられたアドレスレジスタからも同様にア
ドレスビットを受けて、アドレスビットＡＤＤ０〜ＡＤ
Ｄ１５に応じて、メモリアレイ１１０中の読出／書込の
対象となるメモリセル群を選択する。
ンに対して設けられたアドレスレジスタからも同様にア
ドレスビットを受けて、アドレスビットＡＤＤ０〜ＡＤ
Ｄ１５に応じて、メモリアレイ１１０中の読出／書込の
対象となるメモリセル群を選択する。
【００５８】図５は、データ入力レジスタ１６０の構成
を示す回路図である。図５を参照して、データ入力レジ
スタ１６０は、データ入出力イネーブル信号／ＤＱｅお
よび入出力制御信号／ＷＥに応答して入力バッファ１４
４から出力される信号レベルをラッチ回路１６２に伝達
するトランスファゲートＴＧ１２と、トランスファゲー
トＴＧ１２によって伝達された信号レベルをデータビッ
トＤ０として出力するラッチ回路１６２とを含む。
を示す回路図である。図５を参照して、データ入力レジ
スタ１６０は、データ入出力イネーブル信号／ＤＱｅお
よび入出力制御信号／ＷＥに応答して入力バッファ１４
４から出力される信号レベルをラッチ回路１６２に伝達
するトランスファゲートＴＧ１２と、トランスファゲー
トＴＧ１２によって伝達された信号レベルをデータビッ
トＤ０として出力するラッチ回路１６２とを含む。
【００５９】データ入力レジスタ１６０は、データ入出
力イネーブル信号／ＤＱｅが活性化（Ｌレベル）された
レートにおいて、データ入出力制御信号／ＷＥがＬレベ
ルに設定されている場合、すなわちデータ書込が指示さ
れている場合において、入力バッファ１４４の出力する
信号レベルを取込んで、ラッチ回路１６２によって保持
する。この結果、データ書込時において多機能ピンＭＰ
Ａ０に入力されたデータビットＤ０をライトバッファ１
３２に伝達することができる。
力イネーブル信号／ＤＱｅが活性化（Ｌレベル）された
レートにおいて、データ入出力制御信号／ＷＥがＬレベ
ルに設定されている場合、すなわちデータ書込が指示さ
れている場合において、入力バッファ１４４の出力する
信号レベルを取込んで、ラッチ回路１６２によって保持
する。この結果、データ書込時において多機能ピンＭＰ
Ａ０に入力されたデータビットＤ０をライトバッファ１
３２に伝達することができる。
【００６０】ライトバッファ１３２は、他の多機能ピン
に対して設けられた、同様の構成を有するデータ入力レ
ジスタからも同様にデータビットを受けて、メモリアレ
イ１１０中の、アドレスデコーダ１２０によって選択さ
れたメモリセル群に対して、データビットＤ０〜Ｄ１５
をそれぞれ書込む。
に対して設けられた、同様の構成を有するデータ入力レ
ジスタからも同様にデータビットを受けて、メモリアレ
イ１１０中の、アドレスデコーダ１２０によって選択さ
れたメモリセル群に対して、データビットＤ０〜Ｄ１５
をそれぞれ書込む。
【００６１】図６は、データ出力レジスタ１７０の構成
を示す回路図である。図６を参照して、データ出力レジ
スタ１７０は、センスアンプ回路１３４が出力する読出
データのデータビットＱ０の信号レベルを保持するラッ
チ回路１７２と、データ入出力イネーブル信号／ＤＱｅ
および入出力制御信号／ＷＥに応答してラッチ回路１７
２の保持するデータを出力バッファ１４６に伝達するト
ランスファゲートＴＧ１４とを含む。
を示す回路図である。図６を参照して、データ出力レジ
スタ１７０は、センスアンプ回路１３４が出力する読出
データのデータビットＱ０の信号レベルを保持するラッ
チ回路１７２と、データ入出力イネーブル信号／ＤＱｅ
および入出力制御信号／ＷＥに応答してラッチ回路１７
２の保持するデータを出力バッファ１４６に伝達するト
ランスファゲートＴＧ１４とを含む。
【００６２】データ出力レジスタ１７０は、センスアン
プ回路１３４の出力する信号レベルを取込んでラッチ回
路１７２によって保持し、データ入出力イネーブル信号
／ＤＱｅが活性化（Ｌレベル）されたレートにおいて、
データ入出力制御信号／ＷＥがＨレベルに設定されてい
る場合、すなわちデータ読出が指示されている場合に、
ラッチ回路１７２に保持されたデータを出力バッファ１
４６を介して多機能ピンＭＰＡ０に出力する。この結
果、多機能ピンＭＰＡ０は、データ読出時におセンスア
ンプ回路１３４の出力するデータビットＱ０を出力する
ことができる。
プ回路１３４の出力する信号レベルを取込んでラッチ回
路１７２によって保持し、データ入出力イネーブル信号
／ＤＱｅが活性化（Ｌレベル）されたレートにおいて、
データ入出力制御信号／ＷＥがＨレベルに設定されてい
る場合、すなわちデータ読出が指示されている場合に、
ラッチ回路１７２に保持されたデータを出力バッファ１
４６を介して多機能ピンＭＰＡ０に出力する。この結
果、多機能ピンＭＰＡ０は、データ読出時におセンスア
ンプ回路１３４の出力するデータビットＱ０を出力する
ことができる。
【００６３】センスアンプ回路１３４は、他の多機能ピ
ンに対して設けられる、同様の構成を有するデータ出力
レジスタに対しても同様にデータビットを出力する。こ
れにより、メモリアレイ１１０中の、アドレスデコーダ
１２０によって選択されたメモリセル群から読出された
データビットＱ０〜Ｑ１５は、対応する多機能ピンから
それぞれ出力される。
ンに対して設けられる、同様の構成を有するデータ出力
レジスタに対しても同様にデータビットを出力する。こ
れにより、メモリアレイ１１０中の、アドレスデコーダ
１２０によって選択されたメモリセル群から読出された
データビットＱ０〜Ｑ１５は、対応する多機能ピンから
それぞれ出力される。
【００６４】図７は、データ読出および書込時における
信号伝達経路を説明する図である。図７（ａ）は、半導
体記憶装置１００のデータ書込時における信号の流れを
示す図である。データ書込時においては、アドレス入力
イネーブル信号／ＡＤｅは非活性（Ｈレベル）化され、
データ入出力イネーブル信号／ＤＱｅが活性化（Ｌレベ
ル）される。また、メモリアレイへの書込を実行するた
めに入出力制御信号／ＷＥはＬレベルに設定される。
信号伝達経路を説明する図である。図７（ａ）は、半導
体記憶装置１００のデータ書込時における信号の流れを
示す図である。データ書込時においては、アドレス入力
イネーブル信号／ＡＤｅは非活性（Ｈレベル）化され、
データ入出力イネーブル信号／ＤＱｅが活性化（Ｌレベ
ル）される。また、メモリアレイへの書込を実行するた
めに入出力制御信号／ＷＥはＬレベルに設定される。
【００６５】これに応じて、データ入力レジスタ１６０
は動作状態（ＯＮ）とされ、アドレスレジスタ１５０お
よびデータ出力レジスタ１７０は非動作状態（ＯＦＦ）
とされる。したがって、データ入力時においては、多機
能ピンＭＰＡ０に入力された信号は、入力バッファ１４
４およびデータ入力レジスタ１６０を介して、データビ
ットＤ０としてライトバッファ１３２に伝達される。
は動作状態（ＯＮ）とされ、アドレスレジスタ１５０お
よびデータ出力レジスタ１７０は非動作状態（ＯＦＦ）
とされる。したがって、データ入力時においては、多機
能ピンＭＰＡ０に入力された信号は、入力バッファ１４
４およびデータ入力レジスタ１６０を介して、データビ
ットＤ０としてライトバッファ１３２に伝達される。
【００６６】ＭＰＡ０以外の他の多機能ピンＭＰＡ１〜
ＭＰＡ１５に対しても、対応するデータ入力レジスタの
それぞれによって同様の動作が実行される。この結果、
データ入出力イネーブル信号／ＤＱｅが活性化（Ｌレベ
ル）されたレートにおいて、データ入出力制御信号／Ｗ
ＥがＬレベルに設定されるデータ書込時においては、多
機能ピンＭＰＡ０〜ＭＰＡ１５より入力された信号が、
データビットＤ０〜Ｄ１５としてメモリアレイに書込ま
れる。
ＭＰＡ１５に対しても、対応するデータ入力レジスタの
それぞれによって同様の動作が実行される。この結果、
データ入出力イネーブル信号／ＤＱｅが活性化（Ｌレベ
ル）されたレートにおいて、データ入出力制御信号／Ｗ
ＥがＬレベルに設定されるデータ書込時においては、多
機能ピンＭＰＡ０〜ＭＰＡ１５より入力された信号が、
データビットＤ０〜Ｄ１５としてメモリアレイに書込ま
れる。
【００６７】図７（ｂ）は、半導体記憶装置１００にお
けるデータ読出時の信号伝達経路を示す図である。
けるデータ読出時の信号伝達経路を示す図である。
【００６８】データ読出時においては、データ書込時と
同様に、アドレス入力イネーブル信号／ＡＤｅが非活性
状態（Ｈレベル）とされ、データ入出力イネーブル信号
／ＤＱｅが活性状態（Ｌレベル）とされる一方で、入出
力制御信号／ＷＥは、メモリアレイへの読出動作を指示
するためにＨレベルに設定される。
同様に、アドレス入力イネーブル信号／ＡＤｅが非活性
状態（Ｈレベル）とされ、データ入出力イネーブル信号
／ＤＱｅが活性状態（Ｌレベル）とされる一方で、入出
力制御信号／ＷＥは、メモリアレイへの読出動作を指示
するためにＨレベルに設定される。
【００６９】これに応じて、データ入力レジスタ１６０
とデータ出力レジスタのオンオフが入替わり、データ出
力レジスタ１７０が動作状態（ＯＮ）とされる一方で、
データ入力レジスタ１６０は非動作状態（ＯＦＦ）とさ
れる。アドレスレジスタ１５０は非動作状態（ＯＦＦ）
のままである。したがって、データ出力時においてはセ
ンスアンプ回路１３４によって読出されたデータビット
Ｑ０は、データ出力レジスタ１７０および出力バッファ
１４６を経由して多機能ピンＭＰＡ０より出力される。
とデータ出力レジスタのオンオフが入替わり、データ出
力レジスタ１７０が動作状態（ＯＮ）とされる一方で、
データ入力レジスタ１６０は非動作状態（ＯＦＦ）とさ
れる。アドレスレジスタ１５０は非動作状態（ＯＦＦ）
のままである。したがって、データ出力時においてはセ
ンスアンプ回路１３４によって読出されたデータビット
Ｑ０は、データ出力レジスタ１７０および出力バッファ
１４６を経由して多機能ピンＭＰＡ０より出力される。
【００７０】ＭＰＡ０以外の他の多機能ピンＭＰＡ１〜
ＭＰＡ１５においても、対応するデータ出力レジスタに
よって同様の動作が実行される。この結果、データ読出
時においては、データビットＱ０〜Ｑ１５が、データ入
出力制御信号／ＷＥがＨレベルに設定され、かつデータ
入出力イネーブル信号／ＤＱｅが活性化（Ｌレベル）さ
れたレートにおいて、多機能ピンＭＰＡ０〜ＭＰＡ１５
から出力される。
ＭＰＡ１５においても、対応するデータ出力レジスタに
よって同様の動作が実行される。この結果、データ読出
時においては、データビットＱ０〜Ｑ１５が、データ入
出力制御信号／ＷＥがＨレベルに設定され、かつデータ
入出力イネーブル信号／ＤＱｅが活性化（Ｌレベル）さ
れたレートにおいて、多機能ピンＭＰＡ０〜ＭＰＡ１５
から出力される。
【００７１】なお、実施の形態１においては、アドレス
信号のビット数と入出力信号のビット数が等しい場合を
例として説明したが、実施の形態１の適用は、このよう
な場合に必ずしも限定されるものではない。すなわち、
実施の形態１に示す多機能ピンおよび各レジスタ回路の
構成の適用は、アドレス信号と入出力データ信号とのビ
ット数が異なる場合であっても、１ビットのアドレスビ
ットの入力と１ビットのデータビットの入出力とを統合
して実行する多機能ピンを有する構成について適用する
ことが可能である。
信号のビット数と入出力信号のビット数が等しい場合を
例として説明したが、実施の形態１の適用は、このよう
な場合に必ずしも限定されるものではない。すなわち、
実施の形態１に示す多機能ピンおよび各レジスタ回路の
構成の適用は、アドレス信号と入出力データ信号とのビ
ット数が異なる場合であっても、１ビットのアドレスビ
ットの入力と１ビットのデータビットの入出力とを統合
して実行する多機能ピンを有する構成について適用する
ことが可能である。
【００７２】また、本発明においては、アドレスデコー
ドイネーブル信号／ＡＤｅおよびデータ入出力イネーブ
ル信号／ＤＱｅを独立した制御信号として外部から与え
る構成としているため、非同期式の半導体記憶装置にお
いても、アドレスピンとＤＱピンとの機能の統合を図る
ことができる。
ドイネーブル信号／ＡＤｅおよびデータ入出力イネーブ
ル信号／ＤＱｅを独立した制御信号として外部から与え
る構成としているため、非同期式の半導体記憶装置にお
いても、アドレスピンとＤＱピンとの機能の統合を図る
ことができる。
【００７３】［実施の形態２］実施の形態２において
は、アドレス信号のビット数が入出力データ信号のビッ
ト数よりも多い場合において、両者を効果的に統合して
取り扱うことが可能な多機能ピンおよび、これに対応し
て設けられる各レジスタ回路の構成について説明する。
は、アドレス信号のビット数が入出力データ信号のビッ
ト数よりも多い場合において、両者を効果的に統合して
取り扱うことが可能な多機能ピンおよび、これに対応し
て設けられる各レジスタ回路の構成について説明する。
【００７４】図８は、本発明の実施の形態２に従う半導
体記憶装置２００のピン配置を説明するためのチップ外
観図である。
体記憶装置２００のピン配置を説明するためのチップ外
観図である。
【００７５】図８（ａ）には、比較のために、アドレス
ピンＡ０〜Ａ１３によって入力される１４ビットのアド
レス信号に応答して、ＤＱピンＤＱ０〜ＤＱ７によって
８ビットのデータ信号の入出力を実行する従来の技術の
半導体記憶装置５１０のピン配置が示される。実施の形
態２に従う半導体記憶装置２００は、２個のアドレスピ
ンおよび１個のＤＱピンの機能を統合した多機能ピンを
有することを特徴とする。
ピンＡ０〜Ａ１３によって入力される１４ビットのアド
レス信号に応答して、ＤＱピンＤＱ０〜ＤＱ７によって
８ビットのデータ信号の入出力を実行する従来の技術の
半導体記憶装置５１０のピン配置が示される。実施の形
態２に従う半導体記憶装置２００は、２個のアドレスピ
ンおよび１個のＤＱピンの機能を統合した多機能ピンを
有することを特徴とする。
【００７６】図８（ｂ）に示すように、アドレスピンＡ
０〜Ａ１３およびＤＱピンＤＱ０〜ＤＱ７に代えて、多
機能ピンＭＰＢ０〜ＭＰＢ７が設けられる。多機能ピン
のうちＭＰＢＰ０〜ＭＰＢ５の各々は、２ビットのアド
レスビットの入力と１ビットのデータビットの入出力と
を実行する。たとえば、多機能ピンＭＰＢ０において
は、アドレスピンＡ０およびＡ１に入力されるべきアド
レスビットとＤＱピンＤＱ０によって入出力されるべき
データビットとが取り扱われる。また、アドレスビット
数が１４であるのに対して、多機能ピン数は８であるの
で、２ビットのアドレスビットが入力されるＭＰＢ０〜
ＭＰＢ５の他に、ＭＰＢ６，ＭＰＢ７のように、アドレ
スビットは１ビットしか入力されない多機能ピンも混在
する構成となる。
０〜Ａ１３およびＤＱピンＤＱ０〜ＤＱ７に代えて、多
機能ピンＭＰＢ０〜ＭＰＢ７が設けられる。多機能ピン
のうちＭＰＢＰ０〜ＭＰＢ５の各々は、２ビットのアド
レスビットの入力と１ビットのデータビットの入出力と
を実行する。たとえば、多機能ピンＭＰＢ０において
は、アドレスピンＡ０およびＡ１に入力されるべきアド
レスビットとＤＱピンＤＱ０によって入出力されるべき
データビットとが取り扱われる。また、アドレスビット
数が１４であるのに対して、多機能ピン数は８であるの
で、２ビットのアドレスビットが入力されるＭＰＢ０〜
ＭＰＢ５の他に、ＭＰＢ６，ＭＰＢ７のように、アドレ
スビットは１ビットしか入力されない多機能ピンも混在
する構成となる。
【００７７】半導体記憶装置２００は、半導体記憶装置
１００の場合と同様に、アドレス入力イネーブル信号／
ＡＤｅおよびデータ入出力イネーブル信号／ＤＱｅを入
力するためのピンをさらに備える。
１００の場合と同様に、アドレス入力イネーブル信号／
ＡＤｅおよびデータ入出力イネーブル信号／ＤＱｅを入
力するためのピンをさらに備える。
【００７８】このように図８の例においては、多機能ピ
ンによってアドレス入力ピンとデータ入出力ピンの機能
を統合することにより、アドレス入力イネーブル信号／
ＡＤｅおよびデータ入出力イネーブル信号／ＤＱｅを入
力するためのピンが２個増える一方で、アドレスピンお
よびデータ入出力ピンを１４個削減できるので、トータ
ルのピン数を１２削減することが可能となる。
ンによってアドレス入力ピンとデータ入出力ピンの機能
を統合することにより、アドレス入力イネーブル信号／
ＡＤｅおよびデータ入出力イネーブル信号／ＤＱｅを入
力するためのピンが２個増える一方で、アドレスピンお
よびデータ入出力ピンを１４個削減できるので、トータ
ルのピン数を１２削減することが可能となる。
【００７９】図９は、半導体記憶装置２００におけるア
ドレス入力およびデータ入出力を説明するタイミングチ
ャートである。図９においては、多機能ピンのうちＭＰ
Ｂ０（２ビットのアドレスビットを入力）をおよびＭＰ
Ｂ６（１ビットのアドレスビットを入力）における入出
力動作について代表的に説明する。
ドレス入力およびデータ入出力を説明するタイミングチ
ャートである。図９においては、多機能ピンのうちＭＰ
Ｂ０（２ビットのアドレスビットを入力）をおよびＭＰ
Ｂ６（１ビットのアドレスビットを入力）における入出
力動作について代表的に説明する。
【００８０】図９（ａ）は、データ書込時における半導
体記憶装置２００のアドレス入力およびデータ入出力を
説明するためのタイミングチャートである。
体記憶装置２００のアドレス入力およびデータ入出力を
説明するためのタイミングチャートである。
【００８１】第１レートにおいてはアドレス入力イネー
ブル信号／ＡＤｅが活性化され、多機能ピンにアドレス
信号ＡＤＤ（Ａ）のアドレスビットの一部がそれぞれ入
力される。多機能ピンＭＰＢ０には、アドレス信号ＡＤ
Ｄ（Ａ）のうちアドレスビットＡＤＤ０（Ａ）が入力さ
れ、多機能ピンＭＰＢ６には、アドレスビットＡＤＤ１
２（Ａ）が入力される。
ブル信号／ＡＤｅが活性化され、多機能ピンにアドレス
信号ＡＤＤ（Ａ）のアドレスビットの一部がそれぞれ入
力される。多機能ピンＭＰＢ０には、アドレス信号ＡＤ
Ｄ（Ａ）のうちアドレスビットＡＤＤ０（Ａ）が入力さ
れ、多機能ピンＭＰＢ６には、アドレスビットＡＤＤ１
２（Ａ）が入力される。
【００８２】次に、第２レートにおいてアドレス入力イ
ネーブル信号／ＡＤｅが再び活性化されると、多機能ピ
ンにアドレス信号ＡＤＤ（Ａ）のアドレスビットの残り
がそれぞれ入力される。多機能ピンＭＰＡ０には、アド
レス信号ＡＤＤ（Ａ）のうちアドレスビットＡＤＤ１
（Ａ）が入力される。一方、多機能ピンＭＰＢ６には、
１ビットのアドレスビットしか割り当てられていないた
め、このレートにおいては、アドレスビットの入力は行
なわれない。
ネーブル信号／ＡＤｅが再び活性化されると、多機能ピ
ンにアドレス信号ＡＤＤ（Ａ）のアドレスビットの残り
がそれぞれ入力される。多機能ピンＭＰＡ０には、アド
レス信号ＡＤＤ（Ａ）のうちアドレスビットＡＤＤ１
（Ａ）が入力される。一方、多機能ピンＭＰＢ６には、
１ビットのアドレスビットしか割り当てられていないた
め、このレートにおいては、アドレスビットの入力は行
なわれない。
【００８３】第３レートにおいてデータ入出力イネーブ
ル信号／ＤＱｅが活性化されると、多機能ピンＭＰＢ０
〜ＭＰＢ７には、アドレス信号ＡＤＤ（Ａ）に書込まれ
るデータ信号Ｄ（Ａ）の各ビットが入力される。多機能
ピンＭＰＢ０には、データ信号Ｄ（Ａ）のうちデータビ
ットＤ０（Ａ）が入力され、多機能ピンＭＰＢ６には、
データビットＤ５（Ａ）が入力される。
ル信号／ＤＱｅが活性化されると、多機能ピンＭＰＢ０
〜ＭＰＢ７には、アドレス信号ＡＤＤ（Ａ）に書込まれ
るデータ信号Ｄ（Ａ）の各ビットが入力される。多機能
ピンＭＰＢ０には、データ信号Ｄ（Ａ）のうちデータビ
ットＤ０（Ａ）が入力され、多機能ピンＭＰＢ６には、
データビットＤ５（Ａ）が入力される。
【００８４】第４および第５レートにおいて、同様にア
ドレス信号ＡＤＤ（Ｂ）の入力が実行され、第６レート
において、これに対応するデータ信号Ｄ（Ｂ）の入力が
同様に実行される。
ドレス信号ＡＤＤ（Ｂ）の入力が実行され、第６レート
において、これに対応するデータ信号Ｄ（Ｂ）の入力が
同様に実行される。
【００８５】次に、図９（ｂ）によって、データ書込時
における半導体記憶装置２００のアドレス入力およびデ
ータ入出力を説明する。
における半導体記憶装置２００のアドレス入力およびデ
ータ入出力を説明する。
【００８６】図９（ｂ）を参照して、第１レートにおい
てはアドレス入力イネーブル信号／ＡＤｅが活性化さ
れ、多機能ピンに読出動作の対象となるアドレス信号Ａ
ＤＤ（Ｃ）のアドレスビットの一部がそれぞれ入力され
る。多機能ピンＭＰＢ０には、アドレス信号ＡＤＤ
（Ｃ）のうちアドレスビットＡＤＤ０（Ｃ）が入力さ
れ、多機能ピンＭＰＢ６には、アドレスビットＡＤＤ１
２（Ｃ）が入力される。
てはアドレス入力イネーブル信号／ＡＤｅが活性化さ
れ、多機能ピンに読出動作の対象となるアドレス信号Ａ
ＤＤ（Ｃ）のアドレスビットの一部がそれぞれ入力され
る。多機能ピンＭＰＢ０には、アドレス信号ＡＤＤ
（Ｃ）のうちアドレスビットＡＤＤ０（Ｃ）が入力さ
れ、多機能ピンＭＰＢ６には、アドレスビットＡＤＤ１
２（Ｃ）が入力される。
【００８７】次に、第２レートにおいてアドレス入力イ
ネーブル信号／ＡＤｅが再び活性化されると、多機能ピ
ンにアドレス信号ＡＤＤ（Ｃ）のアドレスビットの残り
がそれぞれ入力される。多機能ピンＭＰＡ０には、アド
レス信号ＡＤＤ（Ｃ）のうちアドレスビットＡＤＤ１
（Ｃ）が入力される。一方、多機能ピンＭＰＢ６には、
１ビットのアドレスビットしか割り当てられていないた
め、データ書込時と同様に、このレートにおいては、ア
ドレスビットの入力は行なわれない。
ネーブル信号／ＡＤｅが再び活性化されると、多機能ピ
ンにアドレス信号ＡＤＤ（Ｃ）のアドレスビットの残り
がそれぞれ入力される。多機能ピンＭＰＡ０には、アド
レス信号ＡＤＤ（Ｃ）のうちアドレスビットＡＤＤ１
（Ｃ）が入力される。一方、多機能ピンＭＰＢ６には、
１ビットのアドレスビットしか割り当てられていないた
め、データ書込時と同様に、このレートにおいては、ア
ドレスビットの入力は行なわれない。
【００８８】続いて、第３レートにおいてデータ入出力
イネーブル信号／ＤＱｅが活性化されると、メモリセル
アレイに対して読出動作が実行され、アドレス信号ＡＤ
Ｄ（Ｃ）に対応するデータ信号Ｑ（Ｃ）が各多機能ピン
から出力される。多機能ピンＭＰＢ０からは、データ信
号Ｑ（Ｃ）のうちデータビットＱ０（Ｃ）が出力され、
多機能ピンＭＰＢ６からは、データビットＱ５（Ｃ）が
出力される。
イネーブル信号／ＤＱｅが活性化されると、メモリセル
アレイに対して読出動作が実行され、アドレス信号ＡＤ
Ｄ（Ｃ）に対応するデータ信号Ｑ（Ｃ）が各多機能ピン
から出力される。多機能ピンＭＰＢ０からは、データ信
号Ｑ（Ｃ）のうちデータビットＱ０（Ｃ）が出力され、
多機能ピンＭＰＢ６からは、データビットＱ５（Ｃ）が
出力される。
【００８９】第４および第５レートにおいて、同様に、
読出の対象となるアドレス信号ＡＤＤ（Ｄ）の入力が実
行され、第６レートにおいて、これに対応するデータ信
号Ｑ（Ｄ）の出力が同様に実行される。
読出の対象となるアドレス信号ＡＤＤ（Ｄ）の入力が実
行され、第６レートにおいて、これに対応するデータ信
号Ｑ（Ｄ）の出力が同様に実行される。
【００９０】他の多機能ピンにおいても、同様に対応す
るアドレスビットの入力とデータビットの入出力とが実
行される。この結果、半導体記憶装置２００において
は、３レートを１セットとして、データ書込およびデー
タ読出動作が実行される。
るアドレスビットの入力とデータビットの入出力とが実
行される。この結果、半導体記憶装置２００において
は、３レートを１セットとして、データ書込およびデー
タ読出動作が実行される。
【００９１】図１０は、実施の形態２に従う半導体記憶
装置２００の全体構成およびアドレス入力時における信
号伝達経路を説明する概略ブロック図である。図１０に
は、多機能ピンのうち代表的にＭＰＢ０および対応する
回路が示される。
装置２００の全体構成およびアドレス入力時における信
号伝達経路を説明する概略ブロック図である。図１０に
は、多機能ピンのうち代表的にＭＰＢ０および対応する
回路が示される。
【００９２】図１０を参照して、実施の形態２に従う半
導体記憶装置２００は、実施の形態１の半導体記憶装置
１００と比較して、アドレスレジスタ１５０に代えて、
アドレスレジスタ２５０を備える点で異なる。
導体記憶装置２００は、実施の形態１の半導体記憶装置
１００と比較して、アドレスレジスタ１５０に代えて、
アドレスレジスタ２５０を備える点で異なる。
【００９３】アドレスレジスタ２５０は、多機能ピンＭ
ＰＢ０に対して２ビットのアドレスビットが入力される
ことに対応して、設けられるものである。半導体記憶装
置２００のその他の回路構成および動作については、ラ
イトバッファおよびセンスアンプ回路によって入出力さ
れるデータビット数以外については半導体記憶装置１０
０の場合と同様であるので、説明は繰返さない。
ＰＢ０に対して２ビットのアドレスビットが入力される
ことに対応して、設けられるものである。半導体記憶装
置２００のその他の回路構成および動作については、ラ
イトバッファおよびセンスアンプ回路によって入出力さ
れるデータビット数以外については半導体記憶装置１０
０の場合と同様であるので、説明は繰返さない。
【００９４】図１１は、アドレスレジスタ２５０の構成
を示す回路図である。図１１においては、多機能ピンＭ
ＰＢ０に対応して設けられるアドレスレジスタ２５０の
構成が示される。
を示す回路図である。図１１においては、多機能ピンＭ
ＰＢ０に対応して設けられるアドレスレジスタ２５０の
構成が示される。
【００９５】図１１を参照して、アドレスレジスタ２５
０は、図４に示したアドレスレジスタ１５０を２個並列
に有する構成となっている。
０は、図４に示したアドレスレジスタ１５０を２個並列
に有する構成となっている。
【００９６】アドレスレジスタ２５０は、入力バッファ
１４４を介して多機能ピンＭＰＢ０に入力された信号が
伝達されるノードとラッチ回路２５２および２５４との
間にそれぞれ接続されるトランスファゲートＴＧ２０お
よびＴＧ２２と、トランスファゲートＴＧ２０およびＴ
Ｇ２２によって伝達された信号レベルを保持するラッチ
回路２５２および２５４とを含む。
１４４を介して多機能ピンＭＰＢ０に入力された信号が
伝達されるノードとラッチ回路２５２および２５４との
間にそれぞれ接続されるトランスファゲートＴＧ２０お
よびＴＧ２２と、トランスファゲートＴＧ２０およびＴ
Ｇ２２によって伝達された信号レベルを保持するラッチ
回路２５２および２５４とを含む。
【００９７】ラッチ回路２５２および２５４は、保持す
る信号レベルをアドレスビットＡＤＤ０およびＡＤＤ１
としてそれぞれ出力する。
る信号レベルをアドレスビットＡＤＤ０およびＡＤＤ１
としてそれぞれ出力する。
【００９８】アドレスレジスタ２５０は、さらに、トラ
ンスファゲートＴＧ２０およびＴＧ２２のオンオフを制
御するための制御信号ＣＡ０およびＣＡ１を出力するア
ドレス入力制御回路２５５をさらに含む。
ンスファゲートＴＧ２０およびＴＧ２２のオンオフを制
御するための制御信号ＣＡ０およびＣＡ１を出力するア
ドレス入力制御回路２５５をさらに含む。
【００９９】アドレス入力制御回路２５５は、アドレス
デコードイネーブル信号／ＡＤｅおよびデータ入出力イ
ネーブル信号／ＤＱｅに応答して、多機能ピンＭＰＡ０
にアドレスビットＡＤＤ０が入力されている場合におい
ては、トランスファゲートＴＧ２０をオンし、アドレス
ビットＡＤＤ１が入力されている場合にはトランスファ
ゲートＴＧ２２をオンする。
デコードイネーブル信号／ＡＤｅおよびデータ入出力イ
ネーブル信号／ＤＱｅに応答して、多機能ピンＭＰＡ０
にアドレスビットＡＤＤ０が入力されている場合におい
ては、トランスファゲートＴＧ２０をオンし、アドレス
ビットＡＤＤ１が入力されている場合にはトランスファ
ゲートＴＧ２２をオンする。
【０１００】図１２は、アドレス入力制御回路２５５の
構成を説明する回路図である。図１２を参照して、アド
レス入力制御回路２５５は、アドレス入力イネーブル信
号／ＡＤｅおよびデータ入出力イネーブル信号／ＤＱｅ
を受けてカウント信号ＣＮＴを出力するカウント回路２
５７と、制御信号ＣＡ０を出力する論理ゲートＬＧ２０
と、制御信号ＣＡ１を出力する論理ゲートＬＧ２２とを
含む。
構成を説明する回路図である。図１２を参照して、アド
レス入力制御回路２５５は、アドレス入力イネーブル信
号／ＡＤｅおよびデータ入出力イネーブル信号／ＤＱｅ
を受けてカウント信号ＣＮＴを出力するカウント回路２
５７と、制御信号ＣＡ０を出力する論理ゲートＬＧ２０
と、制御信号ＣＡ１を出力する論理ゲートＬＧ２２とを
含む。
【０１０１】カウント回路２５７は、アドレス入力時に
おけるアドレスビットを区別するために、１ビットのカ
ウント信号ＣＮＴを出力する。カウント回路２５７は、
データ入出力信号／ＤＱｅが活性化されるたびごとにカ
ウント信号ＣＮＴをクリアしてＬレベルに設定するとと
もに、アドレス入力イネーブル信号／ＡＤｅが活性化
（Ｌレベルへ）された後に再び非活性化（Ｈレベルへ）
されるタイミングにおいて、カウント値を増やす。すな
わち、この場合においては、カウント信号ＣＮＴ（１ビ
ット）の信号レベルを反転する。
おけるアドレスビットを区別するために、１ビットのカ
ウント信号ＣＮＴを出力する。カウント回路２５７は、
データ入出力信号／ＤＱｅが活性化されるたびごとにカ
ウント信号ＣＮＴをクリアしてＬレベルに設定するとと
もに、アドレス入力イネーブル信号／ＡＤｅが活性化
（Ｌレベルへ）された後に再び非活性化（Ｈレベルへ）
されるタイミングにおいて、カウント値を増やす。すな
わち、この場合においては、カウント信号ＣＮＴ（１ビ
ット）の信号レベルを反転する。
【０１０２】論理ゲートＬＧ２０は、アドレス入力イネ
ーブル信号／ＡＤｅおよびカウント信号ＣＮＴの両方が
Ｌレベルである場合に、制御信号ＣＡ０を活性状態（Ｌ
レベル）として、トランスファゲートＴＧ２０をオンす
る。一方、論理ゲートＬＧ２２は、アドレス入力イネー
ブル信号／ＡＤｅがＬレベルであり、カウント信号ＣＮ
ＴがＨレベルである場合に制御信号ＣＡ１を活性状態
（Ｌレベル）として、トランスファゲートＴＧ２２をオ
ンする。
ーブル信号／ＡＤｅおよびカウント信号ＣＮＴの両方が
Ｌレベルである場合に、制御信号ＣＡ０を活性状態（Ｌ
レベル）として、トランスファゲートＴＧ２０をオンす
る。一方、論理ゲートＬＧ２２は、アドレス入力イネー
ブル信号／ＡＤｅがＬレベルであり、カウント信号ＣＮ
ＴがＨレベルである場合に制御信号ＣＡ１を活性状態
（Ｌレベル）として、トランスファゲートＴＧ２２をオ
ンする。
【０１０３】したがって、図９と対応づけて説明する
と、第１レートにおいては、制御信号ＣＡ０が活性化さ
れ、第２レートにおいては制御信号ＣＡ１が活性化され
ることになる。したがって、多機能ピンＭＰＢ０に入力
されたアドレスビットＡＤＤ０およびＡＤＤ１は、トラ
ンスファゲートＴＧ２０およびＴＧ２２のオンに応答し
て、ラッチ回路２５２および２５４にそれぞれ格納さ
れ、アドレスデコーダ１２０にそれぞれ伝達されること
となる。
と、第１レートにおいては、制御信号ＣＡ０が活性化さ
れ、第２レートにおいては制御信号ＣＡ１が活性化され
ることになる。したがって、多機能ピンＭＰＢ０に入力
されたアドレスビットＡＤＤ０およびＡＤＤ１は、トラ
ンスファゲートＴＧ２０およびＴＧ２２のオンに応答し
て、ラッチ回路２５２および２５４にそれぞれ格納さ
れ、アドレスデコーダ１２０にそれぞれ伝達されること
となる。
【０１０４】このような構成とすることにより、１つの
多機能ピンを用いて、２ビットのアドレスビットの入力
と１ビットのデータビットの入出力とを合せて実行する
ことができる。
多機能ピンを用いて、２ビットのアドレスビットの入力
と１ビットのデータビットの入出力とを合せて実行する
ことができる。
【０１０５】再び図１０を参照して、矢印によって半導
体記憶装置２００におけるアドレス入力時の信号経路が
示される。アドレス入力時においては、アドレス入力イ
ネーブル信号／ＡＤｅは活性状態（Ｌレベル）であり、
データ入出力イネーブル信号／ＤＱｅは非活性状態（Ｈ
レベル）とされるので、アドレスレジスタ１５０が動作
状態（ＯＮ）となる一方で、データ入力レジスタおよび
データ出力レジスタは非動作状態（ＯＦＦ）とされる。
したがって、多機能ピンＭＰＢ０に入力された信号は、
入力バッファ１４４およびアドレスレジスタ１５０によ
って、アドレスビットＡＤＤ０としてアドレスデコーダ
１２０に伝達される。
体記憶装置２００におけるアドレス入力時の信号経路が
示される。アドレス入力時においては、アドレス入力イ
ネーブル信号／ＡＤｅは活性状態（Ｌレベル）であり、
データ入出力イネーブル信号／ＤＱｅは非活性状態（Ｈ
レベル）とされるので、アドレスレジスタ１５０が動作
状態（ＯＮ）となる一方で、データ入力レジスタおよび
データ出力レジスタは非動作状態（ＯＦＦ）とされる。
したがって、多機能ピンＭＰＢ０に入力された信号は、
入力バッファ１４４およびアドレスレジスタ１５０によ
って、アドレスビットＡＤＤ０としてアドレスデコーダ
１２０に伝達される。
【０１０６】その他の多機能ピンＭＰＢ１〜ＭＰＢ７に
対しても、同様にアドレスレジスタ、データ入力レジス
タおよびデータ出力レジスタが設けられる。１ビットの
アドレスビットのみが入力される多機能ピンＭＰＢ６，
ＭＰＢ７に対応する各レジスタ回路については、入力が
予定されるアドレスビットに対応するラッチ回路のみを
アドレスデコーダ１２０と接続する構成とすればよい。
対しても、同様にアドレスレジスタ、データ入力レジス
タおよびデータ出力レジスタが設けられる。１ビットの
アドレスビットのみが入力される多機能ピンＭＰＢ６，
ＭＰＢ７に対応する各レジスタ回路については、入力が
予定されるアドレスビットに対応するラッチ回路のみを
アドレスデコーダ１２０と接続する構成とすればよい。
【０１０７】以上のような構成とすることによって、ア
ドレスデコーダ１２０は多機能ピンＭＰＢ０〜ＭＰＢ７
より各アドレスビットＡＤＤ０〜ＡＤＤ１３を受けるこ
とができる。また、データ入出力回路１３０によってメ
モリアレイ１１０との間で入出力が処理されるデータビ
ットＤ０〜Ｄ７およびＱ０〜Ｑ７は、多機能ピンＭＰＢ
０〜ＭＰＢ７をそれぞれ介して、外部との間で授受され
る。
ドレスデコーダ１２０は多機能ピンＭＰＢ０〜ＭＰＢ７
より各アドレスビットＡＤＤ０〜ＡＤＤ１３を受けるこ
とができる。また、データ入出力回路１３０によってメ
モリアレイ１１０との間で入出力が処理されるデータビ
ットＤ０〜Ｄ７およびＱ０〜Ｑ７は、多機能ピンＭＰＢ
０〜ＭＰＢ７をそれぞれ介して、外部との間で授受され
る。
【０１０８】図１３は、実施の形態２に従う半導体記憶
装置２００のデータ読出および書込時における信号伝達
経路を説明する図である。
装置２００のデータ読出および書込時における信号伝達
経路を説明する図である。
【０１０９】図１３（ａ）は、半導体記憶装置２００の
データ書込時における信号の流れを示す図である。デー
タ書込時においては、アドレス入力イネーブル信号／Ａ
Ｄｅは非活性（Ｈレベル）化され、データ入出力イネー
ブル信号／ＤＱｅが活性化（Ｌレベル）される。また、
データ書込時においては、メモリアレイへの書込を実行
するために入出力制御信号／ＷＥはＬレベルに設定され
る。
データ書込時における信号の流れを示す図である。デー
タ書込時においては、アドレス入力イネーブル信号／Ａ
Ｄｅは非活性（Ｈレベル）化され、データ入出力イネー
ブル信号／ＤＱｅが活性化（Ｌレベル）される。また、
データ書込時においては、メモリアレイへの書込を実行
するために入出力制御信号／ＷＥはＬレベルに設定され
る。
【０１１０】これに応じて、データ入力レジスタ１６０
は動作状態（ＯＮ）とされ、多機能ピンに入力されたデ
ータビットは、選択的にオンされたトランスファゲート
を介してライトバッファ１３２に伝達される。一方、ア
ドレスレジスタ１５０およびデータ出力レジスタ１７０
は非動作状態（ＯＦＦ）とされる。したがって、データ
入力時においては、多機能ピンＭＰＢ０に入力された信
号は、入力バッファ１４４およびデータ入力レジスタ１
６０を介して、データビットＤ０としてライトバッファ
１３２に伝達される。
は動作状態（ＯＮ）とされ、多機能ピンに入力されたデ
ータビットは、選択的にオンされたトランスファゲート
を介してライトバッファ１３２に伝達される。一方、ア
ドレスレジスタ１５０およびデータ出力レジスタ１７０
は非動作状態（ＯＦＦ）とされる。したがって、データ
入力時においては、多機能ピンＭＰＢ０に入力された信
号は、入力バッファ１４４およびデータ入力レジスタ１
６０を介して、データビットＤ０としてライトバッファ
１３２に伝達される。
【０１１１】ＭＰＢ０以外の他の多機能ピンＭＰＢ１〜
ＭＰＢ７に対しても、対応するデータ入力レジスタ回路
によって同様の動作が実行される。この結果、データ入
出力イネーブル信号／ＤＱｅが活性化（Ｌレベル）され
たレートにおいて、データ入出力制御信号／ＷＥがＬレ
ベルに設定されるデータ書込時においては、多機能ピン
ＭＰＢ０〜ＭＰＢ７より入力された信号が、データビッ
トＤ０〜Ｄ７としてメモリアレイに書込まれる。
ＭＰＢ７に対しても、対応するデータ入力レジスタ回路
によって同様の動作が実行される。この結果、データ入
出力イネーブル信号／ＤＱｅが活性化（Ｌレベル）され
たレートにおいて、データ入出力制御信号／ＷＥがＬレ
ベルに設定されるデータ書込時においては、多機能ピン
ＭＰＢ０〜ＭＰＢ７より入力された信号が、データビッ
トＤ０〜Ｄ７としてメモリアレイに書込まれる。
【０１１２】図１３（ｂ）は、半導体記憶装置２００に
おけるデータ読出時の信号伝達経路を示す図である。
おけるデータ読出時の信号伝達経路を示す図である。
【０１１３】データ読出時においては、データ書込時と
同様に、アドレス入力イネーブル信号／ＡＤｅが非活性
状態（Ｈレベル）とされ、データ入出力イネーブル信号
／ＤＱｅが活性状態（Ｌレベル）とされる一方で、入出
力制御信号／ＷＥは、メモリアレイへの読出動作を指示
するためにＨレベルに設定される。
同様に、アドレス入力イネーブル信号／ＡＤｅが非活性
状態（Ｈレベル）とされ、データ入出力イネーブル信号
／ＤＱｅが活性状態（Ｌレベル）とされる一方で、入出
力制御信号／ＷＥは、メモリアレイへの読出動作を指示
するためにＨレベルに設定される。
【０１１４】これに応じて、データ入力レジスタ１６０
とデータ出力レジスタのオンオフが入替わり、データ出
力レジスタ１７０が動作状態（ＯＮ）とされ、センスア
ンプ回路１３４から出力されたデータビットは、選択的
にオンされたトランスファゲートを介して多機能ピンに
伝達される。一方、データ入力レジスタ１６０は非動作
状態（ＯＦＦ）とされる。アドレスレジスタ１５０は非
動作状態（ＯＦＦ）のままである。したがって、データ
出力時においてはセンスアンプ回路１３４によって読出
されたデータビットＱ０は、データ出力レジスタ１７０
および出力バッファ１４６を経由して多機能ピンＭＰＢ
０より出力される。
とデータ出力レジスタのオンオフが入替わり、データ出
力レジスタ１７０が動作状態（ＯＮ）とされ、センスア
ンプ回路１３４から出力されたデータビットは、選択的
にオンされたトランスファゲートを介して多機能ピンに
伝達される。一方、データ入力レジスタ１６０は非動作
状態（ＯＦＦ）とされる。アドレスレジスタ１５０は非
動作状態（ＯＦＦ）のままである。したがって、データ
出力時においてはセンスアンプ回路１３４によって読出
されたデータビットＱ０は、データ出力レジスタ１７０
および出力バッファ１４６を経由して多機能ピンＭＰＢ
０より出力される。
【０１１５】ＭＰＢ０以外の他の多機能ピンＭＰＢ１〜
ＭＰＢ７においても、対応する各レジスタ回路によって
同様の動作が実行される。この結果、データ読出時にお
いては、データビットＱ０〜Ｑ７が、データ入出力制御
信号／ＷＥがＨレベルに設定され、かつデータ入出力イ
ネーブル信号／ＤＱｅが活性化（Ｌレベル）されたレー
トにおいて、多機能ピンＭＰＢ０〜ＭＰＢ７から出力さ
れる。
ＭＰＢ７においても、対応する各レジスタ回路によって
同様の動作が実行される。この結果、データ読出時にお
いては、データビットＱ０〜Ｑ７が、データ入出力制御
信号／ＷＥがＨレベルに設定され、かつデータ入出力イ
ネーブル信号／ＤＱｅが活性化（Ｌレベル）されたレー
トにおいて、多機能ピンＭＰＢ０〜ＭＰＢ７から出力さ
れる。
【０１１６】なお、実施の形態２に示す多機能ピンおよ
び各レジスタ回路の構成は、アドレス信号と入出力デー
タ信号とのビット数が図８に示した例とは異なる場合で
あっても、２ビットのアドレスビットの入力と１ビット
のデータビットの入出力とを統合して実行する多機能ピ
ンについて適用することが可能である。
び各レジスタ回路の構成は、アドレス信号と入出力デー
タ信号とのビット数が図８に示した例とは異なる場合で
あっても、２ビットのアドレスビットの入力と１ビット
のデータビットの入出力とを統合して実行する多機能ピ
ンについて適用することが可能である。
【０１１７】また、実施の形態３においては、多機能ピ
ンにおいて２ビットのアドレスビットと１ビットのデー
タビットの入出力を実行する構成について説明したが、
この構成は、多機能ピンにおいて、１ビットのデータビ
ットの入出力とｎビット（ｎ：３以上の自然数）のアド
レスビットの入力とを実行する構成に応用することがで
きる。この場合には、アドレスレジスタにおいて、ラッ
チ回路およびトランスファゲートのペアをｎ個並列に配
置して、カウント信号のビット数Ｌを２L≧ｎとして、
カウント信号のカウントアップに応じて順にトランスフ
ァゲートを１つずつオンする構成とすることによって対
応することが可能である。
ンにおいて２ビットのアドレスビットと１ビットのデー
タビットの入出力を実行する構成について説明したが、
この構成は、多機能ピンにおいて、１ビットのデータビ
ットの入出力とｎビット（ｎ：３以上の自然数）のアド
レスビットの入力とを実行する構成に応用することがで
きる。この場合には、アドレスレジスタにおいて、ラッ
チ回路およびトランスファゲートのペアをｎ個並列に配
置して、カウント信号のビット数Ｌを２L≧ｎとして、
カウント信号のカウントアップに応じて順にトランスフ
ァゲートを１つずつオンする構成とすることによって対
応することが可能である。
【０１１８】[実施の形態３］実施の形態２において
は、入出力データ信号のビット数がアドレス信号のビッ
ト数よりも多い場合において、両者を統合して取り扱う
ことが可能な多機能ピンおよび、これに対応して設けら
れる各レジスタ回路の構成について説明する。
は、入出力データ信号のビット数がアドレス信号のビッ
ト数よりも多い場合において、両者を統合して取り扱う
ことが可能な多機能ピンおよび、これに対応して設けら
れる各レジスタ回路の構成について説明する。
【０１１９】図１４は、実施の形態３に従う半導体記憶
装置３００のピン配置を説明するチップ外観図である。
装置３００のピン配置を説明するチップ外観図である。
【０１２０】図１４（ａ）には、比較のために、アドレ
スピンＡ０〜Ａ１１によって入力される１２ビットのア
ドレス信号に応答して、ＤＱピンＤＱ０〜ＤＱ１５によ
って１６ビットのデータ信号の入出力を実行する従来の
技術の半導体記憶装置５２０のピン配置が示される。実
施の形態３に従う半導体記憶装置３００は、２個のＤＱ
ピンおよび１個のアドレスピンの機能を統合した多機能
ピンを有することを特徴とする。
スピンＡ０〜Ａ１１によって入力される１２ビットのア
ドレス信号に応答して、ＤＱピンＤＱ０〜ＤＱ１５によ
って１６ビットのデータ信号の入出力を実行する従来の
技術の半導体記憶装置５２０のピン配置が示される。実
施の形態３に従う半導体記憶装置３００は、２個のＤＱ
ピンおよび１個のアドレスピンの機能を統合した多機能
ピンを有することを特徴とする。
【０１２１】図１４（ｂ）に示すように、アドレスピン
Ａ０〜Ａ７およびＤＱピンＤＱ０〜ＤＱ１５に代えて、
多機能ピンＭＰＣ０〜ＭＰＣ７が設けられる。多機能ピ
ンＭＰＣ０〜ＭＰＣ７の各々は、２ビットのデータビッ
トの入出力と１ビットのアドレスビットの入力とを実行
する。たとえば、多機能ピンＭＰＣ０においては、アド
レスピンＡ０に入力されるべきアドレスビットとＤＱピ
ンＤＱ０およびＤＱ１によって入出力されるべきデータ
ビットとが取り扱われる。また、アドレスビット数と多
機能ピン数との関係上、アドレスピンＡ８〜Ａ１１は機
能統合の対象とされずにそのまま残されている。
Ａ０〜Ａ７およびＤＱピンＤＱ０〜ＤＱ１５に代えて、
多機能ピンＭＰＣ０〜ＭＰＣ７が設けられる。多機能ピ
ンＭＰＣ０〜ＭＰＣ７の各々は、２ビットのデータビッ
トの入出力と１ビットのアドレスビットの入力とを実行
する。たとえば、多機能ピンＭＰＣ０においては、アド
レスピンＡ０に入力されるべきアドレスビットとＤＱピ
ンＤＱ０およびＤＱ１によって入出力されるべきデータ
ビットとが取り扱われる。また、アドレスビット数と多
機能ピン数との関係上、アドレスピンＡ８〜Ａ１１は機
能統合の対象とされずにそのまま残されている。
【０１２２】半導体記憶装置３００は、半導体記憶装置
１００の場合と同様に、アドレス入力イネーブル信号／
ＡＤｅおよびデータ入出力イネーブル信号／ＤＱｅを入
力するためのピンをさらに備える。
１００の場合と同様に、アドレス入力イネーブル信号／
ＡＤｅおよびデータ入出力イネーブル信号／ＤＱｅを入
力するためのピンをさらに備える。
【０１２３】このように、多機能ピンによって、アドレ
ス入力ピンとデータ入出力ピンの機能を統合することに
より、アドレス入力イネーブル信号／ＡＤｅおよびデー
タ入出力イネーブル信号／ＤＱｅを入力するためのピン
が２個増える一方で、アドレスピンおよびデータ入出力
ピンを１６個削減できるので、トータルのピン数を１４
削減することが可能となる。
ス入力ピンとデータ入出力ピンの機能を統合することに
より、アドレス入力イネーブル信号／ＡＤｅおよびデー
タ入出力イネーブル信号／ＤＱｅを入力するためのピン
が２個増える一方で、アドレスピンおよびデータ入出力
ピンを１６個削減できるので、トータルのピン数を１４
削減することが可能となる。
【０１２４】図１５は、半導体記憶装置３００における
アドレス入力およびデータ入出力を説明するためのタイ
ミングチャートである。
アドレス入力およびデータ入出力を説明するためのタイ
ミングチャートである。
【０１２５】図１５においては、多機能ピンのうちＭＰ
Ｃ０（２ビットのデータビットを入出力）をおよびアド
レスピンＡ９における入出力動作について代表的に説明
する。
Ｃ０（２ビットのデータビットを入出力）をおよびアド
レスピンＡ９における入出力動作について代表的に説明
する。
【０１２６】半導体記憶装置３００においては、多機能
ピンにおいて、１ビットのアドレスビットと２ビットの
データビットの合せて３ビットの入出力を実行するの
で、３レートによって１セットの書込動作が実行され
る。
ピンにおいて、１ビットのアドレスビットと２ビットの
データビットの合せて３ビットの入出力を実行するの
で、３レートによって１セットの書込動作が実行され
る。
【０１２７】図１５（ａ）は、データ書込時における半
導体記憶装置２００のアドレス入力およびデータ入出力
を説明するためのタイミングチャートである。
導体記憶装置２００のアドレス入力およびデータ入出力
を説明するためのタイミングチャートである。
【０１２８】図１５（ａ）を参照して、第１レートにお
いて、アドレスデコードイネーブル信号／ＡＤｅが活性
化され、アドレス信号ＡＤＤ（Ａ）の各ビットが入力さ
れる。多機能ピンＭＰＣ０およびアドレスピンＡ９にお
いては、それぞれアドレスビットＡＤＤ０（Ａ）および
ＡＤＤ９（Ａ）が入力される。
いて、アドレスデコードイネーブル信号／ＡＤｅが活性
化され、アドレス信号ＡＤＤ（Ａ）の各ビットが入力さ
れる。多機能ピンＭＰＣ０およびアドレスピンＡ９にお
いては、それぞれアドレスビットＡＤＤ０（Ａ）および
ＡＤＤ９（Ａ）が入力される。
【０１２９】次に、第２レートおよび第３レートにおい
て、データ入出力イネーブル信号／ＤＱｅが活性化さ
れ、データ信号の各ビットＤ０〜Ｄ１５が入力される。
これに対応して、多機能ピンＭＰＣ０においては、第２
レートにおいてデータビットＤ０（Ａ）が入力され、第
３レートにおいては、データビットＤ１（Ａ）が入力さ
れる。一方、アドレスピンＡ９は、アドレス信号のみの
入力を行なうので、データ信号は入力されない。
て、データ入出力イネーブル信号／ＤＱｅが活性化さ
れ、データ信号の各ビットＤ０〜Ｄ１５が入力される。
これに対応して、多機能ピンＭＰＣ０においては、第２
レートにおいてデータビットＤ０（Ａ）が入力され、第
３レートにおいては、データビットＤ１（Ａ）が入力さ
れる。一方、アドレスピンＡ９は、アドレス信号のみの
入力を行なうので、データ信号は入力されない。
【０１３０】第４レートから第６レートにおいても、同
様の信号入力が実行され、第４レートにおいては、アド
レスデコードイネーブル信号／ＡＤｅの活性化に応じ
て、アドレス信号ＡＤＤ（Ｂ）の各ビットが入力され、
多機能ピンＭＰＣ０およびアドレスピンＡ９において
は、それぞれアドレスビットＡＤＤ０（Ｂ）およびＡＤ
Ｄ９（Ｂ）が入力される。第５レートおよび第６レート
においては、データ信号の各ビットＤ０〜Ｄ１５が入力
される。これに対応して、データ入出力イネーブル信号
／ＤＱｅの活性化に応じて、多機能ピンＭＰＣ０におい
ては、第５レートにおいてデータビットＤ０（Ｂ）が入
力され、第６レートにおいては、データビットＤ１
（Ｂ）が入力される。一方、アドレスピンＡ９は、アド
レス信号のみの入力を行なうので、データ信号は入力さ
れない。
様の信号入力が実行され、第４レートにおいては、アド
レスデコードイネーブル信号／ＡＤｅの活性化に応じ
て、アドレス信号ＡＤＤ（Ｂ）の各ビットが入力され、
多機能ピンＭＰＣ０およびアドレスピンＡ９において
は、それぞれアドレスビットＡＤＤ０（Ｂ）およびＡＤ
Ｄ９（Ｂ）が入力される。第５レートおよび第６レート
においては、データ信号の各ビットＤ０〜Ｄ１５が入力
される。これに対応して、データ入出力イネーブル信号
／ＤＱｅの活性化に応じて、多機能ピンＭＰＣ０におい
ては、第５レートにおいてデータビットＤ０（Ｂ）が入
力され、第６レートにおいては、データビットＤ１
（Ｂ）が入力される。一方、アドレスピンＡ９は、アド
レス信号のみの入力を行なうので、データ信号は入力さ
れない。
【０１３１】図１５（ｂ）は、データ読出時における多
機能ピンＭＰＣ０およびアドレスピンＡ９の信号入出力
を示す。
機能ピンＭＰＣ０およびアドレスピンＡ９の信号入出力
を示す。
【０１３２】図１５（ｂ）を参照して、第１レートにお
いて、アドレスデコードイネーブル信号／ＡＤｅの活性
化に応じて、アドレス信号ＡＤＤ（Ｃ）が入力される。
これに対応して、多機能ピンＭＰＣ０にはアドレスビッ
トＡＤＤ０（Ｃ）が入力され、アドレスピンＡ９にはア
ドレスビットＡＤＤ９（Ｃ）が入力される。
いて、アドレスデコードイネーブル信号／ＡＤｅの活性
化に応じて、アドレス信号ＡＤＤ（Ｃ）が入力される。
これに対応して、多機能ピンＭＰＣ０にはアドレスビッ
トＡＤＤ０（Ｃ）が入力され、アドレスピンＡ９にはア
ドレスビットＡＤＤ９（Ｃ）が入力される。
【０１３３】第１レートにおいて入力されたアドレス信
号ＡＤＤ（Ｃ）に対応して、第２レートおよび第３レー
トにおいて、データ入出力イネーブル信号／ＤＱｅの活
性化に応じて、データ信号Ｑ（Ｃ）が出力される。
号ＡＤＤ（Ｃ）に対応して、第２レートおよび第３レー
トにおいて、データ入出力イネーブル信号／ＤＱｅの活
性化に応じて、データ信号Ｑ（Ｃ）が出力される。
【０１３４】多機能ピンＭＰＣ０からは、第２レートに
おいてデータビットＱ０（Ｃ）が出力され、第３レート
においてデータビットＱ１（Ｃ）が出力される。アドレ
スピンＡ９は、データ出力には使用されない。第４レー
トから第６レートにおいても、同様の動作が実行され、
アドレス信号ＡＤＤ（Ｄ）に応答したデータ信号Ｑ
（Ｄ）の出力が実行される。
おいてデータビットＱ０（Ｃ）が出力され、第３レート
においてデータビットＱ１（Ｃ）が出力される。アドレ
スピンＡ９は、データ出力には使用されない。第４レー
トから第６レートにおいても、同様の動作が実行され、
アドレス信号ＡＤＤ（Ｄ）に応答したデータ信号Ｑ
（Ｄ）の出力が実行される。
【０１３５】図１６は、半導体記憶装置３００の全体構
成およびアドレス入力時における信号伝達経路を説明す
る概略ブロック図である。
成およびアドレス入力時における信号伝達経路を説明す
る概略ブロック図である。
【０１３６】図１６を参照して、半導体記憶装置３００
は、実施の形態１の半導体記憶装置１００と比較して、
データ入力レジスタ１６０に代えてデータ入力レジスタ
３６０を備え、データ出力レジスタ１７０に代えてデー
タ出力レジスタ３７０を備える点で異なる。データ入力
レジスタ３６０およびデータ出力レジスタ３７０は、多
機能ピンＭＰＣ０に対して２ビットのデータビットが入
力されることに対応して、設けられるものである。半導
体記憶装置３００のその他の回路構成および動作につい
ては、アドレスデコーダに入力されるアドレス信号のビ
ット数以外は半導体記憶装置１００の場合と同様である
ので、説明は繰返さない。
は、実施の形態１の半導体記憶装置１００と比較して、
データ入力レジスタ１６０に代えてデータ入力レジスタ
３６０を備え、データ出力レジスタ１７０に代えてデー
タ出力レジスタ３７０を備える点で異なる。データ入力
レジスタ３６０およびデータ出力レジスタ３７０は、多
機能ピンＭＰＣ０に対して２ビットのデータビットが入
力されることに対応して、設けられるものである。半導
体記憶装置３００のその他の回路構成および動作につい
ては、アドレスデコーダに入力されるアドレス信号のビ
ット数以外は半導体記憶装置１００の場合と同様である
ので、説明は繰返さない。
【０１３７】図１７は、データ入力レジスタ３６０およ
びデータ出力レジスタ３７０の構成を説明するための回
路図である。
びデータ出力レジスタ３７０の構成を説明するための回
路図である。
【０１３８】図１７を参照して、データ入力レジスタ３
６０は、入力バッファ１４４から出力される信号レベル
をラッチするラッチ回路３６２−０および３６２−１
と、入力バッファ１４４とラッチ回路３６２−０との間
に接続されるトランスファゲートＴＧ３０−０と、入力
バッファ１４４とラッチ回路３６２−１との間に接続さ
れるトランスファゲートＴＧ３０−１とを含む。データ
入力レジスタ３６０は、さらに、トランスファゲートＴ
Ｇ３０−０およびＴＧ３０−１のオン／オフを制御する
ための制御信号ＣＷ０およびＣＷ１を出力するデータ入
力制御回路３６５とを含む。
６０は、入力バッファ１４４から出力される信号レベル
をラッチするラッチ回路３６２−０および３６２−１
と、入力バッファ１４４とラッチ回路３６２−０との間
に接続されるトランスファゲートＴＧ３０−０と、入力
バッファ１４４とラッチ回路３６２−１との間に接続さ
れるトランスファゲートＴＧ３０−１とを含む。データ
入力レジスタ３６０は、さらに、トランスファゲートＴ
Ｇ３０−０およびＴＧ３０−１のオン／オフを制御する
ための制御信号ＣＷ０およびＣＷ１を出力するデータ入
力制御回路３６５とを含む。
【０１３９】図１８は、データ入力制御回路３６５の構
成を示す回路図である。図１８を参照して、データ入力
制御回路３６５は、データ入出力イネーブル信号／ＤＱ
ｅおよびアドレス入力イネーブル信号／ＡＤｅを受けて
１ビットのカウント信号ＣＮＴの信号レベルを設定する
カウント回路３６７と、データ入出力イネーブル信号／
ＤＱｅと入出力制御信号／ＷＥの論理和演算結果を出力
する論理ゲートＬＧ５４と、カウント信号ＣＮＴおよび
論理ゲートＬＧ５４の出力に応じて、制御信号ＣＷ０を
出力する論理ゲートＬＧ５０および制御信号ＣＷ１を出
力する論理ゲートＬＧ５２とを含む。
成を示す回路図である。図１８を参照して、データ入力
制御回路３６５は、データ入出力イネーブル信号／ＤＱ
ｅおよびアドレス入力イネーブル信号／ＡＤｅを受けて
１ビットのカウント信号ＣＮＴの信号レベルを設定する
カウント回路３６７と、データ入出力イネーブル信号／
ＤＱｅと入出力制御信号／ＷＥの論理和演算結果を出力
する論理ゲートＬＧ５４と、カウント信号ＣＮＴおよび
論理ゲートＬＧ５４の出力に応じて、制御信号ＣＷ０を
出力する論理ゲートＬＧ５０および制御信号ＣＷ１を出
力する論理ゲートＬＧ５２とを含む。
【０１４０】カウント回路３６７は、アドレス入力イネ
ーブル信号／ＡＤｅが活性化されるたびごとにカウント
信号ＣＮＴをクリアしてＬレベルに設定するとともに、
データ入出力信号／ＤＱｅが活性化（Ｌレベルへ）され
た後に再び非活性化（Ｈレベルへ）されるタイミングに
おいて、カウント信号ＣＮＴの信号レベルを反転する。
ーブル信号／ＡＤｅが活性化されるたびごとにカウント
信号ＣＮＴをクリアしてＬレベルに設定するとともに、
データ入出力信号／ＤＱｅが活性化（Ｌレベルへ）され
た後に再び非活性化（Ｈレベルへ）されるタイミングに
おいて、カウント信号ＣＮＴの信号レベルを反転する。
【０１４１】データ入力制御回路３６５は、データ入出
力イネーブル信号／ＤＱｅが活性状態とされるレートに
おいて、入出力制御信号／ＷＥがＬレベルに設定されて
データ入力が指示される場合に、制御信号ＣＷ０および
ＣＷ１のいずれか一方をカウント信号ＣＮＴの信号レベ
ルに応じて活性化する。
力イネーブル信号／ＤＱｅが活性状態とされるレートに
おいて、入出力制御信号／ＷＥがＬレベルに設定されて
データ入力が指示される場合に、制御信号ＣＷ０および
ＣＷ１のいずれか一方をカウント信号ＣＮＴの信号レベ
ルに応じて活性化する。
【０１４２】再び図１７を参照して、制御信号ＣＷ０の
活性化に応答してトランスファゲートＴＧ３０−０がオ
ンしている場合には、入力バッファ１４４によって伝達
される多機能ピンＭＰＣ０に入力されたデータ信号はラ
ッチ回路３６２−０でラッチされて、データビットＤ０
としてライトバッファ１３２に伝達される。同様に、制
御信号ＣＷ１が活性化される場合には、トランスファゲ
ートＴＧ３０−１のオンによって、入力バッファより伝
達されるデータ信号はラッチ回路３６２−１でラッチさ
れ、データビットＤ１としてライトバッファ１３２に伝
達される。
活性化に応答してトランスファゲートＴＧ３０−０がオ
ンしている場合には、入力バッファ１４４によって伝達
される多機能ピンＭＰＣ０に入力されたデータ信号はラ
ッチ回路３６２−０でラッチされて、データビットＤ０
としてライトバッファ１３２に伝達される。同様に、制
御信号ＣＷ１が活性化される場合には、トランスファゲ
ートＴＧ３０−１のオンによって、入力バッファより伝
達されるデータ信号はラッチ回路３６２−１でラッチさ
れ、データビットＤ１としてライトバッファ１３２に伝
達される。
【０１４３】データ出力レジスタ３７０は、センスアン
プ回路１３４より出力されるＱ０およびＱ１をそれぞれ
ラッチするためのラッチ回路３７２−０および３７２−
１と、ラッチ回路３７２−０と出力バッファ１４６との
間に設けられるトランスファゲートＴＧ４０−０と、ラ
ッチ回路３７２−１と出力バッファ１４６との間に設け
られるトランスファゲートＴＧ４０−１とを含む。
プ回路１３４より出力されるＱ０およびＱ１をそれぞれ
ラッチするためのラッチ回路３７２−０および３７２−
１と、ラッチ回路３７２−０と出力バッファ１４６との
間に設けられるトランスファゲートＴＧ４０−０と、ラ
ッチ回路３７２−１と出力バッファ１４６との間に設け
られるトランスファゲートＴＧ４０−１とを含む。
【０１４４】トランスファゲートＴＧ４０−０およびＴ
Ｇ４０−１のオン／オフは、制御信号ＣＲ０およびＣＲ
１によってそれぞれ制御される。データ出力レジスタ３
７０は、さらに、制御信号ＣＲ０およびＣＲ１を出力す
るデータ出力制御回路３７５を含む。
Ｇ４０−１のオン／オフは、制御信号ＣＲ０およびＣＲ
１によってそれぞれ制御される。データ出力レジスタ３
７０は、さらに、制御信号ＣＲ０およびＣＲ１を出力す
るデータ出力制御回路３７５を含む。
【０１４５】図１８を再び参照して、データ出力制御回
路３７５は、データ入力制御回路３６５と同様の構成を
有するが、論理ゲートＬＧ５４の出力の一方が、入出力
制御信号／ＷＥに代えてその反転信号ＷＥである点が異
なる。このような構成とすることにより、データ入出力
イネーブル信号ＤＱｅが活性状態であるレートにおい
て、入出力制御信号／ＷＥがＨレベル（すなわちＷＥは
Ｌレベル）とされてデータ読出が指示される場合におい
て、制御信号ＣＲ０およびＣＲ１のいずれか一方が、カ
ウント信号ＣＮＴの信号レベルに応答して、活性化（Ｌ
レベルへ）される。
路３７５は、データ入力制御回路３６５と同様の構成を
有するが、論理ゲートＬＧ５４の出力の一方が、入出力
制御信号／ＷＥに代えてその反転信号ＷＥである点が異
なる。このような構成とすることにより、データ入出力
イネーブル信号ＤＱｅが活性状態であるレートにおい
て、入出力制御信号／ＷＥがＨレベル（すなわちＷＥは
Ｌレベル）とされてデータ読出が指示される場合におい
て、制御信号ＣＲ０およびＣＲ１のいずれか一方が、カ
ウント信号ＣＮＴの信号レベルに応答して、活性化（Ｌ
レベルへ）される。
【０１４６】再び図１７を参照して、制御信号ＣＲ０に
よりトランスファゲートＴＧ４０−０がオンしている場
合には、ラッチ回路３７０−０にラッチされているデー
タビットＱ０が出力バッファ１４６を介して多機能ピン
ＭＰＣ０より出力される。同様に、制御信号ＣＲ１によ
ってトランスファゲートＴＧ４０−１がオンしている場
合には、ラッチ回路３７０−１にラッチされるデータビ
ットＱ１が出力バッファ１４６を介して多機能ピンＭＰ
Ｃ０に伝達される。
よりトランスファゲートＴＧ４０−０がオンしている場
合には、ラッチ回路３７０−０にラッチされているデー
タビットＱ０が出力バッファ１４６を介して多機能ピン
ＭＰＣ０より出力される。同様に、制御信号ＣＲ１によ
ってトランスファゲートＴＧ４０−１がオンしている場
合には、ラッチ回路３７０−１にラッチされるデータビ
ットＱ１が出力バッファ１４６を介して多機能ピンＭＰ
Ｃ０に伝達される。
【０１４７】このような構成とすることにより、１個の
多機能ピンＭＰＣ０において、２ビットのデータビット
の入出力を実行することが可能となる。
多機能ピンＭＰＣ０において、２ビットのデータビット
の入出力を実行することが可能となる。
【０１４８】同様の構成のデータ入力レジスタ３６０お
よびデータ出力レジスタ３７０は、他の多機能ピンＭＰ
Ｃ１〜ＭＰＣ７のそれぞれにも対応して設けられる。
よびデータ出力レジスタ３７０は、他の多機能ピンＭＰ
Ｃ１〜ＭＰＣ７のそれぞれにも対応して設けられる。
【０１４９】図１９は、半導体記憶装置３００における
データ読出・書込時の信号伝達経路を示すブロック図で
ある。
データ読出・書込時の信号伝達経路を示すブロック図で
ある。
【０１５０】図１９（ａ）においては、データ入力動作
時における信号伝達経路が示される。この場合において
は、アドレス入力イネーブル信号／ＡＤｅは非活性状態
（Ｈレベル）とされ、データ入出力イネーブル信号／Ｄ
Ｑｅは活性状態（Ｌレベル）とされて、入出力制御信号
／ＷＥはＬレベルに設定される。これに応じて、アドレ
スレジスタ１５０およびデータ出力レジスタ３７０は非
動作状態（ＯＦＦ）とされる。データ入力レジスタ３６
０は、動作状態（ＯＮ）とされて、多機能ピンに入力さ
れたデータビットは、選択的にオンされたトランスファ
ゲートを介してライトバッファ１３２に伝達される。
時における信号伝達経路が示される。この場合において
は、アドレス入力イネーブル信号／ＡＤｅは非活性状態
（Ｈレベル）とされ、データ入出力イネーブル信号／Ｄ
Ｑｅは活性状態（Ｌレベル）とされて、入出力制御信号
／ＷＥはＬレベルに設定される。これに応じて、アドレ
スレジスタ１５０およびデータ出力レジスタ３７０は非
動作状態（ＯＦＦ）とされる。データ入力レジスタ３６
０は、動作状態（ＯＮ）とされて、多機能ピンに入力さ
れたデータビットは、選択的にオンされたトランスファ
ゲートを介してライトバッファ１３２に伝達される。
【０１５１】これにより、多機能ピンＭＰＣ０に入力さ
れるデータビットＤ０およびＤ１はライトバッファ１３
２に伝達されることとなる。なお、図中（ａ）において
は、多機能ピンＭＰＣ０に入力されたデータビットの伝
達経路を代表的に示している。
れるデータビットＤ０およびＤ１はライトバッファ１３
２に伝達されることとなる。なお、図中（ａ）において
は、多機能ピンＭＰＣ０に入力されたデータビットの伝
達経路を代表的に示している。
【０１５２】図１９（ｂ）には、データ出力時における
多機能ピンＭＰＣ０からの信号出力の伝達経路が示され
る。この場合においては、アドレス入力イネーブル信号
／ＡＤｅは非活性状態（Ｈレベル）とされ、データ入出
力イネーブル信号／ＤＱｅは活性状態（Ｌレベル）とさ
れて、入出力制御信号／ＷＥはＨレベルに設定される。
これに応じて、アドレスレジスタ１５０およびデータ入
力レジスタ３６０は非動作状態（ＯＦＦ）とされ、デー
タ出力レジスタ３７０が動作状態（ＯＮ）とされて、セ
ンスアンプ回路１３４から出力されたデータビットは、
選択されたラッチ回路を介して多機能ピンに伝達され
る。
多機能ピンＭＰＣ０からの信号出力の伝達経路が示され
る。この場合においては、アドレス入力イネーブル信号
／ＡＤｅは非活性状態（Ｈレベル）とされ、データ入出
力イネーブル信号／ＤＱｅは活性状態（Ｌレベル）とさ
れて、入出力制御信号／ＷＥはＨレベルに設定される。
これに応じて、アドレスレジスタ１５０およびデータ入
力レジスタ３６０は非動作状態（ＯＦＦ）とされ、デー
タ出力レジスタ３７０が動作状態（ＯＮ）とされて、セ
ンスアンプ回路１３４から出力されたデータビットは、
選択されたラッチ回路を介して多機能ピンに伝達され
る。
【０１５３】これにより、多機能ピンＭＰＣ０より出力
されるデータビットＱ０およびＱ１がセンスアンプ回路
１３４から出力バッファ１４６へ伝達される。なお、図
中（ｂ）においては、多機能ピンＭＰＣ０に入力された
データビットの伝達経路について代表的に示している。
されるデータビットＱ０およびＱ１がセンスアンプ回路
１３４から出力バッファ１４６へ伝達される。なお、図
中（ｂ）においては、多機能ピンＭＰＣ０に入力された
データビットの伝達経路について代表的に示している。
【０１５４】なお、実施の形態２に示す多機能ピンおよ
び各レジスタ回路の構成の適用は、アドレス信号と入出
力データ信号とのビット数が図８に示した例とは異なる
場合であっても、１ビットのアドレスビットの入力と２
ビットのデータビットの入出力とを統合して実行する多
機能ピンについて適用することが可能である。
び各レジスタ回路の構成の適用は、アドレス信号と入出
力データ信号とのビット数が図８に示した例とは異なる
場合であっても、１ビットのアドレスビットの入力と２
ビットのデータビットの入出力とを統合して実行する多
機能ピンについて適用することが可能である。
【０１５５】また、実施の形態３においては、多機能ピ
ンにおいて１ビットのアドレスビットと２ビットのデー
タビットの入出力を実行する構成について説明したが、
この構成は、多機能ピンにおいて、１ビットのアドレス
入力とｎビット（ｎ：３以上の自然数）のデータビット
の入出力とを実行する構成に応用することができる。
ンにおいて１ビットのアドレスビットと２ビットのデー
タビットの入出力を実行する構成について説明したが、
この構成は、多機能ピンにおいて、１ビットのアドレス
入力とｎビット（ｎ：３以上の自然数）のデータビット
の入出力とを実行する構成に応用することができる。
【０１５６】この場合には、図１７に説明したデータ入
力レジスタおよびデータ出力レジスタ中に、ラッチ回路
およびトランスファゲートのペアをｎ個並列に配置し
て、データ入力制御回路およびデータ出力制御回路内に
おいて発生されるカウント信号のビット数Ｌを２L≧Ｎ
とし、カウント信号のカウントアップに応じて順にトラ
ンスファゲートを１つずつオンする構成とすることによ
って、ｎ個のラッチ回路のそれぞれと入力バッファもし
くは出力バッファとの間の信号の伝達を制御することに
よって対応することが可能である。
力レジスタおよびデータ出力レジスタ中に、ラッチ回路
およびトランスファゲートのペアをｎ個並列に配置し
て、データ入力制御回路およびデータ出力制御回路内に
おいて発生されるカウント信号のビット数Ｌを２L≧Ｎ
とし、カウント信号のカウントアップに応じて順にトラ
ンスファゲートを１つずつオンする構成とすることによ
って、ｎ個のラッチ回路のそれぞれと入力バッファもし
くは出力バッファとの間の信号の伝達を制御することに
よって対応することが可能である。
【０１５７】［実施の形態４］図２０は、本発明の実施
の形態４に従う半導体記憶装置４００のピン配置を説明
するためのチップ外観図である。
の形態４に従う半導体記憶装置４００のピン配置を説明
するためのチップ外観図である。
【０１５８】図２０（ａ）に比較のために示す従来の技
術の半導体記憶装置５００は、アドレスビットを入力す
る１６個のアドレスピンＡ０〜Ａ１５とデータビットを
入出力するための１６個のデータＤＱピンＤＱ０〜ＤＱ
１５とを有する。
術の半導体記憶装置５００は、アドレスビットを入力す
る１６個のアドレスピンＡ０〜Ａ１５とデータビットを
入出力するための１６個のデータＤＱピンＤＱ０〜ＤＱ
１５とを有する。
【０１５９】図２０（ｂ）に示す半導体記憶装置４００
は、これら１６個のアドレス入力ピンおよびデータ入出
力ピンの機能を１つの多機能ピンＭＰＤに統合するもの
である。このような構成とすることにより、大幅なピン
数の削減が可能となる。
は、これら１６個のアドレス入力ピンおよびデータ入出
力ピンの機能を１つの多機能ピンＭＰＤに統合するもの
である。このような構成とすることにより、大幅なピン
数の削減が可能となる。
【０１６０】図２１は、半導体記憶装置４００のアドレ
ス入力およびデータ入出力動作を説明するタイミングチ
ャートである。
ス入力およびデータ入出力動作を説明するタイミングチ
ャートである。
【０１６１】図２１（ａ）は、データ書込時におけるア
ドレス入力およびデータ入出力を示す。半導体記憶装置
４００においては、１６ビットのアドレス信号を１つの
多機能ピンＭＰＤによって入力するため、第１レートか
ら第１６レートにおけるそれぞれのアドレス入力イネー
ブル信号／ＡＤｅの活性化に応答して、各アドレスビッ
トＡＤＤ０（Ａ）〜ＡＤＤ１５（Ａ）がそれぞれ入力さ
れる。
ドレス入力およびデータ入出力を示す。半導体記憶装置
４００においては、１６ビットのアドレス信号を１つの
多機能ピンＭＰＤによって入力するため、第１レートか
ら第１６レートにおけるそれぞれのアドレス入力イネー
ブル信号／ＡＤｅの活性化に応答して、各アドレスビッ
トＡＤＤ０（Ａ）〜ＡＤＤ１５（Ａ）がそれぞれ入力さ
れる。
【０１６２】その後、アドレスＡＤＤ（Ａ）に対応する
書込データが、第１７レートから第３２レートの１６レ
ートにわたって入力される。すなわち、半導体記憶装置
４００においては、３２レートによって１セットの書込
動作が実行される。
書込データが、第１７レートから第３２レートの１６レ
ートにわたって入力される。すなわち、半導体記憶装置
４００においては、３２レートによって１セットの書込
動作が実行される。
【０１６３】図２１（ｂ）は、データ読出時におけるア
ドレス入力およびデータ出力のタイミングを示す。第１
レートから第１６レートにおけるそれぞれのアドレス入
力イネーブル信号／ＡＤｅの活性化に応答して、各アド
レスビットＡＤＤ０（Ｂ）〜ＡＤＤ１５（Ｂ）がそれぞ
れ入力される。
ドレス入力およびデータ出力のタイミングを示す。第１
レートから第１６レートにおけるそれぞれのアドレス入
力イネーブル信号／ＡＤｅの活性化に応答して、各アド
レスビットＡＤＤ０（Ｂ）〜ＡＤＤ１５（Ｂ）がそれぞ
れ入力される。
【０１６４】その後、アドレスＡＤＤ（Ｂ）に対応する
データ読出がメモリアレイで実行され、読出データが第
１７レートから第３２レートの１６レートにわたってＭ
ＰＤより出力される。すなわち、半導体記憶装置４００
においては、３２レートによって１セットの読出動作が
実行される。
データ読出がメモリアレイで実行され、読出データが第
１７レートから第３２レートの１６レートにわたってＭ
ＰＤより出力される。すなわち、半導体記憶装置４００
においては、３２レートによって１セットの読出動作が
実行される。
【０１６５】図２２は、半導体記憶装置４００の全体構
成およびアドレス入力時における信号伝達経路を説明す
る概略ブロック図である。
成およびアドレス入力時における信号伝達経路を説明す
る概略ブロック図である。
【０１６６】図２２を参照して、半導体記憶装置４００
は、図３に示す実施の形態１に従う半導体記憶装置１０
０と比較して、アドレスレジスタ１５０、データ入力レ
ジスタ１６０およびデータ出力レジスタ１７０に代え
て、アドレスレジスタ４５０、データ入力レジスタ４６
０およびデータ出力レジスタ４７０をそれぞれ備える点
で異なる。
は、図３に示す実施の形態１に従う半導体記憶装置１０
０と比較して、アドレスレジスタ１５０、データ入力レ
ジスタ１６０およびデータ出力レジスタ１７０に代え
て、アドレスレジスタ４５０、データ入力レジスタ４６
０およびデータ出力レジスタ４７０をそれぞれ備える点
で異なる。
【０１６７】アドレスレジスタ４５０は、多機能ピンＭ
ＰＤに１６ビットのアドレスビットが入力されることに
対応して設けられるものであり、データ入力レジスタ４
６０およびデータ出力レジスタ４７０は、多機能ピンＭ
ＰＤに１６ビットのデータビットが入出力されることに
対応して設けられるものである。
ＰＤに１６ビットのアドレスビットが入力されることに
対応して設けられるものであり、データ入力レジスタ４
６０およびデータ出力レジスタ４７０は、多機能ピンＭ
ＰＤに１６ビットのデータビットが入出力されることに
対応して設けられるものである。
【０１６８】その他の回路構成および動作については実
施の形態１に従う半導体記憶装置１００の場合と同様で
あるので説明は繰返さない。
施の形態１に従う半導体記憶装置１００の場合と同様で
あるので説明は繰返さない。
【０１６９】図２３は、アドレスレジスタ４５０の構成
を示す回路図である。図２３を参照して、アドレスレジ
スタ４５０は、アドレスビットＡＤＤ０〜ＡＤＤ１５の
それぞれをラッチするために設けられるラッチ回路４５
２−０〜４５２−１５と、ラッチ回路のそれぞれに対応
して設けられるトランスファゲートＴＧ６０−０〜ＴＧ
６０−１５とを含む。トランスファゲートＴＧ６０−０
〜ＴＧ６０−１５は、制御信号ＣＡ０〜ＣＡ１５に応答
してオンオフが制御される。
を示す回路図である。図２３を参照して、アドレスレジ
スタ４５０は、アドレスビットＡＤＤ０〜ＡＤＤ１５の
それぞれをラッチするために設けられるラッチ回路４５
２−０〜４５２−１５と、ラッチ回路のそれぞれに対応
して設けられるトランスファゲートＴＧ６０−０〜ＴＧ
６０−１５とを含む。トランスファゲートＴＧ６０−０
〜ＴＧ６０−１５は、制御信号ＣＡ０〜ＣＡ１５に応答
してオンオフが制御される。
【０１７０】アドレス入力制御回路４５５は、アドレス
入力イネーブル信号／ＡＤｅに応答してカウントアップ
され、データ入出力イネーブル信号／ＤＱｅの活性化に
応答して初期化される４ビットのカウント信号に応答し
て、アドレスデコードイネーブル信号／ＡＤｅが活性化
（Ｌレベルへ）されるレートにおいて、制御信号ＣＡ０
〜ＣＡ１５のうちのいずれか１つを活性化（Ｌレベル
へ）する。これに応じて、データ入力バッファ１４４よ
り伝達される多機能ピンＭＰＤに入力されたアドレスビ
ットは、対応するラッチ回路に格納されアドレスデコー
ダ１２０に伝達される。
入力イネーブル信号／ＡＤｅに応答してカウントアップ
され、データ入出力イネーブル信号／ＤＱｅの活性化に
応答して初期化される４ビットのカウント信号に応答し
て、アドレスデコードイネーブル信号／ＡＤｅが活性化
（Ｌレベルへ）されるレートにおいて、制御信号ＣＡ０
〜ＣＡ１５のうちのいずれか１つを活性化（Ｌレベル
へ）する。これに応じて、データ入力バッファ１４４よ
り伝達される多機能ピンＭＰＤに入力されたアドレスビ
ットは、対応するラッチ回路に格納されアドレスデコー
ダ１２０に伝達される。
【０１７１】なお、図２３に示したアドレスレジスタ４
５０の構成は、並列に配置されるラッチ回路およびトラ
ンスファゲートのペアの数およびカウント信号のビット
数を適切に設定することによって、任意のｎビット
（ｎ：２以上の自然数）のアドレスビットの入力を１つ
の多機能ピンで行なう場合に適用することが可能であ
る。この場合におけるアドレス入力制御回路４５５の回
路構成は、図１２に示した回路について、カウント信号
のビット数に応じて、ＬＧ２０およびＬＧ２２に相当す
る論理ゲートの個数を増やせばよい。
５０の構成は、並列に配置されるラッチ回路およびトラ
ンスファゲートのペアの数およびカウント信号のビット
数を適切に設定することによって、任意のｎビット
（ｎ：２以上の自然数）のアドレスビットの入力を１つ
の多機能ピンで行なう場合に適用することが可能であ
る。この場合におけるアドレス入力制御回路４５５の回
路構成は、図１２に示した回路について、カウント信号
のビット数に応じて、ＬＧ２０およびＬＧ２２に相当す
る論理ゲートの個数を増やせばよい。
【０１７２】図２４は、データ入力レジスタ４６０およ
びデータ出力レジスタ４７０の構成を示す回路図であ
る。
びデータ出力レジスタ４７０の構成を示す回路図であ
る。
【０１７３】図２４を参照して、データ入力レジスタ４
６０は、データビットＤ０〜Ｄ１５をそれぞれラッチす
るために設けられるラッチ回路４６２−０〜４６２−１
５と、ラッチ回路のそれぞれに対応して設けられるトラ
ンスファゲートＴＧ７０−０〜ＴＧ７０−１５とを含
む。トランスファゲートＴＧ７０−０〜ＴＧ７０−１５
は、データ入力制御回路４６５の出力する制御信号ＣＷ
０〜ＣＷ１５に応答してオンオフする。
６０は、データビットＤ０〜Ｄ１５をそれぞれラッチす
るために設けられるラッチ回路４６２−０〜４６２−１
５と、ラッチ回路のそれぞれに対応して設けられるトラ
ンスファゲートＴＧ７０−０〜ＴＧ７０−１５とを含
む。トランスファゲートＴＧ７０−０〜ＴＧ７０−１５
は、データ入力制御回路４６５の出力する制御信号ＣＷ
０〜ＣＷ１５に応答してオンオフする。
【０１７４】データ入力制御回路３６５は、データ入出
力イネーブル信号／ＤＱｅが活性化されており、書込動
作が指示されている場合において、４ビットで示される
カウント信号を各レートごとにカウントアップし、これ
に応答して制御信号ＣＷ０〜ＣＷ１５のうちのいずれか
１つを活性化（Ｌレベル）する。また、カウント信号
は、アドレスデコードイネーブル信号／ＡＤｅの活性化
に応じて、初期化される。
力イネーブル信号／ＤＱｅが活性化されており、書込動
作が指示されている場合において、４ビットで示される
カウント信号を各レートごとにカウントアップし、これ
に応答して制御信号ＣＷ０〜ＣＷ１５のうちのいずれか
１つを活性化（Ｌレベル）する。また、カウント信号
は、アドレスデコードイネーブル信号／ＡＤｅの活性化
に応じて、初期化される。
【０１７５】このような構成とすることにより、多機能
ピンＭＰＤに入力されたデータビットは、入力バッファ
１４４を介して所定のラッチ回路に格納され、ライトバ
ッファ１３２に伝達されることとなる。
ピンＭＰＤに入力されたデータビットは、入力バッファ
１４４を介して所定のラッチ回路に格納され、ライトバ
ッファ１３２に伝達されることとなる。
【０１７６】データ出力レジスタ４７０は、データビッ
トＱ０〜Ｑ１５に対応してそれぞれ設けられるラッチ回
路４７０−０〜４７０−１５と、ラッチ回路のそれぞれ
に対応して設けられるトランスファゲートＴＧ８０−０
〜ＴＧ８０−１５とを含む。トランスファゲートＴＧ８
０−０〜ＴＧ８０−１５は、制御信号ＣＲ０〜ＣＲ１５
に応答してオン／オフされる。
トＱ０〜Ｑ１５に対応してそれぞれ設けられるラッチ回
路４７０−０〜４７０−１５と、ラッチ回路のそれぞれ
に対応して設けられるトランスファゲートＴＧ８０−０
〜ＴＧ８０−１５とを含む。トランスファゲートＴＧ８
０−０〜ＴＧ８０−１５は、制御信号ＣＲ０〜ＣＲ１５
に応答してオン／オフされる。
【０１７７】データ出力制御回路４７５は、データ入出
力イネーブル信号／ＤＱｅが活性化（Ｌレベル）されて
おり、入出力制御信号／ＷＥがＨレベル（すなわち信号
ＷＥがＬレベル）されるデータ読出時において、各レー
トごとにカウントアップされるカウント信号（４ビッ
ト）に応答して、制御信号ＣＲ０〜ＣＲ１５のいずれか
１つを活性化（Ｌレベル）する。
力イネーブル信号／ＤＱｅが活性化（Ｌレベル）されて
おり、入出力制御信号／ＷＥがＨレベル（すなわち信号
ＷＥがＬレベル）されるデータ読出時において、各レー
トごとにカウントアップされるカウント信号（４ビッ
ト）に応答して、制御信号ＣＲ０〜ＣＲ１５のいずれか
１つを活性化（Ｌレベル）する。
【０１７８】これに応答して、データ読出時において
は、データビットＱ０〜Ｑ１５のいずれかが、対応する
レートにおいて多機能ピンＭＰＤに出力される。データ
入力制御回路と同様に、カウント信号は、アドレスデコ
ードイネーブル信号／ＡＤｅの活性化に応じて、初期化
される。
は、データビットＱ０〜Ｑ１５のいずれかが、対応する
レートにおいて多機能ピンＭＰＤに出力される。データ
入力制御回路と同様に、カウント信号は、アドレスデコ
ードイネーブル信号／ＡＤｅの活性化に応じて、初期化
される。
【０１７９】データ入力制御回路４６５およびデータ出
力制御回路４７５の回路構成は、図１８に示した回路に
ついて、カウント信号のビット数に応じて、ＬＧ５０お
よびＬＧ５２に相当する論理ゲートの個数を増やせばよ
い。
力制御回路４７５の回路構成は、図１８に示した回路に
ついて、カウント信号のビット数に応じて、ＬＧ５０お
よびＬＧ５２に相当する論理ゲートの個数を増やせばよ
い。
【０１８０】図２５は、半導体記憶装置４００における
データ入出力時の信号伝達経路を示すブロック図であ
る。
データ入出力時の信号伝達経路を示すブロック図であ
る。
【０１８１】図２５（ａ）は、データ入力時における信
号の伝達経路を示す。図２５（ａ）を参照して、データ
入力時においては、アドレス入力イネーブル信号／ＡＤ
ｅおよびデータ入出力イネーブル信号／ＤＱｅはそれぞ
れ非活性状態（Ｈレベル）および活性状態（Ｌレベル）
とされ、入出力制御信号／ＷＥがＬレベルに設定され
る。
号の伝達経路を示す。図２５（ａ）を参照して、データ
入力時においては、アドレス入力イネーブル信号／ＡＤ
ｅおよびデータ入出力イネーブル信号／ＤＱｅはそれぞ
れ非活性状態（Ｈレベル）および活性状態（Ｌレベル）
とされ、入出力制御信号／ＷＥがＬレベルに設定され
る。
【０１８２】これに応答して、アドレスレジスタ４５０
およびデータ出力レジスタ４７０は非動作状態（ＯＦ
Ｆ）とされ、データ入力レジスタ４６０は動作状態（Ｏ
Ｎ）とされる。これにより、多機能ピンＭＰＤに入力さ
れたデータ入力信号の各ビットＤ０〜Ｄ１５は、データ
入力レジスタ４６０内の選択的にオンされるトランスフ
ァゲートを介してライトバッファ１３２に伝達されメモ
リアレイ１１０に書込まれる。
およびデータ出力レジスタ４７０は非動作状態（ＯＦ
Ｆ）とされ、データ入力レジスタ４６０は動作状態（Ｏ
Ｎ）とされる。これにより、多機能ピンＭＰＤに入力さ
れたデータ入力信号の各ビットＤ０〜Ｄ１５は、データ
入力レジスタ４６０内の選択的にオンされるトランスフ
ァゲートを介してライトバッファ１３２に伝達されメモ
リアレイ１１０に書込まれる。
【０１８３】図２５（ｂ）は、データ出力時における信
号伝達経路を示す。図２５（ｂ）を参照して、データ出
力時においては入出力制御信号／ＷＥがＨレベルとされ
るので、これに応答して、データ入力レジスタ４６０が
非動作状態（ＯＦＦ）とされる一方で、データ出力レジ
スタ４７０が動作状態（ＯＮ）とされる。
号伝達経路を示す。図２５（ｂ）を参照して、データ出
力時においては入出力制御信号／ＷＥがＨレベルとされ
るので、これに応答して、データ入力レジスタ４６０が
非動作状態（ＯＦＦ）とされる一方で、データ出力レジ
スタ４７０が動作状態（ＯＮ）とされる。
【０１８４】これに応答して、メモリアレイ１１０から
読出されセンスアンプ１３４によって増幅されたデータ
ビットＱ０〜Ｑ１５は、データ出力レジスタ４７０中の
選択的にオンされたトランスファゲートを介して出力バ
ッファ１６４に各レートごとに１ビットずつ伝達され、
多機能ピンＭＰＤより出力される。
読出されセンスアンプ１３４によって増幅されたデータ
ビットＱ０〜Ｑ１５は、データ出力レジスタ４７０中の
選択的にオンされたトランスファゲートを介して出力バ
ッファ１６４に各レートごとに１ビットずつ伝達され、
多機能ピンＭＰＤより出力される。
【０１８５】なお、実施の形態４においては、全アドレ
スビットと全データビットとを１個の多機能ピンによっ
て入出力する構成を示したが、本発明の適用は、このよ
うな場合に限定されるものではない。すなわち、多機能
ピンにおいて、複数のアドレスビットと複数のデータビ
ットを取り扱う構成であれば、広く適用することができ
る。
スビットと全データビットとを１個の多機能ピンによっ
て入出力する構成を示したが、本発明の適用は、このよ
うな場合に限定されるものではない。すなわち、多機能
ピンにおいて、複数のアドレスビットと複数のデータビ
ットを取り扱う構成であれば、広く適用することができ
る。
【０１８６】この場合には、各レジスタ回路の構成は、
先にも述べたように、多機能ピンで取り扱うアドレスビ
ットおよびデータビットのビット数に応じて、並列に設
けられるラッチ回路とトランスファゲートのペアの数を
調整し、各トランスファゲートを当該ビット数に応じた
カウント信号に応答して順にオンする構成とすればよ
い。
先にも述べたように、多機能ピンで取り扱うアドレスビ
ットおよびデータビットのビット数に応じて、並列に設
けられるラッチ回路とトランスファゲートのペアの数を
調整し、各トランスファゲートを当該ビット数に応じた
カウント信号に応答して順にオンする構成とすればよ
い。
【０１８７】また、本発明の実施の形態においては、非
同期式ＳＲＡＭを例として取上げたが、本発明の適用は
このような場合に限定されるものではない。すなわち、
アドレス信号とデータ信号を外部との間で授受するピン
を有する半導体記憶装置に対して広く適用することが可
能である。
同期式ＳＲＡＭを例として取上げたが、本発明の適用は
このような場合に限定されるものではない。すなわち、
アドレス信号とデータ信号を外部との間で授受するピン
を有する半導体記憶装置に対して広く適用することが可
能である。
【０１８８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１８９】
【発明の効果】請求項１記載の半導体記憶装置は、アド
レス信号の入力とデータ信号の入出力とを合わせて実行
することが可能な多機能ピンを有するので、トータルの
ピン数を削減することができる。この結果、半導体記憶
装置のチップサイズを小さくすることができるととも
に、信号入力の初段部における消費電流を削減すること
ができる。
レス信号の入力とデータ信号の入出力とを合わせて実行
することが可能な多機能ピンを有するので、トータルの
ピン数を削減することができる。この結果、半導体記憶
装置のチップサイズを小さくすることができるととも
に、信号入力の初段部における消費電流を削減すること
ができる。
【０１９０】請求項２および３記載の半導体記憶装置
は、アドレス信号のうちの１ビットの入力とデータ信号
のうちの１ビットの入出力とを合わせて実行することが
可能な多機能ピンを有するので、特に、アドレス信号の
ビット数がデータ信号のビット数と同一である場合にお
いて、請求項１記載の半導体記憶装置の奏する効果を有
効に享受することができる。
は、アドレス信号のうちの１ビットの入力とデータ信号
のうちの１ビットの入出力とを合わせて実行することが
可能な多機能ピンを有するので、特に、アドレス信号の
ビット数がデータ信号のビット数と同一である場合にお
いて、請求項１記載の半導体記憶装置の奏する効果を有
効に享受することができる。
【０１９１】請求項４、５および６記載の半導体記憶装
置は、アドレス信号のうちの複数ビットの入力とデータ
信号のうちの１ビット入出力とを合わせて実行すること
が可能な多機能ピンを有するので、特に、アドレス信号
のビット数がデータ信号のビット数よりも大きい場合に
おいて、請求項１記載の半導体記憶装置の奏する効果を
有効に享受することができる。
置は、アドレス信号のうちの複数ビットの入力とデータ
信号のうちの１ビット入出力とを合わせて実行すること
が可能な多機能ピンを有するので、特に、アドレス信号
のビット数がデータ信号のビット数よりも大きい場合に
おいて、請求項１記載の半導体記憶装置の奏する効果を
有効に享受することができる。
【０１９２】請求項７、８および９記載の半導体記憶装
置は、アドレス信号のうちの１ビットの入力とデータ信
号のうちの複数ビット入出力とを合わせて実行すること
が可能な多機能ピンを有するので、特に、データ信号の
ビット数がアドレス信号のビット数よりも大きい場合に
おいて、請求項１記載の半導体記憶装置の奏する効果を
有効に享受することができる。
置は、アドレス信号のうちの１ビットの入力とデータ信
号のうちの複数ビット入出力とを合わせて実行すること
が可能な多機能ピンを有するので、特に、データ信号の
ビット数がアドレス信号のビット数よりも大きい場合に
おいて、請求項１記載の半導体記憶装置の奏する効果を
有効に享受することができる。
【０１９３】請求項１１記載の半導体記憶装置は、アド
レス信号のうちの複数ビットの入力とデータ信号のうち
の複数ビット入出力とを合わせて実行することが可能な
多機能ピンを有するので、請求項１記載の半導体記憶装
置の奏する効果をより有効に享受することができる。
レス信号のうちの複数ビットの入力とデータ信号のうち
の複数ビット入出力とを合わせて実行することが可能な
多機能ピンを有するので、請求項１記載の半導体記憶装
置の奏する効果をより有効に享受することができる。
【図１】 実施の形態１に従う半導体記憶装置１００の
ピン配置を説明するためのチップ外観図である。
ピン配置を説明するためのチップ外観図である。
【図２】 半導体記憶装置１００におけるアドレス入力
およびデータ入出力を説明するためのタイミングチャー
トである。
およびデータ入出力を説明するためのタイミングチャー
トである。
【図３】 半導体記憶装置１００の全体構成およびアド
レス入力時の信号伝達経路を説明する概略ブロック図で
ある
レス入力時の信号伝達経路を説明する概略ブロック図で
ある
【図４】 アドレスレジスタ１５０の構成を示す回路図
である。
である。
【図５】 データ入力レジスタ１６０の構成を示す回路
図である。
図である。
【図６】 データ出力レジスタ１７０の構成を示す回路
図である。
図である。
【図７】 半導体記憶装置１００におけるデータ入力時
の信号伝達経路を示すブロック図である。
の信号伝達経路を示すブロック図である。
【図８】 実施の形態２に従う半導体記憶装置２００の
ピン配置を説明するチップ外観図である。
ピン配置を説明するチップ外観図である。
【図９】 半導体記憶装置２００におけるアドレス入力
およびデータ入出力を説明するためのタイミングチャー
トである。
およびデータ入出力を説明するためのタイミングチャー
トである。
【図１０】 半導体記憶装置２００の全体構成およびア
ドレス入力時の信号伝達経路を説明する概略ブロック図
である。
ドレス入力時の信号伝達経路を説明する概略ブロック図
である。
【図１１】 アドレスレジスタ２５０の構成を示す回路
図である。
図である。
【図１２】 アドレス入力制御回路２５５の構成を示す
回路図である。
回路図である。
【図１３】 半導体記憶装置２００におけるデータ入出
力時の信号伝達経路を示すブロック図である。
力時の信号伝達経路を示すブロック図である。
【図１４】 本発明の実施の形態３に従う半導体記憶装
置３００のピン配置を説明するチップ外観図である。
置３００のピン配置を説明するチップ外観図である。
【図１５】 半導体記憶装置３００におけるアドレス入
力およびデータ入出力を説明するタイミングチャートで
ある。
力およびデータ入出力を説明するタイミングチャートで
ある。
【図１６】 半導体記憶装置３００の全体構成およびア
ドレス入力時の信号伝達経路を説明する概略ブロック図
である。
ドレス入力時の信号伝達経路を説明する概略ブロック図
である。
【図１７】 データ入力レジスタ３６０およびデータ出
力レジスタ３７０の構成を示す回路図である。
力レジスタ３７０の構成を示す回路図である。
【図１８】 データ入力制御回路３６５およびデータ出
力制御回路３７５の構成を示す回路図である。
力制御回路３７５の構成を示す回路図である。
【図１９】 半導体記憶装置３００におけるデータ入出
力時の信号伝達経路を示すブロック図である。
力時の信号伝達経路を示すブロック図である。
【図２０】 本発明の実施の形態４に従う半導体記憶装
置４００のピン配置を説明するチップ外観図である。
置４００のピン配置を説明するチップ外観図である。
【図２１】 半導体記憶装置４００のアドレス入力およ
びデータ入出力動作を説明するタイミングチャートであ
る。
びデータ入出力動作を説明するタイミングチャートであ
る。
【図２２】 半導体記憶装置４００の全体構成およびア
ドレス入力時の信号伝達経路を説明する概略ブロック図
である。
ドレス入力時の信号伝達経路を説明する概略ブロック図
である。
【図２３】 アドレスレジスタ４５０の構成を示す回路
図である。
図である。
【図２４】 データ入力レジスタ４６０およびデータ出
力レジスタ４７０の構成を示す回路図である。
力レジスタ４７０の構成を示す回路図である。
【図２５】 半導体記憶装置４００におけるデータ入出
力時の信号伝達経路を示すブロック図である。
力時の信号伝達経路を示すブロック図である。
【図２６】 従来の半導体記憶装置５００のピン配置を
説明するチップ外観図である。
説明するチップ外観図である。
１５０，２５０，４５０ アドレスレジスタ、１６０，
３６０，４６０ データ入力レジスタ、１７０，３７
０，４７０ データ出力レジスタ、３６５ データ入力
制御回路、３７５ データ出力制御回路、２５７，３６
７ カウント回路。
３６０，４６０ データ入力レジスタ、１７０，３７
０，４７０ データ出力レジスタ、３６５ データ入力
制御回路、３７５ データ出力制御回路、２５７，３６
７ カウント回路。
Claims (11)
- 【請求項１】 ｎビット（ｎ：自然数）のアドレス信号
に応じて、ｍビット（ｍ：自然数）のデータ信号を入出
力する半導体記憶装置であって、 行列状に配置される複数のメモリセルを有するメモリセ
ルアレイと、 前記アドレス信号の各ビットの組合せに応答して、前記
複数のメモリセルのうちからｍ個のメモリセルを選択す
るアドレスデコード回路と、 選択された前記ｍ個のメモリセルとの間でデータの授受
を行なうためのデータ入出力回路と、 前記アドレス信号の入力および前記データ信号の入出力
に共用される複数の多機能端子と、 前記複数の多機能端子に前記アドレス信号の入力を指示
するための第１の制御信号を入力する第１の制御端子
と、 前記複数の多機能端子に前記データ信号の入出力を指示
するための第２の制御信号を入力する第２の制御端子
と、 前記複数の多機能端子と前記アドレスデコード回路との
間にそれぞれ配置され、前記第１の制御信号の活性化に
応じて、対応する前記複数の多機能端子の１つに入力さ
れている信号のレベルを取込んで保持する複数のアドレ
スレジスタ回路と、 前記複数の多機能端子と前記データ入出力回路との間そ
れぞれに配置され、前記第２の制御信号の活性化に応じ
て動作する複数のデータレジスタ回路とを備え、 各前記データレジスタ回路は、 データ書込時において、対応する前記複数の多機能端子
の１つに入力されている信号レベルを前記データ入出力
回路へ伝達する入力データレジスタと、 データ読出時において、前記データ入出力回路が出力す
る信号のレベルを前記対応する複数の多機能端子の１つ
に伝達する出力データレジスタとを含む、半導体記憶装
置。 - 【請求項２】 前記複数の多機能端子の少なくとも一つ
は、前記アドレス信号のうちの１ビットの入力および前
記データ信号のうちの１ビットの入出力とを実行し、 前記半導体記憶装置は、前記前記複数の多機能端子の前
記少なくとも一つに対応して、前記アドレスレジスタ、
前記入力データレジスタおよび前記出力データレジスタ
を１個ずつ備え、 前記第２の制御信号が活性状態である場合においては、
前記半導体記憶装置において読出動作および書込動作の
いずれが実行されるかを示す第３の制御信号に応答し
て、前記データ入力レジスタおよび前記出力レジスタの
いずれか一方が動作する、請求項１記載の半導体記憶装
置。 - 【請求項３】 前記アドレス信号と前記データ信号との
ビット数は同一である、請求項２記載の半導体記憶装
置。 - 【請求項４】 前記複数の多機能端子の少なくとも一つ
は、前記アドレス信号のうちのｉビット（ｉ：ｍ以下の
自然数）の入力および前記データ信号のうちの１ビット
の入出力とを実行し、 前記複数の多機能端子の前記少なくとも一つに対応して
設けられる前記アドレスレジスタは、 対応する前記多機能端子と前記アドレスデコーダとの間
に並列に接続される、トランスファゲートおよびラッチ
回路のｉ個の組と、 前記第１の制御信号が活性状態である場合において、前
記ｉ個のトランスファゲートのうちの１個を選択的にオ
ンするアドレス入力制御回路とを含む、請求項１記載の
半導体記憶装置。 - 【請求項５】 前記アドレス入力制御回路は、Ｋビット
（Ｋ：２K≧ｉの自然数）のカウント信号を出力するカ
ウント回路を含み、 前記カウント回路は、前記第２の制御信号に応答して前
記カウント信号を初期化し、かつ、前記第１の制御信号
に応答して前記カウント信号をカウントアップし、 前記アドレス入力制御回路は、前記第１の制御信号が活
性状態である場合において、前記カウント信号の各ビッ
トの信号レベルの組合せに応じて、ｉ個の前記トランス
ファゲートのうちの１個をオンする、請求項４記載の半
導体記憶装置。 - 【請求項６】 前記アドレス信号のビット数は、前記デ
ータ信号のビット数よりも大きい、請求項４記載の半導
体記憶装置。 - 【請求項７】 前記複数の多機能端子の少なくとも一つ
は、前記アドレス信号のうちの１ビットの入力および前
記データ信号のうちのｊビット（ｊ：ｎ以下の自然数）
の入出力とを実行し、 前記複数の多機能端子の前記少なくとも一つに対応して
設けられる前記データ入力レジスタは、 対応する前記多機能端子と前記データ入出力回路との間
に並列に接続される、トランスファゲートおよびラッチ
回路のｊ個の組と、 前記第２の制御信号が活性状態であり、かつ前記データ
書込が指示された場合において、前記データ入力レジス
タ中のｊ個の前記トランスファゲートのうちの１個を選
択的にオンするデータ入力制御回路とを含み、 前記複数の多機能端子の前記少なくとも一つに対応して
設けられる前記データ出力レジスタは、 対応する前記多機能端子と前記データ入出力回路との間
に並列に接続される、トランスファゲートおよびラッチ
回路のｊ個の組と、 前記第２の制御信号が活性状態であり、かつ前記データ
読出が指示された場合において、前記データ出力レジス
タ中のｊ個の前記トランスファゲートのうちの１個を選
択的にオンするデータ出力制御回路とを含む、請求項１
記載の半導体記憶装置。 - 【請求項８】 前記データ入力制御回路は、Ｌビット
（Ｌ：２L≧ｊの自然数）のカウント信号を出力するカ
ウント回路を含み、 前記カウント回路は、前記第１の制御信号に応答して前
記カウント信号を初期化し、かつ、前記第２の制御信号
に応答して前記カウント信号をカウントアップし、 前記データ入力制御回路は、前記第２の制御信号が活性
状態であり、かつ第３の制御信号によってデータ書込が
指示されている場合において、前記カウント信号の各ビ
ットの信号レベルの組合せに応じて、前記データ入力レ
ジスタ中のｊ個の前記トランスファゲートのうちの１個
を選択的にオンする、請求項７記載の半導体記憶装置。 - 【請求項９】 前記データ出力制御回路は、Ｌビット
（Ｌ：２L≧ｉの自然数）のカウント信号を出力するカ
ウント回路を含み、 前記カウント回路は、前記第１の制御信号に応答して前
記カウント信号を初期化し、かつ、前記第２の制御信号
に応答して前記カウント信号をカウントアップし、 前記データ出力制御回路は、前記第２の制御信号が活性
状態であり、かつ第３の制御信号によってデータ読出が
指示されている場合において、前記カウント信号の各ビ
ットの信号レベルの組合せに応じて、前記データ出力レ
ジスタ中のｊ個の前記トランスファゲートのうちの１個
を選択的にオンする、請求項７記載の半導体記憶装置。 - 【請求項１０】 前記データ信号のビット数は、前記ア
ドレス信号のビット数よりも大きい、請求項７記載の半
導体記憶装置。 - 【請求項１１】 前記複数の多機能端子の少なくとも一
つは、前記アドレス信号のうちのｉビット（ｉ：ｍ以下
の自然数）の入力および前記データ信号のうちのｊビッ
トの入出力とを実行し、 前記複数の多機能端子の前記少なくとも一つに対応して
設けられる前記アドレスレジスタは、 前記多機能端子から前記アドレスデコーダとの間に並列
に接続される、トランスファゲートおよびラッチ回路の
ｉ個の組と、 前記第１の制御信号が活性状態である場合において、前
記アドレスレジスタ中のｉ個の前記トランスファゲート
のうちの１個を選択的に動作させるアドレス入力制御回
路とを含み、 前記複数の多機能端子の前記少なくとも一つに対応して
設けられる前記データ入力レジスタは、 対応する前記多機能端子と前記データ入出力回路との間
に並列に接続される、トランスファゲートおよびラッチ
回路のｊ個の組と、 前記第２の制御信号が活性状態であり、かつ前記データ
書込が指示された場合において、前記データ入力レジス
タ中のｊ個の前記トランスファゲートのうちの１個を選
択的にオンするデータ入力制御回路とを含み、 前記複数の多機能端子の前記少なくとも一つに対応して
設けられる前記データ出力レジスタは、 対応する前記多機能端子と前記データ入出力回路との間
に並列に接続される、トランスファゲートおよびラッチ
回路のｊ個の組と、 前記第２の制御信号が活性状態であり、かつ前記データ
読出が指示された場合において、前記データ出力レジス
タ中のｊ個の前記トランスファゲートのうちの１個を選
択的にオンするデータ出力制御回路とを含む、請求項１
記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31709699A JP2001135084A (ja) | 1999-11-08 | 1999-11-08 | 半導体記憶装置 |
| US09/564,675 US6215704B1 (en) | 1999-11-08 | 2000-05-04 | Semiconductor memory device allowing reduction in a number of external pins |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31709699A JP2001135084A (ja) | 1999-11-08 | 1999-11-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001135084A true JP2001135084A (ja) | 2001-05-18 |
| JP2001135084A5 JP2001135084A5 (ja) | 2006-12-21 |
Family
ID=18084404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31709699A Pending JP2001135084A (ja) | 1999-11-08 | 1999-11-08 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6215704B1 (ja) |
| JP (1) | JP2001135084A (ja) |
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| JP2006313614A (ja) * | 2005-05-02 | 2006-11-16 | Samsung Electronics Co Ltd | メモリ装置の構造 |
| US8520457B2 (en) | 2006-12-26 | 2013-08-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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| US7593271B2 (en) * | 2006-05-04 | 2009-09-22 | Rambus Inc. | Memory device including multiplexed inputs |
| WO2008042403A2 (en) * | 2006-10-03 | 2008-04-10 | Inapac Technologies, Inc. | Memory accessing circuit system |
| US7865629B1 (en) * | 2009-11-24 | 2011-01-04 | Microsoft Corporation | Configurable connector for system-level communication |
| US8719112B2 (en) * | 2009-11-24 | 2014-05-06 | Microsoft Corporation | Invocation of accessory-specific user experience |
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|---|---|---|---|---|
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| JPH04328384A (ja) | 1991-04-30 | 1992-11-17 | Toshiba Corp | メモリカード |
| US5249160A (en) * | 1991-09-05 | 1993-09-28 | Mosel | SRAM with an address and data multiplexer |
| JP3176144B2 (ja) | 1992-08-28 | 2001-06-11 | 日本電気株式会社 | 同期型スタチックメモリ |
| US5587957A (en) * | 1995-09-29 | 1996-12-24 | Intel Corporation | Circuit for sharing a memory of a microcontroller with an external device |
| US5719878A (en) * | 1995-12-04 | 1998-02-17 | Motorola Inc. | Scannable storage cell and method of operation |
| JP3201335B2 (ja) * | 1998-03-17 | 2001-08-20 | 日本電気株式会社 | メモリアドレス発生回路及び半導体記憶装置 |
-
1999
- 1999-11-08 JP JP31709699A patent/JP2001135084A/ja active Pending
-
2000
- 2000-05-04 US US09/564,675 patent/US6215704B1/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| US6215704B1 (en) | 2001-04-10 |
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