JPS6235190B2 - - Google Patents
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- JPS6235190B2 JPS6235190B2 JP54130144A JP13014479A JPS6235190B2 JP S6235190 B2 JPS6235190 B2 JP S6235190B2 JP 54130144 A JP54130144 A JP 54130144A JP 13014479 A JP13014479 A JP 13014479A JP S6235190 B2 JPS6235190 B2 JP S6235190B2
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- JP
- Japan
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- output
- inputs
- terminal
- output terminals
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- 230000005669 field effect Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 241000132023 Bellis perennis Species 0.000 description 1
- 235000005633 Chrysanthemum balsamita Nutrition 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
この発明はメモリ回路のデコード回路に関する
ものである。
ものである。
NOR型ワードラインデコード回路（以下、
ROWデコーダと呼ぶ）を例にとると従来のこの
種のスタテイツクメモリ回路のROWデコード回
路は第１図に示すように電力制御用の絶縁ゲート
型電界効果トランジスタ（以下MOSFETと記
す）Q1のドレイン端子は電源ＶDDに接続され、
ゲート端子は電力制御信号Ｐに接続され、ソース
端子はMOSFET Q2のドレインに接続される。
MOSFET Q2のゲート端子はソース端子及び
MOSFET Q11〜Ｑ1kのドレイン端子及びバツフ
アアンプAP１に接続されMOSFETQ11〜Ｑ1kの
ゲート端子は各々アドレスインバータ出力A11〜
Ａ1kに接続されソース端子は基板接地される。バ
ツフアアンプAP１の出力端子はワードラインＷ
１に接続される。
ROWデコーダと呼ぶ）を例にとると従来のこの
種のスタテイツクメモリ回路のROWデコード回
路は第１図に示すように電力制御用の絶縁ゲート
型電界効果トランジスタ（以下MOSFETと記
す）Q1のドレイン端子は電源ＶDDに接続され、
ゲート端子は電力制御信号Ｐに接続され、ソース
端子はMOSFET Q2のドレインに接続される。
MOSFET Q2のゲート端子はソース端子及び
MOSFET Q11〜Ｑ1kのドレイン端子及びバツフ
アアンプAP１に接続されMOSFETQ11〜Ｑ1kの
ゲート端子は各々アドレスインバータ出力A11〜
Ａ1kに接続されソース端子は基板接地される。バ
ツフアアンプAP１の出力端子はワードラインＷ
１に接続される。
第１図に示したデコーダが第２図に示すように
メモリにおいてROWデコーダとして構成され
る。即ち第１図に示した各々のデコーダの出力端
子にワードラインW1，W2，……が接続されたメ
モリセルC11，C12，……のトランスフアゲートの
ゲート端子はワードラインW1に接続されセル
C21，C22，……のトランスフアゲートのゲート端
子はワードラインW2に接続されて構成される。
このROWデコーダの動作は次の通りである。ま
ずチツプが選択されると電力制御用信号Ｐは
MOSFFET Q1，Q3，……を導通させるような電
位になる。次に例えばアドレスインバータ出力
A11〜Ａ1Rが全て低レベルとなると、MOSFET
Q11〜Ｑ1Rは導通しなくなりNOR型デコーダの出
力端子１は高レベルに電位されバツフアアンプ
AP１で増巾されてワードライW1を高レベルとし
セルC11，C12，……のトランスフアゲートの
MOSFETを導通させ、セルの情報がデイジツト
ラインD1，１，D2，２……の各々に伝達さ
れる。このとき他のNOR型デコーダに入力され
るアドレスインバータ出力A21〜Ａ2k、は各々の
組合せの中の少なくとも１出力は高レベルに電位
されているため、これ等NOR型デコーダの出力
N2，N3，……は低レベルに電位されワードライ
ンW2，W3，……も低レベルに電位されこれ等ワ
ードラインに接続されるセルの情報はデイジイツ
ト線に伝達されない。このときこれ等非選択デコ
ーダにおいては例えばアドレスインバータ出力
A21〜Ａ2kのうち少くとも１出力が高レベルに電
位されているためMOSFET Q21〜Ｑ2kのうち少
くとも1MOSFETは導通しており電源から
MOSFET Q3，Q4及びQ21〜Ｑ2kのうち少くとも
1MOSFETを電流が流れており全体としてこの電
流値の非選択ROWデコーダ数倍の電流が消費さ
れている。この種のROWデコーダに於ては先に
述べたように非選択ROWデコーダが電流を消費
しておりメモリ容量の増加に伴なうROWデコー
ダ数の増加に比例して消費する電力も増加する。
メモリにおいてROWデコーダとして構成され
る。即ち第１図に示した各々のデコーダの出力端
子にワードラインW1，W2，……が接続されたメ
モリセルC11，C12，……のトランスフアゲートの
ゲート端子はワードラインW1に接続されセル
C21，C22，……のトランスフアゲートのゲート端
子はワードラインW2に接続されて構成される。
このROWデコーダの動作は次の通りである。ま
ずチツプが選択されると電力制御用信号Ｐは
MOSFFET Q1，Q3，……を導通させるような電
位になる。次に例えばアドレスインバータ出力
A11〜Ａ1Rが全て低レベルとなると、MOSFET
Q11〜Ｑ1Rは導通しなくなりNOR型デコーダの出
力端子１は高レベルに電位されバツフアアンプ
AP１で増巾されてワードライW1を高レベルとし
セルC11，C12，……のトランスフアゲートの
MOSFETを導通させ、セルの情報がデイジツト
ラインD1，１，D2，２……の各々に伝達さ
れる。このとき他のNOR型デコーダに入力され
るアドレスインバータ出力A21〜Ａ2k、は各々の
組合せの中の少なくとも１出力は高レベルに電位
されているため、これ等NOR型デコーダの出力
N2，N3，……は低レベルに電位されワードライ
ンW2，W3，……も低レベルに電位されこれ等ワ
ードラインに接続されるセルの情報はデイジイツ
ト線に伝達されない。このときこれ等非選択デコ
ーダにおいては例えばアドレスインバータ出力
A21〜Ａ2kのうち少くとも１出力が高レベルに電
位されているためMOSFET Q21〜Ｑ2kのうち少
くとも1MOSFETは導通しており電源から
MOSFET Q3，Q4及びQ21〜Ｑ2kのうち少くとも
1MOSFETを電流が流れており全体としてこの電
流値の非選択ROWデコーダ数倍の電流が消費さ
れている。この種のROWデコーダに於ては先に
述べたように非選択ROWデコーダが電流を消費
しておりメモリ容量の増加に伴なうROWデコー
ダ数の増加に比例して消費する電力も増加する。
この発明の目的は消費電力を削減し又それに伴
ないアドレスインバータ出力負荷も軽減し、マス
ク上のROWデコーダの占有面積も減少ならしめ
てデコーダを提供することにある。
ないアドレスインバータ出力負荷も軽減し、マス
ク上のROWデコーダの占有面積も減少ならしめ
てデコーダを提供することにある。
本発明によるデコード回路は所定数の入力によ
り複数の出力端子のうちの１つを選択するように
動作する第１の手段と、上記出力端子のそれぞれ
に結合して設けられそれぞれが複数の選択出力端
子を有し上記所定数の入力とは異なる他の複数の
入力が与えられ、選択された１つの選択出力端子
に結合している上記出力端子のレベルに応じたレ
ベルを発生する複数の第２の手段とを有すること
を特徴とする。
り複数の出力端子のうちの１つを選択するように
動作する第１の手段と、上記出力端子のそれぞれ
に結合して設けられそれぞれが複数の選択出力端
子を有し上記所定数の入力とは異なる他の複数の
入力が与えられ、選択された１つの選択出力端子
に結合している上記出力端子のレベルに応じたレ
ベルを発生する複数の第２の手段とを有すること
を特徴とする。
本発明によればスタテイツクメモリ回路のセル
を選択する情報を提供するデコード回路において
デコーダの複数の出力端子と、この出力を増巾す
るバツフアアンプの入力端子との間にスイツチン
グ用のMOS型電界効果トランジスタ
（MOSFET）を挿入し、ドレイン端子又はソース
端子はデコーダの出力端子に接続され、ゲート端
子はアドレス入力信号によつて得られるスイツチ
ング信号に接続され、ソース端子又はドレイン端
子は、上記アドレス入力信号によつて得られるス
イツチング信号群のうち、上記スイツチング用
MOSFETのゲート端子に接続された信号を除
き、残りのそれぞれのスイツチング信号がそれぞ
れのゲート端子に接続されそれぞれのソース端子
は基板接地されるMOS型電界効果トランジスタ
群のそれぞれのドレイン端子とバツフアアンプの
入力端子に接続されてなる回路を上記デコーダの
出力端子に複数接続し、各々のスイツチング用
MOSFETのゲート端子にはそれぞれ異るスイツ
チング信号を接続し上記アドレス入力信号により
これ等スイツチング信号を切換えることによつて
単数のデコーダの出力を複数に分割し複数分のデ
コード機能を有するデコード回路が得られる。
を選択する情報を提供するデコード回路において
デコーダの複数の出力端子と、この出力を増巾す
るバツフアアンプの入力端子との間にスイツチン
グ用のMOS型電界効果トランジスタ
（MOSFET）を挿入し、ドレイン端子又はソース
端子はデコーダの出力端子に接続され、ゲート端
子はアドレス入力信号によつて得られるスイツチ
ング信号に接続され、ソース端子又はドレイン端
子は、上記アドレス入力信号によつて得られるス
イツチング信号群のうち、上記スイツチング用
MOSFETのゲート端子に接続された信号を除
き、残りのそれぞれのスイツチング信号がそれぞ
れのゲート端子に接続されそれぞれのソース端子
は基板接地されるMOS型電界効果トランジスタ
群のそれぞれのドレイン端子とバツフアアンプの
入力端子に接続されてなる回路を上記デコーダの
出力端子に複数接続し、各々のスイツチング用
MOSFETのゲート端子にはそれぞれ異るスイツ
チング信号を接続し上記アドレス入力信号により
これ等スイツチング信号を切換えることによつて
単数のデコーダの出力を複数に分割し複数分のデ
コード機能を有するデコード回路が得られる。
次に本発明の一実施例を第３図および第４図を
参照して説明する。
参照して説明する。
本実施例では７ビツトのアドレス入力A0〜A6
によりワード線選択のため128本のデコード出力
を得る場合について示す。上記７ビツトのアドレ
ス入力のうちA0〜A4は夫々アドレスインバータ
（図示せず）に入力されて反転信号０〜４が
生成され真アドレス入力A0〜A4と補アドレス入
力０〜４とがデコードのために入力信号とし
て用いられる。３２のNORゲート構成によるデ
コーダD1〜D32は７ビツトのアドレス真補入力の
うち５ビツト（A0〜A4）についての真補のアドレ
ス入力が各デコーダD1〜D32毎に５つづつ組み合
されて入力されている。例えばデコーダD1では
入力トランジスタQ103〜Q107のゲートにはアドレ
ス入力A0〜A4が入力され、このデコーダD1はア
ドレスA0〜A4が全てロウレベルのとき出力節点
N1にハイレベルを与える。同様にして他の31の
デコーダ（……D32）も構成され、それぞれ異なる
組み合せでアドレス入力A0〜A4，０〜４の
内の５つが入力されている。出力節点N1はそれ
ぞれトランジスタQ111，Q115，Q119およびQ13を
介してデコード出力節点D1〜D4が接続されてい
る。トランジスタQ111，Q115，Q119およびQ132に
は後述するスイツチング信号X1〜X4がそれぞれ
入力されている。また節点D1と接地との間には
スイツチング信号X2，X3，X4がゲート入力され
たトランジスタQ112〜Q114が接続されている。節
点D2，D3およびD4も同様にしてトランジスタ
Q116，Q117，Q118，Q120，Q130，Q131および
Q133，Q134，Q135が接続され、それぞれの節点に
おいてゲートトランジスタQ115，Q119，Q132のゲ
ート入力以外のスイツチング信号がそれらのトラ
ンジスタにゲート入力されている。かかる構成に
より節点N1のレベルはデコード出力節点D1〜D4
の内の１つに供給される。すなわちスイツチング
信号X1〜X4によつて動作する選択回路M1はマル
チプレクサとして動作する。同様にして選択回路
M1と全く同様の回路（……M32）が節点N2……N32
に設けられ、それぞれの節点のレベルを４つの内
の１つの出力節点に振り分ける動作を行なう。
によりワード線選択のため128本のデコード出力
を得る場合について示す。上記７ビツトのアドレ
ス入力のうちA0〜A4は夫々アドレスインバータ
（図示せず）に入力されて反転信号０〜４が
生成され真アドレス入力A0〜A4と補アドレス入
力０〜４とがデコードのために入力信号とし
て用いられる。３２のNORゲート構成によるデ
コーダD1〜D32は７ビツトのアドレス真補入力の
うち５ビツト（A0〜A4）についての真補のアドレ
ス入力が各デコーダD1〜D32毎に５つづつ組み合
されて入力されている。例えばデコーダD1では
入力トランジスタQ103〜Q107のゲートにはアドレ
ス入力A0〜A4が入力され、このデコーダD1はア
ドレスA0〜A4が全てロウレベルのとき出力節点
N1にハイレベルを与える。同様にして他の31の
デコーダ（……D32）も構成され、それぞれ異なる
組み合せでアドレス入力A0〜A4，０〜４の
内の５つが入力されている。出力節点N1はそれ
ぞれトランジスタQ111，Q115，Q119およびQ13を
介してデコード出力節点D1〜D4が接続されてい
る。トランジスタQ111，Q115，Q119およびQ132に
は後述するスイツチング信号X1〜X4がそれぞれ
入力されている。また節点D1と接地との間には
スイツチング信号X2，X3，X4がゲート入力され
たトランジスタQ112〜Q114が接続されている。節
点D2，D3およびD4も同様にしてトランジスタ
Q116，Q117，Q118，Q120，Q130，Q131および
Q133，Q134，Q135が接続され、それぞれの節点に
おいてゲートトランジスタQ115，Q119，Q132のゲ
ート入力以外のスイツチング信号がそれらのトラ
ンジスタにゲート入力されている。かかる構成に
より節点N1のレベルはデコード出力節点D1〜D4
の内の１つに供給される。すなわちスイツチング
信号X1〜X4によつて動作する選択回路M1はマル
チプレクサとして動作する。同様にして選択回路
M1と全く同様の回路（……M32）が節点N2……N32
に設けられ、それぞれの節点のレベルを４つの内
の１つの出力節点に振り分ける動作を行なう。
ここでスイツチング信号X1〜X4は第４図に示
すようにアドレス入力の内の２ビツト分A5，A6
によりX1＝A5、６、X2＝５・A6、X3＝
５・６、X4＝A5・A6なる論理をインバータ、
NORゲートにより得ることによつて発生してス
イツチング信号HX1〜X4を発生している。このよ
うにしてNORゲート形式のデコーダにより５ビ
ツトのアドレス入力に対応して32の出力節点の内
の１つを選択し、次に選択された出力節点のレベ
ルを２ビツトの入力に対応してさらに４つの内の
１つに振り分けるようにすることにより、結果的
に32×４＝128のデコード出力が得るものであ
る。各デコード出力節点はバツフアAP1〜AP128
をそれぞれ介して充分駆動能力を付与した後スタ
テイツクメモリのワード線駆動端子W1〜W128に
供給される。
すようにアドレス入力の内の２ビツト分A5，A6
によりX1＝A5、６、X2＝５・A6、X3＝
５・６、X4＝A5・A6なる論理をインバータ、
NORゲートにより得ることによつて発生してス
イツチング信号HX1〜X4を発生している。このよ
うにしてNORゲート形式のデコーダにより５ビ
ツトのアドレス入力に対応して32の出力節点の内
の１つを選択し、次に選択された出力節点のレベ
ルを２ビツトの入力に対応してさらに４つの内の
１つに振り分けるようにすることにより、結果的
に32×４＝128のデコード出力が得るものであ
る。各デコード出力節点はバツフアAP1〜AP128
をそれぞれ介して充分駆動能力を付与した後スタ
テイツクメモリのワード線駆動端子W1〜W128に
供給される。
本発明によれば従来の方法に比較して、従来で
は128のNORゲートを用い、動作等においては常
に121のNORゲートに電流路が発生して電力が消
費されるのに対し、本実施例では32のNORゲー
トの内の31のNORゲートに電流路が生成して電
力が消費されるのみであり、電力消費を大巾に小
さくできる。なお本発明ではスイツチング信号の
発生のための回路で電力が消費されるが、例えば
第４図の回路において従来のアドレスインバータ
に対応する２つのインバータを除いたインバー
タ、NORゲートのすべて電力が消費されるとし
てもそれは10カ所に過ぎずこれを考慮しても末だ
従来のデコード回路よりも消費電力は大巾に小さ
いと言うことができる。
は128のNORゲートを用い、動作等においては常
に121のNORゲートに電流路が発生して電力が消
費されるのに対し、本実施例では32のNORゲー
トの内の31のNORゲートに電流路が生成して電
力が消費されるのみであり、電力消費を大巾に小
さくできる。なお本発明ではスイツチング信号の
発生のための回路で電力が消費されるが、例えば
第４図の回路において従来のアドレスインバータ
に対応する２つのインバータを除いたインバー
タ、NORゲートのすべて電力が消費されるとし
てもそれは10カ所に過ぎずこれを考慮しても末だ
従来のデコード回路よりも消費電力は大巾に小さ
いと言うことができる。
以上本発明を一実施例について説明したが本発
明は上述の実施例に限定されることなく任意に適
用できることは言うまでもない。
明は上述の実施例に限定されることなく任意に適
用できることは言うまでもない。
第１図は従来型のNOR型デコード回路を示す
接続図、第２図は同回路によるROWデコード回
路を示す接続図、第３図はこの発明によるデコー
ド回路を示す接続図、第４図はスイツチング信号
発生回路の具体例を示す接続図である。 W1〜Wl……ワードライン、D1，１，D2，
２……デイジイツトライン、Q1〜4，Q11〜Ｑ1k，
Q21〜Ｑ2k，Ｑx11〜Ｑx1l，Ｑx21〜Ｑx2l，Ｑxl1〜Ｑ
xll……MOSFET、AP１〜APl……バツフアアン
プC11，C12，C21，C22……セル、Ｐ……電力制御
用信号、A11〜Ａ1k，A21〜Ａ2k……アドレスイン
バータ出力、１，２……NOR型デコーダ出力、
１′〜l′……バツフアアンプ入力端子、X1〜Xl…
…スイツチング信号、ＡIN1，ＡIN2……アドレス
入力信号。
接続図、第２図は同回路によるROWデコード回
路を示す接続図、第３図はこの発明によるデコー
ド回路を示す接続図、第４図はスイツチング信号
発生回路の具体例を示す接続図である。 W1〜Wl……ワードライン、D1，１，D2，
２……デイジイツトライン、Q1〜4，Q11〜Ｑ1k，
Q21〜Ｑ2k，Ｑx11〜Ｑx1l，Ｑx21〜Ｑx2l，Ｑxl1〜Ｑ
xll……MOSFET、AP１〜APl……バツフアアン
プC11，C12，C21，C22……セル、Ｐ……電力制御
用信号、A11〜Ａ1k，A21〜Ａ2k……アドレスイン
バータ出力、１，２……NOR型デコーダ出力、
１′〜l′……バツフアアンプ入力端子、X1〜Xl…
…スイツチング信号、ＡIN1，ＡIN2……アドレス
入力信号。
Claims (1)
- １ 所定数の入力により複数の第１の出力端子の
うちの１つを選択するように動作する第１の手段
と、上記第１の出力端子のそれぞれに結合して設
けられそれぞれが複数の第２の出力端子を有し上
記所定数の入力とは異なる他の複数の入力が与え
られ、選択された時に第１の出力端子のレベルに
応じたレベルを第２の出力端子に発生する複数の
第２の手段とを有し、前記第２の手段の各々は、
ソース・ドレイン電流路が該第１の出力端子の１
つと該第２の出力端子の１つとの間に接続された
第１の電界効果トランジスタと、前記１つの第２
の出力端子と基準電位との間にソース・ドレイン
電流路が接続された複数の第２の電界トランジス
タとを有し、該第１および第２のトランジスタの
ゲートに前記他の複数の入力が印加されている選
択回路を各第２の出力端子のそれぞれに対応して
有していることを特徴とするデコード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13014479A JPS5654681A (en) | 1979-10-09 | 1979-10-09 | Decoding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13014479A JPS5654681A (en) | 1979-10-09 | 1979-10-09 | Decoding circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5654681A JPS5654681A (en) | 1981-05-14 |
| JPS6235190B2 true JPS6235190B2 (ja) | 1987-07-31 |
Family
ID=15027017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13014479A Granted JPS5654681A (en) | 1979-10-09 | 1979-10-09 | Decoding circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5654681A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6059588A (ja) * | 1983-09-12 | 1985-04-05 | Hitachi Ltd | 半導体記憶装置 |
| JPS61237294A (ja) * | 1985-04-12 | 1986-10-22 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS62117187A (ja) * | 1985-11-15 | 1987-05-28 | Mitsubishi Electric Corp | ２ポ−ト半導体記憶装置 |
| JPS63285793A (ja) * | 1987-05-18 | 1988-11-22 | Mitsubishi Electric Corp | デコ−ダ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS528739A (en) * | 1975-07-10 | 1977-01-22 | Fujitsu Ltd | Electronic circuit |
-
1979
- 1979-10-09 JP JP13014479A patent/JPS5654681A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS528739A (en) * | 1975-07-10 | 1977-01-22 | Fujitsu Ltd | Electronic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5654681A (en) | 1981-05-14 |
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