JPS5894187A

JPS5894187A - 半導体記憶装置

Info

Publication number: JPS5894187A
Application number: JP56193501A
Authority: JP
Inventors: Masahiko Yoshimoto; 雅彦吉本; Hiroshi Shinohara; 尋史篠原; Kenji Anami; 穴見　健治
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1981-11-28
Filing date: 1981-11-28
Publication date: 1983-06-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は半導体記憶装置に関するものであり、特に消
費電力を低減化で色るスタティックＲＡＭに関するもの
である。

従来、この種の装置として第１図ないし第３図に示すも
のがあった。第１図はメモリセルアレイの行方向の構成
を示すものであり、第２図はメモリセルの回路構成を、
第３図はメそリセルアレイの列方向の構成をそれぞれ示
している。今、６４行×６４列プレーンの４Ｋ　　ＣＭ
Ｏ５Ｊ！２タテイックＲＡＭを例にとって説明する□。

第１図において、行デコーダＩの出力はワードラインα
りに接続され、１行あたり６４個のメモリセル（１０１
）〜（１６４）が前記ワードライン（２）に接続されて
いる。各メモリセル（１０１）〜、（１６４）は第２図
に示されるように、Ｐチャンネル型の電界効果トランジ
スタ（以下ＭＯ３ＦＥＴと称す）α沙α優及びＮチャン
ネル型のＭＯ８ＦＥＴ＠ｊ＠により構成される２安定回
路と、読み出し及び書睡込み制御用のＮチャンネル型Ｍ
Ｏ５ＦＥＴ＠及び＠（これらをトランス７アゲートとい
う）によって構成されている。このＭＯ８ＦＥＴ＠及び
（至）のソース（又はドレイン）は各々ビットライン０
９及び０＠に接続され、各々のゲート電極はワードライ
ンａりに接続されている。そして第３図に示されるよう
に各列の１対のビットライン（至）及び（ＩＩは各々プ
リチャージ用のＮチャンネルＭＯ８ＦＥＴ（１３及び（
１４１に接続されている。なお、各列には６４個のメモ
リセルがビットラインに連結されているが、第３図化お
いてはそのうちの１個αηのみが示されている。

次に第１図ないし第３図を用いて動作について説明する
。

行デコーダαυが選択されワードライン０りが充電され
ると、各メモリセル（１０１）〜（１６４）において制
御用ＭＯ８ＦＥＴ＠及び−が導通し、メモリセル０ηの
２安定回路に記憶された情報がビットライン叫又は（至
）に読み出される。

この時、プリチャージ用ＭＯ８ＦＥＴ（１：ｌ　（又は
０局）カラｋ”　）９４ｙ（１５）（又ｔｉ（１８）　
、制御用ＭＯ８ＦＥＴ（２）（又は＠）、駆動用ＭＯ５
ＦＥＴ（２１（又は＠）を経て接地線に抜ける貫通電流
パスが生ずる。この電１２．８ｍＡの貫通電流が流れ、
電力を消費する。

従来のスタティックＲＡＭのメモリアレイは以上のよう
に構成されているので、各ビットラインのプリチャージ
ＭＯ８ＦＥＴから各ビットラインに接続された複数のメ
モリセルの１つに向けて貫通電流が流れ、そのためにＲ
ＡＭの消費電力が増大するなどの欠点があった。

この発明は上記のような従来のものの欠点を除去するた
めになされたもので、各行のワードライ派生した論理信
号により制御される論理ゲートを介して連結することに
より、前記貫通電流を最小限におさえることので色る半
導体記憶装置を提供することを目的としている。

以下、この発明の一実施例を図について説明する。

第４図は本発明の一実施例による半導体記憶装置を示し
、第１図と同様６４行×６４列プレーンの４Ｋ　　ＣＭ
ＯＳスタティックＲＡＭを例にとって説明する。図にお
いて、第１図と同一符号は第１図と同一のものを示す。

本実施例ではワードラインは２つに分割され、行デコー
ダ圓に接続さ・れた第１の分割ワードライン（至）には
３ン個のメモリセル（１０１）〜（１３２）が接続され
、第２の分割ワードライン（２）には３２個のメモリセ
ル（１３３）〜（１６４）が接続されている。そしてＮ
ＡＮＤゲート＠は最上位の列アドレスＡｌｌと分割ワー
ドライン（至）の出力とをその入力とし、°その出力は
インバータ（至）に接続され、該インバーターの出力は
上記＃ｃ２の分割ワードラインＣ（υに接続されている
。そして以上の構成が全での行デコーダα旧こ連結され
るワードラインに対してとられている。なお艶は上記Ｎ
ＡＮＤゲート■とインバータ（至）とからなる論理ゲー
トである。

次に動作について説明する。

６４行×６４列プレーンのメモリセルアレイは６個の行
アドレスｋｏ−ｋｓと６個の列アドレスＡ６〜Ａｎ　　
とによってアドレスされる。ここでメモリセル（１０１
）〜（１３２）のいずれか１つが選択される時には量上
位列アドレスＡｌｌが′０ルベルにあることが最小限必
要であり、メモリセル（１３３）〜（１６４）のいずれ
か１つが選択される時には列アドレスＡｌｌが１１″レ
ベルにあることが最小限必要であるとする。今、第４図
において列アドレスＡｌｌが１０章態で行デコーダαυ
が選択された時、ワードライン（至）は充電され１１゛
状態となるが、このと色ＮＡＮ、Ｄゲート（至）とイン
バータ（至）とによって構成される論理積ゲート■出力
は１０゛となり、ワードライン（９）は充電されない。

逆に列アドレスＡｌｌが１１′状態で行デコーダαυが
選択されたときはインバータ（至）の出方は“１１状態
となり、ワードライン（９）はワードライン■とともに
充電される。つまりメモリセル（１０１）〜（１３２）
のうちのいずれか１つが選択される時にはワードライン
（至）のみが充電され、メモリセル（１３３）〜（１６
４）のうちのいずれか１つが選択される時には論理積ゲ
ート■はイネーブルとなり、ワードライン（至）の１１
゛レベルがワードライン（社）に伝達される。

この構成により、各列のピットラインのプリチャージＭ
Ｏ５ＦＥＴを通してメモリセルに流入する貫通電流は、
列アドレスＡｌｌがＩＩ　６　ａｈ状態のと色にはワー
ドライン■に接続されたメモリセル（１０１）〜（１３
２）のトランスファ゛ゲート（２）′（至）（第２図参
照）のみが導通するので従来の構成の場合の半分になり
、結局、本実施例の場合メモリ動作時の寮均貫通電流値
は従来に比し３／４に低減できることになる。

次に本発明の他の実施例を第５図について説明する。

第５図において、ワードラインは４つに分割され、行デ
コーダＩに接続された第１の分割ワードライン（至）に
は１６ケのメモリセル（１０１）〜（１１６）が接続さ
れている。また上位２ケの列アドレスＡ１０とＡｌｌの
論理和をとるＯＲゲート偵υの出力と第１の分割ワード
ライン（至）の出力とを２人力とす−るＡＮＤゲート−
の出力は、１６個のメモリセル（１１７）〜（１３２）
が接続された第２の分割ワードライン■に接続されてい
る。最上位列アドレスＡ１１と第２の分割ワードライン
（至）の出力とを２人力とするＡＮＤゲート嘔の出力は
１６個のメモリセル（１３３）〜（１４８）が接続され
た第３の分割ワードライン（至）に接続されている。列
アドレスＡＩＯと＾１１の論理積をとるＡＮＤゲート−
の出力と第３の分割ワードライン（至）の出力とを２人
力とするＡＮＤゲート咽の出力は１６個のメモリセル（
１４９）〜（１６４）　　が接続された第４の分割ワー
ドライン（至）に接続されている。なお５υはＯＲゲー
ト（４１１およびＡＮＤゲー）　＋４１からなる第１の
論理ゲート、＠はＡＮＤゲート（４２からなる第２の論
理ゲート、關はＡＮＤゲー）ｕ（４３からなる第３の論
理ゲートである。

次に動作について説明する。

今、行デコーダαＤが選択され、行デコーダ０υの出力
が１１゛状態であるとする。メモリセル（１０１）〜（
１１６）のいずれか１つが選択される時には列アドレス
ＡＩＯ及びＡｌｌがａＯ゛状態であることが最小限必要
であるとした場合、ＯＲゲート（財）の出力は′０″″
であり、従ってＡＮＤゲー）　＋４１の出力は１０゛と
なり、ワードライン節以降には行デコーダ圓の信号が伝
達されず、ワードライン（至）のみが充電される。また
、メモリセル（１１７）〜（１３２）のいずれか１つが
選択される時には列アドレスＡＩＯが１１′″、Ａｌｌ
が１０′″状態であることが最低限必要であるとすると
、この時ＡＮＤゲート−の出力は１゛となり、ワードラ
イン（至）嬶は充電されて″１１状−態になるが、ＡＮ
Ｄゲート（転）の出力は“Ｏ″″となり、ワードライン
（至）以降には行デコーダａυの信号が伝達されず、ワ
ードラインＣＩＡ＠ＩＱみが充電される。次にメモリセ
ル、（１３３）〜（１４８）のいずれか１つが選択され
る時には列アドレス入１０が’Ｏ”、Ａｌｌが１１Ｉ″
状態であることが最低限必要であるとした時、ＡＮＤゲ
ート−の出力及びＡＮＤゲート（転）の出力は“１゛と
なり、ワードライン（至）、＠、（至）は充電されて′
１゛となるがＡＮＤゲート（財）の出力は１０′″とな
り、従ってＡＮＤゲート−の出力は“０１となり、ワー
ドライン（３Ｉには行デコーダαυの出力１１ルベルは
伝達されない。最後にメモリセル（１４９）〜（１６４
）のいずれか１つが選択される時には列アドレスＡ１０
が１１′″、入１１が１１１１であることが最小限必要
であるとした時、ＡＮＤＮＯゲートの出力、ＡＮＤゲー
ト□□□の出力及びＡＮＤゲート（４３の出力はすべて
１１゛状態となり、その結果行デコーダαυの出力レベ
ル１１１がワードライン＠（支）（至）（至）に伝達さ
れる。この構成によると、各列のビットラインからメモ
リセルへ流入する貫流電流は、列アドレスＡＩＯ，Ａｌ
ｌとも“０゛状態のと色にはワードライン（至）に接続
されたメモリセル（１０１）〜（１１６）のトランスフ
ァゲート□□□（ハ）のみが導通するので、従来の構成
の場合の１／４となり、また列アドレスＡ１°０が１′
″、Ａｌｌが１０′″のときにはワードライン（至）（
資）に接続されたメモリセル（１０１）〜（１３２）の
トランスファゲート＠（２）のみが導通ずるので１／２
となり、さらに列アドレスＡＩＯが’Ｏ”、Ａｌｌが１
″″のときにはワードライン（至）＠（至）に接続され
たメモリセル（１０１）〜（１４８）のトランスファゲ
ート＠（２）のみが導通するので３／４となり、最後に
列アドレスＡＩＱ、Ａ１１がともに１１′″状態のとき
にはすべてのワードライン（至）〜（至）に接続された
メモリセル（１０１）〜（１６４）　　のトランスファ
ゲート＠（ハ）が導通するので、従来と同じ貫通電流と
なる。

以上により、実動作時のビットラインからメモリセルへ
流入する貫通電流の平均値は（１／４＋１／２＋３／４
＋１　）／４−５／８に低減で断ることになる。

次に前記２つの実施例における論理ゲー）ｆ５Ｇ５１１
　　　　　′霞ＱのＬＳＩ論理設計における具体例を第
６図（ａ）（ｂ）　（Ｃ）および第７図（１１）　（ｂ
）　（Ｃ）に示す。第６図は分割されたワー・ドライン
を直接駆動するドライバーをインバータで構成した場合
を示しており、第７図はこのドライバーをＮＯＲゲート
で構成した場合を示している。また、両図の（１）　、
　（ｂ）　、　（Ｃ）は各々論理ゲート（９）、■（ま
たは５Ｇ）、□□□の具体例であり、破線で囲まれた部
分は各行の論理ゲートの共有部分である。第６図、第７
図において、ＮＡＮＤはナントゲート、ＮＯＲはノアゲ
ート、ＩＮＶはインバータである。

さらに、第６図、第７図に示される論理ゲートを具体的
なＣＭ０８回路で構成した例を各々第８図及び第９図に
示す。ここで第８図、第９図の（ａ）（ｂ）　（Ｃ）は
各々第６図、第７図の（＋１）　（ｂ）　（Ｃ）に対応
し、破線で囲まれた部分は各行の論理ゲートの共有部分
である。第８図、第９図において、Ｐ、ＮはそれぞれＰ
チャンネルおよびＮチャンネルのＭＯＳＦＥＴである。

なお、上記実施例ではＣＭＯＳメモリセルを例にとって
説明したが、本抛明はＣＭＯＳメモリセルのみに限定さ
れるものではな（、ＮＭＯ８によって構成されたメモリ
セルであってもよく、上記実施例と同様の効果を奏する
。

また、上記実施例ではワードラインを、２個と４個に分
割したが、何個番とでも分割で自ることはいうまでもな
い。また分割されたワードラインを連結する論理ゲート
は上記実施例で説明された機能を有するものならば、。

どのような構成をとってもさしつかえない。

さらに本発明の他の実施例としては、行デコーダを中心
にレイアウトし、その左右にメモリセルアレイを分割し
て配置した構成を少くとも１つ以上有するように構成し
てもよく、上記実施例と同様の効果を奏する。この場合
、各論理ゲートを制御するアドレス信号を適切に選べば
よい。

また各論理ゲートの具体的構成例としてＣＭＯ８回路で
構成した場合を示したが、ＮＭＯ５あるいはＰＭＯ８で
構成してもよいことは言うまでもないＯ以上のように、この発明によれば各ワードラインを分割
し、かつ分割されたワードラインをアドレス信号により
制御される論理ゲートで連結するように構成したので、
ビットラインからメモリセルへの貫通電流を低減でき、
さらにワードライン容量を分割して各々を論理ゲートで
駆動するようにしたので高速化を達成できる効果がある
。

【図面の簡単な説明】

第１図は従来の半導体記憶装置のメモリ回路におけるワ
ードライン／メモリセル系を示すブロック図、第２図は
従来のメモリセルの回路図、第３図は従来のビットライ
ン／メそりセル系を示す・プセル系を示すブロック図、
第５図は本発明の他の実施例を示すブロック図、第６図
卦よび第７図は本発明のワードライン駆動回路の回路図
、第８図および第９図はそれぞれ第６図および第７図の
具体的な構成例を示す回路図である。Ｃｌ１ｌ（至）（至）〜（至）・・・分割ワードライン
、αＤ・・・デコーダ（行デコーダ）、αη（１０１）
〜（１６４）・・・スタティック型メモリセル、ω〜■
・・・論理ｙ−ト。なお図中同一符号は同−又は相当部分を示す。法　　　　　　　　　　　１ ■ 第２図第３図

Claims

【特許請求の範囲】＋１＞　　スタティック型の半導体記憶装置において、
アクセスしたいメモリセルの行（又は列）を選択するた
めのデコーダと、その各々に複数のメモリセルが接続さ
れそのうちの少なくとも１つが上記デコーダの出力に接
続された複数の分割ワードラインと、アドレス信号によ
り制御された。Ｅ記分割ワード・ラインを相互に連結す
る論理ゲート婆備えたことを特徴とする半導体、記憶装
置。（２）上記分割ワードラインが、１個のデコーダの出力
を受けるワードラインをｎ（≧２）分割したものであり
、第１の分割ワードラインは上記デコーダに接続され、
第ｎの分割ワードラインは上記メモリセルアレイの端に
配置され、第ｋ（２≦に≦ｎ）の分割ワードラインは第
（ｈ−１）の論ｋから第ｎまでのいずれかの分割ワード
ラインに接続されたメモリセルがアクセスされると色の
み第（ｋ−１）の分割ワードラインの信号レベルを第に
の分割ワードラインに伝達するようアドレス信号によっ
て制御されるものであることを特徴とする特許請求の範
囲第１項記載の半導体記憶装置。（３）上記ｎが２であり、第１と第２の分割ワードライ
ンを連結する論理ゲートが最上位列（又は行）アドレス
信号と第１の分割ワードラインの出力信号とを２人力と
する論理積ゲートであることを特徴とする特許請求の範
囲第２項記載の半導体記憶装置。（４）上記ｎが４であり、第１と第２の分割ワードライ
ンを連結する第１の論理ゲートは最上位２個の列（又は
行）アドレス信号の論理和と第１の分割ワードラインの
出力信号を２人力とする論理積ゲートであり、第２と第
３の分割ワードツインを連結する第２の論理ゲートは最
上位の列（又は行）アドレス信号と第２の分割ワードラ
インの出力信号とを２人力とする論理積ゲートであり、
第３と第４の分割ワードラインを連結する第３の論理ゲ
ートは最上位２個の列（又は行）アドレス信号の論理積
と第３の分割ワードラインの出力信号とを２人力とする
論理積ゲートであることを特徴とする特許請求の範囲第
２項記載の半導体記憶装置。