JPS59213090A - 駆動回路 - Google Patents
駆動回路Info
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- JPS59213090A JPS59213090A JP58087041A JP8704183A JPS59213090A JP S59213090 A JPS59213090 A JP S59213090A JP 58087041 A JP58087041 A JP 58087041A JP 8704183 A JP8704183 A JP 8704183A JP S59213090 A JPS59213090 A JP S59213090A
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- transistor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ダイナミックランダムアクセス型の半導体メ
モリの行デコーダ回路などに使用される駆動回路に関す
る。
モリの行デコーダ回路などに使用される駆動回路に関す
る。
ダイナミックランダムアクセスメモリ（以下ＤＲＡＭと
略記する）の大容量化に伴なうメモリセルの微細化によ
シ、メモリセルの保持電荷量が減少し、これによってα
線入射によるソフトエラーな起こしたシ、読み出し速度
が遅くなったシする問題が発生している。そこで、メモ
リセルの保持電荷量を大きくするために、従来のＤ Ｒ
ＡＭは第１図に示すような容量結合を利用している。即
ち、１〜４は行デコーダ回路のＮチャンネルエンハンス
メント（ト）型トランジスタ、５はダイナミックメモリ
セルであって、トランスファゲート用のＮチャンネルＥ
型トランジスタ６と記憶用容量７とで構成されておシ、
ｗＬはワード線、ＢＬはビット線である。ＶＤＤは電源
電位、φはクロック信号、Ｒ人およびＲＢはそれぞれ行
デコード信号であり、前記トランジスタ１，−４のゲー
トにはＶＤＤｔ位が印加されておシ、トランジスタ１の
一端に信号ＲＡが印加され、トランジスタ４の一端に信
号ＲＢが印加され、トランジスタ２の一端に信号φが印
加される、。
略記する）の大容量化に伴なうメモリセルの微細化によ
シ、メモリセルの保持電荷量が減少し、これによってα
線入射によるソフトエラーな起こしたシ、読み出し速度
が遅くなったシする問題が発生している。そこで、メモ
リセルの保持電荷量を大きくするために、従来のＤ Ｒ
ＡＭは第１図に示すような容量結合を利用している。即
ち、１〜４は行デコーダ回路のＮチャンネルエンハンス
メント（ト）型トランジスタ、５はダイナミックメモリ
セルであって、トランスファゲート用のＮチャンネルＥ
型トランジスタ６と記憶用容量７とで構成されておシ、
ｗＬはワード線、ＢＬはビット線である。ＶＤＤは電源
電位、φはクロック信号、Ｒ人およびＲＢはそれぞれ行
デコード信号であり、前記トランジスタ１，−４のゲー
トにはＶＤＤｔ位が印加されておシ、トランジスタ１の
一端に信号ＲＡが印加され、トランジスタ４の一端に信
号ＲＢが印加され、トランジスタ２の一端に信号φが印
加される、。
いま、メモリセル５を選択する場合、先ず信号ＲＡおよ
びＲＢを高電位（ＶＤＤ）にしてトランジスタ１，４を
導通状態（オン）にする。このとき、トランジスタ２と
３との接続点Ｐの電位Ｖｐ，およびワード線ＷＬの電位
ＭＷ Ｌ，はｖｌ）、 ＝ ＶＷＬ， ＝ ＶＤＤ −
ＶＴＨ， − ＶＴＨ３−・・・（１１となる。ここ
で、ＶＴＨ，、ＶＴＨ，はそれぞれバックゲートバイア
ス効果のあるトランジスタ４。
びＲＢを高電位（ＶＤＤ）にしてトランジスタ１，４を
導通状態（オン）にする。このとき、トランジスタ２と
３との接続点Ｐの電位Ｖｐ，およびワード線ＷＬの電位
ＭＷ Ｌ，はｖｌ）、 ＝ ＶＷＬ， ＝ ＶＤＤ −
ＶＴＨ， − ＶＴＨ３−・・・（１１となる。ここ
で、ＶＴＨ，、ＶＴＨ，はそれぞれバックゲートバイア
ス効果のあるトランジスタ４。
３の閾値電圧である。
また、トランジスタ１と２との接続点。の電位ＶＱは
ＶＱ ＝ ＶＤＤ − ＶＴＨ， ＝−−−−−＝−（
２１となる。ここで、ＶＴＨＩはパックゲートバイアス
効果のあるトランジスタ１の閾値電圧である。
２１となる。ここで、ＶＴＨＩはパックゲートバイアス
効果のあるトランジスタ１の閾値電圧である。
次に１クロック信号φを印加する（っまシ、接地電位か
らＶφ＝ ＶＤＤ ＋ ２ ｖ程度まで変化させる）。
らＶφ＝ ＶＤＤ ＋ ２ ｖ程度まで変化させる）。
このクロック信号φの入力端と前記。点とは容量Ｃ，で
結合しておシ、上記Ｑ点と前記Ｐ点とは容量Ｃ，で結合
しておシ、上記Ｐ点と図示Ｒ点とは容量Ｃ，で結合して
おシ、上記Ｒ点とワード線ＷＬとは容ｉｔ Ｃ ４で結
合しているので、これらの容量結合によシ上記Ｑ点、Ｐ
点、Ｒ点、ワード線ＷＬの電位が上昇する。第２図は上
記ワード線ＷＬの電位ＶＷＬの時間推移を示したもので
あシ、クロック信号φを印加する前はＶＷＬは前式（１
）のＶｗ ＩＪ，であシ、クロック信号φを印加した後
はＶＷＬはほぼＶφ（クロック信号φの電位）になる。
結合しておシ、上記Ｑ点と前記Ｐ点とは容量Ｃ，で結合
しておシ、上記Ｐ点と図示Ｒ点とは容量Ｃ，で結合して
おシ、上記Ｒ点とワード線ＷＬとは容ｉｔ Ｃ ４で結
合しているので、これらの容量結合によシ上記Ｑ点、Ｐ
点、Ｒ点、ワード線ＷＬの電位が上昇する。第２図は上
記ワード線ＷＬの電位ＶＷＬの時間推移を示したもので
あシ、クロック信号φを印加する前はＶＷＬは前式（１
）のＶｗ ＩＪ，であシ、クロック信号φを印加した後
はＶＷＬはほぼＶφ（クロック信号φの電位）になる。
たとえばＶＤＤ ＝ ５ Ｖとすると、ＶＷ Ｌ，た２
Ｖ，ＶφΣ７ｖ程度である。
Ｖ，ＶφΣ７ｖ程度である。
このようにクロツク信号φ印加によシワード線ＷＬを上
記的７ｖの電位にし、メモリセル５の書き込み、読み出
し動作を行なう。このとき、メモリセル５の容量７は、
ＶＷＬ − ＶＴＨＮ （ ｝ ランス７アゲート６０
閾値電圧であり、約２Ｖ）よ５ｖの電位まで充電され、
５ｖで読み出される。
記的７ｖの電位にし、メモリセル５の書き込み、読み出
し動作を行なう。このとき、メモリセル５の容量７は、
ＶＷＬ − ＶＴＨＮ （ ｝ ランス７アゲート６０
閾値電圧であり、約２Ｖ）よ５ｖの電位まで充電され、
５ｖで読み出される。
しかし飄上述したようにクロック信号φを印加して容量
結合に°よシワード線電位を高く設定することによって
メモリセルの容量の電荷量を大きくすることに伴ない、
回路構成が複雑化する欠点があり、結合用の大きな容量
を必要とするのでメモリチップ上の占有面積が増大化す
る欠点があり、容量結合によ）ワード線のアクセス時間
が長くなる欠点などがある６ 〔発明の目的〕 本発明は上記の事情に鑑みてなされたもので、回路構成
が簡単で半導体チップ上の占有面積が小さくて済み、出
力線を高速駆動し得る駆動回路を提供するものである。
結合に°よシワード線電位を高く設定することによって
メモリセルの容量の電荷量を大きくすることに伴ない、
回路構成が複雑化する欠点があり、結合用の大きな容量
を必要とするのでメモリチップ上の占有面積が増大化す
る欠点があり、容量結合によ）ワード線のアクセス時間
が長くなる欠点などがある６ 〔発明の目的〕 本発明は上記の事情に鑑みてなされたもので、回路構成
が簡単で半導体チップ上の占有面積が小さくて済み、出
力線を高速駆動し得る駆動回路を提供するものである。
即ち、本発明の駆動回路は、ＰチャンネルＭＯ８トラン
ジスタのソースを第１の電源電位に設定し、そのドレイ
ンと接地端との間にＮチャンネルＭＯ８）ランジスタを
挿入接続し、これらのトランジスタのゲート入力として
前記第１の電源電位よシ低い第２の電源電位で動作する
第２電源系回路からの出力信号を導き、前記Ｐチャンネ
ルＭＯ８）ランジスタの閾値電圧を前記第１の電源電位
と第２の電源電位との差に等しいかそれよシも大きくし
たことを％徴とするものである。
ジスタのソースを第１の電源電位に設定し、そのドレイ
ンと接地端との間にＮチャンネルＭＯ８）ランジスタを
挿入接続し、これらのトランジスタのゲート入力として
前記第１の電源電位よシ低い第２の電源電位で動作する
第２電源系回路からの出力信号を導き、前記Ｐチャンネ
ルＭＯ８）ランジスタの閾値電圧を前記第１の電源電位
と第２の電源電位との差に等しいかそれよシも大きくし
たことを％徴とするものである。
このような駆動回路によれば、ゲート入力が低中位（接
地電位）のときにはＰチャンネルトランジスタがオン、
Ｎチャンネルトランジスタがオフになって、そのドレイ
ンに接続される出力線を接地電位から第１の電源電位ま
で高速に充電して昇圧駆動する。また、ゲート入力が高
電位（第２の電源電位）のときには、Ｎチャンネルトラ
ンジスタがオン、Ｐチャンネルトランジスタはオフにな
シ、前記出力線を高速に放電させて接地電位へ降圧駆動
する。また、結合用容量とかクロック信号φを用いない
ので、回路構成は至って簡単でアル、半導体チップ上の
占有面積が小さくて済む。
地電位）のときにはＰチャンネルトランジスタがオン、
Ｎチャンネルトランジスタがオフになって、そのドレイ
ンに接続される出力線を接地電位から第１の電源電位ま
で高速に充電して昇圧駆動する。また、ゲート入力が高
電位（第２の電源電位）のときには、Ｎチャンネルトラ
ンジスタがオン、Ｐチャンネルトランジスタはオフにな
シ、前記出力線を高速に放電させて接地電位へ降圧駆動
する。また、結合用容量とかクロック信号φを用いない
ので、回路構成は至って簡単でアル、半導体チップ上の
占有面積が小さくて済む。
以下、同面を参照して本発明の一実施例を詳細に説明す
る。
る。
第３図において、５はＤＲＡＭのメモリセルであって、
第１図を参照して前述したようにトランスファゲート６
と記憶用容警７とで構成されておシ、ＷＬはワード線、
ＢＬはビット線である。３０は０ＭＯ８）ランジスタ（
相補型絶縁ゲート型トランジスタ）で構成されたＣＭＯ
Ｓインバータであって、行デコード信号ＲＣＫより前記
ワード線ＷＬを駆動する駆動回路として用いられている
。即ち、Ｐチャンネルエンハンスメント型トランジスタ
３ノのソースがＶＤＤ、電位の第１電源に接続され、Ｎ
チャンネルエンハンスメント型トランジスタ３２０ンー
スがＶ８Ｂ電位（接地電位）端に接続され、上記両トラ
ンジスタ３１．３２の各ドレインは相互に接続されると
共に前記ワード線ＷＬに接続され、各ゲート侠相互に接
続されると共に行デコード信号ＲＣ９加される。
第１図を参照して前述したようにトランスファゲート６
と記憶用容警７とで構成されておシ、ＷＬはワード線、
ＢＬはビット線である。３０は０ＭＯ８）ランジスタ（
相補型絶縁ゲート型トランジスタ）で構成されたＣＭＯ
Ｓインバータであって、行デコード信号ＲＣＫより前記
ワード線ＷＬを駆動する駆動回路として用いられている
。即ち、Ｐチャンネルエンハンスメント型トランジスタ
３ノのソースがＶＤＤ、電位の第１電源に接続され、Ｎ
チャンネルエンハンスメント型トランジスタ３２０ンー
スがＶ８Ｂ電位（接地電位）端に接続され、上記両トラ
ンジスタ３１．３２の各ドレインは相互に接続されると
共に前記ワード線ＷＬに接続され、各ゲート侠相互に接
続されると共に行デコード信号ＲＣ９加される。
そして、上記行デコード信号ＲＣは、前記第１電源系の
電源電位ＶＤＤ、よシは低い電源電位ＶＤＤ、の第２電
源系で作られたものでｓｂ、Ｖｓｓ（ＯＶ）からＶＤＤ
、まで変化する。この場合、ＶＤＤ２電位は第１電源系
で動作する定電圧回路（図示せず）で発生される。
電源電位ＶＤＤ、よシは低い電源電位ＶＤＤ、の第２電
源系で作られたものでｓｂ、Ｖｓｓ（ＯＶ）からＶＤＤ
、まで変化する。この場合、ＶＤＤ２電位は第１電源系
で動作する定電圧回路（図示せず）で発生される。
次に、上記駆動回路の動作を説明する。いま、行デコー
ド信号ＲＣが低電位（Ｖｓｓ）のとき、Ｐチャンネルト
ランジスタ３１は導通（オン）し、Ｎチャンネルトラン
ジスタ３２は非導通（オフ）になる。したがって、ワー
ド線ＷＬの電位ＶＷＬはＶＤＤ、になる。これに対して
、行デコード信号ＲＣが高電位（ＶＤＤ、）のと（、Ｎ
チャンネルトランジスタ３２はオンになシ、Ｐチャンネ
ルトランジスタ３）はその閾値電圧ＶＴＨＰを ｖＴｐ≧ｖＤＤ、 −ＶＤＤ。
ド信号ＲＣが低電位（Ｖｓｓ）のとき、Ｐチャンネルト
ランジスタ３１は導通（オン）し、Ｎチャンネルトラン
ジスタ３２は非導通（オフ）になる。したがって、ワー
ド線ＷＬの電位ＶＷＬはＶＤＤ、になる。これに対して
、行デコード信号ＲＣが高電位（ＶＤＤ、）のと（、Ｎ
チャンネルトランジスタ３２はオンになシ、Ｐチャンネ
ルトランジスタ３）はその閾値電圧ＶＴＨＰを ｖＴｐ≧ｖＤＤ、 −ＶＤＤ。
となるように予め設定しておくことによってオフになる
。したがって、ワードｗＷＬの電位■ＷＬはＶＢ２にな
る。このワード線ＷＬの電位ＶＷＬの時間推移を第４図
に示している。
。したがって、ワードｗＷＬの電位■ＷＬはＶＢ２にな
る。このワード線ＷＬの電位ＶＷＬの時間推移を第４図
に示している。
即ち、上記駆動回路によれば、前述したような容量結合
を用いておらず、ワード線ＷＬを低電位（Ｖｓｓ）から
高電位（ＶＤＤ、）へ高速にアクセスすることが可能で
あシ、その回路構成は至って簡単であシ、結合用の大き
な容量を必要としないのでメモリチップ上の占有面積が
小さくて済む。
を用いておらず、ワード線ＷＬを低電位（Ｖｓｓ）から
高電位（ＶＤＤ、）へ高速にアクセスすることが可能で
あシ、その回路構成は至って簡単であシ、結合用の大き
な容量を必要としないのでメモリチップ上の占有面積が
小さくて済む。
次に、本発明の応用例を第５図および第６図を参照して
説明する。第５図において、１１はＤＲＡＭのメモリセ
ルアレイであって、たとえば第１ブロツク列１１．〜第
４ブロック列１ノ。
説明する。第５図において、１１はＤＲＡＭのメモリセ
ルアレイであって、たとえば第１ブロツク列１１．〜第
４ブロック列１ノ。
の４ブロツクに等分されている。１２は行デコーダ回路
であって、ＶＤＤ、電位の第２電源系で動作する。１３
は上記行デコーダ回路１２内で行デコード信号ｎが入力
するインバータであって、ＶｓＳ電位とＶＤＤ２電位と
の間で変化するワード線駆動信号ＷＤを共通ワード線１
４へ送シ出す。この共通ワード線１４は前記各ブ四ツク
列１ノ、〜１１４へ共通に接続されている。
であって、ＶＤＤ、電位の第２電源系で動作する。１３
は上記行デコーダ回路１２内で行デコード信号ｎが入力
するインバータであって、ＶｓＳ電位とＶＤＤ２電位と
の間で変化するワード線駆動信号ＷＤを共通ワード線１
４へ送シ出す。この共通ワード線１４は前記各ブ四ツク
列１ノ、〜１１４へ共通に接続されている。
一方、１５はブロック列選択回路であって、ＶＤＤ、電
位の第２電源系で動作するインバータからなシ、ブロッ
ク列選択用デコード信号ＣＤが入力し、ＶＳＳ電位とＶ
ＤＤ、 電位との間で変化するブロック列選択信号８Ｄ
を出力する。そして、前記各ブロック列１１１〜１ノ４
にはそれぞれ第６図に示すようなノアゲートｅｏからな
るワード線駆動回路を設けておき、各ブロック列毎にそ
れぞれのワード線ＷＬおよびメモリセル５を高速に選択
するようにしている。即ち、第６図のワード線駆動回路
は第１電源系で動作するものであシ、■ＤＤＩ電位端と
Ｖ８Ｂ電位端との間に第１．第２のＰチャンネルトラン
ジスタ６１．６２および第１のＮチャンネルトランジス
タ６３が直列に接続され、この第１のＮチャンネルトラ
ンジスタ６３に並列に第２のＮチャンネルトランジスタ
６４が接続されている。そして、上記トランジスタ６１
．６３の各ゲートに前記共通ワード線１４のワード線駆
動信号ＷＤが導かれ、トランジスタ６２．６４の各ゲー
トに前記ブロック列選択信号ＳＤが導かれ、トランジス
タ６２，６３．６４の各ドレインの相互接続点に各ブロ
ン°り列内のワードＷＬが接続されている。なお、上記
トランジスタ６ノの闇値電圧ｖ’ｒｐ、およびトランク
、スタ６２の閾値電圧ＶＴＰ２はそれぞれＶＤＤ、とＶ
ＤＤ２との差に等しいかもしくはそれよシも大きい値を
有している。
位の第２電源系で動作するインバータからなシ、ブロッ
ク列選択用デコード信号ＣＤが入力し、ＶＳＳ電位とＶ
ＤＤ、 電位との間で変化するブロック列選択信号８Ｄ
を出力する。そして、前記各ブロック列１１１〜１ノ４
にはそれぞれ第６図に示すようなノアゲートｅｏからな
るワード線駆動回路を設けておき、各ブロック列毎にそ
れぞれのワード線ＷＬおよびメモリセル５を高速に選択
するようにしている。即ち、第６図のワード線駆動回路
は第１電源系で動作するものであシ、■ＤＤＩ電位端と
Ｖ８Ｂ電位端との間に第１．第２のＰチャンネルトラン
ジスタ６１．６２および第１のＮチャンネルトランジス
タ６３が直列に接続され、この第１のＮチャンネルトラ
ンジスタ６３に並列に第２のＮチャンネルトランジスタ
６４が接続されている。そして、上記トランジスタ６１
．６３の各ゲートに前記共通ワード線１４のワード線駆
動信号ＷＤが導かれ、トランジスタ６２．６４の各ゲー
トに前記ブロック列選択信号ＳＤが導かれ、トランジス
タ６２，６３．６４の各ドレインの相互接続点に各ブロ
ン°り列内のワードＷＬが接続されている。なお、上記
トランジスタ６ノの闇値電圧ｖ’ｒｐ、およびトランク
、スタ６２の閾値電圧ＶＴＰ２はそれぞれＶＤＤ、とＶ
ＤＤ２との差に等しいかもしくはそれよシも大きい値を
有している。
したがって、共通ワード線１４の信号ＷＤが低電位（Ｖ
ＳＳ）、ブロック列選択信号ＳＤが低電位（ＶＳＳ）の
ときに、トランジスタ６１および６２がオンになシ、ト
ランジスタ６３および６４がオフになシ、ワード線ＷＬ
がＶＤＤ、ｉ位になってメモリセル５の選択が行なわれ
る。これに対して、共通ワード線ノ４の信号ＷＤもしく
はブロック列選択信号ＳＤが高電位（ＶＤＤ２）のとき
、トランジスタ６１もしくは６２がオフになシ、トラン
ジスタ６３もしくは６４がオンになシ、ワード線ＷＬが
Ｖ８ｓ電位になって非選択状態になる。
ＳＳ）、ブロック列選択信号ＳＤが低電位（ＶＳＳ）の
ときに、トランジスタ６１および６２がオンになシ、ト
ランジスタ６３および６４がオフになシ、ワード線ＷＬ
がＶＤＤ、ｉ位になってメモリセル５の選択が行なわれ
る。これに対して、共通ワード線ノ４の信号ＷＤもしく
はブロック列選択信号ＳＤが高電位（ＶＤＤ２）のとき
、トランジスタ６１もしくは６２がオフになシ、トラン
ジスタ６３もしくは６４がオンになシ、ワード線ＷＬが
Ｖ８ｓ電位になって非選択状態になる。
なお、前記ノアゲートのＰチャンネルトランジスタ６１
，６２は少なくとも一方の閾値電圧が≧ＶＤＤ、−ＶＤ
Ｄ、になっていればよい。
，６２は少なくとも一方の閾値電圧が≧ＶＤＤ、−ＶＤ
Ｄ、になっていればよい。
また、第５図の各ブロック列１１．〜１１４に対応して
ブロック列選択回路を設け、各ブロック列における前記
ノアゲートの一方の入力として対応するブロック列選択
回路からの選択信号８Ｄｉ（ｉ＝１〜４）を導くように
変更してもよい。
ブロック列選択回路を設け、各ブロック列における前記
ノアゲートの一方の入力として対応するブロック列選択
回路からの選択信号８Ｄｉ（ｉ＝１〜４）を導くように
変更してもよい。
なお、本発明は上記実施例、応用例に示したようなりＲ
ＡＭのみに限らず、外部電源電位（ＶＤＤＩ ）が５■
、内部電源電位（ＶＤＤ２）がたとえば３Ｖの如く２電
源系統を有するスタティックＲＡＭ５るいはＥＰＲＯＭ
（電気的書き込み可能な読出専用メモリ）などにも適用
可能である。
ＡＭのみに限らず、外部電源電位（ＶＤＤＩ ）が５■
、内部電源電位（ＶＤＤ２）がたとえば３Ｖの如く２電
源系統を有するスタティックＲＡＭ５るいはＥＰＲＯＭ
（電気的書き込み可能な読出専用メモリ）などにも適用
可能である。
さらに、本発明は上述したようなワード線用の駆動回路
のみに限らず、内部回路をたとえば３ｖで動作させ入出
力回路を５■で動作させるような半導体集積回路にも適
用可能である。即ち、たとえば第７図に示すようなデー
タ出力回路のＣＭＯＳインバータ７１．７２をＶＤＤ、
市１源系で動作させ、ＣＭＯ８出力パツファ７３をＶＤ
Ｄ。
のみに限らず、内部回路をたとえば３ｖで動作させ入出
力回路を５■で動作させるような半導体集積回路にも適
用可能である。即ち、たとえば第７図に示すようなデー
タ出力回路のＣＭＯＳインバータ７１．７２をＶＤＤ、
市１源系で動作させ、ＣＭＯ８出力パツファ７３をＶＤ
Ｄ。
雪源系で動作させるようにし、この出力バッファ７３に
おけるＰチャンネルトランジスタ７４の閾値■、圧をＶ
ＤＤＩ（たとえば５■）−ＶＤＤ２（たとえば３Ｖ）に
等しいかそれよシも犬きくしておくことによって、出力
線７５をＶ８Ｂ電位とＶＤＤ、電位とに設定することが
できる。
おけるＰチャンネルトランジスタ７４の閾値■、圧をＶ
ＤＤＩ（たとえば５■）−ＶＤＤ２（たとえば３Ｖ）に
等しいかそれよシも犬きくしておくことによって、出力
線７５をＶ８Ｂ電位とＶＤＤ、電位とに設定することが
できる。
上述したように本発明の駆動回路によれば、回路構成が
簡単で半導体チップ上の占有面積が小さくて済み、出力
線を高速駆動することがで禽るので、半導体メモリのワ
ード紳風動回路などに使用して好適である。
簡単で半導体チップ上の占有面積が小さくて済み、出力
線を高速駆動することがで禽るので、半導体メモリのワ
ード紳風動回路などに使用して好適である。
第１図は従来のＤＲＡＭの一部を示す回路図、第２図は
第１図のワード線の電位変化を示す特性図、第３図は本
発明に係る駆動回路の一例を示す回路図、第４図は第２
図のワード線の電位変化を示す特性図、第５図は本発明
の応用例を示す半導体メモリの要部を示す構成説明図、
第６図および第７図はそれぞれ本発明の他の実施例を示
す回路図である。 ３０・・・ＣＭ０８インバータ、３１，６１．６２・・
・Ｐチャンネルトランジスタ、３２，６３．６４・・・
Ｎチャンネルトランジスタ、６０−°°ノアゲート、Ｗ
Ｌ・・・ワード線、ＲＣ・・・行デコード信号、ＶＤＤ
、・・・第１の電源電位、ＶＤＤｔ・・・第２の電源電
位、ＶＴＰ 、ＶＴＰ、、ＶＴＰ！・・・閾値電圧。
第１図のワード線の電位変化を示す特性図、第３図は本
発明に係る駆動回路の一例を示す回路図、第４図は第２
図のワード線の電位変化を示す特性図、第５図は本発明
の応用例を示す半導体メモリの要部を示す構成説明図、
第６図および第７図はそれぞれ本発明の他の実施例を示
す回路図である。 ３０・・・ＣＭ０８インバータ、３１，６１．６２・・
・Ｐチャンネルトランジスタ、３２，６３．６４・・・
Ｎチャンネルトランジスタ、６０−°°ノアゲート、Ｗ
Ｌ・・・ワード線、ＲＣ・・・行デコード信号、ＶＤＤ
、・・・第１の電源電位、ＶＤＤｔ・・・第２の電源電
位、ＶＴＰ 、ＶＴＰ、、ＶＴＰ！・・・閾値電圧。
Claims (1)
- 【特許請求の範囲】 （１） 第１の電源電位にソースが接続されたＰチャ
ンネルＭＯＳ）ランジスタと、このＰチャンネルＭＯＳ
）ランジスタのドレインと接地端との間に挿入接続され
たＮチャンネルＭＯＳトランジスタとを具備し、これら
のトランジスタのゲート入力として前記第１の電源電位
より低い第２の電源電位で動作する第２電淵系回路から
の出力信号が導かれ、前記ＰチャンネルＭＯ８）ランジ
スタの閾値電圧が前記第１の電源電位と第２の電源電位
との差に等しいかそれよシも大きいことを特徴とする駆
動回路。 （２） 前記ＰチャンネルＭＯ８）ランジスタのドレ
インとＮチャンネルＭＯ８）ランジスタのドレインとが
接続されて０ＭＯ８インバータが形成されてなることを
特徴とする特許 求の範囲第１項記載の駆動回路。 （３］ 前記０ＭＯ８インバータは半導体メモリに用
いられ、その入力として行デコード信号が導かれ、その
出力でワード線を駆動することを特徴とする前記特許請
求の範囲第１項記載の駆動回路。 （４）第１，第２のＰチャンネルＭＯＳ｝ランジスタが
直列接続され、その一端が第１の宵，源電位に設定され
、その他端が第１，第２のＮチャンネルＭＯ８｝ランジ
スタを並列に介して接地され、第１のＰチャンネルＭＯ
Ｓ｝ツンジスタと第１のＮチャンネルＭＯ８｝ランジス
タとのゲート相互が接続されて前記第２電源系回路から
の第１の出力信号が導かれ、第２のＰチャンネルＭ０８
トランジスタと第２のＮチャンネルＭＯＳトランジスタ
とのゲート相互が接続されて前記第２電源系回路からの
第２の出力信号が導かれるノアゲートからなり、上記２
個のＰチャンネルＭＯＳ｝ランジスタのうちの少なくと
も１個の閾値電圧は、前記第１の電源電位と第２の電源
電位との差に等しいかそれよシも大きいことを特徴とす
る駆動回路。 （５） 前記ノアゲートはメモリセルアレイが複数の
ブロック列に分割された半導体メモリに用いられ、前記
第１の出力信号は行デコード信号であシ、第２の出力信
号は前記複数のブロック列を選択するためのブロック列
選択信号でヲ）シ＼ノアゲートの出力によりメモリセル
アレイに共通のワード線を駆動することを特徴とする特
許 動回路。 （６）前記第２の電源電位は、第１の電源電位で動作す
る定電田回路で発生されることを特徴とする前記特許請
求の範囲第１項記載の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58087041A JPS59213090A (ja) | 1983-05-18 | 1983-05-18 | 駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58087041A JPS59213090A (ja) | 1983-05-18 | 1983-05-18 | 駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59213090A true JPS59213090A (ja) | 1984-12-01 |
Family
ID=13903855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58087041A Pending JPS59213090A (ja) | 1983-05-18 | 1983-05-18 | 駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59213090A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61265792A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体記憶回路 |
| JPS6221323A (ja) * | 1985-07-22 | 1987-01-29 | Hitachi Ltd | 半導体記憶装置 |
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-
1983
- 1983-05-18 JP JP58087041A patent/JPS59213090A/ja active Pending
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