JPS6146977B2 - - Google Patents
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- JPS6146977B2 JPS6146977B2 JP58039550A JP3955083A JPS6146977B2 JP S6146977 B2 JPS6146977 B2 JP S6146977B2 JP 58039550 A JP58039550 A JP 58039550A JP 3955083 A JP3955083 A JP 3955083A JP S6146977 B2 JPS6146977 B2 JP S6146977B2
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- semiconductor
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- 230000015654 memory Effects 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 24
- 239000003990 capacitor Substances 0.000 claims description 16
- 230000007423 decrease Effects 0.000 description 6
- 239000002784 hot electron Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
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- 230000000694 effects Effects 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- Microelectronics & Electronic Packaging (AREA)
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体記憶装置に関するもので、
特に、高密度の混成MOS回路で構成された大容
量ダイナミツクメモリに適用されるものである。
特に、高密度の混成MOS回路で構成された大容
量ダイナミツクメモリに適用されるものである。
半導体記憶装置を大別すると、ROM（読み出
し専用メモリ）とRAM（書き込み読み出しメモ
リ）とに分けられる。RAMにはメモリセルがフ
リツプフロツプによつて構成されているスタテイ
ツクRAMと、メモリセルが１個の転送用トラン
ジスタと１個の記憶用キヤパシタとによつて構成
されたダイナミツクRAMとがある。
し専用メモリ）とRAM（書き込み読み出しメモ
リ）とに分けられる。RAMにはメモリセルがフ
リツプフロツプによつて構成されているスタテイ
ツクRAMと、メモリセルが１個の転送用トラン
ジスタと１個の記憶用キヤパシタとによつて構成
されたダイナミツクRAMとがある。
上記ダイナミツクRAMは、１ビツト当りの占
有面積が小さくビツト単価が安くできるので、電
子計算機の記憶装置などに広く利用されている。
有面積が小さくビツト単価が安くできるので、電
子計算機の記憶装置などに広く利用されている。
ところで、従来のダイナミツクRAMは、製造
コストが安くできるＮチヤネル形のMOSトラン
ジスタおよびMOSキヤパシタで構成している
が、高集積化が進むにつれて種々の問題が生じて
いる。まず第１に、徴細な寸法のMOS形素子に
高電界が印加されることによつて発生するホツト
エレクトロンがゲート酸化膜にトラツプされて生
ずる誤動作の問題がある。この問題は特に五極管
動作するＮチヤネル形のMOSトランジスタでは
深刻なものとなつている。
コストが安くできるＮチヤネル形のMOSトラン
ジスタおよびMOSキヤパシタで構成している
が、高集積化が進むにつれて種々の問題が生じて
いる。まず第１に、徴細な寸法のMOS形素子に
高電界が印加されることによつて発生するホツト
エレクトロンがゲート酸化膜にトラツプされて生
ずる誤動作の問題がある。この問題は特に五極管
動作するＮチヤネル形のMOSトランジスタでは
深刻なものとなつている。
第２に、プリチヤージしたビツト線にメモリセ
ルからの信号を読み出すダイナミツクセンス方式
を採用しているため、メモリセルのデータ転送用
MOSトランジスタが五極管動作になり、ワード
線の立ち上がり時間の遅れやトランジスタのチヤ
ネル導電率の低下によつてデータの読み出し時間
が長くなる欠点がある。
ルからの信号を読み出すダイナミツクセンス方式
を採用しているため、メモリセルのデータ転送用
MOSトランジスタが五極管動作になり、ワード
線の立ち上がり時間の遅れやトランジスタのチヤ
ネル導電率の低下によつてデータの読み出し時間
が長くなる欠点がある。
第３に、徴細化に伴なつてキヤパシタの容量が
低下するため、メモリセルの記憶信号容量の減少
を招いてしまう。
低下するため、メモリセルの記憶信号容量の減少
を招いてしまう。
上記第１、第２の問題点を解決する一つの手段
としてメモリセルのCMOS回路化が揚げられる。
すなわち、CMOS回路化によつて五極管動作の多
いＮチヤネル形の負荷MOSトランジスタをＰチ
ヤネル形のMOSトランジスタにおきかえ、これ
によつてホツトエレクトロンの問題を回避すると
ともに、ビツト線のプリチヤージ電位をワード線
のスタンドバイ電位と等しく設定することによ
り、選択されたワード線の電位が立ち上がると高
速に転送用トランジスタがオン状態となり、三極
管動作で信号を伝達する。例えば、第１図に示す
ように各メモリセルをＰチヤネル形のMOSトラ
ンジスタQ1とコンデンサＣとによつて形成し、
トランジスタQ1の一端にビツト線BLを接続する
とともに、ゲートにワード線WLを接続する。そ
して、ビツト線BLの電位をＶCC（5V）レベルに
プリチヤージするとともに、ワード線WLのスタ
ンドバイ時の電位をＶCCレベル、選択されたワー
ド線のみＶSS（OV）レベルに抵下させて高速化
を計るものである。
としてメモリセルのCMOS回路化が揚げられる。
すなわち、CMOS回路化によつて五極管動作の多
いＮチヤネル形の負荷MOSトランジスタをＰチ
ヤネル形のMOSトランジスタにおきかえ、これ
によつてホツトエレクトロンの問題を回避すると
ともに、ビツト線のプリチヤージ電位をワード線
のスタンドバイ電位と等しく設定することによ
り、選択されたワード線の電位が立ち上がると高
速に転送用トランジスタがオン状態となり、三極
管動作で信号を伝達する。例えば、第１図に示す
ように各メモリセルをＰチヤネル形のMOSトラ
ンジスタQ1とコンデンサＣとによつて形成し、
トランジスタQ1の一端にビツト線BLを接続する
とともに、ゲートにワード線WLを接続する。そ
して、ビツト線BLの電位をＶCC（5V）レベルに
プリチヤージするとともに、ワード線WLのスタ
ンドバイ時の電位をＶCCレベル、選択されたワー
ド線のみＶSS（OV）レベルに抵下させて高速化
を計るものである。
しかし、上記のような構成では、メモリセルに
ＶSSレベルからＶCCレベルまでの5Vの振幅の電
位を書き込むことはできない。これは、キヤパシ
タに書き込まれる電位が転送用のトランジスタ
Q1のしきい値電圧Ｖth1だけ低下するためで、第
３の問題として揚げたメモリセルの信号容量の減
少に対処するためには、同一容量のキヤパシタで
はメモルセルに電源電圧いつぱいの振幅を書き込
めるようにした方が有利である。このため、従来
のＮチヤネル形ダイナミツクRAMにおいては、
ワード線電位を「ＶCC＋Ｖth1」以上にブートス
トラツプする手法が用いられている。しかしなが
ら、これを実現するためにはワード線選択用の
MOSトランジスタのしきい値電圧による低下を
考慮する必要があるため「ＶCC＋２×Ｖth1」以
上に昇圧されたノードができ、徴細化された
MOSトランジスタに高電界がかかるという点か
ら好ましくない。
ＶSSレベルからＶCCレベルまでの5Vの振幅の電
位を書き込むことはできない。これは、キヤパシ
タに書き込まれる電位が転送用のトランジスタ
Q1のしきい値電圧Ｖth1だけ低下するためで、第
３の問題として揚げたメモリセルの信号容量の減
少に対処するためには、同一容量のキヤパシタで
はメモルセルに電源電圧いつぱいの振幅を書き込
めるようにした方が有利である。このため、従来
のＮチヤネル形ダイナミツクRAMにおいては、
ワード線電位を「ＶCC＋Ｖth1」以上にブートス
トラツプする手法が用いられている。しかしなが
ら、これを実現するためにはワード線選択用の
MOSトランジスタのしきい値電圧による低下を
考慮する必要があるため「ＶCC＋２×Ｖth1」以
上に昇圧されたノードができ、徴細化された
MOSトランジスタに高電界がかかるという点か
ら好ましくない。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、ホツトエレク
トロンの発生を防止できるとともに高速動作が可
能であり、かつメモリセルの記憶信号の減少も防
止できる高集積化された半導体記憶装置を提供す
ることである。
もので、その目的とするところは、ホツトエレク
トロンの発生を防止できるとともに高速動作が可
能であり、かつメモリセルの記憶信号の減少も防
止できる高集積化された半導体記憶装置を提供す
ることである。
すなわち、この発明においては、半導体基板上
に形成された逆導電形のウエル領域上に選択用の
MOSトランジスタおよびこのトランジスタに一
端が接続された記憶用のキヤパシタを形成し、前
記基板に第１電位V1を供給するとともに、ウエ
ル領域に第２電位V2を供給する。そして、前記
トランジスタの一端に第３電位V3と第４電位V4
間の振幅を有するビツト線を接続するとともに、
前記トランジスタのゲートを第１電位V1と第３
電位V3間の振幅を有するワード線に接続して導
通制御するように構成したもので、各電位は
「V2V3＞V4＞V1」の関係を満すものである。
に形成された逆導電形のウエル領域上に選択用の
MOSトランジスタおよびこのトランジスタに一
端が接続された記憶用のキヤパシタを形成し、前
記基板に第１電位V1を供給するとともに、ウエ
ル領域に第２電位V2を供給する。そして、前記
トランジスタの一端に第３電位V3と第４電位V4
間の振幅を有するビツト線を接続するとともに、
前記トランジスタのゲートを第１電位V1と第３
電位V3間の振幅を有するワード線に接続して導
通制御するように構成したもので、各電位は
「V2V3＞V4＞V1」の関係を満すものである。
以下、この発明の一実施例について図面を参照
して説明する。第２図において、１１は第１導電
形（Ｐ形）の半導体基板で、この基板１１内には
第２導電形（Ｎ形）のウエル領域１２が形成され
る。ウエル領域１２には選択用トランジスタのソ
ース、ドレイン領域となるP+形の不純物領域１
３，１３が所定間隔離間して形成され、この領域
１３，１３間上にゲート絶縁膜１４を介してゲー
ト電極１５が形成される。前記不純物領域１３に
はP-形の不純物領域１６が結合して設けられ、
この領域１６上に絶縁膜１７を介して電極１８が
形成される。さらに、前記不純物領域１３にはビ
ツト線を構成する配線層１９が接続される。
して説明する。第２図において、１１は第１導電
形（Ｐ形）の半導体基板で、この基板１１内には
第２導電形（Ｎ形）のウエル領域１２が形成され
る。ウエル領域１２には選択用トランジスタのソ
ース、ドレイン領域となるP+形の不純物領域１
３，１３が所定間隔離間して形成され、この領域
１３，１３間上にゲート絶縁膜１４を介してゲー
ト電極１５が形成される。前記不純物領域１３に
はP-形の不純物領域１６が結合して設けられ、
この領域１６上に絶縁膜１７を介して電極１８が
形成される。さらに、前記不純物領域１３にはビ
ツト線を構成する配線層１９が接続される。
前記半導体基板１１には第１電位（基板電位）
ＶBBが印加され、ウエル領域１２には第２電位Ｖ
DD（この電位ＶDDは第３電位ＶCCより高いか等し
い）が印加され、ワード線の電位は第３電位ＶCC
と第１電位ＶBBの振幅を有する。また、ビツト線
の電位は第３電位ＶCCと第４電位ＶSS間の振幅を
有する。前記各電位は、「ＶDDＶCC＞ＶSS＞ＶB
Ｂ」を満たす関係にある。
ＶBBが印加され、ウエル領域１２には第２電位Ｖ
DD（この電位ＶDDは第３電位ＶCCより高いか等し
い）が印加され、ワード線の電位は第３電位ＶCC
と第１電位ＶBBの振幅を有する。また、ビツト線
の電位は第３電位ＶCCと第４電位ＶSS間の振幅を
有する。前記各電位は、「ＶDDＶCC＞ＶSS＞ＶB
Ｂ」を満たす関係にある。
第３図は、前記第１電位ＶBBを出力するチヤー
ジポンプ回路を示すもので、発振回路２１、この
発振回路２１の出力が一方の電極に印加されるコ
ンデンサ２２および出力端子２３と接地点ＶSS間
に直列接続されその接続点が前記コンデンサ２２
の他方の電極に接続されるMOSトランジスタ
Q2，Q3とから成り、トランジスタQ2のゲートは
出力端子２３に接続され、トランジスタQ3のゲ
ートはトランジスタQ2とQ3との接続点に接続さ
れる。そして、出力端子２３から変換された電位
ＶBBを得るように構成されている。
ジポンプ回路を示すもので、発振回路２１、この
発振回路２１の出力が一方の電極に印加されるコ
ンデンサ２２および出力端子２３と接地点ＶSS間
に直列接続されその接続点が前記コンデンサ２２
の他方の電極に接続されるMOSトランジスタ
Q2，Q3とから成り、トランジスタQ2のゲートは
出力端子２３に接続され、トランジスタQ3のゲ
ートはトランジスタQ2とQ3との接続点に接続さ
れる。そして、出力端子２３から変換された電位
ＶBBを得るように構成されている。
第４図は、ワード線駆動回路を示すもので、ア
ドレス入力信号Ａ* １，Ａ* ２，…………，Ａ*
ｎがノア回路２４ｉに供給され、このノア回路２
４ｉの出力端子はインバータ回路２５ｉを介して
トランジスタQ4のゲートに接続される。ここで
Ａ*ｉはアドレス信号Aiまたはその補信号の
いづれか一方を意味する。トランジスタQ4の一
端はデータ読み出し時のワード線電位設定信号φ
が供給される端子２６に接続され、他端はゲート
が前記ノア回路２４ｉの出力端に接続されたトラ
ンジスタQ5を介して電源電位ＶCCが印加される
端子２７に接続される。上記トランジスタQ4，
Q5の接続点にはワード線WLiの一端が接続さ
れ、ワード線WLiの他端は書き込み時のワード線
電位設定信号φWLが印加される端子２８と前記チ
ヤージポンプ回路の出力電位ＶBBが印加される端
子２９との間に直列接続されたトランジスタ
Q6，Q7のゲートに接続される。さらに、トラン
ジスタQ6，Q7のゲートと前記端子２９との間に
トランジスタQ8が接続され、このトランジスタ
Q8のゲートはトランジスタQ6とQ7との接続点に
接続される。
ドレス入力信号Ａ* １，Ａ* ２，…………，Ａ*
ｎがノア回路２４ｉに供給され、このノア回路２
４ｉの出力端子はインバータ回路２５ｉを介して
トランジスタQ4のゲートに接続される。ここで
Ａ*ｉはアドレス信号Aiまたはその補信号の
いづれか一方を意味する。トランジスタQ4の一
端はデータ読み出し時のワード線電位設定信号φ
が供給される端子２６に接続され、他端はゲート
が前記ノア回路２４ｉの出力端に接続されたトラ
ンジスタQ5を介して電源電位ＶCCが印加される
端子２７に接続される。上記トランジスタQ4，
Q5の接続点にはワード線WLiの一端が接続さ
れ、ワード線WLiの他端は書き込み時のワード線
電位設定信号φWLが印加される端子２８と前記チ
ヤージポンプ回路の出力電位ＶBBが印加される端
子２９との間に直列接続されたトランジスタ
Q6，Q7のゲートに接続される。さらに、トラン
ジスタQ6，Q7のゲートと前記端子２９との間に
トランジスタQ8が接続され、このトランジスタ
Q8のゲートはトランジスタQ6とQ7との接続点に
接続される。
上記のような構成において第５図のタイミング
チヤートを参照して動作を説明する。なお、ここ
では説明を簡単にするため、第２電位ＶDDと第３
電位ＶCCが等しいものとする。アドレス信号
A1，A2，…………，Anが“ＶSS”レベルと“Ｖ
CC”レベルのいづれかで変化すると、選択された
行のノア回路２４ｉを除いて、他のノア回路の出
力はプリチヤージレベル“ＶCC”から“ＶSS”レ
ベルとなる。従つて、選択された行のトランジス
タQ4がオン状態、Q5がオフ状態となり、選択さ
れない行のトランジスタQ4がオフ状態、Q5がオ
ン状態となる。この時、信号φが“ＶSS”レベル
に立ち下がると、選択されたワード線WLiの電位
は「ＶSS＋｜ＶTP｜」（ＶTPはＰチヤネル形MOS
トランジスタのしきい値電圧）となる。従つて、
ビツト線BLを“ＶCC”レベルにプリチヤージす
れば、メモリセルの選択用トランジスタはワード
線電位が「ＶCC−｜ＶTP｜」まで低下するとオン
状態となり、以降はこの選択用トランジスタが三
極管動作するので、データの読み出しが高速化で
き、かつ高感度である。
チヤートを参照して動作を説明する。なお、ここ
では説明を簡単にするため、第２電位ＶDDと第３
電位ＶCCが等しいものとする。アドレス信号
A1，A2，…………，Anが“ＶSS”レベルと“Ｖ
CC”レベルのいづれかで変化すると、選択された
行のノア回路２４ｉを除いて、他のノア回路の出
力はプリチヤージレベル“ＶCC”から“ＶSS”レ
ベルとなる。従つて、選択された行のトランジス
タQ4がオン状態、Q5がオフ状態となり、選択さ
れない行のトランジスタQ4がオフ状態、Q5がオ
ン状態となる。この時、信号φが“ＶSS”レベル
に立ち下がると、選択されたワード線WLiの電位
は「ＶSS＋｜ＶTP｜」（ＶTPはＰチヤネル形MOS
トランジスタのしきい値電圧）となる。従つて、
ビツト線BLを“ＶCC”レベルにプリチヤージす
れば、メモリセルの選択用トランジスタはワード
線電位が「ＶCC−｜ＶTP｜」まで低下するとオン
状態となり、以降はこの選択用トランジスタが三
極管動作するので、データの読み出しが高速化で
き、かつ高感度である。
また、書き込みおよび再書き込みの場合は、ワ
ード線電位を「ＶSS−｜ＶTP｜」まで下げる必要
がある。これはメモリセルにＶSSレベルを書き込
むためで、この時は信号φWLを“ＶSS”レベルか
ら“ＶCC”レベルに上昇させる。ワード線WLiが
「ＶSS＋｜ＶTP｜」であると、トランジスタQ6が
オン状態、Q7がオフ状態であるので、トランジ
スタQ6，Q7の接続点Ａの電位が上昇する。この
電位は、端子２８、接続点Ａ、端子２９なる貫通
電流による抵抗分割で決まる値（ＶCC−ΔＶ）と
なる。なお、トランジスタQ7は電流容量を小さ
く設定すれば貫通電流は少なく、またこの貫通電
流は選択された行しか流れないので特に問題とは
ならない。また、電位ＶBBの変化もこの電位ＶBB
が基板に印加されているため容量が大きくほとん
ど無視できる。信号φWLを“ＶCC”レベルから所
定時間後に“ＶSS”レベルに戻せば貫通電流はな
くなる。この場合、接続点Ａは“ＶBB”レベルに
戻らず、“ＶSS”レベルとなるので、ワード線が
フローテイング状態になることもなく、電位ＶBB
に設定される。ただし「ＶSS−ＶTN＞ＶBB」が満
たされているものとする。
ード線電位を「ＶSS−｜ＶTP｜」まで下げる必要
がある。これはメモリセルにＶSSレベルを書き込
むためで、この時は信号φWLを“ＶSS”レベルか
ら“ＶCC”レベルに上昇させる。ワード線WLiが
「ＶSS＋｜ＶTP｜」であると、トランジスタQ6が
オン状態、Q7がオフ状態であるので、トランジ
スタQ6，Q7の接続点Ａの電位が上昇する。この
電位は、端子２８、接続点Ａ、端子２９なる貫通
電流による抵抗分割で決まる値（ＶCC−ΔＶ）と
なる。なお、トランジスタQ7は電流容量を小さ
く設定すれば貫通電流は少なく、またこの貫通電
流は選択された行しか流れないので特に問題とは
ならない。また、電位ＶBBの変化もこの電位ＶBB
が基板に印加されているため容量が大きくほとん
ど無視できる。信号φWLを“ＶCC”レベルから所
定時間後に“ＶSS”レベルに戻せば貫通電流はな
くなる。この場合、接続点Ａは“ＶBB”レベルに
戻らず、“ＶSS”レベルとなるので、ワード線が
フローテイング状態になることもなく、電位ＶBB
に設定される。ただし「ＶSS−ＶTN＞ＶBB」が満
たされているものとする。
このような構成によれば、電位ＶBBにブートス
トラツプをかけてさらに低い（あるいは高い）電
位を得ることなくメモリセルに電源電圧の振幅
（“ＶSS”レベルから“ＶCC”レベル）の信号を書
き込めるので高電界が印加されるノードはない。
またCMOS構成であるためホツトエレクトロンの
発生を大幅に低減でき、高速な読み出しを実現で
きるのみならず、記憶信号量を増加できるので確
実な動作が得られる。
トラツプをかけてさらに低い（あるいは高い）電
位を得ることなくメモリセルに電源電圧の振幅
（“ＶSS”レベルから“ＶCC”レベル）の信号を書
き込めるので高電界が印加されるノードはない。
またCMOS構成であるためホツトエレクトロンの
発生を大幅に低減でき、高速な読み出しを実現で
きるのみならず、記憶信号量を増加できるので確
実な動作が得られる。
なお、上記実施例ではＰ形の半導体基板内にＮ
形のウエル領域を形成し、このウエル領域内にダ
イナミツクメモリセルアレイを形成したが、Ｎ形
の半導体基板内にＰ形のウエル領域を形成し、ウ
エル領域内にダイナミツクメモリセルアレイを形
成しても良い。また、半導体基板内にダイナミツ
クメモリセルアレイを形成し、半導体基板内に形
成したウエル領域にチヤージポンプ回路の出力電
位ＶBBを印加するようにしても同様な効果が得ら
れる。さらに、上記実施例では第１電位ＶBBをオ
ンチツプに形成したチヤージポンプ回路から供給
したが、外部から与えても良いのはもちろんであ
る。
形のウエル領域を形成し、このウエル領域内にダ
イナミツクメモリセルアレイを形成したが、Ｎ形
の半導体基板内にＰ形のウエル領域を形成し、ウ
エル領域内にダイナミツクメモリセルアレイを形
成しても良い。また、半導体基板内にダイナミツ
クメモリセルアレイを形成し、半導体基板内に形
成したウエル領域にチヤージポンプ回路の出力電
位ＶBBを印加するようにしても同様な効果が得ら
れる。さらに、上記実施例では第１電位ＶBBをオ
ンチツプに形成したチヤージポンプ回路から供給
したが、外部から与えても良いのはもちろんであ
る。
以上説明したようにこの説明によれば、ホツト
エレクトロンの発生を防止できるとともに高速動
作が可能であり、かつメモリセルの記憶信号の減
少も防止できる高集積化された半導体記憶装置が
得られる。
エレクトロンの発生を防止できるとともに高速動
作が可能であり、かつメモリセルの記憶信号の減
少も防止できる高集積化された半導体記憶装置が
得られる。
第１図は従来およびこの発明の一実施例に係る
半導体記憶装置のメモリセルを示す回路図、第２
図はこの発明の一実施例に係る半導体記憶装置に
おけるメモリセルの断面構成図、第３図は前記第
２図における基板電位を発生するためのチヤージ
ポンプ回路を示す図、第４図は前記第１図のワー
ド線を駆動するワード線駆動回路を示す回路図、
第５図は前記第４図の回路の動作を説明するため
のタイミングチヤートである。 １１……半導体基体、１２……ウエル領域、
Q1……選択用MOSトランジスタ、Ｃ……記憶用
キヤパシタ、WL……ワード線、BL……ビツト
線、ＶBB……第１電位、ＶDD……第２電位、ＶCC
……第３電位、ＶSS……第４電位、φ……データ
読み出し時のワード線電位設定信号、φWL……書
き込み時のワード線電位設定信号、A1，A2，…
………，An……アドレス信号、２４ｉ……ノア
回路、Q4〜Q7……MOSトランジスタ。
半導体記憶装置のメモリセルを示す回路図、第２
図はこの発明の一実施例に係る半導体記憶装置に
おけるメモリセルの断面構成図、第３図は前記第
２図における基板電位を発生するためのチヤージ
ポンプ回路を示す図、第４図は前記第１図のワー
ド線を駆動するワード線駆動回路を示す回路図、
第５図は前記第４図の回路の動作を説明するため
のタイミングチヤートである。 １１……半導体基体、１２……ウエル領域、
Q1……選択用MOSトランジスタ、Ｃ……記憶用
キヤパシタ、WL……ワード線、BL……ビツト
線、ＶBB……第１電位、ＶDD……第２電位、ＶCC
……第３電位、ＶSS……第４電位、φ……データ
読み出し時のワード線電位設定信号、φWL……書
き込み時のワード線電位設定信号、A1，A2，…
………，An……アドレス信号、２４ｉ……ノア
回路、Q4〜Q7……MOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 第１の電位が印加される第１導電形の半導体
基体と、この半導体基体内に形成され第２電位が
印加される第２導電形のウエル領域と、上記ウエ
ル領域に形成され選択用MOSトランジスタとこ
のトランジスタの一端に接続される記憶用キヤパ
シタとを有するダイナミツクメモリセルと、前記
ダイナミツクメモリセルの転送用MOSトランジ
スタのゲートに接続されたワード線の電位を選択
的に第３電位から第１電位に設定して導通制御す
るワード線駆動手段と、前記転送用MOSトラン
ジスタの他端に接続されたビツト線の電位を選択
的に第３電位あるいは第４電位に設定して記憶用
キヤパシタに情報を書き込むとともに、記憶用キ
ヤパシタからビツト線上に情報を読み出す手段と
を具備することを特徴とする半導体記憶装置。 ２ 前記第１導電形の半導体基体がＰ形で、前記
第２導電形のウエル領域がＮ形の場合、第２電位
は第３電位より高いか等しく、第３電位は第４電
位より高く、且つ第４電位は第１電位より高い関
係を満たすことを特徴とする特許請求の範囲第１
項記載の半導体記憶装置。 ３ 前記第１導電形の半導体基体がＮ形で、前記
第２導電形のウエル領域がＰ形の場合、第２電位
は第３電位より低いか等しく、第３電位は第４電
位より低く、且つ第４電位は第１電位より低い関
係を満たすことを特徴とする特許請求の範囲第１
項記載の半導体記憶装置。 ４ 前記第１電位は、前記半導体基体または前記
ウエル領域上に形成されたチヤージポンプ回路か
ら供給される電位であることを特徴とする特許請
求の範囲第１項ないし第３項のいずれかに記載の
半導体記憶装置。 ５ 前記ワード線駆動手段は、ソースが共通接続
されて第１の電位に設定される第１導電形チヤネ
ルを有する第１、第2MOSトランジスタと、ドレ
インが上記第１トランジスタのゲートおよび第２
トランジスタのドレインに接続される第２導電形
チヤネルを有する第3MOSトランジスタとを備
え、上記第１トランジスタのドレインおよび第
２、第３トランジスタのゲートがワード線に接続
され、第３トランジスタのソースにパルス信号が
供給されることによりワード線に第１の電位を印
加するワード線電位設定回路を含むことを特徴と
する特許請求の範囲第１項記載の半導体記憶装
置。 ６ 第１の電位が印加される第１導電形の半導体
基体と、この半導体基体内に形成され第２電位が
印加される第２導電形のウエル領域と、上記半導
体基体内に形成され選択用MOSトランジスタと
このトランジスタの一端に接続される記憶用キヤ
パシタとを有するダイナミツクメモリセルと、前
記ダイナミツクメモリセルの選択用MOSトラン
ジスタのゲートに接続されたワード線の電位を選
択的に第３電位から第２電位に設定して導通制御
するワード線駆動手段と、前記選択用MOSトラ
ンジスタの他端に接続されたビツト線の電位を選
択的に第３電位あるいは第４電位に設定して記憶
用キヤパシタに情報を書き込むとともに、記憶用
キヤパシタからビツト線上に情報を読み出す手段
とを具備することを特徴とする半導体記憶装置。 ７ 前記第１導電形の半導体基体がＰ形で、前記
第２導電形のウエル領域がＮ形の場合、第２電位
は第４電位より高く、第４電位は第３電位より高
く、且つ第３電位は第１電位より高いか等しい関
係を満たすことを特徴とする特許請求の範囲第６
項記載の半導体記憶装置。 ８ 前記第１導電形の半導体基体がＮ形で、前記
第２導電形のウエル領域がＰ形の場合、第２電位
は第４電位より低く、第４電位は第３電位より低
く、且つ第３電位は第１電位より低いか等しい関
係を満たすことを特徴とする特許請求の範囲第６
項記載の半導体記憶装置。 ９ 前記第２電位は、前記半導体基体または前記
ウエル領域上に形成されたチヤージポンプ回路か
ら供給される電位であることを特徴とする特許請
求の範囲第６項ないし第８項のいずれかに記載の
半導体記憶装置。 １０ 前記ワード線駆動手段は、ソースが共通接
続されて第２の電位に設定される第１導電形チヤ
ネルを有する第１、第2MOSトランジスタと、ド
レインが上記第１トランジスタのゲートおよび第
２トランジスタのドレインに接続される第２導電
形チヤネルを有する第3MOSトランジスタとを備
え、上記第１トランジスタのドレインおよび第
２、第３トランジスタのゲートがワード線に接続
され、第３トランジスタのソースにパルス信号が
供給されることによりワード線に第２の電位を印
加するワード線電位設定回路を含むことを特徴と
する特許請求の範囲第６項記載の半導体記憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58039550A JPS59165449A (ja) | 1983-03-10 | 1983-03-10 | 半導体記憶装置 |
| US06/587,975 US4697252A (en) | 1983-03-10 | 1984-03-09 | Dynamic type semiconductor memory device |
| DE8484102612T DE3484142D1 (de) | 1983-03-10 | 1984-03-09 | Dynamische halbleiterspeicheranordnung. |
| EP84102612A EP0121798B1 (en) | 1983-03-10 | 1984-03-09 | Dynamic type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58039550A JPS59165449A (ja) | 1983-03-10 | 1983-03-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59165449A JPS59165449A (ja) | 1984-09-18 |
| JPS6146977B2 true JPS6146977B2 (ja) | 1986-10-16 |
Family
ID=12556162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58039550A Granted JPS59165449A (ja) | 1983-03-10 | 1983-03-10 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4697252A (ja) |
| EP (1) | EP0121798B1 (ja) |
| JP (1) | JPS59165449A (ja) |
| DE (1) | DE3484142D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280651A (ja) * | 1985-05-24 | 1986-12-11 | Fujitsu Ltd | 半導体記憶装置 |
| US5051959A (en) * | 1985-08-14 | 1991-09-24 | Fujitsu Limited | Complementary semiconductor memory device including cell access transistor and word line driving transistor having channels of different conductivity type |
| US4760560A (en) * | 1985-08-30 | 1988-07-26 | Kabushiki Kaisha Toshiba | Random access memory with resistance to crystal lattice memory errors |
| JPH0289357A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | 半導体回路 |
| US5267201A (en) * | 1990-04-06 | 1993-11-30 | Mosaid, Inc. | High voltage boosted word line supply charge pump regulator for DRAM |
| GB9007790D0 (en) | 1990-04-06 | 1990-06-06 | Lines Valerie L | Dynamic memory wordline driver scheme |
| GB9007791D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | High voltage boosted wordline supply charge pump and regulator for dram |
| JP3107556B2 (ja) * | 1990-06-01 | 2000-11-13 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| KR100198659B1 (ko) * | 1996-05-16 | 1999-06-15 | 구본준 | 메모리 셀, 메모리 장치 및 그의 제조 방법 |
| US5253202A (en) * | 1991-02-05 | 1993-10-12 | International Business Machines Corporation | Word line driver circuit for dynamic random access memories |
| JPH056675A (ja) * | 1991-06-27 | 1993-01-14 | Nec Corp | スタテイツク型半導体メモリ装置 |
| JP3093432B2 (ja) * | 1992-04-08 | 2000-10-03 | 日本電気株式会社 | 行デコーダ |
| US5600598A (en) * | 1994-12-14 | 1997-02-04 | Mosaid Technologies Incorporated | Memory cell and wordline driver for embedded DRAM in ASIC process |
| CN101500930B (zh) * | 2006-08-15 | 2012-05-30 | 海德勒利夫特埃姆克莱德股份有限公司 | 对从线的一端悬入海洋环境的负载物提供升沉补偿的装置和方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3938109A (en) * | 1975-02-19 | 1976-02-10 | Intel Corporation | High speed ECL compatible MOS-Ram |
| US4151610A (en) * | 1976-03-16 | 1979-04-24 | Tokyo Shibaura Electric Co., Ltd. | High density semiconductor memory device formed in a well and having more than one capacitor |
| US4364075A (en) * | 1980-09-02 | 1982-12-14 | Intel Corporation | CMOS Dynamic RAM cell and method of fabrication |
| US4511811A (en) * | 1982-02-08 | 1985-04-16 | Seeq Technology, Inc. | Charge pump for providing programming voltage to the word lines in a semiconductor memory array |
-
1983
- 1983-03-10 JP JP58039550A patent/JPS59165449A/ja active Granted
-
1984
- 1984-03-09 US US06/587,975 patent/US4697252A/en not_active Expired - Lifetime
- 1984-03-09 DE DE8484102612T patent/DE3484142D1/de not_active Expired - Lifetime
- 1984-03-09 EP EP84102612A patent/EP0121798B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0121798A2 (en) | 1984-10-17 |
| JPS59165449A (ja) | 1984-09-18 |
| US4697252A (en) | 1987-09-29 |
| EP0121798A3 (en) | 1988-03-23 |
| DE3484142D1 (de) | 1991-04-04 |
| EP0121798B1 (en) | 1991-02-27 |
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