JPH0951042A - 半導体装置 - Google Patents
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- JPH0951042A JPH0951042A JP2757496A JP2757496A JPH0951042A JP H0951042 A JPH0951042 A JP H0951042A JP 2757496 A JP2757496 A JP 2757496A JP 2757496 A JP2757496 A JP 2757496A JP H0951042 A JPH0951042 A JP H0951042A
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Abstract
(57)【要約】 （修正有）
【課題】電源電圧１Ｖ程度のような低い電圧で動作する
スタテックメモリにおいて、サブスレショルド電流によ
る待機時の漏れ電流の問題を避けながら、低電力化と動
作速度の向上を図る。更に、電源電圧の低下によって減
少するスタテックメモリのメモリセルの電圧マージンの
確保を図る。 【解決手段】交差結合した比較的高いしきい電圧をもつ
ＭＯＳトランジスタからなるスタティックメモリセルに
おいて、その給電線電圧を制御するＭＯＳトランジスタ
を設けておく。非選択状態にあるメモリセル内の２つの
記憶ノードの電圧差が、データ対線ＤＬ，／ＤＬから選
択メモリセル内の該２つのノードに書き込み情報に対応
した電圧が印加された時の該２つのノードの電圧差より
も大きくなるように、ワード線電圧がオフになった後に
該給電線電圧制御トランジスタをオンにして高電圧ＶCH
を給電線に与える。
スタテックメモリにおいて、サブスレショルド電流によ
る待機時の漏れ電流の問題を避けながら、低電力化と動
作速度の向上を図る。更に、電源電圧の低下によって減
少するスタテックメモリのメモリセルの電圧マージンの
確保を図る。 【解決手段】交差結合した比較的高いしきい電圧をもつ
ＭＯＳトランジスタからなるスタティックメモリセルに
おいて、その給電線電圧を制御するＭＯＳトランジスタ
を設けておく。非選択状態にあるメモリセル内の２つの
記憶ノードの電圧差が、データ対線ＤＬ，／ＤＬから選
択メモリセル内の該２つのノードに書き込み情報に対応
した電圧が印加された時の該２つのノードの電圧差より
も大きくなるように、ワード線電圧がオフになった後に
該給電線電圧制御トランジスタをオンにして高電圧ＶCH
を給電線に与える。
Description
【０００１】
【発明の属する技術分野】本発明は低電圧で動作する半
導体集積回路、特にＭＩＳトランジスタ又はＭＯＳトラ
ンジスタ（以下、単にＭＯＳまたはＭＯＳトランジスタ
と略記）により構成されたスタティックメモリセルをメ
モリセルとする半導体集積回路に係り、特にスタティッ
クメモリ（スタティック・ランダム・アクセス・メモ
リ）の高速・低電力に適した回路に関する。
導体集積回路、特にＭＩＳトランジスタ又はＭＯＳトラ
ンジスタ（以下、単にＭＯＳまたはＭＯＳトランジスタ
と略記）により構成されたスタティックメモリセルをメ
モリセルとする半導体集積回路に係り、特にスタティッ
クメモリ（スタティック・ランダム・アクセス・メモ
リ）の高速・低電力に適した回路に関する。
【０００２】
【従来の技術】ゲート絶縁膜を有する電界効果トランジ
スタの一種であるＭＯＳトランジスタは微細化されるに
つれてその耐圧が低下するために、その動作電圧を低く
せざるを得ない。この場合でも高速動作を維持するため
には、動作電圧の低下に合わせてＭＯＳトランジスタの
しきい電圧（ＶT）を低下させる必要がある。動作速度
はＭＯＳトランジスタの実効ゲート電圧、すなわち動作
電圧からＶTを差し引いた値で支配され、この値が大き
いほど高速だからである。しかし一般にＶTを０．４Ｖ
程度以下にすると、よく知られているように、本来はカ
ットオフであるべきＭＯＳトランジスタにはＶTの低下
とともに指数関数的に増加するサブスレッショルド電流
と称する直流電流が流れる。このため多数のＭＯＳトラ
ンジスタで構成される半導体集積回路にはそれがＣＭＯ
Ｓ回路といえども直流電流が著しく増加してしまう。し
たがって高速・低電力・低電圧動作が重要な今後の半導
体装置では本質的な問題となる。すなわち、サブスレッ
ショルド電流が発生し、チップ全体として大きな直流電
流になってしまうからである。このためメモリセル内の
トランジスタ、特に交差結合されたトランジスタのＶT
は０．４Ｖ程度以下にすることはできない。しかしそれ
では動作電圧の低下とともにますます実効ゲート電圧が
低くなる。このためメモリセルの動作余裕度（マージ
ン）は狭まり、動作速度は低下したりあるいはＶTの製
造ばらつきの影響を受けやすくなる。
スタの一種であるＭＯＳトランジスタは微細化されるに
つれてその耐圧が低下するために、その動作電圧を低く
せざるを得ない。この場合でも高速動作を維持するため
には、動作電圧の低下に合わせてＭＯＳトランジスタの
しきい電圧（ＶT）を低下させる必要がある。動作速度
はＭＯＳトランジスタの実効ゲート電圧、すなわち動作
電圧からＶTを差し引いた値で支配され、この値が大き
いほど高速だからである。しかし一般にＶTを０．４Ｖ
程度以下にすると、よく知られているように、本来はカ
ットオフであるべきＭＯＳトランジスタにはＶTの低下
とともに指数関数的に増加するサブスレッショルド電流
と称する直流電流が流れる。このため多数のＭＯＳトラ
ンジスタで構成される半導体集積回路にはそれがＣＭＯ
Ｓ回路といえども直流電流が著しく増加してしまう。し
たがって高速・低電力・低電圧動作が重要な今後の半導
体装置では本質的な問題となる。すなわち、サブスレッ
ショルド電流が発生し、チップ全体として大きな直流電
流になってしまうからである。このためメモリセル内の
トランジスタ、特に交差結合されたトランジスタのＶT
は０．４Ｖ程度以下にすることはできない。しかしそれ
では動作電圧の低下とともにますます実効ゲート電圧が
低くなる。このためメモリセルの動作余裕度（マージ
ン）は狭まり、動作速度は低下したりあるいはＶTの製
造ばらつきの影響を受けやすくなる。
【０００３】図２は上述した問題点をさらに説明するた
めに従来技術のメモリセルと波形図を示したものであ
る。
めに従来技術のメモリセルと波形図を示したものであ
る。
【０００４】メモリセルとしてＣＭＯＳ型のスタティッ
クメモリ（ＳＲＡＭ）を例にとる。まずメモリセルが非
選択状態、すなわちワード線ＷＬが０Ｖのようなロウレ
ベルで、セル内の記憶ノードＮ2が電源電圧ＶCCに等し
い１Ｖのようなハイレベルで他の記憶ノードＮ1が０Ｖ
のようなロウレベルであるような情報を記憶している場
合を考えてみる。従来ではメモリセルのすべてのトラン
ジスタのＶTは０．４Ｖ以上なので、ＮチャネルＭＯＳ
トランジスタＱS2ならびにＰチャネルＭＯＳトランジス
タＱC1はともに非導通である。これはＱS2とＱC1ではゲ
ートとソース間電圧が０Ｖであることによる。したがっ
てＶCCを通して流れる電流は無視できる。これがＳＲＡ
Ｍが低電力である理由である。このメモリセルの電圧マ
ージンはＶCC−ＶTが小さくなるほど小さくなる。した
がってＶCCを低くしていくほどＶTも低くしなければな
らないが、ＶTを０．４Ｖ以下に下げていくと本来非導
通であるべき２個のトランジスタＱS2，ＱC1にサブスレ
ッショルド電流が流れはじめ、ＶTの低下とともに指数
関数で増加するようになる。一般にＶTは製造プロセス
の変動でばらつき、またサブスレッショルド電流は高温
になるほど増加するので、ＶTばらつきや接合温度上昇
を考慮するとこの電流は最悪条件ではさらに大きくな
る。チップ内の全てのメモリセルにこの電流が流れるの
で、１２８Ｋビット程度のＳＲＡＭでも合計で１０ｍＡ
程度以上の電流が流れる場合もある。この電流はセルア
レイ全体のデータ保持電流でもある。サブスレショルド
電流が実質的に生じないように比較的大きいしきい電圧
にされたＭＯＳトランジスタを用いた通常のＳＲＡＭの
データ保持電流は１０μＡ以下にできることを考慮する
と、これは大きな問題である。したがって電流の点でＶ
Tは０．４Ｖ程度以上のような比較的大きい値に設定し
なければならない。ここでＶTを例えば０．５Ｖに固定
したままで、ＶCCを下げる場合を考えてみよう。ＶCCを
下げたい要求は、ＭＯＳトランジスタの低耐圧化からの
要求以外に、低電力化からの要求あるいは１個の電池で
駆動したいという要求からくる。たとえば、ＭＯＳトラ
ンジスタの微細化の程度が、そのチャネル長が０．５μ
ｍ以下とかそのゲート絶縁膜の膜厚が６ｎｍ以下などに
なると、外部電源電圧ＶCCを１．５〜１．０Ｖ程度まで
低電圧にしてもトランジスタは十分高速動作するので、
低電力化を優先してこの程度までＶCCを下げることがで
きる。しかしＶCCを下げるとメモリセルの電圧マージン
が著しく低下するようになる。すなわち導通トランジス
タＱS1の実効ゲート電圧はＶCC−ＶTであり、ＶCCがＶT
に接近するとこの実効ゲート電圧が小さくなりＶTのば
らつきに対する変動率が著しくなるためである。またよ
く知られているソフトエラー耐性も低下するしメモリセ
ル内の交差結合した対トランジスタ（ＱS1とＱS2、ＱC1
とＱC2）間のしきい電圧の差（いわゆるオフセット電
圧）等の等価雑音に対するマージンも低下する。
クメモリ（ＳＲＡＭ）を例にとる。まずメモリセルが非
選択状態、すなわちワード線ＷＬが０Ｖのようなロウレ
ベルで、セル内の記憶ノードＮ2が電源電圧ＶCCに等し
い１Ｖのようなハイレベルで他の記憶ノードＮ1が０Ｖ
のようなロウレベルであるような情報を記憶している場
合を考えてみる。従来ではメモリセルのすべてのトラン
ジスタのＶTは０．４Ｖ以上なので、ＮチャネルＭＯＳ
トランジスタＱS2ならびにＰチャネルＭＯＳトランジス
タＱC1はともに非導通である。これはＱS2とＱC1ではゲ
ートとソース間電圧が０Ｖであることによる。したがっ
てＶCCを通して流れる電流は無視できる。これがＳＲＡ
Ｍが低電力である理由である。このメモリセルの電圧マ
ージンはＶCC−ＶTが小さくなるほど小さくなる。した
がってＶCCを低くしていくほどＶTも低くしなければな
らないが、ＶTを０．４Ｖ以下に下げていくと本来非導
通であるべき２個のトランジスタＱS2，ＱC1にサブスレ
ッショルド電流が流れはじめ、ＶTの低下とともに指数
関数で増加するようになる。一般にＶTは製造プロセス
の変動でばらつき、またサブスレッショルド電流は高温
になるほど増加するので、ＶTばらつきや接合温度上昇
を考慮するとこの電流は最悪条件ではさらに大きくな
る。チップ内の全てのメモリセルにこの電流が流れるの
で、１２８Ｋビット程度のＳＲＡＭでも合計で１０ｍＡ
程度以上の電流が流れる場合もある。この電流はセルア
レイ全体のデータ保持電流でもある。サブスレショルド
電流が実質的に生じないように比較的大きいしきい電圧
にされたＭＯＳトランジスタを用いた通常のＳＲＡＭの
データ保持電流は１０μＡ以下にできることを考慮する
と、これは大きな問題である。したがって電流の点でＶ
Tは０．４Ｖ程度以上のような比較的大きい値に設定し
なければならない。ここでＶTを例えば０．５Ｖに固定
したままで、ＶCCを下げる場合を考えてみよう。ＶCCを
下げたい要求は、ＭＯＳトランジスタの低耐圧化からの
要求以外に、低電力化からの要求あるいは１個の電池で
駆動したいという要求からくる。たとえば、ＭＯＳトラ
ンジスタの微細化の程度が、そのチャネル長が０．５μ
ｍ以下とかそのゲート絶縁膜の膜厚が６ｎｍ以下などに
なると、外部電源電圧ＶCCを１．５〜１．０Ｖ程度まで
低電圧にしてもトランジスタは十分高速動作するので、
低電力化を優先してこの程度までＶCCを下げることがで
きる。しかしＶCCを下げるとメモリセルの電圧マージン
が著しく低下するようになる。すなわち導通トランジス
タＱS1の実効ゲート電圧はＶCC−ＶTであり、ＶCCがＶT
に接近するとこの実効ゲート電圧が小さくなりＶTのば
らつきに対する変動率が著しくなるためである。またよ
く知られているソフトエラー耐性も低下するしメモリセ
ル内の交差結合した対トランジスタ（ＱS1とＱS2、ＱC1
とＱC2）間のしきい電圧の差（いわゆるオフセット電
圧）等の等価雑音に対するマージンも低下する。
【０００５】メモリセルが選択された場合もＶTが０．
５Ｖと高くＶCCが低いと低速になったり動作マージンが
低下する。ワード線ＷＬにたとえば１ＶのＶCCが印加さ
れると、ＱT1とＱS1は導通しそこに流れる電流とデータ
線ＤＬに接続された負荷抵抗（実際にはＭＯＳトランジ
スタで構成）によってＤＬに微小電圧の変化（０．２
Ｖ）が現われる。一方、ＱS2はそのゲート電圧がＶTよ
りも十分低いので非導通で、このため他のデータ線／Ｄ
Ｌには電圧変化は現われない。このデータ対線間の電圧
極性によってメモリセルの記憶情報が弁別され読み出し
が行われる。ここでＤＬに現われる電圧変化が大きいほ
ど安定に弁別されるが、このためにはできるだけ大きく
かつ一定な電流がＱS1，ＱT1を通して流れる必要があ
る。この電流はＱS1とＱT1のそれぞれの実効ゲート電圧
はほぼ等しくＶCC−ＶTなので、前述したようにＶCCの
低下とともに電流は小さくなり、またＶTのばらつきの
影響を強く受けるようになる。
５Ｖと高くＶCCが低いと低速になったり動作マージンが
低下する。ワード線ＷＬにたとえば１ＶのＶCCが印加さ
れると、ＱT1とＱS1は導通しそこに流れる電流とデータ
線ＤＬに接続された負荷抵抗（実際にはＭＯＳトランジ
スタで構成）によってＤＬに微小電圧の変化（０．２
Ｖ）が現われる。一方、ＱS2はそのゲート電圧がＶTよ
りも十分低いので非導通で、このため他のデータ線／Ｄ
Ｌには電圧変化は現われない。このデータ対線間の電圧
極性によってメモリセルの記憶情報が弁別され読み出し
が行われる。ここでＤＬに現われる電圧変化が大きいほ
ど安定に弁別されるが、このためにはできるだけ大きく
かつ一定な電流がＱS1，ＱT1を通して流れる必要があ
る。この電流はＱS1とＱT1のそれぞれの実効ゲート電圧
はほぼ等しくＶCC−ＶTなので、前述したようにＶCCの
低下とともに電流は小さくなり、またＶTのばらつきの
影響を強く受けるようになる。
【０００６】以上から従来の回路と駆動方式では、ＶCC
の低下とともに著しく直流電流が増えたり、メモリセル
の動作速度が低下・変動したりあるいは動作マージンが
低下したりしてしまう。したがってＳＲＡＭチップある
いはＳＲＡＭを内蔵した例えばマイクロプロセッサチッ
プなどの性能もＶCCの低下とともに著しく劣化してしま
う。
の低下とともに著しく直流電流が増えたり、メモリセル
の動作速度が低下・変動したりあるいは動作マージンが
低下したりしてしまう。したがってＳＲＡＭチップある
いはＳＲＡＭを内蔵した例えばマイクロプロセッサチッ
プなどの性能もＶCCの低下とともに著しく劣化してしま
う。
【０００７】
【発明が解決しようとする課題】本発明の目的は、スタ
ティックメモリあるいはスタティックメモリを内蔵する
半導体装置において、ＭＯＳトランジスタから成るスタ
ティックメモリセルの低電圧動作に伴うサブスレッショ
ルド電流の増加と電圧マージンなどの低下を抑制するこ
とにある。
ティックメモリあるいはスタティックメモリを内蔵する
半導体装置において、ＭＯＳトランジスタから成るスタ
ティックメモリセルの低電圧動作に伴うサブスレッショ
ルド電流の増加と電圧マージンなどの低下を抑制するこ
とにある。
【０００８】
【課題を解決するための手段】上記目的は、ゲートとソ
ースのそれぞれの電圧が等しくてもドレインとソース間
に実質的に電流が流れないようなＭＯＳトランジスタが
交差結合されたスタティックメモリセルにおいて、非選
択状態にあるメモリセル内の２つの記憶ノードの電圧差
が、該メモリセルが選択されてデータ対線から該メモリ
セルの該記憶ノードに書き込み情報に対応した電圧が印
加されたときの該２つの記憶ノードの電圧差よりも大き
くなるように該メモリセルの少なくても１つの給電線の
電圧を制御することによって実現される。これにより、
メモリセルの選択時の主要電源電圧が低くても、メモリ
セル内の２つの記憶ノード間電圧は十分高くとれるの
で、メモリセルは低電力でしかも動作マージンが広く安
定動作が可能になる。
ースのそれぞれの電圧が等しくてもドレインとソース間
に実質的に電流が流れないようなＭＯＳトランジスタが
交差結合されたスタティックメモリセルにおいて、非選
択状態にあるメモリセル内の２つの記憶ノードの電圧差
が、該メモリセルが選択されてデータ対線から該メモリ
セルの該記憶ノードに書き込み情報に対応した電圧が印
加されたときの該２つの記憶ノードの電圧差よりも大き
くなるように該メモリセルの少なくても１つの給電線の
電圧を制御することによって実現される。これにより、
メモリセルの選択時の主要電源電圧が低くても、メモリ
セル内の２つの記憶ノード間電圧は十分高くとれるの
で、メモリセルは低電力でしかも動作マージンが広く安
定動作が可能になる。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。
施例を説明する。
【００１０】図１（ａ）から（ｃ）は本発明の一実施例
を示す図である。図１（ａ）はセル毎に、回路の動作電
位点ＶCHとメモリセルの接続を制御する手段であるトラ
ンジスタＱPを付加した例を示し、（ｂ）は行毎にＱPを
付加した例、（ｃ）はすべてのセルでＱPを共有する例
を示す。
を示す図である。図１（ａ）はセル毎に、回路の動作電
位点ＶCHとメモリセルの接続を制御する手段であるトラ
ンジスタＱPを付加した例を示し、（ｂ）は行毎にＱPを
付加した例、（ｃ）はすべてのセルでＱPを共有する例
を示す。
【００１１】簡単のためメモリセル内のすべてのトラン
ジスタのしきい電圧ＶTは０．５Ｖとする。したがって
ゲートとソースの電圧がほぼ等しければトランジスタに
はサブスレッショルド電流は流れない。図１（ａ）は最
も基本となる本発明の概念図である。メモリセルＭＣの
高電位側の給電ノードであるＰチャネルＭＯＳ ＱC1，
ＱC2の共通ソースと、電源ＶCHの間にスイッチの働きを
するＰチャネルＭＯＳＱPがメモリセルに対して挿入さ
れる。メモリセルＭＣの低電位側の給電ノードであるＮ
チャネルＭＯＳ ＱS1，ＱS2の共通ソースは基準電位Ｖ
SS（通常は接地電位０Ｖ）に接続されている。ここで例
示したメモリセルＭＣは、ゲートとドレインが互いに交
差結合されたＭＯＳトランジスタで構成されたスタティ
ックメモリセルである。更に、詳しくはＱC1とＱS1から
なるインバータと、ＱC2とＱS2からなるインバータがあ
り、一方のインバータの出力が他方のインバータの入力
にそれぞれ接続された記憶セルと、記憶ノードＮ1，Ｎ2
にそれぞれその一端が接続された転送ＭＯＳトランジス
タＱT1、ＱT2からなる。このメモリセルＭＣの動作環境
は、外部から供給される電圧ＶCCの十分に電流供給能力
の高い電源があるものとし、ＶCCよりも電圧の高いＶCH
の電源は電流供給能力の低い電源であるとする。電流供
給能力の低い電源ではその供給能力以上の電流が流れる
と一時的に電源の電圧が低下するという問題がある。
ジスタのしきい電圧ＶTは０．５Ｖとする。したがって
ゲートとソースの電圧がほぼ等しければトランジスタに
はサブスレッショルド電流は流れない。図１（ａ）は最
も基本となる本発明の概念図である。メモリセルＭＣの
高電位側の給電ノードであるＰチャネルＭＯＳ ＱC1，
ＱC2の共通ソースと、電源ＶCHの間にスイッチの働きを
するＰチャネルＭＯＳＱPがメモリセルに対して挿入さ
れる。メモリセルＭＣの低電位側の給電ノードであるＮ
チャネルＭＯＳ ＱS1，ＱS2の共通ソースは基準電位Ｖ
SS（通常は接地電位０Ｖ）に接続されている。ここで例
示したメモリセルＭＣは、ゲートとドレインが互いに交
差結合されたＭＯＳトランジスタで構成されたスタティ
ックメモリセルである。更に、詳しくはＱC1とＱS1から
なるインバータと、ＱC2とＱS2からなるインバータがあ
り、一方のインバータの出力が他方のインバータの入力
にそれぞれ接続された記憶セルと、記憶ノードＮ1，Ｎ2
にそれぞれその一端が接続された転送ＭＯＳトランジス
タＱT1、ＱT2からなる。このメモリセルＭＣの動作環境
は、外部から供給される電圧ＶCCの十分に電流供給能力
の高い電源があるものとし、ＶCCよりも電圧の高いＶCH
の電源は電流供給能力の低い電源であるとする。電流供
給能力の低い電源ではその供給能力以上の電流が流れる
と一時的に電源の電圧が低下するという問題がある。
【００１２】メモリセルにデータ対線からデータを書き
込む場合は、 ＱPを非導通にした状態で通常は対線の
一方にはＶCCを、他方には０を印加する。この時ワード
線電圧をＶCCとすれば、記憶ノードＮ1，Ｎ2のいずれか
一方にはＱT1あるいはＱT2のＶTだけ降下したＶCC−ＶT
が、また他方には０が入力される。しかしこのままでは
記憶電圧（ノードＮ1とＮ2の差電圧）はＶCC−ＶTとな
り、たとえばＶCC＝１Ｖ，ＶT＝０．５Ｖでは０．５Ｖ
となり低すぎる。そこで書き込んだ後、すなわちワード
線電圧をオフにした後でＱPを導通させ、共通ソースに
十分高いＶCH（例えば２Ｖ）を印加する。するとメモリ
セル内の交差結合トランジスタは差動アンプとして働く
ように活性化され、その結果として、Ｎ1，Ｎ2のいずれ
か一方はＶCHまで充電され他方は０となる。結局記憶電
圧はＶCC−ＶTからＶCHへと高くなる。ＱPを導通にする
タイミングは、ワード線選択タイミングと一致されなく
とも良いが、電流供給能力の弱い電源ＶCHからメモリセ
ルを介してデータ線ＤＬ、／ＤＬに不要な電流が流れな
いようにするためには、ワード線電圧をオフした後のタ
イミングとされることが望ましい。なお、ワード線をオ
フしてからＱPを導通するまでの期間におけるノードＮ
1、Ｎ2の書き込みデータは、ノードＮ1、Ｎ2のそれぞれ
が持つ寄生容量によって保持されることになる。上記の
ようにメモリセルを活性化した後のデータ保持期間や待
機時にはＱPをオンにしてメモリセルにＶCHを給電しつ
づければ、この間のメモリセルの動作マージンは拡大す
る。またメモリセルの読み出し時にも動作は高速・安定
である。ＱS1あるいはＱS2の電流駆動能力がゲート電圧
が高くなった分だけ向上するためである。このように書
き込みはＱPを非導通にした状態で行えるので、いかな
る書き込みデータでもメモリセル内はダイナミック動作
となり低電力で高速な書き込みができる。もしＱPがな
くメモリセルに直接 ＶCHが接続されていたり、書き込
み途中でＱPを導通させたりすると、それまで蓄えられ
ていた記憶情報を反転させるような書き込みの場合に、
ＱPを通して長時間電流が流れて高電力になったり反転
させにくくなるなどの不都合が生じる。
込む場合は、 ＱPを非導通にした状態で通常は対線の
一方にはＶCCを、他方には０を印加する。この時ワード
線電圧をＶCCとすれば、記憶ノードＮ1，Ｎ2のいずれか
一方にはＱT1あるいはＱT2のＶTだけ降下したＶCC−ＶT
が、また他方には０が入力される。しかしこのままでは
記憶電圧（ノードＮ1とＮ2の差電圧）はＶCC−ＶTとな
り、たとえばＶCC＝１Ｖ，ＶT＝０．５Ｖでは０．５Ｖ
となり低すぎる。そこで書き込んだ後、すなわちワード
線電圧をオフにした後でＱPを導通させ、共通ソースに
十分高いＶCH（例えば２Ｖ）を印加する。するとメモリ
セル内の交差結合トランジスタは差動アンプとして働く
ように活性化され、その結果として、Ｎ1，Ｎ2のいずれ
か一方はＶCHまで充電され他方は０となる。結局記憶電
圧はＶCC−ＶTからＶCHへと高くなる。ＱPを導通にする
タイミングは、ワード線選択タイミングと一致されなく
とも良いが、電流供給能力の弱い電源ＶCHからメモリセ
ルを介してデータ線ＤＬ、／ＤＬに不要な電流が流れな
いようにするためには、ワード線電圧をオフした後のタ
イミングとされることが望ましい。なお、ワード線をオ
フしてからＱPを導通するまでの期間におけるノードＮ
1、Ｎ2の書き込みデータは、ノードＮ1、Ｎ2のそれぞれ
が持つ寄生容量によって保持されることになる。上記の
ようにメモリセルを活性化した後のデータ保持期間や待
機時にはＱPをオンにしてメモリセルにＶCHを給電しつ
づければ、この間のメモリセルの動作マージンは拡大す
る。またメモリセルの読み出し時にも動作は高速・安定
である。ＱS1あるいはＱS2の電流駆動能力がゲート電圧
が高くなった分だけ向上するためである。このように書
き込みはＱPを非導通にした状態で行えるので、いかな
る書き込みデータでもメモリセル内はダイナミック動作
となり低電力で高速な書き込みができる。もしＱPがな
くメモリセルに直接 ＶCHが接続されていたり、書き込
み途中でＱPを導通させたりすると、それまで蓄えられ
ていた記憶情報を反転させるような書き込みの場合に、
ＱPを通して長時間電流が流れて高電力になったり反転
させにくくなるなどの不都合が生じる。
【００１３】図１（ｂ）は複数のメモリセルでＱPを共
有した実施例で、トランジスタ数が少なくなる分だけメ
モリセルは小形になる。今、ＭＣ1に前述したようにＱP
1を非導通にしたままで書き込むと、データ対線からＭ
Ｃ1のたとえばＱC1のゲートに０、ＱC2のゲートにはＶC
C−ＶT（０．５Ｖ）が強制的に加えられる。このためＱ
C1が導通しそれまで共通給電線ＰＬ1の寄生容量に充電
していたＶCHはＶCC−ＶTまで放電する。この時同じワ
ード線ＷＬ1上のメモリセルＭＣ2は実質的は読み出し動
作が行われているが、上述したＰＬ1の電圧低下でＭＣ2
の記憶情報が破壊されることはない。ＭＣ2の記憶電圧
もそれまでのＶCHからＰＬ1の電圧であるＶCC−ＶTに低
下するだけである。メモリセル内の差動アンプの感度は
対になるトランジスタのオフセット電圧などで決まりそ
れは例えば０．２Ｖ程度以下であり、ＶCC−ＶTがこの
感度以上なので情報は破壊されない。すなわち書き込み
終了後にＱP1をオンにしてＰＬ1に再びＶCHを与えれ
ば、ＭＣ2の記憶電圧もＭＣ1と同様にＶCHになる。この
実施例では、選択されたワード線に対応する給電線１本
だけをＶCHに充電すればよい。ほかの多数の給電線（Ｐ
Ｌ2など）はＶCHのままなので、対応する充電トランジ
スタ（ＱP2）などをオンにしても充電動作は起こらな
い。つまり給電線の充電は局所化され、低電力化され
る。
有した実施例で、トランジスタ数が少なくなる分だけメ
モリセルは小形になる。今、ＭＣ1に前述したようにＱP
1を非導通にしたままで書き込むと、データ対線からＭ
Ｃ1のたとえばＱC1のゲートに０、ＱC2のゲートにはＶC
C−ＶT（０．５Ｖ）が強制的に加えられる。このためＱ
C1が導通しそれまで共通給電線ＰＬ1の寄生容量に充電
していたＶCHはＶCC−ＶTまで放電する。この時同じワ
ード線ＷＬ1上のメモリセルＭＣ2は実質的は読み出し動
作が行われているが、上述したＰＬ1の電圧低下でＭＣ2
の記憶情報が破壊されることはない。ＭＣ2の記憶電圧
もそれまでのＶCHからＰＬ1の電圧であるＶCC−ＶTに低
下するだけである。メモリセル内の差動アンプの感度は
対になるトランジスタのオフセット電圧などで決まりそ
れは例えば０．２Ｖ程度以下であり、ＶCC−ＶTがこの
感度以上なので情報は破壊されない。すなわち書き込み
終了後にＱP1をオンにしてＰＬ1に再びＶCHを与えれ
ば、ＭＣ2の記憶電圧もＭＣ1と同様にＶCHになる。この
実施例では、選択されたワード線に対応する給電線１本
だけをＶCHに充電すればよい。ほかの多数の給電線（Ｐ
Ｌ2など）はＶCHのままなので、対応する充電トランジ
スタ（ＱP2）などをオンにしても充電動作は起こらな
い。つまり給電線の充電は局所化され、低電力化され
る。
【００１４】図１（ｃ）は充電トランジスタＱPを全て
のメモリセルで共有した実施例で、集積度は上述した例
よりも向上する。しかしこの場合は、非選択のワード線
側のメモリセルの給電線を含む全ての給電線の電圧が降
下してしまうので、それらをＶCHまで充電するための充
放電電力が増加したり低速になったりする可能性がある
ので注意を要する。尚、ワード線に対して隣り合う給電
線を共通化するとメモリセルの面積を小さくできる。た
とえば第１（ｂ）において、ＰＬ1とＰＬ2を共通な１本
の給電線にしてこれを１個のトランジスタで制御すれば
実効的にメモリセルの配線数が減るためである。
のメモリセルで共有した実施例で、集積度は上述した例
よりも向上する。しかしこの場合は、非選択のワード線
側のメモリセルの給電線を含む全ての給電線の電圧が降
下してしまうので、それらをＶCHまで充電するための充
放電電力が増加したり低速になったりする可能性がある
ので注意を要する。尚、ワード線に対して隣り合う給電
線を共通化するとメモリセルの面積を小さくできる。た
とえば第１（ｂ）において、ＰＬ1とＰＬ2を共通な１本
の給電線にしてこれを１個のトランジスタで制御すれば
実効的にメモリセルの配線数が減るためである。
【００１５】なお、ＳＲＡＭのメモリセルの高電位側の
給電ノードにスイッチＭＯＳトランジスタを設ける回路
構成は、特開昭６０−３８７９６号公報や特開平０２−
１０８２９７号公報に記載されるが、スイッチＭＯＳを
介して接続される電位は装置に供給される電源電位であ
り、本発明とはその思想が全く異なものである。
給電ノードにスイッチＭＯＳトランジスタを設ける回路
構成は、特開昭６０−３８７９６号公報や特開平０２−
１０８２９７号公報に記載されるが、スイッチＭＯＳを
介して接続される電位は装置に供給される電源電位であ
り、本発明とはその思想が全く異なものである。
【００１６】以下では主に図１（ｂ）を例に、書き込み
動作だけでなく読み出し動作を含めて、さらに具体的な
実施例を説明する。
動作だけでなく読み出し動作を含めて、さらに具体的な
実施例を説明する。
【００１７】図３は本発明実施例の回路図で、図４は読
みだし時のタイミング図、図５は書き込み時のタイミン
グ図である。
みだし時のタイミング図、図５は書き込み時のタイミン
グ図である。
【００１８】メモリセルとしてＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタから成るフリッ
プフロップ型のセルを例にとり、セル内のすべてのトラ
ンジスタのしきい電圧ＶTは、サブスレッショルド電流
がほぼ無視できる程度に高い値、たとえば０．５Ｖとす
る。また簡単のため４ビットのセルアレイを取り上げ、
電池駆動でＳＲＡＭのＶCC単一電源駆動を前提にＶCC＝
１Ｖ，ＶCH＝２Ｖと仮定している。本発明の特徴は、 （１）セル給電線（ＰL1及びＰL2）の電圧をセルの動作
タイミングに応じて切り換えることにある。すなわちセ
ルが非選択時の情報保持電圧（図３では２Ｖ）はセルの
給電線から印加される電圧で決まり、その大きさはセル
が選択時に該セルにデータ線から書き込まれる書き込み
電圧よりも大きくなるようにセルの給電線の電圧が制御
される。
ジスタとＮチャネルＭＯＳトランジスタから成るフリッ
プフロップ型のセルを例にとり、セル内のすべてのトラ
ンジスタのしきい電圧ＶTは、サブスレッショルド電流
がほぼ無視できる程度に高い値、たとえば０．５Ｖとす
る。また簡単のため４ビットのセルアレイを取り上げ、
電池駆動でＳＲＡＭのＶCC単一電源駆動を前提にＶCC＝
１Ｖ，ＶCH＝２Ｖと仮定している。本発明の特徴は、 （１）セル給電線（ＰL1及びＰL2）の電圧をセルの動作
タイミングに応じて切り換えることにある。すなわちセ
ルが非選択時の情報保持電圧（図３では２Ｖ）はセルの
給電線から印加される電圧で決まり、その大きさはセル
が選択時に該セルにデータ線から書き込まれる書き込み
電圧よりも大きくなるようにセルの給電線の電圧が制御
される。
【００１９】（２）データ線（ＤＬ1，／ＤＬ1，ＤＬ
2，／ＤＬ2）は、データ線の取り得る最大電圧（図３で
はＶCC＝１Ｖ）のほぼ中間電圧（ＶCC／２＝０．５Ｖ）
を基準にして動作する。これによってデータ線の充放電
電力が半減する。
2，／ＤＬ2）は、データ線の取り得る最大電圧（図３で
はＶCC＝１Ｖ）のほぼ中間電圧（ＶCC／２＝０．５Ｖ）
を基準にして動作する。これによってデータ線の充放電
電力が半減する。
【００２０】（３）選択されたワード線のパルス電圧の
振幅が、データ線の取り得る最大電圧よりも大きい。ワ
ード線に接続された選択トランジスタのしきい電圧ＶT
の影響をなくすために、該パルス電圧の振幅は、チップ
内の昇圧回路などでデータ線の該最大電圧よりもＶT以
上の大きな値（ＶCH）に設定される。また昇圧された分
だけＱT1，ＱT2の電流駆動能力が向上し高速になる。
振幅が、データ線の取り得る最大電圧よりも大きい。ワ
ード線に接続された選択トランジスタのしきい電圧ＶT
の影響をなくすために、該パルス電圧の振幅は、チップ
内の昇圧回路などでデータ線の該最大電圧よりもＶT以
上の大きな値（ＶCH）に設定される。また昇圧された分
だけＱT1，ＱT2の電流駆動能力が向上し高速になる。
【００２１】マイクロプロセッサチップなどに内蔵され
るＳＲＡＭの部分、あるいはＳＲＡＭチップそのもの
（以下、両者をまとめてＳＲＡＭ）がＳＲＡＭ活性化信
号ＣＥによって非活性化されている場合を考えてみよ
う。ＳＲＡＭ内の主要部はプリチャージ信号ΦPによっ
てプリチャージ状態になっている。たとえばセルの給電
線（ＰＬ1，ＰＬ2）は、外部電源電圧（ＶCC）をもとに
してチップ内部で十分昇圧された電圧ＶCHにプリチャー
ジされている。セル内の微少なリーク電流によるセル内
の記憶電圧の低下は、Ｐ−ＭＯＳ ＱP1，ＱP2からの補
償電流によって阻止され、これによって各セルの記憶状
態は保持される。ここでＶCHは電圧変換回路ＶＣ２で形
成される。ＶＣ２はキャパシタを駆動するチャージポン
プ回路を用いてチップ内部でＶCCを昇圧して作られるよ
うにされ、これに応じてその電流駆動能力は低い。しか
しセル内のトランジスタのしきい電圧は０．５Ｖ以上と
十分高く設定してあるので、メガビット級の大容量ＳＲ
ＡＭでもセルのリーク電流の合計はせいぜい１０μＡ以
下と十分低くすることが可能である。したがってＶCH昇
圧回路からすべてのメモリセルに補償電流は供給でき
る。尚、昇圧回路の詳細は、「超ＬＳＩメモリ（培風
館，１９９４年１１月発刊），ページ３１５」に述べら
れている。また本願の課題とする１Ｖ程度の非常に低電
圧の電源ＶCCで動作するオンチップの昇圧回路について
は「1995 Symposium on VLSI Circuits Digestof Techi
ncal Papers, (1995), pp.75-76」に記載される。この
文献の昇圧回路に利用されるＭＯＳトランジスタのしき
い電圧は0.6Ｖ程度とされており、更にしきい電圧が低
いＭＯＳトランジスタを利用すれば更に低い電圧の電源
電圧ＶCCでも動作する昇圧回路ができると考えられる。
しきい電圧の低いトランジスタを利用する際には、前述
したサブスレショルド電流に注意しなければならない
が、昇圧回路を形成する程度のトランジスタの数であれ
ば実用に耐えないほどのリーク電流とはならないように
することが可能である。また、ＳＲＡＭのメモリセルの
高電位側の給電ノードに外部供給電源により昇圧電圧を
発生する昇圧回路が接続される回路構成は、特開平６−
２２３５８１号公報に記載されるが、前記給電ノードに
は昇圧回路の電位または外部供給電源が接続されるとし
ている。
るＳＲＡＭの部分、あるいはＳＲＡＭチップそのもの
（以下、両者をまとめてＳＲＡＭ）がＳＲＡＭ活性化信
号ＣＥによって非活性化されている場合を考えてみよ
う。ＳＲＡＭ内の主要部はプリチャージ信号ΦPによっ
てプリチャージ状態になっている。たとえばセルの給電
線（ＰＬ1，ＰＬ2）は、外部電源電圧（ＶCC）をもとに
してチップ内部で十分昇圧された電圧ＶCHにプリチャー
ジされている。セル内の微少なリーク電流によるセル内
の記憶電圧の低下は、Ｐ−ＭＯＳ ＱP1，ＱP2からの補
償電流によって阻止され、これによって各セルの記憶状
態は保持される。ここでＶCHは電圧変換回路ＶＣ２で形
成される。ＶＣ２はキャパシタを駆動するチャージポン
プ回路を用いてチップ内部でＶCCを昇圧して作られるよ
うにされ、これに応じてその電流駆動能力は低い。しか
しセル内のトランジスタのしきい電圧は０．５Ｖ以上と
十分高く設定してあるので、メガビット級の大容量ＳＲ
ＡＭでもセルのリーク電流の合計はせいぜい１０μＡ以
下と十分低くすることが可能である。したがってＶCH昇
圧回路からすべてのメモリセルに補償電流は供給でき
る。尚、昇圧回路の詳細は、「超ＬＳＩメモリ（培風
館，１９９４年１１月発刊），ページ３１５」に述べら
れている。また本願の課題とする１Ｖ程度の非常に低電
圧の電源ＶCCで動作するオンチップの昇圧回路について
は「1995 Symposium on VLSI Circuits Digestof Techi
ncal Papers, (1995), pp.75-76」に記載される。この
文献の昇圧回路に利用されるＭＯＳトランジスタのしき
い電圧は0.6Ｖ程度とされており、更にしきい電圧が低
いＭＯＳトランジスタを利用すれば更に低い電圧の電源
電圧ＶCCでも動作する昇圧回路ができると考えられる。
しきい電圧の低いトランジスタを利用する際には、前述
したサブスレショルド電流に注意しなければならない
が、昇圧回路を形成する程度のトランジスタの数であれ
ば実用に耐えないほどのリーク電流とはならないように
することが可能である。また、ＳＲＡＭのメモリセルの
高電位側の給電ノードに外部供給電源により昇圧電圧を
発生する昇圧回路が接続される回路構成は、特開平６−
２２３５８１号公報に記載されるが、前記給電ノードに
は昇圧回路の電位または外部供給電源が接続されるとし
ている。
【００２２】ＳＲＡＭ活性化信号ＣＥによって非活性化
されているプリチャージ期間には、それぞれのデータ線
（ＤＬ1，／ＤＬ1，ＤＬ2，／ＤＬ2（この明細書では相
補信号の対である反転信号は／ＤＬ1のように記述す
る。））はプリチャージ回路ＰＣによりＶCC／２にプリ
チャージされている。こうすることによってデータ線の
電圧振幅は従来のＶCCプリチャージに比べて半減するの
で、多ビットデータの同時書き込み時に従来から問題と
なっていたデータ線充放電電力を半減できる。この場合
ＶCC／２電源は、ＶCCから電圧変換回路ＶＣ１で形成さ
れ、具体的には前述の「超ＬＳＩメモリ」の３２４頁の
図4.60に記載される回路等が利用できる。このＶCC／２
は、チップ内部で作られるので一般に負荷電流駆動能力
が低い。したがってプリチャージ時にこのＶCC／２電源
で直接データ対線の一方を０からＶCC／２へとプリチャ
ージすると、十分な充電電流が供給できなくなるのでＶ
CC／２のレベルは変動してしまう。データ対線の数は通
常６４あるいは１２８以上と多数なので特にこの変動が
おおきく問題となる。そこで各データ線にアンプＡＭＰ
を設ける。アンプＡＭＰの役割は、データ対線に現われ
たセル読み出し時の微少な差動電圧をＶCCまで高速に増
幅する。その結果、データ対線の一方は０となり他方は
ＶCCとなる。次のプリチャージ動作ではＱEQがオンとな
りデータ対線は自動的に平衡化されＶCC／２となる。こ
のためＶCC／２電源から大きな充電電流を流す必要はな
い。プリチャージ期間が長い場合にデータ対線がその微
少リーク電流によって徐々にレベル変動するのを抑える
だけの微少電流を流せればよい。したがってＡＭＰを使
えば内蔵ＶCC／２電源回路が使える。
されているプリチャージ期間には、それぞれのデータ線
（ＤＬ1，／ＤＬ1，ＤＬ2，／ＤＬ2（この明細書では相
補信号の対である反転信号は／ＤＬ1のように記述す
る。））はプリチャージ回路ＰＣによりＶCC／２にプリ
チャージされている。こうすることによってデータ線の
電圧振幅は従来のＶCCプリチャージに比べて半減するの
で、多ビットデータの同時書き込み時に従来から問題と
なっていたデータ線充放電電力を半減できる。この場合
ＶCC／２電源は、ＶCCから電圧変換回路ＶＣ１で形成さ
れ、具体的には前述の「超ＬＳＩメモリ」の３２４頁の
図4.60に記載される回路等が利用できる。このＶCC／２
は、チップ内部で作られるので一般に負荷電流駆動能力
が低い。したがってプリチャージ時にこのＶCC／２電源
で直接データ対線の一方を０からＶCC／２へとプリチャ
ージすると、十分な充電電流が供給できなくなるのでＶ
CC／２のレベルは変動してしまう。データ対線の数は通
常６４あるいは１２８以上と多数なので特にこの変動が
おおきく問題となる。そこで各データ線にアンプＡＭＰ
を設ける。アンプＡＭＰの役割は、データ対線に現われ
たセル読み出し時の微少な差動電圧をＶCCまで高速に増
幅する。その結果、データ対線の一方は０となり他方は
ＶCCとなる。次のプリチャージ動作ではＱEQがオンとな
りデータ対線は自動的に平衡化されＶCC／２となる。こ
のためＶCC／２電源から大きな充電電流を流す必要はな
い。プリチャージ期間が長い場合にデータ対線がその微
少リーク電流によって徐々にレベル変動するのを抑える
だけの微少電流を流せればよい。したがってＡＭＰを使
えば内蔵ＶCC／２電源回路が使える。
【００２３】以下図４も参照しながらメモリセルからデ
ータを読み出す場合について説明する。ＳＲＡＭイネー
ブル信号ＣＥによってＳＲＡＭが活性化され、あるワー
ド線たとえばＷＬ1が選択されＷＬ1にＶCHのパルスが印
加されるとＷＬ1上のすべてのセル（ＭＣ1，ＭＣ2）が
活性化される。このワード線の選択信号パルスは行アド
レス信号ＡＸをうけて行アドレスデコーダＸＤＥＣ・ド
ライバＤＲＶにより形成される。今セルＭＣ1内のノー
ドＮ1，Ｎ2にそれぞれ０，２Ｖ（＝ＶCH）が記憶されて
いると、ＱT1とＱS1は導通するので、データ線ＤＬ1は
０Ｖに向かって徐々に放電する。一方ＱS2とＱC2のゲー
ト電圧はほぼ０なので、ＱC2、ＱT2を通して電流が流
れ、データ線ＤＬ1は０．５Ｖ（＝ＶCC／２）からわず
かに上昇する。データ対線に現われたこの微少な差動電
圧が十分大きくなるには時間がかかるので、アンプＡＭ
Ｐの駆動線ＳＰ，ＳＮにパルスを印加してデータ線ＤＬ
1，／ＤＬ1をそれぞれ０，１Ｖ に高速に増幅する。Ａ
ＭＰはセルほどにはＳＲＡＭの集積度やサブスレッショ
ルド電流を決めないので、ＡＭＰ内トランジスタの寸法
はセル内のそれよりも大きく選べるし、そのしきい電圧
も０．２Ｖ程度と低くできるので高速増幅が可能なので
ある。さらにＡＭＰはアンプ駆動回路ＳＰＧによりメモ
リセルが選択状態とされるときに動作状態とされ、非動
作状態（待機状態）では駆動線ＳＰとＳＮは同電位にし
ておくのでサブスレッショルド電流が問題となることは
ない。またデータ対線電圧が０．５Ｖ程度でもＡＭＰは
動作する。
ータを読み出す場合について説明する。ＳＲＡＭイネー
ブル信号ＣＥによってＳＲＡＭが活性化され、あるワー
ド線たとえばＷＬ1が選択されＷＬ1にＶCHのパルスが印
加されるとＷＬ1上のすべてのセル（ＭＣ1，ＭＣ2）が
活性化される。このワード線の選択信号パルスは行アド
レス信号ＡＸをうけて行アドレスデコーダＸＤＥＣ・ド
ライバＤＲＶにより形成される。今セルＭＣ1内のノー
ドＮ1，Ｎ2にそれぞれ０，２Ｖ（＝ＶCH）が記憶されて
いると、ＱT1とＱS1は導通するので、データ線ＤＬ1は
０Ｖに向かって徐々に放電する。一方ＱS2とＱC2のゲー
ト電圧はほぼ０なので、ＱC2、ＱT2を通して電流が流
れ、データ線ＤＬ1は０．５Ｖ（＝ＶCC／２）からわず
かに上昇する。データ対線に現われたこの微少な差動電
圧が十分大きくなるには時間がかかるので、アンプＡＭ
Ｐの駆動線ＳＰ，ＳＮにパルスを印加してデータ線ＤＬ
1，／ＤＬ1をそれぞれ０，１Ｖ に高速に増幅する。Ａ
ＭＰはセルほどにはＳＲＡＭの集積度やサブスレッショ
ルド電流を決めないので、ＡＭＰ内トランジスタの寸法
はセル内のそれよりも大きく選べるし、そのしきい電圧
も０．２Ｖ程度と低くできるので高速増幅が可能なので
ある。さらにＡＭＰはアンプ駆動回路ＳＰＧによりメモ
リセルが選択状態とされるときに動作状態とされ、非動
作状態（待機状態）では駆動線ＳＰとＳＮは同電位にし
ておくのでサブスレッショルド電流が問題となることは
ない。またデータ対線電圧が０．５Ｖ程度でもＡＭＰは
動作する。
【００２４】上記のようにして十分大きく増幅されたデ
ータ対線の差電圧は、列アドレス・デコーダＹＤＥＣ・
ドライバＤＲＶの読み出し選択信号ΦR1によってＩ／Ｏ
対線上に出力され、読み出し・書き込み制御回路ＲＷＣ
を通りデータ出力ＤOUTとなる。ここでＱR1，ＱR2はデ
ータ対線の電圧を電流に変換する回路である。これらの
トランジスタのしきい電圧を０．５Ｖとすると、データ
線ＤＬ1の電圧は０ＶなのでＩ／０線には電流が流れ
ず、一方／ＤＬ1では１Ｖなので／Ｉ／０線には電流が
流れる。いずれに大きな電流が流れるかは、差動電流あ
るいは差動電圧（図中の抵抗Ｒを利用）の極性弁別の形
でＲＷＣ内で検出できる。尚、ＱR1とＱR2のしきい電圧
ＶTが十分低い、たとえば０．２Ｖとすれば、アンプＡ
ＭＰで増幅する前の微少電圧差も検出できるようになる
のでその分だけ高速になる。ＶTを低くした分だけ相互
コンダクタンスが増加しより大きな電流を流せるためで
ある。
ータ対線の差電圧は、列アドレス・デコーダＹＤＥＣ・
ドライバＤＲＶの読み出し選択信号ΦR1によってＩ／Ｏ
対線上に出力され、読み出し・書き込み制御回路ＲＷＣ
を通りデータ出力ＤOUTとなる。ここでＱR1，ＱR2はデ
ータ対線の電圧を電流に変換する回路である。これらの
トランジスタのしきい電圧を０．５Ｖとすると、データ
線ＤＬ1の電圧は０ＶなのでＩ／０線には電流が流れ
ず、一方／ＤＬ1では１Ｖなので／Ｉ／０線には電流が
流れる。いずれに大きな電流が流れるかは、差動電流あ
るいは差動電圧（図中の抵抗Ｒを利用）の極性弁別の形
でＲＷＣ内で検出できる。尚、ＱR1とＱR2のしきい電圧
ＶTが十分低い、たとえば０．２Ｖとすれば、アンプＡ
ＭＰで増幅する前の微少電圧差も検出できるようになる
のでその分だけ高速になる。ＶTを低くした分だけ相互
コンダクタンスが増加しより大きな電流を流せるためで
ある。
【００２５】以上の読み出し動作（図４）においてメモ
リセルＭＣ1のノード電圧を詳細に調べてみよう。もし
この動作期間中にＱP1やＱP2を導通させたり、あるいは
ＱP1やＱP2を取り除いた構造にして給電線ＰＬ1などに
強制にＶCH（２Ｖ）を印加すると問題が出る。ＶCHが電
流駆動能力の大きな外部電圧の場合には、ＰＬ1上のす
べてのセルから大きな直流電流がワード線に電圧が印加
されている期間中流れ続けるので大電力になってしま
う。あるいは本実施例のように、チップ内で昇圧した電
源電圧ＶCHを使う場合には、その昇圧回路の電流駆動能
力が不足するのでＶCHのレベルが低下する。このためＰ
Ｌ1上の非選択セルの記憶電圧も低下する。いったんす
べての給電線の電圧が低下するとＶCHのレベル回復には
長時間を要する。給電線の合計の寄生容量が大きいため
である。このためＳＲＡＭのサイクル時間が遅くなる。
そこでセル非活性時にはすべての給電線ＰＬ1，ＰＬ2を
プリチャージ信号ΦPによって強制的にＶCH（２Ｖ）に
しておくが、活性化期間にはそれぞれの給電線をＶCH発
生回路から切り離す。各給電線はほぼフローティング状
態となり、それらの寄生容量にＶCHのレベルは保持され
る。しかしセルが活性化（この場合は読み出し動作）さ
れると、結局はセルノードＮ1は０となり、ＱC2は強く
導通する。これらトランジスタのソースはＰＬ1に接続
されているので、ＰＬ1のフローティング電圧はＶCHか
ら降下し、その結果としてＮ1，Ｎ2は高レベルに充電さ
れようとする。しかし、Ｎ1は、強制的にＤＬ1の電圧
（０Ｖ）に固定されているので０のままである。一方Ｑ
T2のゲート、すなわちＷＬ1の電圧は２Ｖ，／ＤＬ1も１
ＶなのでＱT2は導通し、ＱC2によってＰＬ1とＮ2の電圧
が等しくなるまでＮ2は充電されつづけ、結局ＰＬ1は１
Ｖになる。明らかに１Ｖに放電される給電線は局所化さ
れる。すなわちそれはＰＬ1だけでほかの非選択ワード
線に対応したＰＬ2は放電されずにＶCHのままである。
実際のメモリでは多数の給電線が存在し、その中の１本
しか放電されないからむだな充放電電力はなくなり、ま
た内蔵されたＶCH発生回路が充電すべき給電線は１本と
局所化されるのでＶCH発生回路の設計は容易となる。
リセルＭＣ1のノード電圧を詳細に調べてみよう。もし
この動作期間中にＱP1やＱP2を導通させたり、あるいは
ＱP1やＱP2を取り除いた構造にして給電線ＰＬ1などに
強制にＶCH（２Ｖ）を印加すると問題が出る。ＶCHが電
流駆動能力の大きな外部電圧の場合には、ＰＬ1上のす
べてのセルから大きな直流電流がワード線に電圧が印加
されている期間中流れ続けるので大電力になってしま
う。あるいは本実施例のように、チップ内で昇圧した電
源電圧ＶCHを使う場合には、その昇圧回路の電流駆動能
力が不足するのでＶCHのレベルが低下する。このためＰ
Ｌ1上の非選択セルの記憶電圧も低下する。いったんす
べての給電線の電圧が低下するとＶCHのレベル回復には
長時間を要する。給電線の合計の寄生容量が大きいため
である。このためＳＲＡＭのサイクル時間が遅くなる。
そこでセル非活性時にはすべての給電線ＰＬ1，ＰＬ2を
プリチャージ信号ΦPによって強制的にＶCH（２Ｖ）に
しておくが、活性化期間にはそれぞれの給電線をＶCH発
生回路から切り離す。各給電線はほぼフローティング状
態となり、それらの寄生容量にＶCHのレベルは保持され
る。しかしセルが活性化（この場合は読み出し動作）さ
れると、結局はセルノードＮ1は０となり、ＱC2は強く
導通する。これらトランジスタのソースはＰＬ1に接続
されているので、ＰＬ1のフローティング電圧はＶCHか
ら降下し、その結果としてＮ1，Ｎ2は高レベルに充電さ
れようとする。しかし、Ｎ1は、強制的にＤＬ1の電圧
（０Ｖ）に固定されているので０のままである。一方Ｑ
T2のゲート、すなわちＷＬ1の電圧は２Ｖ，／ＤＬ1も１
ＶなのでＱT2は導通し、ＱC2によってＰＬ1とＮ2の電圧
が等しくなるまでＮ2は充電されつづけ、結局ＰＬ1は１
Ｖになる。明らかに１Ｖに放電される給電線は局所化さ
れる。すなわちそれはＰＬ1だけでほかの非選択ワード
線に対応したＰＬ2は放電されずにＶCHのままである。
実際のメモリでは多数の給電線が存在し、その中の１本
しか放電されないからむだな充放電電力はなくなり、ま
た内蔵されたＶCH発生回路が充電すべき給電線は１本と
局所化されるのでＶCH発生回路の設計は容易となる。
【００２６】セルＭＣ1への書き込み動作は図５に示す
ように、共通Ｉ／Ｏ対線に差動電圧を印加して行う。
今、ＭＣ1にそれまで記憶されている情報とは逆の情報
を書き込む場合を例にとる。データ対線ＤＬ1，／ＤＬ1
にはそれぞれ１Ｖ，０Ｖの電圧が印加され、この電圧が
そのままセルノードＮ1，Ｎ2に印加される。したがって
ノードＮ1，Ｎ2には差電圧１Ｖが書き込まれたことにな
る。ワード線ＷＬ1を２Ｖから０へとオフにした後でΦP
でプリチャージ動作を行うと、セルノードの差電圧１Ｖ
はセル自身の増幅作用によって２Ｖまで増幅される。セ
ル給電線ＰＬ1の電圧は２Ｖになるからである。この高
い電圧がその後の情報保持電圧となる。ここで書き込み
動作においてもＷＬ1をオフにし、ＶCH発生回路が充電
すべき容量を最小にしてからＰＬ1にＶCHを印加しなけ
ればならない。
ように、共通Ｉ／Ｏ対線に差動電圧を印加して行う。
今、ＭＣ1にそれまで記憶されている情報とは逆の情報
を書き込む場合を例にとる。データ対線ＤＬ1，／ＤＬ1
にはそれぞれ１Ｖ，０Ｖの電圧が印加され、この電圧が
そのままセルノードＮ1，Ｎ2に印加される。したがって
ノードＮ1，Ｎ2には差電圧１Ｖが書き込まれたことにな
る。ワード線ＷＬ1を２Ｖから０へとオフにした後でΦP
でプリチャージ動作を行うと、セルノードの差電圧１Ｖ
はセル自身の増幅作用によって２Ｖまで増幅される。セ
ル給電線ＰＬ1の電圧は２Ｖになるからである。この高
い電圧がその後の情報保持電圧となる。ここで書き込み
動作においてもＷＬ1をオフにし、ＶCH発生回路が充電
すべき容量を最小にしてからＰＬ1にＶCHを印加しなけ
ればならない。
【００２７】以上の動作によっても前述したように選択
ワード線ＷＬ1上のほかのメモリセルＭＣの記憶情報が
破壊されることはない。メモリセルＭＣ1が読み出しあ
るは書き込み動作がなされてＩ／Ｏ対線と情報（デー
タ）の授受を行っている間は、ＭＣ2のＷＬ1には常に選
択パルスが印加されるから図４と同様の読み出し動作が
ＭＣ2とデータ対線ＤＬ2，／ＤＬ2の間で行われてい
る。したがってＰＬ1が２Ｖから１Ｖへ変わっても再び
２ＶのＶCHを印加するとＭＣ2内の２つのノードはＶC
H，０へと復帰する。また非選択ワード線ＷＬ2上のメモ
リセルＭＣ3，ＭＣ4の記憶情報にも全く悪影響はない。
ＭＣ3，ＭＣ4内のトランジスタには、ＶTは十分高いの
でサブスレッショルド電流は流れず、流れるとしても無
視できるほど小さい接合リーク電流だけなので、給電線
ＰＬ2はプリチャージ時のＶCHが維持されるからであ
る。
ワード線ＷＬ1上のほかのメモリセルＭＣの記憶情報が
破壊されることはない。メモリセルＭＣ1が読み出しあ
るは書き込み動作がなされてＩ／Ｏ対線と情報（デー
タ）の授受を行っている間は、ＭＣ2のＷＬ1には常に選
択パルスが印加されるから図４と同様の読み出し動作が
ＭＣ2とデータ対線ＤＬ2，／ＤＬ2の間で行われてい
る。したがってＰＬ1が２Ｖから１Ｖへ変わっても再び
２ＶのＶCHを印加するとＭＣ2内の２つのノードはＶC
H，０へと復帰する。また非選択ワード線ＷＬ2上のメモ
リセルＭＣ3，ＭＣ4の記憶情報にも全く悪影響はない。
ＭＣ3，ＭＣ4内のトランジスタには、ＶTは十分高いの
でサブスレッショルド電流は流れず、流れるとしても無
視できるほど小さい接合リーク電流だけなので、給電線
ＰＬ2はプリチャージ時のＶCHが維持されるからであ
る。
【００２８】選択ワード線のパルス電圧の振幅はＶCC
で、データ線の取り得る最大値（ＶD）をＶCC−ＶT以下
に設定すれば、ワード電圧を昇圧電源ＶCHから発生させ
ずにすみ、またセル書き込み時などにメモリセル内トラ
ンジスタ（ＱT1，ＱT2）のしきい電圧ＶTの影響をなく
せるので設計が容易になる。図６はその場合の実施例で
あり、（ａ）に回路図を、（ｂ）に波形図を示す。図６
は図３のＳＲＡＭ全体のうちメモリセルの駆動方式に関
係する部分を取り出したものであり、図３と比較したと
きの違いはプリチャージ回路ＰＣと読み出し・書き込み
回路ＲＷＣである。また、この実施例では、ワード線の
信号レベルは基準電位である０Ｖと電源電位ＶCCにと
り、非選択時のメモリセルの高電位側の給電ノードはＶ
CH（＝２ＶCC）、メモリセルの低電位側の給電ノードは
基準電位である０Ｖとした。またデータ線のプリチャー
ジ電位は、基準電位（０Ｖ＝ＶSS）から少なくともメモ
リセルの感度電圧分だけ上昇した電位に設定したもので
ある。
で、データ線の取り得る最大値（ＶD）をＶCC−ＶT以下
に設定すれば、ワード電圧を昇圧電源ＶCHから発生させ
ずにすみ、またセル書き込み時などにメモリセル内トラ
ンジスタ（ＱT1，ＱT2）のしきい電圧ＶTの影響をなく
せるので設計が容易になる。図６はその場合の実施例で
あり、（ａ）に回路図を、（ｂ）に波形図を示す。図６
は図３のＳＲＡＭ全体のうちメモリセルの駆動方式に関
係する部分を取り出したものであり、図３と比較したと
きの違いはプリチャージ回路ＰＣと読み出し・書き込み
回路ＲＷＣである。また、この実施例では、ワード線の
信号レベルは基準電位である０Ｖと電源電位ＶCCにと
り、非選択時のメモリセルの高電位側の給電ノードはＶ
CH（＝２ＶCC）、メモリセルの低電位側の給電ノードは
基準電位である０Ｖとした。またデータ線のプリチャー
ジ電位は、基準電位（０Ｖ＝ＶSS）から少なくともメモ
リセルの感度電圧分だけ上昇した電位に設定したもので
ある。
【００２９】メモリセルの感度電圧もしくは感度とは、
例えば図１のＤＬと／ＤＬの間に印加される電位差によ
って、フリップフロップ回路である記憶セルの状態を反
転するために必要な最小の電位差である。データ線のＤ
Ｌと／ＤＬの間に印加される電位差を感度電圧にするに
はデータ線のプリチャージ電位はこの感度電圧の半分以
上であれば良い。通常メモリセルの感度電圧は０．２Ｖ
より小さいためここでは余裕を持たせて参照電圧ＶRを
０．２Ｖにとり、データ線のプリチャージ電位を０．２
Ｖとした。言い換えればこの実施例は、データ線の取り
うる電圧振幅の最大値をＶT（０.５Ｖ）以下の、メモリ
セル自身がもつ感度電圧近くの低い電圧ＶRまで低くし
た例である。メモリセルのデータ線の電圧振幅は最小と
なるのでその分だけ高速で低電力動作ができる。またこ
のため図示するＱL1とＶRを参照電圧とするコンパレー
タから成る降圧電源でデータ対線をプリチャージでき
る。メモリセルの記憶電圧はＶCH（２Ｖ）と十分高くで
きる。
例えば図１のＤＬと／ＤＬの間に印加される電位差によ
って、フリップフロップ回路である記憶セルの状態を反
転するために必要な最小の電位差である。データ線のＤ
Ｌと／ＤＬの間に印加される電位差を感度電圧にするに
はデータ線のプリチャージ電位はこの感度電圧の半分以
上であれば良い。通常メモリセルの感度電圧は０．２Ｖ
より小さいためここでは余裕を持たせて参照電圧ＶRを
０．２Ｖにとり、データ線のプリチャージ電位を０．２
Ｖとした。言い換えればこの実施例は、データ線の取り
うる電圧振幅の最大値をＶT（０.５Ｖ）以下の、メモリ
セル自身がもつ感度電圧近くの低い電圧ＶRまで低くし
た例である。メモリセルのデータ線の電圧振幅は最小と
なるのでその分だけ高速で低電力動作ができる。またこ
のため図示するＱL1とＶRを参照電圧とするコンパレー
タから成る降圧電源でデータ対線をプリチャージでき
る。メモリセルの記憶電圧はＶCH（２Ｖ）と十分高くで
きる。
【００３０】以下図６(b)も参照しながら、読み出し動
作について説明する。まずプリチャージ信号ΦPによっ
てすべてのセル給電線はＶCH（２Ｖ）にプリチャージさ
れる。プリチャージ終了後、選択ワード線（ＷＬ1）に
振幅ＶCC（１Ｖ）のパルスが印加される。セル内のノ−
ドＮ1が０，Ｎ2がＶCH（２Ｖ）の場合を例にとると、Ｑ
T1は導通しデ−タ線ＤＬ1は０.２Ｖから０に向かって放
電する。他方のデ−タ線／ＤＬ1は、ＱT2は導通するが
ＱS2は非導通なのでノ−ドＮ2の電荷が／ＤＬ1に分配さ
れデ−タ線はわずかに０.２Ｖから上昇しυとなる。こ
の上昇分は、デ−タ線容量がセル内ノ−ド容量に比べて
１００倍以上と圧倒的に大きいのでわずかである。この
時Ｎ2の電圧は２Ｖからυまで放電してしまう。このよ
うにしてデ−タ対線に現われた差動電圧は、読みだしト
ランジスタＱR1，ＱR2を通してセル読み出し情報として
Ｉ／Ｏ対線にとり出される。ここで大きな利得を得るた
めにＱR1，ＱR2にはＰチャンネルＭＯＳが使われる。こ
の一連の動作により、結局ＰＬ1はυまで低下してしま
う。しかし次にプリチャ−ジ動作が始まると、υはセル
自身の持つ感度よりも大きいので交差結合したＰチャン
ネルＭＯＳ ＱC1とＱC2によってＶCHまで正常に増幅さ
れる。もし、Ｎ2とＮ1の電圧差υがこの感度以下なら、
プリチャ−ジ時には正常には増幅されず、反転した情報
が保持される恐れがある。尚、書き込み動作について
は、Ｉ／Ｏ対線から選択されたデ−タ対線の一方に０.
２Ｖ、他方に０の差動電圧を印加した後に、読み出し動
作と同様にプリチャージ動作によってＰＬ1を２Ｖにす
ることによって行う。
作について説明する。まずプリチャージ信号ΦPによっ
てすべてのセル給電線はＶCH（２Ｖ）にプリチャージさ
れる。プリチャージ終了後、選択ワード線（ＷＬ1）に
振幅ＶCC（１Ｖ）のパルスが印加される。セル内のノ−
ドＮ1が０，Ｎ2がＶCH（２Ｖ）の場合を例にとると、Ｑ
T1は導通しデ−タ線ＤＬ1は０.２Ｖから０に向かって放
電する。他方のデ−タ線／ＤＬ1は、ＱT2は導通するが
ＱS2は非導通なのでノ−ドＮ2の電荷が／ＤＬ1に分配さ
れデ−タ線はわずかに０.２Ｖから上昇しυとなる。こ
の上昇分は、デ−タ線容量がセル内ノ−ド容量に比べて
１００倍以上と圧倒的に大きいのでわずかである。この
時Ｎ2の電圧は２Ｖからυまで放電してしまう。このよ
うにしてデ−タ対線に現われた差動電圧は、読みだしト
ランジスタＱR1，ＱR2を通してセル読み出し情報として
Ｉ／Ｏ対線にとり出される。ここで大きな利得を得るた
めにＱR1，ＱR2にはＰチャンネルＭＯＳが使われる。こ
の一連の動作により、結局ＰＬ1はυまで低下してしま
う。しかし次にプリチャ−ジ動作が始まると、υはセル
自身の持つ感度よりも大きいので交差結合したＰチャン
ネルＭＯＳ ＱC1とＱC2によってＶCHまで正常に増幅さ
れる。もし、Ｎ2とＮ1の電圧差υがこの感度以下なら、
プリチャ−ジ時には正常には増幅されず、反転した情報
が保持される恐れがある。尚、書き込み動作について
は、Ｉ／Ｏ対線から選択されたデ−タ対線の一方に０.
２Ｖ、他方に０の差動電圧を印加した後に、読み出し動
作と同様にプリチャージ動作によってＰＬ1を２Ｖにす
ることによって行う。
【００３１】図７は、プリチャージ時にメモリセルの高
電位側と低電位側の２つの給電ノードをパルス駆動する
ことによって大きな記憶電圧を得る実施例であり、
（ａ）にその回路図、（ｂ）にその波形図を示す。図７
は図３のＳＲＡＭ全体のうちメモリセルの駆動方式に関
係する部分を取り出したものであり、図３と比較したと
きの違いはメモリセルの低電位側の電位をメモリの選択
非選択に応じて変化させられるようにしたことである。
すなわち、メモリセルの低電位側の給電ノードは、非選
択時には基準電位である０Ｖに、選択時にＶCC／２から
少なくとも前述したメモリセルの感度電圧分だけ降下し
た電位になるようにした。また、この実施例では、ワー
ド線の信号レベルは基準電位である０Ｖと電源電位ＶCC
にとり、データ線のプリチャージ電位はＶCC／２、非選
択時のメモリセルの高電位側の給電ノードはＶCH（＝２
ＶCC）とした。
電位側と低電位側の２つの給電ノードをパルス駆動する
ことによって大きな記憶電圧を得る実施例であり、
（ａ）にその回路図、（ｂ）にその波形図を示す。図７
は図３のＳＲＡＭ全体のうちメモリセルの駆動方式に関
係する部分を取り出したものであり、図３と比較したと
きの違いはメモリセルの低電位側の電位をメモリの選択
非選択に応じて変化させられるようにしたことである。
すなわち、メモリセルの低電位側の給電ノードは、非選
択時には基準電位である０Ｖに、選択時にＶCC／２から
少なくとも前述したメモリセルの感度電圧分だけ降下し
た電位になるようにした。また、この実施例では、ワー
ド線の信号レベルは基準電位である０Ｖと電源電位ＶCC
にとり、データ線のプリチャージ電位はＶCC／２、非選
択時のメモリセルの高電位側の給電ノードはＶCH（＝２
ＶCC）とした。
【００３２】図６では、データ線のプリチャージ電圧が
０Ｖ付近の低い電圧だったのに対して、本実施例ではＶ
CC／２であることに特徴がある。このため図６の読み出
しトランジスタＱR1，ＱR2を高速動作に適したＮチャネ
ルＭＯＳで置き換えることもできる。またプリチャージ
時の初期にセル内の２種類のアンプ（ＱS1とＱS2，ＱC1
とＱC2）が活性化されるので、より高速に増幅される。
今、ＶCH＝３Ｖ，ＶCC＝１.５Ｖ，ＶT＝０.５Ｖ，ＶR＝
０.２Ｖと仮定しよう。また各データ対線には図３のよ
うなＶCC／２プリチャージ回路ＰＣが接続されているも
のとする。プリチャージ期間はすべてのデータ線は０.
７５Ｖ，ＰＬ1などの給電線は３Ｖ，ＰＬ1’などのセル
内のＮチャネルＭＯＳに接続されている給電線は０Ｖに
設定される。プリチャージ期間はＱL3によってＱL2はカ
ットオフになるので、ＱL4によってＰＬ1’は０となる
ためである。またすべてのセル内の２つのノード（Ｎ
1，Ｎ2）は記憶情報に応じて３Ｖあるいは０となってい
る。プリチャージが終了すると、ＰＬ1は３Ｖに保持さ
れる。一方ＰＬ1’は抵抗Ｒ’によってＶCCに向かって
上昇しはじめるが（ＶCC／２）−ＶR、つまり０.５５Ｖ
になると（ＶCC／２）−ＶRを参照電圧とするコンパレ
ータとＱL2によって作られる電圧制限回路が作動しこれ
以上の上昇は押さえられる。これとともにたとえば低電
圧側のノードＮ1も０.５５Ｖとなる。ここで消費電力を
押さえるためにＲ’は比較的高い抵抗値に設定される
が、ＭＯＳトランジスタで代用することも可能である。
ワード電圧が立ち上がると、Ｎ1が３ＶでＮ1が０.５５
ＶなのでＱT1，ＱS1は導通しデータ線ＤＬ1は放電され
る。ＤＬ1とＰＬ1’の間にはＶRだけの差があるので、
結局ＤＬ1はＰＬ1’の電圧０.５５Ｖまで放電される。
一方ＱS2は非導通なので、前述したようにノードＮ2の
電荷はＱT2を通して／ＤＬ1に放電され、Ｎ2と／ＤＬ1
はほぼ等しい電圧０．７５Ｖ＋υとなる。データ対線に
現われたこの差電圧は各データ線に接続された読み出し
回路の選択を通してＩ／Ｏ対線にとり出される。その後
のプリチャージによってノードＮ1とＮ2間のほぼ０.２
Ｖの差電圧は高速に３Ｖまで増幅される。ＰＬ1’が０
になると、それまでＮ1は０.５５ＶでＮ2は０.７５Ｖよ
りわずか（υ）に高い電圧であったのでＱS1とＱS2の両
者が導通し、Ｎ1とＮ2間のほぼ０.２Ｖの差電圧は交差
結合形アンプＱS1とＱS2によって増幅される。またこの
差電圧は、他の交差結合アンプＱC1とＱC2によっても増
幅される。図６の例では、プリチャージ開始時のセル内
での増幅初期にはＱS1とＱS2で構成されるアンプは非導
通で、ＱC1とＱC2で構成されるアンプだけで増幅したの
でやや低速だった。しかし本例では増幅初期には両方の
アンプが増幅作用に寄与するので高速である。また明ら
かに、書き込み動作は、選択されたデータ対線の一方に
０.７５Ｖ、他方に０.５５Ｖと書き込みデータに応じて
印加してやればよい。もちろんＰＬ1’はセル選択時に
は読み出し時同様０.５５Ｖになるように制御される。
尚、本例ではデータ線の電圧振幅は０.２程度と極めて
小さいので、チップに内蔵したＶCC／２電圧発生回路で
も駆動できる。したがって図３のアンプＡＭＰは場合に
よっては取り除くこともできるのでチップが小形にな
る。またデータ対線は常にＶCC／２近傍で動作するの
で、各データ線上のプリチャージ回路や読み出し回路
（ＱR1，ＱR2）用トランジスタへのストレス電圧は半減
するので信頼性は向上する。尚、データ線のプリチャー
ジ電圧は必ずしもＶCC／２である必要はない。明らかに
データ線のプリチャージ電圧を、選択時のＰＬ1’電圧
に対してセル内アンプの感度以上に高く設定すればよ
い。
０Ｖ付近の低い電圧だったのに対して、本実施例ではＶ
CC／２であることに特徴がある。このため図６の読み出
しトランジスタＱR1，ＱR2を高速動作に適したＮチャネ
ルＭＯＳで置き換えることもできる。またプリチャージ
時の初期にセル内の２種類のアンプ（ＱS1とＱS2，ＱC1
とＱC2）が活性化されるので、より高速に増幅される。
今、ＶCH＝３Ｖ，ＶCC＝１.５Ｖ，ＶT＝０.５Ｖ，ＶR＝
０.２Ｖと仮定しよう。また各データ対線には図３のよ
うなＶCC／２プリチャージ回路ＰＣが接続されているも
のとする。プリチャージ期間はすべてのデータ線は０.
７５Ｖ，ＰＬ1などの給電線は３Ｖ，ＰＬ1’などのセル
内のＮチャネルＭＯＳに接続されている給電線は０Ｖに
設定される。プリチャージ期間はＱL3によってＱL2はカ
ットオフになるので、ＱL4によってＰＬ1’は０となる
ためである。またすべてのセル内の２つのノード（Ｎ
1，Ｎ2）は記憶情報に応じて３Ｖあるいは０となってい
る。プリチャージが終了すると、ＰＬ1は３Ｖに保持さ
れる。一方ＰＬ1’は抵抗Ｒ’によってＶCCに向かって
上昇しはじめるが（ＶCC／２）−ＶR、つまり０.５５Ｖ
になると（ＶCC／２）−ＶRを参照電圧とするコンパレ
ータとＱL2によって作られる電圧制限回路が作動しこれ
以上の上昇は押さえられる。これとともにたとえば低電
圧側のノードＮ1も０.５５Ｖとなる。ここで消費電力を
押さえるためにＲ’は比較的高い抵抗値に設定される
が、ＭＯＳトランジスタで代用することも可能である。
ワード電圧が立ち上がると、Ｎ1が３ＶでＮ1が０.５５
ＶなのでＱT1，ＱS1は導通しデータ線ＤＬ1は放電され
る。ＤＬ1とＰＬ1’の間にはＶRだけの差があるので、
結局ＤＬ1はＰＬ1’の電圧０.５５Ｖまで放電される。
一方ＱS2は非導通なので、前述したようにノードＮ2の
電荷はＱT2を通して／ＤＬ1に放電され、Ｎ2と／ＤＬ1
はほぼ等しい電圧０．７５Ｖ＋υとなる。データ対線に
現われたこの差電圧は各データ線に接続された読み出し
回路の選択を通してＩ／Ｏ対線にとり出される。その後
のプリチャージによってノードＮ1とＮ2間のほぼ０.２
Ｖの差電圧は高速に３Ｖまで増幅される。ＰＬ1’が０
になると、それまでＮ1は０.５５ＶでＮ2は０.７５Ｖよ
りわずか（υ）に高い電圧であったのでＱS1とＱS2の両
者が導通し、Ｎ1とＮ2間のほぼ０.２Ｖの差電圧は交差
結合形アンプＱS1とＱS2によって増幅される。またこの
差電圧は、他の交差結合アンプＱC1とＱC2によっても増
幅される。図６の例では、プリチャージ開始時のセル内
での増幅初期にはＱS1とＱS2で構成されるアンプは非導
通で、ＱC1とＱC2で構成されるアンプだけで増幅したの
でやや低速だった。しかし本例では増幅初期には両方の
アンプが増幅作用に寄与するので高速である。また明ら
かに、書き込み動作は、選択されたデータ対線の一方に
０.７５Ｖ、他方に０.５５Ｖと書き込みデータに応じて
印加してやればよい。もちろんＰＬ1’はセル選択時に
は読み出し時同様０.５５Ｖになるように制御される。
尚、本例ではデータ線の電圧振幅は０.２程度と極めて
小さいので、チップに内蔵したＶCC／２電圧発生回路で
も駆動できる。したがって図３のアンプＡＭＰは場合に
よっては取り除くこともできるのでチップが小形にな
る。またデータ対線は常にＶCC／２近傍で動作するの
で、各データ線上のプリチャージ回路や読み出し回路
（ＱR1，ＱR2）用トランジスタへのストレス電圧は半減
するので信頼性は向上する。尚、データ線のプリチャー
ジ電圧は必ずしもＶCC／２である必要はない。明らかに
データ線のプリチャージ電圧を、選択時のＰＬ1’電圧
に対してセル内アンプの感度以上に高く設定すればよ
い。
【００３３】また本実施例ではセル内ＮチャネルＭＯＳ
のソース駆動線ＰＬ’（ＰＬ1’，ＰＬ2’）毎にＱL2，
ＱL3並びにコンパレータからなる電源回路を接続した例
を示した。ＰＬ1’を０.５５Ｖまで持ち上げる時間を速
めてアクセス時間を高速にするためである。しかしチッ
プ面積を小さくするためには図８に示すようにこの回路
を他の給電線と共用することもできる。プリチャージ期
間中には共通給電線ＰＬＣは共通電源回路によって常時
（ＶCC／２）−ＶRに固定されているが、すべての給電
線（ＰＬ1’・・・ＰＬn’）は０である。今、ＰＬ1’
が選択される場合には、外部アドレスによってデコード
されてΦX1は０となりＰＬ1’はＰＬＣから切り離され
る。その後に／ΦPはＶCCになりＰＬ1を０に放電する。
のソース駆動線ＰＬ’（ＰＬ1’，ＰＬ2’）毎にＱL2，
ＱL3並びにコンパレータからなる電源回路を接続した例
を示した。ＰＬ1’を０.５５Ｖまで持ち上げる時間を速
めてアクセス時間を高速にするためである。しかしチッ
プ面積を小さくするためには図８に示すようにこの回路
を他の給電線と共用することもできる。プリチャージ期
間中には共通給電線ＰＬＣは共通電源回路によって常時
（ＶCC／２）−ＶRに固定されているが、すべての給電
線（ＰＬ1’・・・ＰＬn’）は０である。今、ＰＬ1’
が選択される場合には、外部アドレスによってデコード
されてΦX1は０となりＰＬ1’はＰＬＣから切り離され
る。その後に／ΦPはＶCCになりＰＬ1を０に放電する。
【００３４】図９は読み出し時にデータ線の電圧がＶCC
近傍の値をとる駆動方式への適用例である。図９は図３
のＳＲＡＭ全体のうちメモリセルの駆動方式に関係する
部分を取り出したものであり、図３と比較したときの違
いはプリチャージ回路ＰＣと読み出し・書き込み制御回
路ＲＷＣである。この実施例では、ワード線の信号レベ
ルは基準電位である０Ｖと電源電位ＶCCにとり、非選択
時のメモリセルの高電位側の給電ノードはＶCH（＝２Ｖ
CC）、メモリセルの低電位側の給電ノードは基準電位で
ある０Ｖとした。またデータ線のプリチャージ電位をＶ
CCにした。
近傍の値をとる駆動方式への適用例である。図９は図３
のＳＲＡＭ全体のうちメモリセルの駆動方式に関係する
部分を取り出したものであり、図３と比較したときの違
いはプリチャージ回路ＰＣと読み出し・書き込み制御回
路ＲＷＣである。この実施例では、ワード線の信号レベ
ルは基準電位である０Ｖと電源電位ＶCCにとり、非選択
時のメモリセルの高電位側の給電ノードはＶCH（＝２Ｖ
CC）、メモリセルの低電位側の給電ノードは基準電位で
ある０Ｖとした。またデータ線のプリチャージ電位をＶ
CCにした。
【００３５】各データ線には、選択されたセルに対して
負荷となるトランジスタＱD1とＱD2並びにデータ対線電
圧を平衡化するトランジスタＱEQが接続されている。こ
れらの回路がこの実施例のプリチャージ回路ＰＣであ
る。図１０の読み出し動作タイミングを用いて以下に動
作を説明する。
負荷となるトランジスタＱD1とＱD2並びにデータ対線電
圧を平衡化するトランジスタＱEQが接続されている。こ
れらの回路がこの実施例のプリチャージ回路ＰＣであ
る。図１０の読み出し動作タイミングを用いて以下に動
作を説明する。
【００３６】プリチャージ期間には、データ対線はＶCC
（１Ｖ）、ＰＬ1はＶCH（２Ｖ）である。ここで、デー
タ対線ＤＬ1，／ＤＬ1が列アドレス選択信号ΦRW1によ
って選択され（ΦRW1が１Ｖから０）、またワード線Ｗ
Ｌ1が選択され０から１Ｖのパルスが印加されたとす
る。Ｎ2が２Ｖとすると、ＱD1，ＱT1，ＱS1の間に直流
電流が流れその結果ＤＬ1には微少なレシオ電圧ＶS（約
０.２Ｖ）が現われる。一方Ｎ1はほぼ０でＱS2は非導通
で、またＱT2もその電圧関係から明らかなように非導通
なのでＱD2， ＱT2，ＱS2の経路に電流が流れることは
ない。なぜならＮ1の電圧はレシオ動作によって多少も
ち上がるが、それはＶT以下になるようにセル内のトラ
ンジスタの大きさが設計されているためである。したが
ってデータ対線にはＶSだけの差動信号が現われる。こ
の電圧はレシオ電圧なので図３のような複雑な読み出し
回路を経なくても、そのままＩ／Ｏ対線に伝えられ外部
に読み出される。ここで ＱS2とＱT2は常に非導通なの
でＮ2のノードに蓄積されていた電荷は消失されること
はない。つまりＰＬ1の電圧は２Ｖのままである。した
がってチップに内蔵したＶCH昇圧回路の電流駆動能力が
それほどなくても、その負荷となるＰＬ1に電流が流れ
ないから、場合によってはＱp1を取り除き直接接続する
ことも可能である。しかしこれができるのは読み出し動
作に限られる。書き込み動作ではこれが困難になること
を図１１をもとに説明する。
（１Ｖ）、ＰＬ1はＶCH（２Ｖ）である。ここで、デー
タ対線ＤＬ1，／ＤＬ1が列アドレス選択信号ΦRW1によ
って選択され（ΦRW1が１Ｖから０）、またワード線Ｗ
Ｌ1が選択され０から１Ｖのパルスが印加されたとす
る。Ｎ2が２Ｖとすると、ＱD1，ＱT1，ＱS1の間に直流
電流が流れその結果ＤＬ1には微少なレシオ電圧ＶS（約
０.２Ｖ）が現われる。一方Ｎ1はほぼ０でＱS2は非導通
で、またＱT2もその電圧関係から明らかなように非導通
なのでＱD2， ＱT2，ＱS2の経路に電流が流れることは
ない。なぜならＮ1の電圧はレシオ動作によって多少も
ち上がるが、それはＶT以下になるようにセル内のトラ
ンジスタの大きさが設計されているためである。したが
ってデータ対線にはＶSだけの差動信号が現われる。こ
の電圧はレシオ電圧なので図３のような複雑な読み出し
回路を経なくても、そのままＩ／Ｏ対線に伝えられ外部
に読み出される。ここで ＱS2とＱT2は常に非導通なの
でＮ2のノードに蓄積されていた電荷は消失されること
はない。つまりＰＬ1の電圧は２Ｖのままである。した
がってチップに内蔵したＶCH昇圧回路の電流駆動能力が
それほどなくても、その負荷となるＰＬ1に電流が流れ
ないから、場合によってはＱp1を取り除き直接接続する
ことも可能である。しかしこれができるのは読み出し動
作に限られる。書き込み動作ではこれが困難になること
を図１１をもとに説明する。
【００３７】Ｉ／Ｏ対線からデータ対線の一方ＤＬ1に
１Ｖが、他の一方／ＤＬ1に０Ｖになるような書き込み
が行われると、セル内のノードＮ1はそれまでのほぼ０
から０.５Ｖになる。ＱT1のしきい電圧は０.５Ｖで、Ｗ
Ｌ1の電圧は１Ｖなのでしきい電圧分だけ降下した電圧
がＮ1の電圧になるからである。一方Ｎ2はそれまでの２
Ｖから０となる。ＱT2が導通しＮ2は／ＤＬ1の電圧に等
しくなるように放電するためである。このためＱC1はＱ
C2に比べて導通の度合いが強くなり、フローティング状
態のＰＬ1は強制的にデータ線からＮ1に与えられている
０.５Ｖに放電してしまう。したがって後続のプリチャ
ージによってＰＬ1を再び２Ｖになるように充電しなけ
ればならない。
１Ｖが、他の一方／ＤＬ1に０Ｖになるような書き込み
が行われると、セル内のノードＮ1はそれまでのほぼ０
から０.５Ｖになる。ＱT1のしきい電圧は０.５Ｖで、Ｗ
Ｌ1の電圧は１Ｖなのでしきい電圧分だけ降下した電圧
がＮ1の電圧になるからである。一方Ｎ2はそれまでの２
Ｖから０となる。ＱT2が導通しＮ2は／ＤＬ1の電圧に等
しくなるように放電するためである。このためＱC1はＱ
C2に比べて導通の度合いが強くなり、フローティング状
態のＰＬ1は強制的にデータ線からＮ1に与えられている
０.５Ｖに放電してしまう。したがって後続のプリチャ
ージによってＰＬ1を再び２Ｖになるように充電しなけ
ればならない。
【００３８】ＰＬ1の電圧降下が大きければ昇圧電圧
（ＶCH）発生回路でそれに応じた電荷をＰＬ1に供給し
なければならないので昇圧回路の負担が重くなる。この
ためＶCH発生回路自体の面積が大きくなったり消費電力
が大きくなったりする。図１２はその電圧降下をＶCC近
傍までに抑えるための負荷回路である。図１２（ａ）で
はセルが選択される時間帯ではＱPを非導通にし、代わ
りにＱRを導通させる。給電線の電圧はＶCHからＶCCに
なるので、セル内ノードの一方（たとえばＮ1）は図１
１のように０.５Ｖまで降下することはなくＶCC（１
Ｖ）に抑えられる。図１２（ｂ）ではプリチャージパル
ス／ΦPを取り除き設計を簡単にしたものである。しき
い電圧が０．２Ｖ程度と他のトランジスタのそれよりも
低いＮチャネルＭＯＳ ＱRが使われている。ダイオー
ド接続されているので、給電線の電圧がＶCC−ＶT、つ
まり０．８Ｖ以下になると導通するので、それ以下の電
圧降下を防ぐことができる。つまりセルノードの一方は
図１１のように０．５Ｖまで降下することはなく０．８
Ｖに抑えられる。このトランジスタＱRはＱpが長時間オ
フのパルスタイミングの場合に、フローティング状態に
あるＰＬ1の電圧レベルが、セル内の拡散層リーク電流
によって低下しすぎるのを防ぎ、セルの電圧マージンを
拡大する役割もする。
（ＶCH）発生回路でそれに応じた電荷をＰＬ1に供給し
なければならないので昇圧回路の負担が重くなる。この
ためＶCH発生回路自体の面積が大きくなったり消費電力
が大きくなったりする。図１２はその電圧降下をＶCC近
傍までに抑えるための負荷回路である。図１２（ａ）で
はセルが選択される時間帯ではＱPを非導通にし、代わ
りにＱRを導通させる。給電線の電圧はＶCHからＶCCに
なるので、セル内ノードの一方（たとえばＮ1）は図１
１のように０.５Ｖまで降下することはなくＶCC（１
Ｖ）に抑えられる。図１２（ｂ）ではプリチャージパル
ス／ΦPを取り除き設計を簡単にしたものである。しき
い電圧が０．２Ｖ程度と他のトランジスタのそれよりも
低いＮチャネルＭＯＳ ＱRが使われている。ダイオー
ド接続されているので、給電線の電圧がＶCC−ＶT、つ
まり０．８Ｖ以下になると導通するので、それ以下の電
圧降下を防ぐことができる。つまりセルノードの一方は
図１１のように０．５Ｖまで降下することはなく０．８
Ｖに抑えられる。このトランジスタＱRはＱpが長時間オ
フのパルスタイミングの場合に、フローティング状態に
あるＰＬ1の電圧レベルが、セル内の拡散層リーク電流
によって低下しすぎるのを防ぎ、セルの電圧マージンを
拡大する役割もする。
【００３９】図１０、図１１の電圧印加を前提にする
と、図９のようにワード線と給電線を平行に設置した構
成以外に、図１３のようにワード線ＷＬ1，ＷＬ2と給電
線ＰＬ1，ＰＬ2を直交に配置した構成もとれる。たとえ
ばＷＬ1上のセルが読み出された場合、それらすべての
セルは図１０と同様な動作を行うのですべての給電線の
電圧（ＶCH）レベルは変わらない。しかし書き込み動作
では選択されたデータ対線に属する給電線だけが変化す
る。たとえばデータ対線ＤＬ1，／ＤＬ1（図中では明ら
かなので省略）に書き込み情報に対応した１Ｖと０の組
合せのパルス電圧を印加すると、セルＭＣ1は図１１と
同様な動作を行うのでＰＬ1の電圧は２Ｖから０．５Ｖ
まで降下してしまう。セルＭＣ2は図１０と同様な動作
を行うのでＰＬ2の電圧ＶCHは変わらない。ワード線と
給電線の相互の配置関係を平行にするか直交にするかは
セルのレイアウトと面積に依存する。図９では給電線と
データ対線は交差するので異なる配線層でレイアウトし
なければならない欠点はあるが、低雑音という利点があ
る。たとえばＷＬ1にパルスが印加されセルＭＣ1が書き
込まれたために大きな電圧変化がＰＬ1に起こった場合
を考えてみよう。この時セルＭＣ2は実効的には読み出
し動作が行われているので、その信号がデータ対線ＤＬ
2，／ＤＬ2に現われている。この信号は微少なのでＭＣ
2の動作は雑音に強く影響を受けやすい。しかしデータ
対線はＰＬ1と直交しているので、ＰＬ1の電圧変化が結
合容量を介して発生する雑音はデータ対線上では相殺さ
れてしまう。図１３は、図９とは利害得失が逆になる。
たとえばＰＬ1の電圧変動によって隣接するデータ対線
（ＤＬ2，／ＤＬ2）には差動雑音が発生する。しかしこ
の場合には、ダイナミックメモリなどでよく知られてい
るようにデータ対線を途中で対線間交差すれば雑音は相
殺できる。
と、図９のようにワード線と給電線を平行に設置した構
成以外に、図１３のようにワード線ＷＬ1，ＷＬ2と給電
線ＰＬ1，ＰＬ2を直交に配置した構成もとれる。たとえ
ばＷＬ1上のセルが読み出された場合、それらすべての
セルは図１０と同様な動作を行うのですべての給電線の
電圧（ＶCH）レベルは変わらない。しかし書き込み動作
では選択されたデータ対線に属する給電線だけが変化す
る。たとえばデータ対線ＤＬ1，／ＤＬ1（図中では明ら
かなので省略）に書き込み情報に対応した１Ｖと０の組
合せのパルス電圧を印加すると、セルＭＣ1は図１１と
同様な動作を行うのでＰＬ1の電圧は２Ｖから０．５Ｖ
まで降下してしまう。セルＭＣ2は図１０と同様な動作
を行うのでＰＬ2の電圧ＶCHは変わらない。ワード線と
給電線の相互の配置関係を平行にするか直交にするかは
セルのレイアウトと面積に依存する。図９では給電線と
データ対線は交差するので異なる配線層でレイアウトし
なければならない欠点はあるが、低雑音という利点があ
る。たとえばＷＬ1にパルスが印加されセルＭＣ1が書き
込まれたために大きな電圧変化がＰＬ1に起こった場合
を考えてみよう。この時セルＭＣ2は実効的には読み出
し動作が行われているので、その信号がデータ対線ＤＬ
2，／ＤＬ2に現われている。この信号は微少なのでＭＣ
2の動作は雑音に強く影響を受けやすい。しかしデータ
対線はＰＬ1と直交しているので、ＰＬ1の電圧変化が結
合容量を介して発生する雑音はデータ対線上では相殺さ
れてしまう。図１３は、図９とは利害得失が逆になる。
たとえばＰＬ1の電圧変動によって隣接するデータ対線
（ＤＬ2，／ＤＬ2）には差動雑音が発生する。しかしこ
の場合には、ダイナミックメモリなどでよく知られてい
るようにデータ対線を途中で対線間交差すれば雑音は相
殺できる。
【００４０】以上の実施例ではＶCHはチップ内でＶCCを
昇圧した電源から発生させることを前提としてきた。こ
れはユーザにとって使い易いＶCC単一電源動作を実現す
るためである。しかし場合によってはＶCHはチップ外部
電源そのものでもよい。たとえば図１４のように、外部
２電源（ＶCC1，ＶCC2）の場合が考えられる。チップは
入出力インタフェース回路ＩＮＴＦとスタティックメモ
リＳＲＡＭや演算回路（たとえばマイクロプロセッサＭ
ＰＵ）などのコアＣＯＲＥからなるとする。ＩＮＴＦは
既存の論理インタフェースレベルを保証するために比較
的寸法の大きな素子を比較的高い電圧（ＶCC1）で動作
させる。一方ＣＯＲＥはチップの性能（速度、電力）や
チップ面積を決定するので、この部分の主要部は低い電
圧（ＶCC2）で動作する微細素子を用いて高性能化す
る。ＣＯＲＥ内の素子は一般にはＩＮＴＦ内の素子より
微細である。このようなチップでは、ＶCC1をこれまで
の実施例内のＶCHとみなせばよい。こうすることによっ
てチップ全体としては２電源動作だが、内部電源動作に
伴う出力レベル変動などの問題がなくなり設計が容易に
なる。図１５は図１４を単一電源で実現したチップへの
適用例である。ＣＯＲＥの主要部を、外部単一電源（Ｖ
CC１）を降圧した内部電源（ＶCC2）で動作させたチッ
プにおいて、ＶCC1をこれまでの実施例内のＶCHとみな
せばよい。
昇圧した電源から発生させることを前提としてきた。こ
れはユーザにとって使い易いＶCC単一電源動作を実現す
るためである。しかし場合によってはＶCHはチップ外部
電源そのものでもよい。たとえば図１４のように、外部
２電源（ＶCC1，ＶCC2）の場合が考えられる。チップは
入出力インタフェース回路ＩＮＴＦとスタティックメモ
リＳＲＡＭや演算回路（たとえばマイクロプロセッサＭ
ＰＵ）などのコアＣＯＲＥからなるとする。ＩＮＴＦは
既存の論理インタフェースレベルを保証するために比較
的寸法の大きな素子を比較的高い電圧（ＶCC1）で動作
させる。一方ＣＯＲＥはチップの性能（速度、電力）や
チップ面積を決定するので、この部分の主要部は低い電
圧（ＶCC2）で動作する微細素子を用いて高性能化す
る。ＣＯＲＥ内の素子は一般にはＩＮＴＦ内の素子より
微細である。このようなチップでは、ＶCC1をこれまで
の実施例内のＶCHとみなせばよい。こうすることによっ
てチップ全体としては２電源動作だが、内部電源動作に
伴う出力レベル変動などの問題がなくなり設計が容易に
なる。図１５は図１４を単一電源で実現したチップへの
適用例である。ＣＯＲＥの主要部を、外部単一電源（Ｖ
CC１）を降圧した内部電源（ＶCC2）で動作させたチッ
プにおいて、ＶCC1をこれまでの実施例内のＶCHとみな
せばよい。
【００４１】以上の実施例ではメモリセルはＣＭＯＳ形
を仮定したが、本発明ではメモリセル内の差動アンプ機
能を応用しているので、メモリセル内に交差結合したラ
ッチ形アンプが少なくても１個あればよい。Ｐチャネル
ＭＯＳ（ＱC1，ＱC2）の代わりに、よく知られた高抵抗
ポリシリコン負荷などでもよい。ノードＮ1，Ｎ2をＶCH
に向けて持ち上げられるので結局は交差結合したＮチャ
ネルＭＯＳ（ＱS1，ＱS2）で増幅できるようになるから
である。またメモリセル内の転送（トランスファー）機
能を持つＮチャネル転送トランジスタＱT1，ＱT2のＶT
はメモリセル内のほかのトランジスタのＶTよりも低
く、たとえば０．２にしてもよい。選択時にＶTを低く
した分だけＱT1，ＱT2の実効ゲート電圧が増加し駆動電
流が増えて高速動作が可能になる。ただし非選択時にＱ
T1あるいはＱT2を通してサブスレッショルド電流が流れ
るのでこれをなくすために、非選択状態でのワード線す
なわちＱT1，ＱT2のゲートをこれまでの０から負電圧た
とえば−０．２Ｖより深くなるようにバイアスしなけれ
ばならない。ゲート電圧とソース電圧をそれぞれＶG，
ＶSとすれば、ＱT1あるいはＱT2の非選択時の実効ゲー
ト電圧はＶG−ＶS−ＶＴとなるが、ＶＧ，ＶS，ＶTがそ
れぞれ−０．２Ｖ以下、０、０．２Ｖではこの実効ゲー
ト電圧は−０．４Ｖ以下となる。一方、サブスレッショ
ルド電流が無視できるＶTの最小値を０．４Ｖとすれ
ば、通常のバイアス条件で０．４ＶのＶTを持つトラン
ジスタの実効ゲート電圧は、ＶG，ＶS，ＶTがそれぞれ
０，０，０．４Ｖなので、−０．４Ｖとなる。したがっ
て上述した低いＶTと負電圧ゲートを組み合わせた方式
ではより低い実効ゲート電圧が加わるのでサブスレッシ
ョルド電流は流れない。尚、この場合選択ワード電圧
は、非選択状態の−０．２ＶからＶCCあるいはそれ以上
に立ち上がるパルスとなる。
を仮定したが、本発明ではメモリセル内の差動アンプ機
能を応用しているので、メモリセル内に交差結合したラ
ッチ形アンプが少なくても１個あればよい。Ｐチャネル
ＭＯＳ（ＱC1，ＱC2）の代わりに、よく知られた高抵抗
ポリシリコン負荷などでもよい。ノードＮ1，Ｎ2をＶCH
に向けて持ち上げられるので結局は交差結合したＮチャ
ネルＭＯＳ（ＱS1，ＱS2）で増幅できるようになるから
である。またメモリセル内の転送（トランスファー）機
能を持つＮチャネル転送トランジスタＱT1，ＱT2のＶT
はメモリセル内のほかのトランジスタのＶTよりも低
く、たとえば０．２にしてもよい。選択時にＶTを低く
した分だけＱT1，ＱT2の実効ゲート電圧が増加し駆動電
流が増えて高速動作が可能になる。ただし非選択時にＱ
T1あるいはＱT2を通してサブスレッショルド電流が流れ
るのでこれをなくすために、非選択状態でのワード線す
なわちＱT1，ＱT2のゲートをこれまでの０から負電圧た
とえば−０．２Ｖより深くなるようにバイアスしなけれ
ばならない。ゲート電圧とソース電圧をそれぞれＶG，
ＶSとすれば、ＱT1あるいはＱT2の非選択時の実効ゲー
ト電圧はＶG−ＶS−ＶＴとなるが、ＶＧ，ＶS，ＶTがそ
れぞれ−０．２Ｖ以下、０、０．２Ｖではこの実効ゲー
ト電圧は−０．４Ｖ以下となる。一方、サブスレッショ
ルド電流が無視できるＶTの最小値を０．４Ｖとすれ
ば、通常のバイアス条件で０．４ＶのＶTを持つトラン
ジスタの実効ゲート電圧は、ＶG，ＶS，ＶTがそれぞれ
０，０，０．４Ｖなので、−０．４Ｖとなる。したがっ
て上述した低いＶTと負電圧ゲートを組み合わせた方式
ではより低い実効ゲート電圧が加わるのでサブスレッシ
ョルド電流は流れない。尚、この場合選択ワード電圧
は、非選択状態の−０．２ＶからＶCCあるいはそれ以上
に立ち上がるパルスとなる。
【００４２】またこれまではメモリセル内のＰチャネル
とＮチャネルトランジスタのＶTを０．５Ｖと等しいも
のと仮定してきたが、必ずしもその必要はない。Ｎチャ
ネルトランジスタはデータ線への読み出し電流などを決
定する重要なトランジスタなので、このＶTはサブスレ
ッショルド電流が問題にならない程度のできるだけ低い
ＶTたとえば０．４Ｖにする。しかしＰチャネルトラン
ジスタはメモリセル内の微少容量を充電するのが主な役
割で多少低速でもかまわないので、その絶対値は０．４
Ｖ以上たとえば０．６Ｖに設定してもよい。また簡単の
ためＶCHはＶCCの２倍と仮定してきたが、ＶCHはトラン
ジスタの耐圧、たとえばゲート耐圧以下である限り、Ｖ
CC以上であればよい。
とＮチャネルトランジスタのＶTを０．５Ｖと等しいも
のと仮定してきたが、必ずしもその必要はない。Ｎチャ
ネルトランジスタはデータ線への読み出し電流などを決
定する重要なトランジスタなので、このＶTはサブスレ
ッショルド電流が問題にならない程度のできるだけ低い
ＶTたとえば０．４Ｖにする。しかしＰチャネルトラン
ジスタはメモリセル内の微少容量を充電するのが主な役
割で多少低速でもかまわないので、その絶対値は０．４
Ｖ以上たとえば０．６Ｖに設定してもよい。また簡単の
ためＶCHはＶCCの２倍と仮定してきたが、ＶCHはトラン
ジスタの耐圧、たとえばゲート耐圧以下である限り、Ｖ
CC以上であればよい。
【００４３】さらにメモリセル内の感度を高めたままで
高速に給電線を充電する方法もある。前述したようにメ
モリセル内でトランジスタが交差結合した回路は差動ア
ンプとみなせるが、オフセット電圧以外にノードＮ1、
Ｎ2間の容量差も差動アンプの感度に影響する。メモリ
セルのレイアウトによっては、高密度化を優先にすると
容量差ができる場合があるが、この値が大きいと感度が
悪くなる。つまり増幅直前にはノードＮ1，Ｎ2の間によ
り大きな電圧差が必要になる。この容量差による感度
は、給電線（たとえばＰＬ1）をＶCHに立ち上げる速度
が速いほど悪くなる。この問題は図１６に示すような２
段増幅で解決できる。すなわちそれぞれの給電線（ＰＬ
1など）に互いにチャネル幅の大幅に異なる（たとえば
１０倍）２個のトランジスタを並列接続する。ΦPを印
加してまずチャネル幅の小さいトランジスタ（ＱP1）を
導通して給電線を少しずつ充電し、ノードＮ1，Ｎ2間が
ある大きな電圧差まで増幅されてからΦP’を印加して
チャネル幅の大きなトランジスタ（ＱP1’）を導通して
高速に充電する。
高速に給電線を充電する方法もある。前述したようにメ
モリセル内でトランジスタが交差結合した回路は差動ア
ンプとみなせるが、オフセット電圧以外にノードＮ1、
Ｎ2間の容量差も差動アンプの感度に影響する。メモリ
セルのレイアウトによっては、高密度化を優先にすると
容量差ができる場合があるが、この値が大きいと感度が
悪くなる。つまり増幅直前にはノードＮ1，Ｎ2の間によ
り大きな電圧差が必要になる。この容量差による感度
は、給電線（たとえばＰＬ1）をＶCHに立ち上げる速度
が速いほど悪くなる。この問題は図１６に示すような２
段増幅で解決できる。すなわちそれぞれの給電線（ＰＬ
1など）に互いにチャネル幅の大幅に異なる（たとえば
１０倍）２個のトランジスタを並列接続する。ΦPを印
加してまずチャネル幅の小さいトランジスタ（ＱP1）を
導通して給電線を少しずつ充電し、ノードＮ1，Ｎ2間が
ある大きな電圧差まで増幅されてからΦP’を印加して
チャネル幅の大きなトランジスタ（ＱP1’）を導通して
高速に充電する。
【００４４】図１７は本発明の実施例の断面図である。
本実施例に示すように、スイッチＭＯＳ（ＱP）とメモ
リセルのＰＭＯＳトランジスタはｎウエルに形成されて
いるが、それぞれのトランジスタのソースまたはドレイ
ン電極はＶCHまで大きくなるためにそれらのウエルの電
位もＶCHにしておく必要がある。また、このとき周辺回
路のＰＭＯＳトランジスタを作るｎウエルの電位はＶCC
にする場合には基板をＰ型にしておけばよい。
本実施例に示すように、スイッチＭＯＳ（ＱP）とメモ
リセルのＰＭＯＳトランジスタはｎウエルに形成されて
いるが、それぞれのトランジスタのソースまたはドレイ
ン電極はＶCHまで大きくなるためにそれらのウエルの電
位もＶCHにしておく必要がある。また、このとき周辺回
路のＰＭＯＳトランジスタを作るｎウエルの電位はＶCC
にする場合には基板をＰ型にしておけばよい。
【００４５】図１８は本発明の別の断面図の実施例であ
る。本実施例では、スイッチＭＯＳとメモリセルのＰＭ
ＯＳトランジスタには大きい電圧ＶCHがかかるため、こ
れらのＭＯＳのゲート酸化膜を周辺回路よりも厚くする
ことによって耐圧を大きくしたものである。周辺回路の
ＭＯＳトランジスタは、酸化膜圧が薄いままなのでトラ
ンスコンダクタンスが大きくなり、高速に動作できる効
果がある。
る。本実施例では、スイッチＭＯＳとメモリセルのＰＭ
ＯＳトランジスタには大きい電圧ＶCHがかかるため、こ
れらのＭＯＳのゲート酸化膜を周辺回路よりも厚くする
ことによって耐圧を大きくしたものである。周辺回路の
ＭＯＳトランジスタは、酸化膜圧が薄いままなのでトラ
ンスコンダクタンスが大きくなり、高速に動作できる効
果がある。
【００４６】図１９は本発明の別の実施例の断面図であ
る。本実施例では、図１の（ａ）に示すように、スイッ
チＭＯＳが各メモリセルに付いている時のようにスイッ
チＭＯＳとメモリセルのＰＭＯＳが分離しない場合の実
施例である。このような場合には両ＭＯＳトランジスタ
を形成するウエルをＶCHの電位にしておけばよい。
る。本実施例では、図１の（ａ）に示すように、スイッ
チＭＯＳが各メモリセルに付いている時のようにスイッ
チＭＯＳとメモリセルのＰＭＯＳが分離しない場合の実
施例である。このような場合には両ＭＯＳトランジスタ
を形成するウエルをＶCHの電位にしておけばよい。
【００４７】図２０は本発明の別の実施例の断面図で、
本発明をＮ型基板上に形成した場合の実施例である。Ｎ
型基板上に本発明を適用する場合、周辺回路とスイッチ
ＭＯＳとメモリセルのＰＭＯＳを分離できない。したが
って、本実施例に示すようにスイッチＭＯＳとメモリセ
ルのＰＭＯＳには共通の深いＰウエルを形成し、その中
にＮウエルを形成して周辺回路と電位を変えるようにで
きる。
本発明をＮ型基板上に形成した場合の実施例である。Ｎ
型基板上に本発明を適用する場合、周辺回路とスイッチ
ＭＯＳとメモリセルのＰＭＯＳを分離できない。したが
って、本実施例に示すようにスイッチＭＯＳとメモリセ
ルのＰＭＯＳには共通の深いＰウエルを形成し、その中
にＮウエルを形成して周辺回路と電位を変えるようにで
きる。
【００４８】本発明の良さを最大限に活かすには、メモ
リアレイと周辺回路にさらなる工夫があることが望まし
い。図２１はチップ内のＳＲＡＭ部分または、１チップ
のＳＲＡＭに適用したその実施例である。メモリ部分
は、複数のメモリアレイ（ＭＡ1,ＭＡ2，…)に分割され
ている。グローバルワード線は複数のメモリアレイにま
たがって布線されている。メモリアレイ内では、サブワ
ード線（ＷＬ11，…，ＷＬn1,ＷＬ12，…，ＷＬn2,…）
方向にｍ個、データ線方向(ＤＬ11，／ＤＬ11，…，Ｄ
Ｌ12，／ＤＬ12，…,…)にｎ個、マトリクス配置された
ｍ×ｎ個の複数のメモリセルＭＣから成る。スイッチＭ
ＯＳトランジスタ（ＱPL11，…，ＱPLn1,ＱPL12，…，
ＱPLn2,…）を介して複数のメモリセルの高電位側への
給電ノードに昇圧電圧ＶCHが印加されるサブ給電線（Ｐ
Ｌ11，，…，ＰＬn1,ＰＬ12，…，ＰＬn2，…）はそれ
ぞれ前述したサブワード線と対をなすように布線されて
いる。尚、サブワード線は、前述した実施例との対応で
は単にワード線と読み換えることができる。
リアレイと周辺回路にさらなる工夫があることが望まし
い。図２１はチップ内のＳＲＡＭ部分または、１チップ
のＳＲＡＭに適用したその実施例である。メモリ部分
は、複数のメモリアレイ（ＭＡ1,ＭＡ2，…)に分割され
ている。グローバルワード線は複数のメモリアレイにま
たがって布線されている。メモリアレイ内では、サブワ
ード線（ＷＬ11，…，ＷＬn1,ＷＬ12，…，ＷＬn2,…）
方向にｍ個、データ線方向(ＤＬ11，／ＤＬ11，…，Ｄ
Ｌ12，／ＤＬ12，…,…)にｎ個、マトリクス配置された
ｍ×ｎ個の複数のメモリセルＭＣから成る。スイッチＭ
ＯＳトランジスタ（ＱPL11，…，ＱPLn1,ＱPL12，…，
ＱPLn2,…）を介して複数のメモリセルの高電位側への
給電ノードに昇圧電圧ＶCHが印加されるサブ給電線（Ｐ
Ｌ11，，…，ＰＬn1,ＰＬ12，…，ＰＬn2，…）はそれ
ぞれ前述したサブワード線と対をなすように布線されて
いる。尚、サブワード線は、前述した実施例との対応で
は単にワード線と読み換えることができる。
【００４９】今、図９を基本とする方式で、図２２に示
すようにメモリセルＭＣの記憶セルを形成するＭＯＳト
ランジスタ（ＱC1,ＱC2,ＱS1,ＱS2）のＶTは０．５Ｖ、
転送ＭＯＳトランジスタ（ＱT1，ＱT2）のＶTは０．２
Ｖとする。すなわち記憶セルに含まれるＭＯＳトランジ
スタは、ＳＲＡＭ全体としてサブスレッショルド電流が
問題とならないしきい電圧に設定されており、逆に転送
ＭＯＳトランジスタは注意を要するしきい電圧に設定さ
れている。またこのＳＲＡＭに外部から供給される電源
ＶCCは１Ｖ、このＶCCから電圧変換回路ＶＣ２で形成さ
れた昇圧電圧ＶCHは２Ｖ（＝２ＶCC)、同じくＶCCから
電圧変換回路ＶＣ３で形成された負電圧−ＶWBは０．２
Ｖとした。
すようにメモリセルＭＣの記憶セルを形成するＭＯＳト
ランジスタ（ＱC1,ＱC2,ＱS1,ＱS2）のＶTは０．５Ｖ、
転送ＭＯＳトランジスタ（ＱT1，ＱT2）のＶTは０．２
Ｖとする。すなわち記憶セルに含まれるＭＯＳトランジ
スタは、ＳＲＡＭ全体としてサブスレッショルド電流が
問題とならないしきい電圧に設定されており、逆に転送
ＭＯＳトランジスタは注意を要するしきい電圧に設定さ
れている。またこのＳＲＡＭに外部から供給される電源
ＶCCは１Ｖ、このＶCCから電圧変換回路ＶＣ２で形成さ
れた昇圧電圧ＶCHは２Ｖ（＝２ＶCC)、同じくＶCCから
電圧変換回路ＶＣ３で形成された負電圧−ＶWBは０．２
Ｖとした。
【００５０】例えば１本のサブワード線ＷＬ11を選択す
る、すなわち前述した負電圧−ＶWB（たとえば−０．２
Ｖ）からＶCC（１Ｖ）に立ち上がるセル活性化パルスを
ＷＬ11に印加するには、グローバルワード線ＧＬ1と制
御線ＲＸ1をアドレス信号によって選択すればよい。Ｒ
Ｘ１を選択するには、ＹＤＥＣ・ＤＲＶとタイミング制
御回路ＴＣを使って形成され、実質的にメモリアレイＭ
Ａ1を選択する信号であるメモリアレイ選択信号Фsr1が
利用される。すなわちФsr1を受けるＬＣＢによって−
ＶWBからＶCCに立ち上がるパルスをＲＸ1に印加し、Ｇ
Ｌ１に接続される他のレベルコンバータＬＣＢによって
ＶCCから−ＶWBに立ち上がるパルスをＧＬ1に印加すれ
ばよい。グローバルワード線ＧＬ1は、行アドレスＡＸ
から行アドレスデコーダ・ドライバＸＤＥＣ・ＤＲＶに
よって選択される。この時他のＧＬ線（グローバルワー
ド線）と他のＲＸ線はそれぞれＶCCと−ＶWBのままであ
る。一方、他のレベルコンバータＬＣＡによってスイッ
チＭＯＳ選択信号群（ФP1，ФP2…）の中で、ФP1のみ
が０からＶCHに立ちあげるパルスとなり、その他は０Ｖ
のままである。したがってＰＬ11，…，ＰＬn1に接続さ
れるスイッチＭＯＳはオフとなり、非選択メモリアレイ
の対応するスイッチＭＯＳ群はオンのままである。ФP1
を０ＶからＶCHに立ちあげるには、ＹＤＥＣ・ＤＲＶと
とタイミング制御回路ＴＣ2を使って形成され、実質的
にメモリアレイＭＡ1を選択する信号であるメモリアレ
イ選択信号Фsp1が利用される。このようにしてＷＬ11
上のメモリセル（ＭＣ）群は活性化され前述のように動
作する。
る、すなわち前述した負電圧−ＶWB（たとえば−０．２
Ｖ）からＶCC（１Ｖ）に立ち上がるセル活性化パルスを
ＷＬ11に印加するには、グローバルワード線ＧＬ1と制
御線ＲＸ1をアドレス信号によって選択すればよい。Ｒ
Ｘ１を選択するには、ＹＤＥＣ・ＤＲＶとタイミング制
御回路ＴＣを使って形成され、実質的にメモリアレイＭ
Ａ1を選択する信号であるメモリアレイ選択信号Фsr1が
利用される。すなわちФsr1を受けるＬＣＢによって−
ＶWBからＶCCに立ち上がるパルスをＲＸ1に印加し、Ｇ
Ｌ１に接続される他のレベルコンバータＬＣＢによって
ＶCCから−ＶWBに立ち上がるパルスをＧＬ1に印加すれ
ばよい。グローバルワード線ＧＬ1は、行アドレスＡＸ
から行アドレスデコーダ・ドライバＸＤＥＣ・ＤＲＶに
よって選択される。この時他のＧＬ線（グローバルワー
ド線）と他のＲＸ線はそれぞれＶCCと−ＶWBのままであ
る。一方、他のレベルコンバータＬＣＡによってスイッ
チＭＯＳ選択信号群（ФP1，ФP2…）の中で、ФP1のみ
が０からＶCHに立ちあげるパルスとなり、その他は０Ｖ
のままである。したがってＰＬ11，…，ＰＬn1に接続さ
れるスイッチＭＯＳはオフとなり、非選択メモリアレイ
の対応するスイッチＭＯＳ群はオンのままである。ФP1
を０ＶからＶCHに立ちあげるには、ＹＤＥＣ・ＤＲＶと
とタイミング制御回路ＴＣ2を使って形成され、実質的
にメモリアレイＭＡ1を選択する信号であるメモリアレ
イ選択信号Фsp1が利用される。このようにしてＷＬ11
上のメモリセル（ＭＣ）群は活性化され前述のように動
作する。
【００５１】ここで各データ対線上のＱ’D1，Ｑ’D2
は、データ対線の電圧が高速にＶCCまでプリチャージす
るための加速トランジスタである。またＲＷＣは図２と
同様の列読み出し選択信号（ФRY1）で選択される読み
出し・書き込み回路で、高速化のためにすべて低いＶT
を用いている。またＩ／Ｏ線からデータ線への書き込み
動作を高速に行なうために列書き込み選択信号（ФWY
1，／ФWY1）で選択されるＮチャネルとＰチャネルＭＯ
Ｓが並列接続されている。
は、データ対線の電圧が高速にＶCCまでプリチャージす
るための加速トランジスタである。またＲＷＣは図２と
同様の列読み出し選択信号（ФRY1）で選択される読み
出し・書き込み回路で、高速化のためにすべて低いＶT
を用いている。またＩ／Ｏ線からデータ線への書き込み
動作を高速に行なうために列書き込み選択信号（ФWY
1，／ФWY1）で選択されるＮチャネルとＰチャネルＭＯ
Ｓが並列接続されている。
【００５２】以上のようにワード線と給電線を多分割・
部分駆動することにより、内蔵されたＶCHや−ＶWBの発
生回路への負担を軽減することができ、単一電源設計が
より容易になる。動作にともなって電圧が変動するため
にＶCHや−ＶWBに給電しなければならない給電線やワー
ド線が、サブ給電線サブワード線ＷＬ11に局所化される
ためである。この実施例は、給電線ごとに１個のスイッ
チＭＯＳを付加すればよいので分割に伴う面積の増加は
小さい利点がある。しかしたとえばФP1が高電圧（ＶC
H）パルスなので、この線に接続されている多数のスイ
ッチＭＯＳのゲート容量を充放電するための電力が比較
的大きくなる。
部分駆動することにより、内蔵されたＶCHや−ＶWBの発
生回路への負担を軽減することができ、単一電源設計が
より容易になる。動作にともなって電圧が変動するため
にＶCHや−ＶWBに給電しなければならない給電線やワー
ド線が、サブ給電線サブワード線ＷＬ11に局所化される
ためである。この実施例は、給電線ごとに１個のスイッ
チＭＯＳを付加すればよいので分割に伴う面積の増加は
小さい利点がある。しかしたとえばФP1が高電圧（ＶC
H）パルスなので、この線に接続されている多数のスイ
ッチＭＯＳのゲート容量を充放電するための電力が比較
的大きくなる。
【００５３】図２３は図２２のメモリセルの動作電圧余
裕を計算したものである。この図の横軸は外部から供給
される電源電圧ＶCC、縦軸はワード線ＷＬを選択状態
（０ＶからＶCCにする）にした時からデータ線ＤＬと／
ＤＬの電位差が１００ｍＶに達するまでの時間で定義し
た信号立ち上がり時間τを表している。信号立ち上がり
時間τは小さいほどよい。Conventionalは図２２のメモ
リセルで６個のＭＯＳトランジスタが全て等しいしきい
電圧ＶT＝０．７５Ｖを持つものとし、かつＱC1とＱC2
のソース側給電ノード（メモリセルの高電位側給電ノー
ド）を電源電圧ＶCCに直接接続した従来型のメモリセル
の特性を表す。このConventionalの構成ではＭＯＳトラ
ンジスタのＶTが大きいため、サブスレショルド電流は
実質的に問題とはならない。しかし、Conventionalの構
成では電源電圧が０．８Ｖ以下になると急激に信号立ち
上がり時間τが増大し、実質的に動作しなくなることが
わかる。すなわち電源電圧ＶCCが使用したＭＯＳトラン
ジスタのしきい電圧ＶT以下になると、立ち上がり時間
τの増大のためにメモリセルが実質的に動作しなくな
る。
裕を計算したものである。この図の横軸は外部から供給
される電源電圧ＶCC、縦軸はワード線ＷＬを選択状態
（０ＶからＶCCにする）にした時からデータ線ＤＬと／
ＤＬの電位差が１００ｍＶに達するまでの時間で定義し
た信号立ち上がり時間τを表している。信号立ち上がり
時間τは小さいほどよい。Conventionalは図２２のメモ
リセルで６個のＭＯＳトランジスタが全て等しいしきい
電圧ＶT＝０．７５Ｖを持つものとし、かつＱC1とＱC2
のソース側給電ノード（メモリセルの高電位側給電ノー
ド）を電源電圧ＶCCに直接接続した従来型のメモリセル
の特性を表す。このConventionalの構成ではＭＯＳトラ
ンジスタのＶTが大きいため、サブスレショルド電流は
実質的に問題とはならない。しかし、Conventionalの構
成では電源電圧が０．８Ｖ以下になると急激に信号立ち
上がり時間τが増大し、実質的に動作しなくなることが
わかる。すなわち電源電圧ＶCCが使用したＭＯＳトラン
ジスタのしきい電圧ＶT以下になると、立ち上がり時間
τの増大のためにメモリセルが実質的に動作しなくな
る。
【００５４】一方、本願の図２２のメモリセルを使用し
た場合には、さらに低い電源電圧まで動作する。図２３
のThis workで示す曲線は、図２２のメモリセル内の記
憶セルを構成するＱC1、ＱC2、 ＱS1、及びＱS2のしき
い電圧を０．７５Ｖとし、転送ＭＯＳトランジスタＱT1
とＱT2のしきい電圧を０．２Ｖとして計算したものであ
る。さらに昇圧電圧ＶCHは２ＶCCと３ＶCCの２つの場合
について計算しており、それぞれ丸と四角により計算点
を示す。この例では電源電圧が記憶セルのＭＯＳトラン
ジスタのしきい電圧以下になってもτ＝１０ｎｓ程度で
動作し、約０．５Ｖ程度まで動作することがわかる。す
なわち、本願によれば記憶セルのＭＯＳトランジスタの
しきい電圧はサブスレショルド電流の制約から一定値以
下（例えば０．５Ｖ）にはできないにもかかわらず、こ
のしきい電圧以下で動作するＳＲＡＭの構成法が示され
た。図２２ではＱT1とＱT2のしきい電圧をサブスレショ
ルド電流が問題となる０．２Ｖとしたために、ワード線
の低電位側の信号レベルを−ＶWBとしてメモリセルが非
選択状態のときＱT1とＱT2にサブスレショルド電流が流
れないようにした。 ＱT1とＱT2にサブスレショルド電
流が問題とならないように例えば０．５Ｖのしきい電圧
のＭＯＳトランジスタを使った場合には、その駆動能力
が大きくなるようにワード線の高電位側の信号レベルを
十分昇圧してやればよい。さらに図２１などに示したデ
ータ線上の負荷ＭＯＳあるいは読み出し・書き込み回路
ＲＷＣ内のＭＯＳなどのＶTを十分小さく（たとえば
０．２Ｖ以下）すれば十分な低電圧動作は可能である。
その他の周辺駆動・論理回路は、前述した単行本「超Ｌ
ＳＩメモリ」に述べられているようなサブスレッショル
ド電流低域回路を用いることで十分低いＶTで、すなわ
ち十分低いＶCCで効果する。したがってチップ全体とし
てはセル内交差結合ＭＯＳのＶT以下のＶCCでも動作す
ることになる。
た場合には、さらに低い電源電圧まで動作する。図２３
のThis workで示す曲線は、図２２のメモリセル内の記
憶セルを構成するＱC1、ＱC2、 ＱS1、及びＱS2のしき
い電圧を０．７５Ｖとし、転送ＭＯＳトランジスタＱT1
とＱT2のしきい電圧を０．２Ｖとして計算したものであ
る。さらに昇圧電圧ＶCHは２ＶCCと３ＶCCの２つの場合
について計算しており、それぞれ丸と四角により計算点
を示す。この例では電源電圧が記憶セルのＭＯＳトラン
ジスタのしきい電圧以下になってもτ＝１０ｎｓ程度で
動作し、約０．５Ｖ程度まで動作することがわかる。す
なわち、本願によれば記憶セルのＭＯＳトランジスタの
しきい電圧はサブスレショルド電流の制約から一定値以
下（例えば０．５Ｖ）にはできないにもかかわらず、こ
のしきい電圧以下で動作するＳＲＡＭの構成法が示され
た。図２２ではＱT1とＱT2のしきい電圧をサブスレショ
ルド電流が問題となる０．２Ｖとしたために、ワード線
の低電位側の信号レベルを−ＶWBとしてメモリセルが非
選択状態のときＱT1とＱT2にサブスレショルド電流が流
れないようにした。 ＱT1とＱT2にサブスレショルド電
流が問題とならないように例えば０．５Ｖのしきい電圧
のＭＯＳトランジスタを使った場合には、その駆動能力
が大きくなるようにワード線の高電位側の信号レベルを
十分昇圧してやればよい。さらに図２１などに示したデ
ータ線上の負荷ＭＯＳあるいは読み出し・書き込み回路
ＲＷＣ内のＭＯＳなどのＶTを十分小さく（たとえば
０．２Ｖ以下）すれば十分な低電圧動作は可能である。
その他の周辺駆動・論理回路は、前述した単行本「超Ｌ
ＳＩメモリ」に述べられているようなサブスレッショル
ド電流低域回路を用いることで十分低いＶTで、すなわ
ち十分低いＶCCで効果する。したがってチップ全体とし
てはセル内交差結合ＭＯＳのＶT以下のＶCCでも動作す
ることになる。
【００５５】本願は電池のような低い電源電圧で動作す
る装置において特に利点が大きい。すなわち、太陽電池
はその電源電圧は約０．５Ｖ程度であるが、この太陽電
池でも動作するようなＳＲＡＭが初めて可能になる。ま
た低電圧化できることから消費電力の低減効果は著し
い。
る装置において特に利点が大きい。すなわち、太陽電池
はその電源電圧は約０．５Ｖ程度であるが、この太陽電
池でも動作するようなＳＲＡＭが初めて可能になる。ま
た低電圧化できることから消費電力の低減効果は著し
い。
【００５６】図２４は面積はやや大きくなるがより低電
力化を図るための他の実施例である。簡単のため図２１
のＷＬ11とＰＬ11の部分のみを抜き出している。図２１
のＶCHをスイッチするＭＯＳトランジスタＰＬ11〜ＰＬ
n1は一本の信号ФP1で同時に制御されるのに対し、図２
４では分割された給電線毎にスイッチＭＯＳとそのゲー
トを制御するレベルコンバータが付加してある。たとえ
ばＷＬ11が選択されて活性パルスが印加されるとＱPL1
のゲートはそれまでの０からＶCHになりＱPL1はオフに
なる。したがって高電圧（ＶCH）で駆動されるゲート容
量は１個となり低電力化される。この時他のスイッチＭ
ＯＳのゲートは０のままである。
力化を図るための他の実施例である。簡単のため図２１
のＷＬ11とＰＬ11の部分のみを抜き出している。図２１
のＶCHをスイッチするＭＯＳトランジスタＰＬ11〜ＰＬ
n1は一本の信号ФP1で同時に制御されるのに対し、図２
４では分割された給電線毎にスイッチＭＯＳとそのゲー
トを制御するレベルコンバータが付加してある。たとえ
ばＷＬ11が選択されて活性パルスが印加されるとＱPL1
のゲートはそれまでの０からＶCHになりＱPL1はオフに
なる。したがって高電圧（ＶCH）で駆動されるゲート容
量は１個となり低電力化される。この時他のスイッチＭ
ＯＳのゲートは０のままである。
【００５７】
【発明の効果】以上述べた実施例で明らかなように、本
発明により低電圧動作でも消費電流を増やすことなく電
圧マージンの広い高速スタティックメモリセルを内蔵し
た半導体装置を実現できる。
発明により低電圧動作でも消費電流を増やすことなく電
圧マージンの広い高速スタティックメモリセルを内蔵し
た半導体装置を実現できる。
【図１】スタティックメモリセルの給電線電圧を制御す
る本発明の概念を示す図である。
る本発明の概念を示す図である。
【図２】従来のスタティックメモリセルとその動作波形
図である。
図である。
【図３】スタティックメモリセルアレイに適用した実施
例である。
例である。
【図４】図３の読み出し動作タイミング図である。
【図５】図３の書き込み動作タイミング図である。
【図６】スタティックメモリセルアレイに適用した実施
例である。
例である。
【図７】スタティックメモリセルアレイに適用した実施
例である。
例である。
【図８】給電用電源回路を共有した実施例である。
【図９】スタティックメモリセルアレイに適用した実施
例である。
例である。
【図１０】図９の読み出し動作タイミング図である。
【図１１】図９の書き込み動作タイミング図である。
【図１２】給電線の電圧降下防止回路図である。
【図１３】給電線とワード線を直交させた実施例であ
る。
る。
【図１４】外部２電源チップへの適用例である。
【図１５】外部単一電源チップへの適用例である。
【図１６】給電線の駆動方式の実施例である。
【図１７】本発明の実施例の断面図。
【図１８】本発明の別の実施例の断面図。
【図１９】本発明の別の実施例の断面図。
【図２０】本発明の別の実施例の断面図。
【図２１】分割されたメモリセルアレイに適用された実
施例である。
施例である。
【図２２】図２１のメモリセル内部回路の実施例であ
る。
る。
【図２３】図２２のメモリセルの実施例の特性図であ
る。
る。
【図２４】分割された給電線の駆動方式の実施例であ
る。
る。
ＱC1，ＱC2，ＱT1，ＱT2，ＱS1，ＱS2，．．．．メモリ
セル内トランジスタ、Ｎ1，Ｎ2．．．．メモリセル内記
憶ノード、ＤＬ，／ＤＬ，ＤＬ11，／ＤＬ11，ＤＬ12，
／ＤＬ12．．．．データ線、ＷＬ1，ＷＬ2，ＷＬ11，Ｗ
Ｌ12，ＷLn1，ＷLn2，．．．ワード線、ＰＬ1，ＰＬ2，
ＰＬ1’，ＰＬｍ’，ＰＬ11，ＰＬ12，ＰＬn1，ＰＬn
2．．．給電線、ＰＬＣ．．．共通給電線、ＭＣ，ＭＣ1
〜ＭＣ4．．．メモリセル、ＶSS．．．基準電位、ＶC
C．．．電源電圧、ＶCH．．．電源電圧あるいは昇圧電
源電圧、ＱP1，ＱP2，ＱP，ＱP1’．．．スイッチトラ
ンジスタ、ＣＥ．．．チップ活性化信号、ＰＣ．．．プ
リチャージ回路、ΦP，／ΦP’，ФP1，ФP2，ФP
1’．．．プリチャージ信号、ＡＭＰ．．アンプ、Ｓ
Ｐ，ＳＮ．．．アンプ駆動線、ＱEQ．．．平衡用トラン
ジスタ、ΦR1，ΦR2．．．読み出し選択記号、ΦW1，Φ
W2．．．書き込み選択記号、ΦRW1．．．読みだし・書
き込み選択記号、ＡX，ＡY．．．行並びに列アドレス、
Ｄin，Ｄout．．．データ入力並びにデータ出力、／Ｗ
Ｅ．．．書き込み制御信号、ＱR1，ＱR2．．．読み出し
トランジスタ、ＱW1，ＱW2．．．書き込みトランジス
タ、ＳＰＧ．．．アンプ駆動回路、ＸＤＥＣ，ＤＲ
Ｖ．．．行デコーダ並びにドライバ、ＹＤＥＣ，ＤＲ
Ｖ．．．列デコーダ並びにドライバ、Ｉ／Ｏ，／Ｉ／
Ｏ．．．データ入出力線、ＲＷＣ．．．読み出し・書き
込み制御回路、ＱL1，ＱL2，ＱL3，ＱL4．．．内部電圧
制御トランジスタ、ΦX1，ΦXn．．．給電線選択信号、
ＩＮＴＦ．．．チップの入出力インタフェース回路、Ｃ
ＯＲＥ．．．チップの主要回路、ＶＤＣ．．．内蔵降圧
回路、ＶCC1，ＶCC2．．．電源電圧、ＶＣ1,ＶＣ2,ＶＣ
3,．．．電圧変換回路、ＰＣＧ．．．プリチャージ信号
発生回路、ＬＣＡ，ＬＣＢ．．．レベルコンバータ，Ｒ
Ｘ1，ＲＸ2．．．制御線， ＧＬ1，ＧＬn．．．グロー
バルワード線，ФRY1．．．列読みだし選択信号，ФWY
1，ФWY1．．．列書き込み選択信号，ＱPL1，ＱPL
2．．．スイッチトランジスタ、ＶWB．．．ワード線バ
イアス電圧、ＭＡ1,ＭＡ2．．．メモリアレイ、Фsr1,
Фsr2．．．メモリアレイ選択信号、Фsp1,Фsp2．．．
メモリアレイ選択信号、ＴＣ1,ＴＣ2．．．タイミング
制御回路、ＧＡ11,ＧＡn1,ＧＡ12,ＧＡn2．．．ＮＡＮ
Ｄゲート。
セル内トランジスタ、Ｎ1，Ｎ2．．．．メモリセル内記
憶ノード、ＤＬ，／ＤＬ，ＤＬ11，／ＤＬ11，ＤＬ12，
／ＤＬ12．．．．データ線、ＷＬ1，ＷＬ2，ＷＬ11，Ｗ
Ｌ12，ＷLn1，ＷLn2，．．．ワード線、ＰＬ1，ＰＬ2，
ＰＬ1’，ＰＬｍ’，ＰＬ11，ＰＬ12，ＰＬn1，ＰＬn
2．．．給電線、ＰＬＣ．．．共通給電線、ＭＣ，ＭＣ1
〜ＭＣ4．．．メモリセル、ＶSS．．．基準電位、ＶC
C．．．電源電圧、ＶCH．．．電源電圧あるいは昇圧電
源電圧、ＱP1，ＱP2，ＱP，ＱP1’．．．スイッチトラ
ンジスタ、ＣＥ．．．チップ活性化信号、ＰＣ．．．プ
リチャージ回路、ΦP，／ΦP’，ФP1，ФP2，ФP
1’．．．プリチャージ信号、ＡＭＰ．．アンプ、Ｓ
Ｐ，ＳＮ．．．アンプ駆動線、ＱEQ．．．平衡用トラン
ジスタ、ΦR1，ΦR2．．．読み出し選択記号、ΦW1，Φ
W2．．．書き込み選択記号、ΦRW1．．．読みだし・書
き込み選択記号、ＡX，ＡY．．．行並びに列アドレス、
Ｄin，Ｄout．．．データ入力並びにデータ出力、／Ｗ
Ｅ．．．書き込み制御信号、ＱR1，ＱR2．．．読み出し
トランジスタ、ＱW1，ＱW2．．．書き込みトランジス
タ、ＳＰＧ．．．アンプ駆動回路、ＸＤＥＣ，ＤＲ
Ｖ．．．行デコーダ並びにドライバ、ＹＤＥＣ，ＤＲ
Ｖ．．．列デコーダ並びにドライバ、Ｉ／Ｏ，／Ｉ／
Ｏ．．．データ入出力線、ＲＷＣ．．．読み出し・書き
込み制御回路、ＱL1，ＱL2，ＱL3，ＱL4．．．内部電圧
制御トランジスタ、ΦX1，ΦXn．．．給電線選択信号、
ＩＮＴＦ．．．チップの入出力インタフェース回路、Ｃ
ＯＲＥ．．．チップの主要回路、ＶＤＣ．．．内蔵降圧
回路、ＶCC1，ＶCC2．．．電源電圧、ＶＣ1,ＶＣ2,ＶＣ
3,．．．電圧変換回路、ＰＣＧ．．．プリチャージ信号
発生回路、ＬＣＡ，ＬＣＢ．．．レベルコンバータ，Ｒ
Ｘ1，ＲＸ2．．．制御線， ＧＬ1，ＧＬn．．．グロー
バルワード線，ФRY1．．．列読みだし選択信号，ФWY
1，ФWY1．．．列書き込み選択信号，ＱPL1，ＱPL
2．．．スイッチトランジスタ、ＶWB．．．ワード線バ
イアス電圧、ＭＡ1,ＭＡ2．．．メモリアレイ、Фsr1,
Фsr2．．．メモリアレイ選択信号、Фsp1,Фsp2．．．
メモリアレイ選択信号、ＴＣ1,ＴＣ2．．．タイミング
制御回路、ＧＡ11,ＧＡn1,ＧＡ12,ＧＡn2．．．ＮＡＮ
Ｄゲート。
Claims (23)
- 【請求項１】ゲートとドレインが互いに交差結合された
ＭＯＳトランジスタを持つスタティックメモリセルを用
いた半導体装置において、上記交差結合ののＭＯＳトラ
ンジスタは、ゲートとソースのそれぞれの電圧が等しく
てもドレインとソース間に実質的に電流が流れないよう
にされてなり、前記スタティックメモリセルの給電ノー
ドは、スイッチを介して第１の電源電圧に接続され、前
記スタティックメモリセルの選択状態では前記スイッチ
を非導通とし、前記スタティックメモリセルの非選択状
態では前記スイッチを導通させ、前記第１の電源電圧は
データ線の最大電圧よりも大きいことを特徴とする半導
体装置。 - 【請求項２】前記スイッチには複数の前記スタティック
メモリセルの給電ノードが共通に接続されることを特徴
とする請求項１記載の半導体装置。 - 【請求項３】前記データ線の最大電圧は第２の電源電圧
によって決定されるようにされ、前記第１の電源電圧は
前記第２の電源電圧をチップ内で昇圧して発生させたこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項４】前記スタティックメモリセル内の記憶セル
を形成するＭＯＳトランジスタのしきい電圧よりも小さ
い電源電圧で動作する請求項３の半導体装置。 - 【請求項５】前記スイッチはＭＯＳトランジスタであ
り、少なくとも前記ＭＯＳトランジスタを形成する第１
導電型のウエルの電位と、前記メモリセルを形成する第
１電導型のウエルの電位が前記第１の電源電圧に接続さ
れていることを特徴とする請求項１記載の半導体装置。 - 【請求項６】前記スイッチと前記スタティックメモリセ
ルを形成するＭＯＳトランジスタのゲート絶縁膜が周辺
回路のＭＯＳトランジスタのゲート絶縁膜より厚いこと
を特徴とする請求項４の半導体装置 - 【請求項７】前記スタティックメモリセルにおける転送
ＭＯＳトランジスタのしきい電圧は記憶セルを形成する
ＭＯＳトランジスタのしきい電圧よりも小さいことを特
徴とする請求項１の半導体装置。 - 【請求項８】前記スイッチは、ワード線の活性タイミン
グに同期して導通と非導通が制御されることを特徴とす
る請求項１の半導体装置。 - 【請求項９】複数のメモリセルで共有され前記第１の電
源電圧を給電する給電線上に電圧レベル制御手段を設け
た請求項１の半導体装置。 - 【請求項１０】基準電位と第１の電位の間に電圧を発生
する電源により動作する半導体装置であって、 スタティックメモリセルと、 前記スタティックメモリセルに接続されたワード線と、 前記スタティックメモリセルに接続されたデータ線と、 前記電源から前記第１の電位より電圧の高い第２の電位
を発生する電圧変換回路と、 前記スタティックメモリセルの高電位側の給電ノードと
前記第２の電位との間に接続されたスイッチとを備え、 前記スイッチは、前記ワード線が選択状態とされる際に
非導通とされることを特徴とする半導体装置。 - 【請求項１１】基準電位と第１の電位の間に電圧を発生
する電源により動作する半導体装置であって、 複数のメモリアレイと、 前記電源から前記第１の電位より電圧の大きい第２の電
位を発生する電圧変換回路と、 前記複数のメモリアレイに渡って延在するグローバルワ
ード線とを備え、 前記メモリアレイは、 実質的に直交する第１の方向と第２の方向にマトリクス
配置された複数のスタティックメモリセルと、 前記第１の方向に延在し、前記第１の方向の複数のスタ
ティックメモリセルの高電位側の給電ノード接続される
サブ給電線と、 前記サブ電源線と前記第２の電位の間に接続されたスイ
ッチと、 前記第１の方向に延在し、前記第１の方向の複数のスタ
ティックメモリセルに接続され、前記グローバルワード
線に対応して選択されるワード線と、 前記第２の方向に延在し、前記第２の方向の複数のスタ
ティックメモリセルに接続されるデータ線とを有し、 前記スイッチは、前記ワード線が選択状態とされる際に
非導通とされることを特徴とする半導体装置。 - 【請求項１２】前記半導体装置は、前記電源から前記第
１の電位の１／２の電位である第３の電位を発生する電
圧発生回路を備え、 前記スタティックメモリセルの低電位側の給電ノードは
前記基準電位に接続され、 前記データ線は前記スタティックメモリセルが非選択状
態のときに前記第３の電位とされ、 前記ワード線は前記基準電位又は前記第２の電位に信号
レベルを持つことを特徴とする請求項１０または請求項
１１記載の半導体装置。 - 【請求項１３】前記半導体装置は、前記電源から前記ス
タティックメモリセルの感度電圧より大きい第３の電位
を発生する電圧発生回路を備え、 前記スタティックメモリセルの低電位側の給電ノードは
前記基準電位に接続され、 前記データ線は前記スタティックメモリセルが非選択状
態のときに前記第３の電位とされ、 前記ワード線は前記基準電位又は前記第１の電位に信号
レベルをもつことを特徴とする請求項１０記載または請
求項１１の半導体装置。 - 【請求項１４】前記半導体装置は、前記電源から前記第
１の電位の１／２の電位である第３の電位を発生する第
１の電圧発生回路と、 前記第２の電位から前記スタティックメモリセルの感度
電圧分小さい第４の電位を発生する第２の電圧発生回路
とを備え、 前記スタティックメモリセルの低電位側の給電ノード
は、前記ワード線が非選択状態では前記基準電位であ
り、前記ワード線が選択状態では前記第４の電位とさ
れ、 前記データ線は前記スタティックメモリセルが非選択状
態のときに前記第３の電位とされ、 前記ワード線は前記基準電位又は前記第１の電位に信号
レベルをもつことを特徴とする請求項１０または請求項
１１記載の半導体装置。 - 【請求項１５】前記スタティックメモリセルの低電位側
の給電ノードは前記基準電位に接続され、 前記データ線は前記スタティックメモリセルが非選択状
態のときに前記第１の電位にされ、 前記ワード線は前記基準電位又は前記第１の電位に信号
レベルをもつことを特徴とする請求項１０または請求項
１１記載の半導体装置。 - 【請求項１６】前記スタティックメモリセルは、一方の
出力が他方の入力にそれぞれ接続された第１及び第２の
インバータと、その一端が前記第１のインバータの入力
に接続された第１のＭＯＳトランジスタと、その一端が
前記第１のインバータの出力に接続された第２のＭＯＳ
トランジスタとを有し、前記第１及び第２のインバータ
に含まれるＭＯＳトランジスタのしきい電圧よりも前記
第１及び第２のＭＯＳトランジスタは小さなしきい電圧
をもつことを特徴とする請求項１０または請求項１１記
載の半導体装置。 - 【請求項１７】前記半導体装置は、前記電源から前記基
準電圧より低い第３の電位を発生する電圧発生回路を備
え、 前記第１及び第２のインバータの低電位側の給電ノード
は前記基準電位に接続され、 前記データ線は前記スタティックメモリセルが非選択状
態のときに前記第１の電位にされ、 前記ワード線は前記第３の電位又は前記第１の電位に信
号レベルをもつことを特徴とする請求項１６に記載の半
導体装置。 - 【請求項１８】基準電位と第１の電位の間に電圧を発生
する電源により動作する半導体装置であって、 一方の出力が他方の入力にそれぞれ接続された第１及び
第２のインバータと、その一端が前記第１のインバータ
の入力に接続された第１のＭＯＳトランジスタと、その
一端が前記第１のインバータの出力に接続された第２の
ＭＯＳトランジスタとを有するスタティックメモリセル
と、 前記第１及び第２のＭＯＳトランジスタのゲートに接続
されたワード線と、 前記第１及び第２のＭＯＳトランジスタのそれぞれの他
端に接続された一対の相補データ線と、 前記電源から前記第１の電位より電圧の高い第２の電位
を発生する電圧変換回路と、 前記第１及び第２のインバータの高電位側の給電ノード
と前記第２の電位との間に接続されたスイッチとを備
え、 前記第１及び第２のインバータに含まれるＭＯＳトラン
ジスタのしきい電圧よりも前記第１及び第２のＭＯＳト
ランジスタは小さなしきい電圧をもつことを特徴とする
半導体装置。 - 【請求項１９】基準電位と第１の電位の間に電圧を発生
する電源により動作する半導体装置であって、一方の出
力が他方の入力にそれぞれ接続された第１及び第２のイ
ンバータと、その一端が前記第１のインバータの入力に
接続された第１のＭＯＳトランジスタと、その一端が前
記第１のインバータの出力に接続された第２のＭＯＳト
ランジスタとを有するスタティックメモリセルと、 前記第１及び第２のＭＯＳトランジスタのゲートに接続
されたワード線と、 前記第１及び第２のＭＯＳトランジスタのそれぞれの他
端に接続された一対の相補データ線と、 前記電源から前記第１の電位より電圧の高い第２の電位
を発生する電圧変換回路と、 前記第１及び第２のインバータの高電位側の給電ノード
と前記第２の電位との間に接続されたスイッチとを備
え、 前記基準電位と前記第１の電位の差は前記第１及び第２
のインバータに含まれるＭＯＳトランジスタのしきい電
圧より低いことを特徴とする半導体装置。 - 【請求項２０】前記第１及び第２のインバータに含まれ
るＭＯＳトランジスタのしきい電圧よりも前記第１及び
第２のＭＯＳトランジスタは小さなしきい電圧をもつこ
とを特徴とする請求項１９記載の半導体装置。 - 【請求項２１】前記半導体装置は、前記電源から前記基
準電圧より低い第３の電位を発生する電圧発生回路を備
え、 前記第１及び第２のインバータの低電位側の給電ノード
は前記基準電位に接続され、 前記データ線は前記メモリセルが非選択状態のときに前
記第１の電位にされ、 前記ワード線は前記第３の電位又は前記第１の電位に信
号レベルをもつことを特徴とする請求項１８から請求項
２０のいずれかに記載の半導体装置。 - 【請求項２２】前記スイッチはＭＯＳトランジスタであ
り、前記スイッチのＭＯＳトランジスタを形成する第１
導電型のウエルと、前記スタティックメモリセルのＭＯ
Ｓトランジスタを形成する第１電導型のウエルは前記第
１の電位に接続されていることを特徴とする請求項１０
から請求項２１のいずれかに記載の半導体装置 - 【請求項２３】前記スイッチと前記スタティックメモリ
セルを形成するＭＯＳトランジスタのゲート絶縁膜が周
辺回路のトランジスタのゲート絶縁膜より厚いことを特
徴とする請求項１０から請求項２２のいずれかに半導体
装置
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