JP4865360B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、フリップフロップ型メモリセルを備えた半導体記憶装置に関し、特に、メモリセル電源の制御技術に関するものである。
近年、プロセスの微細化に伴い、半導体集積回路の省面積化や電源電圧の低電圧化が急速に進んでいる。その弊害として、例えば、スタティック型ランダムアクセスメモリ（ＳＲＡＭ）のような、フリップフロップ型のメモリセルを備えた半導体記憶装置では、メモリセルを構成している各トランジスタの特性ばらつきや、電源電圧の低電圧化によって、安定したメモリセルの特性を持たせることが非常に困難になってきており、結果として、半導体記憶装置の歩留まり低下をもたらしている。
図１３は、一般的なＣＭＯＳトランジスタで構成されたフリップフロップ型のＳＲＡＭメモリセルである。図１３において、ＱＮ１、２はドライブトランジスタ、ＱＮ３、４はアクセストランジスタ、ＱＰ１、２はロードトランジスタ、ＷＬはワード線、ＢＬ、／ＢＬはビット線、ＶＤＤは電源である。
ロードトランジスタＱＰ１とドライブトランジスタＱＮ１、また、ロードトランジスタＱＰ２とドライブトランジスタＱＮ２とでそれぞれインバータを構成し、それぞれのインバータの入出力端子を接続して、フリップフロップを構成している。また、アクセストランジスタＱＮ３とＱＮ４のゲート端子はワード線ＷＬに接続され、ドレイン端子はビット線ＢＬ、／ＢＬにそれぞれ接続される。また、アクセストランジスタＱＮ３とＱＮ４のソース端子は、前記インバータの入出力端子にそれぞれ接続されている。
図１３のＳＲＡＭメモリセルへのデータの書き込みは、ワード線ＷＬをＬレベルからＨレベルにした状態（活性状態）で、予め、Ｈレベルにプリチャージされたビット線ＢＬ、／ＢＬのうちの一方のビット線の電位を、ＨレベルからＬレベルにすることで実現される。
ＳＲＡＭのメモリセル特性には、一般に、書き込みレベルと、スタティックノイズマージンがある。
書き込みレベルは、メモリセルへの書き込み電圧を示すものである。ＳＲＡＭメモリセルへのデータの書き込み動作は、メモリセルを構成するフリップフロップの状態を反転させることによって行われる。（但し、書き込みデータと同一のデータが、予めメモリセルに記憶してある場合には、フリップフロップの状態は反転しない。）この時に、メモリセルのフリップフロップの状態を反転することができるビット線の臨界電位を書き込みレベルという。
書き込みレベルが低いと、ビット線ノイズ等による誤書き込みに対するマージン（スタティックノイズマージン）が大きくなるが、その反面、ビット線の電位が十分低いレベルにならないと、フリップフロップを反転させることができず、書き込みにかかる時間が長くなってしまう。逆に、書き込みレベルが高いと、書き込みにかかる時間は速くなるが、誤書き込みに対するマージン（スタティックノイズマージン）が小さくなる。
また、書き込みレベルが低いということは、読み出し動作時に、ビット線ノイズ等により、メモリセルを構成するフリップフロップの状態が反転しにくい、つまり、スタティックノイズマージンが大きいことを意味し、書き込みレベルが高いということは、読み出し動作時に、メモリセルを構成するフリップフロップの状態が反転しやすい、つまり、スタティックノイズマージンが小さいことを意味する。
すなわち、書き込みレベルと、スタティックノイズマージンは、一方の特性を満足しようとすると、他方の特性マージンが少なくなってしまうといった、相反する特性を持っているのである。
上記の問題を解決するために、例えば、特許文献１では、メモリセルの電源電圧を制御して、書き込みレベルを改善する技術が開示されている。
特開昭５５−６４６８６号公報
現在、プロセス技術の微細化に伴って、オフしているトランジスタを流れるリーク電流の増大が問題になってきている。特に、メモリセル部分では、半導体記憶装置の省面積化を実現するために、トランジスタのゲート幅の狭いトランジスタで構成される場合が多い。ゲート幅の狭いトランジスタは、ゲート幅の広いトランジスタに比べて、単位ゲート幅あたりのオフリーク電流値が大きい。
また、メモリセルを流れるオフリーク電流は、メモリセルアレイの構成や、トランジスタ特性（不純物濃度の違い）、動作電源電圧や温度条件等に応じて変化するものである。
メモリセルの電源を制御する場合、例えば、書き込み動作時では、書き込み対象である選択ビット線以外の、非選択ビット線に接続したメモリセルを流れるオフリーク電流によって損失する電荷量に見合った電荷を供給しなければ、非選択ビット線に接続したメモリセルの電源電圧が低下してしまう。同様に、書き込み動作時以外（読み出し動作時）では、ビット線に接続したメモリセルを流れるオフリーク電流によって損失する電荷量に見合った電荷を供給しなければ、ビット線に接続したメモリセルの電源電圧が低下してしまう。メモリセルの電源が低下してしまうと、メモリセルのスタティックノイズマージンが悪化するため、メモリセルのデータ破壊（データ反転）が起こってしまう。
特許文献１の第２図の場合では、書き込み動作時以外（読み出し動作時）において、メモリセルの電源電圧がＶＤＤレベルよりも低いレベルに設定されるよう構成されているため、上述したように、メモリセルのスタティックノイズマージンが悪化してしまい、メモリセルデータの破壊が起こってしまうという問題点がある。
特許文献１の第１図の場合では、現在のプロセス世代の半導体記憶装置で生じるような、メモリセルに非常に大きなリーク電流が流れる場合の対策が考慮されていない。書き込み動作時に、書き込み対象である選択ビット線以外の、非選択ビット線に接続したメモリセルのオフリーク電流が非常に大きな場合、オフリーク電流によって生じるメモリセル電源の電圧降下も大きくなる。メモリセルの電源電圧が低下すると、メモリセルのスタティックノイズマージンが悪化してしまい、メモリセルデータの破壊が起こってしまうという問題点がある。
更に、特許文献１の第１図では、デプレッショントランジスタとエンハンスメントトランジスタを直列結合したインバータの出力を、メモリセルの電源として供給する構成であるため、書き込み期間中には、常に貫通電流が流れてしまう。また、非選択ビット線に接続したメモリセルに流れるオフリーク電流によって損失する電荷を補償するために、上記のデプレッショントランジスタを流用する構成をとっている。しかし、上述したように、現在、プロセス技術の微細化に伴って、オフしているトランジスタを流れるリーク電流の増大が問題になってきている。よって、オフリーク電流によって損失する電荷分を補償するには、十分大きな駆動能力を持ったデプレッショントランジスタで構成する必要がある。それに追随して、メモリセル電源を十分に低下させるためには、エンハンスメントトランジスタの駆動能力も大きくする必要がでてくる。つまり、特許文献１の第１図の方法によると、デプレッショントランジスタとエンハンスメントトランジスタを直列結合したインバータを流れる貫通電流が増大してしまうため、消費電力が増大してしまう。更には、トランジスタの駆動能力を大きくすることによって、レイアウト面積が増大してしまうという問題点がある。
更に、特許文献１では、メモリセルアレイの構成やトランジスタ特性、及び、動作電源電圧や温度条件等に応じて、最適なリーク電流の補償を行うための考慮がなされていない。よって、メモリセルアレイの構成やトランジスタ特性、動作電源電圧や温度条件等に応じて、適正にメモリセルの電源を制御する構成にしなければ、消費電力の増加やレイアウト面積が増大してしまうといった問題点がある。
それ故に、本発明は、メモリセルアレイの構成やトランジスタ特性、及び、動作電源電圧や温度条件等に応じて、最適なメモリセル電源の制御を行うことが可能な半導体記憶装置を提供することを目的とする。
上記の点に鑑み、本発明は、
フリップフロップを有するメモリセルと、
上記メモリセルに低電圧側のセル電源電圧を供給するメモリセル電源回路とを有する半導体記憶装置であって、
上記メモリセル電源回路は、
カラムアドレス信号、および書き込みイネーブル制御信号に基づいて、少なくとも互いに異なる２つのセル電源電圧を供給するように構成され、
データの読み出しサイクルにおいてセル電源電圧を供給する場合、および書き込みサイクルにおいてセル電源電圧を供給するメモリセルにデータが書き込まれない場合に、所定の第１の電源電圧を供給する一方、
書き込みサイクルにおいてセル電源電圧を供給するメモリセルにデータが書き込まれる場合に、上記第１の電源電圧よりも高い第２の電源電圧を供給することを特徴とする。
本発明に係る半導体記憶装置は、メモリセルアレイの構成やトランジスタ特性、及び、電源電圧や温度条件等に応じて、最適にメモリセル電源を制御する事が可能であり、特に、メモリセルの書き込みレベルを改善することによって、安定したメモリセル特性を持った半導体記憶装置を低消費電力かつ省面積に実現できる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
《参考例１》
図１は、参考例１に係る半導体記憶装置の構成図である。簡単化のために、読み出し系の回路は省略してある。
図１に示す半導体記憶装置は、メモリセル１、プリチャージ回路２、メモリセル電源制御回路３、リーク補償回路４を備える。また、ＱＮ１〜２はドライブトランジスタ、ＱＮ３〜４はアクセストランジスタ、ＱＮ５〜８はＮ型ＭＯＳトランジスタ、ＱＰ１〜２はロードトランジスタ、ＱＰ３〜４はプリチャージトランジスタ、ＱＰ５はイコライズトランジスタ、ＱＰ６〜８はＰ型ＭＯＳトランジスタ、ＩＮＶ１〜２はインバータ、ＡＮＤ１〜４は２入力ＡＮＤ回路、ＮＡＮＤ１〜２は２入力ＮＡＮＤ回路、更に、ＷＬ１〜２はワード線、ＢＬ１〜２、／ＢＬ１〜２はビット線、ＰＣＧはプリチャージ制御信号、ＡＤ０〜１はカラムアドレス信号、ＤＩＮ、／ＤＩＮは入力データ、ＷＥＮは書き込みイネーブル制御信号、ＶＤＤＭ１〜２はメモリセル電源、ＶＤＤは電源を示す。
メモリセル１は、ロウ方向に配線されたワード線ＷＬ１、又は、ＷＬ２と、カラム方向に配線されたビット線ＢＬ１、／ＢＬ１、又は、ＢＬ２、／ＢＬ２との交点に１つずつ配置される。マトリクス状に配置されたメモリセル１は、情報を記憶するメモリアレイ部を構成する。メモリセル１は、ロードトランジスタＱＰ１とドライブトランジスタＱＮ１、また、ロードトランジスタＱＰ２とドライブトランジスタＱＮ２とでそれぞれインバータを構成し、それぞれのインバータの入出力端子を接続して、フリップフロップを構成している。また、アクセストランジスタＱＮ３とＱＮ４のゲート端子はワード線ＷＬ１（ＷＬ２）に接続され、ドレイン端子はビット線ＢＬ１、／ＢＬ１（ＢＬ２、／ＢＬ２）にそれぞれ接続される。また、アクセストランジスタＱＮ３とＱＮ４のソース端子は、前記インバータの入出力端子にそれぞれ接続されている。ここで、インバータを構成するロードトランジスタＱＰ１とＱＰ２のソース端子は、メモリセル電源制御回路３の出力であるメモリセル電源ＶＤＤＭ１（ＶＤＤＭ２）に接続されている。
プリチャージ回路２は、ロウ方向に配線されたプリチャージ制御信号ＰＣＧと、カラム方向に配線されたビット線ＢＬ１、／ＢＬ１、又は、ＢＬ２、／ＢＬ２との交点に１つずつ配置される。プリチャージ回路２は、プリチャージトランジスタＱＰ３とＱＰ４、イコライズトランジスタＱＰ５で構成され、各トランジスタのゲート端子は、プリチャージ制御信号ＰＣＧが接続される。プリチャージトランジスタＱＰ３とＱＰ４のソース端子は、電源ＶＤＤに接続され、ドレイン端子はイコライズトランジスタＱＰ５のソース端子とドレイン端子にそれぞれ接続される。更に、プリチャージトランジスタＱＰ３とＱＰ４のドレイン端子は、ビット線ＢＬ１、／ＢＬ１（ＢＬ２、／ＢＬ２）にもそれぞれ接続される。
プリチャージ回路２は、ワード線が非活性状態（Ｌレベル）の場合に、プリチャージ制御信号ＰＣＧがＬレベルとなり、ビット線をＨレベルにプリチャージする。いずれかのワード線が活性状態（Ｈレベル）の場合には、プリチャージ制御信号ＰＣＧがＨレベルとなり、プリチャージ回路２を構成する全てのＰ型ＭＯＳトランジスタＱＰ３〜５がオフするため、ビット線に影響を与えない状態（ハイインピーダンス状態）となる。
メモリセル電源制御回路３は、カラムごとに１つずつ配置され、同一ビット線上に配置されたメモリセル１にメモリセル電源ＶＤＤＭ１（ＶＤＤＭ２）を供給する。メモリセル電源制御回路３は、ソース端子を電源ＶＤＤに、ゲート端子を接地したＰ型ＭＯＳトランジスタＱＰ６と、ソース端子をＰ型ＭＯＳトランジスタＱＰ６のドレイン端子に接続し、ドレイン端子を接地したＰ型ＭＯＳトランジスタＱＰ７で構成される。ここで、Ｐ型ＭＯＳトランジスタＱＰ６のドレイン端子とＰ型ＭＯＳトランジスタＱＰ７のソース端子の接続ノードをメモリセル電源ＶＤＤＭ１（ＶＤＤＭ２）として出力する。また、Ｐ型ＭＯＳトランジスタＱＰ７のゲート端子には、カラムアドレス信号ＡＤ０（ＡＤ１）と書き込みイネーブル制御信号ＷＥＮを入力とする２入力ＮＡＮＤ回路ＮＡＮＤ１（ＮＡＮＤ２）の出力ノードが接続される。メモリセル電源制御回路３は、常時オン状態であるＰ型ＭＯＳトランジスタＱＰ６と、カラムアドレス信号と書き込みイネーブル制御信号とで制御されるＰ型ＭＯＳトランジスタＱＰ７を直列接続し、ソースフォロワ回路となるように構成されている。
メモリセル電源制御回路３は、カラムアドレス信号によって選択されたビット線に接続したメモリセル１に書き込みを行う場合（書き込みイネーブル制御信号ＷＥＮがＨレベルの状態）、例えば、カラムアドレス信号ＡＤ０がＨレベル（ＡＤ１はＬレベル）で、書き込みイネーブル制御信号ＷＥＮがＨレベルの場合には、２入力ＮＡＮＤ回路ＮＡＮＤ１の出力がＬレベルとなり、Ｐ型ＭＯＳトランジスタＱＰ７がオンし、ビット線ＢＬ１、／ＢＬ１に接続したメモリセル１の電源（メモリセル電源ＶＤＤＭ１）を、Ｐ型ＭＯＳトランジスタＱＰ６とＱＰ７の分圧比で決定される、ＶＤＤレベルより低い電圧値に強制的に制御する。
ここで、書き込み動作時に、メモリセル電源制御回路３から出力されるメモリセル電源の電圧レベルは、電源ＶＤＤと上記分圧比とに応じて定まる（厳密には、さらにセルのリークにも応じて定まる。）そして、上記メモリセル電源の電圧レベルに応じて、メモリセル１の書き込みレベルが定まる（厳密にはメモリセル１を構成しているロードトランジスタＱＰ１とＱＰ２の閾値電圧に応じても定まる。）それゆえ、上記分圧比を適切に設定することによって書き込みレベルを設定することができ、書き込みやすさと、書き込みマージンの確保とを両立させることが容易にできる。
また、カラムアドレス信号がＬレベル、又は、書き込みイネーブル制御信号ＷＥＮがＬレベルの場合には（つまり、書き込みを行う場合で、カラムアドレス信号によって選択されたビット線以外の非選択なビット線に接続したメモリセル１への電源供給、又は、書き込みを行わない場合のメモリセル１への電源供給）、２入力ＮＡＮＤ回路ＮＡＮＤ１（ＮＡＮＤ２）の出力はＨレベルとなり、Ｐ型ＭＯＳトランジスタＱＰ７はオフするため、メモリセル電源ＶＤＤＭ１（ＶＤＤＭ２）は、Ｐ型ＭＯＳトランジスタＱＰ６によって、ＶＤＤレベルを出力する。つまり、後述するリーク補償回路４と同様に電荷を供給する。
リーク補償回路４は、Ｐ型ＭＯＳトランジスタＱＰ８で構成され、カラムごとに１つずつ配置される。Ｐ型ＭＯＳトランジスタＱＰ８のソース端子は電源ＶＤＤに接続し、ドレイン端子はメモリセル電源ＶＤＤＭ１（ＶＤＤＭ２）に接続される。Ｐ型ＭＯＳトランジスタＱＰ８のゲート端子には、カラムアドレス信号ＡＤ０（ＡＤ１）と書き込みイネーブル制御信号ＷＥＮを入力とする２入力ＮＡＮＤ回路ＮＡＮＤ１（ＮＡＮＤ２）の出力を入力とするインバータＩＮＶ１（ＩＮＶ２）の出力ノードが接続される。つまり、Ｐ型ＭＯＳトランジスタＱＰ８のゲート端子には、カラムアドレス信号と書き込みイネーブル制御信号ＷＥＮとの論理積が入力される。
リーク補償回路４は、カラムアドレス信号によって選択されたビット線に接続したメモリセル１に書き込みを行う場合（書き込みイネーブル制御信号ＷＥＮがＨレベルの状態）、例えば、カラムアドレス信号ＡＤ０がＨレベル（ＡＤ１はＬレベル）で、書き込みイネーブル制御信号ＷＥＮがＨレベルの場合を考える。カラムアドレス信号によって選択されたビット線ＢＬ１、／ＢＬ１に対応して配置されているリーク補償回路４を構成するＰ型ＭＯＳトランジスタＱＰ８のゲート入力はＨレベルとなり、Ｐ型ＭＯＳトランジスタＱＰ８はオフするため、メモリセル電源ＶＤＤＭ１には影響を与えない。逆に、非選択ビット線ＢＬ２、／ＢＬ２に配置されたリーク補償回路４を構成するＰ型ＭＯＳトランジスタＱＰ８のゲート入力はＬレベルとなるため、Ｐ型ＭＯＳトランジスタＱＰ８はオンし、メモリセル電源ＶＤＤＭ２にＶＤＤレベルを供給する。
書き込み動作時以外（読み出し動作時）の場合は、書き込みイネーブル制御信号ＷＥＮがＬレベルであるため、リーク補償回路４を構成する全てのＰ型ＭＯＳトランジスタＱＰ８のゲート入力はＬレベルとなり、Ｐ型ＭＯＳトランジスタＱＰ８はオンするため、全てのメモリセル電源ＶＤＤＭ１、ＶＤＤＭ２にＶＤＤレベルを供給する。
以上のように、リーク補償回路４は、書き込み動作時では、選択ビット線上に配置されたメモリセル１には影響を与えず、非選択ビット線上に配置されたメモリセル１のメモリセル電源にＶＤＤレベルを供給する。また、書き込み動作時以外（読み出し動作時）では、同一ビット線上に配置されたメモリセル１のメモリセル電源にＶＤＤレベルを供給する。
Ｎ型ＭＯＳトランジスタＱＮ５〜８は、メモリセル１へデータを書き込むためのライトバッファ回路として動作する。各トランジスタのドレイン端子はビット線ＢＬ１、／ＢＬ１、又は、ＢＬ２、／ＢＬ２にそれぞれ接続され、ソース端子は接地端子に接続される。ゲート端子はカラムアドレス信号ＡＤ０、又は、ＡＤ１と、入力データＤＩＮ、又は、／ＤＩＮとの論理積である２入力ＡＮＤ回路ＡＮＤ１〜４の出力信号が接続される。
例えば、ワード線ＷＬ１とビット線ＢＬ１、／ＢＬ１との交点に配置されたメモリセル１に対して、データを書き込む場合を考える。
先ず、プリチャージ制御信号ＰＣＧがＬレベルの状態で、全てのビット線をプリチャージ状態（Ｈレベル）としておく。次に、プリチャージ制御信号ＰＣＧをＨレベルにし、ビット線のプリチャージ状態を解除し、ワード線ＷＬ１をＨレベル（活性状態）にする（ワード線ＷＬ２はＬレベル）。この時、カラムアドレス信号ＡＤ０をＨレベルとし（カラムアドレス信号ＡＤ１はＬレベル）、入力データＤＩＮに対してＨレベル（入力データ／ＤＩＮはＬレベル）を入力する。カラムアドレス信号ＡＤ０がＨレベル、入力データＤＩＮがＨレベルであるので、２入力ＡＮＤ回路ＡＮＤ２のみがＨレベルを出力し（２入力ＡＮＤ回路ＡＮＤ１、ＡＮＤ３、ＡＮＤ４はＬレベルを出力する）、ライトバッファ回路中のＮ型ＭＯＳトランジスタＱＮ６のみがオンする。よって、ビット線／ＢＬ１のみがＬレベルとなり、書き込み対象のメモリセル１に対して、データの書き込みが可能となる。
メモリセルを構成するフリッププロップの電源（メモリセル電源）をＶＤＤレベルから低下させると、メモリセルへのデータの書き込み動作において、メモリセルへの書き込み可能な電圧が改善（メモリセルの書き込みレベルが上昇）し、半導体記憶装置の動作下限電圧の改善や、メモリセルへのデータの書き込み速度の高速化がなされる。
我々の評価結果では、６５ｎｍＣＭＯＳプロセスのメモリセルにおいて、電源電圧ＶＤＤ＝１．０Ｖの条件で、メモリセル電源を１５０ｍＶ低下させた場合に、書き込み動作時の動作下限電圧が、約２００ｍＶ改善すると共に、メモリセルへの書き込み速度が、約１００ｐｓ改善した。
よって、本参考例の通り、書き込み動作時に、メモリセル電源制御回路３によって、書き込み対象の選択ビット線上に接続したメモリセル電源を低下させる構成をとった場合には、書き込み動作時のメモリセルの動作下限電圧（メモリセルの書き込みレベル）が改善し、書き込み速度の改善が可能となる。
また、現在、プロセスの微細化に伴い、メモリセル中のオフトランジスタによるリーク電流の増加が問題となっている。ビット線に接続するメモリセルの数が多くなるほど、リーク電流は増加し、それに伴って、メモリセル電源の電圧降下値も上昇する。
書き込み動作時において、書き込み対象でないビット線上に接続した非選択のメモリセルの電源が、同一ビット線上のメモリセルのリーク電流により生じる電圧降下によって、ＶＤＤレベルから低下すると、メモリセルのスタティックノイズマージンが悪化してしまう。我々の評価結果では、６５ｎｍＣＭＯＳプロセスのメモリセルにおいて、電源電圧ＶＤＤ＝１．０Ｖの状態で、メモリセルがＶＤＤレベルから２０ｍＶの電圧降下を起こした場合に、スタティックノイズマージンが約１０ｍＶ悪化することを確認した。
これに対して、本参考例の通り、書き込み動作時や、書き込み動作時以外（読み出し動作時）に、リーク補償回路４によって、メモリセルのリーク電流により損失する電荷量を補償可能な構成にすることで、メモリセルのスタティックノイズマージンの改善が可能となる。
以上のように、メモリセルのスタティックノイズマージン特性を維持しつつ、書き込みレベルの改善が可能となるため、安定したメモリセル特性を持った半導体記憶装置が実現できる。
《参考例２》
前記参考例１において、プロセスバラツキ等によって、Ｎ型ＭＯＳトランジスタの特性が変動し、Ｎ型ＭＯＳトランジスタの閾値電圧が変化した場合を考える。例えば、Ｎ型ＭＯＳトランジスタの閾値電圧が上昇した場合、メモリセル１を構成するトランジスタのうちの、Ｎ型ＭＯＳトランジスタであるアクセストランジスタＱＮ３とＱＮ４、ドライブトランジスタＱＮ１とＱＮ２の閾値電圧が上昇する。Ｎ型ＭＯＳトランジスタの閾値電圧が上昇すると、メモリセルのスタティックノイズマージンは大きくなるが、逆に、メモリセルの書き込みレベルが低下し、メモリセルにデータが書き込みにくくなる。この場合、メモリセルへデータを書き込みやすくするためには、メモリセル電源を更に低下させればよい。
そこで、図２に示すように、メモリセル電源制御回路３を構成している、常時オン状態であるＰ型ＭＯＳトランジスタＱＰ６を、ゲート端子とソース端子が共に電源ＶＤＤに接続した常時オン状態であるＮ型ＭＯＳトランジスタＱＮ９に置き換える。Ｎ型ＭＯＳトランジスタの閾値電圧が上昇する場合を考えているので、置き換えたＮ型ＭＯＳトランジスタＱＮ９の閾値電圧も上昇する。
Ｐ型ＭＯＳトランジスタＱＰ７の駆動能力は保たれ、常時オン状態であるＮ型ＭＯＳトランジスタＱＮ９の駆動能力が低下するため、Ｎ型ＭＯＳトランジスタＱＮ９とＰ型ＭＯＳトランジスタＱＰ７の分圧比で決定されるメモリセル電源のレベルは低下する。逆に、Ｎ型ＭＯＳトランジスタの閾値電圧が低下する場合には、メモリセル電源のレベルは上昇する。
以上のように、アクセストランジスタ、又は、ドライブトランジスタと同一極性のトランジスタで、図１中のメモリセル電源制御回路３を構成するＰ型ＭＯＳトランジスタＱＰ６を、Ｎ型ＭＯＳトランジスタＱＮ９に置き換えれば、アクセストランジスタ、又は、ドライブトランジスタの閾値電圧の変化に追従したメモリセル電源の制御が容易に可能となる。
《参考例３》
前記参考例１において、メモリセル電源制御回路３を構成するトランジスタは、全てＰ型ＭＯＳトランジスタで構成されている（図１）。メモリセル電源を供給するだけであれば、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタを直列に接続して構成してもよいし、２個のＮ型ＭＯＳトランジスタを直列に接続して構成しても問題はない。
しかし、実際のトランジスタは、プロセスばらつき等により、トランジスタ特性にばらつきが生じる。特に、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタを組み合わせた場合で、それぞれのトランジスタ特性が逆方向にばらついた場合（例えば、Ｐ型ＭＯＳトランジスタの駆動能力が弱く、Ｎ型ＭＯＳトランジスタの駆動能力が強い場合）には、同一極性のＭＯＳトランジスタで構成した場合に比べて、トランジスタ特性のばらつきによる影響が大きくなる。よって、メモリセル電源制御回路３を構成するトランジスタは、全て同一の極性を持ったトランジスタを使用して構成すれば、トランジスタ特性のばらつきによる影響が低減される。
例えば、図３に示すように、図１中のメモリセル電源制御回路３を構成している、常時オン状態であるＰ型ＭＯＳトランジスタＱＰ６を、ゲート端子とソース端子が共に電源ＶＤＤに接続した常時オン状態であるＮ型ＭＯＳトランジスタＱＮ９に置き換え、さらに、図２中で直列接続されるＰ型ＭＯＳトランジスタＱＰ７をＮ型ＭＯＳトランジスタＱＮ１０に置き換えればよい。但し、この場合、図２中のＰ型ＭＯＳトランジスタＱＰ７がＮ型ＭＯＳトランジスタＱＮ１０に置き換わるため、Ｎ型ＭＯＳトランジスタＱＮ１０のゲート端子入力は、２入力ＮＡＮＤ回路ＮＡＮＤ１（ＮＡＮＤ２）の出力ノードから、インバータＩＮＶ１（ＩＮＶ２）の出力ノードに変更してやればよい。
上記のように、メモリセル電源制御回路３を構成するトランジスタを全て同一の極性にすれば、メモリセル電源制御回路３内のＰ型、Ｎ型トランジスタのばらつきが相違することによる影響を低減できるので、そのようなばらつきの相違に対して安定したメモリセル電源電圧を供給することは可能になる。
《参考例４》
また、図４に示すように、メモリセル１を構成するロードトランジスタＱＰ１とＱＰ２の基板ノードは、ＶＤＤ電源に接続される（ロードトランジスタＱＰ１とＱＰ２のソースノードと基板ノードを分離する）ことが望ましい。書き込み動作時において、選択されるビット線に接続されているメモリセル１のメモリセル電源は、上記のようにＶＤＤレベルから低下する。このとき、ロードトランジスタＱＰ１とＱＰ２の基板ノードがＶＤＤレベルであれば、ロードトランジスタＱＰ１とＱＰ２には基板バイアス効果が生じ、ロードトランジスタＱＰ１とＱＰ２の閾値電圧の絶対値が上昇し、駆動能力が低下する。よって、書き込み動作時に、メモリセルに対してデータが更に書き込み易くなる（書き込みレベルが改善される）。また、ロードトランジスタＱＰ１とＱＰ２の閾値電圧の絶対値が上昇するため、選択ビット線で、かつ、書き込み対象でないメモリセル（ワード線が活性化されないメモリセル）に接続したメモリセルを流れるリーク電流が減少するため、低消費電力化が可能である。
《参考例５》
更に、メモリセルのスタティックノイズマージンも同時に改善するには、書き込み動作時においては、非選択ビット線に接続したメモリセル電源を、書き込み動作時以外（読み出し動作時）では、全てのメモリセルのメモリセル電源をＶＤＤレベル以上に制御してやればよい。具体的には、図１のリーク補償回路４を構成するＰ型ＭＯＳトランジスタＱＰ８のソース端子に入力されている電源ＶＤＤのレベルを、ＶＤＤレベル以上に置き換えることで簡単に実現可能である。ＶＤＤレベル以上を印加するには、ＳＲＡＭマクロ内部にＶＤＤレベル以上の電圧を発生できる昇圧回路を設けて供給してもよいし、ＳＲＡＭマクロ外部から供給しても良い。
《メモリセル電源制御回路３の出力電圧、駆動能力等について》
次に、上記のような半導体記憶装置におけるメモリセル電源制御回路３の出力電圧（Ｐ型ＭＯＳトランジスタＱＰ６、ＱＰ７等による分圧比）、および駆動能力等について説明する。
メモリセルを構成するトランジスタの特性や駆動能力、トランジスタサイズや形状、また、同一ビット線上に接続するメモリセルの数が異なれば、メモリセルの書き込みレベルやスタティックノイズマージンが異なり、メモリセルを流れるリーク電流も異なる。また、動作時の電源電圧や温度条件によっても、上記の各特性は異なる。また、メモリセルのトランジスタサイズやメモリセルのレイアウト構造、メモリセルのビット線方向の長さ等が異なれば、ビット線の負荷容量が異なるため、メモリセルに対する書き込み速度が変化する。以上のような、様々な特性の相違に対応した、メモリセル電源制御回路３、リーク補償回路４を構成することが望ましいのは言うまでもないことである。
今日では、上記のような特性に対応した回路設計を行うことは、高精度な回路シミュレーションを実施することで、容易に実現可能である。
（分圧比の設定）
Ｐ型ＭＯＳトランジスタＱＰ６、ＱＰ７等による分圧比は、書き込み動作時にメモリセル電源制御回路３から出力される電源電圧によって、所定の時間内に確実に書き込みを完了することが可能で、かつ、誤書き込みに対する十分に大きなマージンが得られるように設定されればよい。具体的には、以下のように設定される。
例えば、メモリセルの書き込みレベルは、半導体記憶装置の温度変化に伴って変化する。すなわち、温度が低下した場合は、メモリセルを構成するトランジスタの閾値電圧が上昇するため、メモリセルの書き込みレベルが低下し、メモリセルに対してデータが書き込みにくい状態になる。そこで、メモリセル電源制御回路３を構成するＰ型ＭＯＳトランジスタＱＰ６とＱＰ７の分圧比で出力されるメモリセル電源の電圧を使用温度に応じて設定してやればよい。つまり、低い温度で使用されるメモリは、高い温度で使用されるメモリよりも、メモリセル電源の電圧を低くするように構成すれば、書き込みレベルが高くなり、メモリセルに対してデータが書き込みやすくなる。
一方、半導体記憶装置が、高温度条件下で使用される場合には、メモリセルを構成するトランジスタの閾値電圧が低下するため、メモリセルの書き込みレベルが上昇し、メモリセルに対してデータが書き込みやすい状態になる。よって、メモリセル電源は、低温度条件下で使用される半導体記憶装置に比べて、高いレベルに設定可能である。
また、メモリセルサイズが異なれば、メモリセルを構成するトランジスタ特性等が異なるため、メモリセルの書き込みレベルがそれぞれのＳＲＡＭマクロにより異なる。例えば、メモリセルの書き込みレベルが低いＳＲＡＭマクロと、書き込みレベルの高いＳＲＡＭマクロが存在する場合、メモリセルにデータが書き込みやすい（メモリセルの書き込みレベルが高い）ＳＲＡＭマクロのメモリセル電源は、メモリセルにデータが書き込みにくい（メモリセルの書き込みレベルが低い）ＳＲＡＭマクロのメモリセル電源に比べて、高いレベルに設定可能である。
また、ＳＲＡＭマクロの動作電源電圧が異なれば、メモリセルの書き込みレベルの特性が異なる。一般に、動作電源電圧の高いＳＲＡＭマクロのほうが、メモリセルに対するデータの書き込みマージンが大きく、メモリセルにデータを書き込みやすい。逆に、ＳＲＡＭマクロの動作電源電圧が低くなる程、メモリセルに対するデータの書き込みマージンが小さくなり、メモリセルにデータが書き込みにくくなるため、動作電源電圧の高いＳＲＡＭマクロのメモリセル電源は、動作電源電圧の低いＳＲＡＭマクロの動作電源電圧に比べて、高いレベルに設定可能である。
さらに、メモリセルを構成するトランジスタの閾値電圧が異なれば、やはり、メモリセルの書き込みレベルがそれぞれのＳＲＡＭマクロにより異なり、上記と同様の設定が可能である。
すなわち、使用温度が高い場合や、メモリセルサイズに応じたトランジスタ特性等によってデータを書き込みやすい場合、動作電源電圧の高いＳＲＡＭマクロや閾値電圧の低いＳＲＡＭマクロが用いられる場合などには、メモリセル電源制御回路３を構成するＰ型ＭＯＳトランジスタＱＰ６とＱＰ７のトランジスタの分圧比を、メモリセル電源のレベルが高くなるように設定すればよい。
より具体的には、Ｐ型ＭＯＳトランジスタＱＰ７のトランジスタの駆動能力を小さくすればよい。Ｐ型ＭＯＳトランジスタＱＰ７のトランジスタの駆動能力が小さくなれば、書き込み動作時に、Ｐ型ＭＯＳトランジスタＱＰ６とＱＰ７を流れる貫通電流が減少し、低消費電力化が可能となる。更に、トランジスタの駆動能力を下げることは、レイアウト面積を省面積化できることに他ならない。
なお、上記ＳＲＡＭマクロにおけるメモリセルサイズに応じたトランジスタ特性等によるデータの書き込みやすさや、動作電源電圧、閾値電圧などが異なる複数のＳＲＡＭマクロが、同一基板上に設けられる場合には、これらに応じて上記分圧比が相対的に異なるように設定されればよい。すなわち、今日、システムＬＳＩ製品等の半導体集積回路は大規模化しており、同一基板上に、様々なビット、ワード構成の半導体記憶装置が複数個形成されることが一般的に行われる。更には、速度の要求が厳しい回路ブロックは、低い閾値電圧特性を持ったトランジスタで構成し、速度よりも低消費電力を優先させるような回路ブロックは、高い閾値電圧特性を持ったトランジスタで構成するといった、同一基板上で閾値電圧の異なるトランジスタ特性を持たせる、いわゆるマルチＶＴ（閾値電圧）化した製品等が存在する。そのような場合に、各ＳＲＡＭマクロにそれぞれ適切なメモリセル電源電圧が供給されるように各分圧比が設定されればよい。
（駆動能力の設定）
Ｐ型ＭＯＳトランジスタＱＰ６、ＱＰ７等の駆動能力は、電源電圧が供給されるメモリセルの数や要求される書き込み速度などに応じて、やはり、所定の時間内に確実に書き込みを完了することが可能で、かつ、誤書き込みに対する十分に大きなマージンが得られるように設定されればよい。具体的には、以下のように設定される。
例えば、同一ビット線上に接続するメモリセルの数が５１２個の構成であるＳＲＡＭに対して、メモリセル電源制御回路３、リーク補償回路４を構成するＰ型ＭＯＳトランジスタＱＰ６〜８のトランジスタの駆動能力を最適化したとする。それをそのまま、同一ビット線上に接続するメモリセルの数が３２個の構成であるＳＲＡＭに適用した場合を考える。
書き込み動作時に、メモリセル電源制御回路３を構成するＰ型ＭＯＳトランジスタＱＰ６とＱＰ７の分圧比で出力されるメモリセル電源の電圧レベル（ＤＣ的な電圧レベル）は、メモリセルの数が変化してもほぼ同一であるため、メモリセルの数が５１２個用で設計されたメモリセル電源制御回路３を、メモリセル数３２個用に流用しても問題はない。しかし、同一ビット線上に接続したメモリセルの数が変化し、メモリセルのビット線長は、メモリセル電源の持つ容量の変化に等しい。つまり、過渡的に考えた場合に、メモリセルの数が３２個の場合は５１２個の場合に比べてメモリセル電源の容量が小さいため、必要以上に高速にメモリセル電源の電圧レベルが変化してしまう。急激なメモリセル電源の変化はメモリセルに記憶したデータの破壊を起こしかねない。この場合は、メモリセルへの書き込みが完了するために必要な時間内に、メモリセル電源の変化が完了していればよいため、メモリセル電源制御回路３を構成するＰ型ＭＯＳトランジスタＱＰ６とＱＰ７のトランジスタの駆動能力を下げることが可能である。
また、それぞれ書き込み速度の要求が異なるＳＲＡＭマクロを考える。書き込み速度の要求が遅ければ、メモリセルへの書き込みが完了するために必要な時間内に、メモリセル電源の変化が完了していればよいため、やはり、メモリセル電源制御回路３を構成するＰ型ＭＯＳトランジスタＱＰ６とＱＰ７のトランジスタの駆動能力を下げることが可能である。
それゆえ、メモリセルの数が少ないＳＲＡＭマクロや、書き込み速度の要求の遅いＳＲＡＭマクロに対しては、トランジスタの駆動能力を下げて構成することが可能であり、トランジスタの駆動能力を下げることは、書き込み動作時に、Ｐ型ＭＯＳトランジスタＱＰ６とＱＰ７を流れる貫通電流が減少し、半導体記憶装置の低消費電力化が可能となる。更に、トランジスタの駆動能力を下げることは、レイアウト面積を省面積化できることに他ならない。
なお、前記分圧比について説明したのと同様に、使用温度が高い場合や、メモリセルサイズに応じたトランジスタ特性等によってデータを書き込みやすい場合、動作電源電圧の高いＳＲＡＭマクロや閾値電圧の低いＳＲＡＭマクロが用いられる場合などにも、駆動能力を下げて構成することが可能である。
また、上記のようなメモリセルの数や書き込み速度の要求、メモリセルサイズ、動作電源電圧の高いＳＲＡＭマクロや、閾値電圧の低いＳＲＡＭマクロに関しても、これらが異なる複数のＳＲＡＭマクロが、同一基板上に設けられる場合には、これらに応じて上記駆動能力が相対的に異なるように設定されればよい。
（メモリセル電源制御回路３の非活性化）
メモリセル電源をＶＤＤレベルから低下（メモリセルの書き込みレベルを上昇）させなくても、メモリセルに対して問題なくデータの書き込みが可能な場合には、メモリセル電源制御回路３を構成するＰ型ＭＯＳトランジスタＱＰ７のゲート入力をＨレベルに固定できるように制御し、メモリセル電源制御回路３が常に非活性状態、すなわち、常時オンしているＰ型ＭＯＳトランジスタＱＰ６によって、メモリセル電源が常にＶＤＤレベルのみを出力する状態にしておけばよい。
ここで、上記問題なくデータの書き込みが可能な場合とは、具体的には、例えば同一ビット線上に接続されるメモリセルの数が比較的少ない（メモリセルのビット線長が短い）場合や、書き込み速度の要求が比較的遅い場合、メモリセルサイズが小さい場合、動作電源電圧が比較的高い場合、また、メモリセルを構成するトランジスタの閾値電圧が比較的低い場合などである。
具体的には、図５に示すように、図１中の２入力ＮＡＮＤ回路ＮＡＮＤ１（ＮＡＮＤ２）の出力ノードと、メモリセル電源制御回路３を構成するＰ型ＭＯＳトランジスタＱＰ７のゲート端子入力の間に、制御信号１と２入力ＮＡＮＤ回路ＮＡＮＤ１（ＮＡＮＤ２）の出力ノードで制御される２入力ＯＲ回路ＯＲ１（ＯＲ２）を挿入する。制御信号１にＨレベルを入力すれば、２入力ＯＲ回路ＯＲ１（ＯＲ２）の出力はＨレベルとなり、２入力ＯＲ回路ＯＲ１（ＯＲ２）の出力をゲート端子に入力とするＰ型ＭＯＳトランジスタＱＰ７はオフするため、メモリセル電源制御回路３を常に非活性状態に制御することが容易に実現可能である。メモリセル電源制御回路３を常に非活性状態に制御しておけば、書き込み動作時に、Ｐ型ＭＯＳトランジスタＱＰ６とＱＰ７を流れる貫通電流が発生しなくなるため、低消費電力化が可能となる。
なお、上記のようにメモリセル電源制御回路３を非活性状態にし得る構成も、同一基板上に、それぞれ、同一ビット線上に接続されるメモリセルの数（メモリセルのビット線長）や、書き込み速度の要求、メモリセルサイズ、動作電源電圧、メモリセルを構成するトランジスタの閾値電圧が異なる複数のＳＲＡＭマクロが設けられる場合には、図５のような構成を用い、上記相違に応じて、一部のＳＲＡＭマクロについてだけ、メモリセル電源制御回路３を常に非活性状態にし得るようにしてもよい。
また、あらかじめ設定された使用温度に応じても、同様にメモリセル電源制御回路３を常に非活性状態にするようにしたり、また、実際の使用時の温度に応じて非活性状態にされるかどうかが制御されるようにしたりしてもよい。
《リーク補償回路４の駆動能力等について》
次に、リーク補償回路４の駆動能力等について説明する。
半導体記憶装置が、低温度条件下で使用されるような場合においては、メモリセルを構成するトランジスタの閾値電圧が上昇するため、メモリセルを流れるリーク電流が減少する。リーク電流が減少すれば、リーク補償回路４を構成するＰ型ＭＯＳトランジスタの駆動能力を下げることが可能である。トランジスタの駆動能力を下げることは、レイアウト面積を省面積化できることに他ならない。
また、リーク補償回路４を構成するＰ型ＭＯＳトランジスタＱＰ８では、メモリセルが５１２個用で設計されたＰ型ＭＯＳトランジスタＱＰ８を３２個用に流用しても問題ないが、同一ビット線上に接続されたメモリセルの数が５１２個から３２個に減っており、その分、メモリセルのリーク電流も減少しているため、メモリセル３２個分のリーク電流を補償できるだけのトランジスタ駆動能力であればよい。よって、トランジスタの駆動能力を下げることが可能であり、トランジスタの駆動能力を下げることは、レイアウト面積を省面積化できることに他ならない。
また、トランジスタの閾値電圧が高いＳＲＡＭマクロは、メモリセルを流れるリーク電流が減少するため、リーク補償回路４を構成するＰ型ＭＯＳトランジスタＱＰ８の駆動能力を下げることが可能であり、トランジスタの駆動能力を下げることは、レイアウト面積を省面積化できることに他ならない。
更に、メモリセルのリーク電流が微小にしか流れず、リーク電流によるメモリセル電源の電圧降下がほとんど発生しないような場合には、メモリセルのスタティックノイズマージンの悪化が発生しないため、リーク補償回路４自体が不要となる。この場合には、リーク補償回路４を構成するＰ型ＭＯＳトランジスタＱＰ８のゲート入力をＨレベルに固定できるように制御し、リーク補償回路４を常に非活性状態にしておけばよい。
具体的には、図６に示すように、図１中のインバータＩＮＶ１（ＩＮＶ２）を２入力ＮＡＮＤ回路ＮＡＮＤ３（ＮＡＮＤ４）に置き換え、２入力ＮＡＮＤ回路ＮＡＮＤ３（ＮＡＮＤ４）の一方の入力を制御信号２により制御可能な構成に変更する。制御信号２にＬレベルを入力すれば、２入力ＮＡＮＤ回路ＮＡＮＤ３（ＮＡＮＤ４）の出力はＨレベルとなり、２入力ＮＡＮＤ回路ＮＡＮＤ３（ＮＡＮＤ４）の出力をゲート端子に入力とするＰ型ＭＯＳトランジスタＱＰ８はオフするため、リーク補償回路４を常に非活性状態に制御することが容易に実現可能である。
また、上記の点に関しても、同一基板上に、それぞれ、同一ビット線上に接続されるメモリセルの数（メモリセルのビット線長）や、メモリセルを構成するトランジスタの閾値電圧が異なる複数のＳＲＡＭマクロが設けられる場合には、これらに応じて、駆動能力を異ならせたり、一部のＳＲＡＭマクロについてだけ、図６のような構成を用い、リーク補償回路４を常に非活性状態にし得るようにしたりしてもよい。
以上のように、いろいろな構成や条件に応じて、最適なトランジスタ特性を持つようにメモリセル電源制御回路３やリーク補償回路４を構成すれば、低消費電力化や、省面積化が容易に実現可能である。すなわち、半導体記憶装置の使用時において、半導体集積回路の内部で生成される制御信号や外部から入力される制御信号などにより、温度や、電源電圧、動作周波数（書き込み速度の要求）の変化、また、バックバイアス電圧の制御による閾値電圧の変化などに応じて、メモリセル電源制御回路３やリーク補償回路４の特性を制御し、書き込みやすさと、書き込みマージンの確保とを両立させることなどが容易にできる。また、種々の仕様の半導体記憶装置を作製する場合に、図５や図６のような構成を用いるとともに、上記仕様等に応じた各制御信号が固定的に入力されるようにすることにより、共通のＳＲＡＭマクロを用いて、メモリセル電源電圧が変化する半導体記憶装置と一定の半導体記憶装置とを作製することができる。すなわち、機能や特性が異なる複数種類のＳＲＡＭマクロを開発する必要がなく、開発時間を容易に短縮することができるので、特に、ビット、ワード構成（アドレス空間）等が異なる半導体記憶装置を可変に生成可能な、いわゆるメモリコンパイラなどに非常に有用な手段であるといえる。
《参考例６》
図７は、参考例６に係る半導体記憶装置の構成図である。簡単化のために、読み出し系の回路は省略してある。
図７に示す半導体記憶装置は、メモリセル１、プリチャージ回路２、メモリセル電源制御回路３、リーク補償回路４、正規回路ブロック５、冗長救済用回路ブロック６を備える。また、ＱＮ１〜２はドライブトランジスタ、ＱＮ３〜４はアクセストランジスタ、ＱＮ５〜８、ＱＮＲ５〜８はＮ型ＭＯＳトランジスタ、ＱＰ１〜２はロードトランジスタ、ＱＰ３〜４はプリチャージトランジスタ、ＱＰ５はイコライズトランジスタ、ＱＰ６〜８はＰ型ＭＯＳトランジスタ、ＩＮＶ３はインバータ、ＡＮＤ５〜８、ＡＮＤＲ５〜８は３入力ＡＮＤ回路、ＮＡＮＤ５〜６、ＮＡＮＤＲ５〜６は３入力ＮＡＮＤ回路、ＮＡＮＤ７〜８、ＮＡＮＤＲ７〜８は２入力ＮＡＮＤ回路、更に、ＷＬ１〜２はワード線、ＢＬ１〜２、／ＢＬ１〜２はビット線、ＢＬＲ１〜２、／ＢＬＲ１〜２は冗長用ビット線、ＰＣＧはプリチャージ制御信号、ＡＤ０〜１はカラムアドレス信号、ＤＩＮ、／ＤＩＮは入力データ、ＷＥＮは書き込みイネーブル制御信号、ＲＥＤＥＮは冗長救済信号、／ＲＥＤＥＮは冗長救済反転信号、ＶＤＤＭ１〜２はメモリセル電源、ＶＤＤＭＲ１〜２は冗長用メモリセル電源、ＶＤＤは電源を示す。メモリセル１、プリチャージ回路２、メモリセル電源制御回路３、リーク補償回路４は、参考例１で説明したものと同じである。また、冗長救済用回路ブロック６中の各構成要素は、正規回路ブロック５中の各構成要素と同一のものである。
一般に半導体記憶装置は、製品の歩留まりの向上のために、正規のメモリセルアレイを含む正規回路ブロック以外に、予め予備のメモリセルアレイを含む冗長救済用回路ブロックを搭載している。半導体記憶装置の検査工程において、正規のメモリセルアレイ内に欠陥のあるメモリセルが存在すると判定された場合には、欠陥箇所が存在するメモリセルアレイを予備のメモリセルアレイによって置換し、その半導体記憶装置を良品として完成させる、いわゆる冗長救済が行われる。本参考例に係る半導体記憶装置は、冗長救済用回路ブロック６を、正規回路ブロック５のための冗長救済用回路ブロックとして備えている。
本参考例における半導体記憶装置では、冗長救済を実施しない場合には、冗長救済信号ＲＥＤＥＮをＬレベルに、冗長救済を実施する場合には、冗長救済信号ＲＥＤＥＮをＨレベルに制御する。
先ず、冗長救済を実施しない場合を説明する。冗長救済を実施しない場合、冗長救済信号ＲＥＤＥＮはＬレベルであるため、冗長救済信号ＲＥＤＥＮを入力とし、インバータＩＮＶ３の出力である冗長救済反転信号／ＲＥＤＥＮはＨレベルを出力する。正規回路ブロック５において、冗長救済反転信号／ＲＥＤＥＮがＨレベルであるため、Ｈレベルの冗長救済反転信号／ＲＥＤＥＮを入力とする、３入力ＡＮＤ回路ＡＮＤ５〜８は、参考例１の図１中の２入力ＡＮＤ回路ＡＮＤ１〜４と等価な論理となる。３入力ＮＡＮＤ回路ＮＡＮＤ５〜６は、参考例１の図１中の、２入力ＮＡＮＤ回路ＮＡＮＤ１〜２と等価な論理となる。２入力ＮＡＮＤ回路ＮＡＮＤ７〜８は、参考例１の図１中のインバータＩＮＶ１〜２と等価な論理となる。また、Ｌレベルの冗長救済信号ＲＥＤＥＮをそれぞれ入力とするＰ型ＭＯＳトランジスタＱＰ６は、参考例１の図１中のＰ型ＭＯＳトランジスタＱＰ６と等価な動作を行う。
以上のように、冗長救済を実施しない場合には、図７の正規回路ブロック５の回路構成と動作は、参考例１の図１の回路構成と等価であり、全く同一の動作を行うことが分かる。
冗長救済用回路ブロック６について考える。冗長救済を実施しない場合、冗長救済用回路ブロック６は動作する必要がない。Ｌレベルの冗長救済信号ＲＥＤＥＮを入力とする３入力ＡＮＤ回路ＡＮＤＲ５〜８は全てＬレベルを出力するため、３入力ＡＮＤ回路ＡＮＤＲ５〜８の出力をそれぞれ入力とするＮ型ＭＯＳトランジスタＱＮＲ５〜８は常時オフ状態となる。よって、冗長救済を実施しない場合、冗長用ビット線ＢＬＲ１〜２、／ＢＬＲ１〜２に影響を与えない。Ｌレベルの冗長救済信号ＲＥＤＥＮを入力とする３入力ＮＡＮＤ回路ＮＡＮＤＲ５〜６は全てＨレベルを出力するため、３入力ＮＡＮＤ回路ＮＡＮＤＲ５〜６の出力をそれぞれ入力とするＰ型ＭＯＳトランジスタＱＰ７は常時オフ状態となる。また、Ｈレベルの冗長救済反転信号／ＲＥＤＥＮをそれぞれ入力とするＰ型ＭＯＳトランジスタＱＰ６も常時オフ状態となる。よって、冗長救済用回路ブロック６中のメモリセル電源制御回路３は、冗長救済を実施しない場合、全て非活性状態となる。Ｌレベルの冗長救済信号ＲＥＤＥＮを入力とする２入力ＮＡＮＤ回路ＮＡＮＤＲ７〜８は全てＨレベルを出力するため、２入力ＮＡＮＤ回路ＮＡＮＤＲ７〜８をそれぞれ入力とするＰ型ＭＯＳトランジスタＱＰ８も常時オフ状態となる。よって、冗長救済用回路ブロック６中のリーク補償回路４は、冗長救済を実施しない場合、全て非活性状態となる。
以上のように、冗長救済を実施しない場合には、図７の冗長救済用回路ブロック６中のメモリセル電源制御回路３とリーク補償回路４は全て非活性状態となるため、冗長用メモリセル電源ＶＤＤＭＲ１（ＶＤＤＭＲ２）の電源供給は行われない。よって、冗長救済用回路ブロック６中の全てのメモリセル１には電源が供給されないため、メモリセル１中を流れる余分なリーク電流等が発生しないため、半導体記憶装置の低消費電力化が可能となる。
次に、冗長救済を実施する場合を説明する。この場合、正規回路ブロック５の換わりに、冗長救済用回路ブロック６が動作するようになる。冗長救済を実施する場合、冗長救済信号ＲＥＤＥＮはＨレベルであるため、冗長救済信号ＲＥＤＥＮを入力とし、インバータＩＮＶ３の出力である冗長救済反転信号／ＲＥＤＥＮはＬレベルを出力する。
冗長救済用回路ブロック６において、冗長救済信号ＲＥＤＥＮがＨレベルであるため、Ｈレベルの冗長救済信号ＲＥＤＥＮを入力とする、３入力ＡＮＤ回路ＡＮＤＲ５〜８は、参考例１の図１中の２入力ＡＮＤ回路ＡＮＤ１〜４と等価な論理となる。３入力ＮＡＮＤ回路ＮＡＮＤＲ５〜６は、参考例１の図１中の、２入力ＮＡＮＤ回路ＮＡＮＤ１〜２と等価な論理となる。２入力ＮＡＮＤ回路ＮＡＮＤＲ７〜８は、参考例１の図１中のインバータＩＮＶ１〜２と等価な論理となる。また、Ｌレベルの冗長救済反転信号／ＲＥＤＥＮをそれぞれ入力とするＰ型ＭＯＳトランジスタＱＰ６は、参考例１の図１中のＰ型ＭＯＳトランジスタＱＰ６と等価な動作を行う。
以上のように、冗長救済を実施する場合には、図７の冗長救済用回路ブロック６の回路構成と動作は、参考例１の図１の回路構成と等価であり、全く同一の動作を行うことが分かる。
正規回路ブロック５について考える。冗長救済を実施する場合、正規回路ブロック５は動作する必要がない。Ｌレベルの冗長救済反転信号／ＲＥＤＥＮを入力とする３入力ＡＮＤ回路ＡＮＤ５〜８は全てＬレベルを出力するため、３入力ＡＮＤ回路ＡＮＤ５〜８の出力をそれぞれ入力とするＮ型ＭＯＳトランジスタＱＮ５〜８は常時オフ状態となる。よって、冗長救済を実施する場合、ビット線ＢＬ１〜２、／ＢＬ１〜２に影響を与えない。Ｌレベルの冗長救済反転信号／ＲＥＤＥＮを入力とする３入力ＮＡＮＤ回路ＮＡＮＤ５〜６は全てＨレベルを出力するため、３入力ＮＡＮＤ回路ＮＡＮＤ５〜６の出力をそれぞれ入力とするＰ型ＭＯＳトランジスタＱＰ７は常時オフ状態となる。また、Ｈレベルの冗長救済信号ＲＥＤＥＮをそれぞれ入力とするＰ型ＭＯＳトランジスタＱＰ６も常時オフ状態となる。よって、正規回路ブロック５中のメモリセル電源制御回路３は、冗長救済を実施する場合、全て非活性状態となる。Ｌレベルの冗長救済反転信号／ＲＥＤＥＮを入力とする２入力ＮＡＮＤ回路ＮＡＮＤ７〜８は全てＨレベルを出力するため、２入力ＮＡＮＤ回路ＮＡＮＤ７〜８をそれぞれ入力とするＰ型ＭＯＳトランジスタＱＰ８も常時オフ状態となる。よって、正規回路ブロック５中のリーク補償回路４は、冗長救済を実施する場合、全て非活性状態となる。
以上のように、冗長救済を実施する場合には、図７の正規回路ブロック５中のメモリセル電源制御回路３とリーク補償回路４は全て非活性状態となるため、メモリセル電源ＶＤＤＭ１（ＶＤＤＭ２）の電源供給は行われない。よって、正規回路ブロック５中の全てのメモリセル１には電源が供給されないため、メモリセル１中を流れる余分なリーク電流等が発生しないため、半導体記憶装置の低消費電力化が可能となる。
《発明の実施形態１》
前記参考例１では、メモリセルを構成するフリップフロップの電源であるロードトランジスタＱＰ１とＱＰ２のソースノード（メモリセル電源ＶＤＤＭ）をＶＤＤレベルから低下させる場合を例に説明したが、メモリセルを構成するフリップフロップの電源であるドライブトランジスタＱＮ１とＱＮ２のソースノード（メモリセル電源ＶＳＳＭ）を接地レベルから上昇させた場合においても、同様に、メモリセルへの書き込み可能な電圧は改善し、半導体記憶装置の動作下限電圧の改善や、メモリセルへのデータの書き込み速度の高速化がなされる。
具体的には、例えば、参考例１の図１ではメモリセル１のロードトランジスタＱＰ１とＱＰ２のソースノード（メモリセル電源ＶＤＤＭ）をＶＤＤレベルから低下させるよう制御するため、メモリセル制御回路３は、常時オン状態であるＰ型ＭＯＳトランジスタＱＰ６と、カラムアドレス信号と書き込みイネーブル制御信号とで制御されるＰ型ＭＯＳトランジスタＱＰ７を直列接続し、ソースフォロワ回路となるよう構成され、また、リーク補償回路４は、メモリセル電源（ＶＤＤＭ）にＶＤＤレベルを供給する回路であるため、Ｐ型ＭＯＳトランジスタＱＰ８で構成されていた。
これに対して、本実施形態では、図８に示すように、メモリセル１を構成するフリップフロップの電源であるドライブトランジスタＱＮ１とＱＮ２のソースノード（メモリセル電源ＶＳＳＭ、ＶＳＳＭ２）を接地レベルから上昇させるために、メモリセル制御回路３’が設けられている。このメモリセル制御回路３’は、カラムアドレス信号ＡＤ０（ＡＤ１）と書き込みイネーブル制御信号ＷＥＮとで制御されるＮ型ＭＯＳトランジスタＱＮ１１と、常時オン状態となるＮ型ＭＯＳトランジスタＱＮ１２を直列接続し、ソースフォロワ回路となるよう構成されている。また、リーク補償回路４’は、メモリセル電源（ＶＳＳＭ）に接地レベルを供給する回路であればよいので、Ｎ型ＭＯＳトランジスタＱＮ１３で構成されている。更に、図８のメモリセル制御回路３’とリーク補償回路４’を制御する制御信号としては、それぞれ、図１のメモリセル制御回路３とリーク補償回路４を制御する制御信号と極性が反転した制御信号が入力される。
《変形例》
なお、ＭＯＳトランジスタＱＮ１１〜１３の極性は、上記に限らず、参考例２、３（図２、３）で説明したのと同様に、Ｐ型とＮ型とを種々組み合わせるようにしてもよい。これらによって、例えば、分圧比をドライブトランジスタＱＮ１、ＱＮ２や、ロードトランジスタＱＰ１、ＱＰ２、アクセストランジスタＱＮ３〜４の閾値電圧に応じて設定することなどが容易にできる。
また、参考例４で説明したのと同様、図９に示すように、メモリセルを構成するドライブトランジスタ（ＱＮ１とＱＮ２）の基板ノードは、接地される（ドライブトランジスタのソースノードと基板ノードを分離する）ことが望ましい。すなわち、書き込み動作時において、選択されるビット線に接続されているメモリセル１のメモリセル電源（ＶＳＳＭ）は、接地レベルから上昇する。この時、ドライブトランジスの基板ノードが接地レベルであれば、ドライブトランジスタには基板バイアス効果が生じ、ドライブトランジスタの閾値電圧が上昇し、駆動能力が低下する。よって、書き込み動作時に、メモリセルに対してデータが書き込み易くなる。また、ドライブトランジスタの閾値電圧が上昇することで、メモリセルを流れるリーク電流が減少し、低消費電力化が可能となる。
更に、参考例５で説明したのと同様、図８の構成の場合においてメモリセルのスタティックノイズマージンも同時に改善するには、書き込み動作時においては、非選択ビット線に接続したメモリセル電源（ＶＳＳＭ）を、書き込み動作時以外（読み出し動作時）では、全てのメモリセルのメモリセル電源（ＶＳＳＭ）を接地レベル以下に制御してやればよい。具体的には、図８のリーク補償回路４’を構成するＮ型ＭＯＳトランジスタＱＮ１３のソース端子に入力されている接地レベルを、接地レベル以下に置き換えることで、簡単に実現可能である。接地レベル以下を印加するには、ＳＲＡＭマクロ内部に接地レベル以下の電圧を発生できる降圧回路を設けてもよいし、ＳＲＡＭマクロ外部から供給してもよい。
また、図８のような構成においても、前記のようにメモリセル電源制御回路３’やリーク補償回路４’の出力電圧、駆動能力等について種々の設定が可能である。
また、参考例６（図７）で説明したような冗長救済可能なメモリに図８のような構成を適用してもよい。
《発明の実施形態２》
例えば参考例１（図１）で説明したＳＲＡＭのような、フリップフロップ型のメモリセルを備えた半導体記憶装置では、メモリセル部（フリップフロップ）のみにメモリセル電源ＶＤＤＭが供給されていれば、メモリセル電源ＶＤＤＭ以外の電源（周辺回路電源：例えば図１のＡＮＤ１、ＮＡＮＤ１、ＩＮＶ１等への電源）が遮断されても、メモリセルに書き込まれたデータの記憶保持が可能である。そこで、メモリセル電源ＶＤＤＭと、周辺回路電源とを分離し、例えば、半導体記憶装置が非活性状態（データの記憶保持のみを行い、データの書き込みも読み出しも行わない状態）の場合には、周辺回路電源を遮断してメモリセル電源ＶＤＤＭの電源のみを供給することで、半導体記憶装置の低消費電力化が可能となる。
ここで、メモリセル電源ＶＤＤＭは、メモリセル電源制御回路３を構成するＰ型ＭＯＳトランジスタＱＰ６のソース電源、およびリーク補償回路４を構成するＰ型ＭＯＳトランジスタＱＰ８のソース電源に基づいて供給される。ところが、上記メモリセル電源制御回路３とリーク補償回路４とは、周辺回路電源が供給される２入力ＮＡＮＤ回路ＮＡＮＤ１（ＮＡＮＤ２）等の出力信号によって制御されている。それゆえ、単に周辺回路電源を上記ソース電源と分離しただけでは、周辺回路電源を遮断した場合に、２入力ＮＡＮＤ回路ＮＡＮＤ１（ＮＡＮＤ２）等の出力信号が不定なレベルとなって、メモリセル電源ＶＤＤＭの供給が適切に行われないおそれがある。（周辺回路電源が遮断された状態で長時間経過した後であれば、周辺回路中の各ノードは接地レベルかそれに近いレベルとなるが、周辺回路電源が遮断された直後の場合では、周辺回路中のノードは不安定なレベルとなっている場合がある。）
そこで、例えば図１０に示すように構成すれば、メモリセル電源ＶＤＤＭを確実に供給することができる。すなわち、メモリセル電源制御回路３Ａは、メモリセル電源制御回路３に対して、Ｐ型ＭＯＳトランジスタＱＰ７のドレイン端子と接地との間に、周辺回路電源遮断信号ＰＤ（周辺回路電源遮断時に周辺回路電源とは無関係にＨレベルとなる信号）によって制御されるＰ型ＭＯＳトランジスタＱＰ９を直列に挿入した構成である。Ｐ型ＭＯＳトランジスタＱＰ９を直列に挿入することで、周辺回路電源遮断時に、２入力ＮＡＮＤ回路ＮＡＮＤ１（ＮＡＮＤ２）の不定な出力レベルとは無関係に、メモリセル電源制御回路３Ａは、その機能（メモリセル電源ＶＤＤＭに分圧レベルを出力すること）を確実に停止することが可能になる。
また、リーク補償回路４Ａは、リーク補償回路４に対して、インバータＩＮＶ１（ＩＮＶ２）の出力ノードに、周辺回路電源遮断信号ＰＤによって制御されるＮ型ＭＯＳトランジスタＱＮ１４を追加した構成である。周辺回路電源遮断時には、周辺回路電源遮断信号ＰＤがＨレベルとなるため、Ｎ型ＭＯＳトランジスタＱＮ１４がオンし、インバータＩＮＶ１（ＩＮＶ２）の出力ノードは確実にＬレベルとなり、この信号を入力とするＰ型ＭＯＳトランジスタＱＰ８がオンすることで、メモリセル電源ＶＤＤＭ１（ＶＤＤＭ２）を介し、メモリセルに確実にメモリセル部の電源を供給することが可能になる。
上記のように、周辺回路電源をメモリセル電源ＶＤＤＭと分離して遮断し得るようにする場合でも、図１０に示すような構成をとれば、周辺回路電源遮断時にメモリセルのデータを正常に記憶保持させることができるので、半導体記憶装置の低消費電力化が容易に実現可能になる。
なお、上記のような構成も、図８に示したような構成に適用してもよい。
《発明の実施形態３》
周辺回路電源を遮断することによって、上記と同様にアクセストランジスタＱＮ３〜４を制御するワード線ＷＬのレベルが不安定になる場合、同一ビット線上に存在するメモリセル同士は、アクセストランジスタＱＮ３〜４を介してショートし、メモリセルの保持データが破壊されてしまう恐れがある。そこで、周辺回路の電源が遮断されている場合には、メモリセルのアクセストランジスタが確実にオフするように制御されていることが望ましい。具体的には、例えば図１１に示すように、周辺回路電源の遮断時には、周辺回路電源遮断信号ＰＤ（周辺回路電源遮断時に周辺回路電源とは無関係にＨレベルとなる信号）で制御され、全てのワード線ＷＬを強制的に接地レベルに制御することが可能なトランジスタＱＮ１５を配置することで、より安定したメモリセルデータの記憶保持が可能となる。
《発明の実施形態４》
メモリセルのデータが正常に記憶保持されるためには、メモリセルを構成するフリップフロップが正常に動作すればよい。つまり、フリップフロップを構成する、ロードトランジスタＱＰ１とドライブトランジスタＱＮ２、またはロードトランジスタＱＰ２とドライブトランジスタＱＮ１の組み合わせがオン状態にできるように、メモリセル電源が印加されていればよい。
より詳しくは、例えば、フリップフロップを構成するロードトランジスタＱＰ１（ＱＰ２）の閾値電圧の絶対値をＶＴＰ、ドライブトランジスタＱＮ１（ＱＮ２）の閾値電圧をＶＴＮとすると、少なくともＶＴＰ、ＶＴＮのうちの高い方の電圧以上の電圧（記憶保持限界電圧）がメモリセル電源電圧として印加されていれば、フリップフロップは正常に動作し、メモリセルのデータを正常に記憶保持させることが可能である。一方、メモリセル電源が低ければ、それだけ半導体記憶装置の低消費電力化が可能となる。そこで、メモリセルデータの記憶保持限界電圧までメモリセル電源電圧が低下した時が、メモリセルのデータを正常に記憶保持しつつ、最も低消費電力な状態となる。
よって、図１０のリーク補償回路４Ａの構成に対して、図１２のリーク補償回路４Ｂに示すように、周辺回路電源遮断信号ＰＤで制御されるＰ型ＭＯＳトランジスタＱＰ１０とＮ型ＭＯＳトランジスタＱＮ１６と、ソース端子を接地し、ダイオード型にゲート接続したＮ型ＭＯＳトランジスタＱＮ１７を直列に追加することで、メモリセル電源を、容易に閾値電圧ＶＴＮまで低下させることが可能となる。
上記のようなリーク補償回路４Ｂは、周辺回路電源が遮断されない場合は、周辺回路電源遮断信号ＰＤはＬレベルで、Ｎ型ＭＯＳトランジスタＱＮ１６はオフ、Ｐ型ＭＯＳトランジスタＱＰ１０がオンするため、図１のリーク補償回路４等と同一の動作が行われる。一方、周辺回路電源が遮断される場合は、周辺回路電源遮断信号ＰＤがＨレベルとなり、Ｐ型ＭＯＳトランジスタＱＰ１０はオフ、Ｎ型ＭＯＳトランジスタＱＮ１６がオンするため、メモリセル電源ＶＤＤＭ１（ＶＤＤＭ２）は、ダイオード型にゲート接続したＮ型ＭＯＳトランジスタＱＮ１７で決定されるＶＴＮのレベルを出力する。
上記のようなリーク補償回路４Ｂでは、ダイオード型にゲート接続したＮ型ＭＯＳトランジスタＱＮ１７で構成したが、これは、メモリセルデータの記憶保持限界電圧がＶＴＮで決定されている場合を例に挙げたもので、メモリセルデータの記憶保持限界電圧がＶＴＰで決定される場合には、ダイオード型にゲート接続したＰ型ＭＯＳトランジスタに置き換えればよい。
更に、メモリセル部のトランジスタの閾値電圧と、周辺回路部のトランジスタの閾値電圧が異なるような場合（トランジスタの不純物注入が異なる場合）、リーク補償回路４Ｂ中のダイオード型にゲート接続したトランジスタは、メモリセル部と同一の濃度の不純物を注入されたトランジスタで構成し、トランジスタの閾値電圧を一致させることが望ましい。
なお、上記のような構成も、図８に示したような構成に適用してもよい。
上記各実施形態や参考例で示したのと同じまたは対応する構成要素は、それぞれ論理的に可能な範囲で種々組み合わせてもよい。具体的には、例えば、図２や図３に示したような構成、図４に示したような構成、および図５や図６に示したような構成を種々組み合わせたり、さらにこれらを図７に示したような冗長救済が行われる構成に適用するなど、上記の各構成要素は論理的に可能な範囲で種々組み合わせてもよい。
また、以上の説明では、発明の理解を容易にするために、本発明の半導体記憶装置は、図１、図７、又は、図８に示すように、少数のメモリセル、プリチャージ回路、メモリセル電源制御回路、及び、リーク補償回路等を備えることとしたが、上記各構成要素を複数個（または多数）備えていてもよい。そのような構成を有する半導体記憶装置が、各実施形態に係る半導体記憶装置と同じ効果を奏することは、説明するまでもない。
本発明にかかる半導体記憶装置は、メモリセルアレイの構成やトランジスタ特性、及び、電源電圧や温度条件等に応じて、最適にメモリセル電源を制御する事が可能であり、特に、メモリセルの書き込みレベルを改善することによって、安定したメモリセル特性を持った半導体記憶装置を低消費電力かつ省面積に実現できるという効果を有し、フリップフロップ型メモリセルを備えた半導体記憶装置等として有用である。
参考例１の半導体記憶装置の構成を示す回路図である。 参考例２のメモリセル電源制御回路の構成を示す回路図である。 参考例３のメモリセル電源制御回路の構成を示す回路図である。 参考例４のメモリセルの構成を示す回路図である。 参考例５のメモリセル電源制御回路の構成を示す回路図である。 参考例５のメモリセル電源制御回路の構成の他の例を示す回路図である。 参考例６の冗長救済用回路ブロックを有する半導体記憶装置の構成を示す回路図である。 実施形態１の半導体記憶装置の構成を示す回路図である。 同、変形例のメモリセルの構成を示す回路図である。 実施形態２のメモリセル電源制御回路の構成を示す回路図である。 実施形態３のメモリセルの構成を示す回路図である。 実施形態４のメモリセル電源制御回路の構成を示す回路図である。 従来の半導体記憶装置の構成を示す回路図である。
符号の説明
１ メモリセル
２ プリチャージ回路
３ メモリセル電源制御回路
３’ メモリセル電源制御回路
３Ａ メモリセル電源制御回路
４ リーク補償回路
４’ リーク補償回路
４Ａ リーク補償回路
４Ｂ リーク補償回路
５ 正規回路ブロック
６ 冗長救済用回路ブロック
ＡＮＤ１〜４ ２入力ＡＮＤ回路
ＡＮＤ５〜８ ３入力ＡＮＤ回路
ＡＮＤＲ５〜８ ３入力ＡＮＤ回路
ＩＮＶ１〜３ インバータ
ＮＡＮＤ１〜２ ２入力ＮＡＮＤ回路
ＮＡＮＤ３〜４ ２入力ＮＡＮＤ回路
ＮＡＮＤ５〜６ ３入力ＮＡＮＤ回路
ＮＡＮＤ７〜８ ３入力ＮＡＮＤ回路
ＮＡＮＤＲ５〜６ ３入力ＮＡＮＤ回路
ＮＡＮＤＲ７〜８ ３入力ＮＡＮＤ回路
ＯＲ１〜２ ２入力ＯＲ回路
ＱＮ１ ドライブトランジスタ
ＱＮ２ ドライブトランジスタ
ＱＮ３ アクセストランジスタ
ＱＮ４ アクセストランジスタ
ＱＮ５〜８ Ｎ型ＭＯＳトランジスタ
ＱＮ９ Ｎ型ＭＯＳトランジスタ
ＱＮ１７ Ｎ型ＭＯＳトランジスタ
ＱＮＲ５〜８ Ｎ型ＭＯＳトランジスタ
ＱＰ１ ロードトランジスタ
ＱＰ２ ロードトランジスタ
ＱＰ３ プリチャージトランジスタ
ＱＰ４ プリチャージトランジスタ
ＱＰ５ イコライズトランジスタ
ＱＰ６〜１０ Ｐ型ＭＯＳトランジスタ
ＢＬ１〜２ ビット線
／ＢＬ１〜２ ビット線
／ＢＬＲ１〜２ 冗長用ビット線
ＢＬＲ１〜２ 冗長用ビット線
ＶＤＤ 電源
ＶＤＤＭ１〜２ メモリセル電源
ＶＤＤＭＲ１〜２ 冗長用メモリセル電源
ＶＳＳＭ１〜２ メモリセル電源
ＷＬ１〜２ ワード線
１〜２ 制御信号
ＡＤ０〜１ カラムアドレス信号
ＤＩＮ 入力データ
／ＤＩＮ 入力データ
ＰＣＧ プリチャージ制御信号
ＲＥＤＥＮ 冗長救済信号、
／ＲＥＤＥＮ 冗長救済反転信号
ＷＥＮ 書き込みイネーブル制御信号

Claims (18)

  1. フリップフロップを有するメモリセルと、
    上記メモリセルに低電圧側のセル電源電圧を供給するメモリセル電源回路とを有する半導体記憶装置であって、
    上記メモリセル電源回路は、
    カラムアドレス信号、および書き込みイネーブル制御信号に基づいて、少なくとも互いに異なる２つのセル電源電圧を供給するように構成され、
    データの読み出しサイクルにおいてセル電源電圧を供給する場合、および書き込みサイクルにおいてセル電源電圧を供給するメモリセルにデータが書き込まれない場合に、所定の第１の電源電圧を供給する一方、
    書き込みサイクルにおいてセル電源電圧を供給するメモリセルにデータが書き込まれる場合に、上記第１の電源電圧よりも高い第２の電源電圧を供給することを特徴とする半導体記憶装置。
  2. フリップフロップを有するメモリセルと、
    上記メモリセルに高電圧側のセル電源電圧を供給するメモリセル電源回路とを有する半導体記憶装置であって、
    上記メモリセル電源回路は、
    カラムアドレス信号、および書き込みイネーブル制御信号に基づいて、少なくとも互いに異なる２つのセル電源電圧を供給するように構成され、
    データの読み出しサイクルにおいてセル電源電圧を供給する場合、および書き込みサイクルにおいてセル電源電圧を供給するメモリセルにデータが書き込まれない場合に、所定の第１の電源電圧を供給する一方、
    書き込みサイクルにおいてセル電源電圧を供給するメモリセルにデータが書き込まれる場合に、上記第１の電源電圧よりも低い第２の電源電圧を供給することを特徴とする半導体記憶装置。
  3. 請求項１および請求項２のうち何れか１項の半導体記憶装置であって、
    上記メモリセル電源回路は、所定の電圧を分圧することによって、上記第２の電源電圧を出力するように構成されていることを特徴とする半導体記憶装置。
  4. 請求項３の半導体記憶装置であって、
    上記メモリセル電源回路は、
    所定の駆動能力を有し、上記第１の電源電圧を出力する第１のトランジスタと、
    上記第１のトランジスタとによって分圧された電圧を上記第２の電源電圧として出力する第２のトランジスタとを有することを特徴とする半導体記憶装置。
  5. 請求項１および請求項２のうち何れか１項の半導体記憶装置であって、
    上記メモリセル電源回路は、ソースフォロワ回路で構成され、少なくともそのソースフォロワを構成するトランジスタの極性は、上記メモリセルを構成するドライブトランジスタと同極性のトランジスタで構成されていることを特徴とする半導体記憶装置。
  6. 請求項１の半導体記憶装置であって、
    上記第２の電源電圧が、上記メモリセルを構成するドライブトランジスタのソース端子に供給されるとともに、上記ドライブトランジスタの基板に、上記第２の電源電圧より低い電圧が供給されるように構成されていることを特徴とする半導体記憶装置。
  7. 請求項２の半導体記憶装置であって、
    上記第２の電源電圧が、上記メモリセルを構成するロードトランジスタのソース端子に供給されるとともに、上記ロードトランジスタの基板に、上記第２の電源電圧より高い電圧が供給されるように構成されていることを特徴とする半導体記憶装置。
  8. 請求項３の半導体記憶装置であって、
    メモリセルのサイズが互いに異なる複数組のメモリセル組が設けられ、
    各メモリセル組に上記第２の電源電圧を供給するメモリセル電源回路の上記分圧の分圧比が、上記メモリセルのサイズに応じて設定されていることを特徴とする半導体記憶装置。
  9. 請求項１および請求項２のうち何れか１項の半導体記憶装置であって、
    ビット線に接続されるメモリセルの数が互いに異なる複数組のメモリセル組が設けられ、
    各メモリセル組に上記第２の電源電圧を供給する場合の上記メモリセル電源回路の駆動能力が、上記ビット線に接続されるメモリセルの数、またはビット線の長さの少なくとも一方に応じて設定されていることを特徴とする半導体記憶装置。
  10. 請求項１および請求項２のうち何れか１項の半導体記憶装置であって、
    メモリセルのサイズが互いに異なる複数組のメモリセル組が設けられ、
    各メモリセル組に上記第２の電源電圧を供給する場合の上記メモリセル電源回路の駆動能力が、上記メモリセルのサイズに応じて設定されていることを特徴とする半導体記憶装置。
  11. 請求項１および請求項２のうち何れか１項の半導体記憶装置であって、
    ビット線に接続されるメモリセルの数が互いに異なる複数組のメモリセル組が設けられ、
    各メモリセル組に上記第１の電源電圧を供給する場合の上記メモリセル電源回路の駆動能力が、上記ビット線に接続されるメモリセルの数、またはビット線の長さの少なくとも一方に応じて設定されていることを特徴とする半導体記憶装置。
  12. 請求項１および請求項２のうち何れか１項の半導体記憶装置であって、
    冗長救済機能を有し、
    冗長救済が行われる場合に、冗長救済されるメモリセルに対応したメモリセル電源回路による電源電圧の供給が停止されるように構成されていることを特徴とする半導体記憶装置。
  13. 請求項１および請求項２のうち何れか１項の半導体記憶装置であって、
    冗長救済機能を有し、
    冗長救済が行われない場合に、使用されない冗長救済メモリセルに対応したメモリセル電源回路による電源電圧の供給が停止されるように構成されていることを特徴とする半導体記憶装置。
  14. 請求項１および請求項２のうち何れか１項の半導体記憶装置を複数備えたことを特徴とする半導体集積回路。
  15. 請求項１および請求項２のうち何れか１項の半導体記憶装置であって、
    さらに、
    上記メモリセルの周辺回路に電源電圧を供給する周辺回路電源とを備え、
    上記メモリセル電源回路は、さらに、上記周辺回路への電源電圧の供給が遮断される場合に、上記第１の電源電圧を供給するように構成されたことを特徴とする半導体記憶装置。
  16. 請求項１５の半導体記憶装置であって、
    上記周辺回路への電源電圧の供給が遮断される場合に、上記メモリセルが有するアクセストランジスタがオフするように制御されることを特徴とする半導体記憶装置。
  17. 請求項１６の半導体記憶装置であって、
    上記アクセストランジスタを制御するワード線と接地との間に接続されたワード線接地トランジスタを備え、上記周辺回路への電源電圧の供給が遮断される場合に上記ワード線接地トランジスタがオンすることによってアクセストランジスタがオフするように制御されることを特徴とする半導体記憶装置。
  18. 請求項１５の半導体記憶装置であって、
    上記メモリセルに記憶データを保持させ得る電源電圧が、ダイオード型にゲートが接続されたトランジスタと、上記周辺回路への電源電圧の供給を制御する制御信号によって制御されるトランジスタとが直列接続されて生成されるように構成されたことを特徴とする半導体記憶装置。
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009064482A (ja) * 2007-09-04 2009-03-26 Nec Electronics Corp 半導体記憶装置
US7760576B2 (en) * 2007-11-08 2010-07-20 Qualcomm Incorporated Systems and methods for low power, high yield memory
JP2009123258A (ja) * 2007-11-12 2009-06-04 Panasonic Corp 半導体記憶装置
JP5200506B2 (ja) * 2007-11-28 2013-06-05 富士通セミコンダクター株式会社 メモリ装置
JP4579965B2 (ja) * 2007-12-19 2010-11-10 パナソニック株式会社 半導体記憶装置
US7733687B2 (en) * 2008-02-20 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. WAK devices in SRAM cells for improving VCCMIN
KR20090097712A (ko) * 2008-03-12 2009-09-16 주식회사 하이닉스반도체 컬럼 선택 신호 전위 조절 회로 및 이를 이용한 반도체메모리 장치
US7911826B1 (en) * 2008-03-27 2011-03-22 Altera Corporation Integrated circuits with clearable memory elements
CN101552035B (zh) * 2008-04-02 2012-04-04 世界先进积体电路股份有限公司 存储器系统
US8120951B2 (en) * 2008-05-22 2012-02-21 Micron Technology, Inc. Memory devices, memory device constructions, constructions, memory device forming methods, current conducting devices, and memory cell programming methods
CN101727954B (zh) * 2008-10-24 2012-08-22 中芯国际集成电路制造(上海)有限公司 存储器装置及其提供电压供给的方法
US7876600B2 (en) * 2008-11-17 2011-01-25 AiceStar Technology (Suzhou) Corporation SRAM and method of controlling the SRAM
JP4857367B2 (ja) * 2009-07-06 2012-01-18 株式会社沖データ 駆動回路及び画像形成装置
US8259486B2 (en) * 2009-08-03 2012-09-04 Stmicroelectronics International N.V. Self-timed write boost for SRAM cell with self mode control
CN101699561B (zh) * 2009-11-06 2012-09-05 东南大学 用于亚阈值存储单元阵列的位线漏电流补偿电路
US9858986B2 (en) * 2010-08-02 2018-01-02 Texas Instruments Incorporated Integrated circuit with low power SRAM
JP5777991B2 (ja) * 2011-09-22 2015-09-16 ルネサスエレクトロニクス株式会社 半導体装置
WO2013084385A1 (ja) * 2011-12-08 2013-06-13 パナソニック株式会社 半導体記憶装置
US8724374B1 (en) * 2012-10-18 2014-05-13 Stmicroelectronics International N.V. Data-dependent pullup transistor supply and body bias voltage application for a static random access memory (SRAM) cell
US9263122B2 (en) * 2013-10-21 2016-02-16 Taiwan Semiconductor Manufacturing Company Ltd. Data-controlled auxiliary branches for SRAM cell
CN104795029B (zh) * 2014-01-16 2017-06-06 矽创电子股份有限公司 栅极驱动器及其电路缓冲器
US9305633B2 (en) 2014-04-17 2016-04-05 Stmicroelectronics International N.V. SRAM cell and cell layout method
US9916874B2 (en) 2014-08-15 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Memory architecture having first and second voltages
US9251875B1 (en) * 2014-09-26 2016-02-02 Qualcomm Incorporated Register file circuit and method for improving the minimum operating supply voltage
US9741452B2 (en) 2015-02-23 2017-08-22 Qualcomm Incorporated Read-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) read port(s), and related memory systems and methods
US9984730B2 (en) 2015-02-23 2018-05-29 Qualcomm Incorporated Negative supply rail positive boost write-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) write port(s), and related systems and methods
US10037400B2 (en) * 2016-06-02 2018-07-31 Marvell World Trade Ltd. Integrated circuit manufacturing process for aligning threshold voltages of transistors
US9817601B1 (en) * 2016-07-07 2017-11-14 Nxp Usa, Inc. Method and apparatus for determining feasibility of memory operating condition change using different back bias voltages
JP6220935B2 (ja) * 2016-08-12 2017-10-25 ルネサスエレクトロニクス株式会社 半導体装置
US10033388B1 (en) * 2017-03-21 2018-07-24 Xilinx, Inc. Circuit for and method of enabling the selection of a circuit
JP2018142397A (ja) * 2018-06-20 2018-09-13 ルネサスエレクトロニクス株式会社 半導体装置
CN114121073B (zh) 2020-08-27 2023-09-12 长鑫存储技术有限公司 存储器的调节方法、调节系统以及半导体器件
CN114121072B (zh) 2020-08-27 2023-12-12 长鑫存储技术有限公司 存储器的调节方法、调节系统以及半导体器件
CN114121058B (zh) 2020-08-27 2023-08-29 长鑫存储技术有限公司 存储器的调节方法、调节系统以及半导体器件
CN114121096B (zh) 2020-08-27 2024-03-26 长鑫存储技术有限公司 存储器的调节方法、调节系统以及半导体器件

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5564686A (en) 1978-11-08 1980-05-15 Nec Corp Memory unit
US5159571A (en) * 1987-12-29 1992-10-27 Hitachi, Ltd. Semiconductor memory with a circuit for testing characteristics of flip-flops including selectively applied power supply voltages
JP2837682B2 (ja) * 1989-01-13 1998-12-16 株式会社日立製作所 半導体記憶装置
US5301147A (en) * 1993-01-08 1994-04-05 Aptix Corporation Static random access memory cell with single logic-high voltage level bit-line and address-line drivers
US5396469A (en) * 1994-03-31 1995-03-07 Hewlett-Packard Company SRAM memory requiring reduced voltage swing during write
US5490105A (en) * 1994-09-27 1996-02-06 Regents Of The University Of Michigan High speed current mirror memory cell architecture
US5544097A (en) 1995-03-31 1996-08-06 Sgs-Thomson Microelectronics, Inc. SRAM memory cell with reduced internal cell voltage
JP4198201B2 (ja) 1995-06-02 2008-12-17 株式会社ルネサステクノロジ 半導体装置
TW299448B (ja) * 1995-07-20 1997-03-01 Matsushita Electric Ind Co Ltd
US6034886A (en) 1998-08-31 2000-03-07 Stmicroelectronics, Inc. Shadow memory for a SRAM and method
US6205049B1 (en) 1999-08-26 2001-03-20 Integrated Device Technology, Inc. Five-transistor SRAM cell
JP3486590B2 (ja) * 1999-12-03 2004-01-13 キヤノン株式会社 堆積膜形成装置
JP3589168B2 (ja) 2000-09-04 2004-11-17 セイコーエプソン株式会社 半導体装置
US6678202B2 (en) 2000-12-22 2004-01-13 Texas Instruments Incorporated Reduced standby power memory array and method
JP2003059273A (ja) 2001-08-09 2003-02-28 Hitachi Ltd 半導体記憶装置
JP4162076B2 (ja) 2002-05-30 2008-10-08 株式会社ルネサステクノロジ 半導体記憶装置
KR100460459B1 (ko) 2002-07-30 2004-12-08 삼성전자주식회사 향상된 테스트 모드를 갖는 반도체 메모리 장치
JP4286634B2 (ja) 2002-11-20 2009-07-01 パナソニック株式会社 メモリ故障救済回路
JP2005078741A (ja) * 2003-09-02 2005-03-24 Renesas Technology Corp 半導体記憶装置
US6990035B2 (en) 2003-12-03 2006-01-24 Texas Instruments Incorporated Circuit and method for reducing SRAM standby power
US7177176B2 (en) * 2004-06-30 2007-02-13 Intel Corporation Six-transistor (6T) static random access memory (SRAM) with dynamically variable p-channel metal oxide semiconductor (PMOS) strength
JP2006209877A (ja) * 2005-01-28 2006-08-10 Nec Electronics Corp 半導体記憶装置
DE102006062834B4 (de) 2005-06-30 2016-07-14 Denso Corporation Ejektorkreislaufsystem
JP4917767B2 (ja) * 2005-07-01 2012-04-18 パナソニック株式会社 半導体記憶装置
US7394714B2 (en) * 2006-09-07 2008-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Circuit implementation of a dynamic power supply for SRAM core array
US7440313B2 (en) * 2006-11-17 2008-10-21 Freescale Semiconductor, Inc. Two-port SRAM having improved write operation

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