WO2012098900A1 - 半導体記憶装置 - Google Patents

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WO2012098900A1
WO2012098900A1 PCT/JP2012/000333 JP2012000333W WO2012098900A1 WO 2012098900 A1 WO2012098900 A1 WO 2012098900A1 JP 2012000333 W JP2012000333 W JP 2012000333W WO 2012098900 A1 WO2012098900 A1 WO 2012098900A1
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power supply
semiconductor memory
memory device
word line
circuit
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山上　由展
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パナソニック株式会社
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    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Definitions

  • the present invention relates to a semiconductor memory device including a memory cell that stores and holds data.
  • the present invention relates to a technique for suppressing power consumption of a semiconductor memory device by shutting off a power source of a specific circuit in the semiconductor memory device.
  • Patent Document 1 discloses a method for suppressing power consumption while retaining data stored in a memory cell when the semiconductor memory device is in a standby state.
  • leakage power is reduced and power consumption is suppressed by cutting off all the peripheral circuit power while supplying power to the memory cells.
  • the word line is in a floating state. For this reason, the potential of the floating word line changes due to the influence of the switching noise of the power switch for shutting off the power of the peripheral circuit, and as a result, the data stored in the memory cell is destroyed. There is.
  • Patent Document 2 proposes a configuration that solves the problem of Patent Document 1, and adds a word line switch for fixing the word line to a low impedance when the peripheral circuit is powered off.
  • Patent Document 3 Another method for suppressing power consumption when the semiconductor memory device is in a standby mode is disclosed in Patent Document 3.
  • a bit line precharge circuit for precharging a bit line when the semiconductor memory device is in a standby mode (a period in which the access frequency to the memory cell is 10% or less of the access frequency in the normal mode). Is controlled to place the bit line in a floating state, thereby reducing the leakage current of the bit line precharge circuit and suppressing the power consumption.
  • JP 61-115295 A Japanese Unexamined Patent Publication No. 2000-298987 (FIG. 1 etc.) JP 2001-344979 A (paragraph [0070], FIG. 1 etc.)
  • the power shut-off switching element is usually composed of a transistor
  • the channel width of the transistor may be increased.
  • the channel width is increased, there is a disadvantage that the area of the semiconductor memory device increases.
  • the driving capability of the power shut-off switch element is low and the impedance is high, the voltage drop becomes large. If the voltage drop is large, the voltage supplied to the peripheral circuit via the power shut-off switch element decreases during normal operation, so that the performance of the peripheral circuit deteriorates and the desired performance of the semiconductor memory device cannot be obtained. .
  • Patent Documents 1 and 2 if the power supply to the entire peripheral circuit is shut off when the semiconductor memory device is in a standby state, the power consumption can be effectively suppressed, but the power recovery time of the semiconductor memory device can be shortened or In order to ensure the performance of the circuit, it is necessary to increase the channel width of the switch element, which causes a disadvantage that the area of the semiconductor memory device is significantly increased.
  • Patent Document 2 has a disadvantage that the area of the semiconductor memory device is further increased because a word line switch for fixing the word line to a low impedance is separately added to all the word lines. is there.
  • the leakage current of the bit line precharge circuit can be suppressed.
  • the memory cell transistor The suppression of the leakage current of the semiconductor memory device excluding the leakage current is insufficient.
  • the present invention shortens the power recovery time of the semiconductor memory device in a semiconductor memory device without causing a significant increase in the area of the semiconductor memory device as in Patent Documents 1 and 2.
  • the purpose is to secure the performance of the peripheral circuit and to suppress the leakage current of the semiconductor memory device more effectively than the technique of Patent Document 3.
  • the word line when the semiconductor memory device is in a standby state, the word line is fixed to low impedance without adding a word line switch for fixing the word line to low impedance as in Patent Document 2. This prevents destruction of data stored in the memory cell.
  • the leakage current of a transistor increases in proportion to the channel width of the transistor.
  • the leak current in the semiconductor memory device increases in proportion to the total channel width of the transistors.
  • the performance of the semiconductor memory device is determined by the start time of the word line and the precharge time of the bit line. Therefore, in order to improve the performance of the semiconductor memory device, the word line driver circuit that drives the word lines and the bit line precharge circuit that precharges the bit lines need to drive the load at high speed. For this reason, the channel width of the transistors constituting the word line driver circuit and the bit line precharge circuit is designed with a large channel width in order to increase the driving capability. Further, one word line driver circuit and one bit line precharge circuit are required for each word line and bit line. Therefore, the total value of the channel widths of the transistors in the circuit portion excluding the memory cell transistors of the semiconductor memory device is generally occupied by the word line driver circuit and the bit line precharge circuit.
  • the leakage current of the semiconductor memory device is mostly occupied by both leakage currents of the word line driver circuit and the bit line precharge circuit.
  • both leakage currents of the word line driver circuit and the bit line precharge circuit are as a whole ( It accounts for about 50% of the memory cell transistor (excluding the leakage current).
  • the leakage current between the word line driver circuit and the bit line precharge circuit is about the whole (excluding the leakage current of the memory cell transistor). It accounts for 70%.
  • the leakage current of the semiconductor memory device excluding the leakage current of the memory cell transistor is mostly due to both leakage currents of the word line driver circuit and the bit line precharge circuit.
  • a semiconductor memory device at least one memory cell connected to a word line and a bit line and storing data is held, and at least one connected to the word line A word line driver circuit, at least one bit line precharge circuit connected to the bit line, and a peripheral control circuit.
  • the semiconductor memory device includes a first memory cell and a peripheral control circuit. The first power supply is connected to the word line driver circuit and the bit line precharge circuit via a switch element controlled by a first control signal.
  • a semiconductor memory device including at least one bit line precharge circuit connected to a bit line and a peripheral control circuit, wherein the memory cell, the peripheral control circuit, and the bit line precharge circuit have a first A power source is connected, a first power source is connected to the word line driver circuit via a switch element controlled by a first control signal, and a first control signal is connected to the bit line precharge circuit. And a bit line precharge circuit is controlled to be turned off when the switch element is turned off.
  • the switch element is configured by a MOS transistor, and the MOS transistor is on / off controlled by the first control signal.
  • the MOS transistor constituting the switch element has at least one of the following two configurations.
  • the transistor length of the MOS transistor constituting the switch element is larger than the transistor length of the MOS transistor constituting the word line driver circuit.
  • the gate oxide film thickness of the MOS transistor constituting the switch element is thicker than the gate oxide film thickness of the MOS transistor constituting the word line driver circuit.
  • At least two switch elements are distributed in the peripheral control circuit.
  • At least two switch elements are arranged in a distributed manner around a plurality of word line driver circuits.
  • At least two switch elements are dispersedly arranged around a plurality of bit line precharge circuits.
  • the switch element is disposed adjacent to the substrate power supply region of the memory cell.
  • the first power source connected to the memory cell when the switch element is off, is equal to or higher than the voltage when the switch element is on. Controlled to a low voltage.
  • the semiconductor memory device when the semiconductor memory device is in a standby state, the power supply from the first power supply to the word line driver circuit and the bit line precharge circuit, which occupy most of the leakage current, is interrupted by the switch element.
  • the leakage current of the storage device is effectively suppressed.
  • the load on the switch element is reduced as compared with the case where the power supply to the entire peripheral circuit is cut off, so that the channel width can be effectively reduced, and as a result, the increase in the area of the semiconductor memory device is suppressed.
  • a semiconductor memory device at least one memory cell connected to a word line and a bit line and storing and holding data, and at least one word line driver circuit connected to the word line
  • a semiconductor memory device including a peripheral control circuit, wherein a first power supply is connected to the memory cell and the peripheral control circuit, and a switch controlled by the first control signal is connected to the word line driver circuit.
  • a first power supply is connected through the element.
  • the semiconductor memory device when the semiconductor memory device is in a standby state, at least the power supply from the first power source to the word line driver circuit is interrupted by the switch element, so that the leakage current of the semiconductor memory device is effectively suppressed.
  • the word line control signal input to the word line driver circuit is maintained at the H level, and the word line is fixed at the L level. Therefore, it is not necessary to add a word line switch for fixing the word line to a low impedance, and the data stored in the memory cell is securely held.
  • FIG. 1 is a circuit diagram showing a configuration of a semiconductor memory device according to Embodiment 1 of the present invention.
  • FIG. 2 is a circuit diagram showing a specific configuration of a memory cell provided in the semiconductor memory device.
  • FIG. 3 is a circuit diagram showing a specific configuration of a word line driver circuit provided in the semiconductor memory device.
  • FIG. 4 is a circuit diagram showing a specific configuration of a bit line precharge circuit provided in the semiconductor memory device.
  • FIG. 5 is a circuit diagram showing a specific configuration of the bit line precharge circuit included in the semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 6 is a circuit diagram showing a configuration of the semiconductor memory device according to the third embodiment of the present invention.
  • FIG. 1 is a circuit diagram showing a configuration of a semiconductor memory device according to Embodiment 1 of the present invention.
  • FIG. 2 is a circuit diagram showing a specific configuration of a memory cell provided in the semiconductor memory device.
  • FIG. 3 is a circuit diagram showing
  • FIG. 7 is a circuit diagram showing a specific configuration of an input circuit provided in the semiconductor memory device.
  • FIG. 8 is a circuit diagram showing another example of a specific configuration of the input circuit.
  • FIG. 9 is a circuit diagram showing still another example of the specific configuration of the input circuit.
  • FIG. 10 is a diagram showing a specific configuration when the power shut-off switch element provided in the semiconductor memory device according to the fifth embodiment of the present invention is configured by an N-type MOS transistor.
  • FIG. 11A is a diagram illustrating a supply location of a power shut-off switch element included in the semiconductor memory device according to the sixth embodiment of the present invention.
  • FIG. 11B is a diagram illustrating another example of the supply location of the power shut-off switch element included in the semiconductor memory device according to the sixth embodiment of the present invention.
  • FIG. 11A is a diagram illustrating a supply location of a power shut-off switch element included in the semiconductor memory device according to the sixth embodiment of the present invention.
  • FIG. 11B is a diagram illustrating
  • FIG. 12 is a layout diagram showing the arrangement of the word line driver circuit and the power shut-off switch element in the semiconductor memory device according to the sixth embodiment of the present invention.
  • FIG. 13 is a diagram showing a specific configuration of the memory cell 1 provided in the semiconductor memory device according to Embodiment 7 of the present invention.
  • FIG. 14 is a circuit diagram showing a configuration of a semiconductor integrated circuit according to Embodiment 9 of the present invention.
  • FIG. 15 is a circuit diagram showing a configuration of a semiconductor integrated circuit according to the tenth embodiment of the present invention.
  • FIG. 16 is a circuit diagram showing a configuration of a semiconductor integrated circuit according to a modification of the tenth embodiment of the present invention.
  • FIG. 1 is a configuration diagram of a semiconductor memory device according to Embodiment 1 of the present invention.
  • the semiconductor memory device shown in FIG. 1 includes a memory cell 1, a word line driver circuit 2, a bit line precharge circuit 3, a P-type MOS transistor MP1, a memory array 10, and a peripheral control circuit 20.
  • the semiconductor memory device further includes word lines WL0 to WLx, bit lines BL0 to BLy, and NBL0 to NBLy.
  • a power cutoff signal PD is input to the gate of the P-type MOS transistor MP1.
  • the power source (first power source) VDD is supplied to the source of the P-type MOS transistor MP1 and the memory array 10, and the internal power source VDDI is supplied to the word line driver circuit 2 and the bit line precharge circuit 3.
  • x and y are integers greater than or equal to 1, and in FIG. 1, a plurality of memory cells 1, word line driver circuits 2, and bit line precharge circuits 3 are present.
  • the memory array 10 shows an area where the memory cells 1 are gathered.
  • the P-type MOS transistor MP1 functions as a power shut-off switch element, and has a gate terminal connected to a power shut-off signal (first control signal) PD, a source terminal connected to the power supply VDD, and a drain terminal connected to the internal power supply VDDI. It is connected.
  • the word lines WL0 to WLx connected to the output of each word line driver circuit 2 are connected to each memory cell 1, respectively.
  • the bit lines BL0 to BLy and NBL0 to NBLy connected to each memory cell 1 are connected to each bit line precharge circuit 3, respectively.
  • FIG. 2 is a diagram showing a specific circuit configuration of the memory cell 1 of FIG.
  • the memory cell 1 includes access transistors A1 and A2, drive transistors D1 and D2, and load transistors L1 and L2.
  • a word line WL, bit lines BL and NBL, and a power supply VDD are connected to the memory cell 1.
  • the load transistor L1 and the drive transistor D1, and the load transistor L2 and the drive transistor D2 constitute an inverter, and input / output terminals of the inverters are connected to form a flip-flop.
  • This flip-flop stores and holds data.
  • the gate terminals of the access transistors A1 and A2 are connected to the word line WL, and the drain terminals thereof are connected to the bit lines BL and NBL, respectively.
  • the source terminals of the access transistors A1 and A2 are connected to the input / output terminals of the inverter, respectively.
  • Data is written to the memory cell 1 in a state where the word line WL is changed from L level to H level (active state) and one of the bit lines BL and NBL precharged to H level in advance. This is realized by changing the potential from the H level to the L level.
  • Data read from the memory cell 1 is stored and held in the flip-flop in the memory cell by activating the word line WL from the state of the bit lines BL and NBL precharged to H level in advance. This is realized by changing one of the bit lines from the H level to the L level based on the state.
  • the access transistors A1 and A2 are both turned off. Therefore, as long as the power supply VDD is continuously supplied, the data stored in the flip-flop is externally supplied. The same stored data is kept without being affected by the above.
  • FIG. 3 is a diagram showing a specific circuit configuration of the word line driver circuit 2 of FIG.
  • the word line driver circuit 2 includes a P-type MOS transistor MP2 and an N-type MOS transistor MN2.
  • the word line driver circuit 2 receives the word line control signal NWL and the internal power supply VDDI.
  • the word line driver circuit 2 is connected to the word line WL.
  • the P-type MOS transistor MP2 and the N-type MOS transistor MN2 are connected in series, and a word line control signal NWL is input to both gate terminals thereof.
  • An internal power supply VDDI is applied to the source terminal of the P-type MOS transistor MP2, and the power supply VDD is connected via a switch element (P-type MOS transistor MP1 in FIG. 1).
  • the source terminal of the N-type MOS transistor MN2 is grounded.
  • a word line WL is connected to a connection point between the P-type MOS transistor MP2 and the N-type MOS transistor MN2.
  • the P-type MOS transistor MP2 and the N-type MOS transistor MN2 constitute an inverter, and an inverted signal of the word line control signal NWL is output to the word line WL.
  • the H level is applied to the word line control signal NWL of all the word line driver circuits 2, and all the word lines WL output the L level (that is, all the word lines are inactive). Selected).
  • FIG. 4 is a diagram showing a specific circuit configuration of the bit line precharge circuit 3 of FIG.
  • the bit line precharge circuit 3 includes P-type MOS transistors MP3A to MP3C.
  • a bit line precharge control signal NPCG and an internal power supply VDDI are input to the bit line precharge circuit 3.
  • the bit line precharge circuit 3 is connected to the bits BL and NBL.
  • the gate terminals of P-type MOS transistor MP3A and P-type MOS transistor MP3B are connected to bit line precharge control signal NPCG, their drain terminals are connected to bit lines BL and NBL, and their source terminals are connected to internal power supply VDDI. .
  • the gate terminal of the P-type MOS transistor MP3C is connected to the bit line precharge control signal NPCG, and its drain terminal and source terminal are connected to the bit lines BL and NBL, respectively.
  • the bit line precharge circuit 3 is controlled by a bit line precharge control signal NPCG.
  • the bit line precharge control signal NPCG becomes L level, and the P-type MOS transistors MP3A to MP3C are turned on.
  • the bit lines BL and NBL are each precharged to the H level to prepare for the next data write / read operation (active state of the semiconductor memory device) with respect to the memory cell.
  • the peripheral control circuit 20 is an address decoding circuit for controlling the word line driver circuit 2, a control circuit for controlling the bit line precharge circuit 3, and writing / reading data to / from the memory cell 1.
  • FIG. 1 shows a circuit excluding the memory array 10, the word line driver circuit 2, and the bit line precharge circuit 3 in the semiconductor memory device.
  • the power supply VDD is directly supplied to the memory array 10 and the peripheral control circuit 20, and each transistor constituting the memory array 10 and the peripheral control circuit 20 is configured to be driven by the power supply VDD.
  • the word line driver circuit 2 and the bit line precharge circuit 3 are supplied with the internal power supply VDDI from the power supply VDD via the P-type MOS transistor MP1 controlled by the power cut-off signal PD. Each transistor constituting the precharge circuit 3 is driven.
  • the semiconductor memory device performs a normal operation (a state where the power supply VDD is applied to all circuits) will be described.
  • the L level is applied to the power cutoff signal PD, the P-type MOS transistor MP1 is turned on, and the power supply VDD is supplied to the internal power supply VDDI. Therefore, the power supply VDD is supplied to the word line driver circuit 2 and the bit line precharge circuit 3, respectively.
  • the power supply VDD is applied to the memory array 10 and the peripheral control circuit 20 in advance, the power supply VDD is supplied to all the circuits constituting the semiconductor memory device.
  • This state is the same as the power supply state of a general semiconductor memory device, and in this state, it is possible to normally perform data writing and reading operations on the semiconductor memory device.
  • the word line driver circuit 2 outputs all the word lines WL0 to WLx to L level. Also, all the bit lines BL0 to BLy and NBL0 to NBLy are precharged to the H level by the bit line precharge circuit 3.
  • the power supply VDD is applied to the memory cell 1 because the word line WL is at the L level (inactive state), the data stored in the memory cell 1 is kept without being affected by the outside. Can do.
  • the word line WL When the word line WL outputs L level, the H level is applied to the word line control signal NWL, the N-type MOS transistor MN2 is turned on, and the P-type MOS transistor MP2 is turned off. Although the P-type MOS transistor MP2 is off, the internal power supply VDDI (VDD power supply) is applied to the source terminal of the P-type MOS transistor MP2, and thus an off-leakage current flows through the P-type MOS transistor MP2.
  • VDDI VDD power supply
  • the L level is stored in the source terminal of the access transistor A1 and the H level is stored in the source terminal of the access transistor A2.
  • the bit line precharge control signal NPCG becomes L level and the P-type MOS transistors MP3A to MP3C are turned on, so that the bit lines BL and NBL become H level.
  • the source terminal of the access transistor A2 is at the H level
  • the drive transistor D1 is turned on
  • the source terminal of the access transistor A1 is at the L level.
  • the access transistor A1 Since the word line WL is at the L level, the access transistor A1 is turned off, but since the internal power supply VDDI (VDD power supply) is applied from the bit line precharge circuit 3 to the drain terminal of the access transistor A1, the access transistor A1 is accessed. An off-leak current supplied from the bit line precharge circuit 3 flows through the transistor A1.
  • VDDI VDD power supply
  • the bit line precharge circuit 3 supplies the access transistor A2. Off-leakage current will flow.
  • the H level is applied to the power cutoff signal PD, the P-type MOS transistor MP1 is turned off, and the power supply VDD is not supplied to the internal power supply VDDI (floating state).
  • the source terminal of the P-type MOS transistor MP2 is in a floating state, but since the power supply VDD is applied to the peripheral control circuit 20, the word line control signal NWL is applied with the H level. Therefore, since the P-type MOS transistor MP2 is turned off and the N-type MOS transistor MN2 is turned on, all the word lines WL0 to WLx are eventually turned on as in the case where the power is applied to all the circuits of the semiconductor memory device. Output L level.
  • the source terminals of the P-type MOS transistors MP3A to MP3C of the bit line precharge circuit 3 are in a floating state, and the bit lines BL0 to BLy and NBL0 to NBLy have undefined potentials, but all the word lines WL0 to WLx are at the L level. Therefore, the access transistors A1 and A2 of all the memory cells 1 are turned off.
  • the word line WL is at the L level, if the power supply VDD is applied to the memory cell 1, the data stored in the memory cell 1 can be kept without being affected by the outside. Therefore, even if the potentials of the bit lines BL0 to BLy and NBL0 to NBLy are indefinite potential, it is possible to perform the same operation as in the case where the power is applied to all the circuits of the semiconductor memory device.
  • the word line driver circuit 2 and the bit line precharge circuit 3 of the semiconductor memory device are in a state where the power supply VDD is not supplied to the internal power supply VDDI (floating state).
  • the current from the bit line precharge circuit 3 is connected to the drain terminals of the access transistors A1 and A2 constituting the memory cell 1. Is cut off. Therefore, it can be seen that the off-leakage current of the access transistors A1 and A2 is suppressed.
  • the power supply VDD between the word line driver circuit 2 and the bit line precharge circuit 3 of the semiconductor memory device is shut off and when it is not shut off.
  • the same operation can be performed, and further, when the power supply VDD between the word line driver circuit 2 and the bit line precharge circuit 3 of the semiconductor memory device is shut off, the off-leak current can be suppressed, so that the semiconductor memory It can be seen that the device has lower power consumption.
  • the leakage current of the semiconductor memory device excluding the leakage current of the transistor of the memory cell 1 is the leakage current between the word line driver circuit 2 and the bit line precharge circuit 3. Occupies the majority. Since this embodiment is configured to cut off only the power supply VDD of the word line driver circuit 2 and the bit line precharge circuit 3, it can be seen that the leakage current can be suppressed very effectively.
  • the load of the internal power supply VDDI can be configured very lightly compared to the case where the power supply of the entire peripheral circuit is cut off. Therefore, it is clear that the power recovery time until the semiconductor memory device shifts from the standby state to the normal operation is higher than that when the power to the entire peripheral circuit is shut off.
  • the load of the internal power supply VDDI can be configured very lightly compared to the case where the power supply of the entire peripheral circuit is cut off. Therefore, the transistor drive capability (transistor channel width) of the power shut-off switch element (P-type MOS transistor MP1 in FIG. 1) is such that the power supply of the entire peripheral circuit as in Patent Document 1 or Patent Document 2 is shut off. Obviously, it may be set smaller as compared to. That is, the area of the semiconductor memory device can be configured to be smaller.
  • the word line WL can be controlled to the L level even when the power supply VDD of the word line driver circuit 2 is cut off, the word line switching element as in Patent Document 2 is unnecessary, and the semiconductor memory device The area can be made smaller. This effect can be obtained regardless of whether the power supply to the bit line precharge circuit 3 is cut off by the switch element (P-type MOS transistor MP1).
  • FIG. 5 is a diagram showing another example of a specific configuration of the bit line precharge circuit 3 of FIG.
  • the bit line precharge circuit 3 'shown in FIG. 5 includes P-type MOS transistors MP3A to MP3C and an OR circuit OR1.
  • a bit line precharge control signal NPCG, a power cut-off signal PD, and a power supply VDD are input to the bit line precharge circuit 3 '. Further, the bit line precharge circuit 3 'is connected to the bit lines BL and NBL.
  • the gate terminals of the P-type MOS transistors MP3A and MP3B are based on the output signal (power cutoff signal PD (first control signal)) of the OR circuit OR1 controlled by the bit line precharge control signal NPCG and the power cutoff signal PD. Control signal), its drain terminal is connected to the bit lines BL and NBL, and its source terminal is connected to the power supply VDD.
  • An output signal of the OR circuit OR1 is connected to the gate terminal of the P-type MOS transistor MP3C, and its drain terminal and source terminal are connected to the bit lines BL and NBL, respectively.
  • the bit line precharge circuit 3 'shown in FIG. 5 differs from the bit line precharge circuit 3 shown in FIG. 4 in that the power supply VDD is directly applied to the source terminals of the P-type MOS transistors MP3A and MP3B.
  • the gate terminals of the MOS transistors MP3A to MP3C are controlled by the output signal of the OR circuit OR1 of the bit line precharge control signal NPCG and the power cutoff signal PD.
  • bit line precharge control circuit 3 'of FIG. 5 performs the same operation as the bit line precharge circuit 3 of FIG.
  • bit line precharge control circuit 3 'of FIG. 5 performs the same operation as the bit line precharge circuit 3 of FIG.
  • the H level is applied to the power cutoff signal PD.
  • bit line precharge circuit 3 ′ in FIG. 5 since the power supply VDD is directly applied to the source terminals of the P-type MOS transistors MP3A and MP3B, the power is supplied to the bit line precharge circuit 3 as shown in FIG. The power supply VDD is not shut off. However, since the H level is applied to the power cutoff signal PD, the output signal of the OR circuit OR1 becomes the H level regardless of the input of the bit line precharge control signal NPCG, and all the P-type MOS transistors MP3A to MP3C Turns off.
  • bit lines BL0 to BLy and NBL0 to NBLy are indefinite potentials (floating state), and the drain terminals of the access transistors A1 and A2 constituting the memory cell 1 are connected to the bit line precharge circuit 3 ′ shown in FIG. It can be seen that the off-leakage current of the access transistors A1 and A2 is suppressed.
  • the power supply VDD of the word line driver circuit 2 and the bit line precharge circuit 3 is cut off, whereas in the present embodiment, the power supply VDD of the bit line precharge circuit 3 ′ is cut off. Only the power supply VDD of the word line driver circuit 2 is cut off without being cut off. Therefore, since the load of the internal power supply VDDI is lighter than that in the first embodiment, the power recovery time until the semiconductor memory device shifts from the standby state to the normal operation is faster than that in the first embodiment.
  • the driving capability (transistor channel width) of the transistor of the power shut-off switch element is the same as that of the first embodiment. Therefore, the area of the semiconductor memory device can be made smaller.
  • FIG. 6 is a configuration diagram of the semiconductor memory device according to the third embodiment of the present invention.
  • the semiconductor memory device shown in FIG. 6 has a configuration in which an input circuit 4 is added to the configuration shown in FIG.
  • the input circuit 4 receives the address signal AD and the data signal DI, and the output of the input circuit 4 is input to the peripheral control circuit 20.
  • Other configurations are the same as those in FIG.
  • An address signal AD, a data signal DI, etc. (first input signal) are input to the semiconductor memory device, a memory cell 1 corresponding to the input address signal AD is selected, and the selected memory cell 1 is selected. On the other hand, data of the data signal DI is written.
  • the input signal (address signal AD, data signal DI, etc.) is supplied between the power supply VDD and the ground power supply.
  • the input signal (address signal AD, data signal DI, etc.) is supplied between the power supply VDD and the ground power supply.
  • a through current flows between the power source VDD of the CMOS inverter and the ground power source, resulting in an increase in power consumption.
  • FIG. 7 is an example of a specific circuit configuration of the input circuit 4 of FIG.
  • the input circuit 4 shown in FIG. 7 includes a P-type MOS transistor MP4 and N-type MOS transistors MN4 and MN5.
  • the input circuit 4 receives an address signal AD, a power cutoff signal PD, and an internal power supply VDDI.
  • An IAD output signal is output from the input circuit 4.
  • the internal power supply VDDI is connected to the source terminal of the P-type MOS transistor MP4.
  • the P-type MOS transistor MP4 and the N-type MOS transistor MN4 constitute an inverter.
  • the input signal AD is connected to the input of the inverter, and the output signal IAD of the input circuit 4 is output.
  • An N-type MOS transistor MN5 is connected between the output signal IAD of the input circuit 4 and the ground power supply, and a power cutoff signal PD is connected to the gate terminal thereof.
  • the power shutoff signal PD becomes H level,
  • the power supply VDD is not supplied to the internal power supply VDDI (floating state). Therefore, even if an input signal (address signal AD, data signal DI, etc.) (first input signal) is input at an intermediate potential (undefined state) between the power supply VDD and the ground power supply, a through current is passed through the inverter. Not flowing.
  • the output signal IAD of the input circuit 4 is in a high impedance state, and in order to prevent a through current in the next-stage circuit that receives the output signal of the input circuit 4, an N-type MOS transistor is supplied with the power cutoff signal PD. MN5 (low impedance element) is turned on, and the output signal IAD of the input circuit 4 is fixed at L level (low impedance state).
  • MN5 low impedance element
  • the output signal IAD of the input circuit 4 is fixed at L level (low impedance state).
  • the inverted signal of the power shutdown signal PD is input to the input circuit 4
  • the power shutdown signal is provided between the power VDD and the output signal IAD of the input circuit 4 instead of the N-type MOS transistor MN5. What is necessary is just to connect the P-type MOS transistor which connected the inversion signal of PD to the gate terminal.
  • the P-type MOS transistor is turned on by the inverted signal of the power cutoff signal PD, and the output signal IAD of the input
  • FIG. 8 shows another example of the specific circuit configuration of the input circuit 4 shown in FIG.
  • the input signal (address signal AD, data signal DI, etc.) is between the power supply VDD and the ground power supply.
  • the input circuit 4 ′ shown in FIG. Includes a CMOS NOR circuit NOR1 that receives the address signal AD and the power cutoff signal PD and outputs the output signal IAD of the input circuit 4 ′.
  • the CMOS NOR circuit NOR1 is supplied with a power supply VDD.
  • CMOS NOR circuit NOR1 In the case of the CMOS NOR circuit NOR1, if one input (power cutoff signal PD) is at H level, the output is determined irrespective of the other input (address signal AD), and the other input (address signal). Even when the potential of (AD) is input at an intermediate potential (undefined state) between the power supply VDD and the ground power supply, no through current flows. That is, it is clear that the same effect as the configuration shown in FIG. 7 can be obtained.
  • FIG. 9 shows still another example of the specific circuit configuration of the input circuit 4 shown in FIG.
  • CMOS NAND circuit NAND1 may be used instead of the CMOS NOR circuit NOR1 shown in FIG.
  • the CMOS NAND circuit NAND1 is supplied with a power supply VDD.
  • CMOS NAND circuit NAND1 In the case of the CMOS NAND circuit NAND1, if one input (inverted signal NPD of the power shut-off signal) is L level, the output is determined regardless of the other input (address signal AD), and the other input Even when the potential of the (address signal AD) is input at an intermediate potential (undefined state) between the power supply VDD and the ground power supply, the through current does not flow. That is, it is obvious that the same effect as the configuration of FIG. 7 or FIG. 8 can be obtained.
  • the off-leakage current of a MOS transistor constituting a semiconductor memory device becomes smaller as the channel length of the transistor is increased. Further, the thicker the gate oxide film pressure of the MOS transistor, the smaller the off-leakage current.
  • the off-leakage current can also be reduced by increasing the impurity concentration injected into the diffusion region of the MOS transistor and increasing the absolute value of the threshold voltage of the transistor. Furthermore, a reverse bias is applied to the substrate power supply of the MOS transistor (if it is a P-type MOS transistor, a voltage higher than that applied to the source terminal is applied to the substrate, and if it is an N-type MOS transistor, it is applied to the source terminal.
  • the off-leakage current can be reduced even when a voltage equal to or lower than a predetermined voltage is applied to the substrate.
  • the P-type MOS transistor MP1 for shutting off the power supply VDD and the internal power supply VDDI is also at the time of power shutoff (the power shutoff signal PD becomes H level and the P-type MOS transistor MP1 is turned off. State) has an off-leakage current.
  • the channel lengths of transistors having the same polarity in the circuit portion excluding the memory cell 1 are generally designed to have the same length.
  • the P length constituting the word line driver circuit 2 is designed. If the channel length of the P-type MOS transistor MP1 is made longer than the channel length of the P-type MOS transistor MP2, the off-leak current of the P-type MOS transistor MP1 can be suppressed, and the power consumption of the semiconductor memory device can be reduced.
  • the gate oxide film thicknesses of MOS transistors having the same polarity are generally formed with the same thickness.
  • a P-type MOS transistor constituting the word line driver circuit 2 is used. If the gate oxide film pressure of the P-type MOS transistor MP1 is made thicker than the gate oxide film thickness of the MP2, the off-leak current of the P-type MOS transistor MP1 can be suppressed, and the power consumption of the semiconductor memory device can be reduced.
  • the impurity concentration injected into the diffusion region of the MOS transistor of the same polarity formed in the region excluding the memory array 10 is generally the same impurity concentration.
  • the impurity concentration injected into the diffusion region of the P-type MOS transistor MP1 is made higher than the impurity concentration injected into the diffusion region of the P-type MOS transistor MP2 constituting the line driver circuit 2, so that the absolute threshold voltage of the MOS transistor is increased. If the value is increased, the off-leakage current of the P-type MOS transistor MP1 can be suppressed, and the power consumption of the semiconductor memory device can be reduced.
  • the same potential is generally applied to all substrate power supplies of MOS transistors having the same polarity.
  • a P-type MOS transistor MP2 constituting the word line driver circuit 2 is used. If a potential equal to or higher than that of the substrate power source is applied to the substrate power source of the P-type MOS transistor MP1, the off-leak current of the P-type MOS transistor MP1 can be suppressed, and the power consumption of the semiconductor memory device can be reduced.
  • the transistor constituting the word line driver circuit 2 has been described as an example. However, it is obvious that other transistors constituting the semiconductor memory device have the same effect.
  • FIG. 10 is a diagram showing an example of a specific configuration in the case where the P-type MOS transistor MP1 which is the power shut-off switch element in FIG. 1 is replaced with an N-type MOS transistor.
  • the configuration shown in FIG. 10 includes an N-type MOS transistor MN1 and a level shift circuit 5. To the level shift circuit 5, the PD receives a power cut-off signal.
  • the N-type MOS transistor MN1 has a power supply VDD connected to its source terminal and an internal power supply VDDI connected to its drain terminal.
  • the level shift circuit 5 receives the power cutoff signal PD and outputs the inverted level of the power cutoff signal PD to the gate terminal of the N-type MOS transistor MN1. At this time, if the power cutoff signal PD is at the L level, an H level that is voltage-converted to a potential equal to or higher than the potential of the power supply VDD is output.
  • the H level is applied to the gate terminal of the N-type MOS transistor MN1, the N-type MOS transistor MN1 is turned on, and the power supply VDD is the internal power supply. Supplied to VDDI. If the H level is applied to the power cut signal PD (the power is cut off), the L level is applied to the gate terminal of the N-type MOS transistor MN1, the N-type MOS transistor MN1 is turned off, and the internal power supply VDDI is turned on. The power supply VDD is not supplied (floating state).
  • N-type MOS transistor in order to output the same potential as the potential applied to the source terminal (power supply VDD) to the drain terminal (internal power supply VDDI), apply to the source terminal with respect to the gate terminal of the N-type MOS transistor.
  • a potential obtained by adding the threshold voltage of the N-type MOS transistor to the applied potential may be applied.
  • the level shift circuit 5 capable of converting the output of the input signal and outputting it is inserted before the N-type MOS transistor MN1.
  • the level shift circuit 5 is not necessary if the configuration is such that a voltage equal to or higher than the power supply VDD is supplied in advance as the power cutoff signal PD.
  • the driving capability of an N-type MOS transistor is higher in the driving capability of a P-type MOS transistor and the driving capability of an N-type MOS transistor, which are configured with the same channel width and channel length. Therefore, when the P-type MOS transistor and the N-type MOS transistor are configured to have the same driving capability, the N-type MOS transistor can be configured with a smaller area.
  • the area of the semiconductor memory device can be configured to be smaller when the power shut-off switching element is configured by an N-type MOS transistor.
  • the off-leakage current of the MOS transistor constituting the semiconductor memory device becomes smaller as the channel length of the transistor is increased. Further, the thicker the gate oxide film pressure of the MOS transistor, the smaller the off-leakage current.
  • the off-leakage current can also be reduced by increasing the impurity concentration injected into the diffusion region of the MOS transistor and increasing the absolute value of the threshold voltage of the transistor. Furthermore, even if a reverse bias is applied to the substrate power supply of the MOS transistor, the off-leakage current can be reduced.
  • the N-type MOS transistor MN1 for cutting off the power supply VDD and the internal power supply VDDI is also in a power-off state (a state where the power-off signal PD is at H level and the N-type MOS transistor MN1 is turned off). Off-leakage current is flowing.
  • the channel lengths of transistors having the same polarity in the circuit portion excluding the memory cell 1 are generally designed to be the same length.
  • N constituting the word line driver circuit 2 is designed. If the channel length of the N-type MOS transistor MN1 is made longer than the channel length of the N-type MOS transistor MN2, the off-leak current of the N-type MOS transistor MN1 can be suppressed, and the power consumption of the semiconductor memory device can be reduced.
  • MOS transistors having the same polarity are generally formed with the same gate oxide film thickness.
  • an N-type MOS transistor constituting the word line driver circuit 2 is used. If the gate oxide film pressure of the N-type MOS transistor MN1 is made thicker than the gate oxide film thickness of the MN2, the off-leak current of the N-type MOS transistor MN1 can be suppressed, and the power consumption of the semiconductor memory device can be reduced.
  • the impurity concentration injected into the diffusion region of the MOS transistor of the same polarity formed in the region excluding the memory array 10 is generally the same impurity concentration.
  • the impurity concentration injected into the diffusion region of the N-type MOS transistor MN1 can be made higher than the impurity concentration injected into the diffusion region of the N-type MOS transistor MN2 constituting the line driver circuit 2, thereby raising the threshold voltage of the MOS transistor.
  • the off-leak current of the N-type MOS transistor MN1 can be suppressed, and the power consumption of the semiconductor memory device can be reduced.
  • the same potential is generally applied to all substrate power sources of MOS transistors having the same polarity.
  • an N-type MOS transistor MN2 constituting the word line driver circuit 2 is used. If a potential equal to or lower than that of the substrate power supply is applied to the substrate power supply of the N-type MOS transistor MN1, the off-leakage current of the N-type MOS transistor MN1 can be suppressed, and the power consumption of the semiconductor memory device can be reduced.
  • the transistors constituting the word line driver circuit have been described as an example. However, it is obvious that other transistors constituting the semiconductor memory device have the same effect.
  • FIG. 11A and FIG. 11B are diagrams showing a supply location of the power shut-off switch element of the word line driver circuit according to the sixth embodiment of the present invention.
  • FIG. 11A shows a P-type MOS transistor MP1 which is a switching element for power supply cutoff of the word line driver circuit 2, and word lines WL0 to WL0 which are outputs of the word line driver circuit 2 and the word line driver circuit 2 from the configuration of FIG. It is the figure which extracted WLx, power supply VDD, and internal power supply VDDI. Further, the configuration shown in FIG. 11A includes a wiring resistance R1 of the internal power supply VDDI.
  • FIG. 11B is a configuration in which a P-type MOS transistor MP1B, which is a switch element for cutting off the power of the word line driver circuit 2, is added to the side of the word line driver circuit 2 that outputs the word line WL0 to the configuration of FIG. 11A. is there.
  • the configuration shown in FIG. 11B includes a wiring resistance R1 of the internal power supply VDDI.
  • the P-type MOS transistor MP1B has a gate terminal connected to the power cutoff signal PD, a source terminal connected to the power supply VDD, and a drain terminal connected to the internal power supply VDDI. Perform the same operation.
  • FIG. 11A The difference between FIG. 11A and FIG. 11B is whether the power supply from the power supply VDD to the internal power supply VDDI is performed from one place or from two places.
  • the voltage drop caused by the wiring resistance R1 of the internal power supply VDDI is the power supply of the word line driver circuit 2 that outputs the word line WLx closest to the power supply location.
  • the voltage drop at the terminal is the smallest, and conversely, the voltage drop at the power supply terminal of the word line driver circuit 2 that outputs the word line WL0 that is farthest from the power supply location is the smallest. large.
  • the restoration of the word line driver circuit 2 that outputs the word line WL0 that is farthest from the power supply location is the slowest.
  • FIG. 12 is a layout diagram showing the arrangement of the word line driver circuit 2 and the power shut-off switch element in the semiconductor memory device.
  • the layout diagram of the semiconductor memory device shown in FIG. 12 includes a word line driver circuit 2, a substrate power supply region 6 for memory cells, a switch element arrangement region 7 for power cutoff, and a memory array 10.
  • substrate power supply regions 6 for supplying substrate power of the memory cells 1 constituting the memory array 10 are arranged in the memory array 10 at regular intervals, and the word line driver circuit 2 is , Arranged adjacent to the memory array 10.
  • a vacant area (power cutoff switch element arrangement area 7) is generated at a location adjacent to the substrate power supply area 6.
  • a switching element for power cutoff is arranged in this empty area, that is, if the switching element is arranged adjacent to the substrate power supply area 6 of the memory cell, there is no increase in the area of the semiconductor memory device.
  • the area of the apparatus can be reduced.
  • the configuration for the word line driver circuit 2 is shown. However, if the same configuration is applied to the bit line precharge circuit 3, the same effect as that of the word line driver circuit 2 is obtained. It is clear that is obtained.
  • FIG. 11B shows a configuration in which two switch elements are arranged around the word line driver circuit 2, but two switch elements are arranged in the peripheral control circuit 20 or around the bit line precharge circuit 3. Since the diagram showing the configuration is the same, it is omitted.
  • FIG. 13 is a diagram showing another example of the specific configuration (FIG. 2) of the memory cell 1 of FIG.
  • the memory cell 1 ′ shown in FIG. 13 includes access transistors A 1 and A 2, drive transistors D 1 and D 2, and load transistors L 1 and L 2.
  • the memory cell 1 ' is connected to the word line WL, the bit lines BL and NBL, and the power supply VDD.
  • a substrate power source (first substrate power source) VDDB is connected to the substrates of the load transistors L1, L2, and a substrate power source (second substrate power source) VSSB is connected to the access transistors A1, A2 and the drive transistors D1, D2. Is done.
  • the substrate power supply VDDB of the load transistors L1 and L2 which are P-type MOS transistors
  • the substrate power supply VSSB of the access transistors A1 and A2 and drive transistors D1 and D2 which are N-type MOS transistors. The only difference is that they can be controlled independently.
  • the operation of the memory cell 1 'in FIG. 13 is the same as that of the memory cell 1 in FIG.
  • the off-leakage current of a MOS transistor constituting a semiconductor memory device is applied with a reverse bias applied to the substrate power supply of the MOS transistor (for a P-type MOS transistor, a voltage equal to or higher than the voltage applied to the source terminal).
  • the off-leakage current can be reduced by applying a voltage equal to or lower than the voltage applied to the source terminal to the substrate.
  • the off-leakage current of the load transistors L1 and L2 can be suppressed, and the semiconductor memory device can be reduced. Power consumption can be reduced.
  • the substrate power supply VSSB of the access transistors A1 and A2 and the drive transistors D1 and D2, which are N-type MOS transistors, is equal to or lower than the ground power supply (the power supply applied to the source terminals of the drive transistors D1 and D2).
  • the ground power supply the power supply applied to the source terminals of the drive transistors D1 and D2.
  • the same or higher potential than the power supply VDD is applied to the substrate power supply VDDB of the load transistors L1 and L2 which are P-type MOS transistors, and the access transistors A1 and A2 and drive transistors which are N-type MOS transistors. It is not necessary to apply the same or lower potential as the ground power supply to the substrate power supply VSSB of D1 and D2, and the substrate power supply VDDB of the load transistors L1 and L2, which are P-type MOS transistors, is equal to or higher than the power supply VDD. Either apply a potential or apply a potential equal to or lower than the ground power supply to the substrate power supply VSSB of the access transistors A1 and A2 and the drive transistors D1 and D2 which are N-type MOS transistors. Also good.
  • the method of switching the substrate power supply of the memory cell 1 ′ includes, for example, providing two switch elements (P-type MOS transistors) controlled by a power cut-off signal PD and an inverted signal of the power cut-off signal PD. Is connected to the substrate power supply VDDB having the same or higher potential as the power supply VDD, and the power supply VDD is connected to the input of the other switch element. The output of each switch element is connected in common, and the output of the switch element is connected to the substrate power supply of the load transistors L1 and L2 of the memory cell 1 '.
  • P-type MOS transistors P-type MOS transistors
  • the switch element P-type MOS transistor on the side connected to the power supply VDD is turned on and the load transistor L1 of the memory cell 1 ′ is turned on.
  • the power supply VDD is applied to the L2 substrate power supply.
  • the switch element connected to the substrate power supply VDDB is turned on.
  • the substrate power supply VDDB may be applied to the substrate power supplies of the load transistors L1 and L2 of the memory cell 1 ′.
  • switch elements N-type MOS transistors controlled by the power cutoff signal PD and the inverted signal of the power cutoff signal PD are provided, and the input of one switch element is equal to or lower than the ground power supply.
  • a substrate power supply VSSB which is a potential, is connected, and a ground power supply is connected to the input of the other switch element.
  • the output of each switch element is connected in common, and the output of the switch element is connected to the substrate power supply of the access transistors A1, A2 and the drive transistors D1, D2 of the memory cell 1 '.
  • power supply cutoff signal PD is at L level (when the semiconductor memory device performs normal operation), the switch element (N-type MOS transistor) connected to the ground power supply is turned on, and access transistor A1 of memory cell 1 ′ is turned on. , A2 and the ground power supply are applied to the substrate power supplies of the drive transistors D1 and D2.
  • the power shutoff signal PD is at H level (when the power supply to the word line driver circuit 2 and the bit line precharge circuit 3 of the semiconductor memory device is shut off)
  • the switch element on the side connected to the substrate power supply VSSB is turned on.
  • the substrate power supply VSSB may be applied to the substrate power supplies of the access transistors A1 and A2 and the drive transistors D1 and D2 of the memory cell 1 ′.
  • the reverse bias is applied to the substrate power supply of the memory cell 1 ′ only when the power supply VDD of the word line driver circuit 2 and the bit line precharge circuit 3 of the semiconductor memory device is cut off.
  • the power supply VDD between the word line driver circuit 2 and the bit line precharge circuit 3 of the semiconductor memory device is shut off without lowering the performance of the semiconductor memory device during normal operation, lower power consumption is achieved.
  • a semiconductor memory device that can be realized is realized.
  • the word line WL is at L level and the access transistors A1 and A2 are Both are off. Therefore, as long as the power supply VDD is continuously supplied to the source terminals of the load transistors L1 and L2 of the memory cell 1 ′, the data stored in the flip-flop is not affected by the outside and holds the same stored data. Is in a state to continue.
  • the load transistor L1 and the drive transistor D1 constitute an inverter, and the input / output terminals of each inverter are connected to form a flip-flop. Keep the memory.
  • two switch elements P-type MOS transistors controlled by a power shut-off signal PD and an inverted signal of the power shut-off signal PD are provided, and the potential of the one switch element is equal to or lower than the power supply VDD.
  • the output of each switch element is connected in common, and the output of the switch element is connected to the source terminals of the load transistors L1 and L2 of the memory cell 1 '.
  • the switch element (P-type MOS transistor) connected to the power supply VDD is turned on, and the power supply VDD is supplied to the memory cell 1 ′. Applied. If the power shutdown signal PD is at H level (when the power supply VDD of the word line driver circuit 2 and the bit line precharge circuit 3 of the semiconductor memory device is shut off), the switch element connected to the power supply VDD2 is turned on. Thus, the power supply VDD2 having the same potential as or lower than the power supply VDD is applied to the memory cell 1 ′.
  • the semiconductor memory As described above, if the power supply applied to the memory cell 1 ′ is reduced when the power supply VDD of the word line driver circuit 2 and the bit line precharge circuit 3 of the semiconductor memory device is cut off, the semiconductor memory The power consumption of the apparatus can be reduced.
  • the case of controlling the substrate power of the load transistors L1 and L2 of the memory cell 1 ′ and the substrate power of the access transistors A1 and A2 and the drive transistors D1 and D2 has been described.
  • the same effect can be obtained even when the substrate power source of the P-type MOS transistor and the substrate power source of the N-type MOS transistor constituting the peripheral control circuit 20 in FIG.
  • the off-leakage current of a MOS transistor constituting a semiconductor memory device is applied with a reverse bias applied to the substrate power supply of the MOS transistor (for a P-type MOS transistor, a voltage equal to or higher than the voltage applied to the source terminal).
  • the off-leakage current can be reduced by applying a voltage equal to or lower than the voltage applied to the source terminal to the substrate.
  • the peripheral control is performed.
  • the off-leakage current of the P-type MOS transistor constituting the circuit 20 can be suppressed, and the power consumption of the semiconductor memory device can be reduced.
  • a ground power supply (applied to the source terminal of the N-type MOS transistor) is applied to the substrate power supply (fourth substrate power supply) (for example, the substrate power supply VSPB) of the N-type MOS transistor constituting the peripheral control circuit 20. If a potential equal to or lower than that of the power source is applied, the off-leak current of the N-type MOS transistor constituting the peripheral control circuit 20 can be suppressed, and the power consumption of the semiconductor memory device can be reduced.
  • the method of switching the substrate power supply of the MOS transistors constituting the peripheral control circuit 20 includes, for example, providing two switch elements (P-type MOS transistors) controlled by a power cutoff signal PD and an inverted signal of the power cutoff signal PD.
  • the substrate power supply VDPB having the same potential as or higher than the power supply VDD is connected to the input of one switch element, and the power supply VDD is connected to the input of the other switch element.
  • the output of each switch element is connected in common, and the substrate power supply of the P-type MOS transistor constituting the peripheral control circuit 20 is connected to the output of the switch element.
  • the switch element (P-type MOS transistor) on the side connected to the power supply VDD is turned on, and P constituting the peripheral control circuit 20
  • the power supply VDD is applied to the substrate power supply of the MOS transistor.
  • the power shutoff signal PD is at H level (when the power supply VDD of the word line driver circuit 2 and the bit line precharge circuit 3 of the semiconductor memory device is shut off)
  • the switch element connected to the substrate power supply VDPB is turned on. Then, the substrate power supply VDPB may be configured to be applied to the substrate power supply of the P-type MOS transistor constituting the peripheral control circuit 20.
  • switch elements N-type MOS transistors controlled by the power cutoff signal PD and the inverted signal of the power cutoff signal PD are provided, and the input of one switch element is equal to or lower than the ground power supply.
  • a substrate power supply VSPB which is a potential, is connected, and a ground power supply is connected to the input of the other switch element.
  • the output of each switch element is connected in common, and the substrate power supply of the N-type MOS transistor constituting the peripheral control circuit 20 is connected to the output of the switch element.
  • power supply cutoff signal PD is at L level (when the semiconductor memory device performs normal operation), the switch element (N-type MOS transistor) on the side connected to the ground power supply is turned on, and N constituting peripheral control circuit 20 A ground power supply is applied to the substrate power supply of the MOS transistor.
  • the power shutdown signal PD is at H level (when the power supply VDD of the word line driver circuit 2 and the bit line precharge circuit 3 of the semiconductor memory device is shut off)
  • the switch element on the side connected to the substrate power supply VSPB is turned on. Then, the substrate power supply VSPB may be applied to the substrate power supply of the N-type MOS transistor constituting the peripheral control circuit 20.
  • the reverse bias is applied to the substrate power supply of the MOS transistor constituting the peripheral control circuit 20 only when the power supply VDD of the word line driver circuit 2 and the bit line precharge circuit 3 of the semiconductor memory device is cut off.
  • the power VDD of the word line driver circuit 2 and the bit line precharge circuit 3 of the semiconductor memory device is cut off, the power applied to the memory cell 1 ′ is lowered. It is obvious that the power consumption of the semiconductor memory device can be further suppressed if configured as described above.
  • the first power source connected to the memory cell 1 ' is controlled to a voltage equal to or lower than the voltage when the switch element is turned on.
  • the power consumption can be further controlled.
  • FIG. 14 is a configuration diagram of a semiconductor integrated circuit according to Embodiment 9 of the present invention.
  • the semiconductor integrated circuit 100 shown in FIG. 14 includes semiconductor memory devices 30 and 31, and other semiconductor memory devices 40 and 41, and the semiconductor integrated circuit 100 is supplied with a power supply VDD.
  • the semiconductor integrated circuit 100 is equipped with a plurality of semiconductor memory devices 30, 31, 40, 41 to which a power supply VDD is supplied. These semiconductor memory devices 30, 31, and 40, 41 are respectively shown in FIG. The same operation as that of the semiconductor memory device 1 is performed.
  • the absolute value of the threshold voltage of the transistors constituting the semiconductor memory devices 40 and 41 is set higher than the absolute value of the threshold voltage (Vt) of the transistors constituting the semiconductor memory devices 30 and 31.
  • Vt threshold voltage
  • the semiconductor memory devices 30 and 31 are referred to as semiconductor memory devices configured with low Vt transistors, and the other semiconductor memory devices 40 and 41 are referred to as semiconductor memory devices configured with high Vt transistors.
  • the off-leakage current of a MOS transistor that constitutes a semiconductor memory device decreases as the absolute value of the threshold voltage of the transistor increases. Therefore, the semiconductor memory devices 40 and 41 configured with high Vt transistors consume less power than the semiconductor memory devices 30 and 31 configured with low Vt transistors.
  • the semiconductor memory devices 40 and 41 composed of high Vt transistors need to shut off the word line driver circuit 2 and the bit line precharge circuit 3 of the semiconductor memory device as shown in FIG. Very low. Therefore, it is more effective to delete the power shut-off switch element (P-type MOS transistor MP1 in FIG. 1) to reduce the area of the semiconductor memory devices 40 and 41, and as a result, to reduce the area of the semiconductor integrated circuit 100. It can be said that.
  • the semiconductor memory device constituted by two types of Vt transistors is mixedly mounted in the semiconductor integrated circuit.
  • the semiconductor memory device constituted by two or more types of Vt transistors is integrated in the semiconductor integrated circuit. Even when embedded in a circuit, if a semiconductor integrated circuit is configured by applying the same concept as described above, it is clear that both low power consumption and small area of the semiconductor integrated circuit can be achieved. It is.
  • FIG. 15 is a configuration diagram of a semiconductor integrated circuit according to the tenth embodiment of the present invention.
  • a semiconductor integrated circuit 101 shown in FIG. 15 includes semiconductor memory devices 50 and 51 and a P-type MOS transistor MP50.
  • a power cutoff signal PD is input to the gate of the P-type MOS transistor MP50.
  • Internal power supply VDDI and power supply VDD are connected to semiconductor memory devices 50 and 51.
  • the P-type MOS transistor (switch element) MP50 is controlled by a power shut-off signal PD, the power supply VDD is connected to the source terminal, the internal power supply VDDI is connected to the drain terminal, and the internal power supply VDDI is supplied to the semiconductor memory devices 50 and 51, respectively. Is done.
  • Each of the semiconductor memory devices 50 and 51 is configured by removing the power shut-off switch element (P-type MOS transistor MP1) controlled by the power shut-off signal PD from the semiconductor memory device shown in FIG.
  • FIG. 15 shows a configuration in which one switch element (P-type MOS transistor MP50) for power shutdown controlled by the power shutdown signal PD is provided in the semiconductor integrated circuit 101.
  • the semiconductor integrated circuit 101 is configured such that a single switch element MP50 can simultaneously control the power supply VDD of the word line driver circuit 2 and the bit line precharge circuit 3 of all the semiconductor memory devices 50 and 51. is there.
  • FIG. 16 is another configuration diagram of the semiconductor integrated circuit according to the tenth embodiment of the present invention.
  • the semiconductor integrated circuit 101 shown in FIG. 16 includes semiconductor memory devices 50 and 51 and an external application terminal 200. Internal power supply VDDI and power supply VDD are supplied to semiconductor memory devices 50 and 51 from external application terminal 200.
  • a switch element (P-type MOS transistor MP50) is arranged in the semiconductor integrated circuit 101, and the word line driver circuit 2 and the bit line precharge circuit of the semiconductor memory devices 50 and 51 are controlled by controlling the switch element. 3 power supply shut-off control is implemented.
  • the switch element (P-type MOS transistor MP50) is deleted from the configuration in FIG.
  • the internal power supply VDDI (the potential of the power supply VDD and the potential of the power supply VDD) supplied from the outside of the semiconductor integrated circuit 101 to the word line driver circuit 2 and the bit line precharge circuit 3 of the semiconductor memory devices 50 and 51 via the external application terminal 200. In this example, whether or not an equivalent second power source is supplied is controlled.
  • a control signal for selecting whether the semiconductor memory device is in a standby state or not is input to the semiconductor memory device. For example, if the chip enable signal is L level, the semiconductor memory device is in a normal operation state, and if the chip enable signal is H level, the semiconductor memory device is in a standby state.
  • the power cut-off signal PD described above sets the power cut-off signal PD to the H level when the semiconductor memory device is in a standby state, and sets the power supply VDD of the word line driver circuit 2 and the bit line precharge circuit 3 of the semiconductor memory device. On the contrary, when the semiconductor memory device performs a normal operation, the power shut-off signal PD is set to the L level so that the power VDD is supplied to all the circuits.
  • control of the power cutoff signal PD can be substituted by the chip enable signal input to the semiconductor memory device.
  • the control signal input to the semiconductor memory device can be reduced, and the control of the semiconductor memory device can be simplified.
  • the semiconductor memory device of the present invention cuts off the power supply of only a specific circuit that occupies most of the leakage current during standby in the semiconductor memory device. This has the effect of effectively suppressing the leakage current in the state, and is useful as a circuit for realizing low power consumption, such as a semiconductor memory device and a semiconductor integrated circuit.

Abstract

　半導体記憶装置は、ワード線とビット線に接続したデータの記憶保持を行なうメモリセルと、ワード線接続されたワード線ドライバ回路と、ビット線に接続したビット線プリチャージ回路と、周辺制御回路とにより構成される。メモリセルと周辺制御回路とには第１の電源ＶＤＤが接続され、ワード線ドライバ回路２とビット線プリチャージ回路３とには、第１の制御信号ＰＤによって制御されるスイッチ素子ＭＰ１を介して第１の電源ＶＤＤが接続される。面積増加を少なく制限しつつ、待機時のリーク電流を効果的に抑制する。

Description

半導体記憶装置
　本発明は、データの記憶保持を行うメモリセルを備えた半導体記憶装置に関する。特に、半導体記憶装置中の特定の回路の電源を遮断することによって、半導体記憶装置の消費電力を抑制する技術に関する。
　近年、半導体プロセスの微細化が進み、半導体記憶装置を構成するトランジスタのリーク電流が増加し、消費電力の増大が問題になっている。
　半導体記憶装置が待機状態のとき、メモリセルに記憶したデータを保持したまま、消費電力を抑制する方法が、特許文献１に開示されている。特許文献１では、メモリセルの電源を供給したまま、周辺回路の電源を全て遮断することにより、リーク電流を低減して、消費電力を抑制している。しかし、特許文献１では、周辺回路の電源を全て遮断するため、ワード線がフローティング状態になってしまう。このため、周辺回路の電源を遮断するための電源スイッチのスイッチングノイズ等の影響によって、フローティング状態のワード線の電位が変化してしまい、その結果、メモリセルの記憶データが破壊されてしまうという問題がある。
　特許文献２は、上記特許文献１の問題を解決した構成を提案しており、周辺回路の電源遮断時に、ワード線をローインピーダンスに固定するためのワード線スイッチを追加している。
　また、半導体記憶装置が待機モードのときに、消費電力を抑制する別の方法が、特許文献３に開示されている。特許文献３では、半導体記憶装置が待機モードの時（メモリセルへのアクセス頻度が通常モードでのアクセス頻度の１０％以下になる期間）において、ビット線をプリチャージするためのビット線プリチャージ回路を制御して、ビット線をフローティング状態にすることにより、ビット線プリチャージ回路のリーク電流を低減して、消費電力を抑制している。
特開昭６１－１１５２９５号公報 特開２０００－２９８９８７号公報（図１等） 特開２００１－３４４９７９号公報（段落[００７０]、図１等）
　特許文献１及び特許文献２の技術では、半導体記憶装置が待機状態のときには、メモリセルを除く、周辺回路全体の電源を遮断しているため、その半導体記憶装置の待機状態（周辺回路の電源が遮断されている状態）から、通常動作状態（データの読み書きが可能な状態）に移行するまでに、所定の時間（電源復帰時間）が必要となる。
　この半導体記憶装置の電源復帰時間を短縮するには、周辺回路の電源遮断用のスイッチ素子の駆動能力を高くして、インピーダンスを下げれば良い。ここで、電源遮断用のスイッチ素子は、通常、トランジスタで構成されるので、トランジスタの駆動能力を高くしてインピーダンスを下げるには、トランジスタのチャネル幅を大きくすれば良い。しかし、チャネル幅を大きくすると、半導体記憶装置の面積が増大してしまう欠点が生じる。
　また、電源遮断用のスイッチ素子の駆動能力が低くて、インピーダンスが高いと、電圧降下が大きくなる。電圧降下が大きいと、通常動作時に、電源遮断用のスイッチ素子を介して周辺回路に供給される電圧が低下するため、周辺回路の性能が悪化して、半導体記憶装置の所望の性能が出せなくなる。この問題を解決するには、電源復帰時間を短縮する場合と同様に、電源遮断用のスイッチ素子（トランジスタ）の駆動能力を高くして、インピーダンスを下げる必要があり、トランジスタのチャネル幅を大きくする必要がある。しかし、チャネル幅を大きくすると、既述の通り、半導体記憶装置の面積が増大してしまう。
　このように、特許文献１及び２では、半導体記憶装置の待機状態のときに周辺回路全体の電源を遮断すると、消費電力は有効に抑制できるものの、半導体記憶装置の電源復帰時間を短縮したり周辺回路の性能を確保するためにスイッチ素子のチャネル幅を大きくする必要が生じ、半導体記憶装置の面積の著しい増大を招く欠点が生じる。
　更に、特許文献２の技術では、ワード線をローインピーダンスに固定するためのワード線スイッチが、全てのワード線に対して別途追加されるため、半導体記憶装置の面積が更に増加してしまう欠点がある。
　また、特許文献３の技術では、ビット線プリチャージ回路のリーク電流は抑制できるが、特許文献１及び２の技術のように周辺回路全体のリーク電流を低減する場合と比べると、メモリセルトランジスタのリーク電流を除いた半導体記憶装置のリーク電流の抑制が不十分である。
　本発明は、かかる点に鑑み、半導体記憶装置において、特許文献１及び２のように半導体記憶装置の面積の著しい増大を招くことがないようにして、半導体記憶装置の電源復帰時間を短縮すると共に周辺回路の性能を確保し、更には特許文献３の技術よりも効果的に半導体記憶装置のリーク電流を抑制することにある。
　また、本発明は、半導体記憶装置の待機状態のときに、特許文献２のようにワード線をローインピーダンスに固定するためのワード線スイッチを追加することなく、ワード線をローインピーダンスに固定して、メモリセルの記憶データの破壊を防止するものである。
　即ち、一般に、トランジスタのリーク電流は、トランジスタのチャネル幅に比例して大きくなる。半導体記憶装置におけるリーク電流は、トランジスタのチャネル幅の合計値に比例して大きくなる。
　半導体記憶装置の性能は、ワード線の起動時間やビット線のプリチャージ時間等で決定される。よって、半導体記憶装置を高性能化するために、ワード線を駆動するワード線ドライバ回路や、ビット線をプリチャージするビット線プリチャージ回路は、負荷を高速に駆動する必要がある。このため、ワード線ドライバ回路やビット線プリチャージ回路を構成するトランジスタのチャネル幅は、駆動能力を高くするために、大きなチャネル幅で設計される。また、ワード線ドライバ回路やビット線プリチャージ回路は、ワード線やビット線毎に、各々、１つずつ回路が必要である。よって、半導体記憶装置のメモリセルトランジスタを除いた回路部分における、トランジスタのチャネル幅の合計値は、ワード線ドライバ回路とビット線プリチャージ回路とで多く占められていることが一般的である。従って、半導体記憶装置のリーク電流は、ワード線ドライバ回路とビット線プリチャージ回路との両リーク電流が大半を占めることになる。例えば、発明者が調査したところ、ＣＭＯＳプロセスにおける１６ｋｂｉｔｓ（１２８ワード線×１２８ビット線）の１ポートＳＲＡＭの場合には、ワード線ドライバ回路とビット線プリチャージ回路との両リーク電流は、全体（メモリセルトランジスタのリーク電流を除く）の約５割を占めている。また、６４ｋｂｉｔｓ（２５６ワード線×２５６ビット線）の１ポートＳＲＡＭの場合には、ワード線ドライバ回路とビット線プリチャージ回路とのリーク電流は、全体（メモリセルトランジスタのリーク電流を除く）の約７割を占めている。このように、メモリセルトランジスタのリーク電流を除いた半導体記憶装置のリーク電流は、ワード線ドライバ回路とビット線プリチャージ回路との両リーク電流が大半を占めていることが判った。
　従って、半導体記憶装置において、その待機状態のときには、周辺回路全体ではなく、ワード線ドライバ回路とビット線プリチャージ回路との両者のみの電源を遮断すれば、リーク電流の多くを低減できて、消費電力を効果的に抑制できると共に、周辺回路の全体の電源を遮断する場合に比して、これ等のワード線ドライバ回路とビット線プリチャージ回路との両者への電源を遮断するスイッチ素子のチャネル幅（駆動能力）を小さく設定できて、半導体記憶装置の面積の増大を有効に抑制できることを知悉した。
　更に、特許文献３の技術の場合には、ビット線プリチャージ回路のリーク電流は抑制しているが、ワード線ドライバ回路のリーク電流が抑制できていないため、メモリセルトランジスタのリーク電流を除いた半導体記憶装置のリーク電流の抑制が不十分であることも判っている。
　上記の着目点から、本発明一態様は、半導体記憶装置として、ワード線とビット線とに接続され、データの記憶保持を行なう少なくとも１個のメモリセルと、ワード線に接続された少なくとも１個のワード線ドライバ回路と、ビット線に接続された少なくとも１個のビット線プリチャージ回路と、周辺制御回路とにより構成された半導体記憶装置であって、メモリセルと周辺制御回路には、第１の電源が接続され、ワード線ドライバ回路とビット線プリチャージ回路とには、第１の制御信号によって制御されるスイッチ素子を介して、第１の電源が接続される。
　本発明一態様は、半導体記憶装置として、ワード線とビット線とに接続され、データの記憶保持を行なう少なくとも１個のメモリセルと、ワード線に接続された少なくとも１個のワード線ドライバ回路と、ビット線に接続された少なくとも１個のビット線プリチャージ回路と、周辺制御回路とにより構成された半導体記憶装置であって、メモリセルと周辺制御回路とビット線プリチャージ回路には第１の電源が接続され、ワード線ドライバ回路には、第１の制御信号によって制御されるスイッチ素子を介して、第１の電源が接続されており、ビット線プリチャージ回路には、第１の制御信号に基づいた制御信号が入力され、スイッチ素子がオフする時にビット線プリチャージ回路がオフするように制御されている。
　本発明一態様は、上記半導体記憶装置において、スイッチ素子は、ＭＯＳトランジスタで構成されており、第１の制御信号によってＭＯＳトランジスタがオン・オフ制御される。
　本発明一態様は、上記半導体記憶装置において、スイッチ素子を構成するＭＯＳトランジスタは、以下の２つの構成のうち、少なくとも１つを有する。
　(１)スイッチ素子を構成するＭＯＳトランジスタのトランジスタ長は、ワード線ドライバ回路を構成するＭＯＳトランジスタのトランジスタ長よりも大きい。(２)スイッチ素子を構成するＭＯＳトランジスタのゲート酸化膜厚は、ワード線ドライバ回路を構成するＭＯＳトランジスタのゲート酸化膜厚よりも厚い。もちろん、上記２つの両方の構成を有していても良い。
　本発明一態様は、上記半導体記憶装置において、スイッチ素子は、周辺制御回路中に少なくとも２箇所、分散配置されている。
　本発明一態様は、上記半導体記憶装置において、スイッチ素子は、複数配置されたワード線ドライバ回路の周辺に、少なくとも２箇所、分散配置されている。
　本発明一態様は、上記半導体記憶装置において、スイッチ素子は、複数配置されたビット線プリチャージ回路の周辺に、少なくとも２箇所、分散配置されている。
　本発明一態様は、上記半導体記憶装置において、スイッチ素子は、メモリセルの基板電源供給領域と隣り合って配置されている。
　本発明一態様は、上記半導体記憶装置において、(１)メモリセルを構成する複数のＰ型ＭＯＳトランジスタの第１の基板電源と、メモリセルを構成する複数のＮ型ＭＯＳトランジスタの第２の基板電源とを有している。さらに、第１の基板電源には、メモリセルを構成する複数のＰ型ＭＯＳトランジスタのソース電源と同じかそれより高い電圧が供給されている、および、(２)第２の基板電源には、メモリセルを構成する複数のＮ型ＭＯＳトランジスタのソース電源と同じかそれより低い電圧が供給されるように構成されている、のうち少なくともいずれか1つを有している。
　本発明一態様は、上記半導体記憶装置において、さらに、スイッチ素子がオフしている時には、メモリセルに接続される第１の電源が、スイッチ素子がオンしている時の電圧と同じかそれより低い電圧に制御される。
　これらの態様によると、半導体記憶装置の待機状態のときには、リーク電流の大半を占めるワード線ドライバ回路とビット線プリチャージ回路への第１の電源からの電源供給をスイッチ素子で遮断するので、半導体記憶装置のリーク電流が効果的に抑制される。これとともに、周辺回路の全体への電源供給を遮断する場合に比べてスイッチ素子の負荷が軽減されるので、そのチャネル幅を有効に小さくでき、その結果、半導体記憶装置の面積の増大が抑制される。
　本発明一態様は、半導体記憶装置として、ワード線とビット線とに接続され、データの記憶保持を行なう少なくとも１個のメモリセルと、ワード線に接続された少なくとも１個のワード線ドライバ回路と、周辺制御回路とにより構成された半導体記憶装置であって、メモリセルと周辺制御回路には、第１の電源が接続され、ワード線ドライバ回路には、第１の制御信号によって制御されるスイッチ素子を介して、第１の電源が接続される。
　この態様によると、半導体記憶装置の待機状態のときには、少なくともワード線ドライバ回路への第１の電源からの電源供給をスイッチ素子で遮断するので、半導体記憶装置のリーク電流が有効に抑制される。これと共に、周辺制御回路への電源供給は続行されるので、ワード線ドライバ回路へ入力されるワード線制御信号はＨレベルに維持されて、ワード線はＬレベルに固定される。従って、ワード線をローインピーダンスに固定するためのワード線スイッチを追加する必要がなく、メモリセルの記憶データは確実に保持される。
　以上説明したように、上記一つの様態によれば、面積増加を少なく制限しつつ、待機時でのリーク電流を効果的に抑制することが可能である。
　上記別の様態によれば、待機時には、ワード線をローインピーダンスに固定するためのワード線スイッチを追加することなく、メモリセルの記憶データを確実に保持することが可能である。
図１は、本発明の実施形態１の半導体記憶装置の構成を示す回路図である。 図２は、同半導体記憶装置に備えるメモリセルの具体的な構成を示す回路図である。 図３は、同半導体記憶装置に備えるワード線ドライバ回路の具体的な構成を示す回路図である。 図４は、同半導体記憶装置に備えるビット線プリチャージ回路の具体的な構成を示す回路図である。 図５は、本発明の実施形態２の半導体記憶装置に備えるビット線プリチャージ回路の具体的な構成を示す回路図である。 図６は、本発明の実施形態３の半導体記憶装置の構成を示す回路図である。 図７は、同半導体記憶装置に備える入力回路の具体的な構成を示す回路図である。 図８は、同入力回路の具体的な構成の他の一例を示す回路図である。 図９は、同入力回路の具体的な構成の更に他の一例を示す回路図である。 図１０は、本発明の実施形態５の半導体記憶装置に備える電源遮断用のスイッチ素子をＮ型ＭＯＳトランジスタで構成した場合の具体的な構成を示す図である。 図１１Ａは、本発明の実施形態６の半導体記憶装置に備える電源遮断用のスイッチ素子の供給箇所を示す図である。 図１１Ｂは、本発明の実施形態６の半導体記憶装置に備える電源遮断用のスイッチ素子の供給箇所の他の一例を示す図である。 図１２は、本発明の実施形態６の半導体記憶装置におけるワード線ドライバ回路と電源遮断用スイッチ素子との配置を示すレイアウト図である。 図１３は、本発明の実施形態７の半導体記憶装置に備えるメモリセル１の具体的な構成を示す図である。 図１４は、本発明の実施形態９の半導体集積回路の構成を示す回路図である。 図１５は、本発明の実施形態１０の半導体集積回路の構成を示す回路図である。 図１６は、本発明の実施形態１０の変形例の半導体集積回路の構成を示す回路図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
　（実施形態１）
　図１は、本発明の実施形態１に係る半導体記憶装置の構成図である。
　図１に示す半導体記憶装置は、メモリセル１、ワード線ドライバ回路２、ビット線プリチャージ回路３、Ｐ型ＭＯＳトランジスタＭＰ１、メモリアレイ１０、周辺制御回路２０を備える。更に、同半導体記憶装置は、ワード線ＷＬ０～ＷＬｘ、ビット線ＢＬ０～ＢＬｙ、ＮＢＬ０～ＮＢＬｙを備える。Ｐ型ＭＯＳトランジスタＭＰ１のゲートには、電源遮断信号ＰＤが入力される。Ｐ型ＭＯＳトランジスタＭＰ１のソースおよび、メモリアレイ１０には、電源（第１の電源）ＶＤＤが供給され、ワード線ドライバ回路２および、ビット線プリチャージ回路３には、内部電源ＶＤＤＩが供給される。ｘ及びｙは1またはそれより大きい整数であり、図１において、メモリセル１、ワード線ドライバ回路２、ビット線プリチャージ回路３は、各々複数個存在していることを表している。メモリアレイ１０はメモリセル１が集まった領域を示している。
　Ｐ型ＭＯＳトランジスタＭＰ１は、電源遮断用のスイッチ素子として機能し、ゲート端子が電源遮断信号（第１の制御信号）ＰＤに接続され、ソース端子が電源ＶＤＤに、ドレイン端子が内部電源ＶＤＤＩに各々接続されている。
　各ワード線ドライバ回路２の出力に接続されたワード線ＷＬ０～ＷＬｘは、各メモリセル１に各々接続されている。また、各メモリセル１に接続しているビット線ＢＬ０～ＢＬｙ、ＮＢＬ０～ＮＢＬｙは、各ビット線プリチャージ回路３に各々接続されている。
　図２は、図１のメモリセル１の具体的な回路構成を示す図である。
　図２において、メモリセル1は、アクセストランジスタＡ１、Ａ２、ドライブトランジスタＤ１、Ｄ２、ロードトランジスタＬ１、Ｌ２を備える。メモリセル1にワード線ＷＬ、ビット線ＢＬ、ＮＢＬ、電源ＶＤＤが接続される。
　ロードトランジスタＬ１とドライブトランジスタＤ１、また、ロードトランジスタＬ２とドライブトランジスタＤ２とにより各々インバータを構成し、各々のインバータの入出力端子を接続してフリップフロップを構成している。このフリップフロップによりデータの記憶保持を行う。また、アクセストランジスタＡ１、Ａ２のゲート端子はワード線ＷＬに接続され、そのドレイン端子はビット線ＢＬ、ＮＢＬに各々接続される。また、アクセストランジスタＡ１、Ａ２のソース端子は、インバータの入出力端子に各々接続されている。
　メモリセル１へのデータの書き込みは、ワード線ＷＬをＬレベルからＨレベルにした状態（活性状態）で、予め、Ｈレベルにプリチャージされたビット線ＢＬ、ＮＢＬのうちの一方のビット線の電位を、ＨレベルからＬレベルにすることにより実現される。メモリセル１からのデータの読み出しは、予め、Ｈレベルにプリチャージされたビット線ＢＬ、ＮＢＬの状態から、ワード線ＷＬを活性状態にすることにより、メモリセル中のフリップフロップが記憶保持していた状態に基づいて、何れか一方のビット線をＨレベルからＬレベルとすることにより、実現される。
　また、ワード線ＷＬがＬレベル（非活性状態）の場合には、アクセストランジスタＡ１、Ａ２が共にオフするため、電源ＶＤＤが供給され続けている限り、フリップフロップに記憶されたデータは、外部からの影響を受けることなく、同一の記憶データを保持し続ける。
　図３は、図１のワード線ドライバ回路２の具体的な回路構成を示す図である。
　図３において、ワード線ドライバ回路２は、Ｐ型ＭＯＳトランジスタＭＰ２、Ｎ型ＭＯＳトランジスタＭＮ２を備える。ワード線ドライバ回路２には、ワード線制御信号ＮＷＬおよび、内部電源ＶＤＤＩが入力さる。ワード線ドライバ回路２は、ワード線ＷＬに接続されている。Ｐ型ＭＯＳトランジスタＭＰ２とＮ型ＭＯＳトランジスタＭＮ２とは直列に接続され、その両ゲート端子にはワード線制御信号ＮＷＬが入力されている。Ｐ型ＭＯＳトランジスタＭＰ２のソース端子には内部電源ＶＤＤＩが印加され、スイッチ素子（図１のＰ型ＭＯＳトランジスタＭＰ１）を介して電源ＶＤＤが接続される。一方、Ｎ型ＭＯＳトランジスタＭＮ２のソース端子は接地されている。更に、Ｐ型ＭＯＳトランジスタＭＰ２とＮ型ＭＯＳトランジスタＭＮ２との接続点には、ワード線ＷＬが接続される。
　そして、Ｐ型ＭＯＳトランジスタＭＰ２とＮ型ＭＯＳトランジスタＭＮ２とにより、インバータを構成して、ワード線制御信号ＮＷＬの反転信号をワード線ＷＬに出力する。
　半導体記憶装置が非活性状態の場合、全てのワード線ドライバ回路２のワード線制御信号ＮＷＬにＨレベルが印加され、全てのワード線ＷＬはＬレベルを出力する（即ち、全てのワード線が非選択状態になる）。
　図４は、図１のビット線プリチャージ回路３の具体的な回路構成を示す図である。
　図４において、ビット線プリチャージ回路３は、Ｐ型ＭＯＳトランジスタＭＰ３Ａ～ＭＰ３Ｃを備える。ビット線プリチャージ回路３には、ビット線プリチャージ制御信号ＮＰＣＧおよび、内部電源ＶＤＤＩが入力される。また、ビット線プリチャージ回路３は、ビットＢＬ、ＮＢＬに接続される。
　Ｐ型ＭＯＳトランジスタＭＰ３ＡとＰ型ＭＯＳトランジスタＭＰ３Ｂとのゲート端子はビット線プリチャージ制御信号ＮＰＣＧに接続され、そのドレイン端子はビット線ＢＬ、ＮＢＬに、そのソース端子は内部電源ＶＤＤＩに各々接続される。Ｐ型ＭＯＳトランジスタＭＰ３Ｃのゲート端子はビット線プリチャージ制御信号ＮＰＣＧに接続され、そのドレイン端子とソース端子はビット線ＢＬ、ＮＢＬに各々接続される。
　ビット線プリチャージ回路３は、ビット線プリチャージ制御信号ＮＰＣＧで制御される。半導体記憶装置が非活性状態の場合（即ち、全てのワード線が非選択状態の場合）、ビット線プリチャージ制御信号ＮＰＣＧがＬレベルとなり、Ｐ型ＭＯＳトランジスタＭＰ３Ａ～ＭＰ３Ｃがオンする。ビット線ＢＬ、ＮＢＬが各々Ｈレベルにプリチャージされることにより、次回のメモリセルに対するデータの書き込み、読み出し動作（半導体記憶装置の活性状態）に備える。
　図１において、周辺制御回路２０は、ワード線ドライバ回路２を制御するためのアドレスデコード回路や、ビット線プリチャージ回路３を制御するための制御回路や、メモリセル１へのデータの書き込み又は読み出しを制御するための回路等々で構成されており、図１では、半導体記憶装置中のメモリアレイ１０とワード線ドライバ回路２とビット線プリチャージ回路３を除いた回路である。
　メモリアレイ１０と周辺制御回路２０には電源ＶＤＤが直接供給され、メモリアレイ１０と周辺制御回路２０を構成する各トランジスタは、電源ＶＤＤによって駆動されるように構成されている。ワード線ドライバ回路２とビット線プリチャージ回路３とは、電源ＶＤＤから電源遮断信号ＰＤで制御されるＰ型ＭＯＳトランジスタＭＰ１を介した内部電源ＶＤＤＩが供給されて、ワード線ドライバ回路２とビット線プリチャージ回路３とを構成する各トランジスタが駆動されるように構成されている。
　以下、以上のように構成された本実施形態に係る半導体記憶装置の動作を説明する。
　先ず、半導体記憶装置が通常動作を行う場合（全ての回路に電源ＶＤＤが印加されている状態）を説明する。この場合、電源遮断信号ＰＤにＬレベルが印加され、Ｐ型ＭＯＳトランジスタＭＰ１がオンし、内部電源ＶＤＤＩに電源ＶＤＤが供給される。よって、ワード線ドライバ回路２とビット線プリチャージ回路３とには、電源ＶＤＤが各々供給される。
　また、メモリアレイ１０と周辺制御回路２０とには、予め、電源ＶＤＤが印加されているので、半導体記憶装置を構成する全ての回路に電源ＶＤＤが供給されている状態である。
　この状態は、一般的な半導体記憶装置の電源印加状態と同一であり、この状態で、半導体記憶装置に対するデータの書き込みや読み出し動作を正常に実施することが可能である。
　次に、半導体記憶装置の全ての回路に電源ＶＤＤが印加されている状態で、かつ、半導体記憶装置が非活性状態（待機状態）の場合を説明する。この場合、ワード線ドライバ回路２によって、全てのワード線ＷＬ０～ＷＬｘはＬレベルを出力する。また、ビット線プリチャージ回路３によって、全てのビット線ＢＬ０～ＢＬｙ、ＮＢＬ０～ＮＢＬｙは、Ｈレベルにプリチャージされた状態となる。
　ワード線ＷＬがＬレベル（非活性状態）のため、メモリセル１に電源ＶＤＤが印加されていれば、メモリセル１に記憶されたデータは、外部からの影響を受けることなく、保持し続けることができる。
　この時の、ワード線ドライバ回路２の状態を、図３を用いて説明する。
　ワード線ＷＬがＬレベルを出力する時、ワード線制御信号ＮＷＬはＨレベルが印加されており、Ｎ型ＭＯＳトランジスタＭＮ２がオンし、Ｐ型ＭＯＳトランジスタＭＰ２がオフしている状態である。Ｐ型ＭＯＳトランジスタＭＰ２はオフしているが、Ｐ型ＭＯＳトランジスタＭＰ２のソース端子には内部電源ＶＤＤＩ（ＶＤＤ電源）が印加されているため、Ｐ型ＭＯＳトランジスタＭＰ２にはオフリーク電流が流れている。
　また、この時のビット線プリチャージ回路３とメモリセル１の状態を、図４と図２を用いて説明する。
　メモリセルのアクセストランジスタＡ１のソース端子にＬレベル、アクセストランジスタＡ２のソース端子にＨレベルが記憶保持されている状態とする。
　ワード線ＷＬがＬレベルを出力する時、ビット線プリチャージ制御信号ＮＰＣＧはＬレベルとなり、Ｐ型ＭＯＳトランジスタＭＰ３Ａ～ＭＰ３Ｃがオンするため、ビット線ＢＬ、ＮＢＬはＨレベルとなる。
　今、アクセストランジスタＡ２のソース端子はＨレベルであり、ドライブトランジスタＤ１がオンし、アクセストランジスタＡ１のソース端子はＬレベルである。
　ワード線ＷＬがＬレベルのため、アクセストランジスタＡ１はオフしているが、アクセストランジスタＡ１のドレイン端子には、ビット線プリチャージ回路３から内部電源ＶＤＤＩ（ＶＤＤ電源）が印加されているため、アクセストランジスタＡ１には、ビット線プリチャージ回路３から供給されるオフリーク電流が流れている。
　逆に、メモリセル１のアクセストランジスタＡ１のソース端子にＨレベル、アクセストランジスタＡ２のソース端子にＬレベルが記憶保持されている状態の場合は、アクセストランジスタＡ２に、ビット線プリチャージ回路３から供給されるオフリーク電流が流れることになる。
　次に、半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤを遮断した状態で、かつ、半導体記憶装置が非活性状態（待機状態）の場合を説明する。
　この場合、電源遮断信号ＰＤにＨレベルが印加され、Ｐ型ＭＯＳトランジスタＭＰ１がオフし、内部電源ＶＤＤＩに電源ＶＤＤが供給されない状態（フローティング状態）となる。
　ワード線ドライバ回路２において、Ｐ型ＭＯＳトランジスタＭＰ２のソース端子がフローティング状態となるが、周辺制御回路２０には電源ＶＤＤが印加されているため、ワード線制御信号ＮＷＬはＨレベルが印加される。よって、Ｐ型ＭＯＳトランジスタＭＰ２はオフ、Ｎ型ＭＯＳトランジスタＭＮ２はオンするため、結局、半導体記憶装置の全ての回路に電源が印加されている状態の場合と同様、全てのワード線ＷＬ０～ＷＬｘはＬレベルを出力する。
　ビット線プリチャージ回路３のＰ型ＭＯＳトランジスタＭＰ３Ａ～ＭＰ３Ｃのソース端子がフローティング状態となり、ビット線ＢＬ０～ＢＬｙ、ＮＢＬ０～ＮＢＬｙは各々不定電位となるが、全てのワード線ＷＬ０～ＷＬｘがＬレベルのため、全てのメモリセル１のアクセストランジスタＡ１、Ａ２はオフしている。
　ワード線ＷＬがＬレベルであれば、メモリセル１に電源ＶＤＤが印加されていれば、メモリセル１に記憶されたデータは、外部からの影響を受けることなく、保持し続けることができる。よって、ビット線ＢＬ０～ＢＬｙ、ＮＢＬ０～ＮＢＬｙの電位が不定電位であっても、結局、半導体記憶装置の全ての回路に電源が印加されている状態の場合と同様の動作を行なうことができる。
　半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３とには、内部電源ＶＤＤＩに電源ＶＤＤが供給されない状態（フローティング状態）となっている。
　よって、ワード線ドライバ回路２を構成するＰ型ＭＯＳトランジスタＭＰ２のソース端子には内部電源ＶＤＤＩ（ＶＤＤ電源）が印加されていないため、Ｐ型ＭＯＳトランジスタＭＰ２のオフリーク電流が抑制されることが判る。
　同様に、ビット線プリチャージ回路３に内部電源ＶＤＤＩ（電源ＶＤＤ）が印加されていないため、メモリセル１を構成するアクセストランジスタＡ１、Ａ２のドレイン端子には、ビット線プリチャージ回路３からの電流が遮断される。従って、アクセストランジスタＡ１、Ａ２のオフリーク電流が抑制されることが判る。
　以上の通り、半導体記憶装置が非活性状態（待機状態）の場合において、半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤを遮断した場合と、遮断しない場合とでは、同一の動作を行なうことが可能であり、更に、半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤを遮断した場合においては、オフリーク電流が抑制できるので、半導体記憶装置がより低消費電力になることが判る。
　発明が解決しようとする課題にも記述したように、メモリセル１のトランジスタのリーク電流を除いた半導体記憶装置のリーク電流は、ワード線ドライバ回路２とビット線プリチャージ回路３とのリーク電流が大半を占めている。本実施形態は、ワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤのみを遮断する構成であるので、非常に効果的にリーク電流を抑制できていることが判る。
　また、ワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤのみを遮断するので、周辺回路全体の電源を遮断する場合と比較して、内部電源ＶＤＤＩの負荷が非常に軽く構成できる。よって、半導体記憶装置が待機状態から通常動作に移行するまでの電源復帰時間は、周辺回路全体の電源を遮断する場合と比べて、高速であることは明らかである。
　また、ワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤのみを遮断するので、周辺回路全体の電源を遮断する場合と比較して、内部電源ＶＤＤＩの負荷が非常に軽く構成できる。よって、電源遮断用のスイッチ素子（図１のＰ型ＭＯＳトランジスタＭＰ１）のトランジスタの駆動能力（トランジスタのチャネル幅）は、特許文献１や特許文献２のような周辺回路全体の電源を遮断する場合と比べて、小さく設定しても良いことは明らかである。つまり、半導体記憶装置の面積をより小面積に構成することが可能である。
　更に、本実施形態では、ワード線ドライバ回路２の電源ＶＤＤが遮断されても、ワード線ＷＬをＬレベルに制御できるので、特許文献２のようなワード線スイッチ素子が不要であり、半導体記憶装置の面積をより小面積に構成することが可能である。この効果は、ビット線プリチャージ回路３への電源供給をスイッチ素子（Ｐ型ＭＯＳトランジスタＭＰ１）で遮断すると否とに拘わらず得られる。
　本実施形態では、メモリセル１、ワード線ドライバ回路２、および、ビット線プリチャージ回路３等が複数個配置された場合を例として示したが、これらが、各々１つしか配置されない構成であっても、同一の動作や効果を有することは明らかである。
　また、主ビット線や副ビット線を有する階層構造のメモリアレイの場合であっても、同等の動作や効果を有することは明らかである。
　また、本実施形態では、相補のビット線（一対のビット線ＢＬ、ＮＢＬ）を有する構成の場合を例に挙げて説明したが、例えば、ＲＯＭ（リードオンリーメモリ）のような、単一のビット線しか存在しないような場合においても、同等の動作や効果を有することは明らかである。
　（実施形態２）
　図５は、図１のビット線プリチャージ回路３の具体的な構成のその他の一例を示す図である。
　図５に示すビット線プリチャージ回路３’は、Ｐ型ＭＯＳトランジスタＭＰ３Ａ～ＭＰ３Ｃ、ＯＲ回路ＯＲ１を備える。ビット線プリチャージ回路３’には、ビット線プリチャージ制御信号ＮＰＣＧ、電源遮断信号ＰＤ、電源ＶＤＤが入力される。更に、ビット線プリチャージ回路３’は、ビット線ＢＬ、ＮＢＬに接続される。
　Ｐ型ＭＯＳトランジスタＭＰ３Ａ、ＭＰ３Ｂのゲート端子は、ビット線プリチャージ制御信号ＮＰＣＧと電源遮断信号ＰＤとで制御されるＯＲ回路ＯＲ１の出力信号（電源遮断信号ＰＤ(第１の制御信号)に基づいた制御信号）が接続され、そのドレイン端子はビット線ＢＬ、ＮＢＬに、そのソース端子は電源ＶＤＤに各々接続される。Ｐ型ＭＯＳトランジスタＭＰ３Ｃのゲート端子は、ＯＲ回路ＯＲ１の出力信号が接続され、そのドレイン端子とソース端子はビット線ＢＬ、ＮＢＬに各々接続される。
　図５に示すビット線プリチャージ回路３’が図４のビット線プリチャージ回路３と異なる点は、Ｐ型ＭＯＳトランジスタＭＰ３Ａ、ＭＰ３Ｂのソース端子に電源ＶＤＤが直接印加されていることと、Ｐ型ＭＯＳトランジスタＭＰ３Ａ～ＭＰ３Ｃのゲート端子が、ビット線プリチャージ制御信号ＮＰＣＧと電源遮断信号ＰＤのＯＲ回路ＯＲ１の出力信号で制御されている点である。
　先ず、半導体記憶装置が通常動作を行う場合（全ての回路に電源が印加されている状態）を説明する。
　この場合、電源遮断信号ＰＤにはＬレベルが印加される。電源遮断信号ＰＤがＬレベルであるので、ビット線プリチャージ制御信号ＮＰＣＧの入力がＯＲ回路ＯＲ１の出力信号に出力される。よって、図５のビット線プリチャージ制御回路３’は、図４のビット線プリチャージ回路３と同一の動作を行なうことが判る。
　次に、半導体記憶装置の全ての回路に電源ＶＤＤが印加されている状態で、かつ、半導体記憶装置が非活性状態（待機状態）の場合を説明する。
　この場合も、電源遮断信号ＰＤにはＬレベルが印加されるため、図５のビット線プリチャージ制御回路３’は、図４のビット線プリチャージ回路３と同一の動作を行なうことが判る。
　次に、半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３’との電源ＶＤＤを遮断した状態で、かつ、半導体記憶装置が非活性状態（待機状態）の場合を説明する。
　この場合、電源遮断信号ＰＤにはＨレベルが印加される。
　図５のビット線プリチャージ回路３’の場合は、電源ＶＤＤがＰ型ＭＯＳトランジスタＭＰ３Ａ、ＭＰ３Ｂのソース端子に直接印加されているので、図４のようなビット線プリチャージ回路３に供給される電源ＶＤＤの遮断は生じない。しかし、電源遮断信号ＰＤにはＨレベルが印加されているので、ＯＲ回路ＯＲ１の出力信号は、ビット線プリチャージ制御信号ＮＰＣＧの入力に拘わらずＨレベルとなり、Ｐ型ＭＯＳトランジスタＭＰ３Ａ～ＭＰ３Ｃは全てオフ状態になる。よって、ビット線ＢＬ０～ＢＬｙ、ＮＢＬ０～ＮＢＬｙは、各々不定電位（フローティング状態）となり、メモリセル１を構成するアクセストランジスタＡ１、Ａ２のドレイン端子には、図５のビット線プリチャージ回路３’からの電流が遮断されるため、アクセストランジスタＡ１、Ａ２のオフリーク電流が抑制されることが判る。
　以上の通り、図４のビット線プリチャージ回路３を、図５に示した構成のビット線プリチャージ回路３’に置き換えた場合でも、実施形態１と同等の動作を行ない、また、同等の効果を有していることが判る。
　上記実施形態１の場合は、ワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤを遮断するのに対して、本実施形態の場合は、ビット線プリチャージ回路３’の電源ＶＤＤの遮断は行なわず、ワード線ドライバ回路２の電源ＶＤＤのみを遮断する。よって、内部電源ＶＤＤＩの負荷が実施形態１よりも軽くなっているので、半導体記憶装置が待機状態から通常動作に移行するまでの電源復帰時間は、上記実施形態１よりも更に高速である。
　また、内部電源ＶＤＤＩの負荷が実施形態１よりも軽くなっているので、電源遮断用のスイッチ素子（図１のＰ型ＭＯＳトランジスタＭＰ１）のトランジスタの駆動能力（トランジスタのチャネル幅）は、実施形態１よりも小さく設定することが可能となり、半導体記憶装置の面積をより小面積に構成することが可能である。
　（実施形態３）
　図６は、本発明の実施の形態３に係る半導体記憶装置の構成図である。
　図６に示す半導体記憶装置は、図１に示した構成に対して、入力回路４を追加した構成である。入力回路４は、アドレス信号ＡＤやデータ信号ＤＩを各々入力とし、入力回路４の出力が周辺制御回路２０に各々入力される。その他の構成は、図１と同一である。
　半導体記憶装置には、アドレス信号ＡＤやデータ信号ＤＩ等（第１の入力信号）が各々入力され、入力されたアドレス信号ＡＤに対応したメモリセル１が選択され、その選択されたメモリセル１に対して、データ信号ＤＩのデータが書き込まれる。
　半導体記憶装置が非活性状態（待機状態）で、半導体記憶装置のワード線ドライバ回路２及びビット線プリチャージ回路３の電源ＶＤＤが遮断されている場合においては、メモリセル１の記憶データは常に保証できている。よって、この状態においては、半導体記憶装置に入力されるこれらの入力信号（アドレス信号ＡＤやデータ信号ＤＩ等）は、不定状態（不定電位）であっても特に問題はない。
　しかし、半導体記憶装置の入力信号を受ける初段の回路が、例えば、ＣＭＯＳのインバータで構成されている場合を考えると、入力信号（アドレス信号ＡＤやデータ信号ＤＩ等）が電源ＶＤＤと接地電源との間の中間電位（不定状態）で入力された場合には、ＣＭＯＳインバータの電源ＶＤＤと接地電源間に貫通電流が流れ、消費電力が増大してしまう。
　図７は、図６の入力回路４の具体的な回路構成の一例である。
　図７に示す入力回路４は、Ｐ型ＭＯＳトランジスタＭＰ４、Ｎ型ＭＯＳトランジスタＭＮ４、ＭＮ５を備える。入力回路４には、アドレス信号ＡＤ、電源遮断信号ＰＤ、内部電源ＶＤＤＩが入力される。入力回路４からＩＡＤ出力信号が出力される。
　Ｐ型ＭＯＳトランジスタＭＰ４のソース端子には内部電源ＶＤＤＩが接続されている。また、Ｐ型ＭＯＳトランジスタＭＰ４とＮ型ＭＯＳトランジスタＭＮ４とによりインバータを構成し、このインバータの入力には入力信号ＡＤが接続され、入力回路４の出力信号ＩＡＤを出力する。入力回路４の出力信号ＩＡＤと接地電源との間に、Ｎ型ＭＯＳトランジスタＭＮ５が接続され、そのゲート端子には、電源遮断信号ＰＤが接続されている。
　半導体記憶装置が非活性状態（待機状態）で、半導体記憶装置のワード線ドライバ回路２及びビット線プリチャージ回路３の電源ＶＤＤが遮断されている場合には、電源遮断信号ＰＤがＨレベルとなり、内部電源ＶＤＤＩに電源ＶＤＤが供給されない状態（フローティング状態）となる。よって、入力信号（アドレス信号ＡＤやデータ信号ＤＩ等）（第１の入力信号）が電源ＶＤＤと接地電源との間の中間電位（不定状態）で入力されたとしても、インバータには貫通電流が流れない。
　この時、入力回路４の出力信号ＩＡＤがハイインピーダンス状態になり、入力回路４の出力信号を入力とする次段の回路での貫通電流を防止するために、電源遮断信号ＰＤでＮ型ＭＯＳトランジスタＭＮ５（ローインピーダンス素子）をオンさせて、入力回路４の出力信号ＩＡＤをＬレベルに固定（ローインピーダンス状態）している。仮に、入力回路４に電源遮断信号ＰＤの反転信号が入力される構成の場合には、Ｎ型ＭＯＳトランジスタＭＮ５の代わりに、電源ＶＤＤと入力回路４の出力信号ＩＡＤとの間に、電源遮断信号ＰＤの反転信号をゲート端子に接続したＰ型ＭＯＳトランジスタを接続すれば良い。電源遮断信号ＰＤの反転信号でそのＰ型ＭＯＳトランジスタをオンさせて、入力回路の出力信号ＩＡＤをＨレベルに固定（ローインピーダンス状態）できる。
　以上のような構成にすることにより、入力回路４での貫通電流を防止することが可能となる。
　本実施形態では、アドレス信号ＡＤの場合を例に挙げて説明したが、データ信号ＤＩ、又は、半導体記憶装置に入力されるその他の入力信号に本実施形態で示した構成を適用しても、同一の効果を奏することは明らかである。
　図８は、図６の入力回路４の具体的な回路構成のその他の一例である。
　半導体記憶装置の入力信号を受ける初段の回路が、例えば、ＣＭＯＳのインバータで構成されている場合を考えると、入力信号（アドレス信号ＡＤやデータ信号ＤＩ等）が電源ＶＤＤと接地電源との間の中間電位（不定状態）で入力された場合には、ＣＭＯＳインバータの電源ＶＤＤと接地電源間に貫通電流が流れ、消費電力が増大してしまう問題を解決するため、図８に示す入力回路４’は、アドレス信号ＡＤと電源遮断信号ＰＤとを入力とし、入力回路４’の出力信号ＩＡＤを出力するＣＭＯＳのＮＯＲ回路ＮＯＲ１を備える。このＣＭＯＳのＮＯＲ回路ＮＯＲ１には電源ＶＤＤが供給されている。
　上記ＣＭＯＳのＮＯＲ回路ＮＯＲ１の場合、一方の入力（電源遮断信号ＰＤ）がＨレベルであれば、他方の入力（アドレス信号ＡＤ）には無関係に出力が決定され、かつ、他方の入力（アドレス信号ＡＤ）の電位が電源ＶＤＤと接地電源との間の中間電位（不定状態）で入力された場合でも、貫通電流が流れない。つまり、図７に示した構成と同等の効果が得られることは明らかである。
　図９は、図６の入力回路４の具体的な回路構成の更に他の一例である。
　図９に示した入力回路４’’の場合は、電源遮断信号（ＰＤ）の反転信号ＮＰＤが入力される場合を示している。この場合は、図８のＣＭＯＳのＮＯＲ回路ＮＯＲ１の代わりに、ＣＭＯＳのＮＡＮＤ回路ＮＡＮＤ１に置き換えれば良い。このＣＭＯＳのＮＡＮＤ回路ＮＡＮＤ１には電源ＶＤＤが供給されている。
　上記ＣＭＯＳのＮＡＮＤ回路ＮＡＮＤ１の場合、一方の入力（電源遮断信号の反転信号ＮＰＤ）がＬレベルであれば、他方の入力（アドレス信号ＡＤ）には無関係に出力が決定され、かつ、他方の入力（アドレス信号ＡＤ）の電位が電源ＶＤＤと接地電源との間の中間電位（不定状態）で入力された場合でも、貫通電流が流れない。つまり、図７又は図８の構成と同等の効果が得られることは明らかである。
　図８及び図９に示した構成では、アドレス信号ＡＤの場合を例に挙げて説明したが、データ信号ＤＩ、又は、半導体記憶装置に入力されるその他の入力信号に本実施形態で示した構成を適用しても、同一の効果を奏することは明らかである。
　（実施形態４）
　次に、本発明の実施形態４の半導体記憶装置を説明する。
　一般に、半導体記憶装置を構成するＭＯＳトランジスタのオフリーク電流は、トランジスタのチャネル長を長くするほど小さくなる。また、ＭＯＳトランジスタのゲート酸化膜圧を厚く構成するほど、オフリーク電流は小さくなる。また、ＭＯＳトランジスタの拡散領域に注入する不純物濃度を高くして、トランジスタのしきい値電圧の絶対値を上げることでも、オフリーク電流を小さくすることが可能である。更には、ＭＯＳトランジスタの基板電源に逆方向バイアスを印加（Ｐ型ＭＯＳトランジスタであれば、ソース端子に印加される電圧以上を基板に印加し、Ｎ型ＭＯＳトランジスタであれば、ソース端子に印加される電圧以下を基板に印加）しても、オフリーク電流を小さくすることが可能である。
　図１の半導体記憶装置において、電源ＶＤＤと内部電源ＶＤＤＩとを遮断するためのＰ型ＭＯＳトランジスタＭＰ１も、電源遮断時（電源遮断信号ＰＤがＨレベルとなり、Ｐ型ＭＯＳトランジスタＭＰ１がオフしている状態）には、オフリーク電流が流れている。
　半導体記憶装置において、メモリセル１を除いた回路部分の同一極性のトランジスタのチャネル長は、同一の長さで設計されることが一般的であるが、例えば、ワード線ドライバ回路２を構成するＰ型ＭＯＳトランジスタＭＰ２のチャネル長よりも、Ｐ型ＭＯＳトランジスタＭＰ１のチャネル長を長くすれば、Ｐ型ＭＯＳトランジスタＭＰ１のオフリーク電流が抑制でき、半導体記憶装置の低消費電力化が可能となる。
　また、半導体記憶装置において、同一極性のＭＯＳトランジスタのゲート酸化膜厚は、全て同じ厚さで形成されていることが一般的であるが、例えば、ワード線ドライバ回路２を構成するＰ型ＭＯＳトランジスタＭＰ２のゲート酸化膜厚よりも、Ｐ型ＭＯＳトランジスタＭＰ１のゲート酸化膜圧を厚く形成すれば、Ｐ型ＭＯＳトランジスタＭＰ１のオフリーク電流が抑制でき、半導体記憶装置の低消費電力化が可能となる。
　また、半導体記憶装置において、メモリアレイ１０を除いた領域に形成される同一極性のＭＯＳトランジスタの拡散領域に注入する不純物濃度は、同一の不純物濃度であることが一般的であるが、例えば、ワード線ドライバ回路２を構成するＰ型ＭＯＳトランジスタＭＰ２の拡散領域に注入する不純物濃度よりも、Ｐ型ＭＯＳトランジスタＭＰ１の拡散領域に注入する不純物濃度を高くして、ＭＯＳトランジスタのしきい値電圧の絶対値を上げれば、Ｐ型ＭＯＳトランジスタＭＰ１のオフリーク電流が抑制でき、半導体記憶装置の低消費電力化が可能となる。
　また、半導体記憶装置において、同一極性のＭＯＳトランジスタの基板電源には、全て同一の電位が印加されていることが一般的であるが、例えば、ワード線ドライバ回路２を構成するＰ型ＭＯＳトランジスタＭＰ２の基板電源と同じかそれより高い電位を、Ｐ型ＭＯＳトランジスタＭＰ１の基板電源に印加すれば、Ｐ型ＭＯＳトランジスタＭＰ１のオフリーク電流が抑制でき、半導体記憶装置の低消費電力化が可能となる。
　以上、ワード線ドライバ回路２を構成するトランジスタを例にして説明したが、半導体記憶装置を構成するその他のトランジスタであっても同一の効果を有することは明らかである。
　（実施形態５）
　図１０は、図１の電源遮断用のスイッチ素子であるＰ型ＭＯＳトランジスタＭＰ１を、Ｎ型ＭＯＳトランジスタに置き換えた場合の具体的な構成の一例を示す図である。
　図１０に示した構成は、Ｎ型ＭＯＳトランジスタＭＮ１とレベルシフト回路５とを備える。レベルシフト回路５には、ＰＤは電源遮断信号が入力される。
　Ｎ型ＭＯＳトランジスタＭＮ１は、そのソース端子に電源ＶＤＤを接続し、そのドレイン端子に内部電源ＶＤＤＩが接続されている。
　レベルシフト回路５は、電源遮断信号ＰＤを入力とし、電源遮断信号ＰＤの反転レベルをＮ型ＭＯＳトランジスタＭＮ１のゲート端子に出力する。この際、電源遮断信号ＰＤがＬレベルであれば、電源ＶＤＤの電位と同じもしくはそれより高い電位に電圧変換されたＨレベルが出力される。
　電源遮断信号ＰＤにＬレベルが印加（電源遮断を行なわない）されていれば、Ｎ型ＭＯＳトランジスタＭＮ１のゲート端子にＨレベルが印加され、Ｎ型ＭＯＳトランジスタＭＮ１がオンし、電源ＶＤＤが内部電源ＶＤＤＩに供給される。また、電源断信号ＰＤにＨレベルが印加（電源遮断を行なう）されていれば、Ｎ型ＭＯＳトランジスタＭＮ１のゲート端子にＬレベルが印加され、Ｎ型ＭＯＳトランジスタＭＮ１がオフし、内部電源ＶＤＤＩに電源ＶＤＤが供給されない状態（フローティング状態）となる。
　Ｎ型ＭＯＳトランジスタの場合、ソース端子（電源ＶＤＤ）に印加された電位と同じ電位をドレイン端子（内部電源ＶＤＤＩ）に出力するには、Ｎ型ＭＯＳトランジスタのゲート端子に対して、ソース端子に印加された電位にＮ型ＭＯＳトランジスタのしきい値電圧を加えた電位を印加すれば良い。
　よって、図１０の構成の場合は、入力信号を電圧変換して出力することが可能なレベルシフト回路５がＮ型ＭＯＳトランジスタＭＮ１の前段に挿入されている。勿論、予め、電源ＶＤＤと同じかそれより高い電圧が、電源遮断信号ＰＤとして供給されるような構成であれば、レベルシフト回路５は不要である。
　以上の通り、電源遮断用のスイッチ素子をＰ型ＭＯＳトランジスタからＮ型ＭＯＳトランジスタに置き換えた場合でも、上記実施形態１、２と同等の動作や効果を有していることが判る。
　一般に、同一のチャネル幅とチャネル長で構成された、Ｐ型ＭＯＳトランジスタの駆動能力とＮ型ＭＯＳトランジスタの駆動能力とでは、Ｎ型ＭＯＳトランジスタの駆動能力の方が高い。よって、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとが同一の駆動能力を持つように構成した場合、Ｎ型ＭＯＳトランジスタの方が、より小面積に構成することが可能である。
　つまり、本実施形態のように、電源遮断用のスイッチ素子をＮ型ＭＯＳトランジスタで構成した方が、半導体記憶装置の面積をより小面積に構成することが可能である。
　上記実施形態４でも示した通り、半導体記憶装置を構成するＭＯＳトランジスタのオフリーク電流は、トランジスタのチャネル長を長くするほど小さくなる。また、ＭＯＳトランジスタのゲート酸化膜圧を厚く構成するほど、オフリーク電流は小さくなる。また、ＭＯＳトランジスタの拡散領域に注入する不純物濃度を高くして、トランジスタのしきい値電圧の絶対値を上げることでも、オフリーク電流を小さくすることが可能である。更には、ＭＯＳトランジスタの基板電源に逆方向バイアスを印加しても、オフリーク電流を小さくすることが可能である。
　図１０において、電源ＶＤＤと内部電源ＶＤＤＩとを遮断するためのＮ型ＭＯＳトランジスタＭＮ１も、電源遮断時（電源遮断信号ＰＤがＨレベルとなり、Ｎ型ＭＯＳトランジスタＭＮ１がオフしている状態）には、オフリーク電流が流れている。
　半導体記憶装置において、メモリセル１を除いた回路部分の同一極性のトランジスタのチャネル長は、同一の長さで設計されることが一般的であるが、例えば、ワード線ドライバ回路２を構成するＮ型ＭＯＳトランジスタＭＮ２のチャネル長よりも、Ｎ型ＭＯＳトランジスタＭＮ１のチャネル長を長くすれば、Ｎ型ＭＯＳトランジスタＭＮ１のオフリーク電流が抑制でき、半導体記憶装置の低消費電力化が可能となる。
　また、半導体記憶装置において、同一極性のＭＯＳトランジスタのゲート酸化膜厚は、全て同じ厚さで形成されていることが一般的であるが、例えば、ワード線ドライバ回路２を構成するＮ型ＭＯＳトランジスタＭＮ２のゲート酸化膜厚よりも、Ｎ型ＭＯＳトランジスタＭＮ１のゲート酸化膜圧を厚く形成すれば、Ｎ型ＭＯＳトランジスタＭＮ１のオフリーク電流が抑制でき、半導体記憶装置の低消費電力化が可能となる。
　また、半導体記憶装置において、メモリアレイ１０を除いた領域に形成される同一極性のＭＯＳトランジスタの拡散領域に注入する不純物濃度は、同一の不純物濃度であることが一般的であるが、例えば、ワード線ドライバ回路２を構成するＮ型ＭＯＳトランジスタＭＮ２の拡散領域に注入する不純物濃度よりも、Ｎ型ＭＯＳトランジスタＭＮ１の拡散領域に注入する不純物濃度を高くして、ＭＯＳトランジスタのしきい値電圧を上げれば、Ｎ型ＭＯＳトランジスタＭＮ１のオフリーク電流を抑制でき、半導体記憶装置の低消費電力化が可能となる。
　また、半導体記憶装置において、同一極性のＭＯＳトランジスタの基板電源には、全て同一の電位が印加されていることが一般的であるが、例えば、ワード線ドライバ回路２を構成するＮ型ＭＯＳトランジスタＭＮ２の基板電源と同じかそれより低い電位を、Ｎ型ＭＯＳトランジスタＭＮ１の基板電源に印加すれば、Ｎ型ＭＯＳトランジスタＭＮ１のオフリーク電流が抑制でき、半導体記憶装置の低消費電力化が可能となる。
　本実施形態では、ワード線ドライバ回路を構成するトランジスタを例にして説明したが、半導体記憶装置を構成するその他のトランジスタであっても同一の効果を有することは明らかである。
　（実施形態６）
　図１１Ａ、図１１Ｂは、本発明の実施形態６に係るワード線ドライバ回路の電源遮断用のスイッチ素子の供給箇所を示す図である。
　図１１Ａは、図１の構成から、ワード線ドライバ回路２の電源遮断用のスイッチ素子であるＰ型ＭＯＳトランジスタＭＰ１と、ワード線ドライバ回路２とワード線ドライバ回路２の出力であるワード線ＷＬ０～ＷＬｘ、電源ＶＤＤ、内部電源ＶＤＤＩを抜き出した図である。また、図１１Ａに示す構成は、内部電源ＶＤＤＩの配線抵抗Ｒ１を備える。
　図１１Ｂは、図１１Ａの構成に対して、ワード線ＷＬ０を出力するワード線ドライバ回路２側に、ワード線ドライバ回路２の電源遮断用のスイッチ素子であるＰ型ＭＯＳトランジスタＭＰ１Ｂを追加した構成である。図１１Ｂに示す構成は、内部電源ＶＤＤＩの配線抵抗Ｒ１を備える。
　Ｐ型ＭＯＳトランジスタＭＰ１Ｂは、ゲート端子が電源遮断信号ＰＤに接続され、ソース端子が電源ＶＤＤに、ドレイン端子が内部電源ＶＤＤＩに各々接続されており、図１１Ａ又は図１１ＢのＰ型ＭＯＳトランジスタＭＰ１と同一の動作を行なう。
　図１１Ａと図１１Ｂとの違いは、電源ＶＤＤから内部電源ＶＤＤＩへの電源供給が１箇所から行なわれるか、２箇所から行なわれるかの違いである。
　図１１Ａの場合、電源ＶＤＤの供給箇所が１箇所であるため、内部電源ＶＤＤＩの配線抵抗Ｒ１によって生じる電圧降下は、電源供給箇所から最も近い、ワード線ＷＬｘを出力するワード線ドライバ回路２の電源端子（図３のＰ型ＭＯＳトランジスタＭＰ２のソース端子）の電圧降下が最も小さく、逆に、電源供給箇所から最も遠い、ワード線ＷＬ０を出力するワード線ドライバ回路２の電源端子の電圧降下が最も大きい。
　また、電源遮断状態から電源が復帰する場合において、電源の供給箇所から最も遠い、ワード線ＷＬ０を出力するワード線ドライバ回路２の復帰が最も遅くなる。
　図１１Ｂのように、ワード線ドライバ回路列の上下にＰ型ＭＯＳトランジスタＭＰ１とＰ型ＭＯＳトランジスタＭＰ１Ｂとを各々配置して、電源供給箇所を２箇所にすれば、各ワード線ドライバ回路２の電源端子で生じる電圧降下が小さくなり、更に、各ワード線ドライバ回路２の電源遮断状態から電源が復帰するまでの時間も短縮できることは明らかである。また、Ｐ型ＭＯＳトランジスタＭＰ１とＰ型ＭＯＳトランジスタＭＰ１Ｂとを、ワード線ドライバ回路列の左右に配置してあっても、同様な効果が得られることは明らかである。
　本実施形態では、電源供給箇所を１箇所から２箇所にした場合の例を説明したが、電源供給箇所を３箇所または３箇所より多い箇所より供給できるようにすれば、更に電圧降下が小さくなり、電源復帰時間も短くなることは明らかである。
　図１２は、半導体記憶装置中におけるワード線ドライバ回路２と電源遮断用スイッチ素子の配置を示すレイアウト図である。
　図１２に示した半導体記憶装置のレイアウト図は、ワード線ドライバ回路２、メモリセル用の基板電源供給領域６、電源遮断用のスイッチ素子配置領域７、メモリアレイ１０を備える。
　半導体記憶装置には、メモリアレイ１０を構成するメモリセル１の基板電源を供給するための基板電源供給領域６が、メモリアレイ１０内に一定の間隔で配置され、また、ワード線ドライバ回路２は、メモリアレイ１０に隣接して配置される。
　よって、図１２に示されるように、ワード線ドライバ回路列中において、基板電源供給領域６と隣り合う場所には、空き領域（電源遮断用スイッチ素子配置領域７）が発生する。
　従って、この空き領域に電源遮断用のスイッチ素子を配置すれば、すなわち、スイッチ素子をメモリセルの基板電源供給領域６と隣り合って配置すれば、半導体記憶装置の面積増加がないので、半導体記憶装置の小面積化が可能となる。
　尚、本実施形態では、ワード線ドライバ回路２に対しての構成を示したが、ビット線プリチャージ回路３に対しても同様な構成をとれば、ワード線ドライバ回路２の場合と同様な効果が得られることは明らかである。
　図１１Ｂでは、ワード線ドライバ回路２の周辺にスイッチ素子を２つ配置した構成を示しているが、周辺制御回路２０の中または、ビット線プリチャージ回路３の周辺にスイッチ素子を２つ配置した構成を示す図は、同様であるため省略する。
　（実施形態７）
　図１３は、図１のメモリセル１の具体的な構成（図２）のその他の一例を示す図である。
　図１３に示したメモリセル１’は、アクセストランジスタＡ１、Ａ２、ドライブトランジスタＤ１、Ｄ２、ロードトランジスタＬ１、Ｌ２を備える。メモリセル１’はワード線ＷＬ、ビット線ＢＬ、ＮＢＬ、電源ＶＤＤに接続される。ロードトランジスタＬ１、Ｌ２の基板には、基板電源（第１の基板電源）ＶＤＤＢが接続され、アクセストランジスタＡ１、Ａ２とドライブトランジスタＤ１、Ｄ２には、基板電源（第２の基板電源）ＶＳＳＢが接続される。
　図２のメモリセル１と異なる点は、Ｐ型ＭＯＳトランジスタであるロードトランジスタＬ１、Ｌ２の基板電源ＶＤＤＢと、Ｎ型ＭＯＳトランジスタであるアクセストランジスタＡ１、Ａ２及びドライブトランジスタＤ１、Ｄ２の基板電源ＶＳＳＢを、各々独立に制御可能なように構成した点のみであり、図１３のメモリセル１’の動作は、図２のメモリセル１と同一の動作を行なう。
　一般に、半導体記憶装置を構成するＭＯＳトランジスタのオフリーク電流は、ＭＯＳトランジスタの基板電源に逆方向バイアスを印加（Ｐ型ＭＯＳトランジスタであれば、ソース端子に印加される電圧と同じかそれより高い電圧を基板に印加し、Ｎ型ＭＯＳトランジスタであれば、ソース端子に印加される電圧と同じかそれより低い電圧を基板に印加）すれば、オフリーク電流を小さくすることが可能である。
　よって、Ｐ型ＭＯＳトランジスタであるロードトランジスタＬ１、Ｌ２の基板電源ＶＤＤＢに、電源ＶＤＤと同じかそれより高い電位を印加すれば、ロードトランジスタＬ１、Ｌ２のオフリーク電流が抑制でき、半導体記憶装置の低消費電力化が可能となる。
　同様に、Ｎ型ＭＯＳトランジスタであるアクセストランジスタＡ１、Ａ２及びドライブトランジスタＤ１、Ｄ２の基板電源ＶＳＳＢに、接地電源（ドライブトランジスタＤ１、Ｄ２のソース端子に印加されている電源）と同じかそれより低い電位を印加すれば、アクセストランジスタＡ１、Ａ２及びドライブトランジスタＤ１、Ｄ２のオフリーク電流を抑制でき、半導体記憶装置の低消費電力化が可能となる。
　なお、必ずしも、Ｐ型ＭＯＳトランジスタであるロードトランジスタＬ１、Ｌ２の基板電源ＶＤＤＢに、電源ＶＤＤと同じかそれより高い電位を印加し、かつ、Ｎ型ＭＯＳトランジスタであるアクセストランジスタＡ１、Ａ２及びドライブトランジスタＤ１、Ｄ２の基板電源ＶＳＳＢに、接地電源と同じかそれより低い電位を印加する必要はなく、Ｐ型ＭＯＳトランジスタであるロードトランジスタＬ１、Ｌ２の基板電源ＶＤＤＢに、電源ＶＤＤと同じかそれより高い電位を印加するか、Ｎ型ＭＯＳトランジスタであるアクセストランジスタＡ１、Ａ２及びドライブトランジスタＤ１、Ｄ２の基板電源ＶＳＳＢに、接地電源と同じかそれより低い電位を印加するかの、いずれかだけを行っても良い。
　ＭＯＳトランジスタの基板電源に逆方向バイアスを印加した場合、ＭＯＳトランジスタのオフリーク電流を小さくすることができる。しかし、逆方向バイアスを印加していないＭＯＳトランジスタと比較した場合、トランジスタがオンした状態での駆動能力が低下し、その結果、半導体記憶装置の性能が低下してしまう。よって、半導体記憶装置が通常動作を行なっている場合（待機状態ではない場合）には、メモリセル１’の基板電源には、逆方向バイアスが印加されない状態にすれば良い。
　メモリセル１’の基板電源を切り換える方法は、例えば、電源遮断信号ＰＤと電源遮断信号ＰＤの反転信号とにより制御される２つのスイッチ素子（Ｐ型ＭＯＳトランジスタ）を各々設けて、一方のスイッチ素子の入力に電源ＶＤＤと同じかそれより高い電位である基板電源ＶＤＤＢを接続し、他方のスイッチ素子の入力に電源ＶＤＤを接続する。各々のスイッチ素子の出力を共通に接続して、スイッチ素子の出力をメモリセル１’のロードトランジスタＬ１、Ｌ２の基板電源に接続する。
　電源遮断信号ＰＤがＬレベル（半導体記憶装置が通常動作を行なう場合）であれば、電源ＶＤＤに接続した側のスイッチ素子（Ｐ型ＭＯＳトランジスタ）がオンして、メモリセル１’のロードトランジスタＬ１、Ｌ２の基板電源に電源ＶＤＤが印加される。電源遮断信号ＰＤがＨレベル（半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤが遮断される場合）であれば、基板電源ＶＤＤＢに接続した側のスイッチ素子がオンして、メモリセル１’のロードトランジスタＬ１、Ｌ２の基板電源に基板電源ＶＤＤＢが印加されるように構成すれば良い。
　同様に、電源遮断信号ＰＤと電源遮断信号ＰＤの反転信号とにより制御される２つのスイッチ素子（Ｎ型ＭＯＳトランジスタ）を各々設けて、一方のスイッチ素子の入力に接地電源と同じかそれより低い電位である基板電源ＶＳＳＢを接続し、他方のスイッチ素子の入力に接地電源を接続する。各々のスイッチ素子の出力を共通に接続して、スイッチ素子の出力をメモリセル１’のアクセストランジスタＡ１、Ａ２とドライブトランジスタＤ１、Ｄ２との基板電源に接続する。
　電源遮断信号ＰＤがＬレベル（半導体記憶装置が通常動作を行なう場合）であれば、接地電源に接続した側のスイッチ素子（Ｎ型ＭＯＳトランジスタ）がオンして、メモリセル１’のアクセストランジスタＡ１、Ａ２とドライブトランジスタＤ１、Ｄ２の基板電源に接地電源が印加される。電源遮断信号ＰＤがＨレベル（半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源が遮断される場合）であれば、基板電源ＶＳＳＢに接続した側のスイッチ素子がオンして、メモリセル１’のアクセストランジスタＡ１、Ａ２とドライブトランジスタＤ１、Ｄ２の基板電源に基板電源ＶＳＳＢが印加されるように構成すれば良い。
　以上の通り、半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤが遮断される場合にのみ、メモリセル１’の基板電源に逆方向バイアスが印加されるように構成すれば、通常動作時の半導体記憶装置の性能の低下が生じず、半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤが遮断される場合には、より低消費電力化が可能な半導体記憶装置が実現できる。
　電源遮断信号ＰＤがＨレベルで、半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤが遮断される時は、ワード線ＷＬがＬレベルで、アクセストランジスタＡ１、Ａ２が共にオフしている。よって、メモリセル１’のロードトランジスタＬ１、Ｌ２のソース端子に電源ＶＤＤが供給され続けている限り、フリップフロップに記憶されたデータは、外部からの影響を受けることなく、同一の記憶データを保持し続ける状態にある。
　メモリセル１’は、ロードトランジスタＬ１とドライブトランジスタＤ１、また、ロードトランジスタＬ２とドライブトランジスタＤ２とで各々インバータを構成し、各々のインバータの入出力端子を接続してフリップフロップを構成し、データの記憶保持を行う。
　メモリセル１’中のフリップフロップを正常に動作させて、データの記憶保持を正常に行なうためには、これらロードトランジスタＬ１、Ｌ２又はドライブトランジスタＤ１、Ｄ２が、各々オンすることが可能な電圧が印加されていれば良い。即ち、ロードトランジスタＬ１（又はＬ２）とドライブトランジスタＤ１（又はＤ２）の何れかの閾値電圧の絶対値の高い側の電圧が、電源ＶＤＤに印加されていれば、メモリセル１’中のデータを正常に記憶保持することが可能である。
　メモリセル１’のロードトランジスタＬ１、Ｌ２のソース端子に印加される電源ＶＤＤの電位が低下すれば、メモリセル１’のリーク電流が抑制されるので、結果として、半導体記憶装置の消費電力を抑制することができる。
　例えば、電源遮断信号ＰＤと電源遮断信号ＰＤの反転信号とにより制御される２つのスイッチ素子（Ｐ型ＭＯＳトランジスタ）を各々設けて、一方のスイッチ素子の入力に電源ＶＤＤと同じかそれより低い電位である電源（例えば、電源ＶＤＤ２）を接続し、他方のスイッチ素子の入力に電源ＶＤＤを接続する。各々のスイッチ素子の出力を共通に接続して、スイッチ素子の出力をメモリセル１’のロードトランジスタＬ１、Ｌ２のソース端子に接続する。
　電源遮断信号ＰＤがＬレベル（半導体記憶装置が通常動作を行なう場合）であれば、電源ＶＤＤに接続した側のスイッチ素子（Ｐ型ＭＯＳトランジスタ）がオンして、メモリセル１’に電源ＶＤＤが印加される。電源遮断信号ＰＤがＨレベル（半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤが遮断される場合）であれば、電源ＶＤＤ２に接続した側のスイッチ素子がオンして、メモリセル１’に電源ＶＤＤと同じかそれより低い電位である電源ＶＤＤ２が印加されるように構成する。
　以上の通り、半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤが遮断される時に、メモリセル１’に印加される電源が低下するように構成すれば、半導体記憶装置の低消費電力化が可能となる。
　（実施形態８）
　続いて、本発明の実施形態８を説明する。
　上記実施形態７では、メモリセル１’のロードトランジスタＬ１、Ｌ２の基板電源と、アクセストランジスタＡ１、Ａ２及びドライブトランジスタＤ１、Ｄ２の基板電源とを、各々制御する場合の説明を行なったが、図１における周辺制御回路２０内を構成するＰ型ＭＯＳトランジスタの基板電源、また、Ｎ型ＭＯＳトランジスタの基板電源を各々制御した場合でも、同様な効果が得られる。
　一般に、半導体記憶装置を構成するＭＯＳトランジスタのオフリーク電流は、ＭＯＳトランジスタの基板電源に逆方向バイアスを印加（Ｐ型ＭＯＳトランジスタであれば、ソース端子に印加される電圧と同じかそれより高い電圧を基板に印加し、Ｎ型ＭＯＳトランジスタであれば、ソース端子に印加される電圧と同じかそれより低い電圧を基板に印加）すれば、オフリーク電流を小さくすることが可能である。
　よって、周辺制御回路２０を構成するＰ型ＭＯＳトランジスタの基板電源（第３の基板電源）（例えば、基板電源ＶＤＰＢとする）に、電源ＶＤＤと同じかそれより高い電位を印加すれば、周辺制御回路２０を構成するＰ型ＭＯＳトランジスタのオフリーク電流を抑制でき、半導体記憶装置の低消費電力化が可能となる。
　同様に、周辺制御回路２０を構成するＮ型ＭＯＳトランジスタの基板電源（第４の基板電源）（例えば、基板電源ＶＳＰＢとする）に、接地電源（Ｎ型ＭＯＳトランジスタのソース端子に印加されている電源）と同じかそれより低い電位を印加すれば、周辺制御回路２０を構成するＮ型ＭＯＳトランジスタのオフリーク電流を抑制でき、半導体記憶装置の低消費電力化が可能となる。
　ＭＯＳトランジスタの基板電源に逆方向バイアスを印加した場合、ＭＯＳトランジスタのオフリーク電流を小さくすることができる。しかし、逆方向バイアスを印加していないＭＯＳトランジスタと比較した場合、トランジスタがオンした状態での駆動能力が低下し、その結果、半導体記憶装置の性能が低下してしまう。よって、半導体記憶装置が通常動作を行なっている場合（待機状態ではない場合）には、周辺制御回路２０を構成するＭＯＳトランジスタの基板電源には、逆方向バイアスが印加されない状態にすれば良い。
　周辺制御回路２０を構成するＭＯＳトランジスタの基板電源を切り換える方法は、例えば、電源遮断信号ＰＤと電源遮断信号ＰＤの反転信号とにより制御される２つのスイッチ素子（Ｐ型ＭＯＳトランジスタ）を各々設けて、一方のスイッチ素子の入力に電源ＶＤＤと同じかそれより高い電位である基板電源ＶＤＰＢを接続し、他方のスイッチ素子の入力に電源ＶＤＤを接続する。各々のスイッチ素子の出力を共通に接続して、スイッチ素子の出力に周辺制御回路２０を構成するＰ型ＭＯＳトランジスタの基板電源を接続する。
　電源遮断信号ＰＤがＬレベル（半導体記憶装置が通常動作を行なう場合）であれば、電源ＶＤＤに接続した側のスイッチ素子（Ｐ型ＭＯＳトランジスタ）がオンして、周辺制御回路２０を構成するＰ型ＭＯＳトランジスタの基板電源に電源ＶＤＤが印加される。電源遮断信号ＰＤがＨレベル（半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤが遮断される場合）であれば、基板電源ＶＤＰＢに接続した側のスイッチ素子がオンして、周辺制御回路２０を構成するＰ型ＭＯＳトランジスタの基板電源に基板電源ＶＤＰＢが印加されるように構成すれば良い。
　同様に、電源遮断信号ＰＤと電源遮断信号ＰＤの反転信号とにより制御される２つのスイッチ素子（Ｎ型ＭＯＳトランジスタ）を各々設けて、一方のスイッチ素子の入力に接地電源と同じかそれより低い電位である基板電源ＶＳＰＢを接続し、他方のスイッチ素子の入力に接地電源を接続する。各々のスイッチ素子の出力を共通に接続して、スイッチ素子の出力に周辺制御回路２０を構成するＮ型ＭＯＳトランジスタの基板電源を接続する。
　電源遮断信号ＰＤがＬレベル（半導体記憶装置が通常動作を行なう場合）であれば、接地電源に接続した側のスイッチ素子（Ｎ型ＭＯＳトランジスタ）がオンして、周辺制御回路２０を構成するＮ型ＭＯＳトランジスタの基板電源に接地電源が印加される。電源遮断信号ＰＤがＨレベル（半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤが遮断される場合）であれば、基板電源ＶＳＰＢに接続した側のスイッチ素子がオンして、周辺制御回路２０を構成するＮ型ＭＯＳトランジスタの基板電源に基板電源ＶＳＰＢが印加されるように構成すれば良い。
　以上の通り、半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤが遮断される場合にのみ、周辺制御回路２０を構成するＭＯＳトランジスタの基板電源に逆方向バイアスが印加されるように構成すれば、通常動作時の半導体記憶装置の性能の低下が生じず、半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤが遮断される場合には、より低消費電力化が可能な半導体記憶装置が実現できる。
　また、上記実施形態７でも説明したように、半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３との電源ＶＤＤが遮断される時に、メモリセル１’に印加される電源が低下するように構成しておけば、半導体記憶装置の消費電力を更に抑制させることが可能であることは明らかである。
　すなわち、スイッチ素子がオフしている時には、メモリセル１’に接続される第１の電源がスイッチ素子がオンしている時の電圧と同じかそれより低い電圧に制御することにより、半導体記憶装置の消費電力を更に制御できる。
　（実施形態９）
　図１４は、本発明の実施形態９に係る半導体集積回路の構成図である。
　図１４に示す半導体集積回路１００は、半導体記憶装置３０、３１、他の半導体記憶装置４０、４１を備えており、半導体集積回路１００には、電源ＶＤＤが供給されている。
　上記半導体集積回路１００には、電源ＶＤＤが供給される複数の半導体記憶装置３０、３１、４０、４１が搭載されており、これ等の半導体記憶装置３０、３１及び４０、４１は、各々、図１の半導体記憶装置と同一の動作を行う。また、半導体記憶装置３０、３１を構成するトランジスタのしきい値電圧（Ｖｔ）の絶対値に対して、半導体記憶装置４０、４１を構成するトランジスタのしきい値電圧の絶対値の方が高く設定されている。半導体記憶装置３０、３１を低Ｖｔトランジスタで構成された半導体記憶装置、他の半導体記憶装置４０、４１を高Ｖｔトランジスタで構成された半導体記憶装置と呼ぶ。
　一般に、半導体記憶装置を構成するＭＯＳトランジスタのオフリーク電流は、トランジスタのしきい値電圧の絶対値を上げると、小さくなる。よって、高Ｖｔトランジスタで構成された半導体記憶装置４０、４１は、低Ｖｔトランジスタで構成された半導体記憶装置３０、３１に比べて消費電力が少ない。
　よって、高Ｖｔトランジスタで構成された半導体記憶装置４０、４１は、図１のような半導体記憶装置のワード線ドライバ回路２とビット線プリチャージ回路３とを電源ＶＤＤで遮断するような必要性が極めて低い。従って、電源遮断用のスイッチ素子（図１のＰ型ＭＯＳトランジスタＭＰ１）を削除して、半導体記憶装置４０、４１の面積を削減し、結果として、半導体集積回路１００の面積を削減する方が効果的であるといえる。
　以上の通り、半導体集積回路１００中にトランジスタのしきい値電圧の絶対値が異なる半導体記憶装置が混載されるような場合には、低Ｖｔトランジスタで構成された半導体記憶装置３０、３１にのみ、半導体記憶装置のワード線ドライバ回路２及びビット線プリチャージ回路３との電源ＶＤＤを遮断できる構成にすれば、半導体集積回路の低消費電力化と小面積化を両立することが可能となる。
　本実施形態では、２種類のＶｔトランジスタで構成された半導体記憶装置が半導体集積回路中に混載される場合の説明を行なったが、２種類以上のＶｔトランジスタで構成された半導体記憶装置が半導体集積回路中に混載される場合においても、上記と同様な考え方を適用して半導体集積回路を構成すれば、半導体集積回路の低消費電力化と小面積化を両立することが可能となることは明らかである。
　（実施形態１０）
　図１５は、本発明の実施形態１０に係る半導体集積回路の構成図である。
　図１５に示す半導体集積回路１０１は、半導体記憶装置５０、５１、Ｐ型ＭＯＳトランジスタＭＰ５０を備える。Ｐ型ＭＯＳトランジスタＭＰ５０のゲートには、電源遮断信号ＰＤが入力される。半導体記憶装置５０、５１には、内部電源ＶＤＤＩ、および、電源ＶＤＤが接続される。
　Ｐ型ＭＯＳトランジスタ（スイッチ素子）ＭＰ５０は、電源遮断信号ＰＤで制御され、そのソース端子に電源ＶＤＤ、そのドレイン端子に内部電源ＶＤＤＩが接続され、内部電源ＶＤＤＩは半導体記憶装置５０、５１に各々供給される。また、半導体記憶装置５０、５１は、各々、図１に示した半導体記憶装置から、電源遮断信号ＰＤで制御される電源遮断用のスイッチ素子（Ｐ型ＭＯＳトランジスタＭＰ１）を除いた構成である。
　つまり、図１５は、電源遮断信号ＰＤで制御される電源遮断用のスイッチ素子（Ｐ型ＭＯＳトランジスタＭＰ５０）を半導体集積回路１０１中に1つ備えた構成を示している。半導体集積回路１０１は、１つのスイッチ素子ＭＰ５０により、全ての半導体記憶装置５０、５１のワード線ドライバ回路２及びビット線プリチャージ回路３の電源ＶＤＤの遮断制御を同時に実施できるように構成したものである。
　以上のような構成にすれば、半導体記憶装置中に電源遮断用のスイッチ素子（図１のＰ型ＭＯＳトランジスタＭＰ１）を設ける必要がなくなるので、半導体記憶装置の小面積化が可能となり、更には、半導体集積回路１０１の小面積化が可能となる。
　尚、本実施形態では、半導体集積回路１０１中に２つの半導体記憶装置５０、５１を搭載した場合の説明を行なったが、半導体集積回路中に２つ以上の半導体記憶装置を搭載して同様に構成した場合においても、同一の効果が得られることは明らかである。
　（実施形態１０の変形例）
　図１６は、本発明の実施形態１０に係る半導体集積回路のその他の構成図である。
　図１６に示す半導体集積回路１０１は、半導体記憶装置５０、５１、外部印加端子２００を備える。内部電源ＶＤＤＩおよび電源ＶＤＤは、外部印加端子２００から半導体記憶装置５０、５１に供給される。
　図１５は、半導体集積回路１０１中にスイッチ素子（Ｐ型ＭＯＳトランジスタＭＰ５０）を配置し、このスイッチ素子を制御することで、半導体記憶装置５０、５１のワード線ドライバ回路２及びビット線プリチャージ回路３の電源の遮断制御を実施している。これに対して、図１６に示した構成は、図１５の構成からスイッチ素子（Ｐ型ＭＯＳトランジスタＭＰ５０）を削除している。さらに、外部印加端子２００を介して、半導体集積回路１０１の外側から、半導体記憶装置５０、５１のワード線ドライバ回路２及びビット線プリチャージ回路３に供給される内部電源ＶＤＤＩ（電源ＶＤＤの電位と等価な第２の電源）を供給するかしないかを制御するように構成した例である。
　図１５のように半導体集積回路１０１の内部にスイッチ素子（Ｐ型ＭＯＳトランジスタＭＰ５０）を配置しなくても、図１６のように、半導体集積回路１０１の外側から、半導体記憶装置５０、５１のワード線ドライバ回路２及びビット線プリチャージ回路３に対して、内部電源ＶＤＤＩ（第２の電源）を供給するかしないかを制御可能なように構成すれば、図１５に示した構成と同等の動作及び効果が得られることは明らかである。
　（実施形態１１）
　次に、本発明の実施形態１１の半導体記憶装置を説明する。
　一般に、半導体記憶装置には、半導体記憶装置が待機状態であるのか、そうではないのかを選択するための制御信号（チップイネーブル信号）が入力される。例えば、チップイネーブル信号がＬレベルであれば、半導体記憶装置が通常動作状態となり、チップイネーブル信号がＨレベルであれば、半導体記憶装置が待機状態となる。
　以上で説明してきた電源遮断信号ＰＤは、半導体記憶装置が待機状態の時に、電源遮断信号ＰＤをＨレベルにして、半導体記憶装置のワード線ドライバ回路２及びビット線プリチャージ回路３の電源ＶＤＤを遮断し、逆に、半導体記憶装置が通常動作を行うときには、電源遮断信号ＰＤをＬレベルにして、全ての回路に電源ＶＤＤが供給されるように制御している。
　つまり、半導体記憶装置に入力されるチップイネーブル信号により、電源遮断信号ＰＤの制御を代用することが可能であることが容易に理解できる。
　以上の通り、電源遮断信号ＰＤをチップイネーブル信号で代用すれば、半導体記憶装置に入力する制御信号を削減でき、半導体記憶装置の制御を簡素化することが可能となる。
　本実施形態の内容は、全ての実施形態に対して適用することが可能であることは明らかである。
　以上説明したように、本発明の半導体記憶装置は、半導体記憶装置内で待機時でのリーク電流の大半を占める特定の回路のみの電源を遮断するので、面積増加を有効に抑制しつつ、待機状態でのリーク電流を効果的に抑制することができるという効果を有し、半導体記憶装置や半導体集積回路等の低消費電力化を実現する回路として有用である。
　１，１’　　メモリセル
　２　　ワード線ドライバ回路
　３，３’　　ビット線プリチャージ回路
　４，４’，４’’　　入力回路
　５　　レベルシフト回路
　６　　メモリセル用基板電源供給領域
　７　　電源遮断用スイッチ素子配置領域
　１０　　メモリアレイ
　２０　　周辺制御回路
　３０，３１，４０，４１，５０，５１　　半導体記憶装置
　１００，１０１　　半導体集積回路
　ＭＰ１，ＭＰ１Ｂ，ＭＰ５０　　Ｐ型ＭＯＳトランジスタ（スイッチ素子）
　ＭＮ１　　Ｎ型ＭＯＳトランジスタ（スイッチ素子）
　ＭＰ２，ＭＰ３Ａ～Ｃ，ＭＰ４，ＭＰ５０　　Ｐ型ＭＯＳトランジスタ
　ＭＮ２，ＭＮ４　　Ｎ型ＭＯＳトランジスタ
　ＭＮ５　　Ｎ型ＭＯＳトランジスタ（ローインピーダンス素子）
　Ａ１，Ａ２　　アクセストランジスタ
　Ｄ１，Ｄ２　　ドライブトランジスタ
　Ｌ１，Ｌ２　　ロードトランジスタ
　Ｒ１　　配線抵抗
　ＮＯＲ１　　ＮＯＲ回路（入力回路）
　ＮＡＮＤ１　　ＮＡＮＤ回路（入力回路）
　ＷＬ，ＷＬ０，ＷＬｘ　　ワード線
　ＢＬ，ＢＬ０，ＢＬｙ，ＮＢＬ，ＮＢＬ０，ＮＢＬｙ　　ビット線
　ＡＤ　　アドレス信号（第１の入力信号）
　ＰＤ　　電源遮断信号（第１の制御信号）
　ＮＷＬ　　ワード線制御信号
　ＮＰＣＧ　　ビット線プリチャージ制御信号
　ＶＤＤＩ　　内部電源
　ＶＤＤ　　電源（第１の電源）
　ＶＤＤＢ　　ロードトランジスタの基板電源（第１の基板電源）
　ＶＳＳＢ　　アクセストランジスタとドライブトランジスタの基板電源（第２の基板電源）

Claims (11)

  1. 　ワード線とビット線とに接続され、データの記憶保持を行なう少なくとも１個のメモリセルと、
    　前記ワード線に接続された少なくとも１個のワード線ドライバ回路と、
    前記ビット線に接続された少なくとも１個のビット線プリチャージ回路と、
    　周辺制御回路と
    　により構成された半導体記憶装置であって、
    　前記メモリセルと前記周辺制御回路には、第１の電源が接続され、
    　前記ワード線ドライバ回路と前記ビット線プリチャージ回路とには、第１の制御信号によって制御されるスイッチ素子を介して、前記第１の電源が接続される
    　ことを特徴とする半導体記憶装置。
  2. 　ワード線とビット線とに接続され、データの記憶保持を行なう少なくとも１個のメモリセルと、
    　前記ワード線に接続された少なくとも１個のワード線ドライバ回路と、
    　前記ビット線に接続された少なくとも１個のビット線プリチャージ回路と、
    　周辺制御回路と
    　により構成された半導体記憶装置であって、
    　前記メモリセルと前記周辺制御回路と前記ビット線プリチャージ回路には第１の電源が接続され、
    　前記ワード線ドライバ回路には、第１の制御信号によって制御されるスイッチ素子を介して、前記第１の電源が接続されており、
    　前記ビット線プリチャージ回路には、前記第１の制御信号に基づいた制御信号が入力され、前記スイッチ素子がオフする時に前記ビット線プリチャージ回路がオフするように制御される
    　ことを特徴とする半導体記憶装置。
  3. 　前記請求項１または２に記載の半導体記憶装置において、
    　前記スイッチ素子は、ＭＯＳトランジスタで構成されており、
    　前記第１の制御信号によって前記ＭＯＳトランジスタがオン・オフ制御される
    　ことを特徴とする半導体記憶装置。
  4. 　前記請求項３に記載の半導体記憶装置において、
    　(１)前記スイッチ素子を構成するＭＯＳトランジスタのチャネル長は、前記ワード線ドライバ回路を構成するＭＯＳトランジスタのチャネル長よりも長い、
    　および、
    　（２）前記スイッチ素子を構成するＭＯＳトランジスタのゲート酸化膜厚は、前記ワード線ドライバ回路を構成するＭＯＳトランジスタのゲート酸化膜厚よりも厚い、
    　のうち少なくともいずれか一つを有する
    　ことを特徴とする半導体記憶装置。
  5. 　　前記請求項１または２に記載の半導体記憶装置において、
    　　前記スイッチ素子は、前記周辺制御回路中の少なくとも２箇所に、分散配置されている
    　　ことを特徴とする半導体記憶装置。
  6. 　前記請求項１または２に記載の半導体記憶装置において、
    　前記スイッチ素子は、複数配置されたワード線ドライバ回路の周辺の、少なくとも２箇所に、分散配置されている
    　ことを特徴とする半導体記憶装置。
  7. 　前記請求項１または２に記載の半導体記憶装置において、
    　前記スイッチ素子は、複数配置されたビット線プリチャージ回路の周辺の、少なくとも２箇所に、分散配置されている
    　ことを特徴とする半導体記憶装置。
  8. 　前記請求項１または２に記載の半導体記憶装置において、
    　前記スイッチ素子は、メモリセルの基板電源供給領域と隣り合って配置されている
    　ことを特徴とする半導体記憶装置。
  9. 　前記請求項１または２に記載の半導体記憶装置において、
    　前記メモリセルを構成する複数のＰ型ＭＯＳトランジスタの第１の基板電源と、
    　前記メモリセルを構成する複数のＮ型ＭＯＳトランジスタの第２の基板電源と、
    を有し、
    　(１)前記第１の基板電源には、前記メモリセルを構成する複数のＰ型ＭＯＳトランジスタのソース電源と同じかそれより高い電圧が供給される
    　および、
    　（２）前記第２の基板電源には、前記メモリセルを構成する複数のＮ型ＭＯＳトランジスタのソース電源と同じかそれより低い電圧が供給されるように構成されている
    　のうち少なくともいずれか一つを有する
    　ことを特徴とする半導体記憶装置。
  10. 　前記請求項１または２に記載の半導体記憶装置において、
    　前記スイッチ素子がオフしている時には、
    　前記メモリセルに接続される前記第１の電源が、前記スイッチ素子がオンしている時の電圧と同じかそれより低い電圧に制御される
    　ことを特徴とする半導体記憶装置。
  11. 　ワード線とビット線とに接続され、データの記憶保持を行なう少なくとも１個のメモリセルと、
    　前記ワード線に接続された少なくとも１個のワード線ドライバ回路と、
    　周辺制御回路と
    　により構成された半導体記憶装置であって、
    　前記メモリセルと前記周辺制御回路には、第１の電源が接続され、
    　　前記ワード線ドライバ回路には、第１の制御信号によって制御されるスイッチ素子を介して、前記第１の電源が接続される
    　　ことを特徴とする半導体記憶装置。
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