JP2007035091A - 半導体記憶装置 - Google Patents

Abstract

【課題】待機状態における消費電力を効果的に削減できる半導体記憶装置を提供する。
【解決手段】待機状態においてメモリセル１１への電源供給を維持しつつ、周辺回路２の電源をオフすることにより、メモリセル１１の記憶データを保持しつつ待機状態の消費電力を削減することができる。また、待機状態へ移行する場合、ワード線ＷＬを非活性化した状態で周辺回路２の電源をオフし、待機状態から復帰する場合、周辺回路２の電源をオンした後でワード線ＷＬの非活性化を解除する。これにより、電源をオンオフするときや待機状態を保っているときにワード線が確実に非活性化されるため、周辺回路２の電源をオンオフしても、メモリセル１１の記憶データを安定に保持することができる。
【選択図】 図１

Description

本発明は、待機状態における消費電力の低減を図ったＳＲＡＭ（static random access memory）等の半導体記憶装置に関するものである。

半導体製造技術の進展に伴って回路が微細化すると、半導体装置の電源電圧はスケーリング則に応じて低下させる必要がある。また、携帯機器において電池の寿命を延ばすためには半導体装置の低消費電力化が必要であり、そのためには電源電圧を下げることが好ましい。

電源電圧の低下により信号振幅が小さくなると、トランジスタのしきい値が信号振幅に対して相対的に高くなるため、トランジスタのオン電流が減少し、遅延が増大する。そのため、トランジスタのしきい値も電源電圧に応じて低下させる必要がある。しかしながら、トランジスタのしきい値を低下させると、オフ状態におけるリーク電流が増えるため、低消費電力化が阻害されるという不利益が生じる。

回路の微細化に伴う上述のようなリーク電流の増大に対処するため、従来の半導体装置では、一般に、未使用回路の電源をスイッチによってオフする方法が採用される（例えば特許文献１を参照）。また、マルチＶｔｈと称される回路技術によって、しきい値が異なる複数種類のトランジスタを用いる方法もある。この方法では、遅延に余裕のない経路に低しきい値のトランジスタを用い、遅延に余裕のある経路に高しきい値のトランジスタを用いることにより、回路の動作速度を維持しつつリーク電流を削減する。
特開２００５−８６８０５号公報

しかしながら、例えばＳＲＡＭやＤＲＡＭなどの半導体記憶装置では、電源をオフすると記憶データが失われてしまうため、待機状態から復帰した後で記憶データを利用する必要がある場合には、待機状態でも電源をオフすることができない。
また、一般に半導体記憶装置では、回路のレイアウトや素子の特性が最適化されているため、マルチＶｔｈ技術によって各トランジスタのしきい値を選択してもリーク電流をあまり低減することができないという問題がある。

本発明はかかる事情に鑑みてなされたものであり、その目的は、待機状態における消費電力を効果的に削減できる半導体記憶装置を提供することにある。

本発明に係る半導体記憶装置は、ワード線が活性化されるとアクセス可能になり、非活性化されるとアクセスできなくなるメモリと、上記メモリにアクセスするための制御を行う第１の周辺回路と、上記第１の周辺回路から供給される信号に応じて上記ワード線を駆動する第２の周辺回路と、上記第１の周辺回路の電源をオン又はオフする電源スイッチ回路と、待機状態へ移行する場合、上記ワード線を非活性化するように上記第２の周辺回路を制御した状態で上記電源スイッチ回路をオフに設定し、上記待機状態から復帰する場合は、上記電源スイッチ回路をオンに設定した後で上記ワード線の非活性化を解除するように上記第２の周辺回路を制御する制御回路とを有する。

本発明によれば、待機状態において第１の周辺回路の電源がオフするため、待機状態における消費電力が小さくなる。また、待機状態に移行する場合、ワード線を非活性化した状態で第１の周辺回路の電源がオフし、待機状態から復帰する場合は、第１の周辺回路の電源をオンした後でワード線の非活性化が解除されため、第１の周辺回路の電源をオンオフする際のワード線の活性化が防止される。

上記第２の周辺回路は、上記ワード線を非活性化する場合、第１の電源線の電圧に基づいて上記ワード線を第１の電圧に駆動し、上記ワード線を活性化する場合、第２の電源線の電圧に基づいて上記ワード線を第２の電圧に駆動しても良い。この場合、上記電源スイッチ回路は、上記制御回路によってオフに設定される場合、上記第２の周辺回路と上記第２の電源線とを切り離しても良い。
これにより、待機状態において、第２の電源線から第２の周辺回路に流れるリーク電流の経路が電源スイッチ回路によって遮断される。

本発明に係る半導体記憶装置は、上記メモリにアクセスするためのデータ線を所定の電圧にプリチャージする第３の周辺回路を有しも良い。また、上記メモリは、上記ワード線が非活性化され、かつ、上記データ線が所定の電圧にプリチャージされる場合に記憶データを保持しても良い。上記制御回路は、上記待機状態から復帰する場合、上記データ線をプリチャージするように上記第３の周辺回路を制御した状態で上記電源スイッチ回路をオンに設定しても良い。
これにより、電源スイッチ回路をオンからオフに切り変える際、データ線が第３の周辺回路によってプリチャージされる。

上記第１の周辺回路は、入力されるリセット信号に応じて動作状態を所定の状態にリセットしても良い。この場合、上記制御回路は、上記待機状態から復帰する場合、上記電源スイッチ回路をオンに設定した後、上記第１の周辺回路の動作状態を上記所定の状態にリセットする上記リセット信号を発生し、当該リセット信号の発生後、上記ワード線の非活性化を解除するように上記第２の周辺回路を制御しても良い。
これにより、ワード線の非活性化を解除する前に、第１の周辺回路の動作状態が所定の状態にリセットされる。

上記電源スイッチ回路は、上記制御回路の制御に応じて、上記第１の周辺回路の電源とともに上記メモリの電源もオン又はオフしても良い。上記制御回路は、上記メモリの記憶データを保持する必要がない待機状態へ移行する場合は、上記第１の周辺回路及び上記メモリの電源をオフするように上記電源スイッチ回路を制御しても良い。
これにより、記憶データを保持する必要がない待機状態における消費電力が更に小さくなる。

本発明に係る半導体記憶装置は、上記待機状態において、上記メモリに供給する電源電圧を、記憶データの保持が可能な範囲内で低下させる電源回路を有しても良い。
これにより、待機状態における消費電力が更に小さくなる。

本発明によれば、待機状態において周辺回路の一部の電源をオフすることにより、消費電力を削減できる。また、待機状態へ移行する際及び待機状態から復帰する際にワード線を非活性化することにより、メモリの記憶データを安定に保持することができる。

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成の一例を示す図である。
図１に示す半導体記憶装置は、メモリアレイ１と、周辺回路２と、制御回路３と、電源回路４と、電源スイッチ回路ＳＷ１とを有する。

メモリアレイ１は、行列状に配列された複数のメモリセルから構成される。同一の行に属するメモリセルは共通のワード線に接続され、同一の列に属するメモリセルは共通のデータ線に接続される。周辺回路２によってある行のワード線が活性化されると、このワード線に接続されるメモリセルがデータ線を通じてアクセス可能になる。

メモリアレイ１を構成する各メモリセルは、電源を供給することによって記憶データを保持することが可能になるセルであり、例えばＳＲＡＭ型のメモリセルである。

周辺回路２は、メモリアレイ１にアクセスするための制御を行う回路である。すなわち、メモリセルへのデータの書き込みやメモリセルからのデータの読み出しに係わる種々の制御を行う。

周辺回路２は、例えば図１に示すように、ローデコーダ２１と、カラムデコーダ２２と、ワードドライバ２３と、Ｉ／Ｏ回路２４と、内部レジスタ２５とを有する。

ローデコーダ２１は、入力されるアドレスデータＡＤＲの一部を入力し、入力したアドレスデータに応じてメモリアレイ１の複数の行からアクセス対象となる１つの行を選択する。

カラムデコーダ２２は、入力されるアドレスデータＡＤＲの一部（ローデコーダ２１に入力されない残りの一部）を入力し、入力したアドレスデータに応じてメモリアレイ１の複数の列からアクセス対象となる一部の列を選択する。

ワードドライバ２３は、ローデコーダ２１において選択された行に対応する１本のワード線を活性化し、他のワード線を非活性化する。

Ｉ／Ｏ回路２４は、カラムデコーダ２２において選択された列に対応するデータ線を介して、アクセス対象のメモリセルデータに対するデータ書き込みやデータの読み出しを行う。
Ｉ／Ｏ回路２４には、例えば、データ線のプリチャージを行うプリチャージ回路や、データ線に出力されるメモリセルの記憶データを増幅するセンスアンプ、データ線を介してメモリセルに記憶データを書き込むバッファアンプなどが含まれる。

内部レジスタ２５は、周辺回路２の動作状態に係わる設定データＲＥＧを保持する。例えば、書き込み時や読み出し時におけるワード線の駆動タイミングや駆動パルスの幅など、メモリセルのアクセスのタイミングに係わるデータを保持する。周辺回路２は、内部レジスタ２５に保持されるデータに応じた動作状態で動作する。

電源回路４は、半導体記憶装置の各回路ブロックに一定の電源電圧を供給する。例えば図１に示すように、メモリアレイ１に電源電圧ＶＤＤ２を供給し、周辺回路２に電源電圧ＶＤＤ１を供給する。ただし、待機状態においては、メモリアレイ１に供給する電源電圧ＶＤＤ２を、メモリアレイ１において記憶データの保持が可能な範囲内で低下させる。

電源スイッチ回路ＳＷ１は、制御回路３から供給される制御信号ＰＧ１に応じて周辺回路２の電源をオンオフする。図１の例では、基準電位ＶＳＳ側の電源線に挿入される。
電源スイッチ回路ＳＷ１は、例えば、高しきい値かつ低リーク電流の特性を持ったトランジスタによって構成される。

電源スイッチ回路ＳＷ１を介して周辺回路２に基準電位ＶＳＳを供給する仮想電源線を、以下では‘ＶＳＳＶ線’と記す。

制御回路３は、通常状態から待機状態へ移行する場合や待機状態から通常状態へ復帰する場合に、電源スイッチ回路ＳＷ１や周辺回路２を制御する。

すなわち、制御回路３は、待機状態へ移行する場合、先ずワード線を非活性化するようにワードドライバ２３の後述する駆動回路を制御し、その状態で電源スイッチ回路ＳＷ１をオフに設定する。待機状態から復帰する場合は、電源スイッチ回路ＳＷ１を先にオンに設定し、その後ワード線の非活性化を解除するように駆動回路を制御する。

また、制御回路３は、待機状態から復帰する場合、先ずデータ線をプリチャージするようにＩ／Ｏ回路２４の後述するプリチャージ回路を制御し、その状態で電源スイッチ回路ＳＷ１をオンに設定する。

更に、制御回路３は、待機状態から復帰する場合、電源スイッチ回路ＳＷ１をオンに設定した後、周辺回路２の動作状態を所定の状態にリセットするように内部レジスタ２５を初期化し、その後、ワード線の非活性化を解除するように駆動回路を制御する。

図２は、図１に示す半導体記憶装置のより詳細な構成の一例を示す図であり、図１と図２の同一符号は同一の構成要素を示す。
図２においては、メモリアレイ１及び周辺回路２の全体から、１つのメモリアレイとその書き込み／読み出し制御を行う一部の回路を抜き出して示している。

メモリアレイ１は、例えば図２に示すように、ＳＲＡＭ型のメモリセル１１を有する。
図２に示すメモリセル１１は、ｐチャンネルＭＯＳ型のトランジスタＱ１及びＱ３と、ｎチャンネルＭＯＳ型のトランジスタＱ２、Ｑ４、Ｑ５及びＱ６を有する。
トランジスタＱ１及びＱ２のドレイン、並びに、トランジスタＱ３及びＱ４のゲートは、ノードＮ１に共通接続される。ノードＮ１は、トランジスタＱ５を介してビット線ＢＬに接続される。
トランジスタＱ３及びＱ４のドレイン、並びに、トランジスタＱ１及びＱ２のゲートは、ノードＮ２に共通接続される。ノードＮ２は、トランジスタＱ６を介してビット線ＢＬＸに接続される。
トランジスタＱ１及びＱ３のソースは、電源電圧ＶＤＤ２を供給する電源線（以下、ＶＤＤ２線と記す）に接続される。トランジスタＱ２及びＱ４のソースは、基準電位ＶＳＳを供給する電源線（以下、ＶＳＳ線と記す）に接続される。
トランジスタＱ５及びＱ６のゲートは、ワード線ＷＬに接続される。

なお、ビット線対（ＢＬ，ＢＬＸ）は、メモリセル１１にアクセスするためのデータ線に相当する。

ワードドライバ２３によってワード線ＷＬをローレベルに駆動する（すなわち非活性化する）と、トランジスタＱ５及びＱ６がオフする。この場合、ノードＮ１及びＮ２はビット線対（ＢＬ，ＢＬＸ）から切り離された状態になる。
この状態で、ノードＮ１の電圧がノードＮ２の電圧に比べて高くなると、トランジスタＱ１，Ｑ４のインピーダンスが小さくなり、トランジスタＱ２，Ｑ３のインピーダンスが大きくなるため、ノードＮ１の電圧は更に上昇し、ノードＮ２の電圧は更に低下する。その結果、ノードＮ１はハイレベル（電源電圧ＶＤＤ２）、ノードＮ２はローレベル（基準電位ＶＳＳ）になる。
一方、ノードＮ２の電圧がノードＮ１の電圧に比べて高くなると、トランジスタＱ２，Ｑ３のインピーダンスが小さくなり、トランジスタＱ１，Ｑ４のインピーダンスが大きくなるため、ノードＮ２の電圧は更に上昇し、ノードＮ１の電圧は更に低下する。その結果、ノードＮ２はハイレベル（電源電圧ＶＤＤ２）、ノードＮ１はローレベル（基準電位ＶＳＳ）になる。
したがって、ワード線ＷＬを非活性化した場合、ノードＮ１及びＮ２には相補的な電圧が保持される。ノードＮ１及びＮ２に保持される相補的な電圧の状態は、記憶データの値に対応付けられる。例えば、ノードＮ１がハイレベルでノードＮ２がローレベルの状態が記憶データの‘１’に対応し、ノードＮ２がハイレベルでノードＮ１がローレベルの状態が記憶データの‘０’に対応する。

図２に示すメモリセル１１において記憶データを保持する場合、ワード線ＷＬをローレベルに駆動し、トランジスタＱ５，Ｑ６をオフさせ、ノードＮ１，Ｎ２とビット線ＢＬ，ＢＬＸとを分離する。しかしながら、ビット線対（ＢＬ，ＢＬＸ）の電圧が変動すると、ワード線ＷＬがローレベル（基準電位ＶＳＳ）であってもトランジスタＱ５，Ｑ６がオンになる場合がある。例えばビット線ＢＬ，ＢＬＸが基準電位ＶＳＳより小さくなり、そのピークがトランジスタＱ５，Ｑ６のしきい値を超えると、トランジスタＱ５，Ｑ６はオンする。
つまり、メモリセル１１は、ワード線ＷＬをローレベルに駆動し、かつビット線対（ＢＬ，ＢＬＸ）を基準電位ＶＳＳより高い電圧に設定した状態において記憶データを保持可能である。ビット線対（ＢＬ，ＢＬＸ）を電源電圧ＶＤＤ１や電源電圧ＶＤＤ２にプリチャージすれば、より安定に記憶データを保持することができる。

ワードドライバ２３は、例えば図２に示すように、ワード線ＷＬの駆動を行う駆動回路２３１を有する。駆動回路２３１は、本発明の第２の周辺回路に相当する。
駆動回路２３１は、ワードドライバ２３の最終段の回路であり、図示しない前段の回路から供給される駆動信号Ｓｄｒｖに応じてワード線ＷＬをハイレベル又はローレベルに駆動する。

駆動回路２３１は、ワードドライバ２３の内部において例外的に電源をカットされない。すなわち駆動回路２３１は、電源スイッチ回路ＳＷ１を介さずに直接ＶＳＳ線に接続される。ワードドライバ２３の他の回路はＶＳＳＶ線に接続される。

図２に示す駆動回路２３１は、ｐチャンネルＭＯＳ型のトランジスタＱ７及びＱ８と、ｎチャンネルＭＯＳ型のトランジスタＱ９及びＱ１０とを有する。
トランジスタＱ７及びＱ８は、ＶＤＤ１線とワード線ＷＬとの間に直列に接続され、トランジスタＱ９及びＱ１０はワード線ＷＬとＶＳＳ線との間に並列に接続される。
トランジスタＱ８及びＱ１０のゲートには、ワードドライバ２３の内部において生成される駆動信号Ｓｄｒｖが入力され、トランジスタＱ７及びＱ９のゲートには、制御回路３において生成される制御信号ＷＫが入力される。

駆動信号Ｓｄｒｖ及び制御信号ＷＫが共にローレベルになると、トランジスタＱ７及びＱ８が共にオンし、トランジスタＱ９及びＱ１０が共にオフするため、ワード線ＷＬはハイレベルに駆動される。
駆動信号Ｓｄｒｖ及び制御信号ＷＫの少なくとも一方がハイレベルになると、トランジスタＱ７及び／又はＱ８が共にオフし、トランジスタＱ９及び／又はＱ１０がオンするため、ワード線ＷＬはローレベルに駆動される。
すなわち、図２に示す駆動回路２３１は、２入力１出力型のＮＯＲ回路を構成する。

Ｉ／Ｏ回路２４は、例えば図２に示すように、ビット線対（ＢＬ，ＢＬＸ）を電源電圧ＶＤＤ１にプリチャージするプリチャージ回路２４１を有する。プリチャージ回路２４１は、本発明の第３の周辺回路に相当する。

図２に示すプリチャージ回路２４１は、ｐチャンネルＭＯＳ型のトランジスタＱ１１〜Ｑ１３を有する。
トランジスタＱ１１はビット線ＢＬとＶＤＤ１線との間に接続され、トランジスタＱ１２はビット線ＢＬＸとＶＤＤ１線との間に接続され、トランジスタＱ１３はビット線ＢＬとＢＬＸとの間に接続される。これらのトランジスタのゲートには、制御回路３において生成される制御信号ＳＰＲＥが入力される。
制御信号ＳＰＲＥがローレベルになると、トランジスタＱ１１〜Ｑ１３がオンするため、ビット線対（ＢＬ，ＢＬＸ）は電源電圧ＶＤＤ１にプリチャージされる。

Ｉ／Ｏ回路２４に含まれるプリチャージ回路２４１以外の回路は、電源スイッチ回路ＳＷ１によって電源をカットされる。すなわち、電源スイッチ回路ＳＷ１を介してＶＳＳ線に接続される。

内部レジスタ２５は、制御回路３において生成される制御信号ＳＲＥＳ（リセット信号）がローレベルになると、保持するデータの値を所定の値にリセットする。これにより、周辺回路２の動作状態は所定の状態にリセットされる。

図３は、本実施形態に係る半導体記憶装置における制御回路３の構成の一例を示す図である。
図３に示す制御回路３は、遅延信号生成回路３１と、論理回路Ｕ１，Ｕ２，Ｕ４と、インバータ回路ＩＮＶ１〜ＩＮＶ４とを有する。

遅延信号生成回路３１は、直列に接続されたインバータ回路ＩＮＶ１，ＩＮＶ２を介して入力される待機信号ＳＴＢに基づいて、遅延信号Ｓ１〜Ｓ５を生成する。
待機信号ＳＴＢは、通常状態から待機状態へ移行するタイミング（第１のタイミング）においてハイレベルからローレベルに変化し、待機状態から通常状態へ復帰するタイミング（第２のタイミング）においてローレベルからハイレベルに変化する。

遅延信号生成回路３１において生成される遅延信号Ｓ１，…，Ｓ５は、待機信号ＳＴＢに対してそれぞれ遅延Ｄ１，…，Ｄ５を有する。
遅延Ｄ２は、遅延Ｄ１より短く設定される（Ｄ２＜Ｄ１）。遅延Ｄ３は、遅延Ｄ２より長く設定される（Ｄ２＜Ｄ３）。遅延Ｄ４は、遅延Ｄ２より長くかつ遅延Ｄ１より短く設定される（Ｄ２＜Ｄ４＜Ｄ１）。
また、遅延信号Ｓ１，Ｓ２，Ｓ４は待機信号ＳＴＢと同一の論理値を有し、遅延信号Ｓ３，Ｓ５は待機信号ＳＴＢと反対の論理値を有する。

遅延信号生成回路３１は、例えば図３に示すように、遅延回路３１１〜３１５を有する。

遅延回路３１１は、偶数段の直列接続されたインバータ回路によって構成される。インバータ回路ＩＮＶ１，ＩＮＶ２を介して待機信号ＳＴＢを入力し、これに遅延Ｄ１を与え、遅延信号Ｓ１として出力する。

遅延回路３１２は、奇数段の直列接続されたインバータ回路によって構成される。インバータ回路ＩＮＶ１，ＩＮＶ２を介して待機信号ＳＴＢを入力し、これに遅延Ｄ３を与えるとともに論理を反転し、遅延信号Ｓ３として出力する。

遅延回路３１３は、偶数段の直列接続されたインバータ回路によって構成される。インバータ回路ＩＮＶ１，ＩＮＶ２を介して待機信号ＳＴＢを入力し、これに遅延Ｄ２を与え、遅延信号Ｓ２として出力する。
遅延信号Ｓ２は、そのまま制御信号ＰＧ１として電源スイッチ回路ＳＷ１に供給される。電源スイッチ回路ＳＷ１は、この制御信号ＰＧ１に応じて、待機状態へ移行するタイミング（第１のタイミング）に対し遅延Ｄ２だけ後のタイミング（第４のタイミング）と、待機状態から復帰するタイミング（第２のタイミング）に対し遅延Ｄ２だけ後のタイミング（第５のタイミング）との間においてオフし、他の期間においてオンする。

遅延回路３１４は、偶数段の直列接続されたインバータ回路によって構成される。遅延回路３１３の遅延信号Ｓ２を入力し、これに遅延Ｄ４を与え、遅延信号Ｓ４として出力する。

遅延回路３１５は、奇数段の直列接続されたインバータ回路によって構成される。遅延回路３１４の遅延信号Ｓ４を入力し、これに遅延Ｄ５を与えるとともに論理を反転し、遅延信号Ｓ５として出力する。

論理回路Ｕ１は、ワード線ＷＬの駆動回路２３１に供給する制御信号ＷＫを生成する。すなわち、待機状態へ移行するタイミング（第１のタイミング）と、待機状態から復帰するタイミング（第２のタイミング）より遅延Ｄ１だけ後のタイミング（第３のタイミング）との間においてワード線ＷＬを非活性化し、他の期間においてワード線ＷＬの非活性化を解除する制御信号ＷＫを、待機信号ＳＴＢ及び遅延信号Ｓ１に基づいて生成する。
図３の例において、論理回路Ｕ１は、インバータ回路ＩＮＶ１，ＩＮＶ２を介して入力される待機信号ＳＴＢと遅延信号Ｓ１との反転論理積を演算し、その演算結果を制御信号ＷＫとして出力する。論理回路Ｕ１から出力される制御信号ＷＫは、直列接続されたインバータ回路ＩＮＶ３，ＩＮＶ４を介して駆動回路２３１に供給される。

論理回路Ｕ３は、プリチャージ回路２４１に供給する制御信号ＳＰＲＥを生成する。すなわち、待機状態から復帰するタイミング（第２のタイミング）と、これより遅延Ｄ３だけ後のタイミング（第６のタイミング）との間においてビット線対（ＢＬ，ＢＬＸ）を電源電圧ＶＤＤ１にプリチャージする制御信号ＳＰＲＥを、待機信号ＳＴＢ及び遅延信号Ｓ３に基づいて生成する。
図３の例において、論理回路Ｕ３は、インバータ回路ＩＮＶ１，ＩＮＶ２を介して入力される待機信号ＳＴＢと遅延信号Ｓ３との反転論理積を演算し、その演算結果を制御信号ＳＰＲＥとして出力する。

論理回路Ｕ４は、待機状態から復帰するタイミング（第２のタイミング）より遅延Ｄ４だけ後のタイミング（第７のタイミング）において、内部レジスタ２５のデータを所定の値に設定する制御信号ＳＲＥＳを発生する。
図３の例において、論理回路Ｕ４は、遅延信号Ｓ４及びＳ５の反転論理積を演算し、その演算結果を制御信号ＳＲＥＳとして出力する。

ここで、上述した半導体記憶装置が待機状態へ移行する場合及び待機状態から復帰する場合の動作について、図４を参照して説明する。

図４は、本実施形態に係る半導体記憶装置における各信号のタイミング関係の一例を示す図である。
図４（Ａ）は待機信号ＳＴＢ、図４（Ｂ）は制御信号ＰＧ１、図４（Ｃ）は制御信号ＷＫ、図４（Ｄ）は制御信号ＳＰＲＥ、図４（Ｅ）は制御信号ＳＲＥＳ、図４（Ｆ）は電源電圧ＶＤＤ１、図４（Ｇ）はＶＳＳＶ線の電圧をそれぞれ示す。

待機信号ＳＴＢが定常的にハイレベルになっている場合、遅延信号Ｓ１，Ｓ２，Ｓ４がハイレベル、遅延信号Ｓ３，Ｓ５がローレベルになるため、制御信号ＷＫがローレベル、制御信号ＰＧ１，ＳＰＲＥ，ＳＲＥＳがハイレベルになる。制御信号ＰＧ１がハイレベルになると、電源スイッチ回路ＳＷ１がオンになり、周辺回路２に電源が供給される。また制御信号ＷＫがローレベルになると、駆動回路２３１（図２）は、駆動信号Ｓｄｒｖに応じてワード線ＷＬを駆動可能な状態になる。

時刻ｔａ（第１のタイミング）において待機信号ＳＴＢがハイレベルからローレベルへ変化すると（図４（Ａ））、制御信号ＷＫがハイレベルに変化する（図４（Ｃ））。これにより、駆動回路２３１はワード線ＷＬをローレベルに駆動する。

時刻ｔａから遅延Ｄ２だけ後の時刻ｔｂ（第４のタイミング）において、遅延信号Ｓ２がローレベルに変化すると、制御信号ＰＧ１がローレベルに変化する（図４（Ｂ））。これにより、電源スイッチ回路ＳＷ１がオフし、周辺回路２への電源供給が遮断される。
電源スイッチ回路ＳＷ１がオフすると、ＶＳＳＶ線の電圧はリーク電流によって徐々に上昇する（図４（Ｇ））。

待機状態において、待機信号ＳＴＢが定常的にローレベルになると、遅延信号Ｓ１及びＳ４がローレベル、遅延信号Ｓ３及びＳ５がハイレベルに変化する。この場合、制御信号ＷＫ、ＳＰＲＥ、ＳＲＥＳはハイレベルのまま保持される（図４（Ｃ）〜（Ｅ））。

時刻ｔｃ（第２のタイミング）において、待機信号ＳＴＢがローレベルからハイレベルに変化すると、制御信号ＳＰＲＥがローレベルに変化する（図４（Ｄ））。これにより、プリチャージ回路２４１によるビット線対（ＢＬ，ＢＬＸ）のプリチャージが開始される。

時刻ｔｃから遅延Ｄ２だけ後の時刻ｔｄ（第５のタイミング）において、遅延信号Ｓ２がハイレベルに変化すると、制御信号ＰＧ１がハイレベルに変化する（図４（Ｂ））。これにより、電源スイッチ回路ＳＷ１がオンし、周辺回路２への電源供給が開始される。
電源スイッチ回路ＳＷ１がオフからオンに切り替わるとき、電源電圧ＶＤＤ１やＶＳＳＶ線の電圧は一時的に変動する（図４（Ｆ），（Ｇ））。

時刻ｔｃから遅延Ｄ４だけ後の時刻ｔｅ（第７のタイミング）において、遅延信号Ｓ４がハイレベルに変化すると、制御信号ＳＲＥＳがローレベルに変化する（図４（Ｅ））。これにより、内部レジスタ２５に保持されるデータが所定の値に初期化されるため、周辺回路２の動作状態が所定の状態にリセットされる。
この時刻ｔｅから遅延Ｄ５だけ後の時刻ｔｆにおいて、遅延信号Ｓ５がローレベルに変化すると、制御信号ＳＲＥＳがハイレベルに戻る。これにより、内部レジスタ２５は、新たな設定データＲＥＧを保持することが可能になる。

時刻ｔｃから遅延Ｄ３だけ後の時刻ｔｇ（第６のタイミング）において、遅延信号Ｓ３がローレベルに変化すると、制御信号ＳＰＲＥがハイレベルに変化する。これにより、プリチャージ回路２４１によるビット線対（ＢＬ，ＢＬＸ）のプリチャージが終了する。この時刻ｔｇは、周辺回路２の電源をオンに切り替えた時刻ｔｄから‘Ｄ３−Ｄ２’だけ遅延しており、この時点において電源の変動は収束している。そのため、時刻ｔｇにおいてプリチャージを終了しても、メモリセル１１において記憶データを安定に保持することができる。

時刻ｔｃから遅延Ｄ１だけ後の時刻ｔｈ（第３のタイミング）において、遅延信号Ｓ１がハイレベルに変化すると、制御信号ＷＫはローレベルに変化する。これにより、駆動回路２３１は、駆動信号Ｓｄｒｖに応じてワード線ＷＬを駆動可能な状態に戻る。

以上説明したように、本実施形態に係る半導体記憶装置によれば、待機状態においてメモリセル１１への電源供給を維持しつつ、周辺回路２の電源をオフすることにより、メモリセル１１の記憶データを保持しつつ待機状態の消費電力を削減することができる。
また、本実施形態によれば、待機状態へ移行する場合、ワード線ＷＬを非活性化した状態で周辺回路２の電源をオフし、待機状態から復帰する場合、周辺回路２の電源をオンした後でワード線ＷＬの非活性化を解除する。これにより、電源をオンオフするときや待機状態を保っているときにワード線を確実に非活性化することができるため、周辺回路２の電源をオンオフしても、メモリセル１１の記憶データを安定に保持することができる。

また、本実施形態に係る半導体記憶装置によれば、待機状態から復帰する場合、ビット線対（ＢＬ，ＢＬＸ）を電源電圧ＶＤＤ１にプリチャージした状態で周辺回路２の電源をオンする。これにより、電源をオンした後で図４（Ｆ）や図４（Ｇ）に示すような電源変動が生じても、ビット線対（ＢＬ，ＢＬＸ）の電圧が電源電圧ＶＤＤ１付近に保たれるため、メモリセル１１の記憶データを安定に保持することができる。

待機状態から復帰する際、電源線から回路へ急激に大きな電流が流れると、電源電圧の変動が大きくなり、誤動作の原因になる。そのため一般的には、電源線と回路との間に複数のスイッチを並列接続し、これらのスイッチを一部分ずつ段階的にオンすることにより、電源電流のピーク値を抑制している。
本実施形態に係る半導体記憶装置によれば、電源をオンした後の電源変動が多少大きくなっても、メモリセル１１の記憶データを安定に保持できるため、上述のようにスイッチを段階的にオンする制御シーケンスの一部若しくは全部を省略できる。これにより、電源をオフからオンに切り替える時間が短縮するため、待機状態からの復帰を早くすることができる。

また、本実施形態に係る半導体記憶装置によれば、待機状態から復帰する場合、周辺回路２の電源をオンした後、周辺回路２の動作状態を所定の状態にリセットする制御信号ＳＲＥＳを発生し、この制御信号ＳＲＥＳの発生後、ワード線ＷＬの非活性化を解除する。ワード線ＷＬの非活性化を解除したとき周辺回路２の動作状態が不定になっていると、ワード線ＷＬに予期せぬ駆動電圧が供給され、メモリセル１１の記憶データが消失してしまう可能性があるが、本実施形態のように周辺回路２の動作状態を所定の状態にリセットすれば不定な動作状態にならないため、記憶データの消失を効果的に防止できる。

また、本実施形態に係る半導体記憶装置によれば、待機状態においてメモリセル１１に供給する電源電圧ＶＤＤ２を、記憶データの保持可能な範囲内で低下させることにより、メモリセル１１の記憶データを保持しつつ待機状態の消費電力を更に小さくすることができる。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
本実施形態に係る半導体記憶装置は、制御回路における遅延信号生成回路の構成を簡略化したものである。

図５は、本実施形態に係る半導体記憶装置における制御回路の構成の一例を示す図であり、図３と図５の同一符号は同一の構成要素を示す。
本実施形態に係る半導体記憶装置は、図１に示す半導体記憶装置における制御回路３を図５に示す制御回路３Ａに置き換えたものであり、他の構成は図１に示す半導体記憶装置と同じである。
また、制御回路３Ａは、制御回路３における遅延信号生成回路３１を次に述べる遅延信号生成回路３１Ａに置換し、これにインバータ回路ＩＮＶ５を付加したものであり、他の構成は制御回路３と同じである。

遅延信号生成回路３１Ａは、遅延信号生成回路３１と同一の構成要素として遅延回路３１３、３１４及び３１５を有するとともに、遅延回路３１６を有する。

遅延回路３１６は、偶数段の直列接続されたインバータ回路によって構成される。遅延回路３１４の遅延信号Ｓ４を入力し、これに‘Ｄ１−Ｄ２−Ｄ４’の遅延を与える。
遅延信号Ｓ２は待機信号ＳＴＢに対して‘Ｄ２’の遅延を有しており、遅延信号Ｓ４は待機信号ＳＴＢに対して‘Ｄ２＋Ｄ４’の遅延を有している。この遅延信号Ｓ４に対して‘Ｄ１−Ｄ２−Ｄ４’の遅延を与えた信号は、待機信号ＳＴＢに対して‘Ｄ１’の遅延を有することになり、これは制御回路３において生成される遅延信号Ｓ１と同じである。したがって、遅延回路３１６は遅延信号Ｓ１を出力する。

インバータ回路ＩＮＶ５は、遅延回路３１６から出力される遅延信号Ｓ１を論理反転し、論理回路Ｕ３に入力する。
論理回路Ｕ３は、制御回路３における遅延信号Ｓ３の代わりに、インバータ回路ＩＮＶ５において論理反転された遅延信号Ｓ１を入力する。

図６は、本実施形態に係る半導体記憶装置における各信号のタイミング関係の一例を示す図である。
本実施形態に係る半導体記憶装置では、図４に示すタイミング図における時刻ｔｇとｔｈのタイミングが等しくなる。すなわち、待機状態から復帰する際にプリチャージが終了するタイミングと、ワード線ＷＬの非活性化を解除するタイミングとが略等しくなる（図６（Ｄ））。その他のタイミングに関して、図４と図６は同じである。

本実施形態に係る半導体記憶装置によれば、遅延信号Ｓ１を生成するために遅延回路３１３及び３１４の遅延を利用するため、遅延回路３１６を遅延回路３１１（図３）より少ない段数のインバータ回路で構成することができる。
また、遅延信号Ｓ３の代わりに遅延信号Ｓ１の論理反転信号を利用して制御信号ＳＰＲＥを生成するため、制御回路３において遅延信号Ｓ３の生成に用いられているた遅延回路３１２を省略することができる。
したがって、本実施形態によれば、先の実施形態に比べて制御回路の構成を大幅に簡略化することができる。

図７は、本実施形態に係る半導体記憶装置における制御回路の他の構成例を示す図である。
図７に示す制御回路３Ｂは、図５に示す制御回路３Ａにおける遅延回路３１６を遅延回路３１７に置き換えたものである。

遅延回路３１７は、偶数段の直列接続されたインバータ回路によって構成される。遅延回路３１４の遅延信号Ｓ５を入力し、これに‘Ｄ１−Ｄ２−Ｄ４−Ｄ５’の遅延を与える。
遅延信号Ｓ５は待機信号ＳＴＢに対して‘Ｄ２＋Ｄ４＋Ｄ５’の遅延を有している。この遅延信号Ｓ４に対して‘Ｄ１−Ｄ２−Ｄ４−Ｄ５’の遅延を与えた信号は、待機信号ＳＴＢに対して‘Ｄ１’の遅延を有することになり、これは制御回路３において生成される遅延信号Ｓ１と同じである。したがって、遅延回路３１７は遅延信号Ｓ１を出力する。

遅延回路３１７は、遅延信号Ｓ１を生成するために遅延回路３１３及び３１４に加えて遅延回路３１５の遅延も利用するため、遅延回路３１６よりも更に少ない段数のインバータ回路で構成することができる。したがって、制御回路３Ｂは、制御回路３Ａより更に回路構成を簡略化できる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
本実施形態に係る半導体記憶装置は、制御回路における遅延信号生成回路にタイミング発生器を用いる。

図８は、本実施形態に係る半導体記憶装置における制御回路の構成の一例を示す図である。
本実施形態に係る半導体記憶装置は、図１に示す半導体記憶装置における制御回路３を図８に示す制御回路３Ｃに置き換えたものであり、他の構成は図１に示す半導体記憶装置と同じである。

図８に示す制御回路３Ｃは、タイミング発生器３２と、論理回路Ｕ１，Ｕ３，Ｕ４と、インバータ回路ＩＮＶ３〜ＩＮＶ５と、遅延回路３１５とを有する。
タイミング発生器３２以外の構成要素は、図５に示す制御回路３Ａの同一符号と同じ構成要素である。

タイミング発生器３２は、待機信号ＳＴＢとクロック信号ＣＬＫに基づいて、遅延信号Ｓ１、Ｓ２及びＳ４を生成する。
すなわち、待機信号ＳＴＢのレベル変化時点からクロック信号ＣＬＫのパルスを計数し、その計数値が遅延Ｄ１，Ｄ２，Ｄ４に対応する所定の値に達したとき、遅延信号Ｓ１，Ｓ２，Ｓ４のレベルを変化させる。これにより、待機信号ＳＴＢのレベル変化時点に対して遅延Ｄ１，Ｄ２，Ｄ４が経過した後、遅延信号Ｓ１，Ｓ２，Ｓ４のレベルが変化する。

図９は、本実施形態に係る半導体記憶装置における各信号のタイミング関係の一例を示す図である。
タイミング発生器３２において生成される遅延信号Ｓ２，Ｓ４，Ｓ１（図９（Ｂ）〜（Ｄ））は、待機信号ＳＴＢ（図９（Ａ））に対してそれぞれ遅延Ｄ２，Ｄ４，Ｄ１を有している。これらの遅延信号と待機信号ＳＴＢを用い論理演算を行うことにより、先の実施形態と同様なタイミング関係を有する制御信号ＰＧ１，ＷＫ，ＳＰＲＥ，ＳＲＥＳが生成される（図９（Ｅ）〜（Ｈ））。

先の実施形態において述べた半導体記憶装置では、制御回路において遅延信号を生成するために、インバータ回路等の遅延段を縦続接続した遅延回路を用いるため、遅延量が大きくなると多数の遅延段が必要になり、回路規模が非常に大きくなる。
本実施形態に係る半導体記憶装置によれば、クロック信号ＣＬＫの計数結果を利用して遅延信号を生成するため、特に遅延量が大きい場合、先の実施形態において述べた半導体記憶装置に比べて回路規模を小さくすることができる。

＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。
本実施形態に係る半導体記憶装置は、待機状態において電源電圧ＶＤＤ１側の電源をオフする。

図１０は、本実施形態に係る半導体記憶装置の構成の一例を示す図であり、図１と図１０における同一符号は同一の構成要素を示す。
図１０に示す半導体記憶装置は、図１に示す半導体記憶装置における基準電位ＶＳＳ側の電源スイッチ回路ＳＷ１を削除し、その代わりに、電源電圧ＶＤＤ１側の電源スイッチ回路ＳＷ２を設けたものであり、他の構成は図１に示す半導体記憶装置と同じである。

電源スイッチ回路ＳＷ２は、制御回路３から供給される制御信号ＰＧ１に応じて周辺回路２の電源電圧ＶＤＤ１をオンオフする回路であり、ＶＤＤ１線と周辺回路２とを接続する電源経路に挿入されている。
電源スイッチ回路ＳＷ２は、電源スイッチ回路ＳＷ１と同様に、例えば高しきい値かつ低リーク電流の特性を持ったトランジスタによって構成することが可能である。

電源スイッチ回路ＳＷ２を介して周辺回路２に電源電圧ＶＤＤ１を供給する仮想電源線を、以下では‘ＶＤＤＶ１線’と記す。

図１１は、本実施形態に係る半導体記憶装置の他の構成例を示す図であり、図１と図１１における同一符号は同一の構成要素を示す。
図１１に示す半導体記憶装置は、図１に示す半導体記憶装置における基準電位ＶＳＳ側の電源スイッチ回路ＳＷ１に加えて上述の電源スイッチ回路ＳＷ２を設けたものであり、他の構成は図１に示す半導体記憶装置と同じである。

本実施形態に係る半導体記憶装置では、待機状態において、電源電圧ＶＤＤ１側の電源経路のみを遮断する、若しくは、電源電圧ＶＤＤ１側及び基準電位ＶＳＳ側の電源経路を両方遮断する。この場合も、基準電位ＶＳＳ側の電源経路のみを遮断する先の実施形態と同様に、待機状態の消費電力を削減することができる。

＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。
本実施形態に係る半導体記憶装置は、ワードドライバの駆動回路に電源電圧を供給する２つの経路の一方を待機状態においてカットする。

図１２は、本実施形態に係る半導体記憶装置におけるワードドライバの駆動回路の構成例を示す図である。
本実施形態に係る半導体記憶装置は、図１０（又は図１１）に示す半導体記憶装置におけるワードドライバ２３の駆動回路２３１を次に述べる駆動回路２３１Ａに置き換えたものであり、他の構成は図１０（又は図１１）に示す半導体記憶装置と同じである。

駆動回路２３１Ａは、駆動回路２３１におけるトランジスタＱ７のソースを、ＶＤＤ１線ではなくＶＤＤＶ１線に接続したものである。

駆動回路２３１Ａは、ワード線ＷＬを非活性化する場合、基準電位ＶＳＳに基づいてワード線をローレベルに駆動し、ワード線ＷＬを活性化する場合は、電源電圧ＶＤＤ１に基づいてワード線をハイレベルに駆動する。
待機状態において電源スイッチ回路ＳＷ２がオフになると、駆動回路２３１ＡはＶＤＤ１線から切り離され、電源電圧ＶＤＤ１の供給が停止されるが、このとき駆動回路２３１Ａはワード線ＷＬをローレベルに駆動するため、電源電圧ＶＤＤ１の供給は不要である。したがって、本実施形態に係る半導体記憶装置においても、先の実施形態と同様、待機状態においてワード線ＷＬを不活性化することができる。

また、待機状態においてトランジスタＱ７のソースに電源電圧ＶＤＤ１が印加されると、トランジスタＱ７及びＱ８の直列回路にリーク電流が流れる。ワード線の駆動回路には一般に大きな電流を供給できる大きなサイズのトランジスタが使用されるため、トランジスタＱ７及びＱ８に流れるリーク電流は無視できない大きさとなる。
本実施形態に係る記憶装置によれば、待機状態において駆動回路２３１ＡをＶＤＤ１線から切り離すため、上述したリーク電流による消費電力を削減することができる。

＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。
本実施形態に係る半導体記憶装置は、待機状態においてメモリの記憶データを保持する必要がない場合に、メモリの電源をオフする。

図１３は、本実施形態に係る半導体記憶装置の構成の一例を示す図であり、図１１と図１３の同一符号は同一の構成要素を示す。
図１３に示す半導体記憶装置は、図１１に示す半導体記憶装置における制御回路３を制御回路３Ｄに置換し、これに電源スイッチ回路ＳＷ３及びＳＷ４を追加したものであり、他の構成は図１１に示す半導体記憶装置と同じである。

電源スイッチ回路ＳＷ３は、制御回路３Ｄから供給される制御信号ＰＧ２に応じて、メモリアレイ１に供給する電源電圧ＶＤＤ２をオンオフする回路であり、メモリアレイ１に電源電圧ＶＤＤ２を供給する経路に挿入されている。

電源スイッチ回路ＳＷ４は、制御回路３Ｄから供給される制御信号ＰＧ２に応じて、メモリアレイ１に供給する基準電位ＶＳＳをオンオフする回路であり、メモリアレイ１に基準電位ＶＳＳを供給する経路に挿入されている。

制御回路３Ｄは、先に説明した制御回路３に制御信号ＰＧ２の生成機能を追加したものである。
すなわち制御回路３Ｄは、待機状態においてメモリアレイ１の記憶データを保持する必要があるか否かをモード信号ＭＯＤによって判定し、記憶データを保持する必要がないと判定した場合は、待機状態において電源スイッチ回路ＳＷ３及びＳＷ４をオフする制御信号ＰＧ２を生成する。

このように、記憶データの保持が必要ない場合、周辺回路１に加えてメモリアレイ１の電源もオフすることにより、待機状態の電力を大幅に削減することができる。

ここまで本発明の実施形態を幾つか説明したが、本発明は上記の形態のみに限定されるものではない。

図１２の例では、待機状態においてメモリアレイ１の２つの電源ライン（ＶＤＤ２，ＶＳＳ）を両方カットしているが、何れか一方のみをカットしても良い。周辺回路２の電源ラインについても同様であり、何れか一方のみをカットしても良い。

上述の実施形態では、メモリセルや駆動回路、プリチャージ回路においてＭＯＳトランジスタが用いられているが、これに限らず、他の種々のトランジスタを用いても良い。

第１の実施形態に係る半導体記憶装置の構成の一例を示す図である。 図１に示す半導体記憶装置のより詳細な構成の一例を示す図である。 第１の実施形態に係る半導体記憶装置における制御回路の構成の一例を示す図である。 第１の実施形態に係る半導体記憶装置における各信号のタイミング関係の一例を示す図である。 第２の実施形態に係る半導体記憶装置における制御回路の構成の一例を示す図である。 第２の実施形態に係る半導体記憶装置における各信号のタイミング関係の一例を示す図である。 第２の実施形態に係る半導体記憶装置における制御回路の他の構成例を示す図である。 第３の実施形態に係る半導体記憶装置における制御回路の構成の一例を示す図である。 第３の実施形態に係る半導体記憶装置における各信号のタイミング関係の一例を示す図である。 第４の実施形態に係る半導体記憶装置の構成の一例を示す図である。 第４の実施形態に係る半導体記憶装置の他の構成例を示す図である。 第５の実施形態に係る半導体記憶装置におけるワードドライバの駆動回路の構成例を示す図である。 第６の実施形態に係る半導体記憶装置の構成の一例を示す図である。

符号の説明

１…メモリアレイ、２…周辺回路、２１…ローデコーダ、２２…カラムデコーダ、２３…ワードドライバ、２４…Ｉ／Ｏ回路、２５…内部レジスタ、３，３Ａ〜３Ｄ…制御回路、３１，３１Ａ…遅延信号生成回路、３２…タイミング発生器、３１１〜３１７…遅延回路、Ｕ１，Ｕ２，Ｕ４…論理回路、ＩＮＶ１〜ＩＮＶ５…インバータ回路、ＳＷ１〜ＳＷ４…電源スイッチ回路、Ｑ１，Ｑ３，Ｑ７，Ｑ８，Ｑ１１〜Ｑ１３…ｐチャンネルＭＯＳ型トランジスタ、Ｑ２，Ｑ４，Ｑ５，Ｑ６，Ｑ９，Ｑ１０…ｎチャンネルＭＯＳ型トランジスタ。

Claims (12)

1. ワード線が活性化されるとアクセス可能になり、非活性化されるとアクセスできなくなるメモリと、
   上記メモリにアクセスするための制御を行う第１の周辺回路と、
   上記第１の周辺回路から供給される信号に応じて上記ワード線を駆動する第２の周辺回路と、
   上記第１の周辺回路の電源をオン又はオフする電源スイッチ回路と、
   待機状態へ移行する場合、上記ワード線を非活性化するように上記第２の周辺回路を制御した状態で上記電源スイッチ回路をオフに設定し、上記待機状態から復帰する場合は、上記電源スイッチ回路をオンに設定した後で上記ワード線の非活性化を解除するように上記第２の周辺回路を制御する制御回路と
   を有する半導体記憶装置。
2. 上記第２の周辺回路は、上記ワード線を非活性化する場合、第１の電源線の電圧に基づいて上記ワード線を第１の電圧に駆動し、上記ワード線を活性化する場合、第２の電源線の電圧に基づいて上記ワード線を第２の電圧に駆動し、
   上記電源スイッチ回路は、上記制御回路によってオフに設定される場合、上記第２の周辺回路と上記第２の電源線とを切り離す、
   請求項１に記載の半導体記憶装置。
3. 上記第２の周辺回路は、
   上記制御回路によって上記ワード線を非活性化するように制御された場合、上記ワード線と上記第２の電源線とを遮断する第１のトランジスタと、
   上記制御回路によって上記ワード線を非活性化するように制御された場合、上記ワード線と上記第１の電源線とを接続する第２のトランジスタと
   を含む、
   請求項２に記載の半導体記憶装置。
4. 上記メモリにアクセスするためのデータ線を所定の電圧にプリチャージする第３の周辺回路を有し、
   上記メモリは、上記ワード線が非活性化され、かつ、上記データ線が所定の電圧にプリチャージされる場合に記憶データを保持し、
   上記制御回路は、上記待機状態から復帰する場合、上記データ線をプリチャージするように上記第３の周辺回路を制御した状態で上記電源スイッチ回路をオンに設定する、
   請求項１に記載の半導体記憶装置。
5. 上記第１の周辺回路は、入力されるリセット信号に応じて動作状態を所定の状態にリセットし、
   上記制御回路は、上記待機状態から復帰する場合、上記電源スイッチ回路をオンに設定した後、上記第１の周辺回路の動作状態を上記所定の状態にリセットする上記リセット信号を発生し、当該リセット信号の発生後、上記ワード線の非活性化を解除するように上記第２の周辺回路を制御する、
   請求項１に記載の半導体記憶装置。
6. 上記制御回路は、
   上記待機状態へ移行する第１のタイミング及び上記待機状態から復帰する第２のタイミングにおいて論理値が反転する論理信号を入力し、当該論理信号に第１の遅延を与えた第１の遅延信号、及び、当該論理信号に上記第１の遅延より短い第２の遅延を与えた第２の遅延信号を生成する遅延信号生成回路と、
   上記第１のタイミングと、上記第２のタイミングより上記第１の遅延だけ後の第３のタイミングとの間において上記ワード線を非活性化し、他の期間において上記ワード線の非活性化を解除する上記第２の周辺回路の制御信号を、上記論理信号及び上記第１遅延信号に基づいて生成する第１の論理回路と
   を含み、
   上記電源スイッチ回路は、上記第２の遅延信号に応じて、上記第１のタイミングより上記第２の遅延だけ後の第４のタイミングと、上記第２のタイミングより上記第２の遅延だけ後の第５のタイミングとの間においてオフし、他の期間においてオンする、
   請求項１に記載の半導体記憶装置。
7. 上記メモリにアクセスするためのデータ線を所定の電圧にプリチャージする第３の周辺回路を有し、
   上記メモリは、上記ワード線が非活性化され、かつ、上記データ線が所定の電圧にプリチャージされる場合に記憶データを保持し、
   上記遅延信号生成回路は、上記論理信号に上記第２の遅延より長い第３の遅延を与えた第３の遅延信号を生成し、
   上記制御回路は、上記第２のタイミングと、これより上記第３の遅延だけ後の第６のタイミングとの間において上記データ線を上記所定の電圧にプリチャージする上記第３の周辺回路の制御信号を、上記論理信号及び上記第３の遅延信号に基づいて生成する第３の論理回路を含む、
   請求項６に記載の半導体記憶装置。
8. 上記遅延信号生成回路は、上記第１の遅延信号と上記第３の遅延信号を同一の信号として生成する、
   請求項７に記載の半導体記憶装置。
9. 上記第１の周辺回路は、入力されるリセット信号に応じて動作状態を所定の状態にリセットし、
   上記遅延信号生成回路は、上記論理信号に上記第２の遅延より長く上記第１の遅延より短い第４の遅延の遅延を与えた第４の遅延信号を生成し、
   上記制御回路は、上記第２のタイミングより上記第４の遅延だけ後の第７のタイミングにおいて、上記第１の周辺回路の動作状態を上記所定の状態にリセットする上記リセット信号を発生する第４の論理回路を含む、
   請求項７に記載の半導体記憶装置。
10. 上記遅延信号生成回路は、複数の遅延段が縦続に接続された縦続回路を含み、
    上記縦続回路の初段には、上記論理信号が入力され、
    上記初段より後の段には、上記第１乃至第４の遅延信号を出力する遅延段が接続される、
    請求項９に記載の半導体記憶装置。
11. 上記電源スイッチ回路は、上記制御回路の制御に応じて、上記第１の周辺回路の電源とともに上記メモリの電源もオン又はオフし、
    上記制御回路は、上記メモリの記憶データを保持する必要がない待機状態へ移行する場合は、上記第１の周辺回路及び上記メモリの電源をオフするように上記電源スイッチ回路を制御する、
    請求項１に記載の半導体記憶装置。
12. 上記待機状態において、上記メモリに供給する電源電圧を、記憶データの保持が可能な範囲内で低下させる電源回路を有する、
    請求項１に記載の半導体記憶装置。
    

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