JP5057757B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP5057757B2 JP5057757B2 JP2006324621A JP2006324621A JP5057757B2 JP 5057757 B2 JP5057757 B2 JP 5057757B2 JP 2006324621 A JP2006324621 A JP 2006324621A JP 2006324621 A JP2006324621 A JP 2006324621A JP 5057757 B2 JP5057757 B2 JP 5057757B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power supply
- circuit
- memory cell
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
図1は、本発明の第1の実施形態に係る半導体集積回路(チップ)1の構成を示すブロック図である。半導体集積回路1は、電源制御回路2、SRAMマクロ3、ロジック回路4、及び端子T1〜T4を備えている。半導体集積回路1には、半導体集積回路1の動作モード(後述する通常動作モード及び低電圧モード)を切り替えるためのモード切替信号S_MSが端子T1を介して入力されている。
第2の実施形態は、SRAMマクロ3のうちメモリセルアレイ11と周辺回路20とを分けて電源制御を行う。そして、メモリセルアレイ11には、第1の実施形態と同じソース電圧VDDC、ソース電圧VSSC、及び基板電圧VSSC_Sを供給する。一方、周辺回路20には、低電圧モード時、電源電圧Vdd及び接地電圧Vss(0V)を供給するようにしている。
Claims (3)
- 第1の電源電圧を用いて動作する第1の動作モードと、前記第1の電源電圧より低い第2の電源電圧を用いて動作する第2の動作モードとを有するロジック回路と、
互いの入力が互いの出力に接続された第1及び第2のインバータ回路を含むメモリセルを有し、前記第1及び第2のインバータ回路のそれぞれが、直列に接続されたPチャネル型の負荷トランジスタとNチャネル型の駆動トランジスタとを有する、SRAMと、
前記ロジック回路及び前記SRAMに電圧を供給する電源制御回路と、
を具備し、
前記電源制御回路は、前記第2の動作モード時に、
前記駆動トランジスタのソース端子に接地電圧より高いソース電圧を供給し、前記駆動トランジスタの基板端子に接地電圧を供給し、
前記負荷トランジスタのソース端子に前記第1の電源電圧を供給することを特徴とする半導体集積回路。 - 前記ソース電圧は、前記第1の電源電圧から前記第2の電源電圧を引いた値に設定されることを特徴とする請求項1に記載の半導体集積回路。
- 前記SRAMは、前記第1のインバータ回路の出力にNチャネル型の転送トランジスタを介して接続されたビット線と、データに応じて前記ビット線の電圧を設定する周辺回路とを含み、
前記電源制御回路は、前記第2の動作モード時に、前記周辺回路に前記第1の電源電圧及び前記接地電圧を供給することを特徴とする請求項1又は2に記載の半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006324621A JP5057757B2 (ja) | 2006-11-30 | 2006-11-30 | 半導体集積回路 |
US11/947,241 US7630229B2 (en) | 2006-11-30 | 2007-11-29 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006324621A JP5057757B2 (ja) | 2006-11-30 | 2006-11-30 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008140452A JP2008140452A (ja) | 2008-06-19 |
JP5057757B2 true JP5057757B2 (ja) | 2012-10-24 |
Family
ID=39497834
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006324621A Expired - Fee Related JP5057757B2 (ja) | 2006-11-30 | 2006-11-30 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7630229B2 (ja) |
JP (1) | JP5057757B2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7864600B2 (en) * | 2008-06-19 | 2011-01-04 | Texas Instruments Incorporated | Memory cell employing reduced voltage |
JPWO2010013449A1 (ja) * | 2008-08-01 | 2012-01-05 | パナソニック株式会社 | 半導体記憶装置 |
JP5282560B2 (ja) * | 2008-12-19 | 2013-09-04 | 富士通セミコンダクター株式会社 | 半導体装置及びシステム |
JP2010192013A (ja) * | 2009-02-16 | 2010-09-02 | Panasonic Corp | 半導体集積回路 |
US8605534B2 (en) * | 2009-09-09 | 2013-12-10 | Marvell World Trade Ltd. | Circuits, architectures, apparatuses, systems, algorithms, and methods for memory with multiple power supplies and/or multiple low power modes |
JP2011123970A (ja) * | 2009-12-14 | 2011-06-23 | Renesas Electronics Corp | 半導体記憶装置 |
US9142268B2 (en) * | 2012-01-17 | 2015-09-22 | Qualcomm Incorporated | Dual-voltage domain memory buffers, and related systems and methods |
US9595307B2 (en) | 2014-05-22 | 2017-03-14 | Samsung Electronics Co., Ltd. | Volatile memory device and system-on-chip including the same |
CN104200836B (zh) * | 2014-08-22 | 2017-02-15 | 中国科学院上海微系统与信息技术研究所 | 表征随机存储器单元抗电流噪声容限的方法及测试结构 |
KR102275497B1 (ko) | 2014-10-20 | 2021-07-09 | 삼성전자주식회사 | 전원 경로 제어기를 포함하는 시스템 온 칩 및 전자 기기 |
US9666253B2 (en) * | 2015-09-18 | 2017-05-30 | Taiwan Semiconductor Manufacturing Company Ltd. | Dual rail memory, memory macro and associated hybrid power supply method |
US10163470B2 (en) * | 2015-09-18 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Dual rail memory, memory macro and associated hybrid power supply method |
US10607660B2 (en) * | 2017-07-20 | 2020-03-31 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and operating method of the same |
US10664035B2 (en) * | 2017-08-31 | 2020-05-26 | Qualcomm Incorporated | Reconfigurable power delivery networks |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH023176A (ja) * | 1988-02-15 | 1990-01-08 | Hitachi Ltd | 半導体メモリ回路 |
JPH04106785A (ja) * | 1990-08-28 | 1992-04-08 | Nec Corp | スタティック型メモリ回路 |
JPH05334892A (ja) * | 1992-06-03 | 1993-12-17 | Nec Corp | 半導体記憶装置 |
JPH07254685A (ja) * | 1994-03-16 | 1995-10-03 | Toshiba Corp | 半導体記憶装置 |
JPH07296587A (ja) * | 1994-04-28 | 1995-11-10 | Sony Corp | スタンバイ電流制御回路 |
JPH10112188A (ja) * | 1996-10-03 | 1998-04-28 | Hitachi Ltd | 半導体集積回路装置 |
JP3080015B2 (ja) * | 1996-11-19 | 2000-08-21 | 日本電気株式会社 | レギュレータ内蔵半導体集積回路 |
JP2003132683A (ja) * | 2001-10-23 | 2003-05-09 | Hitachi Ltd | 半導体装置 |
JP4162076B2 (ja) | 2002-05-30 | 2008-10-08 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
JP2006040495A (ja) * | 2004-07-30 | 2006-02-09 | Renesas Technology Corp | 半導体集積回路装置 |
JP4500133B2 (ja) * | 2004-08-26 | 2010-07-14 | 株式会社ルネサステクノロジ | スタティック・ランダム・アクセス・メモリ |
US7085175B2 (en) * | 2004-11-18 | 2006-08-01 | Freescale Semiconductor, Inc. | Word line driver circuit for a static random access memory and method therefor |
JP4873182B2 (ja) * | 2005-02-03 | 2012-02-08 | 日本電気株式会社 | 半導体記憶装置及びその駆動方法 |
JP2007150761A (ja) * | 2005-11-28 | 2007-06-14 | Oki Electric Ind Co Ltd | 半導体集積回路及びリーク電流低減方法 |
JP4768437B2 (ja) * | 2005-12-26 | 2011-09-07 | 株式会社東芝 | 半導体記憶装置 |
-
2006
- 2006-11-30 JP JP2006324621A patent/JP5057757B2/ja not_active Expired - Fee Related
-
2007
- 2007-11-29 US US11/947,241 patent/US7630229B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7630229B2 (en) | 2009-12-08 |
JP2008140452A (ja) | 2008-06-19 |
US20080137465A1 (en) | 2008-06-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5057757B2 (ja) | 半導体集積回路 | |
JP3906166B2 (ja) | 半導体記憶装置 | |
JP4822791B2 (ja) | 半導体記憶装置 | |
CN108053849B (zh) | 半导体器件 | |
JP4731152B2 (ja) | 半導体記憶装置 | |
US7586780B2 (en) | Semiconductor memory device | |
CN100520958C (zh) | 半导体存储器件 | |
US6741505B2 (en) | Semiconductor memory device with improved operation margin and increasing operation speed regardless of variations in semiconductor manufacturing processes | |
US7978562B2 (en) | Semiconductor memory device | |
JP2009505315A (ja) | 独立の読み書き回路を有するsramセル | |
JP2008047190A (ja) | 半導体装置 | |
JP2008176829A (ja) | メモリマクロ | |
JP6535120B2 (ja) | 半導体装置 | |
JP2007323770A (ja) | Sram | |
JP5745668B2 (ja) | 半導体装置 | |
JP2014089790A (ja) | 半導体装置 | |
JP2010282721A (ja) | 半導体装置 | |
JP4733084B2 (ja) | 半導体装置 | |
JP2016177864A (ja) | 半導体装置 | |
JP6383041B2 (ja) | 半導体装置 | |
JP2008159246A (ja) | 半導体装置 | |
JP2011060402A (ja) | 半導体記憶装置 | |
JP2008287768A (ja) | 半導体記憶装置 | |
JP2018156657A (ja) | 半導体装置 | |
JP2019109958A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090310 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111004 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111018 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111214 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20120529 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120703 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120731 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150810 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150810 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |