JP2011123970A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルを駆動する周辺回路に電源を供給するスイッチの実装面積を削減することが可能な半導体記憶装置を提供することである。
【解決手段】本発明にかかる半導体記憶装置は、メモリセル１２、２２、３２と当該メモリセルを駆動する周辺回路１３、２３、３３とを備える複数のメモリマクロ１０、２０、３０と、メモリセルへの電源供給を制御する第１の電源スイッチ１１、２１、３１と、周辺回路への電源供給を制御する第２の電源スイッチ４０と、を備える。第１の電源スイッチはメモリマクロ内にそれぞれ配置されると共に、メモリセルへ電源を供給する電源線とメモリセルとの間にそれぞれ設けられている。第２の電源スイッチはメモリマクロ外に配置されると共に、電源線６１と複数のメモリマクロの周辺回路の共通の電源配線６３との間に設けられている。
【選択図】図１

Description

本発明は半導体記憶装置に関し、特に複数のメモリマクロを備える半導体記憶装置に関する。

通常、コンピュータ等の電子機器は、データを格納するデータ格納手段を備える。このデータ格納手段として用いられる半導体記憶装置の一つにＳＲＡＭ（Static Random Access Memory）がある。ＳＲＡＭはリフレッシュ動作が必要ない、メモリセルへのアクセスタイムが短い等の高速動作における利点を有する。

特許文献１には、書き込み／読み出し時に高速動作できると共に、非活性状態における消費電力を低減できる半導体メモリ装置に関する技術が開示されている。図５は、特許文献１にかかる半導体メモリ装置を示すブロック図である。図５に示す半導体メモリ装置は、メモリセルアレイ１０１、周辺回路１０２、電源電圧ＶＣＣに接続されている電源線１０３、周辺回路１０２の疑似電源線１３１、接地線１０４、メモリセル１０５、ワード線ＷＬ、ビット線ＢＬを備える。疑似電源線１３１はスイッチＳＷ１を介して電源線１０３と接続される。

周辺回路１０２は、データ書き込み／読み出し時における高速動作を実現するため、しきい値電圧の低いＭＯＳトランジスタで構成されている。電源電圧ＶＣＣ は、メモリセルアレイ１０１側と周辺回路１０２側に分割供給されており、メモリセルアレイ１０１にはデータ記憶保持のため電源線１０３により常時電源電圧が供給されている。一方、周辺回路１０２側では、電源線１０３と周辺回路１０２内の電源線である疑似電源線１３１との間にスイッチＳＷ１が設けられている。そして、このスイッチＳＷ１を導通状態に制御することにより、周辺回路１０２へ電源電圧ＶＣＣが供給され、半導体メモリ装置は非活性状態から活性状態となり、データの書き込み／読み出し動作が可能となる。

半導体メモリ装置の活性状態においては、スイッチＳＷ１が導通状態となって周辺回路１０２に電源電圧ＶＣＣが供給されて、ＭＯＳトランジスタで構成された周辺回路１０２により高速に書き込み／読み出しが行われる。また非活性状態においては、スイッチＳＷ１が非導通状態となって周辺回路１０２への電源電圧ＶＣＣの供給が停止されるため、周辺回路１０２における消費電力が抑制される。このように、特許文献１にかかる半導体メモリ装置では、半導体メモリ装置が非活性状態の場合にスイッチＳＷ１を非導通状態とすることで周辺回路１０２への電源供給を停止することができるので、半導体メモリ装置の消費電力を抑制することができる。

また、一般的にＣＭＯＳ集積回路を用いた半導体記憶装置では、回路規模が増大すると半導体記憶装置の内部電源線の寄生容量が増大する。例えば、半導体記憶装置へ外部電源を供給する電源線と半導体記憶装置の内部電源線との間にスイッチＭＯＳＦＥＴを設け、当該スイッチＭＯＳＦＥＴを用いて半導体記憶装置への電源供給を制御した場合、回路規模が大きくなると内部電源線の寄生容量が増大するため、スイッチＭＯＳＦＥＴをオン状態とした際に大きな電流（以下、突入電流という）が流れる。この突入電流は、上記スイッチＭＯＳＦＥＴの大きなゲート容量をチャージアップさせるのに必要な電流と、かかるスイッチＭＯＳＦＥＴのソース−ドレイン経路を通して上記内部電源線の寄生容量をチャージアップさせる電流からなり、上記のようなＣＭＯＳ回路の規模が大きくなるにつれて増大する。

このような突入電流は、半導体記憶装置のピーク電流値を増大させ、システム搭載時には電源装置の電流容量を当該ピーク値に対応した大きなものとしなければならなくなる。そして、半導体記憶装置としてもこのような突入電流の発生に伴い、電源線に大きなノイズが発生するものとなり動作マージンを悪化させてしまう。

特許文献２には、このような問題を解決することが可能な半導体記憶装置に関する技術が開示されている。特許文献２に開示されている半導体記憶装置は、外部端子から供給される動作電圧ＶＣＣを伝える電源線と、それぞれが動作制御信号により回路動作を行うようにされた複数の回路ブロックと、各回路ブロックに対応してそれぞれ設けられた内部電源線と、上記電源線と各回路ブロックの上記内部電源線との間にそれぞれ設けられたスイッチＭＯＳＦＥＴと、当該スイッチＭＯＳＦＥＴを上記動作制御信号によりスイッチ制御してなる電源スイッチ回路とを備えている。そして、各回路ブロックに対応して設けられたスイッチＭＯＳＦＥＴのそれぞれのゲートに、順次遅延された動作制御信号が供給されることによって、そのオン状態とオフ状態の切り替えタイミングが異なるようにされる。

特許文献２に開示されている半導体記憶装置では、各回路ブロックに対応して設けられたスイッチＭＯＳＦＥＴがオン状態となるタイミングがずれているので、回路ブロックを一斉に活性化させる場合と比べて、発生する突入電流を時間的に分散させることができるので、ピーク電流の電流値を小さくすることができる。

特開平７−２５４２８４号公報 特開平９−２３１７５６号公報

上記特許文献１にかかる半導体メモリ装置では、周辺回路１０２内の電源線である疑似電源線１３１と電源線１０３との間にスイッチＳＷ１を設けている。よって、メモリセルと周辺回路とを備える複数のメモリマクロを有する半導体記憶装置に特許文献１にかかる発明を適用した場合は、各メモリマクロの周辺回路毎にスイッチを設ける必要があるため、メモリマクロの周辺回路の数に比例してスイッチ回路の実装面積が増加するという問題がある。

本発明にかかる半導体記憶装置は、メモリセルと当該メモリセルを駆動する周辺回路とを備える複数のメモリマクロと、前記メモリセルへの電源供給を制御する第１の電源スイッチと、前記周辺回路への電源供給を制御する第２の電源スイッチと、を備え、前記第１の電源スイッチは前記メモリマクロ内にそれぞれ配置されると共に、前記メモリセルへ電源を供給する電源線と前記メモリセルとの間にそれぞれ設けられ、前記第２の電源スイッチは前記メモリマクロ外に配置されると共に、前記電源線と前記複数のメモリマクロの周辺回路の共通の電源配線との間に設けられている。

本発明にかかる半導体記憶装置では、周辺回路への電源供給を制御する第２の電源スイッチをメモリマクロ外に配置すると共に、この第２の電源スイッチを電源線と複数のメモリマクロの周辺回路の共通の電源配線との間に設けている。よって、複数のメモリマクロの周辺回路の共通の電源ラインで消費される電流量に応じた電流容量の電源スイッチを設ければ良いため、スイッチの実装面積を削減することができる。

本発明により、メモリセルを駆動する周辺回路に電源を供給するスイッチの実装面積を削減することが可能な半導体記憶装置を提供することができる。

実施の形態１にかかる半導体記憶装置を示すブロック図である。 実施の形態１にかかる半導体記憶装置の動作を示すタイミングチャートである。 実施の形態２にかかる半導体記憶装置を示すブロック図である。 実施の形態２にかかる半導体記憶装置の動作を示すタイミングチャートである。 特許文献１にかかる半導体メモリ装置を示すブロック図である。

実施の形態１
以下、図面を参照して本発明の実施の形態１について説明する。図１は本実施の形態にかかる半導体記憶装置を示すブロック図である。図１に示す本実施の形態にかかる半導体記憶装置は、メモリセル１２、２２、３２と当該メモリセルを駆動する周辺回路１３、２３、３３とを備える複数のメモリマクロ１０、２０、３０と、メモリセル１２、２２、３２への電源供給を制御する電源スイッチ（第１の電源スイッチ）１１、２１、３１と、周辺回路１３、２３、３３への電源供給を制御する電源スイッチ（第２の電源スイッチ）４０と、を備える。

メモリセル１２、２２、３２は、例えばＳＲＡＭセルである。メモリセル１２、２２、３２は、行列状に配置された複数の単位メモリセルと、複数の単位メモリセルの行毎に対応して配線された複数のワード線と、複数の単位メモリセルの列毎に対応して配線された複数のビット線対と、を有する。１つの単位メモリセルは、例えば６個のＭＯＳトランジスタを用いて構成することができる。６個のＭＯＳトランジスタを用いた単位メモリセルは、例えば互いにたすき掛けされた一対のＣＭＯＳインバータからなるフリップフロップと、フリップフロップの両ノードをそれぞれのビット線対に接続する２つのアクセストランジスタとで構成することができる。アクセストランジスタのオン・オフはワード線に供給される信号により制御される。

単位メモリセルにデータを書き込む際は、ビット線対に互いに逆のレベルの電位（ＬレベルとＨレベル、またはＨレベルとＬレベル）を印加し、この状態でワード線を活性化させアクセストランジスタをオン状態とする。これにより、単位メモリセルのフリップフロップの両ノードとビット線対とがそれぞれ接続され、フリップフロップの両ノードにビット線対に対応したデータ（電位）が書き込まれる。

逆に、単位メモリセルに書き込まれたデータを読み出す際は、ワード線を活性化させアクセストランジスタをオン状態とし、単位メモリセルのフリップフロップの両ノードとビット線対とがそれぞれ接続された状態とする。そして、このときのビット線対の電圧の変化を、ビット線対と接続されているセンスアンプ（不図示）を用いて検出することで単位メモリセルを構成するフリップフロップの両ノードに書き込まれたデータを読み出すことができる。

周辺回路１３、２３、３３は、メモリセル１２、２２、３２にデータを書き込み／読み出しするための信号を、メモリセル１２、２２、３２のワード線およびビット線対に供給する。周辺回路１３、２３、３３は、例えばワード線を活性／非活性状態とするワード線ドライバ、ビット線対にプリチャージ電圧を印加するプリチャージ回路、メモリセルに書き込むデータに対応した電圧をビット線対に供給するデータドライバ、メモリセルに書き込まれているデータを読み出す際にビット線対の電位差を検出し増幅するセンスアンプ等を有する。

電源スイッチ１１、２１、３１はそれぞれ、メモリマクロ１０、２０、３０内に配置されると共に、メモリセル１２、２２、３２へ電源電圧ＶＤＤを供給する電源線６１とメモリセル１２、２２、３２との間に設けられている。電源スイッチ１１、２１、３１は制御回路５０から供給される制御信号に基づき、電源線６１とメモリセル１２、２２、３２の導通／非導通状態を制御する。また、メモリセル１２、２２、３２は接地電位ＶＳＳの電源線６２と接続されている。電源スイッチ１１、２１、３１には、例えばＭＯＳＦＥＴを用いることができる。

また、電源スイッチ４０はメモリマクロ１０、２０、３０の外に配置されている。電源スイッチ４０は、電源電圧ＶＤＤを供給する電源線６１と複数のメモリマクロの周辺回路１３、２３、３３の共通の電源配線６３との間に設けられている。電源スイッチ４０は制御回路５０から供給される制御信号に基づき、電源線６１と周辺回路１３、２３、３３の導通／非導通状態を制御する。周辺回路１３、２３、３３の電源スイッチ４０は、周辺回路１３、２３、３３のうち任意の数の周辺回路が同時に動作した際に周辺回路全体に流れる電流に対応した能力を有するトランジスタで構成することができる。また、周辺回路１３、２３、３３は接地電位ＶＳＳの電源線６２と接続されている。

ここで、電源スイッチ４０の好適な構成例として２つの電源スイッチ（第３のスイッチ）４１、電源スイッチ（第４のスイッチ）４２で構成するとよい。この場合、例えば電源スイッチ４１を電流容量が小さいトランジスタとして電圧の立ち上がり時間を調整し、また電源スイッチ４２を周辺回路１３、２３、３３の動作に必要十分な電流を流すことができる電流容量が大きいトランジスタとすることができる。
さらに、電源スイッチ４２はレイアウトの容易性等、必要に応じて２つ以上のトランジスタに分割して設けても良い。

例えば、電源スイッチ４２の電流容量は、複数のメモリマクロの周辺回路全体の動作時の消費電流に基づいて決定され、その値が個々のメモリマクロの周辺回路の動作時の消費電流の総和よりも小さくなるようにすることができる。

制御回路５０は、メモリセル１２、２２、３２への電源供給を制御する制御信号を電源スイッチ１１、２１、３１に供給する。また、制御回路５０は、周辺回路１３、２３、３３への電源供給を制御する制御信号を電源スイッチ４１、４２に供給する。なお、本実施の形態にかかる半導体記憶装置ではメモリマクロが３つの場合について説明したが、メモリマクロの数は任意に決定することができる。

次に、本実施の形態にかかる半導体記憶装置の動作について、図２を用いて説明する。図２は、本実施の形態にかかる半導体記憶装置の動作を説明するためのタイミングチャートである。

まず、Ｔ１のタイミングで、メモリセル１２、２２、３２の電源スイッチ１１、２１、３１を導通状態（オン状態）とする。これにより、電源電圧ＶＤＤを供給する電源線６１とメモリセル１２、２２、３２とが接続され、メモリセル１２、２２、３２には電源電圧ＶＤＤが供給される。このとき、電源スイッチ１１、２１、３１には突入電流が流れる。この突入電流はメモリセル１２、２２、３２を構成する回路の寄生容量をチャージアップさせるための電流である。電源スイッチ１１、２１、３１をトランジスタで構成した場合、トランジスタの立ち上がり時は抵抗成分を有するため、電源スイッチ１１、２１、３１には突入電流とトランジスタの抵抗成分とに起因する電圧が発生する。このとき発生する電圧により、電源線６１にはノイズが発生し、動作中の他の回路７０に悪影響を及ぼす。

しかし、この場合はメモリセル１２、２２、３２の寄生容量が小さいため、電源スイッチ１１、２１、３１を流れる突入電流は少ない。このため、メモリセル１２、２２、３２の電源スイッチ１１、２１、３１を同時にオン状態としても、動作中の他の回路７０に与える影響は小さい。

Ｔ２のタイミングで、電源スイッチ１１、２１、３１を流れる突入電流が最大となり、その後、突入電流は減少しはじめる。また、Ｔ２のタイミングで、メモリセル１２、２２、３２の電位が上昇しはじめる。そして、Ｔ３のタイミングで電源スイッチ１１、２１、３１を流れる突入電流がゼロとなる。またメモリセル１２、２２、３２の電位も一定となる。

次に、Ｔ４のタイミングで電源スイッチ４１をオン状態とする。これにより、周辺回路１３、２３、３３には電源電圧ＶＤＤが供給される。このとき、電源スイッチ４１には突入電流が流れる。この突入電流は周辺回路１３、２３、３３を構成する回路の寄生容量をチャージアップさせるための電流である。しかし、この場合は電源スイッチ４１をトランジスタサイズの小さいトランジスタで構成しているため、電源スイッチ４１を流れる突入電流を少なくすることができる。例えば、寄生容量が小さいメモリセル１２、２２、３２をオン状態とした場合と同程度の突入電流とすることができる。

そして、Ｔ５のタイミングで、電源スイッチ４１を流れる突入電流が最大となり、その後、突入電流は減少しはじめる。また、Ｔ５のタイミングで、周辺回路１３、２３、３３の電位が上昇しはじめる。そして、Ｔ６のタイミングで電源スイッチ４１を流れる突入電流がゼロとなる。このとき周辺回路１３、２３、３３の電位は上昇し続けている。

そして、周辺回路１３、２３、３３の電位が一定となった後のＴ７のタイミングで、電源スイッチ４２をオン状態とする。これにより、周辺回路１３、２３、３３には電源スイッチ４１および電源スイッチ４２を介して電源電圧ＶＤＤが供給される。Ｔ７のタイミングでは周辺回路１３、２３、３３の電位が一定となっているため、つまり周辺回路１３、２３、３３の寄生容量のチャージアップが完了しているため、電源スイッチ４２には突入電流が流れない。よって、この場合は電源スイッチ４２をトランジスタサイズが大きいトランジスタで構成することができる。

以上で説明したように、本実施の形態にかかる半導体記憶装置では、周辺回路１３、２３、３３への電源供給を制御する電源スイッチ４０をメモリマクロ１０、２０、３０の外に配置すると共に、この電源スイッチ４０を電源線６１と複数のメモリマクロの周辺回路１３、２３、３３の共通の電源配線６３との間に設けている。さらに電源スイッチ４０の電流容量を周辺回路１３、２３、３３全体の消費電流に応じたサイズとすることによって、周辺回路１３、２３、３３に電源を供給する電源スイッチ４０の実装面積を小さくすることができる。

また、特許文献２にかかる半導体記憶装置では、各回路ブロック（メモリマクロ）に対応して設けられたスイッチＭＯＳＦＥＴのそれぞれのゲートに供給される動作制御信号を遅延回路で遅延させることで、発生する突入電流を時間的に分散させていた。このため、特許文献２にかかる半導体記憶装置では遅延回路を用いてスイッチＭＯＳＦＥＴがオン状態となるタイミングをずらしているので、メモリマクロの立ち上げに時間がかかっていた。

これに対して本実施の形態にかかる半導体記憶装置では、周辺回路１３、２３、３３への電源供給を制御する電源スイッチ４０を、複数のメモリマクロの周辺回路１３、２３、３３の共通の電源配線６３との間に設けているので、電源スイッチ４０をオン状態とすることで周辺回路１３、２３、３３を同時に立ち上げることができる。よって、メモリマクロの立ち上げ時間を短縮することができる。また、本実施の形態にかかる半導体記憶装置では、周辺回路１３、２３、３３が電源配線６３を共有しているため寄生容量によるデカップリング効果が増加する。このため、電源ノイズを吸収しやすくなり動作の安定性が向上する。

なお、本実施の形態では周辺回路への電源供給を制御する電源スイッチをメモリマクロの外に設ける場合について説明した。しかし本実施の形態にかかる半導体記憶装置では、メモリセルの電源スイッチ１１、２１、３１を共通化し、メモリマクロの外に設けてもよい。つまり、複数のメモリセルに対して１つの電源スイッチを設けることで、更に回路面積を小さくすることができる。

以上で説明した本実施の形態にかかる半導体記憶装置により、メモリセルを駆動する周辺回路に電源を供給するスイッチの実装面積を削減することが可能な半導体記憶装置を提供することができる。

実施の形態２
以下、図面を参照して本発明の実施の形態２について説明する。図３は本実施の形態にかかる半導体記憶装置を示すブロック図である。図３に示す本実施の形態にかかる半導体記憶装置は、キャッシュメモリである。図３に示すキャッシュメモリは、タグメモリ８１と、比較器８２と、ウェイ決定器８３と、データメモリ８４と、ウェイ選択器８５とを備える。ここで、データメモリ８４には実施の形態１で説明した半導体記憶装置（ＳＲＡＭ）を用いることができる。つまり、実施の形態１にかかる半導体記憶装置のメモリマクロ１０、２０、３０がそれぞれ、本実施の形態にかかるキャッシュメモリのメモリマクロＭＥＭ０、ＭＥＭ１、・・・、ＭＥＭ７に対応する。なお、図３ではメモリマクロＭＥＭ０、ＭＥＭ１、・・・、ＭＥＭ７を構成するメモリセルと周辺回路とに電源電圧を供給する電源スイッチ等を省略しているが、データメモリ８４の構成は図１に示した実施の形態１にかかる半導体記憶装置と同様の構成とすることができる。また、本実施の形態にかかるキャッシュメモリでは例として８つのメモリマクロを備える場合について説明する。

データメモリ８４は、主記憶部（不図示）に格納されているデータの部分集合に相当するデータを格納するためのメモリである。データメモリ８４の記憶領域は、物理的又は論理的に８つのウェイ（つまり、メモリマクロＭＥＭ０、ＭＥＭ１、・・・、ＭＥＭ７。以下、メモリマクロをウェイともいう）に分割されている。また、各ウェイはさらにラインと呼ばれる複数ワードのデータ格納単位により管理される。データメモリ８４のデータ格納位置は、アドレスバスから入力される入力アドレス（ＡＤＤＲＥＳＳ）の下位部分をデコードすることによって指定される。

タグメモリ８１は、データメモリ８４にライン単位で格納されているデータに対応するタグアドレスを格納するメモリである。タグメモリ８１は、入力アドレスに含まれるインデックスアドレスによってアクセスされ、インデックスアドレスをデコードすることにより特定されたタグアドレス（ＴＡＧ_Ｑ）を出力する。

比較器８２は、アドレスバスから入力された入力アドレス（ＡＤＤＲＥＳＳ）と、タグメモリからの出力であるタグアドレス（ＴＡＧ_Ｑ）とを入力する。そして、この入力アドレス（ＡＤＤＲＥＳＳ）とタグアドレス（ＴＡＧ_Ｑ）とを比較し、比較結果（ＣＯＭＰ_ＯＵＴ）を出力する。また、比較器８２は比較結果に基づくヒット判定結果（ｈｉｔ）も出力する。つまり、比較器８２は、入力アドレス（ＡＤＤＲＥＳＳ）とタグアドレス（ＴＡＧ_Ｑ）とが一致する場合はキャッシュヒットと判定し、一致しない場合はミスヒットであると判定する。

ウェイ決定器８３は、比較器８２の比較結果（ＣＯＭＰ_ＯＵＴ）を入力し、この比較結果に基づきチップセレクト信号（ＣＳ信号）をデータメモリ８４に出力する。また、ウェイ決定器８３はウェイ選択信号をウェイ選択器８５に出力する。例えば、ウェイＭＥＭ０に対応する入力アドレス（ＡＤＤＲＥＳＳ）とタグアドレス（ＴＡＧ_Ｑ）とが一致する場合は、ウェイ決定器８３はウェイＭＥＭ０のチップセレクト入力（ＣＳ）にチップセレクト信号（ＣＳ信号）を出力する。このとき、ウェイＭＥＭ０は入力アドレス（ＡＤＤＲＥＳＳ）に対応するデータをウェイ選択器８５に出力する。

ウェイ選択器８５は、ウェイ決定器８３から出力されたウェイ選択信号と、データメモリ８４（ウェイＭＥＭ０、ＭＥＭ１、・・・、ＭＥＭ７）から出力されたデータ（Ｄ０、Ｄ１、・・・、Ｄ７）とを入力し、ウェイ決定器８３で決定されたウェイに対応するデータを出力する。

次に、図３に示す本実施の形態にかかるキャッシュメモリの動作について説明する。図４は本実施の形態にかかるキャッシュメモリの動作を説明するためのタイミングチャートである。本実施の形態では、例として入力アドレス（Ａ１）に対応するデータ（Ｄ０）が読み出しデータとして出力される動作について説明する。

まず、Ｔ１１のタイミングでタグメモリ８１、比較器８２、データメモリ８４に入力アドレス（Ａ１）が供給される。次に、Ｔ１２のタイミングでタグメモリ８１を活性化させるチップセレクト信号（ＴＡＧ_ＡＣＣＥＳＳ）がタグメモリ８１に供給される。チップセレクト信号（ＴＡＧ_ＡＣＣＥＳＳ）が入力されたタグメモリ８１は、Ｔ１３のタイミングで特定されたタグアドレス（ＴＡＧ_Ｑ：ＴＡ１）を出力する。

比較器８２は入力アドレス（Ａ１）とタグアドレス（ＴＡ１）とを比較し、一致しているという比較結果（ＣＯＭＰ_ＯＵＴ）をＴ１４のタイミングで出力する。また、比較器８２はＴ１４のタイミングで判定結果（ｈｉｔ：この場合は、キャッシュヒット）を出力する。

ウェイ決定器８３は、比較器８２の比較結果（ＣＯＭＰ_ＯＵＴ）を入力し、Ｔ１５のタイミングでこの比較結果に基づくチップセレクト信号（ＣＳ信号）をウェイＭＥＭ０に出力する。また、ウェイ決定器８３はウェイＭＥＭ０を選択するウェイ選択信号を、Ｔ１５のタイミングでウェイ選択器８５に出力する。

ウェイＭＥＭ０は、ウェイ決定器８３から出力されたチップセレクト信号（ＣＳ信号）を入力すると、Ｔ１６のタイミングでデータ（Ｄ０）をウェイ選択器８５に出力する。そして、Ｔ１６のタイミングでウェイ選択器８５から読み出しデータ（ＲＥＡＤ_ＤＡＴＡ）としてデータ（Ｄ０）が出力される。
なお、入力アドレス（Ａ２）に対応するデータ（Ｄ１）が読み出しデータとして出力される場合も、上記動作と同様であるので重複した説明は省略する。

本実施の形態にかかるキャッシュメモリでは、データメモリ８４として図１に示した実施の形態１にかかる半導体記憶装置（ＳＲＡＭ）を用いている。このとき、データメモリ８４であるＳＲＡＭの各メモリセル１２、２２、３２には電源スイッチ１１、２１、３１がオン状態となっているため電源電圧ＶＤＤが供給されている。また、データメモリ８４であるＳＲＡＭの各周辺回路１３、２３、３３には電源スイッチ４０（電源スイッチ４１、４２）がオン状態となっているため電源電圧ＶＤＤが供給されている。

ここで、本実施の形態にかかるキャッシュメモリでは、図４のタイミングチャートに示すように、ウェイ決定器８３から出力されたチップセレクト信号（ＣＳ信号）が供給されたウェイ（メモリマクロ）のみが動作する。このため、メモリマクロの周辺回路１３、２３、３３が消費する最大電流は動作中の１つのメモリマクロの周辺回路が消費する電流に相当する。このため、図３に示すキャッシュメモリでは、各周辺回路に電源を供給する電源スイッチの電流容量を小さくすることができ、また各メモリマクロの周辺回路毎に電源スイッチを設ける必要がないため、回路面積を小さくすることができる。

具体的に説明すると、例えば１つのウェイ（メモリマクロ）の動作中の周辺回路の消費電流を５ｍＡとすると、従来は５ｍＡの電流を流すことができる電源スイッチを８つのウェイ（メモリマクロ）の周辺回路毎に設ける必要があった。このため、８つの電源スイッチに相当する回路面積が必要であった。なお、このとき待機中の周辺回路には１０μＡ程度のリーク電流が流れている。
しかし、本実施の形態にかかるキャッシュメモリでは、８つのメモリマクロの周辺回路で共通の電源スイッチを１つ設ければよい。つまり、周辺回路への電源供給を制御する電源スイッチは、８つのメモリマクロの周辺回路のうちの１つが動作した際に８つの周辺回路全体に流れる電流（この場合は、１つの周辺回路に流れる電流である５ｍＡ。リーク電流は微小なので無視するものとする。）に対応した能力を有するトランジスタで構成することができる。このため、周辺回路への電源供給を制御する電源スイッチが占める回路面積を従来よりも小さくすることができる（上記例では、実装面積を１／８とすることができる）。

なお、例えば同時に動作するメモリマクロが２つの場合は、２つの周辺回路に流れる電流に対応した能力（上記例では、５ｍＡ×２＝１０ｍＡ）を有するトランジスタを周辺回路の電源スイッチとして用いることができる。このように、周辺回路の電源スイッチの能力は、同時に動作するメモリマクロの数に応じて任意に設定可能である。

以上で説明したように、本実施の形態においても、メモリセルを駆動する周辺回路に電源を供給するスイッチの電流容量を少なくすることができ、またメモリマクロの立ち上げ時間を短縮することが可能な半導体記憶装置を提供することが可能となる。

以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。

１０、２０、３０ メモリマクロ
１１、２１、３１ 電源スイッチ（第１の電源スイッチ）
１２、２２、３２ メモリセル
１３、２３、３３ 周辺回路
４０ 電源スイッチ（第２の電源スイッチ）
４１ 電源スイッチ（第３の電源スイッチ）
４２ 電源スイッチ（第４の電源スイッチ）
５０ 制御回路
６１、６２ 電源線
６３ 周辺回路の共通の電源配線
７０ 他の回路
８１ タグメモリ
８２ 比較器
８３ ウェイ決定器
８４ データメモリ
８５ ウェイ選択器

Claims (11)

1. メモリセルと当該メモリセルを駆動する周辺回路とを備える複数のメモリマクロと、
   前記メモリセルへの電源供給を制御する第１の電源スイッチと、
   前記周辺回路への電源供給を制御する第２の電源スイッチと、を備え、
   前記第１の電源スイッチは前記メモリマクロ内にそれぞれ配置されると共に、前記メモリセルへ電源を供給する電源線と前記メモリセルとの間にそれぞれ設けられ、
   前記第２の電源スイッチは前記メモリマクロ外に配置されると共に、前記電源線と前記複数のメモリマクロの周辺回路の共通の電源配線との間に設けられている、
   半導体記憶装置。
2. 前記第２の電源スイッチは、当該第２の電源スイッチが接続されている前記周辺回路のうち任意の数の周辺回路が同時に動作した際に前記周辺回路全体に流れる電流に対応した能力を有するトランジスタで構成される、請求項１に記載の半導体記憶装置。
3. 前記第２の電源スイッチは、第３の電源スイッチと、当該第３の電源スイッチよりもトランジスタサイズの大きい第４の電源スイッチとを備える、請求項１に記載の半導体記憶装置。
4. 前記メモリセルを構成する回路の寄生容量は、前記周辺回路を構成する回路の寄生容量よりも小さい、請求項１乃至３のいずれか一項に記載の半導体記憶装置。
5. 前記第１乃至第４の電源スイッチを制御する制御回路を更に備える、請求項１乃至４のいずれか一項に記載の半導体記憶装置。
6. 前記制御回路は、前記周辺回路に電源電圧を供給する際に、前記第３の電源スイッチをオン状態とし、前記周辺回路を構成する回路の寄生容量がチャージアップされた後に前記第４の電源スイッチをオン状態とする、請求項５に記載の半導体記憶装置。
7. 前記制御回路は、前記第１の電源スイッチを同時にオン状態とする、請求項６に記載の半導体記憶装置。
8. 請求項１乃至７のいずれか一項に記載の半導体記憶装置を含むデータメモリと、
   入力アドレスに応じたタグアドレスを出力するタグメモリと、
   前記入力アドレスと前記タグメモリから出力されたタグアドレスとを比較し、比較結果を出力する比較器と、
   前記データメモリのメモリマクロのうち、前記比較器からの比較結果に応じたメモリマクロに対してチップセレクト信号を出力するウェイ決定器と、
   前記メモリマクロからのデータを入力すると共に、前記ウェイ決定器で決定されたメモリマクロに対応するデータを出力するウェイ選択器と、
   を有する半導体記憶装置。
9. 前記第２の電源スイッチは、当該第２の電源スイッチが接続されている前記周辺回路のうちの１つの周辺回路が動作した際に前記周辺回路全体に流れる電流に対応した能力を有するトランジスタで構成される、請求項８に記載の半導体記憶装置。
10. メモリセルと当該メモリセルを制御する周辺回路とを備える複数のメモリマクロと、
    前記メモリセルへ電源を供給する電源線と前記メモリセルとの間に設けられ、前記メモリマクロの内部に配置される第1の電源スイッチと、
    前記電源線と別に設けられ前記複数のメモリマクロの周辺回路のそれぞれに結合された共通の電源配線と、
    前記電源線と前記共通の電源配線との間に設けられ、前記共通の電源配線の電源投入時の電圧の立ち上がり時間を調整する第２の電源スイッチと、
    前記電源線と前記共通の電源配線との間に設けられ、前記複数のメモリマクロの周辺回路で消費される電流量に応じた電流容量を有する第３の電源スイッチと、
    を有することを特徴とする半導体記憶装置。
11. 前記第３の電源スイッチの電流容量は、前記複数のメモリマクロの周辺回路全体の動作時の消費電流に基づいて決定され、その値が個々のメモリマクロの周辺回路の動作時の消費電流の総和よりも小さいこと、
    を特徴とする請求項１０に記載の半導体記憶装置。

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