JP2003242029A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- Static Random-Access Memory (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 必要に応じてキャッシュメモリの動作の高速
化と低消費電力の何れを優先させるかを選択可能な半導
体集積回路を提供する。 【解決手段】 セットアソシアティブ型のキャッシュメ
モリ（３）は、データウェイ（ＤＷ１〜ＤＷ４）毎にリ
ードアンプ部（ＲＡＰ１〜ＲＡＰ４）を有し、キャッシ
ュヒットに係るデータウェイのリードアンプ部に制限し
てその活性化を行ってキャッシュヒットに係るデータウ
ェイからの出力を選択する第１動作モードと、活性化す
べきリードアンプ部を制限せずにキャッシュヒットに係
るデータウェイからの出力を選択する第２動作モードと
を有する。上記モード選択はモードビット（ＭＤｉ）の
設定次第でプログラマブルに行うことができる。
化と低消費電力の何れを優先させるかを選択可能な半導
体集積回路を提供する。 【解決手段】 セットアソシアティブ型のキャッシュメ
モリ（３）は、データウェイ（ＤＷ１〜ＤＷ４）毎にリ
ードアンプ部（ＲＡＰ１〜ＲＡＰ４）を有し、キャッシ
ュヒットに係るデータウェイのリードアンプ部に制限し
てその活性化を行ってキャッシュヒットに係るデータウ
ェイからの出力を選択する第１動作モードと、活性化す
べきリードアンプ部を制限せずにキャッシュヒットに係
るデータウェイからの出力を選択する第２動作モードと
を有する。上記モード選択はモードビット（ＭＤｉ）の
設定次第でプログラマブルに行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、セットアソシアテ
ィブ型のキャッシュメモリをオンチップした半導体集積
回路、特にそのキャッシュヒット時における読み出し動
作の高速化と電力消費に関し、例えば、マイクロコンピ
ュータ、マイクロプロセッサ、又はデータプロセッサ等
に適用して有効な技術である。
ィブ型のキャッシュメモリをオンチップした半導体集積
回路、特にそのキャッシュヒット時における読み出し動
作の高速化と電力消費に関し、例えば、マイクロコンピ
ュータ、マイクロプロセッサ、又はデータプロセッサ等
に適用して有効な技術である。
【０００２】
【従来の技術】セットアソシアティブ型のキャッシュメ
モリ（セットアソシアティブキャッシュメモリ）の一般
的な概念について概略説明する。セットアソシアティブ
キャッシュメモリはアドレス部とデータ部を有する。ア
ドレス部は連想比較を行なうためのキャッシュタグ情報
をウェイ毎に保有する。データ部はウェイ毎にキャッシ
ュエントリとしてのデータ情報を保有する。アドレス部
はアクセスアドレスの一部でインデックスされ、タグ情
報を読み出す。読み出されたタグ情報は、当該アクセス
アドレスのタグアドレスと比較され、一致でキャッシュ
ヒット、不一致でキャッシュミスとされる。キャッシュ
ヒットであれば当該アクセスアドレスに応ずるキャッシ
ュエントリがキャッシュヒットに係るデータウェイに存
在する。キャッシュミスであれば当該アクセスアドレス
に応ずるキャッシュエントリがデータ部に存在しない。
例えばリードアクセスに際して、キャッシュヒットな
ら、キャッシュヒットに係るデータウェイからの読み出
しデータを選択して、その全部又は一部を外部に出力す
る。キャッシュミスの場合にはアクセスアドレスから実
際にアクセスを行なって必要なデータを供給し、そのと
き、キャッシュフィル更にはキャッシュエントリのリプ
レースが行われる。
モリ（セットアソシアティブキャッシュメモリ）の一般
的な概念について概略説明する。セットアソシアティブ
キャッシュメモリはアドレス部とデータ部を有する。ア
ドレス部は連想比較を行なうためのキャッシュタグ情報
をウェイ毎に保有する。データ部はウェイ毎にキャッシ
ュエントリとしてのデータ情報を保有する。アドレス部
はアクセスアドレスの一部でインデックスされ、タグ情
報を読み出す。読み出されたタグ情報は、当該アクセス
アドレスのタグアドレスと比較され、一致でキャッシュ
ヒット、不一致でキャッシュミスとされる。キャッシュ
ヒットであれば当該アクセスアドレスに応ずるキャッシ
ュエントリがキャッシュヒットに係るデータウェイに存
在する。キャッシュミスであれば当該アクセスアドレス
に応ずるキャッシュエントリがデータ部に存在しない。
例えばリードアクセスに際して、キャッシュヒットな
ら、キャッシュヒットに係るデータウェイからの読み出
しデータを選択して、その全部又は一部を外部に出力す
る。キャッシュミスの場合にはアクセスアドレスから実
際にアクセスを行なって必要なデータを供給し、そのと
き、キャッシュフィル更にはキャッシュエントリのリプ
レースが行われる。
【０００３】
【発明が解決しようとする課題】本発明者はセットアソ
シアティブキャッシュメモリにおける連想読み出し動作
の電力消費と読み出し速度について検討した。読み出し
速度を速くするにはアドレス部に対するインデックスに
並行してデータ部でもデータウェイのインデックス動作
を行なうことが効果的である。このとき、ヒットしたデ
ータウェイのデータを外部に出力する制御方法には２通
りある。第１の手法は、アドレス比較でヒットしたデー
タウェイだけでセンスアンプを動作させる。第２の手法
は、全てのデータウェイでセンスアンプを動作させてお
き最終的に出力ウェイ選択回路でキャッシュヒットに係
るウェイのデータを選択する。
シアティブキャッシュメモリにおける連想読み出し動作
の電力消費と読み出し速度について検討した。読み出し
速度を速くするにはアドレス部に対するインデックスに
並行してデータ部でもデータウェイのインデックス動作
を行なうことが効果的である。このとき、ヒットしたデ
ータウェイのデータを外部に出力する制御方法には２通
りある。第１の手法は、アドレス比較でヒットしたデー
タウェイだけでセンスアンプを動作させる。第２の手法
は、全てのデータウェイでセンスアンプを動作させてお
き最終的に出力ウェイ選択回路でキャッシュヒットに係
るウェイのデータを選択する。
【０００４】しかしながら、第１の手法のように、ヒッ
トしたウェイのみセンスアンプを動作させる方法では、
ヒット信号到達を待ってからセンスアンプを動作させる
為、高速動作には不利である。一方、第２の手法では、
出力ウェイ選択回路以前の回路を全てのウェイで動作さ
せる為、読み出し動作を高速化できても電力消費量が大
きくなり過ぎる。製品設計時には、動作の高速化と低消
費電力の何れを優先させるかにより、前記第１の手法又
は第２の手法の何れの仕様にするかを決定しなければな
らない。しかしながら、キャッシュメモリが搭載される
マイクロコンピュータなどの半導体集積回路では、動作
モードに応じて動作の高速化を優先したり、低消費電力
を優先する動作モードを持つものがあり、キャッシュメ
モリに対しても同様の観点による使い分けを可能にする
ことの有用性が本発明者によって見出された。
トしたウェイのみセンスアンプを動作させる方法では、
ヒット信号到達を待ってからセンスアンプを動作させる
為、高速動作には不利である。一方、第２の手法では、
出力ウェイ選択回路以前の回路を全てのウェイで動作さ
せる為、読み出し動作を高速化できても電力消費量が大
きくなり過ぎる。製品設計時には、動作の高速化と低消
費電力の何れを優先させるかにより、前記第１の手法又
は第２の手法の何れの仕様にするかを決定しなければな
らない。しかしながら、キャッシュメモリが搭載される
マイクロコンピュータなどの半導体集積回路では、動作
モードに応じて動作の高速化を優先したり、低消費電力
を優先する動作モードを持つものがあり、キャッシュメ
モリに対しても同様の観点による使い分けを可能にする
ことの有用性が本発明者によって見出された。
【０００５】本発明の目的は、必要に応じてキャッシュ
メモリの動作の高速化と低消費電力の何れを優先させる
かを選択可能な半導体集積回路を提供することにある。
メモリの動作の高速化と低消費電力の何れを優先させる
かを選択可能な半導体集積回路を提供することにある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】〔１〕セットアソシアティブキャッシュメ
モリにおいてヒットしたデータウェイのみでセンスアン
プ等のリードアンプを動作させてその下流でウェイの出
力を選択させることにより低速動作ではあるが消費電力
を抑えた動作モードと、センスアンプ等のリードアンプ
を全てのデータウェイで動作させておき最終的に出力ウ
ェイ選択回路で出力ウェイのデータを選択することによ
り消費電力は増加するが高速動作可能とした動作モード
と、を切り換え可能とする。
モリにおいてヒットしたデータウェイのみでセンスアン
プ等のリードアンプを動作させてその下流でウェイの出
力を選択させることにより低速動作ではあるが消費電力
を抑えた動作モードと、センスアンプ等のリードアンプ
を全てのデータウェイで動作させておき最終的に出力ウ
ェイ選択回路で出力ウェイのデータを選択することによ
り消費電力は増加するが高速動作可能とした動作モード
と、を切り換え可能とする。
【０００９】上記より、同一の半導体集積回路を低消費
電力動作モード又は高速動作モードの何れでも選択的に
動作させることができる。したがって、半導体集積回路
のメーカにとっては１チップの設計で要求仕様に合わせ
て２つの仕様を選択可能な製品を提供することができ
る。半導体集積回路を利用するユーザにとっては、キャ
ッシュメモリが搭載されるマイクロコンピュータなどの
半導体集積回路において、動作モードに応じて動作の高
速化を優先したり、低消費電力を優先する場合に、キャ
ッシュメモリに対しても同様の観点による使い分けが可
能になる。
電力動作モード又は高速動作モードの何れでも選択的に
動作させることができる。したがって、半導体集積回路
のメーカにとっては１チップの設計で要求仕様に合わせ
て２つの仕様を選択可能な製品を提供することができ
る。半導体集積回路を利用するユーザにとっては、キャ
ッシュメモリが搭載されるマイクロコンピュータなどの
半導体集積回路において、動作モードに応じて動作の高
速化を優先したり、低消費電力を優先する場合に、キャ
ッシュメモリに対しても同様の観点による使い分けが可
能になる。
【００１０】〔２〕本発明の更に具体的な態様では、セ
ットアソシアティブ型のキャッシュメモリは、キャッシ
ュヒットに係るデータウェイのリードアンプに制限して
その活性化を行ってキャッシュヒットに係るデータウェ
イからの出力を選択する第１動作モードと、活性化すべ
きリードアンプを制限せずにキャッシュヒットに係るデ
ータウェイからの出力を選択する第２動作モードとを有
する。
ットアソシアティブ型のキャッシュメモリは、キャッシ
ュヒットに係るデータウェイのリードアンプに制限して
その活性化を行ってキャッシュヒットに係るデータウェ
イからの出力を選択する第１動作モードと、活性化すべ
きリードアンプを制限せずにキャッシュヒットに係るデ
ータウェイからの出力を選択する第２動作モードとを有
する。
【００１１】前記第１動作モード又は第２動作モードの
指定は制御レジスタを用いて行なうことが可能である。
制御レジスタはキャッシュメモリを用いる中央処理装置
のアドレス空間に配置するのが望ましい。
指定は制御レジスタを用いて行なうことが可能である。
制御レジスタはキャッシュメモリを用いる中央処理装置
のアドレス空間に配置するのが望ましい。
【００１２】本発明の更に具体的な態様では、データウ
ェイ毎に複数のリードアンプから出力される複数ビット
のデータを入力してそのビット配列を変更可能なアライ
ナと、夫々のデータウェイのアライナの出力を入力して
出力データのウェイ選択を行なうリードウェイセレクタ
とを有し、前記リードウェイセレクタを用いてデータウ
ェイからの出力を選択する。例えば、このとき、リード
アンプの活性化タイミング信号、リードウェイセレクタ
の選択タイミング信号、ウェイ毎のキャッシュヒット信
号、及びモード信号を入力し、ウェイ毎のリードアンプ
活性化制御信号と、リードウェイセレクタのウェイ選択
制御信号とを出力するロジック回路を有する。前記ロジ
ック回路は、第１動作モードが指示されているとき、リ
ードアンプの活性化タイミング信号による活性化タイミ
ングに応答してキャッシュヒット信号がキャッシュヒッ
トを指示するウェイのリードアンプ活性化制御信号を活
性化指示レベルとし、リードウェイセレクタの選択タイ
ミング信号による選択タイミングに応答してキャッシュ
ヒット信号がキャッシュヒットを指示するウェイのウェ
イ選択制御信号を選択指示レベルとする。第２動作モー
ドが指示されているとき、リードアンプの活性化タイミ
ング制御信号による活性化タイミングに応答して全ての
ウェイのリードアンプ活性化制御信号を活性化指示レベ
ルとし、リードウェイセレクタの選択タイミング信号に
よる選択タイミングに応答してキャッシュヒット信号が
キャッシュヒットを指示するウェイのウェイ選択制御信
号を選択指示レベルとする。
ェイ毎に複数のリードアンプから出力される複数ビット
のデータを入力してそのビット配列を変更可能なアライ
ナと、夫々のデータウェイのアライナの出力を入力して
出力データのウェイ選択を行なうリードウェイセレクタ
とを有し、前記リードウェイセレクタを用いてデータウ
ェイからの出力を選択する。例えば、このとき、リード
アンプの活性化タイミング信号、リードウェイセレクタ
の選択タイミング信号、ウェイ毎のキャッシュヒット信
号、及びモード信号を入力し、ウェイ毎のリードアンプ
活性化制御信号と、リードウェイセレクタのウェイ選択
制御信号とを出力するロジック回路を有する。前記ロジ
ック回路は、第１動作モードが指示されているとき、リ
ードアンプの活性化タイミング信号による活性化タイミ
ングに応答してキャッシュヒット信号がキャッシュヒッ
トを指示するウェイのリードアンプ活性化制御信号を活
性化指示レベルとし、リードウェイセレクタの選択タイ
ミング信号による選択タイミングに応答してキャッシュ
ヒット信号がキャッシュヒットを指示するウェイのウェ
イ選択制御信号を選択指示レベルとする。第２動作モー
ドが指示されているとき、リードアンプの活性化タイミ
ング制御信号による活性化タイミングに応答して全ての
ウェイのリードアンプ活性化制御信号を活性化指示レベ
ルとし、リードウェイセレクタの選択タイミング信号に
よる選択タイミングに応答してキャッシュヒット信号が
キャッシュヒットを指示するウェイのウェイ選択制御信
号を選択指示レベルとする。
【００１３】前記各データウェイは例えば、複数のメモ
リマットを有し、各メモリマットは前記リードアンプを
有し、それぞれのリードアンプは複数のデータ線に共通
化された共通データ線に読出された記憶情報を増幅する
回路である。
リマットを有し、各メモリマットは前記リードアンプを
有し、それぞれのリードアンプは複数のデータ線に共通
化された共通データ線に読出された記憶情報を増幅する
回路である。
【００１４】〔３〕本発明の別の観点によれば、クロッ
ク同期動作される半導体集積回路にオンチップのセット
アソシアティブキャッシュメモリは、キャッシュヒット
信号がデータ部に到達した後にデータ部のリードアンプ
を活性化する第１動作モードと、到達する前にリードア
ンプを活性化する第２動作モードとを有する。第１動作
モードでは活性化するリードアンプをキャッシュヒット
信号に基づいて選択し、活性化したリードアンプの出力
をキャッシュヒット信号に基づいて選択する。第２動作
モードでは活性化するリードアンプをキャッシュヒット
信号により制限せず、活性化したリードアンプの出力を
キャッシュヒット信号に基づいて選択する。
ク同期動作される半導体集積回路にオンチップのセット
アソシアティブキャッシュメモリは、キャッシュヒット
信号がデータ部に到達した後にデータ部のリードアンプ
を活性化する第１動作モードと、到達する前にリードア
ンプを活性化する第２動作モードとを有する。第１動作
モードでは活性化するリードアンプをキャッシュヒット
信号に基づいて選択し、活性化したリードアンプの出力
をキャッシュヒット信号に基づいて選択する。第２動作
モードでは活性化するリードアンプをキャッシュヒット
信号により制限せず、活性化したリードアンプの出力を
キャッシュヒット信号に基づいて選択する。
【００１５】
【発明の実施の形態】図２には本発明に係る半導体集積
回路の一例であるマイクロコンピュータの全体が例示さ
れる。同図に示されるマイクロコンピュータ１は、例え
ばＣＭＯＳ集積回路製造技術により単結晶シリコンのよ
うな１個の半導体基板（半導体チップ）に形成される。
半導体チップには中央処理装置（ＣＰＵ）２、セットア
ソシアティブキャッシュメモリ３、バスステートコント
ローラ４、及び外部バスインタフェース５などの回路モ
ジュール等が形成される。セットアソシアティブキャッ
シュメモリ３は、アドレス部６、データ部７、制御部
（ＣＣＮＴ）８及びレジスタ部（ＣＣＲ）９を有する。
キャッシュアドレスバスＣＡＢ及びキャッシュデータバ
スＣＤＢにはＣＰＵ２、アドレス部６、データ部７、制
御部（ＣＣＮＴ）８及びレジスタ部（ＣＣＲ）９等が接
続される。内部データバスＩＤＢ及び内部アドレスバス
ＩＡＢにはデータ部７、バスステートコントローラ４及
び外部バスインタフェース５等が接続される。
回路の一例であるマイクロコンピュータの全体が例示さ
れる。同図に示されるマイクロコンピュータ１は、例え
ばＣＭＯＳ集積回路製造技術により単結晶シリコンのよ
うな１個の半導体基板（半導体チップ）に形成される。
半導体チップには中央処理装置（ＣＰＵ）２、セットア
ソシアティブキャッシュメモリ３、バスステートコント
ローラ４、及び外部バスインタフェース５などの回路モ
ジュール等が形成される。セットアソシアティブキャッ
シュメモリ３は、アドレス部６、データ部７、制御部
（ＣＣＮＴ）８及びレジスタ部（ＣＣＲ）９を有する。
キャッシュアドレスバスＣＡＢ及びキャッシュデータバ
スＣＤＢにはＣＰＵ２、アドレス部６、データ部７、制
御部（ＣＣＮＴ）８及びレジスタ部（ＣＣＲ）９等が接
続される。内部データバスＩＤＢ及び内部アドレスバス
ＩＡＢにはデータ部７、バスステートコントローラ４及
び外部バスインタフェース５等が接続される。
【００１６】ＣＰＵ２は命令をフェッチし、フェッチし
た命令を解読してこれを実行する。セットアソシアティ
ブキャッシュメモリ３は、特に制限されないが、命令キ
ャッシュ及びデータキャッシュとして利用される。バス
ステートコントローラ４は、キャッシュメモリ３のキャ
ッシュミスに応答して、外部アドレスバスＯＡＢ及び外
部データバスＯＤＢを経由する外部バスインタフェース
５による外部バスアクセス、或いは内部アドレスバスＩ
ＡＢ及び内部データバスＩＤＢに接続される図示を省略
する周辺回路モジュールの内部バスアクセスを制御す
る。
た命令を解読してこれを実行する。セットアソシアティ
ブキャッシュメモリ３は、特に制限されないが、命令キ
ャッシュ及びデータキャッシュとして利用される。バス
ステートコントローラ４は、キャッシュメモリ３のキャ
ッシュミスに応答して、外部アドレスバスＯＡＢ及び外
部データバスＯＤＢを経由する外部バスインタフェース
５による外部バスアクセス、或いは内部アドレスバスＩ
ＡＢ及び内部データバスＩＤＢに接続される図示を省略
する周辺回路モジュールの内部バスアクセスを制御す
る。
【００１７】図１には本発明に係る半導体集積回路にオ
ンチップされるセットアソシアティブキャッシュメモリ
の詳細が例示される。
ンチップされるセットアソシアティブキャッシュメモリ
の詳細が例示される。
【００１８】前記セットアソシアティブキャッシュメモ
リ３は、４セットのウェイを有する４ウェイセットアソ
シアティブキャッシュメモリとして構成される。アドレ
ス部６にはアドレスウェイＡＷ１〜ＡＷ４が設けられ、
データ部７にはデータウェイＤＷ１〜ＤＷ４が設けられ
る。アドレスウェイＡＷ１〜ＡＷ４及びデータウェイＤ
Ｗ１〜ＤＷ４は、特に制限されないが、共にＳＲＡＭ
（Static Random AccessMemory）のメモリブロックによ
って構成される。
リ３は、４セットのウェイを有する４ウェイセットアソ
シアティブキャッシュメモリとして構成される。アドレ
ス部６にはアドレスウェイＡＷ１〜ＡＷ４が設けられ、
データ部７にはデータウェイＤＷ１〜ＤＷ４が設けられ
る。アドレスウェイＡＷ１〜ＡＷ４及びデータウェイＤ
Ｗ１〜ＤＷ４は、特に制限されないが、共にＳＲＡＭ
（Static Random AccessMemory）のメモリブロックによ
って構成される。
【００１９】アドレスウェイＡＷ１〜ＡＷ４及びデータ
ウェイＤＷ１〜ＤＷ４は共にアクセスアドレスの一部の
アドレス（インデックスアドレスＡｉｄｘ）を用いて共
通にインデックスされる。ＩＡＤａ，ＩＡＤｄはインデ
ックス用のアドレスデコーダである。アドレスウェイＡ
Ｗ１〜ＡＷ４はキャッシュタグ情報等をインデックスア
ドレス毎に保有する。データウェイＤＷ１〜ＤＷ４は夫
々インデックスアドレス毎にキャッシュエントリとして
のデータ情報を保有する。
ウェイＤＷ１〜ＤＷ４は共にアクセスアドレスの一部の
アドレス（インデックスアドレスＡｉｄｘ）を用いて共
通にインデックスされる。ＩＡＤａ，ＩＡＤｄはインデ
ックス用のアドレスデコーダである。アドレスウェイＡ
Ｗ１〜ＡＷ４はキャッシュタグ情報等をインデックスア
ドレス毎に保有する。データウェイＤＷ１〜ＤＷ４は夫
々インデックスアドレス毎にキャッシュエントリとして
のデータ情報を保有する。
【００２０】図１ではそれぞれのアドレスウェイＡＷ１
〜ＡＷ４は、代表的に示されたメモリアレイＭＲＹａ１
〜ＭＲＹａ４、リードアンプ部ＲＡＰａ１〜ＲＡＰａ
４、ライトアンプ部ＷＡＰａ１〜ＷＡＰａ４、及び比較
回路ＣＭＰ１〜ＣＭＰ４を有する。ライトアンプ部ＷＡ
Ｐａ１〜ＷＡＰａ４は後述のキャッシュフィル動作で制
御部８から与えられるタグ情報等の書込み情報１１を増
幅してメモリアレイに供給する。リードアンプ部ＲＡＰ
ａ１〜ＲＡＰａ４はメモリアレイＭＲＹａ１〜ＭＲＹａ
４から読み出されたタグ情報等を増幅する。
〜ＡＷ４は、代表的に示されたメモリアレイＭＲＹａ１
〜ＭＲＹａ４、リードアンプ部ＲＡＰａ１〜ＲＡＰａ
４、ライトアンプ部ＷＡＰａ１〜ＷＡＰａ４、及び比較
回路ＣＭＰ１〜ＣＭＰ４を有する。ライトアンプ部ＷＡ
Ｐａ１〜ＷＡＰａ４は後述のキャッシュフィル動作で制
御部８から与えられるタグ情報等の書込み情報１１を増
幅してメモリアレイに供給する。リードアンプ部ＲＡＰ
ａ１〜ＲＡＰａ４はメモリアレイＭＲＹａ１〜ＭＲＹａ
４から読み出されたタグ情報等を増幅する。
【００２１】アドレス部６はアクセスアドレスの一部Ａ
ｉｄｘをインデックスデコーダＩＡＤａに入力してイン
デックス動作を行ない、夫々のアドレスウェイＡＷ１〜
ＡＷ４からタグ情報を読み出す。読み出されたタグ情報
は、当該アクセスアドレスのタグアドレス（Ａｔａｇ）
と比較回路ＣＭＰ１〜ＣＭＰ４で比較され、比較結果を
キャッシュヒット信号ＨＩＴ１〜ＨＩＴ４として出力す
る。一致でキャッシュヒット、不一致でキャッシュミス
とされる。キャッシュヒットであれば当該アクセスアド
レスに応ずるキャッシュエントリがキャッシュヒットに
係るデータウェイに存在する。キャッシュミスであれば
当該アクセスアドレスに応ずるキャッシュエントリがデ
ータ部に存在しない。
ｉｄｘをインデックスデコーダＩＡＤａに入力してイン
デックス動作を行ない、夫々のアドレスウェイＡＷ１〜
ＡＷ４からタグ情報を読み出す。読み出されたタグ情報
は、当該アクセスアドレスのタグアドレス（Ａｔａｇ）
と比較回路ＣＭＰ１〜ＣＭＰ４で比較され、比較結果を
キャッシュヒット信号ＨＩＴ１〜ＨＩＴ４として出力す
る。一致でキャッシュヒット、不一致でキャッシュミス
とされる。キャッシュヒットであれば当該アクセスアド
レスに応ずるキャッシュエントリがキャッシュヒットに
係るデータウェイに存在する。キャッシュミスであれば
当該アクセスアドレスに応ずるキャッシュエントリがデ
ータ部に存在しない。
【００２２】アドレス部６の連想動作に並行してデータ
部７でもインデックスアドレスＡｉｄｘによるインデッ
クス動作が行なわれる。データウェイＤＷ１〜ＤＷ４で
インデックスされる各ウェイのキャッシュエントリ（キ
ャッシュライン）はアクセスアドレスの最下位複数ビッ
トのバイトカウントアドレスＡｂｃをバイトカウンタア
ドレスデコーダＢＡＤｄが受取って切出し可能にされ
る。
部７でもインデックスアドレスＡｉｄｘによるインデッ
クス動作が行なわれる。データウェイＤＷ１〜ＤＷ４で
インデックスされる各ウェイのキャッシュエントリ（キ
ャッシュライン）はアクセスアドレスの最下位複数ビッ
トのバイトカウントアドレスＡｂｃをバイトカウンタア
ドレスデコーダＢＡＤｄが受取って切出し可能にされ
る。
【００２３】図１ではそれぞれのデータウェイＤＷ１〜
ＤＷ４は、代表的に示されたメモリアレイＭＲＹｄ１〜
ＭＲＹｄ４、リードアンプ部ＲＡＰｄ１〜ＲＡＰｄ４、
ライトアンプ部ＷＡＰｄ１〜ＷＡＰｄ４、アライナ部Ａ
ＬＮ１〜ＡＬＮ４を有する。ライトアンプ部ＷＡＰｄ１
〜ＷＡＰｄ４は制御部８からの書込みデータ１１を増幅
してメモリアレイＭＲＹｄ１〜ＭＲＹｄ４に供給する。
リードアンプ部ＲＡＰｄ１〜ＲＡＰｄ４はメモリアレイ
ＭＲＹｄ１〜ＭＲＹｄ４から読み出された記憶情報を増
幅する。アライナ部ＡＬＮ１〜ＡＬＮ４はリードアンプ
部ＲＡＰｄ１〜ＲＡＰｄ４で増幅された読み出しデータ
のビット配列を制御部８の指示に従って変更する。アラ
イナ部ＡＬＮ１〜ＡＬＮ４の出力はウェイ選択回路ＷＳ
Ｌで選択されて外部に読み出される。例えばリードアク
セスに際して、キャッシュヒットなら、キャッシュヒッ
トに係るデータウェイからの読み出しデータをウェイ選
択回路ＷＳＬが選択して、外部に出力する。キャッシュ
ミスの場合には制御部８がアクセスアドレスに対する実
際のアクセスを行なって必要なデータを取込み、取り込
んだデータをデータ部７のメモリアレイＭＲＹｄ１〜Ｍ
ＲＹｄ４に、その時のアクセスアドレスのキャッシュタ
グをアドレス部６のメモリアレイＭＲＹａ１〜ＭＲＹａ
４に書き込んでキャッシュフィルを行なう。このとき、
空きエントリがない場合にはＬＲＵ（Least Recently U
sed）などの論理に従ってキャッシュエントリのリプレ
ースが行われる。キャッシュフィル動作に必要なアドレ
ス情報は制御部８からセレクタ１２を介してアドレス部
６とデータ部７に与えられる。
ＤＷ４は、代表的に示されたメモリアレイＭＲＹｄ１〜
ＭＲＹｄ４、リードアンプ部ＲＡＰｄ１〜ＲＡＰｄ４、
ライトアンプ部ＷＡＰｄ１〜ＷＡＰｄ４、アライナ部Ａ
ＬＮ１〜ＡＬＮ４を有する。ライトアンプ部ＷＡＰｄ１
〜ＷＡＰｄ４は制御部８からの書込みデータ１１を増幅
してメモリアレイＭＲＹｄ１〜ＭＲＹｄ４に供給する。
リードアンプ部ＲＡＰｄ１〜ＲＡＰｄ４はメモリアレイ
ＭＲＹｄ１〜ＭＲＹｄ４から読み出された記憶情報を増
幅する。アライナ部ＡＬＮ１〜ＡＬＮ４はリードアンプ
部ＲＡＰｄ１〜ＲＡＰｄ４で増幅された読み出しデータ
のビット配列を制御部８の指示に従って変更する。アラ
イナ部ＡＬＮ１〜ＡＬＮ４の出力はウェイ選択回路ＷＳ
Ｌで選択されて外部に読み出される。例えばリードアク
セスに際して、キャッシュヒットなら、キャッシュヒッ
トに係るデータウェイからの読み出しデータをウェイ選
択回路ＷＳＬが選択して、外部に出力する。キャッシュ
ミスの場合には制御部８がアクセスアドレスに対する実
際のアクセスを行なって必要なデータを取込み、取り込
んだデータをデータ部７のメモリアレイＭＲＹｄ１〜Ｍ
ＲＹｄ４に、その時のアクセスアドレスのキャッシュタ
グをアドレス部６のメモリアレイＭＲＹａ１〜ＭＲＹａ
４に書き込んでキャッシュフィルを行なう。このとき、
空きエントリがない場合にはＬＲＵ（Least Recently U
sed）などの論理に従ってキャッシュエントリのリプレ
ースが行われる。キャッシュフィル動作に必要なアドレ
ス情報は制御部８からセレクタ１２を介してアドレス部
６とデータ部７に与えられる。
【００２４】制御部８はキャッシュ制御部８０とモード
切換えロジック部８１を有する。キャッシュ制御部８０
はキャッシュヒット信号ＨＩＴ１〜ＨＩＴ４、タグアド
レスＡｔａｇ、インデックスアドレスＡｉｄｘ、レジス
タ部９の設定情報、及びクロック信号ＣＬＫ等を入力
し、アドレスバスＣＡＢ，ＩＡＢ及びデータバスＣＤ
Ｂ，ＩＤＢに接続し、アドレス部６及びデータ部７に対
する動作タイミング信号、キャッシュミス時におけるキ
ャッシュフィルやキャッシュエントリのリプレースのた
めの制御を行なう。
切換えロジック部８１を有する。キャッシュ制御部８０
はキャッシュヒット信号ＨＩＴ１〜ＨＩＴ４、タグアド
レスＡｔａｇ、インデックスアドレスＡｉｄｘ、レジス
タ部９の設定情報、及びクロック信号ＣＬＫ等を入力
し、アドレスバスＣＡＢ，ＩＡＢ及びデータバスＣＤ
Ｂ，ＩＤＢに接続し、アドレス部６及びデータ部７に対
する動作タイミング信号、キャッシュミス時におけるキ
ャッシュフィルやキャッシュエントリのリプレースのた
めの制御を行なう。
【００２５】モード切換えロジック部８１はキャッシュ
ヒット時におけるデータ部７のリードアンプ部ＲＡＰｄ
１〜ＲＡＰｄ４の動作態様を制御する。レジスタ部９
は、リードアクセスにおけるキャッシュヒット（リード
ヒット）時にアクセス速度を犠牲にしても低消費電力を
優先させる第１動作モード又は高速アクセスを優先させ
る第２動作モードを指定するモードビット（ＭＤｉ）を
有する。モード切換えロジック部８１は、モードビット
ＭＤｉの情報、キャッシュヒット信号ＨＩＴ１〜ＨＩＴ
４、リードアンプ部ＲＡＰｄ１〜ＲＡＰｄ４の活性化タ
イミング信号１５、ウェイ選択回路ＷＳＬの出力選択タ
イミング信号１６を入力する。モード切変えロジック部
８１は、モードビットＭＤｉにより第１動作モードが指
定されているときはキャッシュヒットに係るデータウェ
イのリードアンプ部に制限してその活性化を行ってキャ
ッシュヒットに係るデータウェイからの出力をウェイ選
択回路ＷＳＬで選択する。第２動作モードが指定されて
いるときは活性化すべきリードアンプ部を制限せずにリ
ードアンプ部の出力に対してしてキャッシュヒットに係
るデータウェイからの出力をウェイ選択回路ＷＳＬで選
択する。φａｐ１〜φａｐ４はデータウェイ毎のリード
アンプ部ＲＡＰｄ１〜ＲＡＰｄ４の活性化制御信号、φ
ｗｓ１〜φｗｓ４はウェイ選択回路ＷＳＡＬに対するウ
ェイ選択制御信号である。尚１８で示される信号はアラ
イナ部ＡＬＮ１〜ＡＬＮ４によるビット配列制御信号で
ある。
ヒット時におけるデータ部７のリードアンプ部ＲＡＰｄ
１〜ＲＡＰｄ４の動作態様を制御する。レジスタ部９
は、リードアクセスにおけるキャッシュヒット（リード
ヒット）時にアクセス速度を犠牲にしても低消費電力を
優先させる第１動作モード又は高速アクセスを優先させ
る第２動作モードを指定するモードビット（ＭＤｉ）を
有する。モード切換えロジック部８１は、モードビット
ＭＤｉの情報、キャッシュヒット信号ＨＩＴ１〜ＨＩＴ
４、リードアンプ部ＲＡＰｄ１〜ＲＡＰｄ４の活性化タ
イミング信号１５、ウェイ選択回路ＷＳＬの出力選択タ
イミング信号１６を入力する。モード切変えロジック部
８１は、モードビットＭＤｉにより第１動作モードが指
定されているときはキャッシュヒットに係るデータウェ
イのリードアンプ部に制限してその活性化を行ってキャ
ッシュヒットに係るデータウェイからの出力をウェイ選
択回路ＷＳＬで選択する。第２動作モードが指定されて
いるときは活性化すべきリードアンプ部を制限せずにリ
ードアンプ部の出力に対してしてキャッシュヒットに係
るデータウェイからの出力をウェイ選択回路ＷＳＬで選
択する。φａｐ１〜φａｐ４はデータウェイ毎のリード
アンプ部ＲＡＰｄ１〜ＲＡＰｄ４の活性化制御信号、φ
ｗｓ１〜φｗｓ４はウェイ選択回路ＷＳＡＬに対するウ
ェイ選択制御信号である。尚１８で示される信号はアラ
イナ部ＡＬＮ１〜ＡＬＮ４によるビット配列制御信号で
ある。
【００２６】上記モード切換えについて更に詳述する。
【００２７】図３にはデータ部の詳細が例示される。一
つのウェイは例えば４個のメモリマットＭＡＴａ〜ＭＡ
Ｔｄに分割され、各メモリマットにはライトアンプｗａ
ｐｄ、メモリアレイｍｒｙｄ、センスアンプｓａｄ、ド
ライバｄｒｖｄ、アライナａｌｎを有する。ここではセ
ンスアンプｓａｄ及びドライバｄｒｖｄがリードアンプ
を構成する。リードアンプの集合がリードアンプ部であ
る。図３に従えば、データウェイＤＷ１においてマット
ＭＡＴａ〜ＭＡＴｄにおける４個のライトアンプｗａｐ
ｄはライトアンプ部ＷＡＰｄ１を構成し、４個のメモリ
アレイｍｒｙｄは前記メモリアレイＭＲＹｄ１を構成
し、４個のセンスアンプｓａｄ及びドライバｄｒｖｄは
前記リードアンプ部ＲＡＰｄ１を構成し、４個のアライ
ナａｌｎは前記アライナ部ＡＬＮ１を構成する。他のデ
ータウェイＤＷ２〜ＤＷ４も同様に構成される。
つのウェイは例えば４個のメモリマットＭＡＴａ〜ＭＡ
Ｔｄに分割され、各メモリマットにはライトアンプｗａ
ｐｄ、メモリアレイｍｒｙｄ、センスアンプｓａｄ、ド
ライバｄｒｖｄ、アライナａｌｎを有する。ここではセ
ンスアンプｓａｄ及びドライバｄｒｖｄがリードアンプ
を構成する。リードアンプの集合がリードアンプ部であ
る。図３に従えば、データウェイＤＷ１においてマット
ＭＡＴａ〜ＭＡＴｄにおける４個のライトアンプｗａｐ
ｄはライトアンプ部ＷＡＰｄ１を構成し、４個のメモリ
アレイｍｒｙｄは前記メモリアレイＭＲＹｄ１を構成
し、４個のセンスアンプｓａｄ及びドライバｄｒｖｄは
前記リードアンプ部ＲＡＰｄ１を構成し、４個のアライ
ナａｌｎは前記アライナ部ＡＬＮ１を構成する。他のデ
ータウェイＤＷ２〜ＤＷ４も同様に構成される。
【００２８】前記ウェイ選択回路ＷＳＬは図３において
４個のセレクタＳＥＬ１〜ＳＥＬ４とラッチ回路ＬＡＴ
１〜ＬＡＴ４によって構成される。セレクタＳＥＬ１〜
ＳＥＬ４は対応するメモリマットＭＡＴａ〜ＭＡＴｄ単
位でデータウェイＤＷ１〜ＤＷ４の内の何れかのデータ
ウェイを選択する。例えば、セレクタＳＥＬ１はメモリ
マットＭＡＴａの出力としてデータウェイＤＷ１〜ＤＷ
４の何れかを選択する。同様に、セレクタＳＥＬ２はメ
モリマットＭＡＴｂの出力、セレクタＳＥＬ３はメモリ
マットＭＡＴｃの出力、セレクタＳＥＬ４はメモリマッ
トＭＡＴｄの出力、としてデータウェイＤＷ１〜ＤＷ４
の何れを選択するのかを決定する。
４個のセレクタＳＥＬ１〜ＳＥＬ４とラッチ回路ＬＡＴ
１〜ＬＡＴ４によって構成される。セレクタＳＥＬ１〜
ＳＥＬ４は対応するメモリマットＭＡＴａ〜ＭＡＴｄ単
位でデータウェイＤＷ１〜ＤＷ４の内の何れかのデータ
ウェイを選択する。例えば、セレクタＳＥＬ１はメモリ
マットＭＡＴａの出力としてデータウェイＤＷ１〜ＤＷ
４の何れかを選択する。同様に、セレクタＳＥＬ２はメ
モリマットＭＡＴｂの出力、セレクタＳＥＬ３はメモリ
マットＭＡＴｃの出力、セレクタＳＥＬ４はメモリマッ
トＭＡＴｄの出力、としてデータウェイＤＷ１〜ＤＷ４
の何れを選択するのかを決定する。
【００２９】図４には前記メモリマットのライトアンプ
ｗａｐｄ、メモリアレイｍｒｙｄ、センスアンプｓａ
ｄ、及びドライバｄｒｖｄの詳細な一例が示される。メ
モリアレイｍｒｙｄは、ワード線ＷＬ、スタティックメ
モリセルＭＣ、相補データ線ＤＬ，ＤＬｂ、データ線プ
リチャージ回路ＤＰＣ、リードカラムスイッチＲＣＳ
Ｗ、ライトカラムスイッチＷＣＳＷ、カラム選択信号線
ＣＳＷＬ、リード／ライトスイッチ切り換え回路ＲＷＳ
ＥＬ、相補共通データ線ＣＤ，ＣＤｂ、及び共通データ
線プリチャージ回路ＣＰＣによって構成される。ライト
アンプｗａｐｄはライトバッファＷＢＵＦによって構成
される。センスアンプｓａｄはパワースイッチ２０によ
って電源供給が選択可能にされるＣＭＯＳスタティック
ラッチ２１により構成される。ドライバｄｒｖｄはノア
・インバータ複合ゲート２２により構成される。
ｗａｐｄ、メモリアレイｍｒｙｄ、センスアンプｓａ
ｄ、及びドライバｄｒｖｄの詳細な一例が示される。メ
モリアレイｍｒｙｄは、ワード線ＷＬ、スタティックメ
モリセルＭＣ、相補データ線ＤＬ，ＤＬｂ、データ線プ
リチャージ回路ＤＰＣ、リードカラムスイッチＲＣＳ
Ｗ、ライトカラムスイッチＷＣＳＷ、カラム選択信号線
ＣＳＷＬ、リード／ライトスイッチ切り換え回路ＲＷＳ
ＥＬ、相補共通データ線ＣＤ，ＣＤｂ、及び共通データ
線プリチャージ回路ＣＰＣによって構成される。ライト
アンプｗａｐｄはライトバッファＷＢＵＦによって構成
される。センスアンプｓａｄはパワースイッチ２０によ
って電源供給が選択可能にされるＣＭＯＳスタティック
ラッチ２１により構成される。ドライバｄｒｖｄはノア
・インバータ複合ゲート２２により構成される。
【００３０】図５にはアライナａｌｎの詳細が例示され
る。
る。
【００３１】図６にはセレクタＳＥＬ１とラッチ回路Ｌ
ＡＴ１の詳細が例示される。他のセレクタＳＥＬ２〜Ｓ
ＥＬ４のとラッチ回路ＬＡＴ２〜ＬＡＴ４も同様に構成
される。
ＡＴ１の詳細が例示される。他のセレクタＳＥＬ２〜Ｓ
ＥＬ４のとラッチ回路ＬＡＴ２〜ＬＡＴ４も同様に構成
される。
【００３２】図７には前記モード切り換えロジック部８
１の詳細が例示される。モードビットＭＤｉの論理値
“０”はリードヒット時にアクセス速度を犠牲にしても
低消費電力を優先させる第１動作モードを指示し、モー
ドビットＭＤｉの論理値“１”は高速アクセスを優先さ
せる第２動作モードを指示する。モードビットＭＤｉに
より第１動作モードが指定されていると、活性化タイミ
ング信号１５のハイレベルにより通知されるリードアン
プ部の活性化タイミングにおいて、活性化制御信号φａ
ｐ１〜φａｐ４はキャッシュヒット信号ＨＩＴ１〜ＨＩ
Ｔ４でキャッシュヒットとされたウェイのリードアンプ
部に対応するものだけを活性化レベルにする。そしてウ
ェイ出力選択タイミング信号１６で通知されるウェイ選
択回路ＷＳＬの出力選択タイミングでは選択制御信号φ
ｗｓ１〜φｗｓ４はキャッシュヒット信号ＨＩＴ１〜Ｈ
ＩＴ４でキャッシュヒットとされたデータウェイからの
出力を選択する。一方、モードビットＭＤｉにより第２
動作モードが指定されていると、活性化タイミング信号
１５のハイレベルにより通知されるリードアンプ部の活
性化タイミングにおいて、活性化制御信号φａｐ１〜φ
ａｐ４はキャッシュヒット信号ＨＩＴ１〜ＨＩＴ４によ
るキャッシュヒットの状態とは無関係に全てのデータウ
ェイのリードアンプ部を活性化レベルにする。そして、
ウェイ出力選択タイミング信号１６で通知されるウェイ
選択回路ＷＳＬの出力選択タイミングでは選択制御信号
φｗｓ１〜φｗｓ４はキャッシュヒット信号ＨＩＴ１〜
ＨＩＴ４でキャッシュヒットとされたデータウェイから
の出力を選択する。
１の詳細が例示される。モードビットＭＤｉの論理値
“０”はリードヒット時にアクセス速度を犠牲にしても
低消費電力を優先させる第１動作モードを指示し、モー
ドビットＭＤｉの論理値“１”は高速アクセスを優先さ
せる第２動作モードを指示する。モードビットＭＤｉに
より第１動作モードが指定されていると、活性化タイミ
ング信号１５のハイレベルにより通知されるリードアン
プ部の活性化タイミングにおいて、活性化制御信号φａ
ｐ１〜φａｐ４はキャッシュヒット信号ＨＩＴ１〜ＨＩ
Ｔ４でキャッシュヒットとされたウェイのリードアンプ
部に対応するものだけを活性化レベルにする。そしてウ
ェイ出力選択タイミング信号１６で通知されるウェイ選
択回路ＷＳＬの出力選択タイミングでは選択制御信号φ
ｗｓ１〜φｗｓ４はキャッシュヒット信号ＨＩＴ１〜Ｈ
ＩＴ４でキャッシュヒットとされたデータウェイからの
出力を選択する。一方、モードビットＭＤｉにより第２
動作モードが指定されていると、活性化タイミング信号
１５のハイレベルにより通知されるリードアンプ部の活
性化タイミングにおいて、活性化制御信号φａｐ１〜φ
ａｐ４はキャッシュヒット信号ＨＩＴ１〜ＨＩＴ４によ
るキャッシュヒットの状態とは無関係に全てのデータウ
ェイのリードアンプ部を活性化レベルにする。そして、
ウェイ出力選択タイミング信号１６で通知されるウェイ
選択回路ＷＳＬの出力選択タイミングでは選択制御信号
φｗｓ１〜φｗｓ４はキャッシュヒット信号ＨＩＴ１〜
ＨＩＴ４でキャッシュヒットとされたデータウェイから
の出力を選択する。
【００３３】キャッシュメモリ３は前述の如くクロック
信号ＣＬＫに同期動作される。ラッチ回路３０は比較回
路ＣＭＰ１〜ＣＭＰ４から出力されるヒット信号ＨＩＴ
１〜ＨＩＴ４の伝達経路に配置されたラッチ回路、３１
はリードアンプの活性化タイミング信号１５の伝達経路
に配置されたラッチ回路、３２は出力ウェイ選択タイミ
ング信号１６の伝達経路に配置されたラッチ回路であ
る。代表的に示されたラッチ回路３０、３１、３２はク
ロック信号ＣＬＫに同期してラッチ動作される。
信号ＣＬＫに同期動作される。ラッチ回路３０は比較回
路ＣＭＰ１〜ＣＭＰ４から出力されるヒット信号ＨＩＴ
１〜ＨＩＴ４の伝達経路に配置されたラッチ回路、３１
はリードアンプの活性化タイミング信号１５の伝達経路
に配置されたラッチ回路、３２は出力ウェイ選択タイミ
ング信号１６の伝達経路に配置されたラッチ回路であ
る。代表的に示されたラッチ回路３０、３１、３２はク
ロック信号ＣＬＫに同期してラッチ動作される。
【００３４】図８には第１動作モード（低速動作モー
ド）におけるリードヒット時の動作タイミングが例示さ
れる。第１動作モードではクロック信号ＣＬＫの周波数
は比較的低くされる。時刻ｔｉをヒット信号の出力基準
とする。例えば、図７のラッチ回路３０はヒット信号Ｈ
ＩＴ１〜ＨＩＴ４をクロック信号ＣＬＫの立ち下がりに
同期してラッチする。時刻ｔｊをデータアレイＤＷ１〜
ＤＷ４の動作基準とする。モードロジック切り換え部８
１に伝達されるヒット信号ＨＩＴ１〜ＨＩＴ４は時刻ｔ
ｉから所定時間Ｔ１を経過した後に確定する。リードア
ンプ部の活性化タイミング信号１５は時刻ｔｊから所定
時間Ｔ２経過後に活性化される。ここでは、ヒット信号
ＨＩＴ１〜ＨＩＴ４の確定タイミングは、リードアンプ
部の活性化タイミング信号１５が活性化されるのに間に
合っている。したがって、ヒット信号ＨＩＴ１〜ＨＩＴ
４を用いて、リードアンプ部の活性化対象をヒットに係
るデータウェイのリードアンプ部に限定することができ
る。
ド）におけるリードヒット時の動作タイミングが例示さ
れる。第１動作モードではクロック信号ＣＬＫの周波数
は比較的低くされる。時刻ｔｉをヒット信号の出力基準
とする。例えば、図７のラッチ回路３０はヒット信号Ｈ
ＩＴ１〜ＨＩＴ４をクロック信号ＣＬＫの立ち下がりに
同期してラッチする。時刻ｔｊをデータアレイＤＷ１〜
ＤＷ４の動作基準とする。モードロジック切り換え部８
１に伝達されるヒット信号ＨＩＴ１〜ＨＩＴ４は時刻ｔ
ｉから所定時間Ｔ１を経過した後に確定する。リードア
ンプ部の活性化タイミング信号１５は時刻ｔｊから所定
時間Ｔ２経過後に活性化される。ここでは、ヒット信号
ＨＩＴ１〜ＨＩＴ４の確定タイミングは、リードアンプ
部の活性化タイミング信号１５が活性化されるのに間に
合っている。したがって、ヒット信号ＨＩＴ１〜ＨＩＴ
４を用いて、リードアンプ部の活性化対象をヒットに係
るデータウェイのリードアンプ部に限定することができ
る。
【００３５】尚、時間Ｔ２を調整可能にするには、ラッ
チ回路３１の出力側をそれぞれ伝播遅延時間の異なる複
数の経路に分岐させ、その分岐経路をセレクタで選択す
るようにすればよい。その調整は製造段階のトリミング
行ったり、或いはモードレジスタの設定で行ってもよ
い。例えば、設計値に対して時間Ｔ２に製造ばらつきを
生じたようなとき、時間Ｔ２が長すぎて、リードアンプ
の活性化タイミングがヒット信号の確定に間に合わなく
なるような場合に対処することが可能になる。
チ回路３１の出力側をそれぞれ伝播遅延時間の異なる複
数の経路に分岐させ、その分岐経路をセレクタで選択す
るようにすればよい。その調整は製造段階のトリミング
行ったり、或いはモードレジスタの設定で行ってもよ
い。例えば、設計値に対して時間Ｔ２に製造ばらつきを
生じたようなとき、時間Ｔ２が長すぎて、リードアンプ
の活性化タイミングがヒット信号の確定に間に合わなく
なるような場合に対処することが可能になる。
【００３６】図９には第２動作モード（高速動作モー
ド）におけるリードヒット時の動作タイミングが例示さ
れる。第２動作モードではクロック信号ＣＬＫの周波数
は比較的高くされる。モードロジック切り換え部８１に
伝達されるヒット信号ＨＩＴ１〜ＨＩＴ４は時刻ｔｉか
ら所定時間Ｔ１を経過した後に確定する。リードアンプ
部の活性化タイミング信号１５は時刻ｔｊから所定時間
Ｔ２経過後に活性化される。クロック信号ＣＬＫの周波
数が異なっても、時間Ｔ１，Ｔ２は図８と同じである
が、クロック信号ＣＬＫの周期が短いから、ヒット信号
ＨＩＴ１〜ＨＩＴ４の確定タイミングは、リードアンプ
部の活性化タイミング信号１５が活性化されるのに間に
合わない。したがって第２動作モードでは、リードアン
プ部の活性化対象をヒットに係るデータウェイに限定せ
ず、全てのデータウェイでリードアンプ部を活性化す
る。ウェイ選択回路ＷＳＬによるウェイ選択動作までに
はヒット信号ＨＩＴ１〜ＨＩＴ４は確定する。
ド）におけるリードヒット時の動作タイミングが例示さ
れる。第２動作モードではクロック信号ＣＬＫの周波数
は比較的高くされる。モードロジック切り換え部８１に
伝達されるヒット信号ＨＩＴ１〜ＨＩＴ４は時刻ｔｉか
ら所定時間Ｔ１を経過した後に確定する。リードアンプ
部の活性化タイミング信号１５は時刻ｔｊから所定時間
Ｔ２経過後に活性化される。クロック信号ＣＬＫの周波
数が異なっても、時間Ｔ１，Ｔ２は図８と同じである
が、クロック信号ＣＬＫの周期が短いから、ヒット信号
ＨＩＴ１〜ＨＩＴ４の確定タイミングは、リードアンプ
部の活性化タイミング信号１５が活性化されるのに間に
合わない。したがって第２動作モードでは、リードアン
プ部の活性化対象をヒットに係るデータウェイに限定せ
ず、全てのデータウェイでリードアンプ部を活性化す
る。ウェイ選択回路ＷＳＬによるウェイ選択動作までに
はヒット信号ＨＩＴ１〜ＨＩＴ４は確定する。
【００３７】以上説明したマイクロコンピュータ１によ
れば、一つのマイクロコンピュータ１を低消費電力動作
モード又は高速動作モードの何れでも選択的に動作させ
ることができる。したがって、マイクロコンピュータの
メーカにとっては１チップの設計で低消費電力と高速動
作の２通りの仕様を選択可能な製品を提供することがで
きる。マイクロコンピュータを利用するユーザにとって
は、キャッシュメモリが搭載されるマイクロコンピュー
タにおいて、動作モードに応じて動作の高速化を優先し
たり、低消費電力を優先する場合に、キャッシュメモリ
３に対しても同様の観点による使い分けが可能になる。
れば、一つのマイクロコンピュータ１を低消費電力動作
モード又は高速動作モードの何れでも選択的に動作させ
ることができる。したがって、マイクロコンピュータの
メーカにとっては１チップの設計で低消費電力と高速動
作の２通りの仕様を選択可能な製品を提供することがで
きる。マイクロコンピュータを利用するユーザにとって
は、キャッシュメモリが搭載されるマイクロコンピュー
タにおいて、動作モードに応じて動作の高速化を優先し
たり、低消費電力を優先する場合に、キャッシュメモリ
３に対しても同様の観点による使い分けが可能になる。
【００３８】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００３９】例えば、キャッシュメモリは４ウェイセッ
トに限定されず、複数のウェイを有するセットアソシア
ティブキャッシュメモリであればよい。データウェイの
メモリマットの数は４個に限定されない。各メモリマッ
トには共通データ線とセンスアンプのペアを複数設けて
もよい。リードアンプはセンスアンプｓａｄとドライバ
ｄｒｖｄのペアに限定されず、センスアンプの出力負荷
がさほど大きくなければドライバを省略してもよい。キ
ャッシュメモリはデータと命令の双方をキャッシュ対象
とするユニファイドキャッシュに限定されず、命令又は
データの何れか一方を対象としてもよい。また、動作モ
ードとして第１及び第２動作モードの他の選択可能な動
作モードを有してもよい。例えば、データウェイのイン
デックス動作をキャッシュヒットに係るデータウェイに
限定する第３動作モードを選択可能にしてもよい。ま
た、本発明はマイクロコンピュータに限定されず、それ
よりも論理規模の大きなシステムオンチップ型のいわゆ
るシステムＬＳＩにも適用可能である。また、本発明は
単体キャッシュメモリにも適用可能である。
トに限定されず、複数のウェイを有するセットアソシア
ティブキャッシュメモリであればよい。データウェイの
メモリマットの数は４個に限定されない。各メモリマッ
トには共通データ線とセンスアンプのペアを複数設けて
もよい。リードアンプはセンスアンプｓａｄとドライバ
ｄｒｖｄのペアに限定されず、センスアンプの出力負荷
がさほど大きくなければドライバを省略してもよい。キ
ャッシュメモリはデータと命令の双方をキャッシュ対象
とするユニファイドキャッシュに限定されず、命令又は
データの何れか一方を対象としてもよい。また、動作モ
ードとして第１及び第２動作モードの他の選択可能な動
作モードを有してもよい。例えば、データウェイのイン
デックス動作をキャッシュヒットに係るデータウェイに
限定する第３動作モードを選択可能にしてもよい。ま
た、本発明はマイクロコンピュータに限定されず、それ
よりも論理規模の大きなシステムオンチップ型のいわゆ
るシステムＬＳＩにも適用可能である。また、本発明は
単体キャッシュメモリにも適用可能である。
【００４０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００４１】すなわち、セットアソシアティブキャッシ
ュメモリにおいてヒットしたデータウェイのみでセンス
アンプ等のリードアンプを動作させ低消費電力を優先さ
せる動作モードと、センスアンプ等のリードアンプを全
てのデータウェイで動作させて高速動作を優先させる動
作モードとを切り換え可能とする。これにより、半導体
集積回路のメーカにとっては１チップの設計で要求仕様
に合わせて高速動作又は低消費電力の２通りの仕様を選
択可能な製品を提供することができる。半導体集積回路
を利用するユーザにとっては、キャッシュメモリが搭載
されるマイクロコンピュータなどの半導体集積回路にお
いて、動作モードに応じて動作の高速化を優先したり、
低消費電力を優先する場合に、キャッシュメモリに対し
ても同様の観点による使い分けが可能になる。
ュメモリにおいてヒットしたデータウェイのみでセンス
アンプ等のリードアンプを動作させ低消費電力を優先さ
せる動作モードと、センスアンプ等のリードアンプを全
てのデータウェイで動作させて高速動作を優先させる動
作モードとを切り換え可能とする。これにより、半導体
集積回路のメーカにとっては１チップの設計で要求仕様
に合わせて高速動作又は低消費電力の２通りの仕様を選
択可能な製品を提供することができる。半導体集積回路
を利用するユーザにとっては、キャッシュメモリが搭載
されるマイクロコンピュータなどの半導体集積回路にお
いて、動作モードに応じて動作の高速化を優先したり、
低消費電力を優先する場合に、キャッシュメモリに対し
ても同様の観点による使い分けが可能になる。
【図１】本発明に係る半導体集積回路にオンチップされ
るセットアソシアティブキャッシュメモリの詳細を例示
するブロック図である。
るセットアソシアティブキャッシュメモリの詳細を例示
するブロック図である。
【図２】本発明に係る半導体集積回路の一例であるマイ
クロコンピュータの全体を例示するブロック図である。
クロコンピュータの全体を例示するブロック図である。
【図３】データ部の詳細を例示するブロック図である。
【図４】メモリマットのライトアンプ、メモリアレイ、
センスアンプ及びドライバの詳細な一例を示す回路図で
ある。
センスアンプ及びドライバの詳細な一例を示す回路図で
ある。
【図５】アライナの詳細を例示する回路図である。
【図６】セレクタとラッチ回路の詳細を例示する回路図
である。
である。
【図７】モード切り換えロジック部の詳細を例示する論
理回路図である。
理回路図である。
【図８】第１動作モード（低速動作モード）におけるリ
ードヒット時の動作タイミングを例示するタイミングチ
ャートである。
ードヒット時の動作タイミングを例示するタイミングチ
ャートである。
【図９】第２動作モード（高速動作モード）におけるリ
ードヒット時の動作タイミングを例示するタイミングチ
ャートである。
ードヒット時の動作タイミングを例示するタイミングチ
ャートである。
１ マイクロコンピュータ
２ ＣＰＵ
３ セットアソシアティブキャッシュメモリ
６ アドレス部
７ データ部
８ 制御部
９ レジスタ部
ＣＭＰ１〜ＣＭＰ４ 比較回路
ＨＩＴ１〜ＨＩＴ４ ヒット信号
ＭＤｉ モードビット
ＡＷ１〜ＡＷ４ アドレスウェイ
ＤＷ１〜ＤＷ４ データウェイ
ＲＡＰｄ１〜ＲＡＰｄ４ リードアンプ部
ＷＳＬ ウェイ選択回路
１５ リードアンプ部の活性化タイミング信号
１６ ウェイ選択回路の出力選択タイミング信号
１８ アライナ部のビット配列制御信号
φａｐ１〜φａｐ４ リードアンプ部の活性化制御信号
φｗｓ１〜φｗｓ４ ウェイ選択回路の活性化制御信号
８０ キャッシュ制御部
８１ モード切換えロジック部
ｓａｄ センスアンプ
ｄｒｖｄ ドライバ
ｗａｐｄ ライトアンプ
ＳＥＬ１〜ＳＥＬ４ セレクタ
２０ センスアンプのパワースイッチ
２１ センスアンプのスタティックラッチ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 11/41 Ｇ１１Ｃ 11/34 Ｚ
11/417 ３０５
３０１Ｅ
(72)発明者 佐藤 尚史
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 小倉 和智
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 小川 裕
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
Ｆターム(参考） 5B005 JJ11 JJ21 MM01 NN31 TT02
5B015 HH01 JJ03 JJ21 KB09 KB22
KB84 KB89 NN03 PP01
5B062 DD01 GG10
Claims (11)
- 【請求項１】 複数のデータウェイを持つセットアソシ
アティブ型のキャッシュメモリを有する半導体集積回路
であって、 前記キャッシュメモリは、キャッシュヒットに係るデー
タウェイのリードアンプに制限してその活性化を行って
キャッシュヒットに係るデータウェイからの出力を選択
する第１動作モードと、活性化すべきリードアンプを制
限せずにキャッシュヒットに係るデータウェイからの出
力を選択する第２動作モードとを有することを特徴とす
る半導体集積回路。 - 【請求項２】 制御レジスタを有し、制御レジスタは前
記第１動作モード又は第２動作モードを指定する制御デ
ータの設定領域を有することを特徴とする請求項1記載
の半導体集積回路。 - 【請求項３】 前記キャッシュメモリを用いる中央処理
装置を有し、前記中央処理装置は前記制御レジスタをア
クセス可能であることを特徴とする請求項２記載の半導
体集積回路。 - 【請求項４】 データウェイ毎に複数のリードアンプか
ら出力される複数ビットのデータを入力してそのビット
配列を変更可能なアライナと、夫々のデータウェイのア
ライナの出力を入力して出力データのウェイ選択を行な
うリードウェイセレクタとを有し、前記リードウェイセ
レクタを用いてデータウェイからの出力を選択すること
を特徴とする請求項１記載の半導体集積回路。 - 【請求項５】 リードアンプの活性化タイミング信号、
リードウェイセレクタの選択タイミング信号、ウェイ毎
のキャッシュヒット信号、及びモード信号を入力し、ウ
ェイ毎のリードアンプ活性化制御信号と、リードウェイ
セレクタのウェイ選択制御信号とを出力するロジック回
路を有し、 前記ロジック回路は、第１動作モードが指示されている
とき、リードアンプの活性化タイミング信号による活性
化タイミングに応答してキャッシュヒット信号がキャッ
シュヒットを指示するウェイのリードアンプ活性化制御
信号を活性化指示レベルとし、リードウェイセレクタの
選択タイミング信号による選択タイミングに応答してキ
ャッシュヒット信号がキャッシュヒットを指示するウェ
イのウェイ選択制御信号を選択指示レベルとし、第２動
作モードが指示されているとき、リードアンプの活性化
タイミング制御信号による活性化タイミングに応答して
全てのウェイのリードアンプ活性化制御信号を活性化指
示レベルとし、リードウェイセレクタの選択タイミング
信号による選択タイミングに応答してキャッシュヒット
信号がキャッシュヒットを指示するウェイのウェイ選択
制御信号を選択指示レベルとする、ことを特徴とする請
求項４記載の半導体集積回路。 - 【請求項６】 中央処理装置とキャッシュメモリを有し
クロック信号に同期動作する半導体集積回路であって、 前記キャッシュメモリは、データ部に複数のデータウェ
イを有するセットアソシアティブ型であり、キャッシュ
ヒット信号がデータ部に到達した後にデータ部のリード
アンプを活性化する第１動作モードと、到達する前にリ
ードアンプを活性化する第２動作モードとを有すること
を特徴とする半導体集積回路。 - 【請求項７】 前記キャッシュメモリは、第１動作モー
ドでは活性化するリードアンプをキャッシュヒット信号
に基づいて選択し、活性化したリードアンプの出力をキ
ャッシュヒット信号に基づいて選択し、第２動作モード
では活性化するリードアンプをキャッシュヒット信号に
より制限せず、活性化したリードアンプの出力をキャッ
シュヒット信号に基づいて選択することを特徴とする請
求項６記載の半導体集積回路。 - 【請求項８】 前記中央処理装置によってアクセス可能
な記憶手段を有し、前記記憶手段は前記第１動作モード
又は第２動作モードを指定する制御データの設定領域を
有することを特徴とする請求項７記載の半導体集積回
路。 - 【請求項９】 夫々のデータウェイ毎にリードアンプか
ら出力されるデータを入力し、入力したデータの中から
所定ウェイのデータを選択して出力するリードウェイセ
レクタを有することを特徴とする請求項８記載の半導体
集積回路。 - 【請求項１０】 リードアンプの活性化タイミング信
号、リードウェイセレクタの選択タイミング信号、ウェ
イ毎のキャッシュヒット信号、及びモード信号を入力
し、ウェイ毎のリードアンプ活性化制御信号と、リード
ウェイセレクタのウェイ選択制御信号とを出力するロジ
ック回路を有し、 前記ロジック回路は、第１動作モードが指示されている
とき、リードアンプの活性化タイミング信号による活性
化タイミングに応答してキャッシュヒット信号がキャッ
シュヒットを指示するウェイのリードアンプ活性化制御
信号を活性化指示レベルとし、リードウェイセレクタの
選択タイミング信号による選択タイミングに応答してキ
ャッシュヒット信号がキャッシュヒットを指示するウェ
イのウェイ選択制御信号を選択指示レベルとし、第２動
作モードが指示されているとき、リードアンプの活性化
タイミング制御信号による活性化タイミングに応答して
全てのウェイのリードアンプ活性化制御信号を活性化指
示レベルとし、リードウェイセレクタの選択タイミング
信号による選択タイミングに応答してキャッシュヒット
信号がキャッシュヒットを指示するウェイのウェイ選択
制御信号を選択指示レベルとする、ことを特徴とする請
求項９記載の半導体集積回路。 - 【請求項１１】 前記各データウェイは複数のメモリマ
ットを有し、各メモリマットは前記リードアンプを有
し、それぞれのリードアンプは複数のデータ線に共通化
された共通データ線に読出された記憶情報を増幅する回
路であることを特徴とする請求項１又は６記載の半導体
集積回路。
Priority Applications (2)
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|---|---|---|---|
| JP2002037597A JP2003242029A (ja) | 2002-02-15 | 2002-02-15 | 半導体集積回路 |
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| JP2002037597A JP2003242029A (ja) | 2002-02-15 | 2002-02-15 | 半導体集積回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2003242029A true JP2003242029A (ja) | 2003-08-29 |
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ID=27678119
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|---|---|---|---|
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