JP2002175692A - 半導体記憶装置及びデータ処理システム - Google Patents

半導体記憶装置及びデータ処理システム

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JP2002175692A
JP2002175692A JP2000372243A JP2000372243A JP2002175692A JP 2002175692 A JP2002175692 A JP 2002175692A JP 2000372243 A JP2000372243 A JP 2000372243A JP 2000372243 A JP2000372243 A JP 2000372243A JP 2002175692 A JP2002175692 A JP 2002175692A
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Masahiko Nishiyama
雅彦 西山
Kinya Mitsumoto
欽哉 光本
Takeshi Agari
武 上利
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 レイトライト機能を備えＤＤＲモードを有す
るメモリにおけるバーストアドレスの生成や誤動作防止
のための論理規模を縮小する。 【解決手段】 ＤＤＲモードを有するＳＲＡＭ（１）に
おいて、読み出し動作のために外部から供給された指定
メモリアドレス又はそのバーストアドレスが、先の書き
込みサイクルでラッチされたデータの指定メモリアドレ
ス又はそのバーストアドレスに一致するかを比較判定す
るアドレス比較手段（３０）により、リードアドレスが
前のライトサイクルのバーストアドレスに一致する場合
にも、当該リードアドレスに対して前記一致に係るバー
ストアドレスのリードデータを出力させ、書き換えが予
定されていても未だメモリセルに書き込みされていない
データが読み出されることはない。アドレス比較手段
は、基本的に組合せ回路から成り、また、次メモリアド
レスを直接生成せず、次メモリアドレスを順序回路で直
接保持する必要も無く、論理規模が縮小されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は内部アドレス生成機
能とレイトライト機能を備えたＤＤＲ（ダブル・データ
・レート）ＳＲＡＭ（スタティック・ランダム・アクセ
ス・メモリ）のような半導体記憶装置、そのような半導
体記憶装置をメインメモリ或はキャッシュメモリとしょ
て利用するデータ処理システムに関する。
【０００２】
【従来の技術】ＳＤＲ（シングルデータレート）のクロ
ック同期型ＳＲＡＭは１クロックサイクル毎に一つのデ
ータをリード又はライトする。リード動作では外部から
アドレス信号が与えられて読み出し動作を開始すると、
読み出し動作が確定してはじめて外部にデータが読み出
される。一方、書き込み動作では外部から書込みデータ
及び書き込みアドレスが与えられてからメモリセルに対
する書き込みが開始される。このとき、アクセスサイク
ルの短い高速ＳＲＡＭ等では、外部へのリードデータと
次のメモリサイクルにおける外部からの書込みデータと
がＩＯ（入出力）ピンで衝突しないように、書き込み動
作にレイトライト機能を採用するものがある。レイトラ
イト機能とは、書き込みサイクルにおいて書込みデータ
を当該サイクルの終わりの方で入力するようにし、書き
込みサイクルで外部から入力された書込みデータ及び書
き込みアドレスをラッチ回路にラッチし、次のライトサ
イクルでそのラッチデータをラッチアドレスに書き込
む、とうものである。このようなレイトライト機能を採
用すると、レイトライトレジスタにラッチしたアドレス
と同じアドレスに対するリード動作が指示された場合に
は、当該アドレスのデータは未だメモリセルに書き込み
されていないから、当該レイトライトレジスタのラッチ
データをリードデータとして外部に出力することが行な
われる。
【０００３】ＤＤＲ（ダブルデータレート）のクロック
同期型ＳＲＡＭは、リードサイクルでは、１クロックサ
イクル毎に外部アドレスを入力して内部で次アドレスと
してのバーストアドレスを生成し、外部アドレスとバー
ストアドレスの夫々でメモリセルアレイから並列的にデ
ータを読み出し、読み出したデータをクロック信号の１
／２サイクルに同期して直列的に外部に出力する。書き
込みサイクルでは、クロック信号の１／２サイクルに同
期して直列的に入力される書込みデータを前記外部アド
レス及びバーストアドレスに基づいて並列的にメモリセ
ルアレイに書き込む。
【０００４】
【発明が解決しようとする課題】しかしながら、ＤＤＲ
クロック同期型ＳＲＡＭにおけるレイトライト機能はＳ
ＤＲクロック同期型ＳＲＡＭと同じでは誤動作の虞のあ
ることが本発明者によって明らかにされた。すなわち、
ＳＤＲ型と同じようにレイトライトレジスタにラッチさ
れている外部アドレスにリードアドレスが一致した時だ
け、当該レイトライトレジスタのラッチデータをリード
データとして読み出したのでは、書き換えが予定されて
いて未だ書き換えられていないバーストアドレスに係る
データに対しては、メモリセルアレイから誤ったデータ
が読み出されてしまう。要するに、リードアドレスが前
のライトサイクルのバーストアドレスに一致する場合に
も、当該リードアドレスでは一致に係るバーストアドレ
スのリードアデータを出力しなければならない。
【０００５】ＤＤＲのクロック同期型ＳＲＡＭについて
記載された文献の例として特開平１１−１９５２９６号
公報がある。同号公報では、外部アドレスとバーストア
ドレスを偶数アドレス及び奇数アドレスの観点より把握
し、カウンタを用いてバーストアドレスを生成する。そ
して、バーストアドレスに対しても直接外部アドレスと
比較することにより、上記誤動作の防止を図っている。
【０００６】しかしながら、上記文献に記載の技術は偶
数・奇数アドレスの観点より内部で生成したバーストア
ドレスを保持しており、そのための記憶手段が新たに必
要になる。また、外部アドレスの偶数・奇数に応じてバ
ーストアドレスの偶数・奇数も異なるから、レイトライ
ト機能に起因する読み出しの誤動作防止のための論理規
模が比較的大きくなることが予想される。
【０００７】本発明の目的は、レイトライト機能を備え
ＤＤＲモードを有するメモリにおけるバーストアドレス
の生成や誤動作防止のための論理規模を縮小することに
ある。
【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１０】すなわち、半導体記憶装置は、外部から指
定される指定メモリアドレス及びその下位複数ビットの
範囲で相違する次メモリアドレスに対する内部並列動作
と前記内部並列動作に対応する直列的な外部入出力動作
が可能なＤＤＲモードを有し、読み出し動作のための前
記指定メモリアドレス又は次メモリアドレスが、その前
の書き込み動作でアドレスレジスタにラッチされた前記
指定メモリアドレス又は次メモリアドレスに一致する状
態をアドレス比較手段で検出したとき、一致状態が検出
されたメモリアドレスのデータをデータレジスタから外
部に出力可能にする。このとき、前記アドレス比較手段
は、読み出し動作のための前記指定メモリアドレスの前
記下位複数ビットとその前の書き込み動作のための前記
指定メモリアドレスの前記下位複数ビットとを比較可能
な組合せ回路から成る第１比較論理回路と、読み出し動
作のための前記指定メモリアドレスの前記下位複数ビッ
トを除く各ビットが、その前の書き込み動作のための前
記指定メモリアドレス又は次メモリアドレスの前記下位
複数ビットを除く各ビットに一致するかを検出可能な組
合せ回路から成る第２比較論理回路と、前記第２比較論
理回路による比較結果が一致しているとき、前記第１比
較論理回路の比較結果に基づいて、読み出し動作のため
の前記指定メモリアドレス又は次メモリアドレスの前記
下位複数ビットが、その前の書き込み動作のための前記
指定メモリアドレス又は次メモリアドレスの前記下位複
数ビットに一致する状態を検出可能な組合せ回路から成
る第３比較論理回路とから成る。
【００１１】前記比較手段により、リードアドレスが前
のライトサイクルのバーストアドレスに一致する場合に
も、当該リードアドレスに対しては前記一致に係るバー
ストアドレスのリードデータを出力させるから、レイト
ライト機能に起因して書き換えが予定されていても未だ
メモリセルに書き込みされていないデータが読み出され
ないことによる誤動作を防止することができる。
【００１２】更に、そのための比較手段は、基本的に組
合せ回路から成る第１乃至第３の論理回路で構成され、
また、次メモリアドレスを直接生成せず、次メモリアド
レスを順序回路で直接保持する必要も無い。これによ
り、レイトライト機能を有するＤＤＲ形態のメモリにお
けるバーストアドレスの生成や誤動作防止のための論理
規模を縮小することができる。
【００１３】前記ＤＤＲモードは、読み出し動作の指示
に応答して、指定メモリアドレス及びその次メモリアド
レスのデータをメモリセルアレイから並列的に読み出
し、読み出したデータをクロック信号の１／２サイクル
同期で直列的に外部出力可能であり、また、書き込み動
作の指示に応答して、前記アドレスレジスタが保有する
指定メモリアドレス及びその次メモリアドレスにデータ
レジスタのライトデータを並列的に書き込むと共に、前
記クロック信号の１／２サイクル同期で外部から直列的
に供給されたライトデータを前記データレジスタに新た
にラッチし、且つ当該ラッチデータに応ずる指定メモリ
アドレスを前記アドレスレジスタに新たにラッチ可能と
する動作モードとしてよい。
【００１４】レイトライト機能を前提とすればアクセス
サイクルが比較的短いＳＲＡＭに最適であり、その場合
には、前記メモリセルアレイはスタティック型メモリセ
ルがマトリクス配置されて構成される。
【００１５】更に具体的な態様として、前記下位アドレ
スが下位２ビットであるとき、前記メモリセルアレイは
２個のメモリマットを有し、２個のメモリマットからメ
モリセルを選択するアドレスデコーダは、ＤＤＲモード
において、入力アドレス信号で指定されるメモリセルを
一方のメモリブロックから選択し、これに並行して前記
入力アドレス信号の下位２ビットを所定の論理で変更し
た次メモリアドレスのメモリセルを他方のメモリブロッ
クから選択すればよい。これにより、次メモリアドレス
の選択をアドレスデコード論理を流用して行うことがで
きるから、論理規模に縮小に寄与する。
【００１６】更に具体的な態様によれば、前記アドレス
デコーダが次メモリアドレスの決定にリニアモードとイ
ンタリーブモードを有するとき、第１モード信号により
前記アドレスデコーダの次アドレス決定モードを切替え
可能にすればよい。
【００１７】このとき、前記第３比較論理回路は、例え
ば、前記次メモリアドレスがリニアモードに応ずる場合
の前記一致状態検出の第１論理回路部と、前記次メモリ
アドレスがインターリーブモードに応ずる場合の前記一
致状態検出の第２論理回路部と、前記第１モード信号に
より前記第１論理部又は第２論理部の出力を選択するセ
レクタと、により構成することが可能である。
【００１８】半導体記憶装置が、ＳＤＲモード、すなわ
ち外部から指定される指定メモリアドレスに対し動作サ
イクル毎に単数のデータを読み出し又は書き込み可能な
動作モードを更に有するときは、前記アドレスデコーダ
にはＳＤＲモードにおいて前記次メモリアドレスのアド
レシングを抑止させればよい。
【００１９】半導体記憶装置がＳＤＲモードとＤＤＲモ
ードとを有するとき、前記アドレス比較手段は、例え
ば、動作モードがＳＤＲモード又はＤＤＲモードの何れ
の動作モードであるかを示すＳＤＲ／ＤＤＲモード情報
を書き込みサイクルに応答してラッチするレジスタと、
読み出しサイクルにおける前記ＳＤＲ／ＤＤＲモード情
報と前記レジスタにラッチされているＳＤＲ／ＤＤＲモ
ード情報との関係にしたがって、アドレス比較対象のリ
ードアドレス及びその前のライトアドレスのそれぞれの
アクセスモードの組み合わせがどうなっていたかを判定
し、この判定結果に応じて前記前記第１論理部及び第２
論理部による前記一致状態検出論理機能を制御する制御
論理回路とを更に設けて対応可能である。
【００２０】前記半導体記憶装置を用いたデータ処理シ
ステムの観点による発明は、半導体記憶装置をメインメ
モリ又はメインメモリ若しくはワークメモリのキャッシ
ュメモリとして利用する。すなわち、データ処理システ
ムは、前記半導体記憶装置と、命令を実行して演算制御
を行うと共に前記半導体記憶装置をメインメモリとして
アクセス制御可能なデータプロセッサとを有して成る。
別のデータ処理システムは、メインメモリと、命令を実
行して演算制御を行うと共に前記メインメモリをアクセ
ス制御可能なデータプロセッサと、前記メインメモリの
キャッシュメモリとして利用可能な前記半導体記憶装置
とを有して成る。このデータ処理システムが適用される
ワークステーション若しくはパーソナルコンピュータシ
ステムによりそれによるデータ処理若しくは演算制御処
理の信頼性を向上させることができる。
【００２１】
【発明の実施の形態】《ＳＲＡＭのブロック図》図１に
は本発明に係る半導体記憶装置の一例であるＳＲＡＭが
例示される。同図に示されるＳＲＡＭ１はＤＤＲモード
又はＳＤＲモードを選択可能なクロック同期型のシンク
ロナスＳＲＡＭとされ、例えば単結晶シリコンのような
１個の半導体チップに公知のＣＭＯＳ回路製造技術によ
り、単体メモリＬＳＩとして構成される。ＳＲＡＭ１に
は外部アドレス信号ＳＡ１８−０、リード・ライト信号
Ｂ２、同亜モードがＤＤＲモード又はＳＤＲモードの何
れの動作モードであるかを示すＳＤＲ／ＤＤＲのモード
信号Ｂ３、クロック信号ＣＬＫ、バーストモード信号Ｌ
ＢＯを入力し、データＤＱ０−３５を入出力する。
【００２２】ＳＲＡＭ１はクロック同期動作を行うため
に、外部アドレス信号ＳＡ１８−０、リード・ライト信
号Ｂ２、ＳＤＲ／ＤＤＲのモード信号Ｂ３をクロック信
号ＣＬＫに同期してラッチするレジスタ４、１１，１２
を有する。本明細書においてラッチ回路若しくはレジス
タ回路はクロック入力端子（記号＞が付されている）の
立ち上がり変化に同期してラッチ動作を行う。クロック
信号ＣＬＫはＳＲＡＭ１のメモリサイクルの基準とされ
る。クロック信号ＣＬＫに基づいて生成される制御クロ
ック信号ＣＫＷは前記レジスタ１１の出力反転信号とク
ロック信号ＣＬＫの論理積信号とされ、書込みサイクル
の次のクロック信号ＣＬＫサイクルでクロック変化され
る。別の制御クロック信号ＣＫＷ’はレジスタ１１の出
力反転信号とクロック信号ＣＬＫの反転信号との論理積
信号とされ、制御クロック信号ＣＫＷ’よりも半サイク
ル遅れてクロック変化される。
【００２３】ＳＲＡＭ１は、公知の抵抗負荷型若しくは
ＣＭＯＳインバータ型のスタティックラッチを主体とし
たスタティックメモリセルがマトリクス配置されたメモ
リセルアレイ２を有する。特に図示はしないが、スタテ
ィックメモリセルのデータ入出力端子は相補形態のビッ
ト線に、選択端子はワード線に接続される。ビット線は
図示を省略するカラムスイッチ回路を介してセンスアン
プＳＡＰ０，ＳＡＰ１及びライトアンプＷＡ０，ＷＡＰ
１に接続される。前記ワード線の選択及びカラムスイッ
チ回路の選択動作はアドレスデコーダ（ＡＤＥＣ）３か
らの選択信号によって制御される。
【００２４】ここで、特に制限されないが、メモリセル
アレイ２は第１及び第２メモリマット２Ａ，２Ｂに分割
され、前記センスアンプＳＡＰ０及びライトアンプＷＡ
Ｐ０はメモリマット２Ａ、前記センスアンプＳＡＰ１及
びライトアンプＷＡＰ１はメモリマット２Ｂに割当てら
れている。特に制限されないが、メモリマット２Ａは最
下位ビットが論理値“０”のアドレス信号に応ずるデー
タ記憶領域とされ、メモリマット２Ａは最下位ビットが
論理値“１”のアドレス信号に応ずるデータ記憶領域と
され、アドレスに対するデータ記憶領域の割り当てはア
ドレスデコーダ３のデコード論理で実現される。
【００２５】アドレスデコーダ３のデコード論理は、Ｄ
ＤＲモードとＳＤＲモードで相違され、モード信号Ｂ３
で切替えられる。ＤＤＲモードにおいてアドレスデコー
ダ３は、入力アドレスと共に当該入力アドレスの下位２
ビットの範囲で相違される次アドレス（バーストアドレ
ス）に対してもアドレシング動作を可能とするものであ
る。すなわち、ＤＤＲモードにおいて、前記アドレスデ
コーダ３は、マルチプレクサ１４から供給されるアドレ
ス信号で指定されるメモリセルを一方のメモリブロック
から選択し、これに並行して前記入力アドレス信号の下
位２ビットを所定の論理で変更した次メモリアドレスの
メモリセルを他方のメモリブロックから選択する。した
がって、ＤＤＲモードにおいてメモリセルに対する書込
み及び読み出しは双方のメモリマット２Ａ，２Ｂで並列
可能にされる。アドレスデコーダ３はＳＤＲモードにお
いてバーストアドレスによるアドレシング機能が抑止さ
れる。
【００２６】図１のＳＲＡＭ１はＤＤＲモードにおいて
レイトライト機能をサポートするために、アドレスレジ
スタ４，５が直列され、メモリマット２Ａ，２Ｂ毎の出
力データレジスタ６，７及び入力データレジスタ８，９
を有する。
【００２７】前記アドレスレジスタ４はクロック信号Ｃ
ＬＫサイクルに同期して外部アドレス信号ＳＡ１８−０
を入力し、アドレスレジスタ５は書き込みサイクルで前
記レジスタ４にラッチされた書き込みアドレスを次のク
ロックサイクルでラッチする。マルチプレクサ１４は、
書き込みサイクルではアドレスレジスタ５の出力を選択
し、読み出しサイクルではアドレスレジスタ４の出力を
選択して、アドレスデコーダ３に与える。ここで、書込
みサイクルは、リード・ライト信号Ｂ２のローレベルに
よる書込み動作指示状態とされるクロック信号ＣＬＫの
サイクルを意味し、読み出しサイクルは、リード・ライ
ト信号Ｂ２のハイレベルによる読み出し動作指示状態と
されるクロック信号ＣＬＫのサイクルを意味する。
【００２８】前記入力データレジスタ８，９は書込みサ
イクルで供給される書込みデータを制御クロックＣＫ
Ｗ，ＣＫＷ’に同期してラッチする。前記入力データレ
ジスタ９はＳＤＲモードに呼応して高出力インピーダン
ス状態に制御される。その制御は後述するモード信号Ｂ
３ｂで指示される。
【００２９】入力データレジスタ８，９の出力はセレク
タ２０，２１を介して左右に振分けられて左右のライト
アンプＷＡＰ０，ＷＡＰ１に接続される。前述の如く第
１メモリマット２Ａ及び第２メモリマット２Ｂのアドレ
スはアドレスの最下位ビットの論理値に応じてに分割さ
れているから、入力データレジスタ８，９に順次ラッチ
されるデータのアドレスの最下位ビットの論理値に応じ
て適切なメモリマットにデータを供給することができる
ようにセレクタ２０、２１が設けられ、当該セレクタ２
０，２１はアドレスレジスタ５から出力されるアドレス
信号の最下位ビットＳＡ０（Ｗ）とその反転信号／ＳＡ
０（Ｗ）とによって選択制御される。
【００３０】前記セレクタ２０，２１の出力とセンスア
ンプＳＡＰ０，ＳＡＰ１の出力はセレクタ２２，２３で
選択可能にされ、選択された信号はセレクタ２４，２５
で左右に振り分けられて出力データレジスタ６，７に供
給される。セレクタ２４，２５の機能は前記セレクタ２
０，２１と同様であり、アドレスレジスタ４から出力さ
れるアドレス信号の最下位ビットＳＡ０（Ｒ）とその反
転信号／ＳＡ０（Ｒ）によって選択制御される。出力デ
ータレジスタ６，７の出力はクロック信号ＣＬＫの半サ
イクル毎にセレクタ２６で交互に選択されて、直列的に
出力可能にされる。前記セレクタ２６はモード信号Ｂ３
ａによりＳＤＲモードが通知されているとき、一方の入
力、例えば“１”側の入力を固定的に選択する。前記セ
レクタ２０〜２６の入力端子に付された“１”、“０”
の値はそれが付された入力端子を選択する選択制御信号
の論理値を原則として意味する。
【００３１】前記セレクタ２２，２３は前記入力データ
レジスタ２０，２１にラッチされて未だメモリセルアレ
イに２書き込まれていないデータに対するリード動作が
指示されたとき、入力データレジスタ２０，２１にラッ
チされているデータを読み出し可能にする。その選択は
アドレス比較回路３０が行う。
【００３２】前記アドレス比較回路３０は、読み出し動
作のためのにレジスタ４から供給される指定メモリアド
レス又はそのバーストアドレスとしての次メモリアドレ
スが、その前の書き込み動作でアドレスレジスタ５にラ
ッチされた前記指定メモリアドレス又はそのバーストア
ドレスとしての次メモリアドレスに一致する状態を検出
し、一致状態が検出されたメモリアドレスのデータを入
力データレジスタ８，９から出力データレジスタ６，７
に伝達可能に前記セレクタ２２，２３の選択制御を行
う。
【００３３】《レイトライト機能》ここでＳＲＡＭ１に
おけるレイトライト機能を図２を参照しながら説明す
る。リードアドレスＡ０に関するリードサイクル（ＲＥ
ＡＤ）が発生されると、ＳＲＡＭ１の内部動作により、
実際にリードデータＤＱ００，ＤＱ０１が外部に出力さ
れるのいは次のサイクル（ＤＥＡＤ）になる。このと
き、次のサイクル（ＷＲＩＴＥ）が書き込みサイクルの
場合で例示されるように、書込みデータＤｉｎ１０，Ｄ
ｉｎ１１がリードデータＤＱ００，ＤＱ０１と外部入出
力端子（ＤＱｐｉｎ）で衝突しないように、書込みアド
レスＡ１の入力に対して書込みデータＤｉｎ１０，Ｄｉ
ｎ１１の入力タイミングはその次のサイクルで行なわれ
るようになっている。尚、実際のリードデータの外部出
力タイミングはＳＲＡＭの動作速度に関係し、リードサ
イクルの次のサイクルの最初に得られるＳＲＡＭもあ
る。この場合には、リードサイクルの後のライトサイク
ルの前に図２のようなサイクル（ＤＥＡＤ）の挿入は不
要である。
【００３４】《ＤＤＲモード・ＳＤＲモードによるメモ
リ動作》前記アドレス比較回路３０の詳細を説明する前
にＤＤＲモード及びＳＤＲモードによるメモリ動作を一
通り説明する。
【００３５】ＤＤＲモードの設定は信号Ｂ３で行われ
る。ＤＤＲモードにおいて、前記アドレスデコーダ３
は、マルチプレクサ１４から供給されるアドレス信号で
指定されるメモリセルを一方のメモリブロックから選択
し、これに並行して前記入力アドレス信号の下位２ビッ
トを所定の論理で変更した次メモリアドレスのメモリセ
ルを他方のメモリブロックから選択する。したがって、
ＤＤＲモードにおいてメモリセルに対する書込み及び読
み出しは双方のメモリマットで並列可能にされる。
【００３６】ＤＤＲモードにおけるライトサイクルで
は、アドレス信号ＳＡ１８−０がアドレスレジスタ４に
ラッチされ、また、アドレスレジスタ５に既にラッチさ
れている書込みアドレスがマルチプレクサ１４を介して
アドレスデコーダ３に供給され、そのアドレス信号によ
る指定アドレス及びその次アドレスで双方のメモリマッ
トがアドレシングされる。このとき、既に入力データレ
ジスタ８，９にラッチされている書込みデータがライト
アンプＷＡＰ０，ＷＡＰ１を介して双方のメモリマット
２Ａ，２Ｂに並列的に供給され、当該並列データがメモ
リセルに書き込まれる。そして当該ライトサイクルにお
いてデータ端子ＤＱ０−３５に供給された書込みデータ
は次のクロック信号ＣＬＫサイクルで入力データレジス
タ８，９にラッチされ、次の書込み動作の指示に応答す
る書込みタイミングを待つ。このレイトライト機能によ
り、データ端子ＤＱ０−３５においてリードデータとラ
イトデータの衝突を回避できる。
【００３７】ＤＤＲモードにおけるリードサイクルで
は、アドレス信号ＳＡ１８−０がアドレスレジスタ４か
らアドレスデコーダ３に供給され、アドレス信号ＳＡ１
８−０による指定アドレス及びその次アドレスで双方の
メモリマット２Ａ、２Ｂがアドレシングされる。このと
き、セレクタ２２，２３の入力としてセンスアンプＳＡ
Ｐ０，ＳＡＰ１の出力が選択される場合には、センスア
ンプＳＡＰ０，ＳＡＰ１からのリードデータが並列的に
出力ラッチ回路６，７に並列的にラッチされ、その後、
クロック信号ＣＬＫの半サイクル毎にレジスタ６，７の
出力が選択されて、クロック信号ＣＬＫの１サイクルに
２個のリードデータが直列的にデータ端子ＤＱ０−３５
に出力される。一方、セレクタ２２，２３の入力として
入力データレジスタ８，９の一方又は双方の出力が選択
される場合には、センスアンプＳＡＰ０，ＳＡＰ１の対
応する一方又は双方の出力に代えて、入力データレジス
タ８，９の対応する一方又は双方の出力が出力データレ
ジスタ６，７に並列的にラッチされ、その後、クロック
信号ＣＬＫの半サイクル毎に出力データレジスタ６，７
の出力が選択されて、クロック信号ＣＬＫの１サイクル
に２個のリードデータが直列的にデータ端子ＤＱ０−３
５に出力される。
【００３８】ＳＤＲモードが選択されたとき、前記アド
レスデコーダ３はマルチプレクサ１４からの入力アドレ
スに従ってアドレシング動作だけを行い、バーストアド
レスによるアドレシングを行わない。また、ＳＤＲモー
ドにおいて入力データレジスタ９の出力は高出力インピ
ーダンス状態にされ、セレクタ２６は一方の出力データ
レジスタ６の出力だけを選択可能になるから、ライトサ
イクルにおいて入力データレジスタ８にラッチされた書
込みデータだけが、その後の同一アドレスに対するリー
ドサイクルで出力データレジスタ６を介して外部に出力
可能にされる。メモリセルアレイ２から読み出されるリ
ードデータの出力も出力データレジスタ６側だけが外部
出力可能にされ、メモリセルアレイ２へのデータ書込み
も入力データレジスタ８のラッチデータに対してだけ可
能にされる。
【００３９】《アドレス比較回路》図３には前記バース
トアドレスの切替え態様が示される。（Ａ）はインター
リーブ・バースト・モードにおけるアドレスの下位２ビ
ットＳＡ０，ＳＡ１の切替え態様が例示され、（Ｂ）に
はリニア・バースト・モードにおけるアドレスの下位２
ビットＳＡ０，ＳＡ１の切替え態様が例示される。外部
入力アドレスはマルチプレクサ１４から供給される外部
指定による指定アドレスを意味し、内部アドレスはバー
ストアドレスとしての次アドレスを意味する。
【００４０】上記のように、インターリーブ・バースト
・モードとリニア・バースト・モードを有する場合、リ
ード動作（ＲＥＡＤ）とライト動作（ＷＲＩＴＥ）と
は、図４に例示される態様で、ＤＤＲモードとＳＤＲモ
ードが組合せ可能になる。
【００４１】図５にはアドレス比較回路３０で行うとす
る比較切替え論理の原理を示す。アドレス比較回路３０
はアドレスレジスタ５にラッチされているライトアドレ
スとアドレスレジスタ４にラッチされているリードアド
レスと関係から、指定アドレス及びバーストアドレスで
リードすべきデータが入力データレジスタ８，９に保持
されているかを判定し、一つでも保持されていれば、セ
レクタ２２，２３を制御してそのラッチデータを外部に
出力させようとするものである。
【００４２】図５においてＷ−Ｒｅｇはアドレスレジス
タ５、Ｒ−Ｒｅｇはアドレスレジスタ４を意味し、ＳＡ
１０（Ｗ）はレジスタ５内の２ビットＳＡ１，ＳＡ０を
意味し、ＳＡ１０（Ｒ）はレジスタ４内の２ビットＳＡ
１，ＳＡ０を意味する。ＭＡＴＣＨ（０）はセレクタ２
２の選択信号、ＭＡＴＣＨ（１）はセレクタ２３の選択
信号である。リード時とその前のライト時の動作モード
（ＤＤＲモード、ＳＤＲモード）の組合毎に、ＳＡ１０
（Ｗ）とＳＡ１０（Ｒ）の全ての組合せを考えた場合、
夫々の組合せにおいてＭＡＴＣＨ（０）、ＭＡＴＣＨ
（１）の採り得る値が図５に列挙されている。ここでは
リニア・バースト・モードを想定している。例えばＤＤ
Ｒ、ＤＤＲモードにおけるａの組合せでＳＡ１０（Ｗ）
＝００、ＳＡ１０（Ｒ）＝００の場合は指定アドレス及
びバーストアドレスの双方が完全一致であるから、ＭＡ
ＴＣＨ（０）＝１、ＭＡＴＣＨ（１）＝１となり、双方
のセレクタ２２，２３で入力“１”側を選択することを
意味する。別の例として、ＤＤＲ，ＤＤＲモードにおけ
るｃの組合せでＳＡ１０（Ｗ）＝００、ＳＡ１０（Ｒ）
＝１１の場合はＳＡ１、ＳＡ０の各ビットは共に不一致
であり、この状態は図３の（Ｂ）を参照すれば明らかな
ように、Ｃａｓｅ１とＣａｓｅ４の場合であり、Ｃａｓ
ｅ１の指定アドレスとＣａｓｅ４のバーストアドレスが
一致することになり、これはレジスタ８のデータの指定
アドレスがレジスタ４の指定アドレスに対するバースト
アドレスに一致することを意味するから、ＭＡＴＣＨ
（０）＝１、ＭＡＴＣＨ（１）＝０となり、セレクタ２
２はレジスタ８のデータを選択し、セレクタ２３はメモ
リマット２Ｂからのリードデータを選択することを意味
する。
【００４３】図６には図５の真理値をそのまま論理回路
で構成した例が示される。ＬＧ１は図５のＤＤＲ−ＤＤ
Ｒの態様、ＬＧ２はＤＤＲ−ＳＤＲに態様、ＬＧ３はＳ
ＤＲ−ＤＤＲの態様、ＬＧ４はＳＤＲ−ＳＤＲの態様に
対応される。ＬＧ１のノードＮａ，Ｎｃ，Ｎｄは図５の
ＤＤＲ−ＤＤＲの態様におけるａ、ｃ、ｄの結果を得
る。ＬＧ２のノードＮｃ，Ｎｄは図５のＤＤＲ−ＳＤＲ
の態様におけるｃ、ｄの結果を得る。他の態様も同じで
ある。各ノードＮａ，Ｎｃ，Ｎｄの値は対応する図５の
値以外に対してはＭＡＴＣＨ（０）、ＭＡＴＣＨ（１）
を共に０とする値にされる。図６のＬＧ１〜ＬＧ４の出
力は比較回路ＬＧ５による比較動作で上位側アドレスＳ
Ａ１８−２が一致している場合に有効とされる。ＬＧ１
〜ＬＧ４のどの回路の結果を採用するかは前後の動作モ
ードの状態に応じてセレクタ４０〜４５で決定する。セ
レクタ４０〜４３の選択制御はモード信号Ｂ３ａで行
い、セレクタ４４，４５の選択制御はレジスタ３１から
出力されるモード信号Ｂ３ｂで行う。レジスタ３１はラ
イトサイクルに応答して変化される制御クロックに同期
してモード信号３３ａをラッチする。要するに、レジス
タ３１はＤＤＲモード又はＳＤＲモードのどちらの動作
モードをデータレジスタ８，９にデータをライトしたか
を示す情報３３ｂをラッチする。
【００４４】図６の論理回路ＬＧ１〜ＬＧ５及びセレク
タ４０〜４５は図１の回路ブロック３２の一例とするこ
とができる。
【００４５】図７には論理規模を縮小したアドレス比較
回路３０が例示される。アドレス比較回路の同図に示さ
れる回路構成は図６の回路規模を更に縮小したものであ
る。
【００４６】図７のアドレス比較回路３２は、第１比較
論理回路５１、第２比較論理回路５２、第３比較論理回
路５３、制御論理回路５６、及び前記レジスタ３１から
成る。
【００４７】前記第１比較論理回路５１は、読み出し動
作のための前記指定メモリアドレスの前記下位２ビット
ＳＡ０（Ｒ），ＳＡ１（Ｒ）とその前の書き込み動作の
ための前記指定メモリアドレスの前記２ビットＳＡ０
（Ｗ），ＳＡ１（Ｗ）とを比較可能な組合せ回路、例え
ばＳＡ０（Ｒ），ＳＡ０（ｗ）を比較する排他的負論理
和回路、ＳＡ１（Ｒ），ＳＡ１（ｗ）を比較する排他的
負論理和回路から成る。排他的負論理和回路は入力ビッ
トの一致で論理値“１”を出力する。
【００４８】前記第２比較論理回路５２は、読み出し動
作のための前記指定メモリアドレスの前記下位２ビット
を除く各ビットＳＡ２（Ｒ）〜ＳＡ１８（Ｒ）が、その
前の書き込み動作のための前記指定メモリアドレスの前
記下位２ビットを除く各ビットＳＡ２（Ｗ）〜ＳＡ１８
（Ｗ）に一致するかを検出可能な組合せ回路から成り、
具体的には対応ビットの一致判定を行う複数個の排他的
負論理和回路及びそれら排他的負論理和回路すべての出
力を入力とする論理積回路によって構成される。
【００４９】前記第３比較論理回路５３は、前記第１比
較論理回路５１による比較結果が一致しているとき、前
記第１比較論理回路５１による比較結果に基づいて、読
み出し動作のための前記指定メモリアドレスの前記下位
２ビットＳＡ０（Ｒ），ＳＡ１（Ｒ）又は次メモリアド
レス（バーストアドレス）の前記下位２ビットが、その
前の書き込み動作のための前記指定メモリアドレスの前
記下位２ビットＳＡ０（Ｗ），ＳＡ１（Ｗ）又は次メモ
リアドレス（バーストアドレス）の前記下位２ビットに
一致する状態を検出可能な組合せ回路から成る。
【００５０】バーストアドレスの変化態様はインターリ
ーブモードとリニアモードの２通りがあるので、その双
方に対応するために、前記第３比較論理回路５３は、前
記次メモリアドレスがリニアモードに応ずる場合の前記
一致状態検出の第１論理回路部５４と、前記次メモリア
ドレスがインターリーブモードに応ずる場合の前記一致
状態検出の第２論理回路部５５と、前記モード信号ＬＢ
Ｏにより前記第１論理部５４又は第２論理部５５の出力
を選択するセレクタ５７，５８とから構成される。
【００５１】更に、ＳＲＡＭ１の動作モードはＤＤＲモ
ードとＳＤＲモードに大別され、アドレス比較対象のリ
ードアドレス及びその前のライトアドレスのそれぞれの
アクセスモードの種々の組み合わせに対して対処するた
めに、レジスタ３１と制御論理回路５６を備える。レジ
スタ３１は動作モードがＳＤＲモード又はＤＤＲモード
の何れの動作モードであるかを示すモード情報Ｂ３ａを
書き込みサイクルに応答してラッチする。制御論理回路
５６は、読み出しサイクルにおける前記モード情報Ｂ３
ａと前記レジスタ３１にラッチされているモード情報Ｂ
３ｂとの関係にしたがって、アドレス比較対象のリード
アドレス及びその前のライトアドレスの夫々のアクセス
モードの組み合わせがどうなっていたかを判定し、それ
に応じて前記第１論理部５４及び第２論理部５５による
前記一致状態検出論理機能を制御する。例えば、制御論
理回路５６に含まれる排他的負論理和回路７０は、アド
レス比較対象のリードアドレス及びその前のライトアド
レスのそれぞれのアクセスモードの組み合わせが一致す
る場合（ＤＤＲ−ＤＤＲ、ＳＤＲ−ＳＤＲ）と、一致し
ない場合（ＤＤＲ−ＳＤＲ、ＳＤＲ−ＤＤＲ）とを区別
する。制御論理回路５６に含まれる負論理積回路７１
は、前記アクセスモードの組み合わせがＤＤＲ−ＤＤＲ
の場合と、他の場合（ＳＤＲ−ＳＤＲ，ＤＤＲ−ＳＤ
Ｒ、ＳＤＲ−ＤＤＲ）とを区別する。セレクタ７２は書
き込みがＤＤＲモードで行われたときＳＡ０（Ｗ）を選
択し、書き込みがＳＤＲモードで行われたときＳＡ０
（Ｒ）を選択する。この制御論理回路」５６の具体例に
よれば、７０＝“１”及び７１＝“１”のときはＤＤＲ
−ＤＤＲ、７０＝“１”及び７１＝“０”であればＳＤ
Ｒ−ＳＤＲ、７０＝“０”及び７１＝“０”であって７
２＝ＳＡ０（Ｗ）であればＤＤＲ−ＳＤＲ、７０＝
“０”及び７１＝“０”であって７２＝ＳＡ０（Ｒ）で
あればＳＤＲ−ＤＤＲであることを、前記第１論理部５
４及び第２論理部５５に通知する。これにより、回路５
１，５２，５４，３１，５６は図５の真理値に従った比
較判定論理を実現し、図６の回路と等価の機能を実現す
る。回路５１，５２，５５，３１，５６は特に図示は省
略するがインターリーブ・バースト・モードの場合にお
ける比較判定論理を実現する。図６の構成は、図７と比
較すれば明らかなように回路規模もしくは論理規模が著
しく縮小されている。
【００５２】図８には上記ＳＲＡＭ１の動作タイミング
チャートが例示される。同図ではっＤＲモード及びリニ
ア・バースト・モードが指定されているものとする。Ｃ
ＹＣ１のライトサイクルにおいて、そのサイクル最初に
ライトアドレスＡ１，“００”が確定され、次サイクル
ＣＹＣ２で書き込みデータＤ１（０），Ｄ１（１）が供
給される。ＣＹＣ２のライトサイクルにおいて、そのサ
イクル最初にライトアドレスＡ２，“００”が確定さ
れ、次サイクルＣＹＣ３で書き込みデータＤ２（０），
Ｄ２（１）が供給される。ＣＹＣ３のリードサイクルに
おいて、そのサイクル最初にリードアドレスＡ３，“０
１”が確定される。このサイクルＣＹＣ３において前記
書き込みサイクルＣＹＣ２のライトアドレスＡ２，“０
０”が、アドレスレジスタ５の上位ビット２〜ビット１
８（ＷＡＲ（１８−２）），下位ビット０〜ビット１
（ＷＡＲ（１−０））にラッチされ、書き込みサイクル
ＣＹＣ２のライトデータＤ２（０）、Ｄ２（１）がデー
タレジスタ８，９にラッチされている。この状態は以降
のライトサイクルでも維持される。サイクルＣＹＣ４は
リードサイクルであり、リードアドレスはＡ２，“０
１”である。サイクルＣＹＣ２のライトアドレスＡ２，
“００”とサイクルＣＹＣ４のリードアドレスＡ２，
“０１”を比べると、リニア・バースト・モードにおい
てリードアドレスＡ２，“０１”は、サイクルＣＹＣ２
のライトアドレスＡ２，“００”のバートスアドレスに
一致するから、サイクルＣＹＣ４のリード動作では、メ
モリセルからのリードデータに代えて、ＭＡＴＣＨ
（１）＝１により入力データレジスタ９が保有している
データをリードデータとして外部に出力する。アドレス
比較回路３０はリードアドレスとその前のライトアドレ
スのバーストアドレスとの一致も検出して、入力データ
レジスタ８，９のラッチデータをメモリセルアレイ２か
らの読み出しデータに代えて外部に出力可能にするか
ら、書き換えが予定されていて未だ書き換えれていない
データが誤って外部に読み出されるという事態が阻止さ
れている。
【００５３】《データ処理システム》図９には前記ＳＲ
ＡＭ１を適用したデータ処理システムが例示される。図
９のデータ処理システムは、命令を実行して演算制御を
行うデータプロセッサ８０、データプロセッサ８０のキ
ャッシュメモリ８１、キャッシュメモリ８１が接続され
るシステムバス８２、システムバスに接続され前記デー
タプロセッサ８０のワーク領域若しくはデータ一時記憶
領域とされるメインメモリ８３、及び前記システムバス
８２に接続された入出力回路８４を有する。入出力回路
８４には図示を省略する補助記憶装置、キーボード、及
びポインティングデバイスなどが結合される。同図に示
されるデータ処理システムにおいて、前記ＳＲＡＭ１は
前記メインメモリ８３及びキャッシュメモリ８１に適用
される。データプロセッサ８０が所定のプログラムを実
行するとき、データフェッチのためのメモリアクセスで
は、キャッシュメモリ８１によりそのアクセスアドレス
に関するキャッシュエントリの有無が参照され、キャッ
シュヒットであればキャッシュメモリ８１のリード又は
ライトが行なわれ、キャッシュヒットミスであれば、メ
インメモリ８３に対してアクセスが行なわれる。前述の
通り、ＳＲＡＭ１はレイトライト機能による読み出しの
誤動作が防止されているから、このデータ処理システム
が適用されるワークステーション若しくはパーソナルコ
ンピュータシステムにおけるデータ処理若しくは演算制
御処理の信頼性を向上させることができる。更に、ＳＲ
ＡＭ１は、バーストアドレスの生成や誤動作防止のため
の論理規模が縮小されていて、チップ面積に対する記憶
容量が相対的に大きいから、限られた数のメモリスロッ
トに実装可能なメモリの記憶容量の増大が容易になり、
結果として、データ処理の高速化若しくは高機能化が容
易になる。
【００５４】図１０に示される別のデータ処理システム
は図９に対してキャッシュメモリ８１が省かれている。
このデータ処理システムはキャッシュメモリ８１による
データアクセスの高速化の効果が抑えられているが、デ
ータ処理若しくは演算制御処理の信頼性向上、メモリス
ロットに実装可能なメモリの記憶容量の増大の容易化、
という効果は図９と同様である。
【００５５】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００５６】例えば、以上の説明ではＳＲＡＭはＤＤＲ
モードとＳＤＲモードを切替え可能であったが、ＤＤＲ
モード固定のＳＲＡＭにも本発明を適用することができ
る。また、バースト・モード又はインターリーブ・モー
ドの何れか一方の動作モードに固定されたＳＲＡＭにも
適用することも可能である。それに応じて図７の論理構
成は更に簡素化される。例えばＤＤＲモードのみを有す
るＳＲＡＭの場合には、図７のレジスタ３１及び制御論
理回路５６の論理構成は不用になり、制御論理回路５６
の出力を一定論理値に固定するよいにすればよい。
【００５７】また、本発明の半導体記憶装置はＳＲＡＭ
単体のメモリＬＳＩに限定されず、単一半導体チップに
形成されるマイクロプロセッサ若しくはマイクロコンピ
ュータに内蔵されるキャッシュメモ、メインメモリ、又
はワークメモリ等のように、データ処理ＬＳＩのオンチ
ップメモリとしても適用可能である。
【００５８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００５９】すなわち、ＤＤＲモードを有する半導体記
憶装置において、読み出し動作のために外部から供給さ
れた指定メモリアドレス又はそのバーストアドレス（次
メモリアドレス）が、先の書き込みサイクルでラッチさ
れたデータの指定メモリアドレス又はそのバーストアド
レスに一致するかを比較判定するアドレス比較手段によ
り、リードアドレスが前のライトサイクルのバーストア
ドレスに一致する場合にも、当該リードアドレスに対し
ては前記一致に係るバーストアドレスのリードデータを
出力させるから、レイトライト機能に起因して書き換え
が予定されていても未だメモリセルに書き込みされてい
ないデータが読み出されないことによる誤動作を防止す
ることができる。
【００６０】更に、アドレス比較手段は、基本的に組合
せ回路から成る第１乃至第３の論理回路で構成され、ま
た、次メモリアドレスを直接生成せず、次メモリアドレ
スを順序回路で直接保持する必要も無い。
【００６１】これにより、レイトライト機能を備えＤＤ
Ｒモードを有するメモリにおけるバーストアドレスの生
成や誤動作防止のための論理規模を縮小することができ
る。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の一例であるＳＲ
ＡＭのブロック図である。
【図２】ＳＲＡＭにおけるレイトライト機能の概略説明
図である。
【図３】バーストアドレスの切替え態様をインターリー
ブ・バースト・モードとリニア・バースト・モードの夫
々に関して例示する説明図である。
【図４】インターリーブ・バースト・モードとリニア・
バースト・モードを有する場合のリード動作とライト動
作で採り得るＤＤＲモードとＳＤＲモードとの組合せ可
能な態様を示す説明図である。
【図５】図１のＳＲＡＭが有するアドレス比較回路で行
うとする比較切替え論理の原理を示す説明図である。
【図６】図５の真理値をそのまま論理回路で構成した論
理を例示する論理回路である。
【図７】図５の比較切替え論理を適用して論理規模を縮
小したアドレス比較回路を例示する論理回路図である。
【図８】図８のＳＲＡＭの動作タイミングを例示するタ
イミングチャートである。
【図９】図１のＳＲＡＭを適用したデータ処理システム
を例示するブロック図である。
【図１０】図１のＳＲＡＭを適用した別のデータ処理シ
ステムを例示するブロック図である。
【符号の説明】
１ ＳＲＡＭ ２ メモリセルアレイ ２Ａ，２Ｂ メモリマット ３ アドレスデコーダ ４、５ アドレスレジスタ ６，７ 出力データレジスタ ８，９ 入力データレジスタ ２２，２３ セレクタ ＭＡＴＣＨ（０）、ＭＡＴＣＨ（１） セレクタ選択制
御信号 ３０ アドレス比較回路 ＣＬＫ クロック信号 ＣＫＷ，ＣＫＷ’ 制御クロック信号 Ｂ３，Ｂ３ａ，Ｂ３ｂ ＳＤＲ／ＤＤＲのモード信号 ＬＢＯ バーストモードのモード信号 ３１ レジスタ ３２ 論理回路ブロック ５１ 第１比較論理回路 ５２ 第２比較論理回路 ５３ 第３比較論理回路 ５４ 第１論理回路部 ５５ 第２論理回路部 ５６ 制御論理回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３０１Ｅ (72)発明者 上利 武 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B015 HH01 JJ11 JJ37 KB35 KB43 KB52 MM10 PP01 5B018 GA04 HA25 NA03 QA14 5B060 CB08

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 外部から指定される指定メモリアドレス
    及びその下位複数ビットの範囲で相違する次メモリアド
    レスに対する内部並列動作と前記内部並列動作に対応す
    る直列的な外部入出力動作が可能なＤＤＲモードを有
    し、読み出し動作のための前記指定メモリアドレス又は
    次メモリアドレスが、その前の書き込み動作でアドレス
    レジスタにラッチされた前記指定メモリアドレス又は次
    メモリアドレスに一致する状態をアドレス比較手段で検
    出したとき、一致状態が検出されたメモリアドレスのデ
    ータをデータレジスタから外部に出力可能にする、半導
    体記憶装置であって、 前記アドレス比較手段は、読み出し動作のための前記指
    定メモリアドレスの前記下位複数ビットとその前の書き
    込み動作のための前記指定メモリアドレスの前記下位複
    数ビットとを比較可能な組合せ回路から成る第１比較論
    理回路と、読み出し動作のための前記指定メモリアドレ
    スの前記下位複数ビットを除く各ビットが、その前の書
    き込み動作のための前記指定メモリアドレスの前記下位
    複数ビットを除く各ビットに一致するかを検出可能な組
    合せ回路から成る第２比較論理回路と、前記第２比較論
    理回路による比較結果が一致のとき、前記第１比較論理
    回路による比較結果に基づいて、読み出し動作のための
    前記指定メモリアドレス又は次メモリアドレスの前記下
    位複数ビットが、その前の書き込み動作のための前記指
    定メモリアドレス又は次メモリアドレスの前記下位複数
    ビットに一致する状態を検出可能な組合せ回路から成る
    第３比較論理回路とから成るものであることを特徴とす
    る半導体記憶装置。
  2. 【請求項２】 前記ＤＤＲモードは、読み出し動作の指
    示に応答して、指定メモリアドレス及びその次メモリア
    ドレスのデータをメモリセルアレイから並列的に読み出
    し、読み出したデータをクロック信号の１／２サイクル
    同期で直列的に外部出力可能であり、また、書き込み動
    作の指示に応答して、前記アドレスレジスタが保有する
    指定メモリアドレス及びその次メモリアドレスにデータ
    レジスタのライトデータを並列的に書き込むと共に、前
    記クロック信号の１／２サイクル同期で外部から直列的
    に供給されたライトデータを前記データレジスタに新た
    にラッチし、且つ当該ラッチデータに応ずる指定メモリ
    アドレスを前記アドレスレジスタに新たにラッチ可能と
    するものであることを特徴とする請求項１記載の半導体
    記憶装置。
  3. 【請求項３】 前記メモリセルアレイはスタティック型
    メモリセルがマトリクス配置されて成るものであること
    を特徴とする請求項２記載の半導体記憶装置。
  4. 【請求項４】 前記下位アドレスは下位２ビットであ
    り、前記メモリセルアレイは２個のメモリマットを有
    し、２個のメモリマットからメモリセルを選択するアド
    レスデコーダは、ＤＤＲモードにおいて、入力アドレス
    信号で指定されるメモリセルを一方のメモリブロックか
    ら選択し、これに並行して前記入力アドレス信号の下位
    ２ビットを所定の論理で変更した次メモリアドレスのメ
    モリセルを他方のメモリブロックから選択するものであ
    ることを特徴とする請求項２又は３記載の半導体記憶装
    置。
  5. 【請求項５】 前記アドレスデコーダは次メモリアドレ
    スの決定にリニアモードとインタリーブモードを有し、
    第１モード信号により前記アドレスデコーダの次アドレ
    ス決定モードが切替え可能にされて成るものであること
    を特徴とする請求項４記載の半導体記憶装置。
  6. 【請求項６】 前記第３比較論理回路は、前記次メモリ
    アドレスがリニアモードに応ずる場合の前記一致状態検
    出の第１論理回路部と、前記次メモリアドレスがインタ
    ーリーブモードに応ずる場合の前記一致状態検出の第２
    論理回路部と、前記第１モード信号により前記第１論理
    部又は第２論理部の出力を選択するセレクタと、を有し
    て成るものであることを特徴とする請求項５記載の半導
    体記憶装置。
  7. 【請求項７】 外部から指定される指定メモリアドレス
    に対し動作サイクル毎に単数のデータを読み出し又は書
    き込み可能なＳＤＲモードを更に有し、前記アドレスデ
    コーダはＳＤＲモードにおいて前記次メモリアドレスに
    よるアドレシングが抑止されるものであることを特徴と
    する請求項４記載の半導体記憶装置。
  8. 【請求項８】 前記アドレス比較手段は、動作モードが
    ＳＤＲモード又はＤＤＲモードの何れの動作モードであ
    るかを示すＳＤＲ／ＤＤＲモード情報を書き込みサイク
    ルに応答してラッチするレジスタと、読み出しサイクル
    における前記ＳＤＲ／ＤＤＲモード情報と前記レジスタ
    にラッチされているＳＤＲ／ＤＤＲモード情報との関係
    にしたがって、アドレス比較対象のリードアドレス及び
    その前のライトアドレスのそれぞれのアクセスモードの
    組み合わせがどうなっていたかを判定し、この判定結果
    に応じて前記前記第１論理部及び第２論理部による前記
    一致状態検出論理機能を制御する制御論理回路と、を更
    に有して成るものであることを特徴とする請求項６記載
    の半導体記憶装置。
  9. 【請求項９】 請求項１乃至８の何れか１項記載の半導
    体記憶装置と、命令を実行して演算制御を行うと共に前
    記半導体記憶装置をメインメモリとしてアクセス制御可
    能なデータプロセッサとを有して成るものであることを
    特徴とするデータ処理システム。
  10. 【請求項１０】 メインメモリと、命令を実行して演算
    制御を行うと共に前記メインメモリをアクセス制御可能
    なデータプロセッサと、前記メインメモリのキャッシュ
    メモリとして利用可能な請求項１乃至８の何れか１項記
    載の半導体記憶装置と、を有して成るものであることを
    特徴とするデータ処理システム。
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