JP2013524318A

JP2013524318A - 非ソースシンクロナスインターフェイスのための入出力の強化

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Publication number: JP2013524318A
Application number: JP2013501356A
Authority: JP
Inventors: デビッドソン，マシュー; ヘロン，ラルフ; アイゲルマメネ，ラフダル; タル，ロニー; ドラック，アシェル
Original assignee: サンディスクテクノロジィースインコーポレイテッド
Priority date: 2010-03-25
Filing date: 2011-03-21
Publication date: 2013-06-17
Anticipated expiration: 2031-03-21
Also published as: CN102918597B; CN102918597A; TWI492241B; TW201205591A; WO2011119497A1; EP2550655A1; EP2550655B1; JP5695732B2; KR20130009809A; US7888966B1; KR101679462B1

Abstract

デバイスであって、そのコア回路網は１つの電圧領域内で動作するが、異なる電圧領域に従う別のデバイス（または「ホスト」）と信号を交換するデバイスの使用のためのインターフェイス、ならびにダブルデータレート（ＤＤＲ）転送を用いてデータを供給するためのこうしたインターフェイスの利用法が提示される。この状況の１つの具体例はメモリカードである。メモリカードでは、内部回路網はそのコア動作電圧のために１つの電圧レンジを用いるが、異なる入出力電圧レンジを用いるホストと信号を交換する。一般的な態様群によれば、インターフェイスはデバイスからデバイスのコア動作電圧領域においてデータ信号を受信し、これらを入出力電圧領域に個々にレベルシフトし、次いで、それらをホストデバイスへの転送のためのＤＤＲ信号に結合する。ここで、ホストデバイスからの（レベルシフトされていない）クロック信号は、ＤＤＲデータ信号を形成するための選択信号として用いられる。

Description

本発明は、概して電気的インターフェイスの分野に関し、より具体的には、非ソースシンクロナスインターフェイスのためのデータの出力に関する。

集積回路デバイス間のデータ転送のための単純なインターフェイスは、多くの場合、ホストデバイスによって提供される、ホストにデータを出力するべくスレーブデバイスによって用いられるクロック信号を含むことになる。具体例は、ホストによるメモリカードまたは他のメモリデバイスの読み出しサイクルである。このとき、スレーブからのデータ出力のタイミングはクロック信号の到着に依存する。このようなデバイスの性能を向上させる過程が進行している。より高い転送速度が所望される場合、１つのアプローチは、インターフェイスプロトコルを、ＤＲＡＭデバイス内で用いられるＤＤＲ（ダブルデータレート）構成におけるもの等のクロック信号およびデータ信号がどちらも同じデバイスから提供されるソースシンクロナス方式に移行させることである。しかし、このアプローチは多くのデバイスにおいて用いるのに現実的でない場合がある。というのも、インターフェイスに対する大幅な改変（例えば、信号ピンの追加）を要する場合があるからである。それ故、このようなインターフェイスには改善の余地がある。

米国特許第５，０７０，０３２号米国特許第５，０９５，３４４号米国特許第５，３１５，５４１号米国特許第５，３４３，０６３号米国特許第５，６６１，０５３号米国特許第５，３１３，４２１号米国特許第５，５７０，３１５号米国特許第５，９０３，４９５号米国特許第６，０４６，９３５号米国特許第６，２２２，７６２号米国特許出願第１２／６４２，６４９号米国特許第５，８８７，１４５号米国特許第６，８２０，１４８号米国特許第７，３０５，５３５号米国特許第７，３６０，００３号米国特許第７，３６４，０９０号米国特許出願第１２／６７６，３３９号

第１の態様群によれば、インターフェイス回路が提示される。インターフェイス回路は、第１のデバイスが第２のデバイスと電気的に接続するためのものであり、第１および第２のデバイスの間で転送される電気信号は第１の電圧レンジのものであり、第１のデバイスのコア動作電圧は異なる第２のレンジのものである。インターフェイス回路は複数の入出力セルを含み、複数の入出力セルの各々は第１および第２のデバイスの間の信号の転送用のパッドを有し、かつ第１および第２の電圧レンジの間で信号を変換する１つ以上のレベルシフト回路を有する。入出力セルは、第１の入出力セルであって、それにより第１のデバイスは、第２のデバイスへのデータ転送のためにその第２のデバイスに動作可能に接続されると、それぞれのパッドを介して第２のデバイスから第１の電圧レンジのクロック信号を受信し、クロック信号を第２の電圧レンジにレベルシフトし、レベルシフトされたクロック信号を第１のデバイスのコア処理回路網に供給するものである第１の入出力セルを含む。入出力セルは、第１のデバイスのコア処理回路網から第２の電圧レンジの対応する第１および第２のデータ信号対を受信するために各々接続され、データ信号対を第１の電圧レンジにレベルシフトし、ホストに動作可能に接続されると、レベルシフトされたデータ信号を第２のデバイスに供給する１つ以上の第２の入出力セルも含む。各第２の入出力セルは、対応するレベルシフトされたデータ信号対を受信するように接続され、かつ第１の入出力セルからレベルシフトされていないクロック信号を第１の入出力セルに受信するように接続される多重化回路を含む。多重化回路は、クロック信号を選択信号として用いて、結合された対応するレベルシフトされたデータ信号対から形成されるダブルデータレート信号を生成し、またダブルデータレート信号を第２の入出力セルの出力パッドに供給するようにさらに接続される。

他の態様によれば、第１のデバイスが電気的に接続される第２のデバイスに第１のデバイスからデータを転送する方法であって、第１および第２のデバイスの間で転送される電気信号は第１の電圧レンジのものであり、第１のデバイス上のコア動作電圧は異なる第２の電圧レンジのものである方法が提示される。この方法は、第１のデバイスのためのインターフェイス回路の第１の入出力パッドにおいて第２のデバイスから第１の電圧レンジのクロック信号を受信することを含む。クロック信号はインターフェイス回路上の多重化回路に提供される。この方法は、クロック信号をインターフェイス回路上で第２の電圧レンジに変換し、変換されたクロック信号を第１のデバイスの論理回路網に提供することと、変換されたクロック信号によってクロック制御される論理回路網から送信される、第２の電圧レンジの第１および第２のデータ信号をインターフェイス回路において受信することと、第１および第２のデータ信号をインターフェイス回路上で第１の電圧レンジに変換することと、変換された第１および第２のデータを、第１の電圧レンジにおけるクロック信号を選択信号として用いる多重化回路によってダブルデータレートデータ信号に結合することと、をさらに含む。次に、ダブルデータレートデータ信号はインターフェイス回路上の第２の入出力パッドから第２のデバイスに提供される。

本発明の種々の態様、利点、特徴および実施形態がその例示的な例の以下の説明に含まれている。その説明は添付の図面と併せて解釈されなければならない。本願明細書において参照されている特許、特許出願、記事、その他の刊行物、文書および事物は全て、本願明細書においてその全体が本願明細書において参照により援用されている。援用されている刊行物、文書または事物と本願との間に用語の定義または用法における矛盾または不一致がある場合は、本願のものを優先させるものとする。

ＳＤ規格によるカード、その接点、ホストスロット、および接点の割り当てを示す図である。メモリカードのブロック図である。シングルデータレートインターフェイスを示す図である。データ信号が入出力電圧領域にレベルシフトされる前にダブルデータレート信号が形成されるダブルデータレートインターフェイスを示す図である。例示的な実施形態によるダブルデータレートインターフェイスを示す図である。例示的な実施形態がどのようにシングルデータレート動作のために用いられることができるのかを示す図である。

以下は、デバイスであって、そのコア回路網は１つの電圧領域内で動作するが、異なる電圧領域に従う別のデバイス（または「ホスト」）と信号を交換するデバイスの使用のためのインターフェイス、および対応する技法、ならびにダブルデータレート（ＤＤＲ）転送を用いてデータを供給するためのこうしたインターフェイスの利用法を提示する。この状況の具体例はメモリカードである。メモリカードでは、内部回路網はそのコア動作電圧のために１つの電圧レンジを用いるが、異なる入出力電圧レンジを用いるホストと信号を交換する。以下に提示される一般的な態様群によれば、インターフェイスはデバイスからデバイスのコア動作電圧領域においてデータ信号を受信し、これらを入出力電圧領域に個々にレベルシフトし、次いで、それらをホストデバイスへの転送のためのＤＤＲ信号に結合する。ここで、ホストデバイスからの（レベルシフトされていない）クロック信号は、ＤＤＲデータ信号を形成するための選択信号として用いられる。

背景技術の欄で説明したように、より高い転送速度を得る１つの方法は、インターフェイスプロトコルを、ＤＲＡＭデバイス内に見られるＤＤＲ構成等のクロック信号およびデータ信号がどちらも同じデバイスから提供されるソースシンクロナス方式に移行させることである。これは、ＳＤまたはＭＭＣカード等の既存の着脱型または組み込み型のフォームファクタのデバイスに対して、信号ピンの追加等のインターフェイスに対する大幅な改変を要し得る。インターフェイスデータ転送速度を以前のバージョンのプロトコルから高めるためには他の技法が用いられなければならなくなってきた。以下はデバイス側ＡＳＩＣの設計についてこれらの課題に対処する。

以下の説明は主として、カードのコントローラ上にインターフェイス回路が形成される不揮発性メモリカード型の適用物の文脈に関して与えられているが、提示されている技法および回路網はこれらの実施形態だけに限定されるものではない。より一般的には、取り外し可能なメモリカードに加えて、ここで提示されているインターフェイスは、組み込み型メモリデバイスまたはＳＳＤ等の他のメモリデバイス上で用いられることもできるし、あるいはデータ転送用のインターフェイスを必要とするさらにより一般的な状況で用いられることもできる。一般的な状況とは、第１の電圧領域内で動作するが、第２の電圧領域の信号を用いる第２のデバイスと信号を交換する第１のデバイスについてのものである。（第２のデバイスは「ホスト」と呼ばれることになる。というのも、それが例示的な実施形態において対応することになるものであるからである。）インターフェイスは信号のレベルを２つの領域の間でシフトさせ、特に、ホストからのクロック信号を、ホストにデータを転送する際の第１のデバイスによる利用のために受信する。さらに、インターフェイスは通例、第１のデバイスの一部（例えば、メモリコントローラの一部等）として形成されることになるが、インターフェイス（またはＩＯセル）のみを独立部分として作ることが可能である。

前述したように、説明をより具体的にするために、ここでの説明はＳＤメモリカードの文脈に関して示すことができる。図１は、外部接点１１〜１９を有するＳＤカード２０を示す。次に、このカードはホスト（またはアダプタ）に、対応する接点群１〜９を有するスロット１０内で結合する。接点群１〜９はさらにピン２１〜２９によってホストの内部構造上に接続されている。ＳＤ規格による接点の割り当ても示されている。これらは接点２５におけるホストクロック信号ならびにデータ入出力接点１および７〜９を含む。同様な構成が、ピン構造および割り当ての適当な変更により、ＭＭＣ、ｍｉｃｒｏＳＤ、コンパクトフラッシュ（登録商標）、ＵＳＢフラッシュドライブ、メモリスティック等の他の規格にも当てはまる。ホスト１０とカード２０との間で交換される信号は、ＩＯ電圧領域と呼ばれることになる電圧レンジを用いる。カード２０の内部回路網は通例、ここではコア電圧領域と呼ばれる別の電圧レンジ内で動作することになり、カードのホストインターフェイス回路網がこれらの電圧領域の間を変換することになる。

図２は、ＳＤカードまたは他のフラッシュメモリデバイス内に通例見られる内部要素の一部のブロック図である。１つ以上のフラッシュメモリデバイス３９は、バス構造４４に沿ってメモリインターフェイス５１を通じてコントローラ回路３７に接続されている。コントローラはプロセッサ４９、データバッファ５５、ＲＡＭ５７およびＲＯＭ５９も含む。これらの要素はコア電圧領域内で動作する。ホストインターフェイスは４７で示され、図３〜６に関して以下に説明されるＩＯセルを含むことになる。カード接点４５は図１の接点１１〜１９に対応し、インターフェイス４７のＩＯセル上のパッドに接続される。メモリシステムに関するさらなる詳細が、例えば、米国特許第５，０７０，０３２号（特許文献１）、第５，０９５，３４４号（特許文献２）、第５，３１５，５４１号（特許文献３）、第５，３４３，０６３号（特許文献４）、および第５，６６１，０５３号（特許文献５）、第５，３１３，４２１号（特許文献６）、第５，５７０，３１５号（特許文献７）、第５，９０３，４９５号（特許文献８）、第６，０４６，９３５号（特許文献９）、および第６，２２２，７６２号（特許文献１０）、ならびに２００９年１２月１８日に出願された米国特許出願第１２／６４２，６４９号（特許文献１１）、その他にもこれらの特許文献でさらに援用されている種々の先行技術文献に記載されている。メモリカードに関するさらなる詳細が、例えば、米国特許第５，８８７，１４５号（特許文献１２）、第６，８２０，１４８号（特許文献１３）、第７，３０５，５３５号（特許文献１４）、第７，３６０，００３号（特許文献１５）、および第７，３６４，０９０号（特許文献１６）、ならびに米国特許出願第１２／６７６，３３９号（特許文献１７）に記載されている。

ホストインターフェイス４７内では、レベルシフタの使用が通例必要とされる。というのも、ＳＤＵＨＳにおけるように、同じインターフェイスプロトコルに対してＩＯ電圧が変化する場合があるからである（例えば１．８Ｖおよび３．３Ｖ）。さらに、最新のプロセス（０．１３μｍ以下）のコアロジックは、インターフェイスよりも低い電圧（例えば、１．２Ｖまたは１．０Ｖ）において動作することになる。１クロックサイクル当たりデータピン毎に１ビットのデータが通例転送される（例えば、ＳＤカードについては４ビット、ＭＭＣについては８ビット等）ＳＤＲ（シングルデータレート）インターフェイスでは、図３のトポロジーが典型的である。インターフェイスは、デバイスの入出力ピンまたは接点に対応する多数の入出力セルであって、対応する接点に接続されることになるパッドを各々有する入出力セルを含むことになる。図３は、これらのＩＯセルのうちの２つであって、データピンおよびホストのクロック信号用のピンのうちの一方にそれぞれ対応する１０１および１２１を示す。各ＩＯセルは通常、それぞれのドライブ（１０５、１０７、１２５、１２７）によってパッドに接続された、それぞれの入出力機能のためのレベルシフト回路（１０９、１１１、１２９、１３１）を有することになる。説明を簡略化するために、他のＩＯセルは示されておらず、ドライバを除いて、セルの他の要素も示されていない。クロック信号を受信するＩＯセル１２１、およびデータＩＯセル１０１のうちの１つのみが明示されている。デバイス上のコア回路網もフリップフロップ１４５ならびにドライバ１４１および１４３の関連要素に単純化され、他の要素は雲１４７によって表されている。

デバイスからホストへのＳＤＲデータ転送において、クロック信号はホストからパッド１２３において受信され、ドライバ１２７を通じてレベルシフタ１２９に転送され、そこで、ＩＯ電圧レンジからコア電圧領域にシフトされる。次に、レベルシフトされたクロックはドライバ１４１および１４３によってフリップフロップ１４５に転送される。クリティカルパスは、ホストデバイスに出力されるべきデータを包含するフリップフロップ１４５を含み、このデータは他の回路要素（１４７によって表される）を越えた後、セル１０１に供給される。次に、データは、レベルシフタ１１１によってＩＯ電圧領域にレベルシフトされ、ドライバ１０５によってパッド１０３に送られ、そこでホストにデータを出力することができる。

図４に、ＤＤＲインターフェイスを実装するための典型的な回路が示されている。この図は、図３に関して説明したのと同様に単純化されている。ＩＯセル２０１および２２１は図３における対応する要素とほとんど同じであり、それらの構成要素はそれに対応して符号が付けられている。コア回路網は、ダブルデータレート信号を形成し、その信号をＩＯセル２０１に供給するように改変されている。レベルシフトされたクロック信号はなおもドライバ２４１および２４３を通じてフリップフロップ２４５に供給されるが、フリップフロップ２４５は、今度はフリップフロップ２６１および２６３に信号を送る。ここでは、任意の介在回路網が２５７および２５５において概略的に表されている。フリップフロップ２６１および２６３は、（レベルシフトされた）クロック信号および反転されたクロック信号を（ドライバ２５１およびドライバ／インバータ２５３を通じて）それぞれ受信し、半サイクル位相がずれた（シングルデータレート）データストリームをマルチプレクサ２６５に提供する。次に、レベルシフトされたクロック信号は、任意の介在回路網を通じてデータ出力ＩＯセル２０１に供給される結合ダブルデータレート信号を形成するために、マルチプレクサ２６５によって選択信号として用いられる。

図４の回路のクリティカルパスはクロック受信ＩＯセル２２１を通る。次に、ＩＯ電圧からコア電圧にレベルシフトされる。クロック信号はマルチプレクサ２６５への選択入力として用いられ、その出力はデータ送信ＩＯセル２０１に送られる。次に、データ出力はそこでレベルシフトされてＩＯ電圧に戻され、ホストデバイスに送られる。その結果、図４の構成および同様に図３のものは、ＡＳＩＣデバイスの内部で著しい遅延を蒙る場合があり、それがシステムの全タイミングバジェットに影響を及ぼす。これに対処するために、出力ＩＯセルのためのドライブ強度を高めることが可能である場合があるが、これは、ホストデバイスによって見られるオーバーシュートおよびアンダーシュートの量を増大させることになり、機能不全を生じさせる可能性がある。

ここで提示される例示的な実施形態はマルチプレクサロジックをコアロジックから出してＩＯセル自身の中に入れる。図４と比較して、この方式は、入力ＩＯ（クロック）および出力ＩＯ（データ）内の両レベルシフタに関連付けられる遅延を除去する。この論理パスは非常に高速にもなる。これは、ＩＯセルは互いに極近接して配置されてよいので、信号ルーティングに関連する遅延をより容易に最小化することができるのと、信号が接合点によって接続可能となるためである。

図５を参照すると、例示的な実施形態のブロック図を示している。前に説明したのと同様に、説明に特に関連する要素のみが示され、提示を簡略化するために、他のものは表示されていない。この新しい回路は、変更されたＤＡＴＡＩＯセル３０１から成る。この場合も前と同様に、実際のデバイスはこのようなセルをいくつか含んでよいが、単一のセルのみが明示されている。このセルは２つのデータ入力、Ｉ０（ＣＬＯＣＫが論理０のときに出力されるべきデータを表す）およびＩ１（ＣＬＯＣＫが論理１のときに出力されるべきデータを表す）を包含する。これは、単一のデータ入力のみを含む、前の図４の従来のセル２０１と対照的である。Ｉ０およびＩ１は、ＣＬＫ＿ＨＶ、ＩＯ電圧領域内のＣＬＯＣＫ信号により直接、ＤＡＴＡパッド３０３に接続されるＣＬＯＣＫの変化より前にコアロジックによって提供される。従って、この回路のためのクリティカルパスはＩＯ電圧領域内に完全に包含され、コアロジックまたはレベルシフタに関連付けられる遅延はいずれも除去される。この実施形態では、テストモードまたは他の非ＤＤＲＩＯ機能を可能にするべくＩ０とＩ１との間の切り替えを無効にするために別の信号ＣＬＫ＿ＥＮも提供される。

図５についてより詳細に考えると、インターフェイスはＩＯセル３２１のパッド３２３においてホストからクロック信号を受信する。次に、クロック信号はドライバ３２５を通じてレベルシフタ３３１に送られ、さらにデバイスのコアロジックに送られる。ＩＯセル３２１は、出力機能を可能にするためにレベルシフタ３２９およびドライバ３２７も含む。ＩＯセル３２１は、ＩＯ電圧レンジ内の（レベルシフトされていない）クロック信号であって、それをコア電圧領域のレベルシフトされたクロックと区別するためにここではＣＬＫ＿ＨＶと標識されているクロック信号がセル３０１のようなデータＩＯセルに供給されるという点で、図４の対応するセル２２１と異なる。この場合もまた、図３および図４におけるのと同様にコアロジックは概略的に表されている。レベルシフトされたクロック信号はドライバ３４１および３４３を通過してフリップフロップ３４５に至り、次いでそれは３６７および３６５の雲によって表される種々の要素であって、それらのそれぞれのデータストリームをフリップフロップ３７３および３７１に供給する要素をクロック制御する。フリップフロップ３７３および３７１はそれぞれ、ドライバ回路３６３と、反転された形で、ドライバ／インバータ３６１とから（レベルシフトされた）クロック信号を供給され、次いで、それらは任意の介在回路網（雲３７７、３７５によって表示）を通じてＩＯセル３０１にデータ信号Ｉ０およびＩ１を提供する。この場合も前と同様に、データストリームＩ０およびＩ１の対はなおもコア電圧領域内でセル３０１に達することを除いては、コアロジックの細部はここでは特に重要ではない。他のデータ出力セルがある場合には、それらを同様に構成することができる。

ＩＯセル３０１は、今度はＩ０およびＩ１の両方を受信し、レベルシフタ３１５および３１７内でそれらを個々にレベルシフトする。Ｉ０およびＩ１は、今度はＩＯ電圧領域内で、今度はマルチプレクサ３０９に供給される。このとき、クロック信号ＣＬＫ＿ＨＶはマルチプレクサ３０９によって、次いでドライバ３０７を通じてパッド３０３に供給されるＤＤＲデータ信号を形成するための選択信号として用いられる。コアロジックはクロックイネーブル信号ＣＬＫ＿ＥＮを供給することもできる。この信号を、レベルシフタ３１９内でレベルシフトした後、テストモードまたは他の非ＤＤＲＩＯ機能を可能にするべくＩ０とＩ１との間の切り替えを無効にするために用いることができる。この実施形態では、これは、ゲート３１１内で、レベルシフトされたＣＬＫ＿ＥＮとＣＬＫ＿ＨＶとの論理積を、それをマルチプレクサ３０９に供給する前にとることによってなされる。この信号をＣＬＯＣＫ受信セル３２１に供給し、ＡＮＤゲート３１１または代替の要素をＩＯセル３２１に移動させること等、ＣＬＫ＿ＥＮ信号および関連するロジックのための他の構成を用いることもできる。（ＩＯセル３０１はデータ入力用のドライバ３０５およびレベルシフタ３１３を有するようにも示されているが、他の図に示されていない回路要素とともに、ここでは説明しない。）

この構成の下では、この回路のためのクリティカルパスはパッド３２３からドライバ３２５およびゲート３１１を通じてＭＵＸ３０９に至り、次いで、ドライバ３０７を通じてパッド３０３に至る。その結果、クリティカルパスはＩＯ電圧領域内に完全に包含される。図４の構成の下でコアロジックまたはレベルシフタに関連付けられる遅延は除去される。同様に、論理パスは非常に高速になる傾向をもつことになる。これは、ＩＯセルは通例、互いに極近接して配置され、信号ルーティングに関連する遅延を最小化するのと、（レベルシフトされていない）クロック信号が接合点によって接続されることを可能にするためである。

図６は、２つのシングルデータレート信号の、単一のダブルデータレート信号への結合を示す。一番上には、クロック信号が示され、その下にデータ信号Ｉ０（データＡ₀、Ｂ₀、Ｃ₀．．．を有する）およびデータ信号Ｉ１（データＡ₁、Ｂ₁、Ｃ₁．．．を有する）が示されている。図に示されているように、これらの信号は半サイクル位相がずれている。ＣＬＯＣＫを選択として用いて、ＤＤＲ信号ＤＡＴＡ［ｎ］は立ち上がりエッジのＩ１データおよび立ち下がりエッジ上のＩ０データで形成される。図５において、これは、ＭＵＸ３０９が入力ＣＬＯＣＫのレベルシフトされていないバージョンＣＬＫ＿ＨＶを用いることによって達成される。

例示的な実施形態はＤＤＲインターフェイスにおける使用のためのものであるが、この方式を、シングルデータレート（ＳＤＲ）インターフェイスの速度を同様に上げるために用いることもできる。この「疑似ＤＤＲ」方式では、回路図はＤＤＲのためのものと同じである。ただし、制御ロジックは、出力データが半クロックサイクル早く用意され、全クロックサイクルの間、出力フリップフロップ（Ｉ０およびＩ１のＩＯ入力にそれぞれ接続する３７３および３７１）の各々の中に保持されるように変更されている。こうすることによって、クリティカルパスは普通のＤＤＲ方式におけるのと同じ単一のゲートおよびマルチプレクサ（すべて同じ電圧領域内）に縮減され、それによりＳＤＲプロトコルのタイミングを向上させる。ここで、マルチプレクサへのＣＬＫ＿ＥＮはこの疑似ＤＤＲ動作のために論理１に設定される。それにもかかわらず、ホスト側からはＳＤＲプロトコルとして見られる。ＣＬＫ＿ＥＮ信号の使用は非ＤＤＲホストとの完全な適合性を可能にすることもできることに留意するべきである。

図６に戻ると、この図の波形を、図５の回路を用いる「疑似ＤＤＲ」モードの例を示すために用いることもできる。この場合には、データはＩ０およびＩ１の両方のＩＯ入力上の全クロックサイクルに提供され、この入力は今度は同等のデータ内容を有するが、Ｉ１データは半サイクル進んでいるため、添え字は無視することができる（すなわち、Ａ₀ ＝Ａ₁ 、Ｂ₀ ＝Ｂ₁ 等）。ＩＯはサイクルの途中でＩ０とＩ１との間で切り替わることになるが、同じデータが所与のクロックサイクルの高部および低部の両方の上で用いられるため、ホストデバイスには規格ＳＤＲの信号発信のように見える。

その結果、内部クロックツリー（およびグルーロジック）レイテンシーがクリティカルタイミングパスから効果的に除去されるので、先に提示された回路網および対応する技法は非ソースシンクロナスインターフェイスプロトコルにおける読み出しサイクルのためのクリティカルタイミングパスを縮減することができる。非ソースシンクロナスホストモードでは、この追加的なタイミングバジェットをＩＯ伝播遅延（送受信ソースインピーダンスの増大）に割り当てることができ、それがチャンネル信号品位の性能を向上させる働きをすることができる。

本発明の前述した詳細な説明は例証および説明の目的のために提示されているが、それは、網羅的であるように意図されているのではないし、または本発明を開示されているものと寸分たがわない形態に限定するように意図されているのでもない。前述した教示を踏まえると、多くの変更および変形が可能である。前述した実施形態は、本発明の原理およびその実際的な適用を最もうまく説明し、それにより他の当業者が、本発明を種々の実施形態で、かつ計画している特定の使用に適した種々の変更を施して、最もうまく利用することを可能とするために選ばれている。本発明の範囲は、本願明細書に添付されている特許請求の範囲によって定義することが意図されている。

Claims

第１のデバイスが第２のデバイスと電気的に接続するインターフェイス回路であって、
前記第１および第２のデバイスの間で転送される電気信号は第１の電圧レンジのものであり、前記第１のデバイスのコア動作電圧は異なる第２のレンジのものであり、
前記第１および第２のデバイスの間の信号の転送用のパッドを各々有し、かつ第１および第２の電圧レンジの間で信号を変換する１つ以上のレベルシフト回路を各々有する複数の入出力セルを備え、
前記複数の入出力セルは、
第１の入出力セルであって、それにより前記第１のデバイスは、前記第２のデバイスへのデータ転送のためにその第２のデバイスに動作可能に接続されると、それぞれのパッドを介して前記第２のデバイスから第１の電圧レンジのクロック信号を受信し、クロック信号を第２の電圧レンジにレベルシフトし、レベルシフトされたクロック信号を前記第１のデバイスのコア処理回路網に供給するものである第１の入出力セルと、
前記第１のデバイスのコア処理回路網から第２の電圧レンジの対応する第１および第２のデータ信号対を受信し、そのデータ信号対を第１の電圧レンジにレベルシフトし、前記第２のデバイスに動作可能に接続されると、レベルシフトされたデータ信号をその第２のデバイスに供給するために各々接続された１つ以上の第２の入出力セルと、を含み、
各第２の入出力セルは、対応するレベルシフトされたデータ信号対を受信するように接続され、かつ前記第１の入出力セルからレベルシフトされていないクロック信号を受信するように前記第１の入出力セルに接続される多重化回路であって、前記クロック信号を選択信号として用いて、結合された対応するレベルシフトされたデータ信号対から形成されるダブルデータレート信号を生成し、またダブルデータレート信号を前記第２の入出力セルの出力パッドに供給するようにさらに接続される多重化回路を含むインターフェイス回路。
請求項１記載のインターフェイス回路において、
前記インターフェイス回路は、前記第１のデバイスからクロックイネーブル信号を受信するように接続され、
前記クロックイネーブル信号がアサートされると、前記多重化回路は、ダブルデータレート信号を生成するインターフェイス回路。
請求項１記載のインターフェイス回路において、
前記インターフェイス回路は、複数の第２の入出力セルを有するインターフェイス回路。
請求項１記載のインターフェイス回路において、
前記第２の入出力セルの各々はドライバをさらに含み、それにより前記多重化回路は、ダブルデータレート信号を前記第２の入出力セルの出力パッドに供給するように接続されるインターフェイス回路。
請求項１記載のインターフェイス回路において、
前記第１のデバイスはその上に前記インターフェイス回路が形成されるメモリコントローラ回路であり、前記第２のデバイスはホストであるインターフェイス回路。
請求項５記載のインターフェイス回路において、
前記メモリコントローラ回路は、複数の外部電気接点を有するハウジング内に封入されたメモリデバイスのためのコントローラであり、前記パッドは、前記ホストとの電気通信のために前記ホストに取り外し可能に接続されると、複数の外部電気接点に接続されるインターフェイス回路。
請求項１記載のインターフェイス回路において、
前記第１のデバイスから受信された通りのデータ信号対のうちの１つの第１および第２のデータ信号は、半サイクルだけずれた同じデータ内容を有し、それにより結合されたデータ信号はシングルデータレート信号の同等物を形成するインターフェイス回路。
第１のデバイスが電気的に接続される第２のデバイスに前記第１のデバイスからデータを転送する方法であって、前記第１および第２のデバイスの間で転送される電気信号は第１の電圧レンジのものであり、前記第１のデバイス上のコア動作電圧は異なる第２の電圧レンジのものである方法において、
前記第１のデバイスのためのインターフェイス回路の第１の入出力パッドにおいて前記第２のデバイスから第１の電圧レンジのクロック信号を受信するステップと、
クロック信号を前記インターフェイス回路上の多重化回路に提供するステップと、
クロック信号を前記インターフェイス回路上で第２の電圧レンジに変換するステップと、
変換されたクロック信号を前記第１のデバイスの論理回路網に提供するステップと、
変換されたクロック信号によってクロック制御される論理回路網から送信される、第２の電圧レンジの第１および第２のデータ信号を前記インターフェイス回路において受信するステップと、
第１および第２のデータ信号を前記インターフェイス回路上で第１の電圧レンジに変換するステップと、
変換された第１および第２のデータを、第１の電圧レンジにおけるクロック信号を選択信号として用いる前記多重化回路によってダブルデータレート信号に結合するステップと、
前記第２のデバイスに前記インターフェイス回路上の第２の入出力パッドからダブルデータレート信号を提供するステップと、
を含む方法。
請求項８記載の方法において、
前記第１のデバイスからクロックイネーブル信号を受信するステップをさらに含み、
前記多重化回路は、前記クロックイネーブル信号がアサートされるのに応答してダブルデータレート信号を生成する方法。
請求項８記載の方法において、
前記第１のデバイスはその上に前記インターフェイス回路が形成されるメモリコントローラ回路であり、前記第２のデバイスはホストである方法。
請求項１０記載の方法において、
前記メモリコントローラ回路は、複数の外部電気接点を有するハウジング内に封入されたメモリデバイスのためのコントローラであり、前記パッドは、前記ホストとの電気通信のために前記ホストに取り外し可能に接続されると、複数の外部電気接点に接続される方法。
請求項８記載の方法において、
受信された通りの第１および第２のデータ信号は、半サイクルだけずれた同じデータ内容を有し、それにより結合されたデータ信号はシングルデータレート信号の同等物を形成する方法。