CN116594933A - 跨电源域信息传递电路及其控制方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 32
- 238000012546 transfer Methods 0.000 title claims abstract description 26
- 230000002093 peripheral effect Effects 0.000 claims description 40
- 238000002955 isolation Methods 0.000 claims description 12
- 230000003139 buffering effect Effects 0.000 claims description 5
- 101000622137 Homo sapiens P-selectin Proteins 0.000 description 11
- 102100023472 P-selectin Human genes 0.000 description 11
- 230000005540 biological transmission Effects 0.000 description 8
- 230000003068 static effect Effects 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000004458 analytical method Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 3
- 238000012300 Sequence Analysis Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4286—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a handshaking protocol, e.g. RS232C link
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4295—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using an embedded synchronisation
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
本发明公开了一种跨电源域信息传递电路及其控制方法，跨电源域信息传递电路工作于第一电源域的控制单元，控制单元包括：处理器、分频逻辑模块以及握手反压控制模块。握手反压控制模块基于总线协议和片选信号产生握手信号至处理器，分频逻辑模块基于分频比信号产生第一控制信号，握手反压控制模块基于第一控制信号控制握手信号结束的时间。根据本发明的跨电源域信息传递电路及其控制方法，在写入数据信号、地址信号与目标时钟信号之间，以及读入数据信号与第一时钟信号之间预留了充足的建立时间和保持时间的余量，降低了中后端时序收敛的难度。
Description
技术领域
本发明是关于跨电源域接口领域，特别是关于一种跨电源域信息传递电路及其控制方法。
背景技术
在MCU以及其他复杂SOC芯片中，多电源域设计是一种常见的低功耗设计方法。多电源域的设计中，经常会出现主控单元工作在一个电源域，而某些外设单元工作在另一个电源域的情况。这些外设单元需要的配置信息(如工作模式控制信号、使能信号)需要从主控单元所在的电源域传递到外设单元所在的电源域，同时主控单元还需要回读这些配置信息，所以配置信息也存在从外设单元所在的电源域到主控单元所在的电源域的通路。
大多数情况下，主控单元所在的电源域和外设单元所在的电源域内部的时钟不同步，两个电源域之间的物理距离不确定，且两个电源域之间连接的电平转换器(LevelShifter)和隔离器(Isolation)在两侧电压相差较多时很难传递高速时钟，所以一般都会设计专门的跨域接口来确保配置信息传输路径上的时序，保证数据传输的可靠性。
跨域配置信息传输的接口大多采用异步传输的方式实现，用的较多的是用握手方式，不过握手方案有如下不足：
(1)处理器通过总线写入另一电源域的寄存器，握手的过程需要反压总线，如果寄存器所在电源域的时钟频率很低，则会长时间拖住总线，处理器无法进行其他工作；
(2)由于握手信号在两个电源域都需要同步，结构较复杂；
(3)由于是异步设计，跨域传输的数据采集时间(timing)无法通过静态时序分析工具直观报出来，只能通过最大延时(max delay)约束和后仿来间接检查，可靠性偏弱；
(4)写数据和读数据之间没有预留充足的建立时间和保持时间余量，提高了中后端时序收敛的难度。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种跨电源域信息传递电路及其控制方法，其能够解决在握手过程中长时间拖住总线、同步两个电源域的电路结构复杂、数据采集时间无法通过静态时序分析工具直观报出来、写数据和读数据之间没有预留充足的建立时间和保持时间余量的问题。
为实现上述目的，本发明的实施例提供了一种跨电源域信息传递电路，包括：工作于第一电源域的控制单元，所述控制单元包括：
处理器，用于基于总线协议输出第一时钟信号和片选信号，并基于目标时钟信号输出分频比信号；
分频逻辑模块，用于基于分频比信号对第一时钟信号进行分频而输出目标时钟信号；以及
握手反压控制模块，用于基于总线协议和片选信号产生握手信号至处理器，同时，所述分频逻辑模块基于分频比信号产生第一控制信号，所述握手反压控制模块基于第一控制信号控制握手信号结束的时间。
在本发明的一个或多个实施例中，所述传递电路还包括工作于第二电源域的外设单元，所述外设单元基于目标时钟信号写入控制单元产生的数据信号。
在本发明的一个或多个实施例中，所述控制单元还包括数据缓存器，所述分频逻辑模块基于分频比信号产生第二控制信号，所述数据缓冲器用于缓存外设单元产生的数据信号并基于第二控制信号将外设单元产生的数据信号读入处理器。
在本发明的一个或多个实施例中，所述外设单元包括地址译码逻辑电路、寄存器和数据选择电路，所述地址译码逻辑电路用于将处理器输出的地址总线信号译码成选择信号，所述数据选择电路用于基于选择信号对寄存器进行选择并输出数据信号以回传至处理器。
在本发明的一个或多个实施例中，所述外设单元还包括地址译码逻辑电路、寄存器、数据选择电路和数据缓存器，所述地址译码逻辑电路用于将处理器输出的总线地址信号译码成选择信号，所述数据选择电路用于基于选择信号对寄存器进行选择并输出数据信号，所述数据缓存器用于缓存数据选择电路输出的数据信号，并基于目标时钟信号输出的数据信号以回传至处理器。
在本发明的一个或多个实施例中，所述外设单元通过电平转换及隔离模块与控制单元相连。
本发明还公开了一种跨电源域信息传递电路的控制方法，所述传递电路包括工作于第一电源域的控制单元，所述控制单元包括：处理器、分频逻辑模块以及握手反压控制模块；所述控制方法包括：
通过处理器基于总线协议输出第一时钟信号和片选信号，并基于目标时钟信号输出分频比信号；
通过分频逻辑模块基于分频比信号对第一时钟信号进行分频而输出目标时钟信号；
通过握手反压控制模块基于总线协议和片选信号产生握手信号至处理器；
通过分频逻辑模块基于分频比信号产生第一控制信号；
通过握手反压控制模块基于第一控制信号控制握手信号结束的时间。
在本发明的一个或多个实施例中，所述传递电路还包括工作于第二电源域的外设单元，所述控制方法还包括：通过外设单元基于目标时钟信号写入控制单元产生的数据信号。
在本发明的一个或多个实施例中，所述控制单元还包括数据缓存器，所述控制方法还包括：通过数据缓存器缓存外设单元产生的数据信号并基于第二控制信号将外设单元产生的数据信号读入处理器。
在本发明的一个或多个实施例中，所述外设单元包括：地址译码逻辑电路、寄存器和数据选择电路；所述控制方法还包括：通过地址译码逻辑电路将处理器输出的地址总线信号译码成选择信号，通过数据选择电路基于选择信号对寄存器进行选择并输出数据信号以回传至处理器
在本发明的一个或多个实施例中，所述外设单元包括：地址译码逻辑电路、寄存器、数据选择电路和数据缓存器；所述控制方法还包括：通过地址译码逻辑电路将处理器输出的总线地址信号译码成选择信号，通过数据选择电路基于选择信号对寄存器进行选择并输出数据信号，通过数据缓存器缓存数据选择电路输出的数据信号，并基于目标时钟信号输出的数据信号以回传至处理器。
与现有技术相比，根据本发明实施例的跨电源域信息传递电路及其控制方法，跨电源域信息传递电路是一种同步电路，静态分析工具可以直接检查接口路径的时序，可靠性更高；同时节省了跨域接口的同步逻辑，结构简单。
本发明的跨电源域信息传递电路通过握手反压控制模块基于总线协议和片选信号产生握手信号至处理器，通过分频逻辑模块基于分频比信号产生第一控制信号，通过握手反压控制模块基于第一控制信号控制握手信号结束的时间，从而设置握手信号产生的时间，实现与第二电源域的时钟信号解耦，从而不管其频率高低，都可以快速的实现配置信息的读写，及时释放总线和处理器。
本发明的跨电源域信息传递电路支持跨域时钟信号的频率可配置，解决不同电源域之间的电平转换及隔离模块支持的最高频率不同的需求，提高灵活性。
本发明的跨电源域信息传递电路在写入数据信号、地址信号与目标时钟信号之间，以及读入数据信号与第一时钟信号之间预留了充足的建立时间和保持时间的余量，降低了中后端时序收敛的难度。
附图说明
图1是根据本发明一实施例的跨电源域信息传递电路的电路原理图。
图2是根据本发明一实施例的跨电源域信息传递电路的控制方法的流程图。
图3是根据本发明一实施例的跨电源域信息传递电路的写配置信息的波形图。
图4是根据本发明一实施例的跨电源域信息传递电路的读配置信息的波形图。
具体实施方式
下面结合附图，对本发明的具体实施例进行详细描述，但应当理解本发明的保护范围并不受具体实施例的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
说明书中的“耦接”或“连接”或“相连”既包含直接连接，也包含间接连接。间接连接为通过中间媒介进行的连接，如通过电传导媒介进行的连接，其可具有寄生电感或寄生电容；间接连接还可包括在实现相同或相似功能目的的基础上通过其他有源器件或无源器件的连接，如通过开关、跟随电路等电路或部件的连接。另外，在本发明中，例如“第一”、“第二”之类的词语主要用于区分一个技术特征与另一个技术特征，而并不一定要求或暗示这些技术特征之间存在某种实际的关系、数量或者顺序。
实施例1
如图1所示，一种跨电源域信息传递电路，包括：工作于第一电源域的控制单元10和工作于第二电源域的外设单元20，控制单元10和外设单元20之间通过电平转换及隔离模块30与控制单元10相连，电平转换及隔离模块30包括相连的电平转换器和隔离器。第一电源域和第二电源域分别为高电压域和低电压域。
其中，控制单元10包括：处理器CPU、分频逻辑模块div_cnt以及握手反压控制模块11。处理器CPU与分频逻辑模块div_cnt和握手反压控制模块11相连，分频逻辑模块div_cnt和握手反压控制模块11相连。
处理器CPU基于总线协议输出第一时钟信号PCLK和片选信号PSEL，第一时钟信号PCLK为总线时钟。处理器CPU还输出写信号PWRITE、使能信号PENABLE、写数据信号PDC_WDATA和总线地址信号PDC_ADDR，使能信号PENABLE和片选信号PSEL输送至分频逻辑模块div_cnt和握手反压控制模块11，写信号PWRITE输送至分频逻辑模块div_cnt。一实施例中，总线协议为APB总线或者AHB总线等其他常用的片内总线。
同时，处理器CPU基于目标时钟信号PDC_CLK输出分频比信号div_num。处理器CPU可以根据电平转换及隔离模块30支持的最高频率对分频比信号div_num进行相应调整从而调整目标时钟信号PDC_CLK。
分频逻辑模块div_cnt基于分频比信号div_num对第一时钟信号PCLK进行分频而输出目标时钟信号PDC_CLK。目标时钟信号PDC_CLK经电平转换及隔离模块30输送至外设单元20。
握手反压控制模块11基于总线协议和片选信号PSEL产生握手信号PREADY至处理器CPU。同时，分频逻辑模块div_cnt基于分频比信号div_num产生第一控制信号pready_en，握手反压控制模块11基于第一控制信号pready_en控制握手信号PREADY结束的时间。
外设单元20基于目标时钟信号PDC_CLK写入控制单元10产生的数据信号，具体的，外设单元20基于目标时钟信号PDC_CLK将写数据信号PDC_WDATA发出的数据信号写入总线地址信号PDC_ADDR发出的地址信号内。
一实施例中，控制单元10还包括数据缓存器RDATA BUFFER。分频逻辑模块div_cnt基于分频比信号div_num产生第二控制信号latch_en，数据缓冲器用于缓存外设单元20产生的数据信号并基于第二控制信号latch_en将外设单元20产生的数据信号读入处理器CPU。在一实施例中，数据缓存器RDATA BUFFER为D触发器。
外设单元20包括地址译码逻辑电路21、寄存器22和数据选择电路23。一实施例中，寄存器22设置有多个。地址译码逻辑电路21通过对应的电平转换及隔离模块30接收总线地址信号PDC_ADDR，地址译码逻辑电路21与各寄存器22相连，各寄存器22同时通过对应的电平转换及隔离模块30接收目标时钟信号PDC_CLK以及写数据信号PDC_WDATA。一实施例中，各寄存器22接收目标时钟信号PDC_CLK并将写数据信号PDC_WDATA发出的数据分别对应写入与各总线地址信号PDC_ADDR发出的与地址信号相对应的寄存器22内。
地址译码逻辑电路21用于将处理器CPU输出的地址总线信号PDC_ADDR译码成多个选择信号，各选择信号对应各寄存器22。各寄存器22同时与数据选择电路23相连，数据选择电路23用于基于选择信号对寄存器22进行选择并输出对应的数据信号以回传至处理器CPU，一实施例中，数据选择电路23输出的数据信号通过电平转换及隔离模块30输送至数据缓存器RDATA BUFFER，数据缓存器RDATA BUFFER在第二控制信号latch_en的控制下，将数据信号传输至处理器CPU。
一实施例中，在进行综合、后端、静态时序分析时，约束文件中需要将目标时钟信号PDC_CLK和第一时钟信号PCLK(总线时钟)约束到同一个时钟组clock group，确保二者为同步时钟，静态分析工具可以检查到跨电源域接口的数据采集timing。
另外，在进行综合、后端、静态时序分析时，约束文件中需要将处理器输出的总线地址信号PDC_ADDR、写数据信号PDC_WDATA以及读数据信号PDC_RDATA根据分频比信号div_num设置正确的multicycle_path(多周期路径)约束。
如图2所示，基于上述跨电源域信息传递电路，本发明还公开了跨电源域信息传递电路的控制方法包括：
通过处理器CPU基于总线协议输出第一时钟信号PCLK和片选信号PSEL，并基于目标时钟信号PDC_CLK输出分频比信号div_num。
通过分频逻辑模块div_cnt基于分频比信号div_num对第一时钟信号PCLK进行分频而输出目标时钟信号PDC_CLK。
通过握手反压控制模块11基于总线协议和片选信号PSEL产生握手信号PREADY至处理器CPU。
通过分频逻辑模块div_cnt基于分频比信号div_num产生第一控制信号pready_en。
通过握手反压控制模块11基于第一控制信号pready_en控制握手信号PREADY结束的时间，握手信号PREADY结束时相当于通知处理器CPU数据信息以及采集传输完毕。
通过外设单元20基于目标时钟信号PDC_CLK写入控制单元10产生的数据信号。
通过数据缓存器RDATA BUFFER缓存外设单元20产生的数据信号并基于第二控制信号latch_en将外设单元20产生的数据信号读入处理器CPU。
通过地址译码逻辑电路21将处理器CPU输出的地址总线信号译码成选择信号，通过数据选择电路23基于选择信号对寄存器22进行选择并输出数据信号以回传至处理器CPU。
如图3所示，以分频比信号div_num为2为例进行跨电源域信息传递中写配置信息的信息传递说明。
依据APB总线协议，处理器CUP产生的片选信号PSEL和写信号PWRITE会同时跳转为高电平，并且总线地址信号PADDR产生地址信号Addr0，写数据信号PWDATA产生数据信号wdata0。
因为总线地址信号PDC_WDATA和总线地址信号PDC_ADDR均为透明传输，所以总线地址信号PDC_WDATA和总线地址信号PDC_ADDR同时发出数据信号wdata0和地址信号Addr0。
依据APB总线协议，在片选信号PSEL和写信号PWRITE跳转为高电平之后，且第一时钟信号PCLK过了一个周期，使能信号PENABLE跳转为高电平，握手反压控制模块11产生的握手信号PREADY跳转为低电平，同时分频逻辑模块div_cnt开始计数。
分频逻辑模块div_cnt的计数值变为1时，目标时钟信号PDC_CLK跳转为高电平，在目标时钟信号PDC_CLK的上升沿时会将数据信号wdata0写入地址为Addr0的寄存器22中。如图3所示，在目标时钟信号PDC_CLK的上升沿之前(相当于在第一时钟信号PCLK的两个周期内)，数据信号wdata0和地址信号Addr0进行了建立，在目标时钟信号PDC_CLK的上升沿之后(相当于在第一时钟信号PCLK的三个周期内)，数据信号wdata0和地址信号Addr0进行保持。数据信号wdata0和地址信号Addr0的建立和保持的时间由分频比信号div_num对第一时钟信号PCLK分频产生的目标时钟信号PDC_CLK(上升沿)的决定，从而保证足够的建立时间和保持时间。在其他实施例中，数据信号wdata0和地址信号Addr0的建立和保持的时间可以根据需要通过设置分频比信号div_num进行分配，并不仅限于本实施例中所举的例子。
分频逻辑模块div_cnt的计数值变为2时，分频逻辑模块div_cnt产生的第一控制信号pready_en跳转为高电平。
第一控制信号pready_en跳转为高电平之后的第一时钟信号PCLK下一周期会置位握手信号PREADY(即拉高握手信号PREADY)，同时清零分频逻辑模块div_cnt的计数值。
然后在第一时钟信号PCLK的下一周期写配置信息操作完成，片选信号PSEL、写信号PWRITE、使能信号PENABLE均跳转为低电平。
在写配置信息过程中，分频逻辑模块div_cnt产生的第二控制信号latch_en全程为低电平。
如图4所示，以分频比信号div_num为2为例进行跨电源域信息传递中读配置信息的信息传递说明。
依据APB总线协议，处理器CPU产生的片选信号PSEL跳转为高电平，同时处理器CPU产生的总线地址信号PADDR发出地址信号Addr1。
因为总线地址信号PDC_ADDR为透明传输，所以总线地址信号PDC_ADDR也同时发出地址信号Addr1。
在地址译码逻辑电路21接收总线地址信号PDC_ADDR的地址信号Addr1后，数据选择电路23输出读数据信号PDC_RDATA中与地址信号Addr1对应的数据信号Rdata1，该数据信号Rdata1即为与地址信号Addr1对应的寄存器22内的数据。
依据APB总线协议，在片选信号PSEL跳转为高电平且对应的在第一时钟信号PCLK的下一周期，使能信号PENABLE跳转为高电平，并且握手信号PREADY跳转为低电平，同时分频逻辑模块div_cnt开始计数。
分频逻辑模块div_cnt的计数值变为2时，分频逻辑模块div_cnt产生的第一控制信号pready_en和第二控制信号latch_en均跳转为高电平。
在第一控制信号pready_en跳转为高电平后对应的第一时钟信号PCLK的下一周期，第一控制信号pready_en跳转为低电平，此时握手反压控制模块11产生的握手信号PREADY跳转为低电平，同时分频逻辑模块div_cnt的计数值被清零。
在第二控制信号latch_en跳转为高电平后对应的第一时钟信号PCLK的下一周期，第二控制信号latch_en跳转为低电平，读信号PRDATA输出数据信号Rdata1至处理器CPU。在读配置信息过程中，在第二控制信号latch_en下降沿时输出数据信号Rdata1，在输出数据信号Rdata1之前为数据信号Rdata1和地址信号Addr1的建立时间，该建立时间为对应的第一时钟信号PCLK的四个周期，输出数据信号Rdata1之后为数据信号Rdata1和地址信号Addr1的保持时间，该保持时间为对应的第一时钟信号PCLK的一个周期。在其他实施例中，数据信号Rdata1和地址信号Addr1的建立时间和保持时间对应第一时钟信号PCLK的周期数可以根据需要进行设定，即可以通过控制第二控制信号latch_en从高电平跳转至低电平的时序来控制。
至此，在处理器CPU接收到数据信号Rdata1之后，读操作完成，片选信号PSEL和使能信号PENABLE均拉低。
目标时钟信号PDC_CLK在读配置信息的过程中保持为低电平。
实施例2
基于实施例1，在本实施例中，地址译码逻辑电路21设置于外设单元20内。即本实施例和实施例1的主要区别在于，数据缓存器RDATA BUFFER位于外设单元20所在的第二电源域。当然，数据缓存器RDATA BUFFER可以不划分在外设单元20内。
此时，地址译码逻辑电路21用于将处理器CPU输出的总线地址信号译码成选择信号。数据选择电路23用于基于选择信号对寄存器22进行选择并输出数据信号。数据缓存器RDATA BUFFER用于缓存数据选择电路23输出的数据信号，并基于目标时钟信号PDC_CLK输出的数据信号以回传至处理器CPU，即基于目标时钟信号PDC_CLK将数据信号Rdata1回传至处理器CPU。
在本实施例中，存在目标时钟信号PDC_CLK(即目标时钟信号PDC_CLK存在高、低电平的翻转)以控制数据缓存器RDATA BUFFER。
本实施例还公开了一种跨电源域信息传递电路的控制方法，由于数据缓存器RDATA BUFFER所处的电源域不同，所以控制方法也有所不同，具体不同在于：
通过地址译码逻辑电路21将处理器CPU输出的总线地址信号译码成选择信号，通过数据选择电路23基于选择信号对寄存器22进行选择并输出数据信号，通过数据缓存器RDATA BUFFER缓存数据选择电路23输出的数据信号，并基于目标时钟信号PDC_CLK输出的数据信号以回传至处理器CPU。
在读配置信息过程中，数据缓存器RDATA BUFFER会在目标时钟信号PDC_CLK产生跳变(从高电平跳转为低电平或者从低电平跳转为高电平)时将数据信号Rdata1经对应的电平转换及隔离模块30传输至处理器CPU。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化，本发明可以以其它形式、结构、布置、比例，以及用其它组件、材料和部件来实现。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员在不脱离本发明范围和精神的情况下能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。
Claims (11)
1.一种跨电源域信息传递电路，其特征在于，包括：工作于第一电源域的控制单元，所述控制单元包括：
处理器，用于基于总线协议输出第一时钟信号和片选信号，并基于目标时钟信号输出分频比信号；
分频逻辑模块，用于基于分频比信号对第一时钟信号进行分频而输出目标时钟信号；以及
握手反压控制模块，用于基于总线协议和片选信号产生握手信号至处理器，同时，所述分频逻辑模块基于分频比信号产生第一控制信号，所述握手反压控制模块基于第一控制信号控制握手信号结束的时间。
2.如权利要求1所述的跨电源域信息传递电路，其特征在于，所述传递电路还包括工作于第二电源域的外设单元，所述外设单元基于目标时钟信号写入控制单元产生的数据信号。
3.如权利要求2所述的跨电源域信息传递电路，其特征在于，所述控制单元还包括数据缓存器，所述分频逻辑模块基于分频比信号产生第二控制信号，所述数据缓冲器用于缓存外设单元产生的数据信号并基于第二控制信号将外设单元产生的数据信号读入处理器。
4.如权利要求2所述的跨电源域信息传递电路，其特征在于，所述外设单元包括地址译码逻辑电路、寄存器和数据选择电路，所述地址译码逻辑电路用于将处理器输出的地址总线信号译码成选择信号，所述数据选择电路用于基于选择信号对寄存器进行选择并输出数据信号以回传至处理器。
5.如权利要求2所述的跨电源域信息传递电路，其特征在于，所述外设单元还包括地址译码逻辑电路、寄存器、数据选择电路和数据缓存器，所述地址译码逻辑电路用于将处理器输出的总线地址信号译码成选择信号，所述数据选择电路用于基于选择信号对寄存器进行选择并输出数据信号，所述数据缓存器用于缓存数据选择电路输出的数据信号，并基于目标时钟信号输出的数据信号以回传至处理器。
6.如权利要求2所述的跨电源域信息传递电路，其特征在于，所述外设单元通过电平转换及隔离模块与控制单元相连。
7.一种跨电源域信息传递电路的控制方法，其特征在于，所述传递电路包括工作于第一电源域的控制单元，所述控制单元包括：处理器、分频逻辑模块以及握手反压控制模块；所述控制方法包括：
通过处理器基于总线协议输出第一时钟信号和片选信号，并基于目标时钟信号输出分频比信号；
通过分频逻辑模块基于分频比信号对第一时钟信号进行分频而输出目标时钟信号；
通过握手反压控制模块基于总线协议和片选信号产生握手信号至处理器；
通过分频逻辑模块基于分频比信号产生第一控制信号；
通过握手反压控制模块基于第一控制信号控制握手信号结束的时间。
8.如权利要求7所述的跨电源域信息传递电路的控制方法，其特征在于，所述传递电路还包括工作于第二电源域的外设单元，所述控制方法还包括：通过外设单元基于目标时钟信号写入控制单元产生的数据信号。
9.如权利要求8所述的跨电源域信息传递电路的控制方法，其特征在于，所述控制单元还包括数据缓存器，所述控制方法还包括：通过数据缓存器缓存外设单元产生的数据信号并基于第二控制信号将外设单元产生的数据信号读入处理器。
10.如权利要求8所述的跨电源域信息传递电路的控制方法，其特征在于，所述外设单元包括：地址译码逻辑电路、寄存器和数据选择电路；所述控制方法还包括：通过地址译码逻辑电路将处理器输出的地址总线信号译码成选择信号，通过数据选择电路基于选择信号对寄存器进行选择并输出数据信号以回传至处理器。
11.如权利要求8所述的跨电源域信息传递电路的控制方法，其特征在于，所述外设单元包括：地址译码逻辑电路、寄存器、数据选择电路和数据缓存器；所述控制方法还包括：通过地址译码逻辑电路将处理器输出的总线地址信号译码成选择信号，通过数据选择电路基于选择信号对寄存器进行选择并输出数据信号，通过数据缓存器缓存数据选择电路输出的数据信号，并基于目标时钟信号输出的数据信号以回传至处理器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202310547233.2A CN116594933A (zh) | 2023-05-15 | 2023-05-15 | 跨电源域信息传递电路及其控制方法 |
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| CN202310547233.2A CN116594933A (zh) | 2023-05-15 | 2023-05-15 | 跨电源域信息传递电路及其控制方法 |
Publications (1)
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Family
ID=87607532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116594933A (zh) |
-
2023
- 2023-05-15 CN CN202310547233.2A patent/CN116594933A/zh active Pending
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