KR101679462B1 - 넌 소스 동기 인터페이스들에 대한 입력/출력의 향상 - Google Patents

Abstract

코어 회로가 어떤 전압 도메인에서 동작하지만 상이한 전압 도메인에 따른 다른 디바이스(또는 "호스트")와 신호를 교환하는 디바이스의 이용, 및 더블 데이터 레이트(double data rate: DDR) 전송을 이용하여 데이터를 공급하는 이러한 인터페이스의 이용을 위한 인터페이스가 제공된다. 이 상태의 구체적인 예는, 내부 회로가 그 코어 동작 전압들에 대한 어떤 전압 범위를 이용하지만, 상이한 입력/출력 전압 범위를 이용하여 호스트와 신호들을 교환하는 메모리 카드이다. 일반적인 세트의 양태들에 따르면, 인터페이스는 디바이스의 코어 동작 전압 도메인에서 디바이스로부터 데이터 신호들을 수신하고, 이 신호들을 입력/출력 전압 도메인으로 개별적으로 레벨 시프트한 후, 이를 호스트 디바이스로의 전송을 위한 DDR 신호로 결합하며, 여기서 호스트 디바이스로부터의 (넌 레벨 시프트된) 클록 신호를 선택 신호로서 사용하여 DDR 데이터 신호를 형성한다.

Description

넌 소스 동기 인터페이스들에 대한 입력/출력의 향상{ENHANCEMENT OF INPUT/OUTPUT FOR NON SOURCE-SYNCHRONOUS INTERFACES}

본 발명은 일반적으로 전기적 인터페이스들의 분야에 관한 것으로, 보다 구체적으로 넌(non) 소스 동기 인터페이스들에 대한 데이터의 출력에 관한 것이다.

집적회로 디바이스들 사이에서의 데이터 전송을 목적으로 하는 단순형 인터페이스는 호스트에 데이터를 출력하기 위해 슬레이브 디바이스에 의해 사용되는 호스트 디바이스에 의해 제공되는 클록 신호를 종종 포함할 것이다. 특정 예는 호스트에 의한 메모리 카드 또는 다른 메모리 디바이스의 판독 사이클이다. 그 후, 슬레이브로부터 출력되는 데이터의 타이밍은 클록 신호의 도착에 의존한다. 이러한 디바이스들의 성능을 증가시키기 위한 진행중인 프로세스가 존재한다. 더 높은 전송 속도들을 희망하는 경우, 인터페이스 프로토콜을, 클록과 데이터 신호들 양방 모두가 DRAM 디바이스들에서 사용되는 DDR(Double Data Rate) 배열에서와 같은 동일한 디바이스로부터 제공되는 소스 동기 체계(scheme)로 이동시키는 것이 일 접근법이다. 그러나, 이 접근법은 인터페이스에 대한 실질적인 변경들(예컨대, 신호 핀들의 추가)을 발생시킬 수도 있으므로, 많은 디바이스들에서 사용되기에는 실용적이지 않을 수도 있다. 결과적으로, 이러한 인터페이스들에서는 개선의 여지가 존재한다.

본 발명의 목적은 넌 소스 동기 인터페이스들에 대한 입력/출력의 향상을 위한 것이다.

제1 세트의 양태들에 따르면, 인터페이스 회로가 제공된다. 인터페이스 회로는 제2 디바이스와 전자적으로 접속하는 제1 디바이스에 대한 것이며, 여기서 제1 디바이스와 제2 디바이스 사이에서 전송되는 전자 신호들은 제1 전압 범위이고, 제1 디바이스의 코어 동작 전압은 상이한 제2 범위이다. 인터페이스 회로는, 각각이 제1 디바이스와 제2 디바이스 사이에서의 신호들의 전송을 위한 패드를 가지며, 각각이 제1 전압 범위와 제2 전압 범위 사이에서 신호들을 변환하기 위한 하나 이상의 레벨 시프팅 회로들을 갖는 다수의 입력/출력 셀들을 포함한다. 입력/출력 셀들은, 제1 디바이스가 데이터의 전송을 위해 제2 디바이스에 동작가능하게 접속될 때 제2 디바이스로부터 제1 전압 범위의 클록 신호를 각각의 패드를 통해 수신하고, 클록 신호를 제2 전압 범위로 레벨 시프트하며, 레벨 시프트된 클록 신호를 제1 디바이스의 코어 프로세싱 회로에 공급하는 제1 입력/출력 셀을 포함한다. 입력/출력 셀들은 또한 각각이 제1 디바이스의 코어 프로세싱 회로로부터 제2 전압 범위의 제1 데이터 신호와 제2 데이터 신호의 대응 쌍을 수신하도록 접속되고, 데이터 신호들의 쌍을 제1 전압 범위로 레벨 시프트하며, 동작가능하게 접속될 때 제2 디바이스에 레벨 시프트된 데이터 신호들을 공급하는 하나 이상의 제2 입력/출력 셀들을 포함한다. 각각의 제2 입력/출력 셀은, 레벨 시프트된 데이터 신호들의 대응 쌍을 수신하도록 접속되고 넌-레벨 시프트된 클록 신호를 수신하도록 제1 입력/출력 셀에 접속되는 멀티플렉싱 회로를 포함한다. 멀티플렉싱 회로는 클록 신호를 선택 신호로서 사용하여 결합된 레벨 시프트된 데이터 신호들의 대응 쌍으로부터 형성되는 더블 데이터 레이트 신호를 생성하며, 멀티플렉싱 회로는 더블 데이터 레이트 신호를 제2 입력/출력 셀의 출력 패드에 공급하도록 더 접속된다.

다른 양태들에 따르면, 제1 디바이스로부터 전기적으로 접속되는 제2 디바이스로 데이터를 전송하는 방법이 제공되며, 여기서 제1 디바이스와 제2 디바이스 사이에서 전송되는 전기적 신호들은 제1 전압 범위이고, 제1 디바이스 상의 코어 동작 전압은 상이한 제2 전압 범위이다. 방법은 제1 디바이스에 대한 인터페이스 회로의 제1 입력/출력 패드에서 제2 디바이스로부터 제1 전압 범위의 클록 신호를 수신하는 단계를 포함한다. 클록 신호는 인터페이스 회로 상의 멀티플렉싱 회로에 제공된다. 방법은 클록 신호를 인터페이스 회로 상에서 제2 전압 범위로 변환하고, 변환된 클록 신호를 제1 디바이스의 로직 회로에 제공하는 단계; 인터페이스에서 제2 전압 범위의 제1 데이터 신호와 제2 데이터 신호를 수신하는 단계로서, 제1 데이터 신호와 제2 데이터 신호는 변환된 클록 신호에 의해 클로킹되는 로직 회로로부터 송신되는, 제1 데이터 신호와 제2 데이터 신호를 수신하는 단계; 제1 데이터 신호와 제2 데이터 신호를 인터페이스 회로 상에서 제2 전압 범위로 변환하는 단계; 및 제1 전압 범위에서의 클록 신호를 선택 신호로서 사용하는 멀티플렉싱 회로에 의해 변환된 제1 데이터와 제2 데이터를 더블 데이터 레이트 데이터 신호로 결합하는 단계를 더 포함한다. 그 후 더블 데이터 레이트 데이터 신호는 인터페이스 회로 상의 제2 입력/출력 패드로부터 제2 디바이스에 제공된다.

본 발명의 다양한 양태들, 이점들, 특징들 및 실시예들은 이하의 예시적인 실예에 대한 설명에 포함되며, 그 설명은 첨부된 도면들과 관련하여 행해진다. 모든 특허들, 특허출원들, 제품들, 다른 출판물들, 문헌들 및 본 명세서에 참조된 것들은 모든 목적을 위해 그 전부가 이 참조에 의해 본 명세서에 통합된다. 통합된 출판물들, 문헌들 또는 참조된 것들 중 임의의 자료와 본 특허출원 사이에서 용어의 정의 또는 사용에 있어서의 불일치 또는 상충의 한도 내에서는, 본 특허출원의 정의 또는 사용에 따르기로 한다.

본 발명은 넌 소스 동기 인터페이스들에 대한 입력/출력을 향상시킬 수 있다.

도 1은 SD 표준에 따른 카드, 그 콘택트들, 호스트 슬롯, 및 콘택트 배열들을 나타낸다.
도 2는 메모리 카드의 블록 다이어그램이다.
도 3은 단일 데이터 레이트 인터페이스를 나타낸다.
도 4는 데이터 신호들이 입력/출력 전압 도메인으로 레벨 시프트되기 전에 더블 데이터 레이트 신호가 형성되는 더블 데이터 레이트 인터페이스를 나타낸다.
도 5는 예시적인 실시예에 따른 더블 데이터 레이트 인터페이스를 나타낸다.
도 6은 단일 데이터 레이트 동작을 위해 예시적인 실시예가 어떻게 사용될 수 있는지를 나타낸다.

이하는 코어 회로가 어떤 전압 도메인에서 동작하지만 상이한 전압 도메인에 따른 다른 디바이스(또는 "호스트")와 신호를 교환하는 디바이스의 이용; 및 더블 데이터 레이트(DDR) 전송을 이용하여 데이터를 공급하는 이러한 인터페이스의 이용을 위한 인터페이스, 및 이에 대응하는 기술들을 제공한다. 이 상태의 구체적인 예는, 내부 회로가 그 코어 동작 전압들을 위한 어떤 전압 범위를 이용하지만, 상이한 입력/출력 전압 범위를 이용하여 호스트와 신호들을 교환하는 메모리 카드이다. 이하에 제공되는 일반적인 세트의 양태들에 따르면, 인터페이스는 디바이스의 코어 동작 전압 도메인에서 디바이스로부터 데이터 신호들을 수신하고, 이 신호들을 입력/출력 전압 도메인으로 개별적으로 레벨 시프트한 후, 이를 호스트 디바이스로의 전송을 위한 DDR 신호로 결합하며, 여기서 호스트 디바이스로부터의 (넌 레벨 시프트된) 클록 신호를 선택 신호로서 사용하여 DDR 데이터 신호를 형성한다.

배경기술 섹션에서 설명된 바와 같이, 더 높은 전송 속도들을 획득하기 위한 일 방법은, 인터페이스 프로토콜을, 클록과 데이터 신호들 양방 모두가 동일한 디바이스, 이를테면 DRAM 디바이스들에서 발견되는 DDR 배열로부터 제공되는 소스 동기 체계로 이동시키는 것이다. 이 접근법은, SD 또는 MMC 카드와 같은 기존의 착탈식 또는 내장식 폼 팩터(form factor) 디바이스들에 대해서는, 신호 핀들의 추가와 같이 인터페이스에 대한 실질적인 변경들을 발생시킬 수 있으며, 프로토콜의 종래 버전들로부터 인터페이스 데이터 전송 레이트들을 증가시키기 위해 다른 기술들이 이용되어야 한다. 이하는 디바이스 측 ASIC의 설계에 대한 이들 과제들을 해결한다.

이하는 인터페이스 회로가 카드의 제어기에 형성되는, 비휘발성 메모리 카드 유형의 애플리케이션과 관련하여 주로 논의되지만, 제공되는 기술들 및 회로는 이들 실시예들에만 한정되는 것은 아니다. 보다 일반적으로, 착탈식 메모리 카드들 외에도, 여기서 제공되는 인터페이스는 또한 이러한 내장형 메모리 디바이스들이나 SSD들과 같은 다른 메모리 디바이스들 상에서, 또는 데이터의 전송을 위해 인터페이스를 요구하는 보다 일반적인 상태에서 조차도 이용될 수 있다. 일반적인 상태는 제1 전압 도메인에서 동작하지만 제2 전압 도메인의 신호들을 이용하는 제2 디바이스와 신호를 교환하는 제1 디바이스에 대한 것이다. (제2 디바이스는 예시적인 실시예에서 대응하는 것일 때에는 "호스트"로 지칭될 것이다.) 인터페이스는 두 개의 도메인들 사이에서 신호들의 레벨을 시프트하며, 구체적으로, 데이터를 호스트로 전송할 때의 제1 디바이스에 의한 사용을 위해 호스트로부터 클록 신호를 수신한다. 또한, 인터페이스는 통상적으로 제1 디바이스의 일부로서(예를 들어, 메모리 제어기의 일부로서) 형성될 것이지만, 인터페이스(또는 IO 셀)만을 별개의 부품으로서 생산 가능하다.

설명한 바와 같이, 보다 구체적으로 설명하기 위해, SD 메모리 카드와 관련하여 설명하기로 한다. 도 1은 외부 콘택트들(11-19)을 갖는 SD 카드(20)를 나타낸다. 그 후, 이 카드는 그 후 핀들(21-29)에 의해 호스트의 내부 구조체 상에 접속되는 대응 세트의 콘택트들(1-9)을 갖는 슬롯(10)에서 호스트(또는 어댑터)에 부착된다. SD 표준에 따른 콘택트들의 배열이 또한 나타난다. 이들은 콘택트(25)와 데이터 입력/출력 콘택트들(1 및 7-9)에서의 호스트 클록 신호를 포함한다. 유사한 배열들이, 핀 구조체들 및 배열들에서의 적절한 변경들을 이용하여 MMC, 마이크로SD, 콤팩트 플래시, USB 플래시 드라이브들, 메모리 스틱 등과 같은 다른 표준들에 적용된다. 호스트(10)와 카드(20) 사이에서 교환되는 신호들은 IO 전압 도메인으로 지칭될 전압 범위를 이용한다. 카드(20)의 내부 회로는 통상적으로 여기에서는 코어 전압 도메인으로 지칭되는 다른 전압 범위에서 동작할 것이며, 카드의 호스트 인터페이스 회로는 이들 전압 도메인들 사이에서 해석할 것이다.

도 2는 SD 카드 또는 다른 플래시 메모리 디바이스에서 통상적으로 발견되는 내부 엘리먼트들의 일부에 대한 블록 다이어그램이다. 하나 이상의 플래시 메모리 디바이스들(39)은 버스 구조체(44)를 따라 메모리 인터페이스(51)를 통해 제어기 회로(37)에 접속된다. 제어기는 또한 프로세서(49), 데이터 버퍼(55), RAM(57) 및 ROM(59)을 포함한다. 이들 엘리먼트들은 코어 전압 도메인에서 동작한다. 호스트 인터페이스는 47로 나타내고 도 3-도 6에 대해 이하에서 설명되는 IO 셀들을 포함할 것이다. 카드 콘택트들(45)은 도 1의 콘택트들(11-19)에 대응하며 인터페이스(47)의 IO 셀들 상의 패드들에 접속된다. 메모리 시스템들에 대해서는, 예를 들어 미국 특허 제5,070,032호, 제5,095,344호, 제5,315,541호, 제5,343,063호, 및 제5,661,053호, 제5,313,421호; 제5,570,315호, 제5,903,495호, 제6,046,935호; 및 제6,222,762호, 및 2009년 12월 18일에 출원된 미국 특허출원 제12/642,649호에서 뿐만 아니라 이들에서 더 인용된 다양한 참조예들에서 보다 상세히 설명된다. 메모리 카드들에 대해서는, 예를 들어 미국 특허 제5,887,145호; 제6,820,148호; 제7,305,535호; 제7,360,003호; 및 제7,364,090호 및 미국 특허출원 제12/676,339호에서 보다 상세히 설명된다.

호스트 인터페이스(47) 내에서는, IO 전압이 SD UHS에서와 같이 동일한 인터페이스 프로토콜에 대해 변경(예컨대, 1.8V 및 3.3V)될 수도 있으므로, 레벨 시프터들의 사용이 통상적으로 요구된다. 또한, 현대의 프로세스들(0.13um 이하)에 대한 코어 로직은 인터페이스들보다 더 낮은 전압들(예컨대, 1.2V 또는 1.0V)에서 구동할 것이다. 클록 사이클(예컨대, SD 카드들에 대해서는 4비트들, MMC에 대해서는 8비트들 등) 당 각각의 데이터 핀에 대해 일 비트의 데이터가 통상적으로 전송되는 SDR(single data rate) 인터페이스에서, 도 3의 토폴로지는 통상적이다. 인터페이스는 각각이 대응 콘택트에 접속될 패드를 갖는 디바이스들 입력/출력 핀들 또는 콘택트들에 대응하는 다수의 입력/출력 셀들을 포함할 것이다. 도 3은 이들 IO 셀들 중, 데이터 핀들 중 하나 및 호스트의 클록 신호에 대한 핀에 각각 대응하는 두 개(101 및 103)를 나타낸다. 각각의 IO 셀은 통상적으로 각각의 드라이브들(105, 107, 125, 127)에 의해 패드들에 접속되는 입력 기능부와 출력 기능부의 각각에 대한 레벨 시프팅 회로(109, 111, 129, 131)를 가질 것이다. 단지 IO 셀(121)은 클록 신호를 수신하고 데이터 IO 셀들 중 하나(101)는 명시적으로 나타나 있으면서, 설명을 단순화하기 위해 다른 IO 셀들은 나타나 있지 않으며, 드라이버들 이외에는 셀들의 다른 엘리먼트들은 나타나 있지 않다. 디바이스 상의 코어 회로는 또한 다른 엘리먼트들은 클라우드(147)로 표현되면서 플립플롭(145) 및 드라이버들(141 및 143)의 관련 엘리먼트들로 단순화된다.

디바이스로부터 호스트로의 SDR 데이터 전송에서, 클록 신호는 호스트로부터 패드(123)에서 수신되고, 드라이버(127)를 통해 레벨 시프터(129)로 전송되며, 여기서 이것은 IO 전압 범위로부터 코어 전압 도메인으로 시프트된다. 그 후, 레벨 시프트된 클록은 드라이버들(141 및 143)에 의해 플립플롭(145)으로 전송된다. 임계 경로(critical path)는 호스트 디바이스로 출력될 데이터를 포함하는 플립플롭(145)을 포함하며, (147로 표현되는) 다른 회로 엘리먼트들을 통과한 후의 데이터는 셀(101)에 공급된다. 그 후, 데이터는 레벨 시프터(111)에 의해 IO 전압 도메인으로 레벨 시프트되며, 드라이버(105)에 의해 호스트로 출력될 수 있는 패드(103)로 전송된다.

DDR 인터페이스를 구현하기 위한 통상적인 회로는, 도 3에 대해 설명된 바와 유사하게 단순화된 도 4에 나타나 있다. IO 셀들(201 및 221)은 이들의 구성요소들이 상응하여 넘버링되면서 도 3에서와 같은 대응 엘리먼트들과 대체로 동일하다. 코어 회로는 더블 데이터 레이트 신호를 형성하여 이를 IO 셀(201)에 공급하도록 변경된다. 레벨 시프트된 클록 신호는 드라이버들(241 및 243)을 통해 플립플롭(245)으로 여전히 공급되지만, 플립플롭(245)은 이제 플립플롭들(261 및 263)을 피드하며, 여기서 임의의 매개 회로는 도식적으로 255 및 257로 표현된다. 플립플롭들(261 및 263)은 (레벨 시프트된) 클록 신호와 (드라이버(251)와 드라이버/인버터(253)를 통해) 반전 클록 신호를 각각 수신하고, 반(half) 사이클 벗어난 위상인 멀티플렉서(265)에 (단일 데이터 레이트) 데이터 스트림을 제공한다. 그 후, 레벨 시프트된 클록신호는 멀티플렉서(265)에 의해 선택 신호로서 사용되어, 임의의 매개 회로를 통해 데이터 출력 IO 셀(203)에 공급되는 결합된 더블 데이터 레이트 신호를 형성한다.

도 4의 회로의 임계 경로는, 클록 수신기 IO 셀(221)을 통과하고, 그 후 IO 전압으로부터 코어 전압으로 레벨 시프트되며; 클록 신호는 멀티플렉서(265)로의 선택 입력으로서 사용되고, 그 출력은 데이터 송신기 IO 셀(201)로 피드되며, 여기서 데이터 출력은 그 후 IO 전압으로 다시 레벨 시프트되어 호스트 디바이스로 전송된다. 결과적으로 도 4의 배열, 및 도 3의 배열 역시 ASIC 디바이스에 내재하는 심각한 지연으로 인해 불리해질 수도 있으며, 이는 시스템의 전반적인 타이밍 버젯(timing budget)에 영향을 준다. 이를 처리하기 위해, 출력 IO 셀에 대한 구동 세기(drive-strength)를 증가시키는 것이 가능할 수도 있지만, 이는 잠재적으로 기능적 결함들을 야기하는, 호스트 디바이스에 의해 보이는 오버슈트 및 언더슈트의 양을 증가시킬 것이다.

본 명세서에 나타낸 예시적인 실시예는 멀티플렉서 로직을 코어 로직의 외부로 및 IO 셀 자체 내부로 이동시킨다. 도 4에 관하여, 이 체계는 입력 IO (클록) 및 출력 IO (데이터)에서의 레벨 시프터 양방 모두와 연관된 지연을 제거한다. 이 로직 경로는 또한 IO 셀들이 서로에 대해 매우 근접한 근방에 위치될 수도 있기 때문에 매우 빠르므로, 신호 라우팅에 관한 지연들이 보다 용이하게 최소화될 수 있으며, 신호들이 당접(abutment)에 의해 접속가능하다.

도 5를 참조하면, 이것은 예시적인 실시예의 블록 다이어그램을 나타낸다. 전술한 바와 같이, 설명에 특별히 관련된 엘리먼트들만이 나타나 있으며, 설명을 단순화하기 위해 다른 엘리먼트들은 생략된다. 이 새로운 회로는 수정된 DATA IO 셀(301)로 구성된다. 다시 말하면, 실제 디바이스는 몇몇의 이러한 셀들을 포함할 수도 있지만, 단일 셀만이 명시적으로 나타나 있다. 이 셀은 두 개의 데이터 입력들, (CLOCK이 로직 0일 때 출력될 데이터를 표현하는) I0 및 (CLOCK이 로직 1일 때 출력될 데이터를 표현하는) I1을 포함한다. 이것은 단지 단일 데이터 입력을 포함하는 이전의 도 4의 종래 셀(201)과는 상반된다. I0 및 I1은 CLOCK에서의 변경 전에 코어 로직에 의해 제공되며, 이것은 IO 전압 도메인에서의 CLOCK 신호인 CLK_HV를 이용하여 직접 DATA 패드(301)에 접속된다. 그러므로, 이 회로의 임계 경로는 IO 전압 도메인 내에 전부 포함되며, 코어 로직 또는 레벨 시프터들과 연관된 임의의 지연이 제거된다. 이 실시예에서, 다른 신호 CLK_EN은 또한 I0과 I1 사이에서의 스위칭을 디스에이블(disable)하도록 제공되어 테스트 모드들 또는 다른 넌-DDR IO 기능들을 허용한다.

도 5를 보다 상세히 고려하면, 인터페이스는 IO 셀(321)의 패드(323)에서 호스트로부터 클록 신호를 수신한다. 그 후, 클록 신호는 드라이버(325)를 통해 레벨 시프터(331)로 및 디바이스의 코어 로직으로 피드된다. IO 셀(321)은 또한 레벨 시프터(329) 및 드라이버(327)를 포함하여 출력 기능들을 허용한다. IO 셀(321)은, IO 전압 범위 내의 (넌-레벨 시프트된) 클록 신호, 여기에서는 이를 코어 전압 도메인의 레벨 시프트된 클록과 구별하기 위해 라벨링된 CLK_HV가 셀(301)과 같은 데이터 IO 셀들에 공급된다는 점에서, 도 4의 대응 셀(221)과는 상이하다. 코어 로직은 도 3 및 도 4에서와 유사하게 다시 도식적으로 표현되며, 레벨 시프트된 클록 신호는 드라이버들(341 및 343)을 통과하여 플립플롭(345)에 도달하고, 이것은 이들 각각의 데이터 스트림들을 플립플롭들(373 및 371)에 공급하는 367 및 365의 클라우드들에 의해 표현되는 다양한 엘리먼트들을 교대로 클로킹한다. 플립플롭들(373 및 371)은 드라이버 회로(363)로부터 (레벨 시프트된) 클록 신호를, 그리고 드라이버/인버터(361)로부터는 반전된 형태로 피드되며, 그 후 데이터 신호들 I0 및 I1을 (클라우드들 377, 375에 의해 표현되는) 임의의 매개 회로를 통해 IO 셀(301)에 제공한다. 다시 말하면, 데이터 스트림들(I0 및 I1)의 쌍이 여전히 코어 전압 도메인에서 셀(301)에 도착하는 것을 제외하고는, 코어 로직의 세부 사항은 여기에서는 특별히 중요하지는 않다. 다른 데이터 출력 셀들이 존재한다면, 이들은 유사하게 배열될 수 있다.

이제 IO 셀(301)은 I0 및 I1 양방 모두를 수신하고, 이들을 레벨 시프터들(315 및 317)에서 개별적으로 레벨 시프트하며, 이제 IO 전압 도메인에서의 I0 및 I1이 멀티플렉서(309)에 공급된다. 그 후, 클록 신호 CLK_HV는 멀티플렉서(309)에 의해 선택 신호로서 사용되어 DDS 데이터 신호를 형성하고 이 신호는 그 후 드라이버(307)을 통해 패드(303)에 공급된다. 코어 로직은 또한 레벨 시프터(319)에서 레벨 시프트된 후, I0과 I1 사이에서의 스위칭을 디스에이블하는 데 사용될 수 있는 클록 인에이블 신호 CLK_EN을 공급하여 테스트 모드들 또는 다른 넌-DDR IO 기능들을 허용할 수 있다. 이 실시예에서, 이것은 레벨 시프트된 CLK_EN을 멀티플렉서(309)에 공급하기 전에 게이트(311)에서 CLK_HV와 앤딩(ANDing)함으로써 수행된다. 이 신호를 CLOCK 수신 셀(321)에 공급하고, AND 게이트(311) 또는 이와 다른 엘리먼트들을 IO 셀(321)로 이동시키는 것과 같이, CLK_EN 신호 및 연관된 로직에 대한 다른 배열들이 또한 사용될 수 있다. (IO 셀(301)은 또한 데이터 입력을 위한 드라이버(305)와 레벨 시프터(313)로 나타나지만, 이들 뿐만 아니라 다른 회로 엘리먼트들은 나타나 있지 않으며, 본 명세서에서는 설명하지 않는다.)

이 배열 하에서, 이 회로에 대한 임계 경로는 패드(323)로부터 드라이버(325)와 게이트(311)를 통해 MUX(309)로, 그 후 드라이버(307)를 통해 패드(303)로 뻗어있다. 결과적으로, 임계 경로는 IO 전압 도메인 내에 전부 포함된다. 도 4의 배열하에 있는 코어 로직 또는 레벨 시프터들과 연관된 지연은 제거된다. 또한, IO 셀들은 통상적으로 서로에 대해 매우 근접한 근방에 위치되므로 로직 경로는 매우 빠른 경향이 있을 것이며, 신호 라우팅에 관한 지연들을 최소화하고 (넌-레벨 시프트된) 클록 신호로 하여금 당접에 의해 접속될 수 있게 한다.

도 6은 두 개의 단일 데이터 레이트 신호들을 단일 더블 데이터 신호로 결합하는 것을 나타낸다. 맨 위 도면에는 클록 신호가 나타나 있으며, 그 아래에는 (데이터 A₀, B₀, C₀, ...을 갖는)데이터 신호 I0 및 (A₁, B₁, C₁, ...을 갖는)데이터 신호 I1이 나타나 있다. 나타낸 바와 같이, 이들 신호는 반 사이클 벗어난 위상이다. CLOCK을 선택으로서 사용하여, DDR 신호 DATA[n] 은 상승 에지에 대해서는 I1 데이터로 그리고 하락 에지 상에서는 I0 데이터로 형성된다. 도 5에서, 이것은 입력 CLOCK의 넌-레벨 시프트된 버전의 CLK_HV를 사용하는 MUX(309)에 의해 영향을 받는다.

예시적인 실시예는 DDR 인터페이스들에서의 사용을 위한 것이지만, 이 체계는 또한 단일 데이터 레이트(SDR) 인터페이스들을 가속하는 데 역시 사용될 수 있다. 이 "준-DDR(quasi-DDR)" 체계에서, 회로 설계는 DDR 에 대한 것과 동일하지만, 출력 데이터가 반 클록 사이클 먼저 준비되고, 풀(full) 클록 사이클에 대한 출력 플립플롭들(I0 IO 입력 및 I1 IO 입력에 각각 접속하는 373 및 371)의 각각에서 유지되도록 제어 로직은 변경된다. 이를 행함으로써, 임계 경로는 정상적인 DDR 체계에서와 같이 (동일한 전압 도메인에서 모두) 동일한 단일 게이트 및 멀티플렉서로 축소되고, 이에 의해 SDR 프로토콜들의 타이밍이 개선된다. 호스트 측으로부터 SDR 프로토콜로서 보이더라도, 여기에서는 멀티플렉서로의 CLK_EN은 이 준-DDR 동작에 대해 로직 1로 설정된다. CLK_EN 신호의 사용은 또한 넌-DDR 호스트들과 완전한 호환성을 허용할 수 있음에 유의한다.

도 6으로 돌아오면, 도 5의 회로를 이용하여 "준-DDR" 모드의 예를 나타내는 데 사용될 수도 있는 파형이 존재한다. 여기서, I0 IO 입력과 I1 IO 입력 양방 모두에는 이제 등가의 데이터 콘텐츠를 갖는 풀 클록 사이클의 데이터가 제공되지만, I1 데이터가 반 사이클 앞서므로, 첨자들은 무시될 수 있다. (즉, A₀=A₁, B₀=B₁, 등이다.) IO 는 사이클 중간에서 I0과 I1 사이에서 스위칭할 것이지만, 주어진 클록 사이클의 높은 부분과 낮은 부분 양방 모두에서 동일한 데이터가 사용되므로, 호스트 디바이스에게는 표준 SDR 시그널링으로서 나타난다.

결과적으로, 전술한 회로 및 이에 대응하는 기술들은, 내부 클록 트리 (및 글루 로직(glue logic)) 반응시간(latency)이 임계 타이밍 경로로부터 효율적으로 제거되므로, 넌 소스 동기 인터페이스 프로토콜들에서의 판독 사이클들에 대한 임계 타이밍 경로를 축소시킬 수 있다. 넌 소스 동기 호스트 모드들에서, 이 추가적인 타이밍 버젯은, IO 전파 지연(propagation delay)(트랜시버 소스 임피던스에서의 증가)에 할당될 수 있으며, 이것은 채널 신호 무결점 성능을 향상시키는 데 도움을 준다.

본 발명에 대한 상기 상세한 기재는 설명 및 기재의 목적으로 제공되었다. 이 설명은 본 발명을 개시된 바로 그 형태로 망라하거나 한정하려고 의도된 것은 아니다. 상기 교시를 고려하여 많은 변형예들 및 변경예들이 가능하다. 설명된 실시예들은 본 발명의 원리 및 그 실제적인 적용예를 가장 잘 설명하기 위해 선택되었으며, 이에 의해 본 기술분야에서 통상의 지식을 가지는 자는 다양한 실시예들에서 그리고 심사숙고된 특별한 사용에 적합한 바와 같은 다양한 변형예들을 이용하여 본 발명을 활용할 수 있다. 본 발명의 범위는 이하에 첨부된 청구항들에 의해 정의되는 것으로 의도된다.

301, 321: IO 셀
303, 323: 패드
305, 307, 325, 327: 드라이버
309: 멀티플렉서
311: AND 게이트
313, 315, 317, 319, 329, 331: 레벨 시프터
341, 343, 363: 드라이버
361: 드라이버/인버터
365, 367, 375, 377: 임의의 매개 회로
345, 371, 373: 플립플롭

Claims (12)

1. 제2 디바이스와 전자적으로 접속하는 제1 디바이스에 대한 인터페이스 회로로서, 상기 제1 디바이스와 상기 제2 디바이스 사이에서 전송되는 전자 신호들은 제1 전압 범위이고, 상기 제1 디바이스의 코어 동작 전압은 상이한 제2 전압 범위인, 상기 인터페이스 회로에 있어서,
   상기 인터페이스 회로는,
   각각이 상기 제1 디바이스와 상기 제2 디바이스 사이에서의 신호들의 전송을 위한 패드를 가지며, 각각이 상기 제1 전압 범위와 상기 제2 전압 범위 사이에서 신호들을 변환하기 위한 하나 이상의 레벨 시프팅 회로들을 갖는 복수의 입력/출력 셀들을 포함하며,
   상기 복수의 입력/출력 셀들은,
   제1 입력/출력 셀 - 상기 제1 입력/출력 셀에 의해 상기 제1 디바이스는 데이터의 전송을 위해 상기 제2 디바이스에 동작가능하게 접속될 때 상기 제2 디바이스로부터 상기 제1 전압 범위의 클록 신호를 상기 각각의 패드를 통해 수신하고, 상기 클록 신호를 상기 제2 전압 범위로 레벨 시프트하며, 상기 레벨 시프트된 클록 신호를 상기 제1 디바이스의 코어 프로세싱 회로에 공급함 - ; 및
   각각이 상기 제1 디바이스의 상기 코어 프로세싱 회로로부터 제2 전압 범위의 제1 데이터 신호와 제2 데이터 신호의 대응 쌍을 수신하도록 접속되고, 데이터 신호들의 상기 쌍을 상기 제1 전압 범위로 레벨 시프트하며, 동작가능하게 접속될 때 상기 제2 디바이스에 상기 레벨 시프트된 데이터 신호들을 공급하는 하나 이상의 제2 입력/출력 셀들을 포함하고,
   각각의 제2 입력/출력 셀은,
   상기 레벨 시프트된 데이터 신호들의 대응 쌍을 수신하도록 접속되고 넌-레벨 시프트된 클록 신호를 수신하도록 상기 제1 입력/출력 셀에 접속되는 멀티플렉싱 회로로서, 상기 멀티플렉싱 회로는 상기 클록 신호를 선택 신호로서 사용하여 상기 레벨 시프트된 데이터 신호들의 대응 쌍을 결합함으로써 형성되는 더블 데이터 레이트 신호를 생성하며, 상기 멀티플렉싱 회로는 상기 더블 데이터 레이트 신호를 상기 제2 입력/출력 셀의 출력 패드에 공급하도록 더 접속되는, 상기 멀티플렉싱 회로를 포함하는, 인터페이스 회로.
2. 제 1 항에 있어서,
   상기 인터페이스 회로는 상기 제1 디바이스로부터 클록 인에이블(enable) 신호를 수신하도록 접속되며, 상기 멀티플렉싱 회로는 상기 클록 인에이블 신호가 어서트(assert)될 때 상기 더블 데이터 레이트 신호를 생성하는, 인터페이스 회로.
3. 제 1 항에 있어서,
   상기 인터페이스 회로는 복수의 제2 입력/출력 셀들을 갖는, 인터페이스 회로.
4. 제 1 항에 있어서,
   상기 제2 입력/출력 셀들의 각각은 드라이버를 더 포함하고, 상기 드라이버에 의해 상기 멀티플렉싱 회로가 상기 더블 데이터 레이트 신호를 상기 제2 입력/출력 셀의 출력 패드에 공급하도록 접속되는, 인터페이스 회로.
5. 제 1 항에 있어서,
   상기 제1 디바이스는 상기 인터페이스가 형성되는 메모리 제어기 회로이고, 상기 제2 디바이스는 호스트인, 인터페이스 회로.
6. 제 5 항에 있어서,
   상기 메모리 제어기 회로는, 착탈가능하게 접속될 때 상기 패드들이 상기 호스트와의 전기적 통신을 위해 접속되는 복수의 외부의 전기적 콘택트들을 갖는 하우징으로 둘러싸이는 메모리 디바이스에 대한 제어기인, 인터페이스 회로.
7. 제 1 항에 있어서,
   상기 제1 디바이스로부터 수신되는 바와 같은 데이터 신호들의 쌍들 중 하나의 상기 제1 데이터 신호와 상기 제2 데이터 신호는 동일한 데이터 콘텐츠가 반(half) 사이클만큼 스큐되어서(skewed), 상기 레벨 시프트된 데이터 신호들의 대응 쌍을 결합함으로써 형성되는 더블 데이터 레이트 신호가 등가의 단일 데이터 레이트 신호를 형성하는, 인터페이스 회로.
8. 제1 디바이스로부터 이에 전기적으로 접속되는 제2 디바이스로 데이터를 전송하는 방법으로서, 상기 제1 디바이스와 상기 제2 디바이스 사이에서 전송되는 전기적 신호들은 제1 전압 범위이고, 상기 제1 디바이스 상의 코어 동작 전압은 상이한 제2 전압 범위인, 상기 전송 방법에 있어서,
   상기 제1 디바이스에 대한 인터페이스 회로의 제1 입력/출력 패드에서 상기 제2 디바이스로부터 상기 제1 전압 범위의 클록 신호를 수신하는 단계;
   상기 클록 신호를 상기 인터페이스 회로 상의 멀티플렉싱 회로에 제공하는 단계;
   상기 클록 신호를 상기 인터페이스 회로 상에서 상기 제2 전압 범위로 변환하는 단계;
   상기 변환된 클록 신호를 상기 제1 디바이스의 로직 회로에 제공하는 단계;
   상기 인터페이스 회로에서 상기 제2 전압 범위의 제1 데이터 신호와 제2 데이터 신호를 수신하는 단계로서, 상기 제1 데이터 신호와 상기 제2 데이터 신호는 상기 변환된 클록 신호에 의해 클로킹되는 로직 회로로부터 송신되는, 상기 제1 데이터 신호와 제2 데이터 신호를 수신하는 단계;
   상기 제1 데이터 신호와 상기 제2 데이터 신호를 상기 인터페이스 회로 상에서 상기 제2 전압 범위로 변환하는 단계;
   상기 제1 전압 범위에서의 상기 클록 신호를 선택 신호로서 사용하는 멀티플렉싱 회로에 의해 상기 변환된 제1 데이터와 제2 데이터를 더블 데이터 레이트 데이터 신호로 결합하는 단계; 및
   상기 더블 데이터 레이트 데이터 신호를 상기 인터페이스 회로 상의 제2 입력/출력 패드로부터 상기 제2 디바이스에 제공하는 단계를 포함하는, 전송 방법.
9. 제 8 항에 있어서,
   상기 제1 디바이스로부터 클록 인에이블(enable) 신호를 수신하는 단계로서, 상기 멀티플렉싱 회로가 어서트(assert)되는 클록 인에이블 신호에 응답하여 상기 더블 데이터 레이트 데이터 신호를 생성하는, 상기 클록 인에이블 신호를 수신하는 단계를 더 포함하는, 전송 방법.
10. 제 8 항에 있어서,
    상기 제1 디바이스는 상기 인터페이스가 형성되는 메모리 제어기 회로이고, 상기 제2 디바이스는 호스트인, 전송 방법.
11. 제 10 항에 있어서,
    상기 메모리 제어기 회로는, 착탈가능하게 접속될 때 상기 패드들이 상기 호스트와의 전기적 통신을 위해 접속되는 복수의 외부의 전기적 콘택트들을 갖는 하우징으로 둘러싸이는 메모리 디바이스에 대한 제어기인, 전송 방법.
12. 제 8 항에 있어서,
    수신되는 바와 같은 상기 제1 데이터 신호와 상기 제2 데이터 신호는 동일한 데이터 콘텐츠가 반(half) 사이클만큼 스큐되어서(skewed), 상기 결합된 데이터 신호들이 등가의 단일 데이터 레이트 신호를 형성하는, 전송 방법.

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