KR102442813B1 - 다중 게이트 i/o 시스템, 이에 대한 게이트 신호를 생성하기 위한 반도체 디바이스 및 방법 - Google Patents

다중 게이트 i/o 시스템, 이에 대한 게이트 신호를 생성하기 위한 반도체 디바이스 및 방법 Download PDF

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Abstract

(다중 게이트 파워 온 제어 신호를 생성하기 위한) 시스템은 적어도 제1 및 제2 게이트 신호를 수신하도록 구성된 다중 게이트 입력/출력(I/O) 인터페이스; 및 다중 게이트 I/O 인터페이스에 대해 적어도 제1 및 제2 게이트 신호를 생성하도록 구성된 게이트 파워 온 제어(POC) 신호 발생기를 포함하며, 제1 게이트 신호의 파형은 제2 게이트 신호의 파형과 상이하다.

Description

다중 게이트 I/O 시스템, 이에 대한 게이트 신호를 생성하기 위한 반도체 디바이스 및 방법 {MULTI-GATED I/O SYSTEM, SEMICONDUCTOR DEVICE INCLUDING AND METHOD FOR GENERATING GATING SIGNALS FOR SAME}
우선권 주장
본 출원은 2020년 3월 16일에 출원된 미국 가출원 번호 62/990,298의 우선권을 주장하며, 이는 그 전체가 본 명세서에 참조로 포함된다.
집적 회로 칩(IC 칩) 또는 반도체 다이는 일반적으로 외부 요소로부터 반도체 다이 상에 형성된 회로를 보호하기 위해 패키지에 캡슐화된다. IC 칩은 그 위에 형성된 본드 패드를 포함한다. 본드 와이어 또는 기타 전기 연결 수단은 본드 패드를 집적 회로 패키지의 해당 핀 또는 리드에 전기적으로 연결하는 데 사용된다. 본드 패드는 전원 전압 결합을 위한 전력 패드 및 집적 회로의 입력 및 출력 신호에 연결하기 위한 입력/출력(I/O) 패드일 수 있다. I/O 회로는 칩의 I/O 패드에 결합되고 집적 회로 시스템의 다른 칩들 및/또는 IC 칩 외부의 엔티티와 입력 및/또는 출력 신호를 통신하도록 구성된 회로이다.
신호의 상태 측면에서, 글리치(glitch)는 신호가 의도한 값으로 안정되기 전에 발생하는 원하지 않는 천이(transition) 상태이다. 하나 이상의 글리치의 발생(글리칭)은 예를 들어 I/O 회로의 전력 상승 동안 I/O 회로에 문제를 야기한다.
하나 이상의 실시예가 첨부 도면의 도면에서 제한이 아닌 예로서 도시되며, 여기서 동일한 참조 번호 표기를 갖는 요소는 전체에 걸쳐 유사한 요소를 나타낸다. 도면은 달리 개시되지 않는 한 축척에 따르지 않는다.
도 1은 본 개시의 적어도 하나의 실시예에 따른 반도체 디바이스의 블록도이다.
도 2a는 일부 실시예에 따른 입력/출력(I/O) 시스템의 개략도이다.
도 2b는 일부 실시예에 따른 파워 온(power on, PO) 신호 발생기의 개략도이다.
도 2c-2d는 일부 실시예에 따른 대응하는 파형의 그래프이다.
도 2e는 일부 실시예에 따른 게이트 신호 발생기(gating signals generator)의 개략도이다.
도 2f는 일부 실시예에 따른 파형의 그래프이다.
도 2g-2h는 일부 실시예에 따른 PO 신호 발생기의 대응하는 개략도이다.
도 2i-2k는 일부 실시예에 따른 대응하는 파형의 그래프이다.
도 2l은 일부 실시예에 따른 PO 신호 발생기의 개략도이다.
도 2m-2n은 일부 실시예에 따른 대응하는 파형의 그래프이다.
도 3a는 일부 실시예에 따른 I/O 시스템의 개략도이다.
도 3b는 일부 실시예에 따른 게이트 신호 발생기의 개략도이다.
도 3c는 일부 실시예에 따른 파형의 그래프이다.
도 4a는 일부 실시예에 따른 I/O 시스템의 개략도이다.
도 4b는 일부 실시예에 따른 게이트 신호 발생기의 개략도이다.
도 4c는 일부 실시예에 따른 파형의 그래프이다.
도 4d는 일부 실시예에 따른 파형의 그래프이다.
도 5a는 일부 실시예에 따른 I/O 시스템의 개략도이다.
도 5b는 일부 실시예에 따른 파형의 그래프이다.
도 6a는 일부 실시예에 따른 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 6b-6e는 일부 실시예에 따라 다중 게이트 I/O 시스템에 대한 게이트 신호를 생성하는 대응하는 방법의 대응하는 흐름도이다.
도 6f-6k는 일부 실시예에 따라 다중 게이트 I/O 시스템에 대한 게이트 신호를 생성하는 대응하는 방법의 대응하는 흐름도이다.
도 7은 일부 실시예에 따른 전자 설계 자동화(electronic design automation, EDA) 시스템의 블록도이다.
도 8은 일부 실시예에 따른 반도체 디바이스 제조 시스템 및 이와 연관된 IC 제조 흐름의 블록도이다.
다음의 개시는 제공된 주제(subject matter)의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 컴포넌트, 재료, 값, 단계, 동작, 재료, 배열 등의 특정 예는 본 개시를 단순화하기 위해 아래에 설명된다. 물론 이것들은 단지 예일 뿐이며 제한하려는 의도는 없다. 다른 컴포넌트, 값, 동작, 재료, 배열 등이 고려된다. 예를 들어, 이하의 설명에서 제2 피처 위에(over) 또는 제2 피처 상에(on) 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 추가 피처가 제1 피처 및 제2 피처 사이에 형성되어, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 명료함의 목적을 위한 것이며, 그 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
또한, "아래(beneath)", "아래(below)", "하부(lower)", "위(above)" "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)간의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위뿐만 아니라 사용 중 또는 작동 중인 디바이스의 상이한 방위를 포함하도록 의도된다. 장치는 달리 지향될 수도 있고(90 도 회전되거나 다른 방향에서 회전될 수도 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descriptor)는 이에 따라 유사하게 해석될 수 있다.
일부 실시예에서, 게이트 파워 온 제어 신호를 생성하기 위한 시스템은 적어도 제1 및 제2 게이트 신호를 수신하도록 구성된 다중 게이트 입력/출력(I/O) 인터페이스; 및 다중 게이트 I/O 인터페이스에 대해 적어도 제1 및 제2 게이트 신호를 생성하도록 구성된 게이트 신호 발생기를 포함한다. 일부 실시예에서, 다중 게이트 I/O 인터페이스는 코어 회로의 출력 노드와 시스템의 외부 단자 사이에 직렬로 결합된 출력 레벨 시프터 및 출력 드라이버; 및 시스템의 외부 단자와 코어 회로의 입력 노드 사이에 직렬로 결합된 입력 버퍼 및 입력 레벨 시프터를 포함하고; 출력 레벨 시프터, 출력 드라이버, 입력 버퍼 및 입력 레벨 시프터는 상응하여(correspondingly) 적어도 제1 및 제2 게이트 신호를 수신하도록 또한 구성된다.
다른 접근법에 따르면, 단일 게이트 I/O 인터페이스 및 파워 온(PO) 제어기가 제공되며, 여기서 단일 게이트 I/O 인터페이스는 코어 회로의 출력 노드와 시스템의 외부 단자 사이에 직렬로 결합된 출력 레벨 시프터 및 출력 드라이버; 및 시스템의 외부 단자와 코어 회로의 입력 노드 사이에 직렬로 결합된 입력 버퍼 및 입력 레벨 시프터를 포함한다. 다른 접근 방식에 따르면, PO 제어기는 PO 제어(PO-control, POC) 신호를 생성하고 단일 게이트 I/O 인터페이스의 각 컴포넌트, 즉 출력 레벨 시프터, 출력 드라이버, 입력 버퍼 및 입력 레벨 시프터에 인에이블 신호(enabling signal)와 동일한 POC 신호를 제공한다. 결과적으로, 단일 게이트 I/O 인터페이스는 출력 레벨 시프터의 출력 신호가 안정화되기 전에 출력 드라이버가 출력 레벨 시프터의 출력 신호를 전송하는 제1 글리칭 문제, 및 입력 버퍼의 출력 신호가 안정화되기 전에 입력 레벨 시프터가 입력 버퍼로부터의 출력 레벨을 시프트하기 시작하는 제2 글리칭 문제 등에 취약하다. 대조적으로, 일부 실시예에서, 게이트 파워 온 제어 신호를 생성하기 위한 시스템은 제1 게이트 신호로 출력 레벨 시프터를 인에이블하고, 출력 레벨 시프터의 출력 신호가 안정화되기를 기다린 후에, 제2 게이트 신호로 출력 드라이버를 인에이블함으로써 제1 글리칭 문제를 방지한다. 또한 대조적으로, 일부 실시예에서, 게이트 파워 온 제어 신호를 생성하기 위한 시스템은 제1 게이트 신호로 입력 버퍼를 인에이블하고, 입력 버퍼의 출력 신호가 안정화되기를 기다린 후에, 제2 게이트 신호로 입력 레벨 시프터를 인에이블함으로써 제2 글리칭 문제를 방지한다.
도 1은 본 개시의 적어도 하나의 실시예에 따른 반도체 디바이스(100), 예를 들어 집적 회로(IC) 칩의 블록도이다.
도 1에서, 반도체 디바이스(100)는 무엇보다도 코어 회로 영역(102) 및 입력/출력(I/O) 시스템 영역(104)을 포함한다. 무엇보다도, I/O 시스템 영역(104)은 게이트 신호 생성 영역(106) 및 다중 게이트 I/O 인터페이싱 영역을 포함한다. 무엇보다도, 게이트 신호 생성 영역(106)은 적어도 제1 및 제2 게이트 신호를 생성하도록 구성된다. 무엇보다도, 다중 게이트 I/O 인터페이싱 영역(108)은 제1 및 제2 게이트 신호를 수신하고 상응하게 제어되도록 구성된다.
일부 실시예에서, 게이트 신호 생성 영역(106)은 또한 제1 및 제2 게이트 신호뿐만 아니라 제3 게이트 신호를 생성하도록 구성되고, 다중 게이트 I/O 인터페이싱 영역(108)은 또한 제1 및 제2 게이트 신호뿐만 아니라 제3 게이트 신호를 수신하고 이에 의해 제어되도록 구성된다. 일부 실시예에서, 게이트 신호 생성 영역(106)은 또한 제1, 제2 및 제3 게이트 신호뿐만 아니라 제4 게이트 신호를 생성하도록 구성되고, 다중 게이트 I/O 인터페이싱 영역(108)은 또한 제1, 제2 및 제3 게이트 신호뿐만 아니라 제4 게이트 신호를 수신하고 이에 의해 제어되도록 구성된다. 게이트 신호 생성 영역(106) 및 다중 게이트 I/O 인터페이싱 영역(108)의 예가 본 명세서에 개시된다.
도 2a는 일부 실시예에 따른 입력/출력(I/O) 시스템(204)의 개략도이다.
도 2a의 시스템(204)은 출력 경로 상의 글리치 및 입력 경로 상의 글리치가 방지되는 시나리오를 반영한다.
도 2a에서, I/O 시스템(204)은 파워 온(PO) 신호 발생기(210); 게이트 신호 발생기(206); 및 다중 게이트 I/O 인터페이스(208)를 포함한다. PO 신호 발생기(210)는 본 명세서에서 타이밍 신호 POC0로 지칭되는 파워 온 제어(power-on control, POC) 신호를 생성하도록 구성되고; 예를 들어, 도 2b-2d를 참조한다. 게이트 신호 발생기(206)는 PO 신호 발생기(210)에 결합되고 타이밍 신호 POC0를 수신하고 본 명세서에서 게이트 신호 POC1, POC2, POC3 및 POC4로 지칭되는 제1, 제2, 제3 및 제4 게이트 신호를 상응하여 생성하도록 구성되고; 예를 들어, 도 2e-2f를 참조한다.
다중 게이트 I/O 인터페이스(208)는 게이트 신호 발생기(206)에 결합되고 POC1, POC2, POC3 및 POC4 게이트 신호를 수신하도록 구성된다. I/O 인터페이스(208)는 다중 게이트 신호를 수신하도록 구성되기 때문에 그것은 다중 게이트(multi-gated)라고 지칭된다. 다중 게이트 I/O 인터페이스(208)는 (도시되지는 않았지만 예를 들어, 코어 영역(102)에 대응하는) 코어 회로의 출력 단자(212)와 노드(219) 사이에 결합된 출력 레벨 시프터(218); 노드(219)와 외부 단자(214) 사이에 결합된 출력 드라이버(220); 외부 단자(214)와 노드(223) 사이에 결합된 입력 버퍼(222); 및 노드(223)와 코어 회로(도시되지는 않지만 예를 들어, 코어 영역(102)에 대응함)의 입력 단자(216) 사이에 결합된 입력 레벨 시프터(224)를 포함하고, 본 명세서에서 출력 단자(212)는 출력 코어 데이터를 가지고, 외부 단자(214)는 신호 PAD를 가지며, 입력 단자(216)는 입력 코어 데이터를 가진다.
보다 구체적으로, 다중 게이트 I/O 인터페이스(208)는 다음과 같이 게이트 신호 POC1, POC2, POC3 및 POC4를 수신하도록 구성된다: 출력 레벨 시프터(218)는 인에이블 신호로서 게이트 신호 POC1을 수신하도록 구성되고; 출력 드라이버(220)는 인에이블 신호로서 게이트 신호 POC2를 수신하도록 구성되고; 입력 버퍼(222)는 인에이블 신호로서 게이트 신호 POC3를 수신하도록 구성되고; 입력 레벨 시프터(224)는 인에이블 신호로서 게이트 신호 POC4를 수신하도록 구성된다. 일부 실시예에서, 출력 레벨 시프터(218)는 상향(upward) 레벨 시프터이다. 일부 실시예에서, 입력 레벨 시프터(224)는 하향 레벨 시프터이다. 예를 들어, 게이트 신호 POC1, POC2, POC3 및 POC4의 상대적 타이밍에 대한 도 2를 참조한다.
도 2b는 일부 실시예에 따른 파워 온 제어(POC) 신호 발생기(210)를 보다 상세히 보여주는 개략도이다.
언급된 바와 같이, PO 신호 발생기(210)는 전압 VDD1(모니터링된 전압 VDD1)의 상태를 모니터링하고, 상응하여 타이밍 신호 POC0를 생성하도록 구성된다. PO 신호 발생기(210)는 제1 기준 전압 VDD2와 노드(225(1)) 사이에 결합된 저항기(R0); 노드(225(1))와 제2 기준 전압 VSS 사이에 결합된 NMOS 트랜지스터(N1); 및 입력이 노드(225(1))에 결합되고 출력이 타이밍 신호 POC0를 제공하는 버퍼(226)를 포함한다. 전압 Vcs는 노드(225(1)) 상에 제공된다. NMOS 트랜지스터(N1)의 게이트 전극은 모니터링된 전압 VDD1을 수신하도록 구성된다. 일부 실시예에서, 모니터링된 전압 VDD1은 기준 전압이다. 일부 실시예에서, VDD1은 코어 회로, 예를 들어 도 1의 코어 영역(102)에서 발견되는 회로의 전력 도메인으로부터의 전압이다. 기준 전압 VDD1, VDD2 및 VSS는 다음과 같이 관련된다: VSS < VDD1 < VDD2. 일부 실시예에서, 타이밍 신호 POC0는 VDD1이 논리으로 하이(high)인지(또는 'ON') 논리으로 로우(low)인지(또는 'OFF') 여부를 나타낸다. 트랜지스터 NMOS(N1)를 통한 누설을 줄이기 위해 일반적으로 저항기(R0)는 큰 저항을 가지며 결과적으로 큰 영역을 차지한다. 도 2g-2k 및 2l-2n은 일부 대응하는 실시예에 따라 PO 신호 발생기(210)의 다른(alternate) 버전을 설명한다.
대안으로, 일부 실시예에서, PO 신호 발생기(210)는 2017년 10월 31일에 허여된(granted) 미국 특허 번호 9,806,611에 따라 구성된 컴포넌트를 포함하며, 이에 의해 그 전체가 참조로 포함된다. 대안적으로, 일부 실시예에서, PO 신호 발생기(210)는 2007년 11월 13일에 허여된 미국 특허 번호 7,295,052에 따라 구성된 컴포넌트를 포함하며, 이에 의해 그 전체가 참조로 포함된다.
도 2c-2d는 일부 실시예에 따라 대응하는 파형을 도시한다.
보다 구체적으로, 도 2c는 도 2b의 VDD1을 나타내는 파형의 그래프이고 여기서 시간은 가로 좌표(X 축)이고 VDD1의 값은 세로 좌표(Y 축)이다. 도 2c에서, 0의 값으로부터, VDD1의 값은 실질적으로 선형적으로 증가하여 시간 t1에서 PO 신호 발생기(210)의 문턱 전압 Vt_210에 도달하고 시간 t2에서 정점까지 계속된다. 파형은 시간 t2에서 불연속 지점을 가진다. 시간 t2부터 파형은 거의 선형으로 감소하여 시간 t2에서 Vt에 도달하고 결국 0의 값에 도달한다.
보다 구체적으로, 도 2d는 도 2b의 타이밍 신호 POC0를 나타내는 파형의 그래프이고, 여기서 시간은 가로 좌표(X 축)이고 POC0의 값은 세로 좌표(Y 축)이다. 타이밍 신호 POC0는 실질적으로 노드(225(1))에서 신호 Vcs를 따른다. 처음에, VDD1의 값이 Vt 미만이기 때문에 NMOS 트랜지스터(N1)가 턴오프될 때, Vcs의 값과 이에 따른 POC0의 값은 VDD2와 실질적으로 동일하도록 풀업(pull up)된다. 시간 t1에서, VDD1의 값이 Vt에 도달한 후 이를 초과하였기 때문에 NMOS 트랜지스터(N1)가 턴온될 때 Vcs의 값과 이에 따른 POC0의 값은 NMOS 트랜지스터(N1)에 의해 VSS로 풀다운(pull down)된다. 시간 t3에서, VDD1의 값이 Vt에 도달했다가 그 아래로 떨어지기 때문에 NMOS 트랜지스터(N1)가 턴오프될 때, Vcs의 값과 이에 따른 POC0의 값은 VDD2와 실질적으로 동일하도록 다시 풀업된다.
도 2e는 일부 실시예에 따라 게이트 신호 발생기(206)를 보다 상세히 보여주는 개략도이다.
게이트 신호 발생기(206)는 지연 체인(228) 및 논리 회로(232)를 포함한다. 지연 체인(228)은 지연 셀(230(1), 230(2) 및 230(3))을 포함하는 지연 셀의 데이지 체인이다. 지연 셀(230(1))의 출력은 지연 셀(230(2))의 입력에 결합된다. 지연 셀(230(2))의 출력은 지연 셀(230(3))의 입력에 결합된다. 지연 셀(230(1))은 PO 신호 발생기(210)로부터 노드 211(1)에서 타이밍 신호 POC0를 수신하고, 노드(211(2))에서 타이밍 신호 POC0의 지연된 버전을 생성하며, 여기서 타이밍 신호 POC0의 지연된 버전은 본 명세서에서 타이밍 신호 POC0_D1로 지칭된다. 지연 셀(230(2))은 지연 셀(230(1))로부터 타이밍 신호 POC0_D1을 수신하고 노드(211(3))에서 타이밍 신호 POC0_D1의 지연된 버전을 생성하며, 여기서 타이밍 신호 POC0_D1의 지연된 버전은 본 명세서에서 타이밍 신호 POC0_D2로 지칭된다. 지연 셀(230(3))은 지연 셀(230(2))로부터 타이밍 신호 POC0_D2를 수신하고 노드(211(4))에서 타이밍 신호 POC0_D2의 지연된 버전을 생성하며, 여기서 타이밍 신호 POC0_D2의 지연된 버전은 본 명세서에서 타이밍 신호 POC0_D3으로 지칭된다.
도 2e에서, 지연 셀(230(1))은 인버터(234(1)), 저항기(R1), 커패시터(C1) 및 인버터(234(2))를 포함한다. 인버터(234(1))의 입력은 노드(211(1))에 대응하고 타이밍 신호 POC0을 수신한다. 저항기(R1)는 인버터(234(1))의 출력과 인버터(234(2))의 입력 사이에 결합된다. 커패시터(C1)는 인버터(234(2))의 입력과 VSS 사이에 결합된다. 인버터(234(2))의 출력은 노드(211(2))에 해당한다. 시뮬레이션 및/또는 경험적 데이터에 기초하여, 저항기(R1) 및 커패시터(C1)의 값은 적어도 부분적으로 지연 셀(230(1))에 의한 대응하는 지연 량을 용이하게 하기 위해 선택된다.
지연 셀(230(2))은 인버터(234(3)), 저항기(R2), 커패시터(C2) 및 인버터(234(4))를 포함한다. 인버터(234(3))의 입력은 노드(211(2))에 대응하고 타이밍 신호 POC0_D1을 수신한다. 저항기(R2)는 인버터(234(3))의 출력과 인버터(234(4))의 입력 사이에 결합된다. 커패시터(C2)는 인버터(234(4))의 입력과 VSS 사이에 결합된다. 인버터(234(4))의 출력은 노드(211(3))에 대응한다. 시뮬레이션 및/또는 경험적 데이터에 기초하여, 저항기(R2) 및 커패시터(C2)의 값은 적어도 부분적으로 지연 셀(230(2))에 의한 대응하는 지연 량을 용이하게 하기 위해 선택된다.
지연 셀(230(3))은 인버터(234(5)), 저항기(R3), 커패시터(C3) 및 인버터(234(6))를 포함한다. 인버터(234(5))의 입력은 노드(211(3))에 대응하고 타이밍 신호 POC0_D2를 수신한다. 저항기(R3)는 인버터(234(5))의 출력과 인버터(234(6))의 입력 사이에 결합된다. 커패시터(C3)는 인버터(234(6))의 입력과 VSS 사이에 결합된다. 인버터(234(6))의 출력은 노드(211(4))에 대응한다. 시뮬레이션 및/또는 경험적 데이터에 기초하여, 저항기(R3) 및 커패시터(C3)의 값은 적어도 부분적으로 지연 셀(230(3))에 의한 대응하는 지연 량을 용이하게 하기 위해 선택된다.
도 2e에서, 논리 회로(232)는 인버터(234(7)-234(10)), NOR 게이트(236(1)-236(2)) 및 NAND 게이트(238(1)-238(2))를 포함한다.
인버터(234(7))의 입력은 타이밍 신호 POC0를 수신한다. 인버터(234(7))의 출력은 노드(211(5)) 상에 타이밍 신호 POC0의 반전된(inverted) 버전을 제공하고, 타이밍 신호 POC0의 반전된 버전은 본 명세서에서 POC0_bar 타이밍 신호로 지칭된다. 인버터(234(8))의 입력은 타이밍 신호 POC0_D1을 수신한다. 인버터(234(8))의 출력은 노드(211(6)) 상에 타이밍 신호 POC0_D1의 반전된 버전을 제공하고, 타이밍 신호 POC0_D1의 반전된 버전은 본 명세서에서 타이밍 신호 POC0_D1_bar로 지칭된다. 인버터(234(9))의 입력은 타이밍 신호 POC0_D2를 수신한다. 인버터(234(9))의 출력은 노드(211(7)) 상에 타이밍 신호 POC0_D2의 반전된 버전을 제공하고, 타이밍 신호 POC0_D2의 반전된 버전은 본 명세서에서 타이밍 신호 POC0_D2_bar로 지칭된다. 인버터(234(10))의 입력은 타이밍 신호 POC0_D3을 수신한다. 인버터(234(10))의 출력은 노드(211(8)) 상에 타이밍 신호 POC0_D3의 반전된 버전을 제공하고, 타이밍 신호 POC0_D3의 반전된 버전은 본 명세서에서 타이밍 신호 POC0_D3_bar로 지칭된다.
도 2e에서, NOR 게이트(236(1))는 POC0_bar 타이밍 신호 및 타이밍 신호 POC0_D3_bar를 수신하고 게이트 신호 POC1을 생성한다. NOR 게이트(236(2))는 타이밍 신호 POC0_D1_bar 및 타이밍 신호 POC0_D2_bar를 수신하고 게이트 신호 POC2를 생성한다. NAND 게이트(238(1))는 타이밍 신호 POC0_D1_bar 및 타이밍 신호 POC0_D2_bar를 수신하고 게이트 신호 POC3을 생성한다. NAND 게이트(238(2))는 POC0_bar 타이밍 신호 및 타이밍 신호 POC0_D3_bar를 수신하고 게이트 신호 POC4를 생성한다.
도 2f는 일부 실시예에 따른 파형의 그래프이다.
보다 구체적으로, 도 2f는 타이밍 신호 POC0, 타이밍 신호 POC0_D1, 타이밍 신호 POC0_D2, 타이밍 신호 POC0_D3, 게이트 신호 POC1, 게이트 신호 POC2, 게이트 신호 POC3 및 게이트 신호 POC4를 나타내는 파형의 그래프이며, 각각은 시간 T0에서 논리 하이(high) 값(또는 '논리 1' 값)을 가진다 .
시간 T1에서, 타이밍 신호 POC0 및 게이트 신호 POC1는 논리 로우 값(또는'논리 0' 값)으로 천이되고, 그 결과 게이트 신호 POC1는 도 2a의 출력 레벨 시프터(218)를 인에이블한다.
출력 레벨 시프터(218)의 출력이 안정화된 후의 시간 T2에서, 타이밍 신호 POC0_D1 및 게이트 신호 POC2가 논리 로우 값으로 천이되고, 그 결과 게이트 신호 POC2가 도 2a의 출력 드라이버(220)를 인에이블한다.
시간 T3에서, 타이밍 신호 POC0_D2 및 게이트 신호 POC3는 논리 로우 값으로 천이되고, 그 결과 게이트 신호 POC3는 도 2a의 입력 버퍼(222)를 인에이블한다. 일부 실시예에서, 시간 T3은 단자(214) 상의 PAD 신호가 안정화된 후이다.
입력 버퍼(222)의 출력이 안정화된 후의 시간 T4에서, 타이밍 신호 POC0_D3 및 게이트 신호 POC4가 논리 로우 값으로 천이되고, 그 결과 게이트 신호 POC4는 도 2a의 입력 레벨 시프터(224)를 인에이블한다.
시간 T5에서, 타이밍 신호 POC0 및 게이트 신호 POC4는 논리 하이 값(또는 '논리 1' 값)으로 천이되고, 그 결과 게이트 신호 POC4는 입력 레벨 시프터(224)를 디스에이블한다. 시간 T6에서, 타이밍 신호 POC0_D1 및 게이트 신호 POC3이 논리 하이 값으로 천이되고, 그 결과 게이트 신호 POC3이 입력 버퍼(222)를 디스에이블한다. 시간 T7에서 타이밍 신호 POC0_D2 및 게이트 신호 POC2가 논리 하이 값으로 천이되고 그 결과 게이트 신호 POC2가 출력 드라이버(220)를 디스에이블한다. 시간 T8에서, 타이밍 신호 POC0_D3 및 게이트 신호 POC1은 논리 하이 값으로 천이되고, 그 결과 게이트 신호 POC1은 출력 레벨 시프터(218)를 디스에이블한다.
도 2f에서, 일부 실시예에 따르면, 대응하는 시간 T1, T2, T3 및 T4에서 게이트 신호 POC1, POC2, POC3 및 POC4의 계단식(cascaded) 천이는 코어(도시되지 않지만, 도 1의 코어 영역(102) 참조)에서 컴포넌트(도시되지 않음)가 I/O 시스템(204)과 I/O 교환을 할 준비가 되어 있는 상황을 가정한다. 또한 도 2f에서, 일부 실시예에 따르면, 대응하는 시간 T5, T6, T7 및 T8에서 게이트 신호 POC4, POC3, POC2 및 POC1의 계단식 천이는 코어(도시되지 않지만, 도 1의 코어 영역(102) 참조)에서 컴포넌트(도시되지 않음)가 I/O 시스템(204)과 I/O 교환을 할 준비가 되어 있지 않은 상황을 가정한다.
적어도 일부 실시예에서, I/O 시스템(204)은 게이트 신호 발생기(206)가 게이트 신호 POC1로 출력 레벨 시프터(218)를 인에이블하고 출력 레벨 시프터(218)의 출력 신호가 안정화되도록 기다린 후에 게이트 신호 POC2로 출력 드라이버(220)를 인에이블하도록 구성되기 때문에, 다른 접근법에 의해 겪는 제1 글리칭 문제를 방지한다. 적어도 일부 실시예에서, I/O 시스템(204)은 게이트 신호 발생기(206)가 게이트 신호 POC3으로 입력 버퍼(222)를 인에이블하고 입력 버퍼(222)의 출력 신호가 안정화되도록 기다린 후에 게이트 신호 POC4로 입력 레벨 시프터(224)를 인에이블하도록 구성되기 때문에, 다른 접근법에 의해 겪는 제2 글리칭 문제를 방지한다.
도 2g는 일부 실시예에 따른 파워 온 제어(POC) 신호 발생기(210')의 개략도이다. 도 2h는 일부 실시예에 따라 POC 신호 발생기(210')를 보다 상세히 보여주는 개략도이다. 도 2i-2k는 일부 실시예에 따른 대응하는 파형의 그래프이다.
PO 신호 발생기(210')는 PO 신호 발생기(210)와 유사하다. 간결함을 위해, 논의는 유사점보다는 도 2g-2k 및 도 2b-2d 사이의 차이점에 더 초점을 둘 것이다.
PO 신호 발생기(210')는 전압 VDD1(모니터링된 전압 VDD1)의 상태를 모니터링하고, 상응하여 타이밍 신호 POC0'를 생성하도록 구성된다. 도 2b의 PO 신호 발생기(210)와 비교하면, 도 2g의 PO 신호 발생기(210')는 제1 기준 전압 VDD2와 노드(225(1)) 사이에 결합된 SVSR(supply-variation sensitivity-reducing) 부하(227(1))를 포함한다. 또한 도 2g에서, 버퍼(226)의 출력은 도 2b에서와 같이 타이밍 신호 POC0가 아니라 타이밍 신호 POC0'를 제공한다. NMOS 트랜지스터(N1)의 게이트 전극 상의 전압, 즉 기준 전압 VDD1은 SVSR 부하(227(1))에 대한 입력으로서 피드백된다.
도 2h에서, SVSR 부하(227(1))가 더 자세히 도시된다. SVSR 부하(227(1))는 제1 기준 전압 VDD2과 노드(225(2)) 사이에 결합된 저항기(R0'); 및 노드(225(2))와 노드(225(1)) 사이에 결합된 PMOS 트랜지스터(P1)를 포함한다. PMOS 트랜지스터(P1)의 게이트 전극은 기준 전압 VDD1을 수신하도록 구성된다.
다시, 도 2i는 일부 실시예에 따른 파형의 그래프이다. 보다 구체적으로, 도 2i는 도 2g-2h의 PO 신호 발생기(210')의 동작과 관련된 파형의 그래프이다. 도 2i에서, VDD2는 실질적으로 일정하다고 가정한다.
도 2i는 VDD1을 나타내는 파형(229(1)); PO 신호 발생기(210')의 문턱 전압 Vt_210'을 나타내는 파형(229(2)); 노드(225(1)) 상의 Vcs를 나타내는 파형(229(3)); 노드(225(2)) 상의 전압 V_225(2)를 나타내는 파형(229(4)); PMOS 트랜지스터(P1)의 소스-게이트 전압 Vsg_P1을 나타내는 파형(229(5)); 및 타이밍 신호 POC0'을 나타내는 파형(229(6))을 포함한다.
도 2i에서, VDD1 파형(229(1))이 NMOS 트랜지스터(N1)의 문턱 값 Vt_N1보다 훨씬 낮을 때, NMOS 트랜지스터(N1)가 턴오프되고, Vcs 파형(229(3)), V_225(2) 파형(229(4)) 및 Vsg_P1 파형(229(5)) 각각이 논리 하이 값으로 풀링되고, 타이밍 신호 POC0' 파형(229(6))은 논리 하이 값으로 풀링된다. 시간 t1에서 논리 하이 값에서 논리 로우 값으로의 천이는 타이밍 신호 POC0' 파형(229(6))에 대해 급격하고(sharp), 타이밍 신호 POC0' 파형(229(6))에 비해 Vcs 파형(229(3)), V_225(2) 파형(229(4)) 및 Vsg_P1 파형(229(5))에 대해 계속해서 더 완만하다(progressively more gradual). 일부 실시예에서, 신호의 급격한 천이는 계단형 천이이다. 일부 실시예에서, 신호의 급격한 천이는 구형파의 천이와 유사하다. 제1 신호의 천이가 급격한 것으로 설명되고 제2 및 제3 신호의 대응 천이가 계속해서 더 완만한 것으로 설명되는 일부 실시예에서, 제2 신호의 천이는 제1 신호의 급격한 천이에 비해 곡선이며(curvilinear), 제3 신호의 천이는 제2 신호의 천이에 비해 더 곡선이다. 제1 신호의 천이가 급격한 것으로 설명되고 제2 및 제3 신호의 대응 천이가 계속해서 더 완만한 것으로 설명되는 일부 실시예에서, 제2 신호의 천이는 제1 신호의 급격한 천이에 비해 둥글고(rounded), 제3 신호의 천이는 제2 신호의 천이에 비해 더 둥글다.
VDD1 파형(229(1))이 시간 t1에서 Vt_N1에 도달하고 그 이상으로 상승할 때, NMOS 트랜지스터(N1)가 턴온되고 Vcs 파형(229(3)), V225(2) 파형(229(4)) 및 Vsg_P1 파형(229(5)) 각각은 논리 로우 값으로 풀다운되고 타이밍 신호 POC0'는 논리 로우 값으로 풀다운된다.
VDD1 파형(229(1))은 시간 t2에서 피크에 도달한다. 시간 t1과 시간 t2 사이에, V_225(2) 파형(229(4))은 실질적으로 VDD1 파형(229(1))을 따른다.
도 2i에서, VDD1 파형(229(1))이 시간 t3에서 Vt_N1 아래로 떨어지면 NMOS 트랜지스터(N1)가 턴오프되고, Vcs 파형(229(3)), V225(2) 파형(229(4)) 및 Vsg_P1 파형(229(5)) 각각이 논리 하이 값으로 풀업되고, 타이밍 신호 POC0'는 논리 하이 값으로 풀업된다. 시간 t3에서 논리 로우 값에서 논리 하이 값으로의 천이는 타이밍 신호 POC0'파형(229(6))에 대해 급격하고, 타이밍 신호 POC0' 파형(229(6))에 비해 Vcs 파형(229(3)), V_225(2) 파형(229(4)) 및 Vsg_P1 파형(229(5))에 대해 계속해서 더 완만하다.
VDD2가 실질적으로 일정하다고 가정되는 일부 실시예에서, Vt_210'은 약 0.349 볼트이다. VDD2가 실질적으로 일정하다고 가정되는 일부 실시예에서, 다음이 참이다: 논리 로우 값은 VSS, 예를 들어 0 볼트이고; Vcs 파형(229(3)), V_225(2) 파형(229(4)), Vsg_P1 파형(229(5)) 및 타이밍 신호 POC0'의 논리 하이 값은 약 1.2 볼트이고; VDD1 파형(229(1))의 피크 값은 약 0.75 볼트이다. VDD2가 변동을 나타내는 일부 실시예에서, VDD2의 최대 값은 약 1.2 볼트이다.
PO 신호 발생기(POSG)(도시되지 않음)를 구성하기 위한 또 다른 접근법(AA)은 도 2b의 저항기(R0)가 NMOS 트랜지스터(N1)을 통한 누설 전류를 줄이기 위해, 약한 PMOS 트랜지스터인 P_weak(도시되지 않음)로 대체된다는 것을 제외하고는 도 2b의 PO 신호 발생기(210')와 유사하다. 일반적으로 P_weak는 긴 채널 PMOS 트랜지스터 또는 PMOS 트랜지스터의 스택으로 구현되며, 두 구현 모두 넓은 영역을 차지한다는 대응 단점이 있다. 그러나 전체적으로 누설 전류를 줄임에도 불구하고 다른 접근 방식에 따른 POSG는 누설 전류에 부정적인 영향을 미치는 VDD2의 변동에 더 민감하며, 더 나아가 도 2c의 Vt_210에 비하여 POSG의 문턱 전압 변동, Vt_POSG_AA(도시되지 않음)을 더욱 악화시킨다.
다시, 도 2j는 일부 실시예에 따른 파형의 그래프이다. 보다 구체적으로, 도 2j는 PO 신호 발생기의 문턱 전압을 나타내는 파형의 그래프이다.
도 2j는 Vt_210'을 나타내는 파형(229(7)) 및 Vt_POSG_AA를 나타내는 파형(229(8))을 포함한다. 도 2i에서 VDD2는 가로 좌표(X 축)이고 해당 PO 신호 발생기에 대한 문턱 전압은 세로 좌표(Y 축)이다.
Vt_210' 파형(229(7))의 기울기는 Vt_POSG_AA 파형(229(8))의 기울기보다 작다. SVSR 부하(227(1))는 PO 신호 발생기(210')의 동작에 대한 VDD2의 변동 효과를 감소시킴으로써 Vt_210' 파형(229(7))의 기울기를 감소시키는 것을 돕는다. VDD2가 로우 값에서 하이 값으로 변할 때, Vsg_P1이 더 커지고, 이는 PMOS 트랜지스터(P1)의 전류 전도 능력을 강화시켜, 결과적으로 더 높은/더 큰 Vt_210' 값을 야기한다.
SVSR 부하(227(1)/227(2)), 따라서 PO 신호 발생기(210')의 이점은 Vt_210'파형(229(2))이 다른 접근 방식에 따라 POSG의 Vt_POSG_AA 파형(229(8))보다 VDD2의 변동에 덜 민감하다는 것이다. SVSR 부하(227(1)) 및 이에 따른 PO 신호 발생기(210')의 또 다른 이점은 PMOS 트랜지스터(P1)가 적당한 크기이고 따라서 PO 신호 발생기(210')가 다른 접근법에 따라 POSG보다 작다는 것이다.
다시, 도 2k는 일부 실시예에 따른 파형의 그래프이다. 보다 구체적으로, 도 2k는 PO 신호 발생기의 문턱 전압을 나타내는 파형의 그래프이다. 도 2i에서 VDD2는 가로 좌표(X 축)이고 해당 PO 신호 발생기에 대한 문턱 전압은 세로 좌표(Y 축)이다.
도 2k는 다른 접근법에 따라 도 2g-2h의 PO 신호 발생기(210')의 NMOS 트랜지스터(N1)를 통한 전류를 나타내는 파형(229(9)); 도 2b의 PO 신호 발생기(210)의 NMOS 트랜지스터(N1)를 통한 전류를 나타내는 파형(229(10)); 및 POSG(도시되지 않음)의 NMOS 트랜지스터(N1)(도시되지 않음)을 통한 전류를 나타내는 파형(229(11))을 포함한다.
도 2k에서, NMOS 트랜지스터(N1)는 시간 t1 이전에 오프이고, t1 내지 t3 간격 동안 온이고, 시간 t3 후에 오프이다. 일반적으로 NMOS 트랜지스터(N1)가 ON일 때 큰 전류가 유리하다. 또한 일반적으로 NMOS 트랜지스터(N1)가 오프일 때, 예를 들어 대기 전력 소비를 줄이기 위해 작은 전류(누설)가 유용하다. 파형(229(10)) 및 파형(229(11))에 비해 파형 229(10)은 NMOS 트랜지스터(N1)가 ON일 때 상대적으로 큰 전류를 갖는 것과 NMOS 트랜지스터(N1)가 오프일 때 상대적으로 작은 전류(누설)를 갖는 것 사이에서 더 나은 균형을 이룬다.
도 2l은 일부 실시예에 따른 파워 온 제어(POC) 신호 발생기(210'')의 개략도이다. 도 2l은 도 2h과 비교하여, 도 2g의 POC 신호 발생기(210')의 상이한 실시예를 도시한다. 도 2m-2n은 일부 실시예에 따른, 대응하는 파형의 그래프이다.
도 2l에서, PO 신호 발생기(210'')는 도 2h의 PO 신호 발생기(210')와 유사하다. 간결함을 위해, 논의는 유사점보다 도 2l-2m 및 도 2g-2k 사이의 차이에 더 초점을 맞출 것이다.
PO 신호 발생기(210'')는 전압 VDD1(모니터링된 전압 VDD1)의 상태를 모니터링하고 상응하여 타이밍 신호 POC0''를 생성하도록 구성된다. 도 2h의 SVSR 부하(227(2))와 비교하면, 도 2l의 SVSR 부하(227(3))는 제1 기준 전압 VDD2와 노드(225(3)) 사이에 병렬로 결합된 저항기(R1) 및 PMOS 트랜지스터(P2); 노드(225(1))와 노드(225(4)) 사이에 결합된 인버터(231(1)); 및 입력이 노드(225(4))에 결합되고 출력이 타이밍 신호 POC0''를 제공하는 인버터(231(2))를 포함한다. PMOS 트랜지스터(P2)는 저항기(R1)를 선택적으로 바이패스하는 스위치 역할을 한다.
도 2l에서, 저항기(R0'')는 노드(225(3))와 노드(225(2)) 사이에 결합되는 반면, 도 2h에서 대응하는 저항기(R0')는 VDD2와 노드(225(2)) 사이에 결합된다. 도 2l에서, 인버터(231(1) 및 231(2))는 버퍼(226')에 포함되는 것으로 도시되어 있다. 도 2l에서 전압 'Vcs bar'(Vcsb)는 노드(225(4))에 있다. 도 2l에서, PMOS 트랜지스터(P2)의 게이트 전극은 전압 Vcs_bar를 수신하도록 구성된다.
다시, 도 2m은 일부 실시예에 따른 파형의 그래프이다. 보다 구체적으로, 도 2m은 도 2l의 PO 신호 발생기(210'')의 동작과 관련된 파형의 그래프이다. 도 2m에서 VDD2는 실질적으로 일정하다고 가정한다.
도 2m은 VDD1을 나타내는 파형(229(1)'); 노드(225(1)) 상의 Vcs를 나타내는 파형(229(3)'); 노드(225(4)) 상의 Vcsb를 나타내는 파형(229(12)); 노드(225(3)) 상의 전압 V_225(3)을 나타내는 파형(229(13)); 노드(225(2)) 상의 전압 V_225(2)를 나타내는 파형(229(4)'); PMOS 트랜지스터(P1)의 Vsg, Vsg_P1를 나타내는 파형(229(5)'); 및 타이밍 신호 POC0''을 나타내는 파형(229(6)')을 포함한다.
도 2m에서, VDD1 파형(229(1)')이 NMOS 트랜지스터(N1)의 문턱값, Vt_N1보다 훨씬 낮고, NMOS 트랜지스터(N1)가 턴오프될 때, Vcs 파형(229(3)'), V_225(3) 파형(229(13)); V_225(2) 파형(229(4)') 및 Vsg_P1 파형(229(5)') 각각은 논리 하이 값으로 풀링되고, Vcsb 파형(229(12))은 논리 로우 값으로 풀다운되고, 타이밍 신호 POC0''은 논리 하이 값으로 풀링된다. 이와 같이, VDD1 파형(229(1)')이 Vt_N1보다 훨씬 낮을 때, Vcsb 파형(229(12))의 논리 로우 값은 PMOS 트랜지스터(P2)를 턴온하고 이는 저항기(R1)를 실질적으로 낮은 저항(즉, P2)과 병렬로 배치한다. PMOS 트랜지스터(P2)가 턴온될 때 VDD2와 노드(225(3)) 사이의 대부분의 전류가 PMOS 트랜지스터(P1)을 통해 션트(shunt)되므로 저항기(R1)가 효과적으로 바이패스되어, 그 결과 VDD2와 노드(225(2)) 사이의 저항이 실질적으로 R0''이다. 시간 t1 이전에 VDD2와 노드(225(2)) 사이의 저항이 실질적으로 R0''일 때, Vt_210''은 Vt_N1보다 커서, Vt_N1 < Vt_210''{시간 < t1}이 된다.
VDD1 파형(229(1)')이 시간 t1에서 Vt_N1에 도달하고 그 이상으로 상승할 때, NMOS 트랜지스터(N1)가 턴되고 Vcs 파형(229(3)'), V_225(3) 파형(229(13)), V225(2) 파형(229(4)') 및 Vsg_P1 파형(229(5)') 각각은 논리 로우 값으로 풀다운되고, Vcsb 파형(229(12))은 논리 하이 값으로 풀업되고, 타이밍 신호 POC0''는 논리 로우 값으로 풀다운된다. 시간 t1에서 논리 하이 값에서 논리 로우 값으로의 천이는 타이밍 신호 POC0'' 파형(229(6)')에 대해 급격하고, Vcsb 파형(229(12))에 대해 실질적으로 급격하고, Vcsb 파형(229(12))에 비해, Vcs 파형(229(3)'), V_225(2) 파형(229(4)') 및 Vsg_P1 파형(229(5)')에 대해 계속해서 더 완만하다. 시간 t1에서 V_225(3) 파형(229(13))의 논리 로우 값에서 논리 하이 값으로의 천이는 실질적으로 급격하다. 이와 같이 VDD1 파형(229(1)')이 시간 t1에서 Vt_N1 이상으로 상승할 때, Vcsb 파형(229(12))의 논리 하이 값이 PMOS 트랜지스터(P2)를 턴오프하고, 이는 저항기(R1)를 실질적으로 더 높은 저항(즉, P2)과 병렬로 배치한다. PMOS 트랜지스터(P2)가 턴오프될 때, VDD2와 노드(225(3)) 사이의 대부분의 전류가 저항기(R1)를 통해 션트되어, 결과적으로 VDD2와 노드(225(2)) 사이의 저항이 R1 + R0''로 실질적으로 증가한다. 시간 t1에서 t3까지, VDD2와 노드(225(2)) 사이의 저항이 실질적으로 R1 + R0''일 때, Vt_210''은 Vt_N1과 실질적으로 동일하므로, Vt_210''{t1 ≤ 시간 < t3}
Figure 112020139844397-pat00001
Vt_N1이 된다.
VDD1 파형(229(1)')은 시간 t2에서 피크를 이룬다. 시간 t2와 시간 t3 사이에, V_225(3) 파형(229(13)) 및 V_225(2) 파형(229(4)') 각각은 실질적으로 VDD1 파형(229(1)')을 따른다.
시간 t3에서 VDD1 파형(229(1)')이 Vt_N1 아래로 떨어질 때, NMOS 트랜지스터(N1)가 턴오프되고 Vcs 파형(229(3)'), V_225(3) 파형(229(13)), V225(2) 파형(229(4)') 및 Vsg_P1 파형(229(5)') 각각이 논리 하이 값으로 풀업되고, Vcsb 파형(229(12))은 논리 로우 값으로 풀다운되고, 타이밍 신호 POC0''는 논리 하이 값으로 풀업된다. 시간 t3에서 논리 로우 값에서 논리 하이 값으로의 천이는 타이밍 신호 POC0'' 파형(229(6)')에 대해 급격하고, Vcsb 파형(229(12))에 대해 실질적으로 급격하며, Vcsb 파형(229(12))에 비해, Vcs 파형(229(3)'), V_225(2) 파형(229(4)') 및 Vsg_P1 파형(229(5)')에 대해 계속해서 더 완만하다. V_225(3) 파형(229(13))의 시간 t3에서 논리 하이 값에서 논리 로우 값으로의 천이는 실질적으로 급격하다. 시간 t3 이후, VDD2와 노드(225(2)) 사이의 저항이 실질적으로 R0''일 때, Vt_210''은 Vt_N1보다 커서, Vt_N1 < Vt_210''{t3 ≤ 시간}이 된다.
시간의 경과에 따라 Vt_210''의 달라지는 값, 즉 Vt_210''{시간 < t1}, Vt_210''{t1 ≤ 시간 < t3} 및 Vt_210''{t3 ≤ 시간}은 도 2n에 도시된 바와 같이 Vt_210''에서 히스테리시스를 나타낸다.
다시, 도 2n은 일부 실시예에 따른 파형의 그래프이다. 보다 구체적으로, 도 2n은 도 2k의 PO 신호 발생기(210'')의 동작과 관련된 파형의 그래프이다. 도 2n에서, VDD2는 실질적으로 일정하다고 가정한다.
도 2n은 VDD1을 나타내는 파형(229(1)'); 노드(225(4)) 상의 Vcsb를 나타내는 파형(229(12)); Vt_210''을 나타내는 파형(229(2)')을 포함한다.
도 2n에서, Vt_210'' 파형(229(2)')는 히스테리시스를 보여준다. 특히 Vt_210''{시간 < t1} 및 Vt_210''{t3 ≤ 시간} 값은 실질적으로 동일하며 Vt_210''{시간 < t1 및 t3 ≤ 시간}이라고 지칭될 것이다. 그러나 Vt_210''{t1 ≤ 시간 < t3}은 히스테리시스를 나타내는 Vt_210''{시간 < t1 및 t3 ≤ 시간}보다 작다.
VDD2가 실질적으로 일정하다고 가정하는 일부 실시예에서, Vt_210''{t1 ≤ 시간 < t3}은 약 0.349 볼트이고, Vt_210''{시간 < t1 및 t3 ≤ 시간}은 약 0.383 볼트이다.
SVSR 부하(227(3)) 및 이에 따른 PO 신호 발생기(210'')의 이점은 Vt_210''파형(229(2)')이 도 2g-2h의 Vt_210'보다 VDD2의 변동에 덜 민감하다는 것이고, 따라서 다른 접근법의 Vt_POSG_AA보다 VDD2의 변동에 훨씬 덜 민감하다.
도 3a는 일부 실시예에 따른 I/O 시스템(304)의 개략도이다. 도 3b는 일부 실시예에 따라 게이트 신호 발생기(306)를 보다 상세히 보여주는 개략도이다. 도 3c는 일부 실시예에 따른 파형의 그래프이다.
도 3a의 시스템(304)은 출력 경로의 글리치 및 입력 경로의 글리치가 방지되는 시나리오를 반영한다. 일부 실시예에서, 도 2a의 시스템(204)과 비교하여, 도 3a의 시스템(304)은 덜 복잡하다. 일부 실시예에서, 도 2a의 시스템(204)과 비교하여, 도 3a의 시스템(304)은 더 작은 면적을 사용한다(더 작은 풋프린트를 가진다).
도 3a-3c는 도 2a-2f의 것과 유사한 넘버링 규칙을 따르지만, 도 3a-3c가 새로운 요소를 도입하기 위해 3-시리즈 넘버링을 사용하는 반면, 도 2a-2f는 2-시리즈 넘버링을 사용한다. 도 2a-2f로부터 가져온 도 3a-3c의 요소는 도 2a-2f의 2-시리즈 넘버링을 계속 사용한다. 간결함을 위해, 논의는 유사점보다는 도 3a-3c 및 도 2a-2f의 차이점에 더 초점을 맞출 것이다.
I/O 시스템(304)은 PO 신호 발생기(210); 게이트 신호 발생기(306); 및 다중 게이트 I/O 인터페이스(308)를 포함한다. 게이트 신호 발생기(306)는 게이트 신호 발생기(306)가 게이트 신호 POC1', POC2' 및 POC3'를 생성하지만 게이트 신호 POC4는 생성하지 않는다는 점에서 게이트 신호 발생기(206)와 상이하다.
따라서, 다중 게이트 I/O 인터페이스(308)는 게이트 신호 POC1', POC2' 및 POC3'를 수신하지만 게이트 신호 POC4는 수신하지 않도록 구성된다. 다중 게이트 I/O 인터페이스(308)는 출력 단자(212)와 노드(319) 사이에 결합된 출력 레벨 시프터(318); 노드(319)와 외부 단자(214) 사이에 결합된 출력 드라이버(320); 외부 단자(214)와 노드(323) 사이에 결합된 입력 버퍼(322); 및 노드(323)와 입력 단자(216) 사이에 결합된 입력 레벨 시프터(324)를 포함한다.
보다 구체적으로, 다중 게이트 I/O 인터페이스(308)는 다음과 같이 게이트 신호 POC1', POC2' 및 POC3'(게이트 신호 POC4는 아님)를 수신하도록 구성된다: 출력 레벨 시프터(318)는 게이트 신호 POC1'를 인에이블 신호로서 수신하도록 구성되고; 출력 드라이버(320) 및 입력 버퍼(322)는 게이트 신호 POC2'를 인에이블 신호로서 상응하여 수신하도록 구성되고; 입력 레벨 시프터(324)는 게이트 신호 POC3'를 인에이블 신호로서 수신하도록 구성된다. 예를 들어, 게이트 신호 POC1', POC2'및 POC3'의 상대적 타이밍에 대해서는 도 3c를 참조한다.
도 3b는 일부 실시예에 따라 게이트 신호 발생기(306)를 보다 상세히 보여주는 개략도이다.
게이트 신호 발생기(306)는 지연 체인(328) 및 논리 회로(332)를 포함한다. 지연 체인(328)은 지연 체인(328)이 지연 셀(230(1) 및 230(2))을 포함하지만 지연 셀(230(3))을 포함하지 않는다는 점에서 지연 체인(228)과 상이하다.
논리 회로(332)는 여러 면에서 논리 회로(232)와 상이하다. 차이점은 다음을 포함한다. 논리 회로(332)는 인버터(234(10))가 아닌 인버터(234(7)-234(9)); NOR 게이트(236(1) 및 236(2))가 아닌 NOR 게이트(336(3)); NAND 게이트(238(1)) 대신에 인버터(334(11)); 및 NAND 게이트(238(2)) 대신에 NAND 게이트(338(3))를 포함한다. 또한, 논리 회로(332)는 NAND 게이트(238(2))를 포함하지 않는다. 인버터(234(7))는 도 3b의 노드(311(9))에 POC0_bar 타이밍 신호를 제공한다. 인버터(234(8))는 도 3b의 노드(311(10))에 POC0_D1_bar 타이밍 신호를 제공하고; 인버터(234(9))는 도 3b의 노드(311(11))에 POC0_D2_bar 타이밍 신호를 제공한다.
도 3b에서, NOR 게이트(336(3))는 타이밍 신호 POC0_bar 및 타이밍 신호 POC0_D2_bar를 수신하고 게이트 신호 POC1'를 생성한다. NOR 게이트(336(3))가 대응하는 NOR 게이트(236(1))와 상이한 입력을 수신하기 때문에, NOR 게이트(336(3))의 출력은 POC1 게이트 신호가 아니라 POC1' 게이트 신호로 지칭된다. 인버터(334(11))는 타이밍 신호 POC0_D1_bar를 수신하고 게이트 신호 POC2'를 생성한다. 도 3b의 인버터(334(11))가 도 2e의 대응하는 NOR 게이트(236(2))를 대체하기 때문에, 인버터(334(11))의 출력은 POC2 게이트 신호가 아니라 POC2' 게이트 신호로 지칭된다. NAND 게이트(338(3))는 타이밍 신호 POC0_bar 및 타이밍 신호 POC0_D2_bar를 수신하고 게이트 신호 POC3'를 생성한다. NAND 게이트(338(3))가 대응하는 NAND 게이트(238(1))와 상이한 입력을 수신하기 때문에, NAND 게이트(338(3))의 출력은 POC3 게이트 신호가 아니라 POC3' 게이트 신호로 지칭된다.
도 3c는 일부 실시예에 따른 파형의 그래프이다.
보다 구체적으로, 도 3c는 게이트 신호 POC1', 게이트 신호 POC2' 및 게이트 신호 POC3(게이트 신호 POC4는 제외)뿐만 아니라, 타이밍 신호 POC0, 타이밍 신호 POC0_D1 및 타이밍 신호 POC0_D2(타이밍 신호 POC0_D3는 제외)를 나타내는 파형의 그래프이고, 각각은 시간 T0에서 논리 하이 값(또는 '논리 1' 값)을 가진다.
시간 T1에서, 타이밍 신호 POC0 및 게이트 신호 POC1'은 논리 로우 값(또는 '논리 0' 값)으로 천이하고, 그 결과 게이트 신호 POC1'은 도 3a의 출력 레벨 시프터(318)를 인에이블한다.
출력 레벨 시프터(318)의 출력이 안정화된 후의 시간 T2에서, 타이밍 신호 POC0_D1 및 게이트 신호 POC2'가 논리 로우 값으로 천이되고, 그 결과 게이트 신호 POC2'가 도 3a의 출력 드라이버(320) 및 입력 버퍼(322)를 인에이블한다.
시간 T3에서, 타이밍 신호 POC0_D2 및 게이트 신호 POC3'는 논리 로우 값으로 천이되고, 그 결과 게이트 신호 POC3'는 도 3a의 입력 레벨 시프터(324)를 인에이블한다. 일부 실시예에서, 시간 T3은 단자(214) 상의 PAD 신호가 안정화된 후이다. 일부 실시예에서, 시간 T3은 입력 버퍼(322)의 출력이 안정화된 후이다.
시간 T6에서, 타이밍 신호 POC0 및 게이트 신호 POC3'는 논리 하이 값(또는 '논리 1' 값)으로 천이하고, 그 결과 게이트 신호 POC3'는 입력 레벨 시프터(324)를 디스에이블한다. 시간 T7에서, 타이밍 신호 POC0_D1 및 게이트 신호 POC2'는 논리 하이 값으로 천이되고, 그 결과 게이트 신호 POC2'는 출력 드라이버(320) 및 입력 버퍼(322)를 디스에이블한다. 시간 T8에서 타이밍 신호 POC0_D2 및 게이트 신호 POC1'는 논리 하이 값으로 천이되고, 그 결과 게이트 신호 POC1'은 출력 레벨 시프터(318)를 디스에이블한다.
적어도 일부 실시예에서, I/O 시스템(304)은 게이트 신호 발생기(306)가 게이트 신호 POC1'로 출력 레벨 시프터(318)를 인에이블하고, 출력 레벨 시프터(318)의 출력 신호가 안정되기를 기다린 후에 게이트 신호 POC2'로 출력 드라이버(320)를 인에이블하도록 구성되기 때문에, 다른 접근법에 의해 겪는 제1 글리칭 문제를 방지한다. 적어도 일부 실시예에서, I/O 시스템(304)은 게이트 신호 발생기(306)가 게이트 신호 POC2'로 입력 버퍼(322)를 인에이블하고, 입력 버퍼(322)의 출력 신호가 안정화되기를 기다린 후에 게이트 신호 POC3'로 입력 레벨 시프터(324)를 인에이블하도록 구성되기 때문에 다른 접근법에 의해 겪는 제2 글리칭 문제를 방지한다.
도 3c에 따르면, 일부 실시예에 따르면, 대응하는 시간 T1, T2 및 T3에서 게이트 신호 POC1', POC2' 및 POC3'의 계단식 천이는 코어(도시되지 않음, 도 1의 코어 영역(102) 참조)의 컴포넌트(도시되지 않음)가 I/O 시스템(304)과 I/O 교환을 위한 준비가 되어 있는 상황을 가정한다. 또한 도 3c에서, 일부 실시예에 따르면, 대응하는 시간 T6, T7 및 T8에서 게이트 신호 POC3', POC2' 및 POC1'의 계단식 천이는 코어(도시되지 않음, 도 1의 코어 영역(102) 참조)에서 컴포넌트(도시되지 않음)가 I/O 시스템(304)과 I/O 교환을 위한 준비가 되어 있지 않은 상황을 가정한다.
도 4a는 일부 실시예에 따른 I/O 시스템(404)의 개략도이다. 도 4b는 일부 실시예에 따라 게이트 신호 발생기(406)를 보다 상세히 보여주는 개략도이다. 도 4c는 일부 실시예에 따른 파형의 그래프이다. 도 4d는 일부 실시예에 따른 파형의 그래프이다.
도 4a의 시스템(404)은 입력 경로와 출력 경로 모두에서 글리치를 방지하는 것이 아니라 출력 경로에서 글리치를 방지하는 것이 초점인 시나리오를 반영한다. 일부 실시예에서, 도 2a의 시스템(204) 또는 도 3a의 시스템(304)에 비하여, 도 4a의 시스템(404)은 덜 복잡하다. 일부 실시예에서, 도 2a의 시스템(204) 또는 도 3a의 시스템(304)에 비하여, 도 4a의 시스템(404)은 더 작은 면적을 사용한다(더 작은 풋프린트를 가진다).
도 4a-4d는 도 3a-3c의 것과 유사한 넘버링 규칙을 따르지만, 도 4a-4d가 새로운 요소를 도입하기 위해 4-시리즈 넘버링을 사용하는 반면, 도 3a-3c는 3-시리즈 넘버링을 사용한다. 도 2a-2f로부터 가져온 도 4a-4d의 요소는 도 2a-2f의 2-시리즈 넘버링을 계속 사용한다. 도 3a-3c로부터 가져온 도 4a-4d의 요소는 도 3a-3c의 3-시리즈 넘버링을 계속 사용한다. 간결함을 위해, 논의는 유사점보다는 도 4a-4d 및 도 3a-3c의 차이점에 더 초점을 맞출 것이다.
I/O 시스템(404)은 PO 신호 발생기(210); 게이트 신호 발생기(406); 및 다중 게이트 I/O 인터페이스(408)를 포함한다. 게이트 신호 발생기(406)는 게이트 신호 발생기(306)가 게이트 신호 POC1' 및 POC2'를 생성하지만 게이트 신호 POC3'는 생성하지 않는다는 점에서 게이트 신호 발생기(306)와 상이하다.
따라서, 다중 게이트 I/O 인터페이스(408)는 게이트 신호 POC1' 및 POC2'를 수신하지만 게이트 신호 POC3'는 수신하지 않도록 구성된다. 다중 게이트 I/O 인터페이스(408)는 출력 단자(212)와 노드(419) 사이에 결합된 출력 레벨 시프터(418); 노드(419)와 외부 단자(214) 사이에 결합된 출력 드라이버(420); 외부 단자(214)와 노드(423) 사이에 결합된 입력 버퍼(422); 및 노드(423)와 입력 단자(216) 사이에 결합된 입력 레벨 시프터(424)를 포함한다.
보다 구체적으로, 다중 게이트 I/O 인터페이스(408)는 다음과 같이 게이트 신호 POC1' 및 POC2'(게이트 신호 POC3'는 아님)를 수신하도록 구성된다: 출력 레벨 시프터(418) 및 입력 레벨 시프터(424)는 게이트 신호 POC1'를 인에이블 신호로서 수신하도록 구성되고; 출력 드라이버(420)는 게이트 신호 POC2'를 인에이블 신호로서 수신하도록 구성된다. 예를 들어, 게이트 신호 POC1' 및 POC2'의 상대적 타이밍에 대해서는 도 4c-4d를 참조한다.
도 4b는 일부 실시예에 따라 게이트 신호 발생기(406)를 보다 상세히 보여주는 개략도이다.
게이트 신호 발생기(406)는 지연 체인(328) 및 논리 회로(432)를 포함한다. 논리 회로(432)는 NAND 게이트(338(3))를 포함하지 않는다는 점에서 논리 회로(332)와 상이하다.
도 4c는 일부 실시예에 따른 파형의 그래프이다.
보다 구체적으로, 도 4c는 게이트 신호 POC1' 및 게이트 신호 POC2'를 나타내는 파형의 그래프이지만, 타이밍 신호 POC0, 타이밍 신호 POC0_D1, 타이밍 신호 POC0_D2, 게이트 신호 POC3'은 아니다. 게이트 신호 POC1' 및 게이트 신호 POC2' 각각은 시간 T0에서 논리 하이 값(또는 '논리 1' 값)을 가진다.
시간 T1에서, 게이트 신호 POC1'은 논리 로우 값(또는 '논리 0' 값)으로 천이하고, 그 결과 게이트 신호 POC1'은 도 4a의 출력 레벨 시프터(418), 입력 버퍼(422) 및 입력 레벨 시프터(424)를 인에이블한다.
출력 레벨 시프터(418)의 출력이 안정화된 후의 시간 T2에서, 게이트 신호 POC2'가 논리 로우 값으로 천이되고, 그 결과 게이트 신호 POC2'가 도 4a의 출력 드라이버(420)를 인에이블한다.
시간 T7에서, 게이트 신호 POC2'는 논리 하이 값(또는 '논리 1' 값)으로 천이되고, 그 결과 게이트 신호 POC2'는 출력 드라이버(420)를 디스에이블한다. 시간 T8에서, 게이트 신호 POC1'은 논리 하이 값으로 천이되고, 그 결과 게이트 신호 POC1'는 출력 레벨 시프터(418), 입력 버퍼(422) 및 입력 레벨 시프터(424)를 디스에이블한다.
도 4d는 일부 실시예에 따른 파형의 그래프이다.
보다 구체적으로, 도 4d는 도 4a의 외부 단자(214) 상의 PAD 신호(442), 도 4a의 출력 단자(212) 상의 출력 코어 데이터 신호(443), 도 4a의 출력 드라이버(420)에 대한 인에이블 신호(444)를 나타내는 파형, 게이트 신호 POC1' 파형(445) 및 게이트 신호 POC2' 파형(446)을 도시한다. 일부 실시예에서, 인에이블 신호(444)는 게이트 신호 POC2' 파형(446)에 기초한다. 일부 실시예에서, 인에이블 신호(444)는 출력 드라이버(420)에 포함되어 있는 하나 이상의 컴포넌트(도시되지 않음)에 의해 생성된다.
PAD 신호(442), 게이트 신호 POC1' 파형(445) 및 게이트 신호 POC2' 파형(446) 각각은 시간 T40에서 논리 하이 값(또는 '논리 1' 값)을 갖는다. 도 4a의 출력 드라이버(420)에 대한 출력 코어 데이터 신호(443) 및 인에이블 신호(444) 각각은 시간 T40에서 논리 로우 값(또는 '논리 0' 값)을 갖는다. 시간 T41에서, 게이트 신호 POC1' 파형(445)은 논리 로우 값으로 천이하고, 그 결과 게이트 신호 POC1' 파형(445)은 출력 레벨 시프터(418)를 인에이블하고, 또한 입력 버퍼(422) 및 입력 레벨 시프터(424)를 인에이블한다.
또한, 시간 T41에서 출력 코어 데이터 신호(443)는 논리 로우 값에서 논리 하이 값으로의 느린 천이(447)을 시작하여 T42에서 논리 하이 값에 도달하고; 게이트 신호 POC2' 파형(446)은 논리 하이 값으로 유지되며, 이는 PAD 신호(442)가 다른 경우라면(otherwise) 글리치(448)를 경험하는 것을 방지한다. 글리치(448)가 실제로 발생하지 않기 때문에, 글리치(448)는 가상(파선) 라인으로 도시된다. 글리치(448)는 다른 경우라면 시간 T41에서 논리 로우 값으로 천이한 다음 시간 T42에서 논리 하이 값으로 복귀하는 PAD 신호(442)에 의해 표현된다.
보다 구체적으로, 시간 T41에서, 게이트 신호 POC2' 파형(446)은 논리 하이 값에서 유지함으로써, 계속해서 출력 드라이버(420)를 디스에이블하고, 이에 따라 출력 드라이버(420)에 대한 인에이블 신호(444)가 T41-T42 동안 출력 코어 데이터 신호(443)의 논리 로우 값에서 논리 하이 값으로의 느린 천이(447)을 따르는 것을 방지한다. 출력 드라이버(420)가 이와 달리 시간 T41에서 인에이블되어, 출력 드라이버(420)에 대한 인에이블 신호(444)가 대신 (다시, T41-T42 동안 출력 코어 데이터 신호(443)의 논리 로우 값에서 논리 하이 값으로의) 느린 천이(447)을 따른다면, PAD 신호(442)는 달리 글리치(448)를 경험할 것이다.
출력 코어 데이터(443)가 안정화된 후, 따라서 출력 레벨 시프터(418)의 출력 신호(도시되지 않음)가 안정화된 후인 시간 T43에서, 게이트 신호 POC2' 파형(446)은 논리 로우 값으로 천이하고, 그 결과 게이트 신호 POC2' 파형(446)은 출력 드라이버(420)를 인에이블한다. 이와 같이 그리고 적어도 일부 실시예에서, I/O 시스템(404)은 게이트 신호 발생기(406)가 게이트 신호 POC1' 파형(445)으로 출력 레벨 시프터(418)를 인에이블하고, 출력 레벨 시프터(418)의 출력 신호(도시되지 않음)가 안정화되기를 기다린 후에, 게이트 신호 POC2' 파형(446)으로 출력 드라이버(420)를 인에이블하도록 구성되기 때문에 다른 접근법에 의해 겪는 제1 글리칭 문제를 방지한다.
도 4c를 참조하면, 일부 실시예에 따르면, 대응하는 시간 T1 및 T2에서 게이트 신호 POC1' 및 POC2'의 계단식 천이는 코어(도시되지 않음, 도 1의 코어 영역(102) 참조) 내의 컴포넌트(도시되지 않음)가 I/O 시스템(404)과 I/O 교환을 할 준비가 되어 있는 상황을 가정한다. 또한 도 4c에서, 일부 실시예에 따르면, 대응하는 시간 T7 및 T8에서 게이트 신호 POC2 및 POC1의 계단식 천이는 코어(도시되지 않음, 도 1의 코어 영역(102) 참조)의 컴포넌트(도시되지 않음)가 I/O 시스템(404)과 I/O 교환을 할 준비가 되어 있지 않은 상황을 가정한다.
도 5a는 일부 실시예에 따른 I/O 시스템(504)의 개략도이다. 도 5b는 일부 실시예에 따른 파형의 그래프이다.
도 5a-5b의 실시예는 입력 경로와 출력 경로 모두에서 글리치를 방지하는 것이 아니라 입력 경로의 글리치 방지에 초점을 맞춘 시나리오를 반영한다. 일부 실시예에서, 도 2a의 시스템(204) 또는 도 3a의 시스템(304)에 비하여, 도 5a의 시스템(504)이 덜 복잡하다. 일부 실시예에서, 도 2a의 시스템(204) 또는 도 3a의 시스템(304)에 비하여, 도 5a의 시스템(504)이 더 작은 영역을 사용한다(더 작은 풋프린트를 가진다).
도 5a-5b는 도 4a-4d의 것과 유사한 넘버링 규칙을 따르지만, 도 5a-5b가 새로운 요소를 도입하기 위해 5-시리즈 넘버링을 사용하는 반면, 도 4a-4c는 4-시리즈 넘버링을 사용한다. 도 2a-2f로부터 가져온 도 5a-5b의 요소는 도 2a-2f의 2-시리즈 넘버링을 계속 사용한다. 도 4a-4d로부터 가져온 도 5a-5b의 요소는 도 4a-4d의 4-시리즈 넘버링을 계속 사용한다. 간결함을 위해, 논의는 유사점보다는 도 5a-5b 및 도 4a-4d의 차이점에 더 초점을 맞출 것이다.
I/O 시스템(504)은 PO 신호 발생기(210); 게이트 신호 발생기(406); 및 다중 게이트 I/O 인터페이스(508)를 포함한다. 다중 게이트 I/O 인터페이스(508)는 출력 단자(212)와 노드(519) 사이에 결합된 출력 레벨 시프터(518); 노드(519)와 외부 단자(214) 사이에 결합된 출력 드라이버(520); 외부 단자(214)와 노드(523) 사이에 결합된 입력 버퍼(522); 및 노드(523)와 입력 단자(216) 사이에 결합된 입력 레벨 시프터(524)를 포함한다.
보다 구체적으로, 다중 게이트 I/O 인터페이스(508)는 다음과 같이 게이트 신호 POC1' 및 POC2'를 수신하도록 구성된다: 출력 레벨 시프터(518), 출력 드라이버(520) 및 입력 버퍼(522)는 게이트 신호 POC1'를 인에이블 신호로서 수신하도록 구성되고; 입력 레벨 시프터(524)는 게이트 신호 POC2'를 인에이블 신호로서 수신하도록 구성된다. 예를 들어, 게이트 신호 POC1' 및 POC2'의 상대적 타이밍에 대해서는 도 5b를 참조한다.
도 5b는 일부 실시예에 따른 파형의 그래프이다.
보다 구체적으로, 도 5b는 도 5a의 입력 단자(216) 상의 입력 코어 데이터 신호(552), 입력 레벨 시프터(524)의 출력 신호, 도 5a의 외부 단자(214) 상의 PAD 신호(553), 입력 버퍼(522)에 대한 인에이블 신호(554)를 나타내는 파형, 게이트 신호 POC1' 파형(555) 및 게이트 신호 POC2' 파형(556)의 그래프이다. 일부 실시예에서, 인에이블 신호(554)는 게이트 신호 POC1' 파형(555)에 기초한다. 일부 실시예에서, 인에이블 신호(554)는 입력 버퍼(522)에 포함되어 있는 하나 이상의 컴포넌트(도시되지 않음)에 의해 생성된다.
PAD 신호(553), 게이트 신호 POC1' 파형(555) 및 게이트 신호 POC2' 파형(556) 각각은 시간 T50에서 논리 하이 값(또는 '논리 1' 값)을 갖는다. 입력 코어 데이터 신호(552) 및 입력 버퍼(522)에 대한 인에이블 신호(554) 각각은 시간 T50에서 논리 로우 값(또는 '논리 0' 값)을 갖는다.
시간 T51에서, 게이트 신호 POC1' 파형(555)은 논리 로우 값으로 천이하고, 그 결과 게이트 신호 POC1' 파형(555)은 입력 버퍼(522)를 인에이블하고, 또한 출력 레벨 시프터(518) 및 출력 드라이버(520)를 인에이블한다. 또한 시간 T51에서 PAD 신호(553)는 논리 하이 값에서 논리 로우 값으로의 느린 천이(557)를 시작하여 T52에서 논리 로우 값에 도달하고; 입력 버퍼(522)에 대한 인에이블 신호(554)는 논리 로우 값에서 논리 하이 값으로의 느린 천이(559)를 시작하여 T52에서 논리 하이 값에 도달하고; 게이트 신호 POC2' 파형(556)은 논리 하이 값으로 유지되며, 이는 입력 코어 데이터 신호(552)가 다른 경우라면 글리치(558)를 경험하는 것을 방지한다. 글리치(558)가 실제로 발생하지 않기 때문에, 글리치(558)는 가상(파선) 라인으로 도시된다. 글리치(558)는 다른 경우라면 시간 T51에서 논리 하이 값으로 천이한 다음 시간 T52에서 논리 로우 값으로 복귀하는 입력 코어 데이터 신호(552)에 의해 표현된다.
보다 구체적으로, 시간 T51에서, 게이트 신호 POC2' 파형(556)은 논리 하이 값에서 유지함으로써, 계속해서 입력 레벨 시프터(524)를 디스에이블하고, 이에 따라 입력 버퍼(522)에 대한 인에이블 신호(554)가 T51-T52 동안 PAD 신호(553)의 느린 천이(557)을 따르는 것을 방지한다. 입력 버퍼(522)가 이와 달리 시간 T51에서 인에이블되어 입력 버퍼(522)에 대한 인에이블 신호(554)가 T51-T52 동안 대신 PAD 신호(553)의 (다시, 논리 로우 값에서 논리 하이 값으로의) 느린 천이(557)을 따른다면, 입력 코어 데이터 신호(552)는 달리 글리치(558)를 경험할 것이다. PAD 신호(553)가 안정화된 후, 따라서 입력 버퍼(522)에 대한 인에이블 신호(554)가 안정화된 후인 시간 T53에서, 게이트 신호 POC2' 파형(556)은 논리 로우 값으로 천이하고, 그 결과 게이트 신호 POC2' 파형(556)은 입력 레벨 시프터(524)를 인에이블한다. 이와 같이 I/O 시스템(504)의 이점은 게이트 신호 발생기(406)가 게이트 신호 POC1' 파형(555)으로 입력 버퍼(522)를 인에이블하고, 입력 버퍼(522)의 출력 신호(도시되지 않음)가 안정화되기를 기다린 후에, 게이트 신호 POC2' 파형(556)으로 입력 레벨 시프터(524)를 인에이블하도록 구성되기 때문에 다른 접근법에 의해 겪는 제2 글리칭 문제를 방지한다.
도 6a는 일부 실시예에 따른 레이아웃 다이어그램을 생성하는 방법(600A)의 흐름도이다.
일부 실시예에서, 방법(100)은 도 1의 I/O 시스템(104)에 대응하는 레이아웃 다이어그램을 생성하는 데 사용된다. 방법(600A)에 따라 제조될 수 있는 반도체 디바이스의 예는 도 1의 반도체 디바이스(100)를 포함한다.
방법(600A)은 일부 실시예에 따라, 예를 들어 EDA 시스템(700)(도 7, 아래에서 논의됨) 및 집적 회로(IC), 제조 시스템(800)(도 8, 아래에서 논의됨)을 사용하여 구현 가능하다. 방법(600)과 관련하여, 레이아웃 다이어그램의 예는 본 명세서에 개시된 반도체 디바이스에 대응하는 레이아웃 다이어그램 등을 포함한다.
도 6a에서, 방법(600A)은 블록(602-604)을 포함한다. 블록(602)에서, 무엇보다도 I/O 시스템 영역(104), I/O 시스템(204), I/O 시스템(304), I/O 시스템(404), I/O 시스템(504) 등에 대응하는 I/O 시스템을 포함하는 레이아웃 다이어그램이 생성된다. 방법(600A)에 의해 생성된 레이아웃에 대응하는 반도체 디바이스의 예는 도 1의 반도체 디바이스(100)를 포함한다. 블록(602)은 일부 실시예에 따라, 예를 들어 EDA 시스템(700)(도 7, 아래에서 논의됨)을 사용하여 구현 가능하다. 블록(602)으로부터, 흐름이 블록(604)으로 진행한다.
블록(604)에서, 레이아웃 다이어그램에 기초하여, (A) 하나 이상의 포토리소그래픽 노출이 이루어지거나, (B) 하나 이상의 반도체 마스크가 제작되거나, (C) 반도체 디바이스의 층의 하나 이상의 컴포넌트가 제작되는 것 중 적어도 하나가 수행된다. 도 8의 아래 논의를 참조한다.
도 6b는 일부 실시예에 따라 다중 게이트 I/O 시스템에 대한 게이트 신호를 생성하는 방법(600B)의 흐름도이다.
방법(600B)이 게이트 신호를 생성하는 다중 게이트 I/O 시스템의 예는 도 2a의 I/O 시스템(204) 등을 포함한다.
도 6b에서, 방법(600B)은 블록(612-618)을 포함한다. 블록(612)에서, 출력 레벨 시프터가 인에이블된다. 출력 레벨 시프터의 예는 도 2a의 출력 레벨 시프터(218) 등을 포함한다. 출력 레벨 시프터를 인에이블하는 예는 도 2f의 시간 T1에서 게이트 신호 POC1의 천이 등을 포함한다. 블록(612)으로부터, 흐름이 블록(614)으로 진행한다.
블록(614)에서, 출력 레벨 시프터의 출력 신호가 안정화된 후, 출력 드라이버가 인에이블된다. 출력 드라이버의 예는 도 2a의 출력 드라이버(220) 등을 포함한다. 출력 드라이버를 인에이블하는 예는 도 2f의 시간 T2에서 게이트 신호 POC2의 천이 등을 포함한다. 블록(614)으로부터, 흐름이 블록(616)으로 진행한다.
블록(616)에서, 출력 드라이버의 출력 신호가 안정화된 후, 입력 버퍼가 인에이블된다. 입력 버퍼의 예는 도 2a의 입력 버퍼(222) 등을 포함한다. 입력 버퍼를 인에이블하는 예는 도 2f의 시간 T3에서 게이트 신호 POC3의 천이 등을 포함한다. 블록(616)으로부터, 흐름이 블록(618)으로 진행한다.
블록(618)에서, 입력 버퍼의 출력 신호가 안정화된 후, 입력 레벨 시프터가 인에이블된다. 입력 레벨 시프터의 예는 도 2a의 입력 레벨 시프터(224) 등을 포함한다. 입력 레벨 시프터를 인에이블하는 예는 도 2f의 시간 T4에서 게이트 신호 POC4의 천이 등을 포함한다.
도 6c는 일부 실시예에 따라 다중 게이트 I/O 시스템에 대한 게이트 신호를 생성하는 방법(600C)의 흐름도이다.
방법(600C)이 게이트 신호를 생성하는 다중 게이트 I/O 시스템의 예는 도 3a의 시스템(304) 등을 포함한다.
도 6c에서, 방법(600C)은 블록(622-626)을 포함한다. 블록(622)에서, 출력 레벨 시프터가 인에이블된다. 출력 레벨 시프터의 예는 도 3a의 출력 레벨 시프터(318) 등을 포함한다. 출력 레벨 시프터를 인에이블하는 예는 도 3c의 시간 T1에서 게이트 신호 POC1'의 천이 등을 포함한다. 블록(622)으로부터, 흐름이 블록(624)으로 진행한다.
블록(624)에서, 출력 레벨 시프터의 출력 신호가 안정화된 후, 출력 드라이버 및 입력 버퍼가 인에이블된다. 출력 드라이버의 예는 도 3a의 출력 드라이버(320) 등을 포함한다. 입력 버퍼의 예는 도 3a의 입력 버퍼(322) 등을 포함한다. 출력 드라이버 및 입력 버퍼를 인에이블하는 예는 도 3c의 시간 T2에서 게이트 신호 POC2'의 천이 등을 포함한다. 블록(624)으로부터, 흐름이 블록(626)으로 진행한다.
블록(626)에서, 입력 버퍼의 출력 신호가 안정화된 후, 입력 레벨 시프터가 인에이블된다. 입력 레벨 시프터의 예는 도 3a의 입력 레벨 시프터(324) 등을 포함한다. 입력 레벨 시프터를 인에이블하는 예는 도 3c의 시간 T3에서 게이트 신호 POC3'의 천이 등을 포함한다.
도 6d는 일부 실시예에 따른 다중 게이트 I/O 시스템에 대한 게이트 신호를 생성하는 방법(600D)의 흐름도이다.
방법(600D)이 게이트 신호를 생성하는 다중 게이트 I/O 시스템의 예는 도 4a의 I/O 시스템(404) 등을 포함한다.
도 6d에서, 방법(600D)은 블록(632-634)을 포함한다. 블록(632)에서, 출력 레벨 시프터, 입력 버퍼 및 입력 레벨 시프터가 인에이블된다. 출력 레벨 시프터의 예는 도 4a의 출력 레벨 시프터(418) 등을 포함한다. 입력 버퍼의 예는 도 4a의 입력 버퍼(422) 등을 포함한다. 입력 레벨 시프터의 예는 도 4a의 입력 레벨 시프터(424) 등을 포함한다.
출력 레벨 시프터, 입력 버퍼 및 입력 레벨 시프터를 인에이블하는 예는 도 4a에 비하여, 도 4c의 시간 T1에서 게이트 신호 POC1'의 천이 등을 포함한다. 블록(632)으로부터, 흐름이 블록(634)으로 진행한다.
블록(634)에서, 출력 레벨 시프터의 출력 신호가 안정화된 후, 출력 드라이버가 인에이블된다. 출력 드라이버의 예는 도 4a의 출력 드라이버(420) 등을 포함한다. 출력 드라이버를 인에이블하는 예는 도 4a에 비하여, 도 4c의 시간 T2에서 게이트 신호 POC2'의 천이 등을 포함한다.
도 6e는 일부 실시예에 따라 다중 게이트 I/O 시스템에 대한 게이트 신호를 생성하는 방법(600E)의 흐름도이다.
방법(600E)이 게이트 신호를 생성하는 다중 게이트 I/O 시스템의 예는 도 5a의 I/O 시스템(504) 등을 포함한다.
도 6e에서, 방법(600E)은 블록(642-644)을 포함한다. 블록(642)에서, 출력 레벨 시프터, 출력 드라이버 및 입력 버퍼가 인에이블된다. 출력 레벨 시프터의 예는 도 5a의 출력 레벨 시프터(518) 등을 포함한다. 출력 드라이버의 예는 도 5a의 출력 드라이버(520) 등을 포함한다. 입력 버퍼의 예는 도 5a의 입력 버퍼(522) 등을 포함한다. 출력 레벨 시프터를 인에이블하는 예는 도 5a에 비하여 도 4c의 시간 T1에서 게이트 신호 POC1'의 천이 등을 포함한다. 블록(642)으로부터, 흐름이 블록(644)으로 진행한다.
블록(644)에서, 입력 버퍼의 출력 신호가 안정화된 후, 입력 레벨 시프터가 인에이블된다. 입력 레벨 시프터의 예는 도 5a의 입력 레벨 시프터(524) 등을 포함한다. 입력 레벨 시프터를 인에이블하는 예는 도 5a에 비하여 도 4c의 시간 T2에서 게이트 신호 POC2'의 천이 등을 포함한다.
도 6f는 일부 실시예에 따라 다중 게이트 I/O 시스템에 대한 게이트 신호를 생성하는 방법(600F)의 흐름도이다.
도 6f에서, 방법(600F)은 블록(652-668)을 포함한다. 방법(600F)의 블록(652-654 및 658-660)이 게이트 신호를 생성하는 다중 게이트 I/O 시스템의 예는 도 2a의 I/O 시스템(204), 도 3a의 I/O 시스템(304), 도 4a의 I/O 시스템(404), 도 5a의 I/O 시스템(504) 등을 포함한다. 방법(600F)의 블록(652-664)이 게이트 신호를 생성하는 다중 게이트 I/O 시스템의 예는 도 2a의 I/O 시스템(204), 도 3a의 I/O 시스템(304) 등을 포함한다. 방법(600F)의 블록(652-668)이 게이트 신호를 생성하는 다중 게이트 I/O 시스템의 예는 도 2a의 I/O 시스템(204) 등을 포함한다.
블록(652)에서, 파워 온(PO) 타이밍 신호가 지연되어, 제1 지연 타이밍 신호(delayed timing signal)를 생성한다. PO 타이밍 신호의 예는 도2a, 3a, 4a, 및 5a의 PO 신호 발생기(210)에 의해 생성된 타이밍 신호 POC0 등이다. 제1 지연 타이밍 신호의 예는 도 2e 및 3b의 지연 셀(230(1))에 의해 생성된 타이밍 신호 POC0_D1 등이다. 블록(652)으로부터, 흐름이 블록(654)으로 진행한다.
블록(654)에서, 제1 지연 타이밍 신호가 지연되어, 제2 지연 타이밍 신호를 생성한다. 제2 지연 타이밍 신호의 예는 도 2e 및 도 3b의 지연 셀(230(2))에 의해 생성된 타이밍 신호 POC0_D2 등이다. 일부 실시예, 예를 들어, 도 4a의 I/O 시스템(404), 도 5a의 I/O 시스템(504) 등에서, 흐름은 블록(654)에서 블록(658)으로 진행한다. 일부 실시예, 예를 들어, 도 2a의 I/O 시스템(204), 도 3a의 I/O 시스템(304) 등에서, 흐름은 블록(654)에서 블록(656)으로 진행한다.
블록(656)에서, 제2 지연 타이밍 신호가 지연되어, 제3 지연 타이밍 신호를 생성한다. 제3 지연 타이밍 신호의 예는 도 2e의 지연 셀(230(3))에 의해 생성된 타이밍 신호(POC0_D3) 등이다. 블록(656)으로부터, 흐름이 블록(658)으로 진행한다.
블록(658)에서, 제1 및 제2 게이트 신호는 POC 타이밍 신호, 제1 지연 타이밍 신호 또는 제2 지연 타이밍 신호 중 하나 이상에 기초하여 상응하게 생성된다. 제1 게이트 신호의 예는 도 2a의 게이트 신호 POC1, 도 3a의 게이트 신호 POC1', 도 4a의 게이트 신호 POC1', 도 54a의 게이트 신호 POC1' 등을 포함한다. 제2 게이트 신호의 예는 도 2a의 게이트 신호 POC2, 도 3a의 게이트 신호 POC2', 도 4a의 게이트 신호 POC2', 도 5a의 게이트 신호 POC2' 등을 포함한다. 블록(658)으로부터, 흐름이 블록(660)으로 진행한다.
블록(660)에서, 제1 및 제2 게이트 신호가 출력 레벨 시프터, 출력 드라이버, 입력 버퍼 또는 입력 레벨 시프터에 제공된다. 출력 레벨 시프터, 출력 드라이버, 입력 버퍼 또는 입력 레벨 시프터에 제1 게이트 신호를 상응하여 제공하는 예는 도 2a에서 게이트 신호 POC1을 출력 레벨 시프터(218)에 제공하는 것, 도 3a에서 게이트 신호 POC1'을 출력 레벨 시프터(318)에 제공하는 것, 도 4a에서 게이트 신호 POC1'을 출력 레벨 시프터(418), 입력 버퍼(422) 및 입력 레벨 시프터(424)에 제공하는 것, 도 5a에서 게이트 신호 POC1'을 출력 레벨 시프터(518), 출력 드라이버(520), 및 입력 버퍼(522)에 제공하는 것 등을 포함한다. 제2 게이트 신호를 출력 레벨 시프터, 출력 드라이버, 입력 버퍼 또는 입력 레벨 시프터에 상응하여 제공하는 예는 도 2a에서 게이트 신호 POC2를 출력 드라이버(220)에 제공하는 것, 도 3a에서 게이트 신호 POC2'를 출력 드라이버(320) 및 입력 버퍼(322)에 제공하는 것, 도 4a에서 게이트 신호 POC2'를 출력 드라이버(420)에 제공하는 것, 도 5a에서 게이트 신호 POC2'를 입력 레벨 시프터(524)에 제공하는 것 등을 포함한다. 블록(660)으로부터, 흐름이 블록(662)으로 진행한다.
블록(662)에서, POC 타이밍 신호, 제1 지연 타이밍 신호 또는 제2 지연 타이밍 신호 중 하나 이상에 기초하여 제3 게이트 신호가 생성된다. 제3 게이트 신호의 예는 도 2a의 게이트 신호 POC3, 도 3a의 게이트 신호 POC3' 등을 포함한다. 블록(662)으로부터, 흐름이 블록(664)으로 진행한다.
블록(664)에서, 제3 게이트 신호는 입력 버퍼 또는 입력 레벨 시프터에 공급된다. 제3 게이트 신호를 입력 버퍼에 제공하는 예는 게이트 신호 POC3를 도 2a의 입력 버퍼(222)에 제공하는 것 등을 포함한다. 제3 게이트 신호를 입력 레벨 시프터에 제공하는 예는 게이트 신호 POC3'를 도 3a의 입력 레벨 시프터(324)에 제공하는 것을 포함한다. 블록(664)으로부터, 흐름이 블록(666)으로 진행한다.
블록(666)에서, 제4 게이트 신호가 POC 타이밍 신호 및 제3 지연 타이밍 신호에 기초하여 생성된다. 제3 게이트 신호의 예는 도 2a의 게이트 신호 POC4 등을 포함한다. 블록(666)으로부터, 흐름이 블록(668)으로 진행한다.
블록(668)에서, 제4 게이트 신호가 입력 레벨 시프터에 공급된다. 제4 게이트 신호를 입력 레벨 시프터에 제공하는 예는 게이트 신호 POC4를 도 2a의 입력 레벨 시프터(224)에 제공하는 것 등을 포함한다.
도 6g는 일부 실시예에 따라 다중 게이트 I/O 시스템에 대한 게이트 신호를 생성하는 방법(600G)의 흐름도이다.
보다 구체적으로, 도 6g의 흐름도는 하나 이상의 실시예에 따라 도 6f의 블록(658)에 포함된 추가 블록을 도시한다. 도 6g에서, 블록(658)은 블록(670-672)을 포함한다.
블록(670)에서, 보다 구체적으로, POC 타이밍 신호 및 제3 지연 타이밍 신호에 기초하여 제1 게이트 신호가 생성된다. 제1 게이트 신호의 예는 도 2a의 게이트 신호 POC1 등을 포함한다. 일부 실시예에서, 제1 게이트 신호는 논리 NOR 조합(logical NOR combination)을 만드는 것에 기초하여 생성된다. 논리 NOR 조합에 기초한 제1 게이트 신호의 예는 (도 2e의 NOR 게이트(236(1))에 의해 부분적으로 생성되는) 도 2a 및 2e의 게이트 신호 POC1 등을 포함한다. 블록(670)으로부터, 흐름이 블록(672)으로 진행한다.
블록(672)에서, 제2 게이트 신호는 제1 지연 타이밍 신호 및 제2 지연 타이밍 신호에 기초하여 생성된다. 제2 게이트 신호의 예는 도 2a의 게이트 신호 POC2 등을 포함한다. 일부 실시예에서, 제2 게이트 신호는 논리 NOR 조합을 만드는 것에 기초하여 생성된다. 논리 NOR 조합에 기초한 제2 게이트 신호의 예는 (도 2e의 NOR 게이트(236(2))에 의해 부분적으로 생성되는) 도 2a 및 2e의 게이트 신호 POC2 등을 포함한다.
도 6h는 일부 실시예에 따라 다중 게이트 I/O 시스템에 대한 게이트 신호를 생성하는 방법(600H)의 흐름도이다.
보다 구체적으로, 도 6h의 흐름도는 하나 이상의 실시예에 따라 도 6f의 블록(662)에 포함된 추가 블록을 도시한다. 도 6h에서, 블록(662)은 블록(674)을 포함한다.
블록(674)에서, 보다 구체적으로, 제1 지연 타이밍 신호 및 제2 지연 타이밍 신호에 기초하여 제3 게이트 신호가 생성된다. 제3 게이트 신호의 예는 도 2a의 게이트 신호 POC3 등을 포함한다. 일부 실시예에서, 제3 게이트 신호는 논리 NAND 조합을 만드는 것에 기초하여 생성된다. 논리 NAND 조합에 기초한 제3 게이트 신호의 예는 (도 2e의 NAND 게이트(238(1))에 의해 부분적으로 생성되는) 도 2a 및 2e의 게이트 신호 POC3 등을 포함한다.
도 6i는 일부 실시예에 따라 다중 게이트 I/O 시스템에 대한 게이트 신호를 생성하는 방법(600I)의 흐름도이다.
보다 구체적으로, 도 6i의 흐름도는 하나 이상의 실시예에 따라 도 6f의 블록(664)에 포함된 추가 블록을 도시한다. 도 6i에서, 블록(664)은 블록(676)을 포함한다.
블록(676)에서, 보다 구체적으로 POC 타이밍 신호 및 제3 지연 타이밍 신호에 기초하여 제4 게이트 신호가 생성된다. 제4 게이트 신호의 예는 도 2a의 게이트 신호 POC4 등을 포함한다. 일부 실시예에서, 제4 게이트 신호는 논리 NAND 조합을 만드는 것에 기초하여 생성된다. 논리 NAND 조합에 기초한 제4 신호의 예는 (도 2e의 NAND 게이트(238(2))에 의해 부분적으로 생성되는) 도 2a 및 2e의 게이트 신호 POC4 등을 포함한다.
도 6j는 일부 실시예에 따라 다중 게이트 I/O 시스템에 대한 게이트 신호를 생성하는 방법(600J)의 흐름도이다.
보다 구체적으로, 도 6j의 흐름도는 하나 이상의 실시예에 따라 도 6f의 블록(658)에 포함된 추가 블록을 도시한다. 도 6j에서, 블록(658)은 블록(680-682)을 포함한다.
블록(680)에서, 보다 구체적으로 POC 타이밍 신호 및 제2 지연 타이밍 신호에 기초하여 제1 게이트 신호가 생성된다. 제1 게이트 신호의 예는 도 3a의 게이트 신호 POC1', 도 4a의 게이트 신호 POC1', 도 5a의 게이트 신호 POC1' 등을 포함한다. 일부 실시예에서, 제1 게이트 신호는 논리 NOR 조합을 만드는 것에 기초하여 생성된다. 논리 NOR 조합에 기초한 제1 게이트 신호의 예는 (도 3b의 NOR 게이트(336(3))에 의해 부분적으로 생성되는) 도 3a 및 3b의 게이트 신호 POC1', (도 4b의 NOR 게이트(336(3))에 의해 부분적으로 생성되는) 도 4a 및 4b의 게이트 신호 POC1' 등을 포함한다. 블록(680)으로부터 흐름은 블록(682)으로 진행한다.
블록(682)에서, 제2 게이트 신호는 제1 지연 타이밍 신호에 기초하여 생성된다. 제2 게이트 신호의 예는 도 3a의 게이트 신호 POC2', 도 4a의 게이트 신호 POC2', 도 5a의 게이트 신호 POC2' 등을 포함한다. 일부 실시예에서, 제2 게이트 신호는 논리 반전(logical inversion)을 하는 것에 기초하여 생성된다. 논리 반전에 기초한 제2 게이트 신호의 예는 (도 3b의 인버터(334(11))에 의해 부분적으로 생성되는) 도 3a 및 3b의 게이트 신호 POC2', (도 4b의 인버터(334(11))에 의해 부분적으로 생성되는) 도 4a 및 4b의 게이트 신호 POC2' 등을 포함한다.
도 6k는 일부 실시예에 따라 다중 게이트 I/O 시스템에 대한 게이트 신호를 생성하는 방법(600K)의 흐름도이다.
보다 구체적으로, 도 6k의 흐름도는 하나 이상의 실시예에 따라 도 6f의 블록(662)에 포함된 추가 블록을 도시한다. 도 6k에서, 블록(662)은 블록(684)을 포함한다.
블록(684)에서, 보다 구체적으로 POC 타이밍 신호 및 제2 지연 타이밍 신호에 기초하여 제3 게이트 신호가 생성된다. 제3 게이트 신호의 예는 도 3b의 게이트 신호 POC3' 등을 포함한다. 일부 실시예에서, 제3 게이트 신호는 논리 NAND 조합을 만드는 것에 기초하여 생성된다. 논리 NAND 조합에 기초한 제3 게이트 신호의 예는 (도 3b의 NAND 게이트(338(3))에 의해 부분적으로 생성되는) 도 3a 및 3b의 게이트 신호 POC3' 등을 포함한다.
도 7은 일부 실시예에 따른 전자 설계 자동화(EDA) 시스템(700)의 블록도이다.
일부 실시예에서, EDA 시스템(700)은 APR 시스템을 포함한다. 레이아웃 다이어그램을 설계하는 본 명세서에 설명된 방법은 하나 이상의 실시예에 따른 와이어 라우팅 배열(wire routing arrangement)을 나타내며, 예를 들어 일부 실시예에 따라 EDA 시스템(700)을 사용하여 구현 가능하다.
일부 실시예에서, EDA 시스템(700)은 하드웨어 프로세서(702) 및 비일시적 컴퓨터 판독 가능 저장 매체(704)를 포함하는 범용 컴퓨팅 디바이스이다. 저장 매체(704)는 무엇보다도, 컴퓨터 프로그램 코드(706), 즉 컴퓨터 실행 가능 명령어들의 세트로 인코딩된다, 즉 저장한다. 하드웨어 프로세서(702)에 의한 명령어들(706)의 실행은 하나 이상의 실시예에 따라 본 명세서에 설명된 방법(이하, 언급된(noted) 공정 및/또는 방법)의 일부 또는 전부를 구현하는 EDA 툴을 (적어도 부분적으로) 나타낸다.
프로세서(702)는 버스(708)를 통해 컴퓨터 판독 가능 저장 매체(704)에 전기적으로 결합된다. 프로세서(702)는 또한 버스(708)에 의해 I/O 인터페이스(710)에 전기적으로 결합된다. 네트워크 인터페이스(712)는 또한 버스(708)를 통해 프로세서(702)에 전기적으로 연결된다. 네트워크 인터페이스(712)는 네트워크(714)에 연결되어, 프로세서(702) 및 컴퓨터 판독 가능 저장 매체(704)는 네트워크(714)를 통해 외부 요소에 연결할 수 있다. 프로세서(702)는 시스템(700)이 언급된 공정 및/또는 방법의 일부 또는 전부를 수행하도록 사용 가능하게 하기 위해 컴퓨터 판독 가능 저장 매체(704)에 인코딩된 컴퓨터 프로그램 코드(706)를 실행하도록 구성된다. 하나 이상의 실시예에서, 프로세서(702)는 중앙 처리 장치(CPU), 다중 프로세서, 분산 처리 시스템, 주문형 집적 회로(ASIC) 및/또는 적절한 처리 유닛이다.
하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(704)는 전자, 자기, 광학, 전자기, 적외선 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독 가능 저장 매체(704)는 반도체 또는 솔리드 스테이트 메모리, 자기 테이프, 이동식 컴퓨터 디스켓, RAM(random access memory), ROM(read-only memory), 강성 자기 디스크, 및/또는 광 디스크를 포함한다. 광 디스크를 사용하는 하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(704)는 CD-ROM(compact disk-read only memory), CD-R/W(compact disk-read/write) 및/또는 DVD(digital video disc)를 포함한다.
하나 이상의 실시예에서, 저장 매체(704)는 시스템(700)으로 하여금 언급된 공정 및/또는 방법의 일부 또는 전부를 수행하기 위해 사용 가능하게 하도록 구성된 컴퓨터 프로그램 코드(706)를 저장한다(그러한 실행이 (적어도 부분적으로) EDA 툴을 나타낸다). 하나 이상의 실시예에서, 저장 매체(704)는 또한 언급된 공정 및/또는 방법의 일부 또는 전부를 수행하는 것을 용이하게 하는 정보를 저장한다. 하나 이상의 실시예에서, 저장 매체(704)는 본 명세서에 개시된 바와 같은 표준 셀을 포함하는 표준 셀의 라이브러리(707)를 저장한다.
EDA 시스템(700)은 I/O 인터페이스(710)를 포함한다. I/O 인터페이스(710)는 외부 회로에 결합된다. 하나 이상의 실시예에서, I/O 인터페이스(710)는 정보 및 커맨드를 프로세서(702)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙 패드, 터치 스크린 및/또는 커서 방향 키를 포함한다.
EDA 시스템(700)은 또한 프로세서(702)에 결합된 네트워크 인터페이스(712)를 포함한다. 네트워크 인터페이스(712)는 시스템(700)이 하나 이상의 다른 컴퓨터 시스템이 연결된 네트워크(714)와 통신할 수 있게 한다. 네트워크 인터페이스(712)는 BLUETOOTH, WIFI, WIMAX, GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스; 또는 ETHERNET, USB 또는 IEEE-1364와 같은 유선 네트워크 인터페이스를 포함한다. 하나 이상의 실시예에서, 언급된 공정 및/또는 방법의 일부 또는 전부는 둘 이상의 시스템(700)에서 구현된다.
시스템(700)은 I/O 인터페이스(710)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(710)를 통해 수신된 정보는 명령어들, 데이터, 설계 규칙, 표준 셀의 라이브러리 및/또는 프로세서(702)에 의한 처리를 위한 기타 파라미터 중 하나 이상을 포함한다. 정보는 버스(708)를 통해 프로세서(702)로 전송된다. EDA 시스템(700)은 I/O 인터페이스(710)를 통해 UI와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(UI)(742)로서 컴퓨터 판독 가능 매체(704)에 저장된다.
일부 실시예에서, 언급된 공정 및/또는 방법의 일부 또는 전부는 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 언급된 공정 및/또는 방법의 일부 또는 전부는 추가 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 언급된 공정 및/또는 방법의 일부 또는 전부는 소프트웨어 애플리케이션에 대한 플러그-인으로서 구현된다. 일부 실시예에서, 언급된 공정 및/또는 방법 중 적어도 하나는 EDA 툴의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 언급된 공정 및/또는 방법의 일부 또는 전부는 EDA 시스템(700)에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 표준 셀을 포함하는 레이아웃 다이어그램은 CADENCE DESIGN SYSTEMS, Inc.로부터 이용 가능한 VIRTUOSO®과 같은 툴, 또는 다른 적절한 레이아웃 생성 툴을 사용하여 생성된다.
일부 실시예에서, 공정은 비일시적 컴퓨터 판독 가능 기록 매체에 저장된 프로그램의 함수로서 실현된다. 비일시적 컴퓨터 판독 가능 기록 매체의 예는 외부/제거 가능 및/또는 내부/빌트인 스토리지 또는 메모리 유닛, 예를 들어 DVD와 같은 광 디스크, 하드 디스크와 같은 자기 디스크, ROM, RAM, 메모리 카드와 같은 반도체 메모리 등 중 하나 이상을 포함하지만, 이에 제한되지 않는다.
도 8은 일부 실시예에 따른 집적 회로(IC) 제조 시스템(800) 및 이와 관련된 IC 제조 흐름의 블록도이다. 일부 실시예에서, 레이아웃 다이어그램에 기초하여, (A) 하나 이상의 반도체 마스크 또는 (B) 반도체 집적 회로의 층에서 적어도 하나의 컴포넌트 중 적어도 하나가 제조 시스템(800)을 사용하여 제작된다.
도 8에서, IC 제조 시스템(800)은 설계, 개발 및 제조 주기에서 서로 상호 작용하는 디자인 하우스(820), 마스크 하우스(830) 및 IC 제조업체/제작자("팹(fab)")(850)과 같은 엔티티 및/또는 IC 디바이스(860)를 제조하는 것과 관련된 서비스를 포함한다. 시스템(800)에서의 엔티티는 통신 네트워크에 의해 연결된다. 일부 실시예에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각 엔티티는 하나 이상의 다른 엔티티와 상호 작용하고 하나 이상의 다른 엔티티에 서비스를 제공하고/하거나 그로부터 서비스를 수신한다. 일부 실시예에서, 디자인 하우스(820), 마스크 하우스(830), 및 IC 팹(850) 중 둘 이상은 하나의 대기업이 소유한다. 일부 실시예에서, 디자인 하우스(820), 마스크 하우스(830) 및 IC 팹(850) 중 둘 이상이 공통 설비에 공존하고 공통 자원을 사용한다.
디자인 하우스(또는 설계 팀)(820)는 IC 설계 레이아웃 다이어그램(822)을 생성한다. IC 설계 레이아웃 다이어그램(822)은 IC 디바이스(860)를 위해 설계된 다양한 기하학적 패턴을 포함한다. 기하학적 패턴은 제작될 IC 디바이스(860)의 다양한 컴포넌트를 구성하는 금속, 산화물 또는 반도체 층의 패턴에 대응한다. 다양한 층이 결합하여 다양한 IC 피처를 형성한다. 예를 들어, IC 설계 레이아웃 다이어그램(822)의 일부는 (실리콘 웨이퍼와 같은) 반도체 기판에 형성될 활성 영역, 게이트 전극, 소스 및 드레인, 층간 상호 결합의 금속 배선 또는 비아, 본딩 패드용 개구와 같은 다양한 IC 피처 및 반도체 기판 상에 배치된 다양한 재료 층을 포함한다. 디자인 하우스(820)는 IC 설계 레이아웃 다이어그램(822)을 형성하기 위해 적절한 설계 절차를 구현한다. 설계 절차는 논리 설계, 물리적 설계 또는 장소(place) 및 경로(route) 중 하나 이상을 포함한다. IC 설계 레이아웃 다이어그램(822)은 기하학적 패턴의 정보를 갖는 하나 이상의 데이터 파일로 제시된다. 예를 들어, IC 설계 레이아웃 다이어그램(822)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(830)는 데이터 준비(data preparation)(832) 및 마스크 제작(mask fabrication)(844)을 포함한다. 마스크 하우스(830)는 IC 설계 레이아웃 다이어그램(822)에 따라 IC 디바이스(860)의 다양한 층을 제작하는 데 사용될 하나 이상의 마스크(845)를 제조하기 위해 IC 설계 레이아웃 다이어그램(822)을 사용한다. 마스크 하우스(830)는 마스크 데이터 준비(832)를 수행하며, 여기서 IC 설계 레이아웃 다이어그램(822)은 대표 데이터 파일("RDF")로 변환된다. 마스크 데이터 준비(832)는 마스크 제작(844)에 RDF를 제공한다. 마스크 제작(844)은 마스크 라이터(mask writer)를 포함한다. 마스크 라이터는 RDF를 마스크(레티클)(845) 또는 반도체 웨이퍼(853)와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃 다이어그램(822)은 마스크 라이터 및/또는 IC 팹(850)의 요구 사항의 특정 특성을 따르기 위해 마스크 데이터 준비(832)에 의해 조작된다. 도 8에서, 마스크 데이터 준비(832) 및 마스크 제작(844)은 별개의 요소로서 예시된다. 일부 실시예에서, 마스크 데이터 준비(832) 및 마스크 제작(844)은 집합적으로 마스크 데이터 준비로 지칭될 수 있다.
일부 실시예에서, 마스크 데이터 준비(832)는 회절, 간섭, 기타 공정 효과 등에 의해 발생할 수 있는 것과 같은 이미지 오류를 보상하기 위해 리소그래피 향상 기술을 사용하는 광학 근접 보정(optical proximity correction, OPC)을 포함한다. OPC는 IC 설계 레이아웃 다이어그램(822)을 조정한다. 일부 실시예에서, 마스크 데이터 준비(832)는 축외 조명, 서브-해상도 지원 특징, 위상 이동 마스크(phase-shifting masks), 다른 적절한 기술 등, 또는 이들의 조합과 같은 추가 해상도 향상 기술(resolution enhancement techniques, RET)을 포함한다. 일부 실시예에서, 역 리소그래피 기술(inverse lithography technology, ILT)이 또한 사용되며, 이는 OPC를 역 이미징 문제로 취급한다.
일부 실시예에서, 마스크 데이터 준비(832)는 충분한 마진을 확보하기 위하여, 반도체 제조 공정 등의 변동성 등을 고려하기 위하여, 특정 기하학적 및/또는 연결 제한을 포함하는 마스크 생성 규칙(mask creation rule) 세트로 OPC에서 공정을 거친 IC 설계 레이아웃 다이어그램(822)을 검사하는 MRC(mask rule checker)를 포함한다. 일부 실시예에서, MRC는 마스크 제작(844) 동안 제한을 보상하기 위해 IC 설계 레이아웃 다이어그램(822)을 수정하고, 이는 마스크 생성 규칙을 충족하기 위해 OPC에 의해 수행된 수정의 일부를 취소(undo)할 수 있다.
일부 실시예에서, 마스크 데이터 준비(832)는 IC 디바이스(860)를 제조하기 위해 IC 팹(850)에 의해 구현될 처리를 시뮬레이션하는 리소그래피 공정 검사(lithography process checking, LPC)를 포함한다. LPC는 IC 설계 레이아웃 다이어그램(822)에 기초하여 이 처리를 시뮬레이션하여 IC 디바이스(860)와 같은 시뮬레이션된 제조 디바이스를 생성한다. LPC 시뮬레이션에서 처리 파라미터는 IC 제조 사이클의 다양한 공정과 관련된 파라미터, IC를 제조하는 데 사용되는 툴과 관련된 파라미터, 및/또는 제조 공정의 다른 측면을 포함할 수 있다. LPC는 에어리얼 이미지 콘트라스트, DOF(depth of focus), MEEF(mask error enhancement factor), 기타 적절한 인자 등 또는 이들의 조합과 같은 다양한 인자를 고려한다. 일부 실시예에서, 시뮬레이션된 제조된 디바이스가 LPC에 의해 생성된 후, 시뮬레이션된 디바이스가 설계 규칙을 만족시키기에 모양이 충분히 가깝지 않으면, OPC 및/또는 MRC가 반복되어 IC 설계 레이아웃 다이어그램(822)을 더 리파인(refine)한다.
마스크 데이터 준비(832)의 상기 설명은 명확성을 위해 단순화되었음을 이해해야 한다. 일부 실시예에서, 데이터 준비(832)는 제조 규칙에 따라 IC 설계 레이아웃 다이어그램(822)을 수정하기 위한 논리 연산(logic operation, LOP)과 같은 추가 특징을 포함한다. 추가로, 데이터 준비(832) 동안 IC 설계 레이아웃 다이어그램(822)에 적용되는 공정은 다양한 상이한 순서로 실행될 수있다.
마스크 데이터 준비(832) 후 및 마스크 제작(844) 동안, 마스크(845) 또는 마스크 그룹(845)이 수정된 IC 설계 레이아웃 다이어그램(822)에 기초하여 제작된다. 일부 실시예에서, 마스크 제작(844)은 IC 설계 레이아웃 다이어그램(822)을 기반으로 하나 이상의 리소그래피 노출을 수행하는 것을 포함한다. 일부 실시예에서, 수정된 IC 설계 레이아웃 다이어그램(822)에 기초하여 마스크(포토마스크 또는 레티클)(845) 상에 패턴을 형성하기 위해 전자 빔(e-빔) 또는 다중 e-빔의 메커니즘이 사용된다. 마스크(845)는 다양한 기술로 형성될 수 있다. 일부 실시예에서, 마스크(845)는 바이너리 기술을 사용하여 형성된다. 일부 실시예에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼에 코팅된 이미지 민감성 물질 층(예를 들어, 포토레지스트)을 노출하는 데 사용되는 자외선(UV) 빔과 같은 방사선 빔은 불투명 영역에 의해 차단되고 투명 영역을 통해 투과된다. 일 예에서, 마스크(845)의 이진(binary) 마스크 버전은 투명 기판(예를 들어, 융합된 석영) 및 이진 마스크의 불투명 영역에 코팅된 불투명 재료(예를 들어, 크롬)를 포함한다. 다른 예에서, 마스크(845)는 위상 시프트 기술을 사용하여 형성된다. 마스크(845)의 위상 이동 마스크(phase shift mask, PSM) 버전에서, 위상 이동 마스크 상에 형성된 패턴의 다양한 피처가 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상 차를 갖도록 구성된다. 다양한 예에서, 위상 이동 마스크는 감쇠된 PSM 또는 교번하는 PSM일 수 있다. 마스크 제작(844)에 의해 생성된 마스크(들)는 다양한 공정에서 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼(853)에 다양한 도핑 영역을 형성하기 위한 이온 주입 공정, 반도체 웨이퍼(853)에 다양한 에칭 영역을 형성하기 위한 에칭 공정, 및/또는 다른 적절한 공정에 사용된다.
IC 팹(850)은 다양한 상이한 IC 제품의 제조를 위한 하나 이상의 제조 시설을 포함하는 IC 제작 비즈니스이다. 일부 실시예에서, IC 팹(850)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품의 프런트 엔드 제작을 위한 제조 시설이 있을 수 있는 반면(FEOL(front-end-of-line) 제작), 제2 제조 시설은 IC 제품의 상호 연결 및 패키징을 위한 백 엔드 제작을 제공할 수 있고(BEOL(back-end-of-line) 제작), 제3 제조 시설은 파운드리 비즈니스에 다른 서비스를 제공할 수 있다.
IC 팹(850)은 IC 디바이스(860)가 마스크(들), 예를 들어 마스크(845)에 따라 제작되도록 반도체 웨이퍼(853) 상에서 다양한 제조 동작을 실행하도록 구성된 제조 툴(852)을 포함한다. 다양한 실시예에서, 제작 툴(852)은 웨이퍼 스테퍼, 이온 주입기, 포토레지스트 코팅기, 공정 챔버, 예를 들어, CVD 챔버 또는 LPCVD 퍼니스, CMP 시스템, 플라즈마 에칭 시스템, 웨이퍼 세정 시스템, 또는 본 명세서에 논의된 하나 이상의 적절한 제조 공정을 수행할 수 있는 기타 제조 장비 중 하나 이상을 포함한다.
IC 팹(850)은 IC 디바이스(860)를 제작하기 위해 마스크 하우스(830)에 의해 제작된 마스크(들)(845)를 사용한다. 따라서, IC 팹(850)은 IC 디바이스(860)를 제작하기 위해 적어도 간접적으로 IC 설계 레이아웃 다이어그램(822)을 사용한다. 일부 실시예에서, 반도체 웨이퍼(853)는 IC 디바이스(860)를 형성하기 위해 마스크(들)(845)를 사용하여 IC 팹(850)에 의해 제작된다. 일부 실시예에서, IC 제작은 IC 설계 레이아웃 다이어그램(822)에 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노출을 수행하는 것을 포함한다. 반도체 웨이퍼(853)는 실리콘 기판 또는 그 위에 형성된 재료 층을 갖는 다른 적절한 기판을 포함한다. 반도체 웨이퍼(853)는 (후속 제조 단계에서 형성되는) 다양한 도핑 영역, 유전체 피처, 다중 레벨 상호 연결 등 중 하나 이상을 더 포함한다.
집적 회로(IC) 제조 시스템(예를 들어, 도 8의 시스템(800)) 및 이와 관련된 IC 제조 흐름에 관한 세부 사항은 예를 들어, 2016년 2월 9일 허여된 미국 특허 번호 제9,256,709호, 2015년 10월 1일에 공개된 미국 출원 공개(U.S. Pre-Grant Publication) 번호 제20150278429호, 2014년 2월 6일 공개된 미국 출원 공개 번호 제20140040838호 및 2007년 8월 21일에 허여된 미국 특허 번호 7,260,442에서 발견되며, 이에 의해 이들 각각의 전체 내용은 참조로 포함된다.
실시예에서, 파워 온(PO) 신호 발생기는 제1 기준 전압과 제1 노드 사이에 결합된 SVSR(supply-variation sensitivity-reducing) 부하; 제1 노드와 제2 기준 전압 사이에 결합된 NMOS 트랜지스터; 제1 노드에 결합된 입력 및 PO 신호를 제공하도록 구성된 출력을 갖는 버퍼를 포함한다. 또한, 여기서 SVSR 부하의 제1 제어 신호 및 NMOS 트랜지스터의 게이트 단자 각각은 모니터링된 전압에 결합되고; 모니터링된 전압은 제1 기준 전압과 제2 기준 전압 사이의 범위에 있다. 실시예에서, SVSR 부하는 제1 기준 전압과 제2 노드 사이에 결합된 제1 저항기; 및 제2 노드와 제1 노드 사이에 결합된 제1 PMOS 트랜지스터를 포함하고; 여기서 제1 PMOS 트랜지스터의 게이트 단자는 SVSR 부하의 제1 제어 신호에 결합되고 따라서 모니터링된 전압에 결합된다. 실시예에서, SVSR 부하는 제1 기준 전압과 제3 노드 사이에 결합된 제2 저항기; 및 제1 기준 전압과 제3 노드 사이에 결합된 제2 PMOS 트랜지스터를 더 포함한다. 또한 여기서 제1 저항기는 제3 노드와 제2 노드 사이에 결합되고; 제2 PMOS 트랜지스터의 게이트 단자는 SVSR 부하의 제2 제어 신호에 결합되고 제4 노드에 결합되고, 제4 노드는 버퍼 내부에 있다. 실시예에서, 버퍼는 제2 노드와 제4 노드 사이에 결합된 제1 인버터; 및 제4 노드에 결합된 입력 및 PO 신호를 제공하도록 구성된 출력을 갖는 제2 인버터를 포함한다.
실시예에서, PO 신호를 생성하고 제1 기준 전압과 제1 노드 사이에 결합된 SVSR 부하, 및 제1 노드와 제2 기준 전압 사이에 결합된 NMOS 트랜지스터, 제2 노드와 제1 노드 사이에 결합된 PMOS 트랜지스터를 포함하는 파워 온(PO) 신호 발생기를 작동하는 방법이 있고, SVSR 부하는 제1 기준 전압과 제2 노드 사이에 결합된 제1 저항기를 포함하고, SVSR 부하의 제1 제어 신호 및 NMOS 트랜지스터의 게이트 단자 각각은 모니터링된 전압에 결합되고, 상기 방법은 모니터링된 전압이 NMOS 트랜지스터의 문턱 전압 미만일 때, NMOS 트랜지스터를 턴오프하는 단계, 및 제1 노드 상의 제1 노드 전압, 제2 노드 상의 제2 노드 전압, PMOS 트랜지스터의 제3 노드 전압, 및 PO 신호 각각을 논리 하이 값으로 풀업하는 단계; 및 모니터링된 전압이 NMOS 트랜지스터의 문턱 전압에 도달한 다음 그 이상으로 상승하는 제1 시점에서, NMOS 트랜지스터를 턴온하는 단계, 및 제1 노드 상의 제1 노드 전압, 제2 노드 상의 제2 노드 전압, PMOS 트랜지스터의 제3 노드 전압 및 PO 신호 각각을 논리 로우 값으로 풀다운하는 단계를 포함한다. 실시예에서, 제1 시점에서, 논리 하이 값에서 논리 로우 값으로의 천이는 PO 신호에 대해 급격하고; PO 신호에 비해, 제1 노드 상의 제1 노드 전압, 제2 노드 상의 제2 노드 전압 및 제3 노드 전압에 대해 계속해서 더 완만하다. 실시예에서, 모니터링된 전압은 제2 시점에서 피크에 도달하고; 상기 방법은 모니터링된 전압이 NMOS 트랜지스터의 문턱 전압 아래로 떨어지는 제3 시점에서, NMOS 트랜지스터를 턴오프하는 단계, 및 제1 노드 상의 제1 노드 전압, 제2 노드 상의 제2 노드 전압, 제3 노드 전압 및 PO 신호 각각을 논리 하이 값으로 풀업하는 단계를 포함한다. 실시예에서, 제3 시점에서, 논리 로우 값에서 논리 하이 값으로의 천이는 PO 신호에 대해 급격하고; PO 신호와 비교하여, 제1 노드 상의 제1 노드 전압, 제2 노드 상의 제2 노드 전압 및 제3 노드 전압에 대해 계속해서 더 완만하다.
실시예에서, PO 신호를 생성하고, 제1 기준 전압과 제1 노드 사이에 결합된 SVSR 부하 및 제1 노드와 제2 기준 전압 사이에 결합된 NMOS 트랜지스터를 포함하는 파워 온(PO) 신호 발생기를 작동하는 방법이 있고, SVSR 부하는 제1 기준 전압과 제2 노드 사이에 병렬로 결합된 제1 저항기 및 제1 PMOS 트랜지스터, 제2 노드와 제3 노드 사이에 결합된 제2 저항기, 및 제3 노드와 제1 노드 사이에 결합된 제2 PMOS 트랜지스터를 포함하고, SVSR 부하의 제1 제어 신호 및 NMOS 트랜지스터의 게이트 단자 각각은 모니터링된 전압에 결합되고, SVSR 부하의 제2 제어 신호는 제4 전압에 결합되고, 상기 방법은 모니터링된 전압이 NMOS 트랜지스터의 문턱 전압 미만일 때, NMOS 트랜지스터를 턴오프하는 단계; 제2 제어 신호를 논리 로우 값으로 풀다운하는 단계; 제1 노드 상의 제1 노드 전압, 제3 노드 상의 제2 노드 전압, 제2 PMOS 트랜지스터의 제3 노드 전압 및 PO 신호 각각을 논리 하이 값으로 풀업하는 단계, 및 모니터링되는 전압이 NMOS 트랜지스터의 문턱 전압에 도달한 다음 그 이상으로 상승하는 제1 시점에서, NMOS 트랜지스터를 턴온하는 단계; 제2 제어 신호를 논리 하이 값으로 풀업하는 단계; 및 제1 노드 상의 제1 노드 전압, 제2 노드상의 제2 노드 전압, 제2 PMOS 트랜지스터의 제3 노드 전압, 및 PO 신호 각각을 논리 로우 값으로 풀다운하는 단계를 포함한다. 실시예에서, 제1 시점에서, 논리 하이 값에서 논리 로우 값으로의 천이는 PO 신호에 대해 급격하고; 제2 제어 신호에 대해 실질적으로 급격하고; 제2 제어 신호에 비해, 제1 노드 상의 제1 노드 전압, 제2 노드 상의 제2 노드 전압 및 제3 노드 전압에 대해 계속해서 더 완만하다. 실시예에서, 모니터링된 전압은 제2 시점에서 피크에 도달하고; 상기 방법은 모니터링된 전압이 NMOS 트랜지스터의 문턱 전압 아래로 떨어지는 제3 시점에서 NMOS 트랜지스터를 턴오프하는 단계; 제2 제어 신호를 논리 로우 값으로 풀다운하는 단계; 및 제1 노드 상의 제1 노드 전압, 제2 노드 상의 제2 노드 전압, 제3 노드 전압 및 PO 신호 각각을 논리 하이 값으로 풀업하는 단계를 포함한다. 실시예에서, 제3 시점에서, 논리 로우 값에서 논리 하이 값으로의 천이는 PO 신호에 대해 급격하고; 제2 제어 신호에 대해 실질적으로 급격하며; 제2 제어 신호에 비해, 제1 노드 상의 제1 노드 전압, 제2 노드 상의 제2 노드 전압 및 제3 노드 전압에 대해 계속해서 더 완만하다.
실시예에서, (PO 신호를 생성하기 위한) 파워 온(PO) 신호 발생기는 제1 기준 전압과 제1 노드 사이에 결합된 SVSR 부하; 제1 노드와 제2 기준 전압 사이에 결합된 스위치; 및 제1 노드에 결합된 입력 및 PO 신호를 제공하도록 구성된 출력을 갖는 버퍼를 포함하고, SVSR 부하의 제1 제어 입력 및 스위치의 제어 입력 각각은 제1 제어 신호로서 모니터링된 전압에 결합된다. 그리고 여기서 SVSR 부하, 스위치 및 버퍼는 모니터링된 전압의 상태를 모니터링하고, 상응하여 PO 신호를 생성하도록 구성되고, SVSR 부하, 스위치 및 버퍼는 PO 신호의 상태가 변경되는 기준인 문턱 전압으로 구성되고; SVSR 부하, 스위치 및 버퍼는 또한 문턱 전압을 변경하도록 구성된다. 실시예에서, 스위치는 NMOS 트랜지스터를 포함한다. 실시예에서, SVSR 부하, 스위치 및 버퍼는 또한 문턱 전압이 히스테리시스를 나타내도록 문턱 전압을 변경하도록 구성된다. 실시예에서, SVSR 부하, 스위치 및 버퍼는 또한 문턱 전압이 모니터링된 전압에 대해 히스테리시스를 나타내도록 문턱 전압을 적응 시키도록 구성된다. 실시예에서, SVSR 부하는 제1 기준 전압과 제1 노드 사이에 결합된 제1 저항기, 제1 기준 전압과 제1 노드 사이에 결합된 제1 PMOS 트랜지스터, 제1 노드와 제2 노드 사이에 결합된 제2 저항기, 및 제2 노드와 제3 노드 사이에 결합된 제2 PMOS 트랜지스터를 포함하고; 제2 PMOS 트랜지스터의 게이트 단자는 SVSR 부하의 제1 제어 입력이고; SVSR 부하의 제2 제어 입력은 제1 PMOS 트랜지스터의 게이트 단자이고; SVSR 부하의 제2 제어 입력은 제2 제어 신호로서 버퍼의 내부 노드인 제4 노드 상의 신호를 수신하도록 구성되며; 제2 제어 신호는 히스테리시스를 나타내도록 문턱 전압을 유도하도록 구성된다. 실시예에서, 버퍼는 제1 노드와 제4 노드 사이에 결합된 제1 인버터; 및 제4 노드에 결합된 입력 및 PO 신호를 제공하도록 구성된 출력을 갖는 제2 인버터를 포함한다.
실시예에서, 파워 온(PO) 신호 발생기를 작동하는 방법이 있으며, PO 신호 발생기는 제1 기준 전압과 제1 노드 사이에 결합된 SVSR 부하; 제1 노드와 제2 기준 전압 사이에 결합된 스위치; 및 제1 노드에 결합된 입력 및 PO 신호를 제공하도록 구성된 출력을 갖는 버퍼를 포함하고, SVSR 부하의 제1 제어 신호 및 스위치의 제어 신호 각각은 제1 제어 신호로서 모니터링된 전압에 결합되고, 상기 방법은 모니터링된 전압의 상태를 모니터링하고 상응하여 PO 신호를 생성하는 단계; 모니터링된 전압 및 SVSR 부하, 스위치 및 버퍼의 문턱 전압에 기초하여 PO 신호의 상태를 변경하는 단계; 및 문턱 전압이 히스테리시스를 나타내도록 문턱 전압을 변경하는 단계를 포함한다. 실시예에서, 문턱 전압을 변경하는 단계는 문턱 전압이 히스테리시스를 나타내도록 문턱 전압을 변경하는 단계를 포함한다. 실시예에서, 문턱 전압을 변경하는 단계는 문턱 전압이 모니터링된 전압과 관련하여 히스테리시스를 나타내도록 문턱 전압을 적응시키는 단계를 포함한다.
실시예에서, (다중 게이트 파워 온 제어 신호를 생성하기 위한) 시스템은 적어도 제1 및 제2 게이트 신호를 수신하도록 구성된 다중 게이트 입력/출력(I/O) 인터페이스; 및 다중 게이트 I/O 인터페이스에 대해 적어도 제1 및 제2 게이트 신호를 생성하도록 구성된 게이트 파워 온 제어(POC) 신호 발생기를 포함하고, 제1 게이트 신호의 파형은 제2 게이트 신호의 파형과 상이하다. 실시예에서, 다중 게이트 I/O 인터페이스는 코어 회로의 출력 노드와 시스템의 외부 단자 사이에 직렬로 결합된 출력 레벨 시프터 및 출력 드라이버; 외부 단자와 코어 회로의 입력 노드 사이에 직렬로 결합된 입력 버퍼 및 입력 레벨 시프터를 포함하고; 게이트 POC 신호 발생기는 또한 적어도 제1 및 제2 게이트 신호를 생성하고 출력 레벨 시프터, 출력 드라이버, 입력 버퍼 또는 입력 레벨 시프터에 적어도 제1 및 제2 게이트 신호를 상응하여 제공하도록 구성된다.
실시예에서, 게이트 파워 온 제어(POC) 신호 발생기는 적어도 제1 및 제2 게이트 신호에 추가하여 제3 게이트 신호를 생성하고, 제1, 제2 및 제3 게이트 신호를 출력 레벨 시프터, 출력 드라이버, 입력 버퍼 또는 입력 레벨 시프터에 상응하여 제공하도록 또한 구성된다. 실시예에서, 다중 게이트 I/O 인터페이스는 또한 출력 레벨 시프터가 제1 게이트 신호를 수신하고; 출력 드라이버 및 입력 버퍼 각각이 제2 게이트 신호를 수신하고; 입력 레벨 시프터가 제3 게이트 신호를 수신하도록 구성된다. 실시예에서, 게이트 파워 온 제어(POC) 신호 발생기는 또한 제1, 제2 및 제3 게이트 신호에 추가하여 제4 게이트 신호를 생성하고, 제1, 제2, 제3 및 제4 게이트 신호를 출력 레벨 시프터, 출력 드라이버, 입력 버퍼 또는 입력 레벨 시프터에 상응하여 제공하도록 구성된다. 실시예에서, 다중 게이트 I/O 인터페이스는 또한 출력 레벨 시프터가 제1 게이트 신호를 수신하고; 출력 드라이버가 제2 게이트 신호를 수신하고; 입력 버퍼가 제3 게이트 신호를 수신하며; 입력 레벨 시프터가 제4 게이트 신호를 수신하도록 구성된다. 실시예에서, 다중 게이트 I/O 인터페이스는 또한 출력 레벨 시프터, 입력 버퍼 및 입력 레벨 시프터 각각이 제1 게이트 신호를 수신하고; 출력 드라이버가 제2 게이트 신호를 수신하도록 구성된다. 실시예에서, 다중 게이트 I/O 인터페이스는 또한 출력 레벨 시프터, 출력 드라이버 및 입력 버퍼 각각이 제1 게이트 신호를 수신하고; 입력 레벨 시프터가 제2 게이트 신호를 수신하도록 구성된다. 실시예에서, 게이트 POC 신호 발생기는 직렬로 결합되고 POC 신호를 수신하고 POC 신호의 제1 지연 버전(제1 지연 신호) 및 제2 지연 신호를 상응하여 생성하도록 구성된 제1 및 제2 지연 셀; 및 대응하는 제1 및 제2 지연 신호에 기초하여 제1 및 제2 게이트 신호를 생성하는 논리 회로를 포함한다. 실시예에서, 직렬로 결합된 제1 및 제2 지연 셀은 RC 트리 네트워크를 형성한다. 실시예에서, 제2 지연 셀은 제1 지연 신호에 기초하여 제2 지연 신호를 생성하도록 구성된다.
실시예에서, 게이트 POC 신호 발생기는 제2 지연 셀과 직렬로 결합되고 제2 지연 신호에 기초하여 제3 지연 신호를 생성하도록 구성된 제3 지연 셀을 더 포함한다. 실시예에서, 논리 회로는 또한 POC 신호 및 제2 지연 신호에 기초한 제1 게이트 신호; 및 제1 지연 신호에 기초한 제2 게이트 신호를 생성하도록 구성된다. 실시예에서, 논리 회로는 POC 신호 및 제2 지연 신호에 기초하여 제1 게이트 신호를 생성하는 NOR 게이트; 및 제2 지연 신호에 기초하여 제2 게이트 신호를 생성하는 인버터를 포함한다. 실시예에서, 논리 회로는 또한 POC 신호 및 제2 지연 신호에 기초하여 제3 게이트 신호를 생성하도록 구성된다. 실시예에서, 논리 회로는 제2 지연 신호 및 제1 지연 신호에 기초하여 제3 게이트 신호를 생성하기 위한 NAND 게이트를 더 포함한다.
실시예에서, 시스템은 제2 지연 셀과 직렬로 결합되고 제2 지연 신호에 기초하여 제3 지연 신호를 생성하도록 구성된 제3 지연 셀을 더 포함하고; 논리 회로는 또한 제2 및 제3 지연 신호에 기초하여 제3 및 제4 게이트 신호를 상응하여 생성하도록 구성된다. 실시예에서, 논리 회로는 또한 POC 신호 및 제3 지연 신호에 기초한 제1 게이트 신호; 제1 지연 신호 및 제2 지연 신호에 기초한 제2 게이트 신호; 제2 지연 신호 및 제1 지연 신호에 기초한 제3 게이트 신호; 및 제3 지연 신호 및 POC 신호에 기초한 제4 게이트 신호를 생성하도록 구성된다.
실시예에서, 논리 회로는 POC 신호 및 제3 지연 신호에 기초하여 제1 게이트 신호를 생성하는 제1 NOR 게이트; 제1 지연 신호 및 제2 지연 신호에 기초하여 제2 게이트 신호를 생성하는 제2 NOR 게이트; 제2 지연 신호 및 제1 지연 신호에 기초하여 제3 게이트 신호를 생성하는 제1 NAND 게이트; 및 제3 지연 신호 및 POC 신호에 기초하여 제4 게이트 신호를 생성하는 제2 NAND 게이트를 포함한다. 실시예에서, 다중 게이트 I/O 인터페이스는 또한 출력 레벨 시프터의 출력 신호가 안정화된 후 출력 드라이버를 인에이블하거나; 입력 버퍼의 출력 신호가 안정화된 후 입력 레벨 시프터를 인에이블하도록 구성된다.
실시예에서, (다중 게이트 파워 온 제어 신호를 생성하는) 방법은, 코어 회로의 출력 노드와 대응하는 시스템의 외부 단자 사이에 직렬로 결합된 출력 레벨 시프터 및 출력 드라이버에 대하여, 출력 레벨 시프터를 인에이블하고, 출력 레벨 시프터의 출력 신호가 안정화된 후 출력 드라이버를 인에이블하는 단계; 또는 외부 단자와 코어 회로의 입력 노드 사이에 직렬로 결합된 입력 버퍼 및 입력 레벨 시프터에 대하여, 입력 버퍼를 인에이블하고, 입력 버퍼의 출력 신호가 안정화된 후 입력 레벨 시프터를 인에이블하는 단계를 포함한다. 실시예에서, 입력 버퍼는 출력 드라이버의 출력 신호가 안정화된 후에 인에이블된다.
실시예에서, (다중 게이트 파워 온 제어 신호를 생성하기 위한) 시스템은 코어 회로의 출력 노드와 제1 노드 사이에 결합된 출력 레벨 시프터; 및 제1 노드와 시스템의 외부 단자 사이에 결합된 출력 드라이버; 외부 단자와 제2 노드 사이에 결합된 입력 버퍼; 제2 노드와 코어 회로의 입력 노드 사이에 결합된 입력 레벨 시프터; 및 출력 레벨 시프터의 출력 신호가 안정화된 후 출력 드라이버를 인에이블하거나, 입력 버퍼의 출력 신호가 안정화된 후 입력 레벨 시프터를 인에이블하도록 구성된 게이트 POC 신호 발생기를 포함한다. 실시예에서, 게이트 POC 신호 발생기는 또한 파워 온 제어(POC) 신호를 지연시켜 POC 신호의 제1 지연 버전(제1 지연 신호)을 생성하고; 제1 지연 신호를 지연시켜 제2 지연 신호를 생성하고; POC 신호, 제1 지연 신호 또는 제2 지연 신호 중 하나 이상에 기초하여 제1 및 제2 게이트 신호를 상응하여 생성하고; 출력 레벨 시프터, 출력 드라이버, 입력 버퍼 또는 입력 레벨 시프터에 제1 및 제2 게이트 신호를 상응하여 제공하도록 구성된다. 실시예에서, 게이트 POC 신호 발생기는 또한 출력 드라이버의 출력 신호가 안정화된 후 입력 버퍼를 인에이블하도록 구성된다.
실시예에서, 코어 회로의 출력 노드와 대응하는 시스템의 외부 단자 사이에 직렬로 결합된 출력 레벨 시프터와 출력 드라이버, 및 외부 단자와 코어 회로의 입력 노드 사이에 직렬로 결합된 입력 버퍼와 입력 레벨 시프터와 함께 사용하기 위한 방법으로서, 상기 (다중 게이트 파워 온 제어 신호를 생성하는) 방법은, 파워 온 제어(POC) 신호를 지연시켜 POC 신호의 제1 지연 버전(제1 지연 신호)를 생성하는 단계; 제1 지연 신호를 지연시켜 제2 지연 신호를 생성하는 단계; POC 신호, 제1 지연 신호 또는 제2 지연 신호 중 하나 이상에 기초하여 제1 및 제2 게이트 신호를 상응하여 생성하는 단계; 및 출력 레벨 시프터, 출력 드라이버, 입력 버퍼 또는 입력 레벨 시프터에 제1 및 제2 게이트 신호를 상응하여 제공하는 단계를 포함한다. 실시예에서, 제1 및 제2 게이트 신호를 생성하는 단계는 POC 신호 및 제2 지연 신호에 기초하여 제1 게이트 신호를 생성하는 단계를 포함하거나; 제1 및 제2 게이트 신호를 생성하는 단계는 제1 지연 신호에 기초하여 제2 게이트 신호를 생성하는 단계를 포함하거나; POC 신호 및 제2 지연 신호에 기초하여 제3 게이트 신호를 생성하는 단계를 포함한다. 실시예에서, 제1 게이트 신호를 생성하는 단계는 POC 신호를 반전(invert)시켜 POC_bar 신호를 형성하는 단계, 제2 지연 신호를 반전시켜 제2 delayed_bar 신호를 형성하는 단계, POC_bar 신호와 제2 delayed_bar 신호의 논리 NOR 조합을 만들어서, 제1 게이트 신호를 생성하는 단계를 포함하고; 제2 게이트 신호를 생성하는 단계는 제1 지연 신호를 반전시켜 제1 delayed_bar 신호를 형성하는 단계, 및 제1 delayed_bar 신호를 반전시켜 제2 게이트 신호를 생성하는 단계를 포함하거나; 제3 게이트 신호를 생성하는 단계는 POC_bar 신호 및 제2 delayed_bar 신호의 논리 NAND 조합을 만들어서 제3 게이트 신호를 생성하는 단계를 포함한다. 실시예에서, 상기 방법은 제2 지연 신호를 지연시켜 제3 지연 신호를 생성하는 단계; 및 POC 신호, 제1 지연 신호, 제2 또는 제3 지연 신호 중 하나 이상에 기초하여 제3 및 제4 게이트 신호를 상응하여 생성하는 단계를 더 포함한다. 실시예에서, 제1 및 제2 게이트 신호를 생성하는 단계는 POC 신호 및 제3 지연 신호에 기초하여 제1 게이트 신호를 생성하는 단계; 제1 지연 신호 및 제2 지연 신호에 기초하여 제2 게이트 신호를 생성하는 단계; 제1 지연 신호 및 제2 지연 신호에 기초하여 제3 게이트 신호를 생성하는 단계; 및 제3 지연 신호 및 POC 신호에 기초하여 제4 게이트 신호를 생성하는 단계를 포함한다. 실시예에서, 제1 게이트 신호를 생성하는 단계는 POC 신호를 반전시켜 POC_bar 신호를 형성하는 단계, 제3 지연 신호를 반전시켜 제3 delayed_bar 신호를 형성하는 단계, POC_bar 신호와 제3 delayed_bar 신호의 논리 NOR 조합을 만들어서 제1 게이트 신호를 생성하는 단계를 포함하고; 제2 게이트 신호를 생성하는 단계는 제1 지연 신호를 반전시켜 제1 delayed_bar 신호를 형성하는 단계; 제2 지연 신호를 반전시켜 제2 delayed_bar 신호를 형성하는 단계, 및 제1 지연 신호와 제2 delayed_bar 신호의 논리 NOR 조합을 만들어서 제2 게이트 신호를 생성하는 단계를 포함하고; 제3 게이트 신호를 생성하는 단계는 제1 delayed_bar 신호 및 제2 delayed_bar 신호의 논리 NAND 조합을 만들어서 제3 게이트 신호를 생성하는 단계를 포함하고; 제4 게이트 신호를 생성하는 단계는 POC_bar 신호 및 제3 delayed_bar 신호의 논리 NAND 조합을 만들어서 제4 게이트 신호를 생성하는 단계를 포함한다.
개시된 실시예 중 하나 이상이 상기 설명된 이점 중 하나 이상을 충족시킨다는 것을 당업자는 쉽게 알 수 있을 것이다. 전술한 명세서를 읽은 후, 당업자는 본 명세서에 광범위하게 개시된 바와 같이 다양한 변경, 균등물의 대체 및 다양한 다른 실시예에 영향을 미칠 수 있을 것이다. 따라서 여기서 부여된 보호는 첨부된 청구범위 및 그 균등물에 포함된 정의에 의해서만 제한된다.
실시예들
실시예 1. 다중 게이트(multi-gated) 파워 온(power-on) 제어 신호를 생성하기 위한 시스템에 있어서,
적어도 제1 및 제2 게이트 신호(gating signal)를 수신하도록 구성되는 다중 게이트 입력/출력(I/O) 인터페이스; 및
상기 다중 게이트 I/O 인터페이스에 대해 적어도 상기 제1 및 제2 게이트 신호를 생성하도록 구성되는 게이트 파워 온 제어(power-on control, POC) 신호 발생기
를 포함하고,
상기 제1 게이트 신호의 파형은 상기 제2 게이트 신호의 파형과 상이한 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
실시예 2. 실시예 1에 있어서,
상기 다중 게이트 I/O 인터페이스는:
코어 회로의 출력 노드와 상기 시스템의 외부 단자 사이에 직렬로 결합된 출력 레벨 시프터 및 출력 드라이버; 및
상기 외부 단자와 상기 코어 회로의 입력 노드 사이에 직렬로 결합된 입력 버퍼 및 입력 레벨 시프터
를 포함하고,
상기 게이트 POC 신호 발생기는 또한, 적어도 상기 제1 및 제2 게이트 신호를 생성하고, 적어도 상기 제1 및 제2 게이트 신호를 상기 출력 레벨 시프터, 상기 출력 드라이버, 상기 입력 버퍼 또는 상기 입력 레벨 시프터에 제공하도록 구성되는 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
실시예 3. 실시예 2에 있어서,
상기 게이트 POC 신호 발생기는 또한, 적어도 상기 제1 및 제2 게이트 신호에 추가하여 제3 게이트 신호를 생성하고, 상기 제1, 제2 및 제3 게이트 신호를 상기 출력 레벨 시프터, 상기 출력 드라이버, 상기 입력 버퍼 또는 상기 입력 레벨 시프터에 상응하여 제공하도록 구성되는 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
실시예 4. 실시예 3에 있어서,
상기 다중 게이트 I/O 인터페이스는 또한:
상기 출력 레벨 시프터가 상기 제1 게이트 신호를 수신하고;
상기 출력 드라이버 및 상기 입력 버퍼 각각이 상기 제2 게이트 신호를 수신하며;
상기 입력 레벨 시프터가 상기 제3 게이트 신호를 수신하도록
구성되는 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
실시예 5. 실시예 3에 있어서,
상기 게이트 POC 신호 발생기는 또한, 상기 제1, 제2 및 제3 게이트 신호에 추가하여 제4 게이트 신호를 생성하고, 상기 제1, 제2, 제3 및 제4 게이트 신호를 상기 출력 레벨 시프터, 상기 출력 드라이버, 상기 입력 버퍼 또는 상기 입력 레벨 시프터에 상응하여 제공하도록 구성되는 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
실시예 6. 실시예 5에 있어서,
상기 다중 게이트 I/O 인터페이스는 또한:
상기 출력 레벨 시프터가 상기 제1 게이트 신호를 수신하고;
상기 출력 드라이버가 상기 제2 게이트 신호를 수신하고;
상기 입력 버퍼가 상기 제3 게이트 신호를 수신하며;
상기 입력 레벨 시프터가 상기 제4 게이트 신호를 수신하도록
구성되는 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
실시예 7. 실시예 2에 있어서,
상기 다중 게이트 I/O 인터페이스는 또한:
상기 출력 레벨 시프터, 상기 입력 버퍼 및 상기 입력 레벨 시프터 각각이 상기 제1 게이트 신호를 수신하고;
상기 출력 드라이버가 상기 제2 게이트 신호를 수신하도록
구성되는 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
실시예 8. 실시예 2에 있어서,
상기 다중 게이트 I/O 인터페이스는 또한:
상기 출력 레벨 시프터, 상기 출력 드라이버 및 상기 입력 버퍼 각각이 상기 제1 게이트 신호를 수신하고;
상기 입력 레벨 시프터가 상기 제2 게이트 신호를 수신하도록
구성되는 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
실시예 9. 실시예 2에 있어서,
상기 게이트 POC 신호 발생기는:
POC 신호를 수신하고 상기 POC 신호의 제1 지연 버전(제1 지연 신호) 및 제2 지연 신호를 상응하여 생성하도록 구성되고, 직렬로 결합되는 제1 및 제2 지연 셀; 및
대응하는 상기 제1 및 제2 지연 신호에 기초하여 상기 제1 및 제2 게이트 신호를 생성하기 위한 논리 회로
를 포함하는 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
실시예 10. 실시예 9에 있어서,
상기 직렬로 결합된 제1 및 제2 지연 셀은 RC 트리 네트워크를 형성하는 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
실시예 11. 실시예 9에 있어서,
상기 제2 지연 셀은 상기 제1 지연 신호에 기초하여 상기 제2 지연 신호를 생성하도록 구성되는 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
실시예 12. 실시예 9에 있어서,
상기 논리 회로는 또한:
상기 POC 신호 및 상기 제2 지연 신호에 기초한 상기 제1 게이트 신호; 및
상기 제1 지연 신호에 기초한 상기 제2 게이트 신호
를 생성하도록 구성되는 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
실시예 13. 실시예 12에 있어서,
상기 논리 회로는:
상기 POC 신호 및 상기 제2 지연 신호에 기초하여 상기 제1 게이트 신호를 생성하기 위한 NOR 게이트; 및
상기 제2 지연 신호에 기초하여 상기 제2 게이트 신호를 생성하기 위한 인버터
를 포함하는 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
실시예 14. 실시예 9에 있어서,
상기 제2 지연 셀과 직렬로 결합되고, 상기 제2 지연 신호에 기초하여 제3 지연 신호를 생성하도록 구성되는 제3 지연 셀을 더 포함하고;
상기 논리 회로는 또한, 상기 제2 및 제3 지연 신호에 기초하여 제3 및 제4 게이트 신호를 상응하여 생성하도록 구성되는 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
실시예 15. 실시예 14에 있어서,
상기 논리 회로는 또한:
상기 POC 신호 및 상기 제3 지연 신호에 기초한 상기 제1 게이트 신호;
상기 제1 지연 신호 및 상기 제2 지연 신호에 기초한 상기 제2 게이트 신호;
상기 제2 지연 신호 및 상기 제1 지연 신호에 기초한 상기 제3 게이트 신호; 및
상기 제3 지연 신호 및 상기 POC 신호에 기초한 상기 제4 게이트 신호
를 생성하도록 구성되는 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
실시예 16. 다중 게이트 파워 온 제어 신호를 생성하는 방법에 있어서,
코어 회로의 출력 노드와 대응 시스템의 외부 단자 사이에 직렬로 결합된 출력 레벨 시프터 및 출력 드라이버에 대하여:
상기 출력 레벨 시프터를 인에이블하는 단계; 및
상기 출력 레벨 시프터의 출력 신호가 안정화된 후, 상기 출력 드라이버를 인에이블하는 단계; 또는
상기 외부 단자와 상기 코어 회로의 입력 노드 사이에 직렬로 결합된 입력 버퍼 및 입력 레벨 시프터에 대하여:
상기 입력 버퍼를 인에이블하는 단계; 및
상기 입력 버퍼의 출력 신호가 안정화된 후, 상기 입력 레벨 시프터를 인에이블하는 단계
를 포함하는 것인 다중 게이트 파워 온 제어 신호를 생성하는 방법.
실시예 17. 실시예 16에 있어서,
상기 입력 버퍼는 상기 출력 드라이버의 출력 신호가 안정화된 후에 인에이블되는 것인 다중 게이트 파워 온 제어 신호를 생성하는 방법.
실시예 18. 다중 게이트 파워 온 제어(POC) 신호를 생성하기 위한 시스템에 있어서,
코어 회로의 출력 노드와 제1 노드 사이에 결합된 출력 레벨 시프터;
상기 제1 노드와 상기 시스템의 외부 단자 사이에 결합된 출력 드라이버;
상기 외부 단자와 제2 노드 사이에 결합된 입력 버퍼;
상기 제2 노드와 상기 코어 회로의 입력 노드 사이에 결합된 입력 레벨 시프터; 및
게이트 POC 신호 발생기
를 포함하고, 상기 게이트 POC 신호 발생기는:
상기 출력 레벨 시프터의 출력 신호가 안정화된 후, 상기 출력 드라이버를 인에이블하거나;
상기 입력 버퍼의 출력 신호가 안정화된 후, 상기 입력 레벨 시프터를 인에이블하도록
구성되는 것인 다중 게이트 파워 온 제어(POC) 신호를 생성하기 위한 시스템.
실시예 19. 실시예 18에 있어서,
상기 게이트 POC 신호 발생기는 또한:
POC 신호를 지연시켜 상기 POC 신호의 제1 지연 버전(제1 지연 신호)을 생성하고;
상기 제1 지연 신호를 지연시켜 제2 지연 신호를 생성하고;
상기 POC 신호, 상기 제1 지연 신호 또는 상기 제2 지연 신호 중 하나 이상에 기초하여 제1 및 제2 게이트 신호를 상응하여 생성하며;
상기 출력 레벨 시프터, 상기 출력 드라이버, 상기 입력 버퍼 또는 상기 입력 레벨 시프터에 상기 제1 및 제2 게이트 신호를 상응하여 제공하도록
구성되는 것인 다중 게이트 파워 온 제어(POC) 신호를 생성하기 위한 시스템.
실시예 20. 실시예 18에 있어서,
상기 게이트 POC 신호 발생기는 또한, 상기 출력 드라이버의 출력 신호가 안정화된 후 상기 입력 버퍼를 인에이블하도록 구성되는 것인 다중 게이트 파워 온 제어(POC) 신호를 생성하기 위한 시스템.

Claims (10)

  1. 다중 게이트(multi-gated) 파워 온(power-on) 제어 신호를 생성하기 위한 시스템에 있어서,
    적어도 제1 및 제2 게이트 신호(gating signal)를 수신하도록 구성되는 다중 게이트 입력/출력(I/O) 인터페이스; 및
    상기 다중 게이트 I/O 인터페이스에 대해 적어도 상기 제1 및 제2 게이트 신호를 생성하도록 구성되는 게이트 파워 온 제어(power-on control, POC) 신호 발생기
    를 포함하고,
    상기 제1 게이트 신호의 파형은 상기 제2 게이트 신호의 파형이 비-인에이블(non-enabling) 상태로부터 인에이블 상태로 천이(transition)하기 전에 비-인에이블 상태로부터 인에이블 상태로 천이하는 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
  2. 제1항에 있어서,
    상기 다중 게이트 I/O 인터페이스는:
    코어 회로의 출력 노드와 상기 시스템의 외부 단자 사이에 직렬로 결합된 출력 레벨 시프터 및 출력 드라이버; 및
    상기 외부 단자와 상기 코어 회로의 입력 노드 사이에 직렬로 결합된 입력 버퍼 및 입력 레벨 시프터
    를 포함하고,
    상기 게이트 POC 신호 발생기는 적어도 상기 제1 및 제2 게이트 신호를 상기 출력 레벨 시프터, 상기 출력 드라이버, 상기 입력 버퍼 또는 상기 입력 레벨 시프터에 제공하도록 구성되는 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
  3. 제2항에 있어서,
    상기 게이트 POC 신호 발생기는 또한, 적어도 상기 제1 및 제2 게이트 신호에 추가하여 제3 게이트 신호를 생성하고, 상기 제1, 제2 및 제3 게이트 신호를 상기 출력 레벨 시프터, 상기 출력 드라이버, 상기 입력 버퍼 또는 상기 입력 레벨 시프터에 상응하여 제공하도록 구성되는 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
  4. 제3항에 있어서,
    상기 다중 게이트 I/O 인터페이스는 또한:
    상기 출력 레벨 시프터가 상기 제1 게이트 신호를 수신하고;
    상기 출력 드라이버 및 상기 입력 버퍼 각각이 상기 제2 게이트 신호를 수신하며;
    상기 입력 레벨 시프터가 상기 제3 게이트 신호를 수신하도록
    구성되는 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
  5. 제3항에 있어서,
    상기 게이트 POC 신호 발생기는 또한, 상기 제1, 제2 및 제3 게이트 신호에 추가하여 제4 게이트 신호를 생성하고, 상기 제1, 제2, 제3 및 제4 게이트 신호를 상기 출력 레벨 시프터, 상기 출력 드라이버, 상기 입력 버퍼 또는 상기 입력 레벨 시프터에 상응하여 제공하도록 구성되는 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
  6. 제2항에 있어서,
    상기 다중 게이트 I/O 인터페이스는 또한:
    상기 출력 레벨 시프터, 상기 입력 버퍼 및 상기 입력 레벨 시프터 각각이 상기 제1 게이트 신호를 수신하고;
    상기 출력 드라이버가 상기 제2 게이트 신호를 수신하도록
    구성되는 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
  7. 제2항에 있어서,
    상기 다중 게이트 I/O 인터페이스는 또한:
    상기 출력 레벨 시프터, 상기 출력 드라이버 및 상기 입력 버퍼 각각이 상기 제1 게이트 신호를 수신하고;
    상기 입력 레벨 시프터가 상기 제2 게이트 신호를 수신하도록
    구성되는 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
  8. 제2항에 있어서,
    상기 게이트 POC 신호 발생기는:
    POC 신호를 수신하고 상기 POC 신호의 제1 지연 버전(제1 지연 신호) 및 제2 지연 신호를 상응하여 생성하도록 구성되고, 직렬로 결합되는 제1 및 제2 지연 셀; 및
    대응하는 상기 제1 및 제2 지연 신호에 기초하여 상기 제1 및 제2 게이트 신호를 생성하기 위한 논리 회로
    를 포함하는 것인 다중 게이트 파워 온 제어 신호를 생성하기 위한 시스템.
  9. 다중 게이트 파워 온 제어 신호를 생성하는 방법에 있어서,
    코어 회로의 출력 노드와 대응 시스템의 외부 단자 사이에 직렬로 결합된 출력 레벨 시프터 및 출력 드라이버에 대하여:
    상기 출력 레벨 시프터를 인에이블하는 단계; 및
    상기 출력 레벨 시프터의 출력 신호가 안정화된 후, 상기 출력 드라이버를 인에이블하는 단계; 또는
    상기 외부 단자와 상기 코어 회로의 입력 노드 사이에 직렬로 결합된 입력 버퍼 및 입력 레벨 시프터에 대하여:
    상기 입력 버퍼를 인에이블하는 단계; 및
    상기 입력 버퍼의 출력 신호가 안정화된 후, 상기 입력 레벨 시프터를 인에이블하는 단계
    를 포함하는 것인 다중 게이트 파워 온 제어 신호를 생성하는 방법.
  10. 다중 게이트 파워 온 제어(POC) 신호를 생성하기 위한 시스템에 있어서,
    코어 회로의 출력 노드와 제1 노드 사이에 결합된 출력 레벨 시프터;
    상기 제1 노드와 상기 시스템의 외부 단자 사이에 결합된 출력 드라이버;
    상기 외부 단자와 제2 노드 사이에 결합된 입력 버퍼;
    상기 제2 노드와 상기 코어 회로의 입력 노드 사이에 결합된 입력 레벨 시프터; 및
    게이트 POC 신호 발생기
    를 포함하고, 상기 게이트 POC 신호 발생기는:
    상기 출력 레벨 시프터의 출력 신호가 안정화된 후, 상기 출력 드라이버를 인에이블하거나;
    상기 입력 버퍼의 출력 신호가 안정화된 후, 상기 입력 레벨 시프터를 인에이블하도록
    구성되는 것인 다중 게이트 파워 온 제어(POC) 신호를 생성하기 위한 시스템.
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