CN117592412A

CN117592412A - 集成电路设计方法及系统

Info

Publication number: CN117592412A
Application number: CN202311333214.6A
Authority: CN
Inventors: 林禹文; 谢维致; 佛罗伦丁达杜; 博格丹图图亚努; 高桥修
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2022-11-01
Filing date: 2023-10-16
Publication date: 2024-02-23

Abstract

一种方法包括：确定集成电路(IC)设计的第一路径上的信号的转变序列的第一定时，所述第一定时是基于IC设计签出电压；确定第一路径上的信号的转变序列的第二定时，所述第二定时是基于所述签出电压以及沿着第一路径的第一电压降；基于转变序列的第一定时与第二定时之间的定时间隙来计算第一路径降额因数；以及使用第一路径降额因数来对IC设计进行评估。

Description

集成电路设计方法及系统

技术领域

在本发明的实施例中阐述的技术大体来说涉及集成电路设计方法及系统。

背景技术

集成电路(integrated circuit，IC)不断小型化的趋势已使得装置越来越小、功耗越来越低，但相较于早期技术以更高的速度提供更多的功能性。小型化是藉由与日益严格的规范相联系的设计及制造创新来达成。使用各种电子设计自动化(electronic designautomation，EDA)工具来在确保满足设计及制造规范的同时产生、修订及验证半导体装置的设计。

发明内容

本发明实施例提供一种方法，包括：确定IC设计的第一路径上的信号的转变序列的第一定时，所述第一定时是基于IC设计签出电压；确定所述第一路径上的所述信号的所述转变序列的第二定时，所述第二定时是基于所述签出电压以及沿着所述第一路径的第一电压降；基于所述转变序列的所述第一定时与所述第二定时之间的定时间隙来计算第一路径降额因数；以及使用所述第一路径降额因数来对所述IC设计进行评估。

本发明实施例提供一种方法包括：针对IC设计的多个路径中的每一路径确定路径信号的转变序列的第一定时及第二定时，所述第一定时是基于IC设计签出电压，且所述第二定时是基于所述签出电压以及沿着所述路径的电压降；将电压降值的统计分布指配给所述多个路径中的每一路径；针对所述多个路径中的路径与电压降值的所述统计分布中的电压降值的每一组合，基于对应的所述转变序列的所述第一定时与所述第二定时之间的定时间隙来计算路径降额因数，藉此产生所述IC设计的多个路径降额因数；以及将所述多个路径降额因数中的路径降额因数定义为IC设计签出层级。

本发明实施例提供一种IC设计系统，包括：处理器及非暂时性计算机可读取存储介质。所述非暂时性计算机可读取存储介质包括用于一或多个程序的计算机程序代码。所述非暂时性计算机可读取存储介质及所述计算机程序代码被配置成与所述处理器一起使所述处理器：确定IC设计的路径上的信号的转变序列的第一定时，所述第一定时是基于IC设计签出电压；确定所述路径上的所述信号的所述转变序列的第二定时，所述第二定时是基于所述签出电压以及沿着所述路径的第一电压降；基于所述转变序列的所述第一定时与所述第二定时之间的定时间隙来计算路径降额因数；以及基于所述路径降额因数对所述IC设计实行定时分析。

附图说明

当结合附图阅读时从以下详细描述最好地理解本公开的各方面。应注意，根据业界中的标准惯例，各种特征未按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各种特征的尺寸。另外，图式作为本发明的实施例的实例为说明性的且并不希望进行限制。

图1是根据一些实施例的实行IC设计过程的方法的流程图。

图2A至图2C绘示出根据一些实施例的降额因数推导操作。

图3A及图3B绘示出根据一些实施例的降额因数推导操作。

图4绘示出根据一些实施例的降额因数推导操作。

图5绘示出根据一些实施例的IC设计流程。

图6是根据一些实施例的IC设计系统的方块图。

图7是根据一些实施例的集成电路(IC)制造系统以及与所述IC制造系统相关联的IC制造流程的方块图。

具体实施方式

以下公开内容提供用于实施所提供标的物的不同特征的诸多不同实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，该些仅为实例且不旨在进行限制。举例而言，以下说明中将第一特征形成于第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征进而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。

此外，为易于说明，本文中可能使用例如「位于…之下(beneath)」、「位于…下方(below)」、「下部的(lower)」、「位于…上方(above)」、「上部的(upper)」及类似用语等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外亦囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。

在各种实施例中，一种系统及方法是有关于确定IC设计的路径上的信号的转变序列(Transition Sequence)的第一定时(Timing)及第二定时，所述第一定时是基于IC设计签出(Signoff)电压且所述第二定时是基于签出电压以及沿着所述路径的电压降。基于第一定时与第二定时之间的定时间隙(Timing Gap)来计算路径降额因数(Path DeratingFactor)，且使用路径降额因数来对IC设计进行评估。相较于在不包括由于制造制程的芯片上变化(on-chip variation，OCV)而引起的潜在局部电压降的情况下基于签出电压的方法，所述系统及方法能够辨识出原本可能会被遗漏的定时风险。

在一些实施例中，所述系统及方法包括将电压降值的统计分布指配给IC设计的多个路径中的每一者、基于值的统计分布计算多个路径降额因数、以及将路径降额因数定义为IC设计签出层级。相较于其他方法，此类实施例使得能够达成扩展的定时风险侦测且使得风险辨识及签出层级定义二者皆能够基于使用者规定的准则。

图1是根据一些实施例的实行IC设计过程的方法100的流程图。在一些实施例中，方法100中的一些或全部由计算机的处理器执行。在一些实施例中，执行方法100中的一些或全部是使用计算机的处理器来执行自动化布置及布线(automated place-and-route，APR)操作的一部分。在一些实施例中，方法100中的一些或全部由IC设计系统600的处理器602执行，IC设计系统600在以下针对图6进行论述。

方法100的操作中的一些或全部能够作为在设计分部(design house)(例如，以下针对图7论述的设计分部720)中实行的设计程序的一部分来实行。

在一些实施例中，以图1中所绘示的次序实行方法100的操作。在一些实施例中，以与图1中所绘示的次序不同的次序实行方法100的操作。在一些实施例中，在实行方法100的一或多个操作之前、之间、期间及/或之后实行一或多个操作。

使用图2A至图5中所绘示的非限制性示例来对方法100的各种操作进行例示。如以下进一步所论述，图2A至图4绘示出根据一些实施例的降额因数推导操作，且图5绘示出根据一些实施例的IC设计流程。

在操作110处，在一些实施例中，接收IC设计签出电压。IC设计签出电压是与IC设计的P型金属氧化物半导体(P-type metal-oxide-semiconductor，PMOS)晶体管及N型金属氧化物半导体(N-type metal-oxide-semiconductor，NMOS)晶体管中的每一者的最慢切换速度对应的单个最低电平，例如低于标称电平的最低容许位准。标称电平对应于标称电源供应电平与标称参考电平之间的差。在一些实施例中，单个最慢切换速度被称为慢隅角(slow corner)，且IC设计签出电压被称为签出隅角电压或慢隅角电压。

相对于标称电平降低的IC设计签出电压对应于IC设计对制造制程变化的容差的增加。在一些实施例中，IC设计签出电压具有介于自标称电源供应电平的85百分比(％)至95％的范围内的值。在一些实施例中，IC设计签出电压具有标称电平的90％的值。

IC设计对应于IC制造制程及相应地对应于所制造的一或多个IC装置设计。所述一或多个IC装置设计包括一或多个网表(net list)，所述网表包括根据各种电路功能配置的多个电路节点及路径。所述一或多个IC装置设计亦包括与所述一或多个网表对应的一或多个IC布局图且用作制造制程的各种操作的基准，如以下针对图7所论述。

在操作120处，确定IC设计的第一路径上的信号的转变序列的第一定时，所述第一定时是基于IC设计签出电压。所述信号的转变序列的第一定时是基于具有IC设计签出电压的整个第一路径来确定。

转变序列包括与第一路径对应的多个信号转变。在一些实施例中，转变序列对应于与第一路径相关联的各别信号的多次转变。在一些实施例中，转变序列对应于与第一路径相关联(例如，与并列路径分量对应)的两个信号的转变。

图2A至图2C绘示出与非限制性示例对应的降额因数推导操作，其中图2A中所绘示的路径200包括数据发射路径(data launch path)LP及数据捕获路径(data capturepath)CP。数据发射路径LP及数据捕获路径CP中的每一者自节点CN(在一些实施例中亦被称为时脉节点ND)延伸至正反器(flip-flop)FF2且包括电路元件CE的一系列实例。数据发射路径LP亦包括正反器FF1，所述正反器FF1与电路元件CE的实例一起耦合于节点CN与正反器FF2之间。在图2B及图2C中绘示出与路径200对应的信号定时且所述信号定时是基于电路模拟，如以下进一步所论述。

电路元件CE是IC组件的类型(例如，对应于IC布局图胞元)，所述IC组件被配置成经由一或多个晶体管(例如，一或多个PMOS晶体管与一或多个NMOS晶体管的组合)或其他结构来传播一或多个信号。在各种实施例中，电路元件CE的实例包括反相器、缓冲器、延迟元件、时脉分频器、传输门、或门(OR)、反或门(NOR)、及门(AND)、反及门(NAND)或其他逻辑门或其他合适的IC组件。

在各种实施例中，电路元件CE的实例是相同或不同类型的IC组件。在图2A中所绘示的实施例中，电路元件CE的每一实例包括单个输入端子及单个输出端子。在一些实施例中，例如耦合于正反器FF1与正反器FF2之间的电路元件CE的给定实例包括多于一个输入端子及/或多于一个输出端子。

在一些实施例中，正反器(例如，正反器FF1或FF2)亦被称为数据正反器，是被配置成基于所接收的数据信号输出数据信号且具有基于所接收的时脉信号的定时的IC组件。

图2A中所绘示的电路元件CE的实例及正反器FF1的数目是出于例示目的而提供的非限制性示例。电路元件CE的实例及/或正反器FF1的其他数目亦处于本公开的范围内。

电路元件CE的实例的输出端子耦合至节点CN且藉此被配置成在节点CN上输出时脉信号CS。数据发射路径LP被配置成基于时脉信号CS将数据发射路径信号LPS自节点CN传播至正反器FF1的时脉输入端子。正反器FF1包括被配置成接收数据信号的数据输入端子(未示出)且被配置成部分地基于所述数据信号而进一步将数据发射路径信号LPS自数据输出端子传播至正反器FF2的数据输入端子。

数据捕获路径CP被配置成基于时脉信号CS将数据捕获路径信号CPS自节点CN传播至正反器FF2的时脉输入端子。

图2A中所绘示的电路元件CE以及正反器FF1及FF2的数目是出于例示目的而提供的非限制性示例。电路元件CE以及正反器FF1及FF2的其他数目亦处于本公开的范围内。

图2B绘示出数据发射信号LPS在时间T处的实例LPS1及LPS2以及数据捕获信号CPS在时间T处的实例CPS1及CPS2。实例LPS1包括在时间TL1处自逻辑高至逻辑低的转变，且实例CPS1包括在时间TC1处自逻辑低至逻辑高的转变。

时间TL1对应于信号LPS的转变自节点CN传播至正反器FF2的数据输入端子所需的时间，且时间TC1对应于信号CPS的转变自节点CN传播至正反器FF2的时脉输入端子所需的时间。时间TL1及TC1中的每一者对应于路径200，所述路径200沿着数据发射路径LP及数据捕获路径CP中的每一者的整体具有IC设计签出电压。

信号LPS及CPS的转变藉此对应于路径200上的信号LPS及CPS的转变序列，且实例LPS1及CPS1藉此对应于转变序列的第一定时。

以下针对方法100的附加操作进一步论述图2A至图2C。

在一些实施例中，IC设计的第一路径是IC设计的多个路径中的第一路径，且确定IC设计的第一路径上的信号的转变序列的第一定时包括确定所述多个路径中的每一路径上的信号的转变序列的对应第一定时，每一第一定时是基于IC设计签出电压。

在操作130处，确定第一路径上的信号的转变序列的第二定时，所述第二定时是基于签出电压以及沿着第一路径的第一电压降。由于签出电压是最低电平，因此电压降(例如，第一电压降)对应于自大于签出电压的第一电压值至等于或大于签出电压的第二电压值的下降。

给定电压降对应于沿着对应信号传播路径的基于电阻的下降(即，IR下降)，使得第一电压值是存在于路径起点处的早期路径电压且第二电压值是存在于路径终点处的晚期路径电压。

在各种实施例中，签出电压值或电压降值的实例中的一者或二者对应于较标称电源供应电平小第一给定量的最大电压值或较标称参考电平大第二给定量的最小电压值中的一者或组合。

在图2A至图2C中所绘示的实施例中，路径起点及终点分别对应于节点CN及正反器FF2。信号实例LPS2及CPS2以及时间TL2及TC2中的每一者对应于路径200，所述路径200在正反器FF2处具有IC设计签出电压且具有较节点CN处的IC设计签出电压大的电压值。实例LPS1及CPS1藉此对应于以上针对操作120论述的转变序列的第二定时。

基于较IC设计签出电压大的节点CN电压值，信号实例LPS2相较于实例LPS1传播得更快，使得时间TL2小于时间TL1，且信号实例CPS2相较于实例CPS1传播得更快，使得时间TC2小于时间TC1。

基于具有与数据捕获路径CP的配置不同的配置地数据发射路径LP，时间TL1与时间TL2之间的差不等于时间TC1与时间TC2之间的差。因此，在与实例LPS2及CPS2对应的转变序列的第二定时和与实例LPS1及CPS1对应的转变序列的第一定时之间存在定时间隙，如以下针对操作150进一步论述。

在各种实施例中，给定电压降对应于IC设计的最大电压降或者对应于较IC设计的最大电压降小的非零值。在一些实施例中，给定电压降是施加至对应路径(例如，第一路径)的多个电压降中的一个电压降。

在其中IC设计的第一路径是IC设计的所述多个路径中的第一路径的一些实施例中，确定IC设计的第一路径上的信号的转变序列的第二定时包括确定所述多个路径中的每一路径上的信号的对应转变序列的一或多个第二定时，每一第二定时是基于IC设计签出电压及一或多个电压降。

如以下所论述，除了用于确定第一定时的IC设计签出电压之外亦确定包括电压降的第二定时使得能够对适用于多个IC设计的给定技术的OCV对效能的影响进行估测。

在操作140处，在一些实施例中，将值的统计分布指配给IC设计的多个电压降。指配值的统计分布包括指配介于自IC设计签出电压至与IC签出电压加上最大电压降值相等的值的范围内的值。

在各种实施例中，指配值的统计分布包括将值的统计分布指配给与给定路径对应的多个电压降及/或将值的统计分布指配给与多个路径对应的多个电压降。

在一些实施例中，指配值的统计分布包括实行蒙特卡罗模拟(Monte-Carlosimulation)以产生被指配给所述多个电压降的值。

在一些实施例中，指配值的统计分布包括基于全域IC设计信息(例如，一或多个胞元特征(例如晶体管电压临限值类型、胞元大小、晶体管大小或类型、胞元功能或其他合适的特征))来指配值的统计分布。

在一些实施例中，指配值的统计分布包括基于一或多个使用者定义的活动因数(Activity Factor)(例如，例如5％的胞元活动百分比率)来指配值的统计分布。

在一些实施例中，指配值的统计分布包括基于使用者定义的机率分布曲线(例如均匀分布或指数分布)来指配值的统计分布。

在一些实施例中，指配值的统计分布包括基于使用者输入(例如，经由以下针对图6论述的使用者接口626接收)来指配值的统计分布。

在各种实施例中，指配值的统计分布包括向给定路径的组件指配不相等的值，例如向信号路径的数据发射路径指配第一值且向信号路径的数据捕获路径指配第二值。

在图3A及图3B中所绘示的实施例中，IC设计300包括具有在节点CN与正反器FF2之间延伸的数据发射路径及数据捕获路径的信号路径(未标记)以及具有在节点CN与正反器FF4之间延伸的数据发射路径及数据捕获路径的信号路径(未标记)，如以上针对图2A所论述。

如图3B中所绘示，电压降对应于实际电压AV与标称电压之间的差，所述标称电压等于电源供应电平VDD减去参考电平VSS。电压降具有与低于电源供应电平VDD的实际电压AV的最大位准的统计变化及高于参考电平VSS的实际电压AV的最小位准的统计变化对应的值的统计分布。最大电压降值对应于实际电压AV的最小值，且最小电压降值对应于实际电压AV的最大值。

在图3A中所绘示的实施例中，自节点CN延伸至正反器FF2的数据发射路径被指配有最小电压降VDMIN，且对应的数据捕获路径被分配有最大电压降VDMAX。

图3A中所绘示的实施例是出于例示目的而提供的非限制性示例。其他电压降指配(例如，除了最大值或最小值及/或具有相等值的电压降指配)亦处于本公开的范围内。

将值的统计分布指配给电压降使得能够对一组全面的潜在定时风险进行评估，如以下进一步所论述。

在操作150处，基于转变序列的第一定时与第二定时之间的定时间隙来计算第一路径降额因数。在各种实施例中，计算第一路径降额因数是基于各别信号的第一定时与第二定时之间的定时间隙或者具有两个分量(例如，数据发射信号及数据捕获信号)的信号的第一定时与第二定时之间的定时间隙。

在一些实施例中，计算定时间隙包括将转变序列的第一定时的数据发射路径转变与数据捕获路径转变之间的第一差和转变序列的第二定时的数据发射路径转变与数据捕获路径转变之间的第二差进行比较。

在一些实施例中，计算路径降额因数包括将路径降额因数与数据发射路径转变的时间的乘积设定成等于数据发射路径转变时间与定时间隙之间的差。

在图2A至图2C中所绘示的实施例中，在图2C中绘示出定时间隙计算示例。对数据捕获路径信号CPS的实例CPS1及CPS2进行移位，使得与时间TC1及TC2对应的转变对准。相应地对数据发射路径信号LPS的实例LPS1及LPS2进行移位，使得与时间TL1及TL2对应的转变对与时间TL1减去时间TL2相等的定时间隙TG进行定义。

藉由使用以下方程序将定时间隙TG连接至降额因数来计算路径200的数据发射路径的降额因数(1-OCV)：

TL1 (1-OCV) ＝ TL1 – TG。 (1)

因此，

OCV ＝ TG/TL1 ＝ [(TL1 – TC1) + (TC2 – TL2)]/TL1。 (2)

基于与用于确定实例LPS2及CPS2的电压降对应的OCV的值，藉此计算降额因数(1-OCV)。降额因数(1-OCV)能够用于一或多个定时分析(Timing Analysis)，以沿着路径200的数据发射路径LP对信号定时进行调整。

图2A至图2C中所绘示的基于定时间隙TG的降额因数计算是出于例示目的而提供的非限制性示例。其中定时间隙以相似方式连接至降额因数的其他计算亦处于本公开的范围内。

在一些实施例中，计算第一路径降额因数包括基于与第一路径的电压降值的统计分布对应的一或多个定时间隙来计算包括第一降额因数的多个降额因数。

在其中IC设计的第一路径是IC设计的所述多个路径中的第一路径的一些实施例中，计算第一路径降额因数包括计算所述多个路径中的每一路径的一或多个降额因数，每一降额因数是基于对应的所述一或多个定时间隙。

在操作160处，使用第一路径降额因数来对IC设计进行评估。在一些实施例中，使用第一路径降额因数来对IC设计进行评估包括实行包括第一路径降额因数的定时分析。

在其中第一路径降额因数包括于多个降额因数(例如，基于电压降值的统计分布)中的一些实施例中，使用第一路径降额因数来对IC设计进行评估包括使用降额因数中的一些或全部来对IC设计进行评估(例如，藉由实行定时分析)。

在其中第一路径降额因数包括于多个降额因数中的一些实施例中，使用第一路径降额因数来对IC设计进行评估包括例如基于蒙特卡罗模拟来产生降额因数直方图。在一些实施例中，产生降额因数直方图包括例如经由以下针对图6论述的使用者接口626向使用者显示直方图。

在其中第一路径降额因数包括于多个降额因数中的一些实施例中，使用第一路径降额因数来对IC设计进行评估包括自动选择或接收降额因数(例如，与平均降额因数或最大降额因数对应)的IC设计签出层级的使用者选择。

图4绘示出根据一些实施例的降额因数推导操作。图4包括基于定时间隙计算的降额因数的直方图400，所述定时间隙对应于藉由蒙特卡罗模拟指配的电压降值。降额因数对应于图2中所绘示的路径200，其中数据保持活动的定时受到沿着数据发射路径LP及数据捕获路径CP的电压降的影响。

在图4中所绘示的实施例中，直方图400包括对与平均降额因数、四分之三降额因数、99％层级的降额因数及最差降额因数对应的降额因数的指示。基于选择最差降额因数作为IC设计签出层级的定时分析藉此覆盖基于电压降的统计分布的所有潜在定时风险。基于选择平均降额因数或其他降额因数作为IC设计签出层级的定时分析藉此覆盖基于电压降的统计分布的潜在定时风险的对应部分。

图4中所绘示的直方图是出于例示目的而提供的非限制性示例。其他直方图类型及IC设计签出层级亦处于本公开的范围内。

在操作170处，在一些实施例中，因应于所述评估而修改IC设计。在各种实施例中，修改IC设计包括修改IC设计的网表或IC布局图中的一者或二者。

在一些实施例中，修改IC设计包括将网表或IC布局图存储于存储装置中。在各种实施例中，将网表或IC布局图存储于存储装置中包括将网表或IC布局图存储于非易失性计算机可读取存储器或胞元库(例如，数据库)中及/或包括藉由网络存储网表或IC布局图。在一些实施例中，将网表或IC布局图存储于存储装置中包括使用以下针对图6论述的IC设计系统600。

图5绘示出根据一些实施例的IC设计流程500。设计流程500包括IC设计数据库510、定时报告520及540、统计电压降模拟530、OCV计算550及工程变更命令(engineeringchange order，ECO)560。

IC设计数据库510对应于APR系统，其中基于一或多个网表中所规定的电路路径在一或多个IC布局图中自动地对信号连接进行布线。

定时报告520对应于确定第一定时的操作120中的一些或全部。统计电压降模拟530对应于将值的统计分布指配给电压降的操作150中的一些或全部。定时报告540对应于基于值的统计分布来确定第一定时的操作130中的一些或全部。OCV计算550对应于基于定时间隙计算第一路径降额因数的操作140中的一些或全部。

OCV计算560对应于使用第一路径降额因数来对IC设计进行评估的操作160中的一些或全部及基于所述评估来修改IC设计的操作170中的一些或全部。

图5中所绘示的IC设计流程500是出于例示目的而提供的非限制性示例。与方法100的操作中的一些或全部一致的其他设计流程亦处于本公开的范围内。

在操作180处，在一些实施例中，制作半导体IC的层中的一或多个半导体罩幕中的至少一者或至少一个组件，或者基于经修改的IC设计实行一或多个制造操作。在以下针对图7论述在半导体IC的层中制作一或多个半导体罩幕或至少一个组件以及基于对应的IC布局图实行一或多个制造操作(例如，一或多个微影曝光)。

在一些实施例中，实行一或多个制造操作包括实行一或多个IC装置设计操作。在一些实施例中，实行所述一或多个IC装置设计操作包括将一或多条金属线布线至IC设计的一或多个组件。

藉由执行方法100的操作中的一些或全部来确定IC设计的路径上的信号的转变序列的第一定时及第二定时，所述第一定时是基于IC设计签出电压，且所述第二定时是基于签出电压以及沿着所述路径的电压降。基于第一定时与第二定时之间的定时间隙来计算路径降额因数，且使用路径降额因数来对IC设计进行评估。相较于在不包括由于制造制程OCV而引起的潜在局部电压降的情况下基于签出电压的方法，所述方法能够辨识出原本可能会被遗漏的定时风险。

在一些实施例中，执行方法100的操作中的一些或全部包括将电压降值的统计分布指配给IC设计的多个路径中的每一者、基于值的统计分布计算多个路径降额因数、以及将路径降额因数定义为IC设计签出层级。相较于其他方法，此类实施例使得能够达成扩展的定时风险侦测且使得风险辨识及签出层级定义二者皆能够基于使用者规定的准则。

图6是根据一些实施例的IC设计系统600的方块图。根据一些实施例，以上针对图1至图5论述的方法100的一或多个操作可使用IC设计系统600来实施。在一些实施例中，IC设计系统600是EDA系统。

在一些实施例中，IC设计系统600是包括处理器602及非暂时性计算机可读取存储介质604的计算装置。非暂时性计算机可读取存储介质604被编码有(即，存储)计算机程序代码606(即，一组可执行指令)等。处理器602对指令606的执行(至少部分地)表示IC装置设计系统，所述IC装置设计系统实施例如以上针对图1论述的方法100的一部分或全部(在下文中被称为所提出的过程及/或方法)。

处理器602经由总线608电性耦合至非暂时性计算机可读取存储介质604。处理器602亦藉由总线608电性耦合至I/O接口610。网络接口612亦经由总线608电性连接至处理器602。网络接口612连接至网络614，以使得处理器602及非暂时性计算机可读取存储介质604能够经由网络614连接至外部元件。处理器602被配置成执行编码于非暂时性计算机可读取存储介质604中的计算机程序代码606以使IC设计系统600可用于实行所提出的过程及/或方法的一部分或全部。在一或多个实施例中，处理器602是中央处理单元(centralprocessing unit，CPU)、多处理器、分布式处理系统、特定应用集成电路(applicationspecific integrated circuit，ASIC)及/或合适的处理单元。

在一或多个实施例中，非暂时性计算机可读取存储介质604是电子、磁性、光学、电磁、红外线及/或半导体系统(或设备或装置)。举例而言，非暂时性计算机可读取存储介质604包括半导体存储器或固态存储器、磁带、可移除式计算机磁片、随机存取存储器(randomaccess memory，RAM)、唯读存储器(read-only memory，ROM)、硬盘及/或光盘。在使用光盘的一或多个实施例中，非暂时性计算机可读取存储介质604包括光盘唯读存储器(compactdisk-read only memory，CD-ROM)、光盘读取/写入(compact disk-read/write，CD-R/W)及/或数字视讯盘(digital video disc，DVD)。

在一或多个实施例中，非暂时性计算机可读取存储介质604存储计算机程序代码606，计算机程序代码606被配置成使IC设计系统600可用于实行所提出的过程及/或方法中的一部分或全部。在一或多个实施例中，非暂时性计算机可读取存储介质604亦存储便于实行所提出的过程及/或方法中的一部分或全部的信息。在各种实施例中，非暂时性计算机可读取存储介质604存储至少一个活动因数620、机率分布曲线622、IC设计签出或其他降级因数624或其他设计准则(未标记)中的一者或其组合，如以上针对方法100及图1至图5所论述。

IC设计系统600包括I/O接口610。I/O接口610耦合至外部电路系统。在各种实施例中，I/O接口610包括用于将信息及命令传送至处理器602及/或自处理器602传送信息及命令的键盘、小键盘、滑鼠、轨迹球、轨迹板、显示器、触控萤幕及/或游标方向键中的一者或组合。

IC设计系统600亦包括耦合至处理器602的网络接口612。网络接口612使得IC设计系统600能够与网络614进行通信，网络614连接有一或多个其他计算机系统。网络接口612包括无线网络接口，例如蓝芽(BLUETOOTH)、无线保真(wireless fidelity，WIFI)、全球互通微波存取(Worldwide Interoperability for Microwave Access，WIMAX)、通用封包无线电服务(General Packet Radio Service，GPRS)或宽频分码多重存取(wideband codedivision multiple access，WCDMA)；或者有线网络接口，例如乙太网络(ETHERNET)、通用串列总线(universal serial bus，USB)或电机及电子工程师学会-1364(Institute ofElectrical and Electronic Engineers-1364，IEEE-1364)。在一或多个实施例中，在二或更多个IC设计系统600中实施所提出的过程及/或方法中的一部分或全部。

IC设计系统600被配置成经由I/O接口610接收信息。经由I/O接口610接收的信息包括由处理器602进行处理的至少一个电阻值、至少一个网表、至少一个IC布局图、至少一个设计规则及/或其他参数中的一者或组合。经由总线608将信息传送至处理器602。IC设计系统600被配置成经由I/O接口610发射及/或接收与使用者接口626相关的信息。

在一些实施例中，以由处理器执行的独立的软件应用形式来实施所提出的过程及/或方法中的一部分或全部。在一些实施例中，以作为附加软件应用的一部分的软件应用形式来实施所提出的过程及/或方法中的一部分或全部。在一些实施例中，以软件应用的插件形式来实施所提出的过程及/或方法中的一部分或全部。在一些实施例中，以作为EDA工具的一部分的软件应用形式来实施所提出的过程及/或方法中的至少一者。在一些实施例中，使用工具(例如，可自楷登设计系统(CADENCE DESIGN SYSTEMS)公司购得的或另一合适的布局产生工具)来产生IC布局图。

在一些实施例中，以非暂时性计算机可读取记录媒体中所存储的程序的功能形式来达成所述过程。非暂时性计算机可读取记录媒体的示例包括但不限于外部/可移除及/或内部/内建存储单元，例如光盘(例如DVD)、磁盘(例如硬盘)、半导体存储器(例如ROM、RAM)、存储卡及类似单元中的一或多者。

藉由可用于实施方法100的一或多个操作(如以上针对图1至图5所论述)，包括非暂时性计算机可读取存储介质604的IC设计系统600使得能够达成以上针对方法100论述的益处。

图7是根据一些实施例的IC制造系统700以及与IC制造系统700相关联的IC制造流程的方块图。在一些实施例中，基于布局图而使用制造系统700制作以下中的至少一者：(A)一或多个半导体罩幕或(B)半导体集成电路的层中的至少一个组件。

在图7中，IC制造系统700包括例如设计分部720、罩幕分部730及IC制造商/制作商(「代工厂(fab)」)750等实体，所述实体在与制造IC装置760相关的设计、开发及制造循环及/或服务中彼此进行交互。系统700中的实体是藉由通信网络而连接。在一些实施例中，通信网络是单一网络。在一些实施例中，通信网络是各种不同的网络，例如内部网络及网际网络。通信网络包括有线通信通道及/或无线通信通道。每一实体与其他实体中的一或多者进行交互，且向其他实体中的一或多者提供服务及/或自其他实体中的一或多者接收服务。在一些实施例中，单一较大的公司拥有设计分部720、罩幕分部730及IC代工厂750中的二或更多者。在一些实施例中，设计分部720、罩幕分部730及IC代工厂750中的二或更多者共存于共同的设施中且使用共同的资源。

设计分部(或设计团队)720基于以上针对图1至图6论述的方法100来产生IC设计布局图722。IC设计布局图722包括各种几何图案，所述几何图案对应于构成欲被制作的IC装置760的各种组件的金属层、氧化物层或半导体层的图案。各种层进行组合以形成各种IC特征。举例而言，IC设计布局图722的一部分包括欲形成于半导体基底(例如硅晶圆)中的各种IC特征(例如主动区、栅极电极、源极及汲极、层间内连线的金属线或通孔以及结合接垫的开口)以及设置于半导体基底上的各种材料层。设计分部720实施适当设计程序(包括以上针对图1至图6论述的方法100)以形成IC设计布局图722。设计程序包括逻辑设计、物理设计或布置及布线中的一或多者。IC设计布局图722是以具有几何图案的信息的一或多个数据档案形式来呈现。举例而言，可以GDSII档案格式或DFII档案格式表达IC设计布局图722。

罩幕分部730包括数据准备732及罩幕制作744。罩幕分部730使用IC设计布局图722，以根据IC设计布局图722制造一或多个罩幕745以用于制作IC装置760的各种层。罩幕分部730实行罩幕数据准备732，在进行所述罩幕数据准备732时将IC设计布局图722转译成代表性数据档案(「representative data file，RDF」)。罩幕数据准备732为罩幕制作744提供RDF。罩幕制作744包括罩幕绘图机(mask writer)。罩幕绘图机将RDF转换成基底(例如，罩幕(罩版(reticle))745或半导体晶圆753)上的图像。罩幕数据准备732操控设计布局图722以遵循罩幕绘图机的特定特性及/或IC代工厂750的要求。在图7中，将罩幕数据准备732及罩幕制作744示出为分开的元件。在一些实施例中，罩幕数据准备732及罩幕制作744可被统称为罩幕数据准备。

在一些实施例中，罩幕数据准备732包括光学近接修正(optical proximitycorrection，OPC)，光学近接修正使用微影增强技术来对图像误差(例如可能由绕射、干扰、其他制程效应及类似原因引起的图像误差)进行补偿。OPC对IC设计布局图722进行调整。在一些实施例中，罩幕数据准备732更包括解析度增强技术(resolution enhancementtechnique，RET)，例如偏轴照明、次级解析辅助特征、相移罩幕、其他合适的技术及类似技术或者其组合。在一些实施例中，亦使用反演微影技术(inverse lithographytechnology，ILT)，其将OPC视为反演成像问题。

在一些实施例中，罩幕数据准备732包括罩幕规则检查器(mask rule checker，MRC)，所述罩幕规则检查器利用含有某些几何限制及/或连接性限制的一组罩幕创建规则对已经历OPC中的过程的IC设计布局图722进行检查，以确保有足够的余裕来将半导体制造制程的可变性及类似因素考量在内。在一些实施例中，MRC修改IC设计布局图722以对罩幕制作744期间的限制进行补偿，此可取消为满足罩幕创建规则而藉由OPC实行的修改的一部分。

在一些实施例中，罩幕数据准备732包括微影制程检查(lithography processchecking，LPC)，所述微影制程检查对将由IC代工厂750为制作IC装置760而实施的处理进行模拟。LPC基于IC设计布局图722对此种处理进行模及以创建模拟的已制成装置，例如IC装置760。LPC模拟中的处理参数可包括与IC制造循环的各种制程相关联的参数、与用于制造IC的工具相关联的参数及/或制造制程的其他态样。LPC会考虑到各种因子，例如空中图像对比度(aerial image contrast)、焦深(「depth of focus，DOF」)、罩幕误差增强因子(「mask error enhancement factor，MEEF」)、其他合适的因子及类似因子或者其组合。在一些实施例中，在已藉由LPC而创建模拟的已制成装置之后，若模拟的装置的形状相近度不足以满足设计规则，则重复进行OPC及/或MRC以进一步改进IC设计布局图722。

应理解，对罩幕数据准备732的以上说明已出于清晰目的而加以简化。在一些实施例中，数据准备732包括附加特征，例如根据制造规则修改IC设计布局图722的逻辑运算(logic operation，LOP)。另外，可按照各种不同的次序执行在数据准备732期间应用于IC设计布局图722的制程。

在罩幕数据准备732之后及在罩幕制作744期间，基于经修改的IC设计布局图722制作罩幕745或罩幕745的群组。在一些实施例中，罩幕制作744包括基于IC设计布局图722实行一或多次微影曝光。在一些实施例中，使用电子束(electron-beam，e-beam)或由多个电子束构成的机制来基于经修改的IC设计布局图722在罩幕(光罩(photomask)或罩版)745上形成图案。可以各种技术形成罩幕745。在一些实施例中，使用二元技术形成罩幕745。在一些实施例中，罩幕图案包括不透明区及透明区。用于对已涂布于晶圆上的图像敏感材料层(例如，光阻)进行曝光的辐射束(例如，紫外线(ultraviolet，UV)束)被不透明区阻挡且透射穿过透明区。在一个示例中，罩幕745的二元罩幕版本包括透明基底(例如，熔融石英)及涂布于二元罩幕的不透明区中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成罩幕745。在罩幕745的相移罩幕(phase shift mask，PSM)版本中，形成于所述相移罩幕上的图案中的各种特征被配置成具有适当相位差以增强解析度及成像质量。在各种示例中，相移罩幕可为衰减的PSM或交替的PSM。由罩幕制作744产生的罩幕用于各种制程中。举例而言，此种罩幕用于离子植入制程中以在半导体晶圆753中形成各种经掺杂区，用于蚀刻制程中以在半导体晶圆753中形成各种蚀刻区，及/或用于其他合适的制程中。

IC代工厂750是包括用于制作各种不同的IC产品的一或多个制造设施的IC制作企业。在一些实施例中，IC代工厂750是半导体铸造厂。举例而言，可存在用于多个IC产品的前端制作(制程前端(front-end-of-line，FEOL)制作)的制造设施，而第二制造设施可提供用于IC产品的内连及封装的后端制作(制程后端(back-end-of-line，BEOL)制作)，且第三制造设施可为铸造企业提供其他服务。

IC代工厂750包括晶圆制作工具752，晶圆制作工具752被配置成对半导体晶圆753执行各种制造操作，进而使得根据罩幕(例如，罩幕745)制作IC装置760。在各种实施例中，制作工具752包括以下中的一或多者：晶圆步进机、离子植入机、光阻涂布机、制程腔室(例如，化学气相沈积(chemical phase deposition，CVD)腔室或低压CVD(low pressure CVD，LPCVD)炉)、化学机械研磨(chemical mechanical polishing，CMP)系统、电浆蚀刻系统、晶圆清洁系统或能够实行本文中所论述的一或多个合适的制造制程的其他制造装备。

IC代工厂750使用由罩幕分部730制作的罩幕745来制作IC装置760。因此，IC代工厂750至少间接使用IC设计布局图722来制作IC装置760。在一些实施例中，由IC代工厂750使用罩幕745来制作半导体晶圆753以形成IC装置760。在一些实施例中，IC制作包括至少间接地基于IC设计布局图722实行一或多次微影曝光。半导体晶圆753包括硅基底或上面形成有材料层的其他适当基底。半导体晶圆753更包括各种经掺杂区、介电特征、多层级内连线及类似特征(在后续的制造步骤处形成)中的一或多者。

在一些实施例中，一种方法包括确定IC设计的第一路径上的信号的转变序列的第一定时，所述第一定时是基于IC设计签出电压；确定所述第一路径上的所述信号的所述转变序列的第二定时，所述第二定时是基于所述签出电压以及沿着所述第一路径的第一电压降；基于所述转变序列的所述第一定时与所述第二定时之间的定时间隙来计算第一路径降额因数；以及使用所述第一路径降额因数来对所述IC设计进行评估。

在相关的实施例中，所述第一路径包括数据发射路径及数据捕获路径，所述转变序列包括数据发射路径转变时间及数据捕获路径转变时间，所述第一定时的所述数据发射路径转变时间减去所述数据捕获路径转变时间具有第一量值及极性，所述第二定时的所述数据发射路径转变时间减去所述数据捕获路径转变时间具有第二量值及极性，且所述定时间隙所具有的值等于所述第一量值及极性与所述第二量值及极性之间的差。

在相关的实施例中，所述计算所述第一路径降额因数包括：将所述第一路径降额因数与所述数据发射路径转变时间的乘积，设定成等于所述数据发射路径转变时间与所述定时间隙之间的差。

在相关的实施例中，所述第一电压降是沿着所述第一路径的多个电压降中的第一电压降，所述转变序列的所述第二定时是所述转变序列的与所述多个电压降对应的多个第二定时中的一个第二定时，所述第一路径降额因数是多个第一路径降额因数中的一个第一路径降额因数，所述计算所述第一路径降额因数包括：基于所述多个第二定时中的每一个与所述第一定时之间的对应定时间隙，来计算所述多个第一路径降额因数，且使用所述第一路径降额因数来对所述集成电路设计进行评估包括：使用所述多个第一路径降额因数。

在相关的实施例中，所述第一路径是所述集成电路设计的多个路径中的第一路径，沿着所述第一路径的所述多个电压降包括于所述集成电路设计的多个电压降中，且所述集成电路设计方法更包括：将值的统计分布指配给所述集成电路设计的所述多个电压降。

在相关的实施例中，所述多个第一路径降额因数包括于所述集成电路设计的多个路径降额因数的集合中，所述集合中的每一多个路径降额因数对应于所述集成电路设计的所述多个路径中的路径，且所述使用所述多个第一路径降额因数来对所述集成电路设计进行评估包括：基于所述集成电路设计的所述多个电压降的所述值的所述统计分布，来计算所述多个路径降额因数；以及将所述多个路径降额因数中的路径降额因数，定义为集成电路设计签出值。

在相关的实施例中，所述将所述值的所述统计分布指配给所述集成电路设计的所述多个电压降包括以下中的一或多者：基于胞元特征上的一或多个电压降值进行指配；将使用者定义的活动因数应用于所述统计分布；或者将使用者定义的机率分布曲线应用于所述统计分布。

在相关的实施例中，所述集成电路设计签出电压包括慢隅角电压。

在一些实施例中，一种方法包括：针对IC设计的多个路径中的每一路径确定路径信号的转变序列的第一定时及第二定时，所述第一定时是基于IC设计签出电压，且所述第二定时是基于所述签出电压以及沿着所述路径的电压降；将电压降值的统计分布指配给所述多个路径中的每一路径；针对所述多个路径中的路径与电压降值的所述统计分布中的电压降值的每一组合，基于对应的所述转变序列的所述第一定时与所述第二定时之间的定时间隙来计算路径降额因数，藉此产生所述IC设计的多个路径降额因数；以及将所述多个路径降额因数中的路径降额因数定义为IC设计签出层级。

在相关的实施例中，所述多个路径中的所述每一路径包括数据发射路径及数据捕获路径，对应的所述转变序列包括数据发射路径转变时间与数据捕获路径转变时间之间的时间变量，且对应的所述定时间隙具有基于对应的所述第一定时的所述时间变量与对应的所述第二定时的所述时间变量之间的差的值。

在相关的实施例中，所述计算所述多个路径降额因数中对应的所述路径降额因数包括：将所述路径降额因数与所述数据发射路径转变时间的乘积，设定成等于所述数据发射路径转变时间与所述定时间隙之间的差。

在相关的实施例中，所述将所述电压降值的所述统计分布指配给所述多个路径中的每一路径包括以下中的一或多者：基于胞元特征上的一或多个电压降值进行指配；将使用者定义的活动因数应用于所述统计分布；或者将使用者定义的机率分布曲线应用于所述统计分布。

在相关的实施例中，所述将所述电压降值的所述统计分布指配给所述多个路径中的每一路径包括：使用蒙特卡罗模拟来产生降额因数直方图，且所述将所述多个路径降额因数中的所述路径降额因数定义为所述集成电路设计签出层级包括：选择所述降额因数直方图中的降额因数。

在相关的实施例中，所述选择所述降额因数直方图中的所述降额因数包括：选择平均降额因数或最大降额因数中的一者。

在一些实施例中，一种IC设计系统包括处理器及非暂时性计算机可读取存储介质，所述非暂时性计算机可读取存储介质包括用于一或多个程序的计算机程序代码。所述非暂时性计算机可读取存储介质及所述计算机程序代码被配置成与所述处理器一起使所述处理器：确定IC设计的路径上的信号的转变序列的第一定时，所述第一定时是基于IC设计签出电压；确定所述路径上的所述信号的所述转变序列的第二定时，所述第二定时是基于所述签出电压以及沿着所述路径的第一电压降；基于所述转变序列的所述第一定时与所述第二定时之间的定时间隙来计算路径降额因数；以及基于所述路径降额因数对所述IC设计实行定时分析。

在相关的实施例中，所述路径包括数据发射路径及数据捕获路径，且所述计算机可读取存储介质及所述计算机程序代码被配置成与所述处理器一起使所述处理器：基于对所述转变序列的所述第一定时的数据发射路径转变与数据捕获路径转变之间的第一差和所述转变序列的所述第二定时的所述数据发射路径转变与所述数据捕获路径转变之间的第二差的比较，来计算所述定时间隙。

在相关的实施例中，所述计算机可读取存储介质及所述计算机程序代码被配置成与所述处理器一起使所述处理器：藉由将所述路径降额因数与所述数据发射路径转变的时间的乘积设定成等于所述数据发射路径转变的所述时间与所述定时间隙之间的差，来计算所述路径降额因数。

在相关的实施例中，所述计算机可读取存储介质及所述计算机程序代码被配置成与所述处理器一起使所述处理器：基于对应转变序列的第一定时与第二定时之间的对应定时间隙将所述路径降额因数，计算为多个路径的多个路径降额因数中的一个路径降额因数，其中所述第二定时是藉由将值的统计分布指配给所述第二定时的对应电压降来计算；以及基于所述多个路径降额因数对所述集成电路设计，实行所述定时分析。

在相关的实施例中，所述计算机可读取存储介质及所述计算机程序代码被配置成与所述处理器一起使所述处理器：藉由将使用者定义的活动因数及/或使用者定义的机率分布曲线应用于所述值的所述统计分布，来将所述统计分布指配给所述第二定时的所述对应电压降。

在相关的实施例中，所述计算机可读取存储介质及所述计算机程序代码被配置成与所述处理器一起使所述处理器：使用蒙特卡罗模拟将所述值的所述统计分布，指配给所述第二定时的所述对应电压降，以产生降额因数直方图；接收所述降额因数直方图中的降额因数的使用者选择，作为集成电路设计签出层级；以及基于所述集成电路设计签出层级对所述集成电路设计，实行所述定时分析。

前述内容概述了若干实施例的特征，以使熟习此项技术者可更佳地理解本公开的态样。熟习此项技术者应理解，他们可容易地使用本公开作为设计或修改其他制程及结构的基础来施行与本文中所介绍的实施例相同的目的及/或达成与本文中所介绍的实施例相同的优点。熟习此项技术者亦应认识到，此种等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、取代及变更。

Claims

1.一种集成电路设计方法，其特征在于，包括：

确定集成电路(IC)设计的第一路径上的信号的转变序列的第一定时，所述第一定时是基于集成电路设计签出电压；

确定所述第一路径上的所述信号的所述转变序列的第二定时，所述第二定时是基于所述集成电路设计签出电压以及沿着所述第一路径的第一电压降；

基于所述转变序列的所述第一定时与所述第二定时之间的定时间隙，来计算第一路径降额因数；以及

使用所述第一路径降额因数，来对所述集成电路设计进行评估。

2.根据权利要求1所述的集成电路设计方法，其特征在于，其中

所述第一路径包括数据发射路径及数据捕获路径，

所述转变序列包括数据发射路径转变时间及数据捕获路径转变时间，

所述第一定时的所述数据发射路径转变时间减去所述数据捕获路径转变时间具有第一量值及极性，

所述第二定时的所述数据发射路径转变时间减去所述数据捕获路径转变时间具有第二量值及极性，且

所述定时间隙所具有的值等于所述第一量值及极性与所述第二量值及极性之间的差。

3.根据权利要求2所述的集成电路设计方法，其特征在于，其中

所述计算所述第一路径降额因数包括：将所述第一路径降额因数与所述数据发射路径转变时间的乘积，设定成等于所述数据发射路径转变时间与所述定时间隙之间的差。

4.根据权利要求1所述的集成电路设计方法，其特征在于，其中

所述第一电压降是沿着所述第一路径的多个电压降中的第一电压降，

所述转变序列的所述第二定时是所述转变序列的与所述多个电压降对应的多个第二定时中的一个第二定时，

所述第一路径降额因数是多个第一路径降额因数中的一个第一路径降额因数，

所述计算所述第一路径降额因数包括：基于所述多个第二定时中的每一个与所述第一定时之间的对应定时间隙，来计算所述多个第一路径降额因数，且

使用所述第一路径降额因数来对所述集成电路设计进行评估包括：使用所述多个第一路径降额因数。

5.根据权利要求4所述的集成电路设计方法，其特征在于，其中

所述第一路径是所述集成电路设计的多个路径中的第一路径，

沿着所述第一路径的所述多个电压降包括于所述集成电路设计的多个电压降中，且

所述集成电路设计方法更包括：将值的统计分布指配给所述集成电路设计的所述多个电压降。

6.根据权利要求5所述的集成电路设计方法，其特征在于，其中

所述多个第一路径降额因数包括于所述集成电路设计的多个路径降额因数的集合中，所述集合中的每一多个路径降额因数对应于所述集成电路设计的所述多个路径中的路径，且

所述使用所述多个第一路径降额因数来对所述集成电路设计进行评估包括：

基于所述集成电路设计的所述多个电压降的所述值的所述统计分布，来计算所述多个路径降额因数；以及

将所述多个路径降额因数中的路径降额因数，定义为集成电路设计签出值。

7.根据权利要求5所述的集成电路设计方法，其特征在于，其中所述将所述值的所述统计分布指配给所述集成电路设计的所述多个电压降包括以下中的一或多者：

基于胞元特征上的一或多个电压降值进行指配；

将使用者定义的活动因数应用于所述统计分布；或者

将使用者定义的机率分布曲线应用于所述统计分布。

8.一种集成电路设计方法，其特征在于，包括：

针对集成电路(IC)设计的多个路径中的每一路径，确定路径信号的转变序列的第一定时及第二定时，所述第一定时是基于集成电路设计签出电压，且所述第二定时是基于所述集成电路设计签出电压以及沿着所述每一路径的电压降；

将电压降值的统计分布，指配给所述多个路径中的所述每一路径；

针对所述统计分布中的电压降值的所述多个路径中的路径与所述电压降值的每一组合，基于对应的所述转变序列的所述第一定时与所述第二定时之间的定时间隙，来计算路径降额因数，藉此产生所述集成电路设计的多个路径降额因数；以及

将所述多个路径降额因数中的路径降额因数，定义为集成电路设计签出层级。

9.根据权利要求8所述的集成电路设计方法，其特征在于，其中

所述将所述电压降值的所述统计分布指配给所述多个路径中的每一路径包括：使用蒙特卡罗模拟来产生降额因数直方图，且

所述将所述多个路径降额因数中的所述路径降额因数定义为所述集成电路设计签出层级包括：选择所述降额因数直方图中的降额因数。

10.一种集成电路(IC)设计系统，其特征在于，包括：

处理器；以及

非暂时性计算机可读取存储介质，包括用于一或多个程序的计算机程序代码，所述非暂时性计算机可读取存储介质及所述计算机程序代码被配置成与所述处理器一起使所述处理器：

确定集成电路设计的路径上的信号的转变序列的第一定时，所述第一定时是基于集成电路设计签出电压；

确定所述路径上的所述信号的所述转变序列的第二定时，所述第二定时是基于所述集成电路设计签出电压以及沿着所述路径的第一电压降；

基于所述转变序列的所述第一定时与所述第二定时之间的定时间隙，来计算路径降额因数；以及

基于所述路径降额因数对所述集成电路设计，实行定时分析。