KR20110115572A - 메모리 요청과 데이터 전송 간 타이밍 교정을 포함하는 프로토콜 - Google Patents

메모리 요청과 데이터 전송 간 타이밍 교정을 포함하는 프로토콜 Download PDF

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    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns

Abstract

본 발명의 실시예는 메모리 컨트롤러에 의해 집적 회로 메모리 소자를 제어하기 위한 시스템을 제공한다. 작동 중, 시스템은 메모리 컨트롤러로부터 메모리 소자로 제 1 링크를 이용하여 메모리 액세스 요청을 전송한다. 메모리 액세스 요청 전송 후, 메모리 컨트롤러는 제 2 링크에 대한 타이밍 교정 작동의 수행을 명시하는 명령을 메모리 소자에 전송한다. 이어서, 시스템은 제 2 링크를 이용하여 메모리 액세스 요청과 연계된 데이터를 전달하며, 타이밍 교정 작동은 메모리 액세스 요청의 전송과 메모리 액세스 요청에 연계된 데이터의 전달 사이에서 이루어진다.

Description

메모리 요청과 데이터 전송 간 타이밍 교정을 포함하는 프로토콜 {PROTOCOL INCLUDING TIMING CALIBRATION BETWEEN MEMORY REQUEST AND DATA TRANSFER}
본 실시예는 일반적으로 메모리 시스템의 설계에 관한 것이다. 특히, 본 발명은 메모리 컨트롤러와 하나 이상의 메모리 소자 사이의 통신을 위한 시스템, 방법, 및 회로에 관한 것이다.
비휘발성 플래시 메모리는 컴퓨터 시스템의 디스크 드라이브에 대한 실정요적인 차세대 대체물이 되고 있다. 이러한 고상 반도체 메모리는 디스크 드라이브에 사용되는 자기식 회전 저장 장치에 비해 많은 장점들을 가지며, 예를 들어, 신뢰성이 뛰어나고, 액세스 시간이 빠르며, 전력 소모가 적다. 대용량을 필요로하는 현대의 비휘발성 메모리 구조에서, 각각의 메모리 소자는 명령, 어드레스, 및 데이터 정보를 운반하는 다수의 통신 링크를 통해 메모리 컨트롤러와 통신한다. 그러나, 다수의 비휘발성 메모리 소자에 높은 대역폭을 갖는 이러한 다수의 링크를 제공할 경우, 메모리 시스템이 복잡해지고 비용이 상승하며, 예를 들어, 현대의 플래시 메모리 코어 및 인터페이스 속성과 호환되지 않는다.
도 1은 메모리 시스템이 메모리 액세스 요청을 처리하는 방법을 설명하는 순서도.
도 2는 공유형 라지-스위칭 명령/어드레스 링크 및 복수의 포인트-투-포인트 로우-스윙 데이터 링크를 구비한 메모리 시스템의 일 실시예의 도면.
도 3은 플래시 메모리 소자 및 컨트롤러 내의 대응하는 인터페이스 회로의 도면.
도 4는 읽기 트랜잭션의 타이밍도.
도 5는 연속 시간 스케일을 이용한 읽기 트랜잭션의 타이밍도.
도 6은 대안의 위상-조정 시퀀스를 이용한 읽기 트랜잭션의 타이밍도.
도 7A는 쓰기 트랜잭션의 타이밍도.
도 7B는 제어-레지스터-쓰기 트랜잭션에 대한 타이밍도.
도 7C는 제어-레지스터-읽기 트랜잭션에 대한 타이밍도.
도 8은 공유형 라지-스윙 명령/어드레스 링크 및 포인트-투-포인트 로우-스윙 데이터 링크를 구비한 메모리 시스템의 다른 실시예 도면.
도 9는 플래시 메모리 소자 및 컨트롤러 내의 대응하는 인터페이스 회로의 도면.
도 10은 읽기 트랜잭션의 타이밍도.
도 11은 연속 시간 스케일을 이용한 읽기 트랜잭션의 타이밍도.
도 12는 대안의 위상-조정 시퀀스를 이용한 읽기 트랜잭션의 타이밍도.
도 13A는 쓰기 트랜잭션의 타이밍도.
도 13B는 제어-레지스터-쓰기 트랜잭션에 대한 타이밍도.
도 13C는 제어-레지스터-읽기 트랜잭션에 대한 타이밍도.
도 14는 공유형 라지-스윙 명령/어드레스 링크 및 포인트-투-포인트 로우-스윙 데이터 링크를 구비한 메모리 시스템의 다른 실시예 도면.
도 15는 플래시 메모리 소자 및 컨트롤러 내의 대응하는 인터페이스 회로의 도면.
도 16은 읽기 트랜잭션의 타이밍도.
도 17A는 쓰기 트랜잭션의 타이밍도.
도 17B는 제어-레지스터-쓰기 트랜잭션에 대한 타이밍도.
도 17C는 제어-레지스터-읽기 트랜잭션에 대한 타이밍도.
본 발명의 실시예는 메모리 컨트롤러와 다수의 고상 반도체 메모리 소자 사이에서 통신하기 위한 비교적 간단하고 저렴한 시스템을 개시한다. 다수의 장치로의 고대역폭 데이터 전송을 촉진시키는 일 실시예의 프로토콜은, 메모리 컨트롤러로부터 메모리 소자까지 메모리 액세스에 대한 요청과 함께 시작된다. 그후 시스템은, 데이터 전송을 수행하기 전에, 메모리 컨트롤러와 메모리 장치 사이의 데이터 전송에 대한 타이밍 교정 작동을 수행한다.
특히, 도 1에 도시되는 순서도와 관련하여, 시스템은 메모리 컨트롤러로부터 비휘발성 메모리(가령, 플래시 메모리)로 메모리 액세스 요청을 전송한다(단계 102). 메모리 컨트롤러는 하이 스윙 전압을 갖는 공유형, 멀티-드롭 통신 링크를 통해 메모리 요청을 메모리 소자에 전송할 수 있다. 이러한 공유 링크는 "명령-어드레스"(CA) 링크라고 불린다.
이러한 액세스 요청에 따라, 메모리 소자 상의 하나 이상의 전력원이 작동한다. 이러한 전력원은 로우-스윙 전압을 갖는 더 빠른, 포인트-투-포인트 데이터 링크와 상관된다(단계 104). 그후, 시스템/메모리 소자/컨트롤러는 데이터 링크에 대한 교정 작동(calibration operatin)을 수행한다(단계 106). 이러한 교정 작동은 (1) 데이터 링크 상의 데이터 신호와 타이밍 기준 사이의 위상 관계를 교정하는 단계와, (2) 데이터 링크 상의 통신을 위한 타이밍 기준을 제공하는 "동기 루프"(locked loop)를 잠그는 단계를 포함한다. 이러한 동기 루프는 위상 동기 루프(PLL) 또는 지연 동기 루프(DLL)와 같은 타이밍 기준을 제공하는데 사용되는 다수의 루프 회로 중 임의의 루프 회로를 포함할 수 있다.
데이터 링크가 초기화 및 교정된 후, 액세스 요청과 상관된 데이터가 데이터 링크 사이에서 전송된다(단계 108). 예를 들어, 읽기 작동의 경우, 데이터는 메모리 소자로부터 메모리 컨트롤러로 전달되며, 쓰기 작동의 경우, 데이터는 메모리 컨트롤러로부터 메모리 소자로 전달된다.
마지막으로, 요청받은 메모리 액세스가 완료된 후, 단계 104에서 작동하였던 하나 이상의 전력원이 단계 110에서 작동 중지된다. 예를 들어, 저전력 소모를 필요로하는 구현예에서, 데이터 링크는 단일 메모리 소자에만 서비스하고 (다른 데이터 링크와 상관된) 다른 메모리 소자가 액세스되고 있는 동안 긴 시간동안 메모리 소자가 다시 액세스될 수 없기 때문에, 데이터 링크와 상관된 하나 이상의 전력원을 작동 정지시키는 것이 유리하다.
전압-스윙 차동 명령/데이터 인터페이스
전압 스윙 차동 명령/데이터 전송 장치를 이용한 시스템의 일 실시예의 블록도가 도 2에 도시된다. 여기서, 메모리 컨트롤러(CRLR)(202)는 다수의 플래시 메모리 소자(204-27)에 연결된다. 메모리 액세스 중, 이러한 메모리 시스템은 메모리 컨트롤러와 비휘발성 메모리 소자 사이의 공유형 라지-스윙 링크를 포함하여, 메모리 컨트롤러와 단일 메모리 소자 사이의 데이터 블록을 전송하는데 사용되는, 고속의 로우-스윙, 포인트-투-포인트 링크에 대한 초기화 및 교정 작동을 트리거링한다. 특히, 메모리 컨트롤러(202)는 단일 공유 CA 링크 및 단일 공유 클럭(CK) 링크를 통해 플래시 메모리 소자(204-207)와 통신한다. 이러한 CA 링크는, 메모리 컨트롤러(CTRL)를 복수의 비휘발성 메모리 소자에 연결하는 단일-엔드, 멀티-드롭 시리얼 링크일 수 있다. 더욱이, 메모리 컨트롤러(202)는 단일 전용 포인트-투-포인트 데이터 링크를 통해 각각의 플래시 메모리 소자(204-207)에 연결된다. 이러한 구조가 소수의 인터커넥션만을 이용하기 때문에, 매우 간단하고 가격 경쟁력있는 구현예를 제공할 수 있다. 본 설명에서, "플래시" 및 "비휘발성"이라는 용어는 상호교환적인 용어로 사용될 수 있고, 예시적인 메모리 소자 실시예로 언급되는 메모리 소자의 서브클래스에 해당한다.
도 3은 메모리 컨트롤러(CRTL)(202) 및 플래시 메모리 소자(FLASH)(204) 내의 관련 인터페이스 회로의 일 실시예를 도시한다. 본 인터페이스 회로는 메모리 컨트롤러(202)와 플래시 메모리 소자(204) 사이의 하이-퍼포먼스, 로우-스윙 DQ 링크에 대한 송신기 및 수신기를 포함한다. 본 실시예에서, 이러한 DQ 회로는 메모리 컨트롤러(202)에서 PLL을, 그리고, 플래시 메모리 소자에서 PLL을 포함하며, 각각의 PLL은 느린 ~0.4GHz 기준 클럭에 근거하여 ~3.2Gb/s의 링크에 대한 클럭 신호를 발생시킨다(~3.2Gb/s와 같은, 본 개시내용에서의 예시적인 구현예에 사용되는 대역폭 파라미터는 플래시 메모리 소자의 미래 대역폭에 대한 투영을 기반으로 한 특정 예며, 이 파라미터들은 개시되는 실시예만으로 제한되는 것을 의미하지 않는다).
DQ 회로는 송신기에 의한 출력을 위해 8 데이터 비트의 병렬 세트를 단일 비트 시리얼 데이터 스트림으로 멀티플렉싱함으로써 시리얼 DQ 링크를 통한 전송을 위한 데이터를 준비하는 다수의 8:1 시리얼라이저를 또한 포함한다. 송신기로부터의 출력은 클럭 신호의 상승 및 하강 에지에 대해 동기적으로 론칭되어, 2개의 비트가 각각의 단일 비트 시리얼 스트림에 대해 클럭 사이클 당 송신된다. 추가적으로, DQ 회로는 다수의 대응하는 1:8 디-시리얼라이저를 포함하고, 이는 DA 링크로부터 유입되는 단일 비트 폭 시리얼 데이터를 8-비트 병렬 데이터로 변환한다. 이러한 회로에서의 8-투-1 동기화비는 예시적인 사항일 뿐이다. 따라서, 다른 실시예에서는 4-투-1, 또는, 16-투-1과 같은 다른 직렬화 비를 이용할 수 있다.
DQ 회로는 교정 프로세스 중 사용되는 비교기뿐 아니라, ~3.2 Gb/s에서의 통신을 위해 타이밍을 교정하기 위해 위상-조정 값을 사용하는 회로를 또한 포함한다. 이러한 교정 프로세스는 메모리 작동 중 타이밍 기준 신호에 대해 데이터의 타이밍을 교정하기 위한 "쉬무잉"(shmooing) 또는 그외 다른 기존의 또는 미래의 기술을 포함할 수 있다. 예를 들어, 일부 실시예에서, 이러한 교정은 데이터 신호의 데이터 아이(data eye)의 중심을 샘플링하기 위해 수신기 상의 샘플링 클럭을 조정하는 단계, 또는, 대안으로서, 데이터 아이 중간의 수신기에서 데이터가 샘플링되도록 송신기에서 데이터의 론치를 위상-편이시키는 단계를 포함한다. 수신 데이터가 위상-조정 클럭 신호로 샘플링된 후, 비교기를 이용하여, 샘플링된 데이터를 오리지널 테스트 패턴과 비교하여, 데이터 아이의 경계부를 결정한다. 상술한 작동은 메모리 컨트롤러 또는 메모리 소자에 위치한 송신기 및/또는 수신기와 함께 진행될 수 있다.
더욱이, 타이밍-교정 작동은 서로 다른 데이터 오프셋에서 복수의 위상 비교를 포함할 수 있고, 이러한 위상 오프셋은 적어도 하나의 송신 비트(tBIT) 시간에 의해 변화하며, tBIT 시간은 데이터의 유효 단일 비트를 규정하는 시간 주기이고, 송신 tBIT 시간은 외부 신호 라인으로 단일 비트의 데이터를 송신하기 위해 송신기 회로에 요구되는 시간이다. 따라서, 타이밍 교정 작동에 대한 위상-조정은 일 송신 비트 시간보다 클 가능성이 높고, 이는, 위상-조정이 일 tBIT 시간보다 클 필요가 있다는 점을 책임지기 위한 교정 기술이 필요하다는 것을 의미한다.
인터페이스 회로는 ~0.4 GHz 기준 클럭 신호에 대해 메모리 컨트롤러(202) 상에 송신기를, 그리고 플래시 메모리 소자(204) 상에 수신기를 또한 포함하며, 이러한 기준 클럭 신호는 메모리 컨트롤러(202)로부터 플래시 메모리 소자(204)로 전송된다.
인터페이스 회로는 메모리 컨트롤러(202)와 플래시 메모리 소자(204) 사이에 로우-퍼포먼스, 라지-스윙 CA 링크에 대한 송신기 및 수신기를 또한 포함한다. 메모리 컨트롤러(202)의 CA 회로는 각각의 플래시 메모리 소자에 대해 개별적인 위상-조정 값을 포함하고, 이에 따라, CA 링크가 각각의 플래시 메모리 소자에 대해 서로 다른 교정을 제공할 수 있다.
도 4는 도 2에 도시되는 시스템의 예시적인 읽기 트랜잭션에 대한 타이밍도를 제시한다. 도 4로부터 확인할 수 있는 바와 같이, 읽기 트랜잭션은, 본 예에서 약 60ns를 요구하는, 메모리 컨트롤러(202)가 CA 링크 상에서 6-바이트 읽기 명령을 전송할 때 시작된다. 그후, 시스템은 메모리 컨트롤러(202) 및/또는 플래시 메모리 소자(204) 상에 위치한 하나 이상의 PLL을 동기화시키는데 약 0.3㎲가 걸린다. 이와 동시에, 시스템은 고속 DQ 링크와 연계된 하나 이상의 전력원을 작동시킬 수 있다. 이러한 작동되는 전력원은 메모리 컨트롤러 및 메모리 소자 모두에 근거하여 존재할 수 있다. 더욱이, 작동하는 전력원은, (1) 위상 동기 루프(PLL) 또는 지연 동기 루프(DLL), (2) 데이터 링크용 송신기, (3) 데이터 링크와 연계된 등화 회로, (4) 데이터 링크 간의 통신에 연계된 D/A 컨버터, (5) 제 2 링크 간의 통신에 연계된 A/D 컨버터, (6) 데이터 링크에 대한 통신 채널을 포함하는 차동 쌍, 및 (7) 메모리 소자에 대한 클럭 트리의 클러킹 회로를 위한 전력원을 포함할 수 있으나, 이에 제한되지 않는다.
PLL이 동기화된 후, 메모리 컨트롤러(202)는 플래시 메모리 소자(204)에 위상-조정 작동을 수행하기 위해 2-바이트 명령을 전송한다. 예를 들어, 본 위상-조정 작동은 플래시 메모리 소자(204)로부터 메모리 컨트롤러(202)까지 DQ 링크를 통해 하나 이상의 테스트 데이터 패턴을 전송하는 과정을 포함한다. 일반적으로, 이러한 위상-조정 작동은 타이밍 기준과 관련 데이터 신호 간의 위상 관계를 교정하는 과정을 포함한다. 더욱이, 이러한 위상-조정 작동은 플래시 메모리 소자(204)의 읽기 데이터에 액세스하는데 요구되는 25㎲ 동안 임의의 시기에 발생할 수 있다. 추가적으로, 위상-조정 작동은 위상-보간기 구조를 조정함으로써 적절한 송신 또는 수신 위상이 생성되도록 하는 교정을 포함할 수 있다. 이에 따라, 1 클럭 사이클의 360도 사이에서 균등하게 분포된 한 세트의 클럭 신호(일반적으로 4개 내지 8개) 중 하나를 선택하여 개략적인 위상 조정(coarse phase adjustment)을 제공할 수 있고, 이러한 한 쌍의 인접 클럽 위상으로부터 보간된 위상 값을 생성하여 정밀 위상 조정을 제공할 수 있다.
위상-조정 작동이 완료되고 플래시 메모리 소자 내로부터 읽기 데이터를 불러온 후, 메모리 컨트롤러(202)는 CA 링크 사이에서 2-바이트 데이터 전송 명령을 전송하고, 이어서, 4096-바이트 블록 데이터 전송이 메모리 소자(204)로부터 메모리 컨트롤러(202)로 DQ 링크를 통해 이루어지며, 이 과정에 약 10㎲가 요구된다.
마지막으로, 이러한 블록 데이터 전송의 종료시, 메모리 컨트롤러(202)는 2-바이트 슬립 명령을 CA 링크 간에 전송하고, 이는 DQ 링크와 연계된 전력원을 작동 정지시킨다.
도 5는 연속 시간 스케일로 동일한, 예시적인 읽기 트랜잭션을 도시한다. 이 도면으로부터, 본 실시예의 경우에, 플래시 메모리 소자(204) 내에서 내부적으로 읽기 데이터를 불러들이는데 많은 시간(예를 들어, 약 25㎲)이 걸린다. 또한, DQ 링크 사이에서 4096-바이트의 읽기 데이터를 전송하는데 상당한 양의 시간(약 10㎲)이 걸린다. 더욱이, 이러한 읽기 트랜잭션에 대한 CA 링크 상의 트래픽은 상대적으로 성기며, 이는, 단일의 공유 CA 링크가 다수의 메모리 소자에 대한 메모리 작동을 수행하기 위해 충분한 용량을 갖고 있음을 의미한다.
도 6은 대안의 위상-조정 시퀀스를 이용한 읽기 트랜잭션의 타이밍도를 제시한다. 본 대안의 시퀀스에서, PLL 동기화 및 위상 조정 작동은 (25㎲ 구간이 시작되기 전이 아니라) 플래시 메모리 소자 내에서 내부적으로 읽기 데이터를 불러들이는데 요구되는 25㎲의 종료 근처에서 발생된다.
도 7A는 도 2에 도시되는 시스템에 대한 예시적인 쓰기 트랜잭션의 타이밍도다. 도 7A에서 알 수 있는 바와 같이, 쓰기 트랜잭션은 메모리 컨트롤러(202)가 CA 링크 상에서 쓰기 명령(가령, 6-바이트)을 전송할 때(약 60㎲ 소요) 개시된다. 이러한 6-바이트(48-비트) 명령은 CA 링크 상에서 직렬로 전송되며, 메모리 구성요소 내부에서 역직렬화(deserialization)되고 인터프리팅된다. 6-바이트 포맷은 일례로서 제시될 뿐이다. 4바이트 및 8바이트가 많은 현재의 플래시 제품에 대해 공통적인 명령 길이다. 6바이트는 명령 옵코드(opcode), 어드레스, 및 그외 다른 정보를 위해 48비트를 제공한다. 저장 용량이 계속 증가함에 따라, 또는, 다른 정보 필드가 추가됨에 따라, 명령 포맷이 미래에 증가할 수 있다(가령, 8바이트로).
(메모리 작동에 대한 전형적인 인코딩 및 어드레싱 요건을 가정할 때) 6바이트가 쓰기 명령에 대해 유용한 예시적인 크기이지만, 개시되는 실시예들은 특정 크기를 갖는 명령, 어드레스, 또는 데이터 전송으로 제한되지 않는다. 이러한 아이템에 대한 최적 크기는 (메모리 코어에 대한 액세스 시간과 가용 인터페이스 대역폭 간의 비와 같은) 다양한 시스템 파라미터에 근거하여 시스템마다 다를 수 있다.
그후, 시스템은 메모리 컨트롤러(202) 및/또는 플래시 메모리 소자(204) 상에 위치하는 하나 이상의 PLL을 동기화시키는 데 약 0.3㎲가 걸린다. 이와 동시에, 시스템은 고속 D 링크(도 7A에 도시되지 않음)와 관련된 하나 이상의 전력원을 작동시킬 수 있다.
PLL이 동기화된 후, 메모리 컨트롤러(202)는 플래시 메모리 소자(204)에 2-바이트 명령을 전송하여 위상 조정 작동을 수행한다. 이러한 위상 조정 작동은 플래시 메모리 소자(204)로부터 메모리 컨트롤러(202)로 DQ 링크를 통해 하나 이상의 데이터 패턴을 전송하는 과정을 포함한다.
위상 조정 작동이 완료된 후, 메모리 컨트롤러(202)는 CA 링크를 통해 2-바이트 데이터 전송 명령을 전송하고, 이어서, 4096-바이트 블록 데이터 전송이 메모리 컨트롤러로부터 플래시 메모리 소자로 DQ 링크를 통해 이루어지며, 이는 약 10㎲가 소요된다. 2-바이트(16비트)는 장치를 특정 파워 상태로 배치하거나 데이터 전송을 스케쥴링하는 등의 간단한 작동에 대해 가장 짧은 실용적 명령 길이인 것으로 추정된다. 16비트는 옵코드 및 소자 어드레스를 포함할 수 있다(CA 링크가 다수의 메모리 소자에 의해 공유됨을 기억해야 한다). 완전한 트랜잭션에 대해 요구되는 10-12 바이트의 정보는 공유 CA 링크를 통해 전달하는데 약 100 ns의 시간만이 소요되며, 이는, 수십개의 메모리 소자가 단일 공유 CA 링크를 통해 제어될 수 있음을 의미한다.
그후, 플래시 메모리 소자 내에 내부적으로 데이터를 쓰는데 약 300㎲가 걸리며, 그동안 DA 링크와 CA 링크는 쓰기 트랜잭션에 관련된 어떤 작동도 수행하지 않는다.
마지막으로, 플래시 메모리 소자 내에 내부적으로 데이터를 쓴 후, 메모리 컨트롤러(202)는 2-바이트 슬립 명령을 CA 링크를 통해 전송하며, 이는 DQ 링크와 관련된 전력원을 작동정지시킨다. 작동정지되는 전력원은 (1) PLL 또는 DLL, (2) 데이터 링크용 송신기, (3) 데이터 링크와 연계된 등화 회로, (4) 데이터 링크를 통한 통신과 연계된 D/A 컨버터, (5) 제 2 링크를 통한 통신에 연계된 A/D 컨버터, (6) 데이터 링크에 대한 통신 채널을 포함하는 차동 쌍, (7) 메모리 소자에 대한 클럭 트리의 클러킹 회로에 대한 전력원을 포함할 수 있으나, 이에 제한되지 않는다. 일 실시예에서, 슬립 명령이 CA 링크 상의 개별 메모리 구성요소로 지향되어, 메모리 요소로 하여금 액티브 전송 전력 상태에서 슬립 상태로 전환할 것을 지시하며, DC 전류 소스는 차단되고 클럭 트리는 작동정지되며, 장치에 의해 소산되는 전력만이 정션 누출에 해당된다. 이러한 슬립 상태에서, 작은 양의 CMOS 로직이 CA 링크에 집중할 것이고, 6-바이트 읽기 또는 쓰기 명령이 소자로 지향될 때, CMOS 로직은 깨어나 액세스 및 관련 교정 프로세스를 시작할 것이다.
도 7B는 도 2에 도시되는 시스템의 예시적인 제어-레지스터-쓰기 트랜잭션의 타이밍도다. 이러한 제어-레지스터-쓰기 트랜잭션을 이용하여, 메모리 컨트롤러(202)로부터 플래시 메모리 소자(204)까지 구조 및 제어 정보를 통신할 수 있다. 도 7B에서 알 수 있는 바와 같이, 제어-레지스터-쓰기 트랜잭션은 메모리 컨트롤러(202)가 6-바이트 제어-레지스터-쓰기 명령을 CA 링크 상에서 전송할 때 시작되며, 이는 약 60ns가 소요된다. 그후, 플래시 메모리 소자(204) 상의 제어 레지스터는 쓰기 작업할 데이터를 수신할 준비를 한다. 마지막으로, 메모리 컨트롤러(202)는 쓰기 작업할 단일 바이트를 CA 링크를 통해 제어 레지스터로 전송하고, 이는 약 10ns가 소요된다. 이러한 제어-레지스터-쓰기 작동은 고속의 로우-스윙 DQ를 필요로하지 않으며, 대신에, (이보다 느린) 저속의 라지-스윙 CA 링크를 이용하여, 쓰기 데이터를 전송한다. 따라서, 이러한 제어-레지스터-쓰기 작동은 교정된 링크를 이용하지 않으면서 메모리 구성요소의 제어 로직 내로 정보를 전달하는 간단한 방법을 제공한다.
도 7C는 도 2에 도시되는 시스템에 대한 예시적인 제어-레지스터-읽기 트랜잭션에 대한 타이밍도를 도시한다. 이러한 제어-레지스터-읽기 트랜잭션을 이용하여 플래시 메모리 소자(204)로부터 메모리 컨트롤러(202)까지 상태 및 제어 정보를 통신한다. 도 7C에서 알 수 있는 바와 같이, 제어-레지스터-읽기 트랜잭션은, 메모리 컨트롤러(202)가 CA 링크를 통해 6-바이트 제어-레지스터-읽기 명령을 전송함으로써 시작되며, 이는 약 60ns가 소요된다. 그후, 플래시 메모리 소자(204) 상의 제어 레지스터를 준비하여 읽기 데이터를 전송하는데 약 20ns가 소요된다. 마지막으로, 플래시 메모리 소자(204)는 제어 레지스터로부터 메모리 컨트롤러(202)로 CA 링크를 통해 4 바이트를 전송한다. 이는 약 40ns가 소요된다. 제얼-레지스터-쓰기 작동과 마찬가지로, 제어-레지스터-읽기 작동은 고속 로우-스윙 DQ 링크를 이용하지 않으며, 대신에, 이보다 느린 라지-스윙 CA 링크를 이용하여 읽기 데이터를 전송한다.
대안으로서, 제어 레지스터 읽기 작동은 제어 레지스터 쓰기 작동과 동일한 비트 속도로 수행도리 수 있다(도시되는 바와 같이 5.0 ns 대신에 1.25 ns/비트). 이는 컨트롤러에서 수신기를 교정하는 과정을 필요로하며, 따라서, 각각의 비트 시간 중간에서 정확하게 샘플링을 실행하여, 메모리 장치로의 클럭의 라운드 트립을, 그리고, 컨트롤러로 되돌아오는 읽기 데이터를 보상한다. 도시되는 바와 같이, 느리게 구동됨으로써, 교정을 방지할 수 있다(이는 멀티-드롭 버스의 길이에 따라 좌우된다). 단일 수신기 설계가 두가지 시그널링 속도를 수용할 수 있다.
비트- 레이트 클럭 신호와의 비대칭 인터페이스
도 8은, 루우-스윙, 멀티-드롭 비트-레이트 클럭 링크(808)를 포함한다는 점을 제외하곤, 도 2에 도시되는 실시예와 유사한 메모리 시스템의 다른 실시예를 도시한다. 본 실시예에서, 클럭 링크(808)는 약 1.6GHz의 주파수로 비트-레이트 클럭 신호를 운반한다. 이러한 비트-레이트 클럭 신호는 DQ 링크에 대해 주파수/위상 기준을 제공하며, 이는 메모리 컨트롤러(802) 또는 플래시 메모리 소자(804-807) 상의 PLL 또는 DLL에 대한 필요성 제거를 촉진시킬 수 있다. 메모리 소자에서 PLL/DLL을 제거하고자 하는 한가지 동기는 회로 복잡도을 감소시키는 것이다. 비트-레이트 클럭이 존재할 때 최대 클럭 속도로 구동되어야할 메모리 소자 상에 회로가 덜 필요하기 때문에, 회로 복잡도가 감소한다.
도 9는 메모리 컨트롤러(CTRL)(802) 및 플래시 메모리 소자(FLASH)(804) 내의 관련 인터페이스 회로를 도시한다. 이러한 인터페이스 회로는 메모리 컨트롤러(802)와 플래시 메모리 소자(804) 사이의 하이-퍼포먼스, 로우-스윙 DQ 링크에 대한 송신기 및 수신기를 포함한다. 이러한 DQ 회로는 메모리 컨트롤러(802)나 플래시 메모리 소자(804)에서 PLL 또는 DLL을 포함하지 않는다. 대신에, 메모리 컨트롤러(802) 및 플래시 메모리 소자(804)는 타이밍 기준으로 로우-스윙, 멀티-드롭 비트-레이트 클럭 링크(808)를 이용한다. 이러한 로우-스윙 클럭 신호는 메모리 컨트롤러(802) 상의 로우-스윙 송신기(810)로부터 플래시 메모리 소자(804) 상의 수신기로 전달된다(도 9 하단 참조).
대안으로서, 1.6GHz 비트 레이트 클럭 CKD를 전송하는 대신에, 0.8GHz로 구동되는 제 2 하프 비트 레이트 클럭이 전송될 수 있다. 이러한 제 2 CKD 클럭은 0.8GHz CKC에 대해 90도 시프트된다("쿼드러처 관계"로도 알려짐). CKD가, CKD와 같이, 라지-스윙 신호일 수도 있다. 2개의 클럭은 풀 3.2GHz/s 레이트로 DQ 링크 상에서 비트를 송신 및 수신하기 위해 충분한 타이밍 이벤트를 제공한다. 메모리 소자 내에 그리고 버스 상에서 2개의 느린 클럭을 배분하는 것이 또한 용이하다. 특정 DQ[i]에 대해 컨트롤러에 사용되는 송신 및 수신 위상 조정 값은 2개의 클럭 신호 사이의 스큐(skew)에 대한 책임이 있는 인접 비트들 간의 오프셋 위상을 포함할 수 있다. 예를 들어, CKC 및 CKD 신호가 메모리 소자[i]에서 0도, 180도, 70도, 250도에서 에지를 가질 경우(20도의 스큐), 샘플링 시기는 1, 70, 180, 250, 1, 70, 180, 250, 1, 170, 180, 250, 등과 같은 교번 비트에 대한 스큐를 포함할 것이다.
메모리 컨트롤러(802)의 DQ 회로는 ~3.2Gb/s 링크를 통해 통신하기 위한 타이밍을 교정하기 위해 위상-교정 값과, 교정 프로세스 중 사용되는 비교기를 또한 포함한다. 본 실시예에서, 플래시 메모리 소자(804) 상의 DQ 회로는 이러한 비교기 또는 위상 조정 값을 포함하지 않는데, 이는 송신 타이밍 조정 및 수신 타이밍 조정을 위한 타이밍 교정 작동이 컨트롤러 상에서 수행되기 때문이다. 대신에, 플래시 메모리 소자(804) 상의 DQ 회로는 교정 프로세스 중 사용되는, 테스트 패턴에 대한 저장 수단을 포함한다.
대안으로서, 패턴-발생 및 패턴-검사를 수행하기 위한 로직이 도 9에 도시되는 패턴 저장 요소 대신에 사용될 수 있다. 교정 중 컨트롤러에 패턴 비교 결과를 되보내기 위해 측파대 링크로 제어 레지스터 읽기 경로가 또한 가용하다.
인터페이스 회로는 메모리 컨트롤러(802)로부터 플래시 메모리 소자(804)로 송신되는 ~0.4GHz 기준 클럭 신호에 대한, 메모리 컨트롤러(802) 상의 송신기와, 플래시 메모리 소자(804) 상의 수신기를 또한 포함한다.
인터페이스 회로는 메모리 컨트롤러(802)와 플래시 메모리 소자(804) 사이에 로우-퍼포먼스, 라지-스윙 CA 링크에 대한 송신기 및 수신기를 또한 포함한다. 메모리 컨트롤러(802) 상의 CA 회로는 각각의 플래시 메모리 소자에 대해 개별적인 위상 조정 값을 제공하며, 이에 따라, CA 링크가 각각의 플래시 메모리 소자에 대해 서로 다른 교정을 갖게 된다.
도 10은 도 8에 도시되는 시스템에 대한 예시적인 읽기 트랜잭션에 대한 타이밍도를 제시한다. 도 4의 타이밍도와 비교하면, 도 8에 제시되는 읽기 트랜잭션에 대한 타이밍도는 약 1.6GHz의 주파수를 갖는 추가적인 로우-스윙 클럭 신호(808)가 존재한다는 점을 제외하곤 동일하다. 이러한 로우-스윙 클럭 신호(808)는 6-바이트 읽기 명령이 CA 링크 상에서 수신된 후 작동(파워-업)될 수 있고, 읽기 트랜잭션 종료시 CA 링크 상에서 슬립 신호가 송신된 후 로우-스윙 클럭 신호(808)가 작동정지될 수 있다. 이러한 선택적인 작동은 상당한 시간 주기동안 포인트-투-포인트 DQ 링크가 아이들 상태이기 쉽기 때문에 상당한 양의 전력을 절감할 수 있다.
상술한 바와 같이, 이러한 로우-스윙 클럭 신호는 로우-스윙 DQ 링크를 통한 통신에 대해 타이밍 기준을 제공한다. 따라서, 메모리 트랜잭션이 일어나지 않는 상황에서 로우-스윙 클럭 신호를 액티브하게 할 필요가 없다. 그러나, 이러한 로우-스윙 클럭 신호는 다른 플래시 메모리 소자와 관련된 다른 메모리 트랜잭션을 위해 타이밍 기준으로 작용하기 위해 액티브 상태를 유지할 수 있다.
도 11은 연속 시간 스케일로 동일한 예시적 읽기 트랜잭션을 도시한다. 상술한 바와 같이, 로우-스윙 클럭 신호는 CA 상에서 6-바이트 읽기 명령 신호가 수신된 후 작동될 수 있고, 읽기 트랜잭션의 종료시 CA 링크 상에서 슬립 신호가 송신된 후 작동정지될 수 있다.
도 12는 대안의 위상 조정 시퀀스를 이용한 읽기 트랜잭션의 타이밍도다. 이러한 대안의 위상 조정 시퀀스 중, PLL 동기화 및 위상 조정 작동은 (25㎲ 구간이 시작되기 전이 아니라) 플래시 메모리 소자(804) 내에서 내부적으로 읽기 데이터를 불러들이는데 필요한 25㎲ 구간의 종료 근처에서 발생된다. 대안의 위상 조정 시퀀스 중, 로우-스윙 클럭 신호(808)는 더 짧은 시간 구간동아 작동할 필요가 있다. 특히, 로우-스윙 클럭 신호(808)는 플래시 메모리 소자(804) 내에서 내부적으로 읽기 데이터를 불러들이는데 요구되는 25㎲ 중 추가적으로 작동될 필요없이, 플래시 메모리 소자(804)로부터 메모리 컨트롤러(802)로 데이터를 송신하는데 요구되는 10㎲동안 작동되기만 하면 된다.
도 13A는 도 8에 도시되는 시스템에 대한 예시적인 쓰기 트랜잭션의 타이밍도다. 이러한 쓰기 트랜잭션의 타이밍도는 약 1.6GHz의 주파수를 갖는 추가적인 로우-스윙 클럭 신호(808)가 존재한다는 점을 제외하곤 도 7A에 도시된 타이밍도와 동일하며, 이러한 로우-스윙 클럭 신호(808)는 CA 링크 상에서 6-바이트 읽기 명령을 수신한 후 작동될 수 있고, 읽기 트랜잭션의 종료시 CA 링크 상에서 슬립 신호를 송신한 후 작동정지될 수 있다.
도 13B 및 13C는 도 8에 도시되는 시스템의 예시적인 제어-레지스터-쓰기 및 제어-레지스터-읽기 트랜잭션에 대한 타이밍도를 도시한다. 이러한 제어-레지스터 트랜잭션은 소량의 데이터만을 전송하며, 따라서, DQ 링크를 통한 고속 통신을 포함하지 않는다. 따라서, 이러한 제어-레지스터 트랜잭션은 타이밍 기준으로 로우-스윙 클럭 신호(808)를 이용하지 않으며, 그 결과, 도 13B 및 13C의 타이밍도는 도 7B 및 7C의 타이밍도와 동일하다(마찬가지로 로우-스윙 클럭 신호를 이용하지 않는다).
명령/데이터 정보에 대해 바이모드 시그널링을 이용하는 인터페이스
도 14는 CA 링크가 없다는 점을 제외하곤 도 2에 도시되는 실시예와 유사한 메모리 시스템의 다른 실시예를 도시한다. 대신에, 저속 명령/어드레스 정보가 개별 DQ 링크 상에서 고속 데이터 전송과 인터리빙된다. 따라서, 각각의 DQ 링크는 3.2GHz에서 로우-스윙 데이터 신호와, 0.4GHz에서 라지-스윙 명령/어드레스 신호를 모두 운반할 수 있다.
도 15는 메모리 컨트롤러(CTRL)(1402) 및 플래시 메모리 소자(FLASH)(1404) 내의 관련 인터페이스 회로를 도시한다. 이러한 인터페이스 회로는 로우-스윙, 고속 데이터 신호와 라지-스윙, 더 저속의, 명령/어드레스 신호를 동일 DQ 링크 상에서 모두 송신하도록 구성된다. 따라서, 각각의 DQ 링크는 로우-스윙 신호 및 라지-스윙 신호 모두에 대해 송신기 및 수신기에 연결된다. 특히, 각각의 DQ 링크는 메모리 컨트롤러(1402)와 플래시 메모리 소자(1404) 사이에서 하이-퍼포먼스, 로우-스윙 데이터 신호에 대한 송신기 및 수신기에 연결된다. 이러한 고속 데이터 전송 회로는 메모리 컨트롤러(1402)에서 PLL을, 그리고, 플래시 메모리 소자(1404)에서 PLL을 포함하여, ~0.4GHz 기준 클럭에 기초하여 ~3.2Gb/s의 링크에 대한 타이밍 기준을 발생시킨다. 이러한 데이터 전송 회로는 ~3.2Gb/s 링크를 통한 통신에 대해 타이밍을 교정하기 위한 위상 조정 값과, 교정 프로세스 중 사용되는 비교기를 또한 포함한다.
각각의 DQ 링크는 메모리 컨트롤러(1402)와 플래시 메모리 소자(1404) 사이에서 로우-퍼포먼스, 라지-스윙 CA 신호에 대한 송신기 및 수신기에 또한 연결된다. 메모리 컨트롤러(1402)의 이러한 CA 회로는 각각의 플래시 메모리 소자에 대해 개별적인 위상 조정 값을 포함하여, CA 링크가 각각의 플래시 메모리 소자에 대해 서로 다른 교정을 제공할 수 있게 된다.
고속, 로우-스윙 송신기 및 수신기와 저속, 라지 스윙 송신기 및 수신기 모두가 동일한 양방향 DQ 링크(1502)에 연결된다.
이러한 인터페이스 회로는 메모리 컨트롤러(1402)로부터 플래시 메모리 소자(1404)에 송신되는 ~0.4GHz 기준 클럭 신호에 대해 플래시 메모리 소자(1404) 상의 수신기와 메모리 컨트롤러(1402) 상의 송신기를 또한 포함한다.
도 16A 및 17A는 도 14에 도시되는 시스템에 대한 예시적인 읽기 및 쓰기 트랜잭션의 타이밍도를 도시한다. 읽기 트랜잭션의 타이밍도는, CA 신호 및 DQ 신호가 동일한 2개의 전도체 DQP /N[i]+1502 및 DQP /N[i]-1504를 통해 인터리빙 및 송신된다는 점을 제외하곤 도 4에 도시된 타이밍도와 동일하다. 고속, 로우-스윙 데이터 전송 중, 2개의 전도체는 차동 쌍으로 기능하여, 상보형 양 및 음 신호를 운반한다. 이와 달리, 저속, 라지-스윙 데이터 전송 중, 전도체 중 하나(DQP /N[i]-1504)는 다른 하나의 전도체(DQP /N[i]+1502) 상에서 송신되는 명령/어드레스 정보에 대한 저속 타이밍 기준 신호를 제공한다.
도 17B 및 17C는 도 14에 도시되는 시스템에 대한 예시적인 제어-레지스터-쓰기 및 제어-레지스터-읽기 트랜잭션의 타이밍도를 제시한다. 이 타이밍도는, 시스템이, CA 및 CK 링크 대신에, 트랜잭션 수행을 위해 DQ 링크를 포함하는 2개의 전도체를 이용한다는 점을 제외하곤, 도 7B 및 7c에 도시된 타이밍도와 유사하다.
특히, CA 링크 대신에 DQP /N[i]+1502 링크(1502)를 이용하여, 명령 및 관련 데이터를 전송할 수 있고, CK 링크 대신에 DQP /N[i]-1504 링크(1504)를 이용하여 저속 타이밍 기준 신호를 제공할 수 있다.
위 설명은 당 업자가 본 발명의 실시예를 실시 및 이용할 수 있도록 하기 위해 제시되었고, 특정 애플리케이션 및 그 요건의 범주 내에서 제공된다.
더욱이, 이러한 회로, 집적 회로, 소자, 시스템 및/또는 기술 중 하나 이상의 실시예들이, 휘발성 메모리, 비휘발성 메모리, EPROM, EEPROM, NAND 또는 NOR 플래시, 풀-버퍼 NAND 플래시 메모리 모듈, 고상 메모리, 저항-변화 메모리(가령, RRAM), 상-변화 메모리(PRAM), 미치또는 다른 타입의 메모리와 같은 여러 타입의 메모리를 포함하는 메모리 소자 및/또는 메모리 시스템에 사용될 수 있다. 더욱이, 주어진 타입의 메모리에 대해, (여러가지 전력 공급 전압을 이용할 수 있는) 여러가지 메모리 기술 또는 기술 세대에 이러한 기술들이 이용될 수 있다.
추가적으로, 상술한 시스템은 고상 디스크 시스템에 대한 비휘발성 메모리 솔루션으로 구현될 수 있다. 이러한 시스템은 파일 저장을 위한 하드 디스크 드라이브에 대한 드롭-인 교체, 또는 다른 타입의 보조 조장 장치에 대한 드롭-인 교체로 사용될 수 있다.
따라서, 이 회로들 중 하나 이상의 실시예를 이용하여 연산 장치 내 RAM 또는 비휘발성 보조 저장 장치를 제공할 수 있고, 상기 연산 장치는 마이크로프로세서, 메인프레임 컴퓨터, 디지털 신호 프로세서, 휴대형 연산 장치, 퍼스널 오거나이저, 셀폰, 장치 컨트롤러, 또는 어플라이언스 내의 연산 엔진에 근거한 컴퓨터 시스템을 포함하는, 그러나 이에 제한되지 않는, 임의의 타입의 연산 장치를 일반적으로 포함할 수 있다.
"플래시 메모리"라는 용어는 수많은 고용량 메모리 기술로부터 다수의 예시적인 기술들 중 하나를 의미하는 것이다. 이는 트랜잭션 당 DQ/RQ 정보에 큰 불균형을 야기하는 액세스 시간 오버헤드의 감소 필요성 때문에 큰 블록 전송을 갖는 특징을 나타낸다. 이러한 고용량 메모리 기술 중 많은 기술들이 비휘발성이다.
위 설명 내용은 예시적인 사항에 불과하다. 다라서, 본 발명의 실시예는 여기서 개시되는 원리 및 특징들과 일관되는 가장 넓은 범위에 따라야 할 것이다. 많은 변형예 및 수정이 당 업자에게 명백할 것이다. 본 발명의 범위는 청구범위에 의해 규정된다.

Claims (43)

  1. 메모리 컨트롤러에 의해 집적 회로 메모리 소자를 제어하는 방법에 있어서,
    메모리 소자에 메모리 액세스 요청을 전송하는 단계와,
    메모리 액세스 요청 전송 후, 메모리 액세스 요청과 연계된 데이터 전송에 대한 타이밍 교정 작동의 수행을 명시하는 명령을 메모리 소자로 전송하는 단계와,
    메모리 액세스 요청에 대한 데이터 전송을 수행하는 단계
    를 포함하며, 상기 타이밍 교정 작동은 메모리 액세스 요청 전송과, 메모리 액세스 요청에 연계된 데이터 전송 사이에서 이루어지는
    집적 회로 메모리 소자 제어 방법.
  2. 제 1 항에 있어서,
    상기 메모리 소자가 비휘발성 반도체 메모리인
    집적 회로 메모리 소자 제어 방법.
  3. 제 2 항에 있어서,
    상기 메모리 소자가 플래시 메모리인
    집적 회로 메모리 소자 제어 방법.
  4. 제 1 항에 있어서,
    상기 메모리 액세스 요청은 쓰기 명령이고, 상기 방법은, 상기 메모리 소자 상에 배치되는 입력 수신기의 전류 소스를 작동시키는 단계를 더 포함하고, 데이터의 전달은 입력 수신기에 의해 데이터를 수신하는 과정을 포함하며, 전류 소스의 작동 및 데이터의 수신은 쓰기 명령에 따라 메모리 소자에서 트리거링되는,
    집적 회로 메모리 소자 제어 방법.
  5. 제 1 항에 있어서,
    상기 메모리 액세스 요청은 읽기 명령이고, 상기 방법은, 메모리 소자 상에 배치된 송신기의 전류 소스를 작동시키는 단계를 더 포함하며, 데이터의 전달은 송신기를 이용하여 데이터를 송신하는 과정을 포함하며, 전류 소스의 작동 및 데이터의 송신은 읽기 명령에 따라 메모리 소자에서 트리거링되는,
    집적 회로 메모리 소자 제어 방법.
  6. 제 1 항에 있어서,
    상기 메모리 액세스 요청은 메모리 컨트롤러와 메모리 소자 사이의 제 1 링크를 통해 전송되고,
    데이터 전달은 메모리 컨트롤러와 메모리 소자 사이의 제 2 링크를 통해 이루어지는
    집적 회로 메모리 소자 제어 방법.
  7. 제 6 항에 있어서,
    상기 제 2 링크는 제 1 링크보다 높은 주파수에서 작동하는
    집적 회로 메모리 소자 제어 방법.
  8. 제 7 항에 있어서,
    상기 제 2 링크를 통한 통신은 상기 제 1 링크를 통한 통신보다 낮은 전압 스윙을 갖는
    집적 회로 메모리 소자 제어 방법.
  9. 제 6 항에 있어서,
    메모리 액세스 요청을 상기 제 1 링크를 통해 메모리 소자로 전송하는 것은, 메모리 컨트롤러를 복수의 메모리 소자에 연결하는 멀티-드롭 링크를 통해 메모리 액세스-요청을 전송하는 과정을 포함하고,
    제 2 링크를 통해 데이터 전달을 수행하는 것은, 메모리 컨트롤러를 단일 메모리 소자에 연결하는 포인트-투-포인트 링크를 통해 데이터를 전송하는 과정을 포함하는
    집적 회로 메모리 소자 제어 방법.
  10. 제 6 항에 있어서,
    메모리 액세스 요청을 상기 제 1 링크를 통해 메모리 소자에 전송하는 것은, 단일-엔드 링크를 통해 메모리 액세스 요청을 전송하는 과정을 포함하고,
    제 2 링크를 통해 데이터 전달을 수행하는 것은, 차동 링크를 통해 데이터를 전송하는 과정을 포함하는
    집적 회로 메모리 소자 제어 방법.
  11. 제 6 항에 있어서,
    상기 제 1 링크와 제 2 링크가 공통 통신 채널을 공유하는
    집적 회로 메모리 소자 제어 방법.
  12. 제 1 항에 있어서,
    타이밍-교정 작동은,
    제 2 링크 상의 통신을 위한 타이밍 기준을 제공하는 동기 루프를 동기화시키는 과정과,
    타이밍 기준에 근거하여 발생되는 클럭 신호와 제 2 링크 상의 데이터 신호 사이의 위상 관계를 교정하는 과정
    을 포함하는
    집적 회로 메모리 소자 제어 방법.
  13. 제 1 항에 있어서,
    타이밍-교정 작동의 수행은,
    메모리 소자에서 관련 위상 조정없이 메모리 컨트롤러에서 위상 조정을 수행하는 과정, 또는,
    메모리 컨트롤러에서 관련 위상 조정없이 메모리 소자에서 위상 조정을 수행하는 과정, 또는,
    메모리 컨트롤러와 메모리 소자 모두에서 위상 조정을 수행하는 과정
    중 하나 이상을 포함하는
    집적 회로 메모리 소자 제어 방법.
  14. 제 1 항에 있어서,
    타이밍-교정 작동은 적어도 하나의 송신 비트(tBIT) 시간에 따라 변하는 서로 다른 위상 오프셋에서 복수의 위상 비교를 포함하는
    집적 회로 메모리 소자 제어 방법.
  15. 제 14 항에 있어서,
    타이밍-교정 작동은,
    타이밍 교정에 대한 위상 오프셋을 최소 가능 값으로 설정하는 과정과,
    전체 위상 범위를 스윕하여 메모리 컨트롤러와 메모리 소자 사이의 데이터 링크에 대한 페일-패스 포인트(fail-pass point)와 패스-페일 포인트(pass-fail piont)를 표시하는 과정
    을 포함하며,
    전체 위상 범위는 복수의 tBIT 시간을 포함하는
    집적 회로 메모리 소자 제어 방법.
  16. 제 1 항에 있어서,
    타이밍-교정 작동은
    PLL,
    DLL,
    제 2 링크와 연계된 송신기,
    제 2 링크와 연계된 등화 회로,
    제 2 링크를 통한 통신과 연계된 디지털-아날로그 컨버터,
    제 2 링크를 통한 통신과 연계된 아날로그-디지털 컨버터,
    제 2 링크에 대한 통신 채널을 포함하는 차동 쌍, 그리고,
    메모리 소자에 대한 클럭 트리 내의 클러킹 회로
    중 하나 이상에 대해 전력원을 작동시키는 과정을 추가로 포함하는
    집적 회로 메모리 소자 제어 방법.
  17. 제 1 항에 있어서,
    상기 방법은,
    메모리 컨트롤러로부터 복수의 메모리 소자로 멀티-드롭 링크 상에서 비트-레이트 클럭 신호를 제공하는 단계를 더 포함하고,
    비트-레이트 클럭 신호는 제 2 링크에 대한 주파수/위상 기준을 제공하는
    집적 회로 메모리 소자 제어 방법.
  18. 메모리 시스템에 있어서,
    메모리 컨트롤러와,
    메모리 소자와,
    상기 메모리 컨트롤러로부터 상기 메모리 소자로 메모리 액세스 요청을 통신하기 위한 제 1 링크와,
    상기 메모리 컨트롤러와 상기 메모리 소자 사이의 메모리 액세스 요청과 연계된 데이터를 통신하기 위한 제 2 링크
    를 포함하며, 메모리 액세스 요청이 통신된 후, 메모리 시스템은 제 2 링크에 대한 타이밍-교정 작동을 수행하고, 제 2 링크를 이용하여 메모리 액세스 요청과 연계된 데이터를 전달하며,
    상기 타이밍-교정 작동은 메모리 액세스 요청의 통신과, 메모리 액세스 요청에 연계된 데이터의 전달 사이에서 이루어지는
    메모리 시스템.
  19. 제 18 항에 있어서,
    상기 메모리 소자가 비휘발성 반도체 메모리인
    메모리 시스템.
  20. 제 19 항에 있어서,
    상기 메모리 소자는 플래시 메모리인
    메모리 시스템.
  21. 제 18 항에 있어서,
    상기 메모리 액세스 요청이 쓰기 명령일 때, 상기 메모리 소자는, 상기 메모리 소자 상에 배치되는 입력 수신기의 전류 소스를 작동시키고, 데이터의 전달은 입력 수신기에 의해 데이터를 수신하는 과정을 포함하며, 전류 소스의 작동 및 데이터의 수신은 쓰기 명령에 따라 메모리 소자에서 트리거링되는,
    메모리 시스템.
  22. 제 18 항에 있어서,
    상기 메모리 액세스 요청이 읽기 명령일 때, 상기 메모리 소자는 메모리 소자 상에 배치된 송신기의 전류 소스를 작동시키고, 데이터의 전달은 송신기를 이용하여 데이터를 송신하는 과정을 포함하며, 전류 소스의 작동 및 데이터의 송신은 읽기 명령에 따라 메모리 소자에서 트리거링되는,
    메모리 시스템.
  23. 제 18 항에 있어서,
    상기 제 2 링크는 제 1 링크보다 높은 주파수에서 작동하는
    메모리 시스템.
  24. 제 23 항에 있어서,
    상기 제 2 링크를 통한 통신은 상기 제 1 링크를 통한 통신보다 낮은 전압 스윙을 갖는
    메모리 시스템.
  25. 제 18 항에 있어서,
    상기 제 1 링크는, 메모리 컨트롤러를 복수의 메모리 소자에 연결하는 멀티-드롭 링크이고,
    상기 제 2 링크는, 메모리 컨트롤러를 단일 메모리 소자에 연결하는 포인트-투-포인트 링크인
    메모리 시스템.
  26. 제 18 항에 있어서,
    상기 제 1 링크는 단일-엔드 링크이고,
    상기 제 2 링크는 차동 링크인
    메모리 시스템.
  27. 제 18 항에 있어서,
    타이밍-교정 작동을 수행하면서, 상기 메모리 시스템은,
    제 2 링크 상의 통신을 위한 타이밍 기준을 제공하는 동기 루프를 동기화시키고,
    타이밍 기준에 근거하여 발생되는 클럭 신호와 제 2 링크 상의 데이터 신호 사이의 위상 관계를 교정하는
    메모리 시스템.
  28. 제 18 항에 있어서,
    타이밍-교정 작동을 수행하면서, 상기 메모리 시스템은,
    메모리 소자에서 관련 위상 조정없이 메모리 컨트롤러에서 위상 조정을 수행하고, 또는,
    메모리 컨트롤러에서 관련 위상 조정없이 메모리 소자에서 위상 조정을 수행하며, 또는,
    메모리 컨트롤러와 메모리 소자 모두에서 위상 조정을 수행하는
    메모리 시스템.
  29. 제 18 항에 있어서,
    위상 관계를 교정하면서, 상기 메모리 시스템은, 적어도 하나의 송신 비트(tBIT) 시간에 따라 변하는 서로 다른 위상 오프셋에서 복수의 위상 비교를 수행하는
    메모리 시스템.
  30. 제 29 항에 있어서,
    위상 관계를 교정하면서, 상기 메모리 시스템은,
    타이밍 교정에 대한 위상 오프셋을 최소 가능 값으로 설정하고,
    전체 위상 범위를 스윕하여 메모리 컨트롤러와 메모리 소자 사이의 데이터 링크에 대한 페일-패스 포인트(fail-pass point)와 패스-페일 포인트(pass-fail piont)를 표시하며,
    전체 위상 범위는 복수의 tBIT 시간을 포함하는
    메모리 시스템.
  31. 제 18 항에 있어서,
    상기 메모리 시스템은 전력원 작동 회로를 더 포함하고, 메모리 액세스 요청에 따라, 상기 전력원 작동 회로는,
    PLL,
    DLL,
    제 2 링크와 연계된 송신기,
    제 2 링크와 연계된 등화 회로,
    제 2 링크를 통한 통신과 연계된 디지털-아날로그 컨버터,
    제 2 링크를 통한 통신과 연계된 아날로그-디지털 컨버터,
    제 2 링크에 대한 통신 채널을 포함하는 차동 쌍, 그리고,
    메모리 소자에 대한 클럭 트리 내의 클러킹 회로
    중 하나 이상에 대해 전력원을 작동시키는
    메모리 시스템.
  32. 제 18 항에 있어서,
    상기 메모리 시스템은 멀티-드롭 링크를 더 포함하고, 상기 멀티-드롭 링크는, 메모리 컨트롤러로부터 복수의 메모리 소자로 비트-레이트 클럭 신호를 제공하고, 비트-레이트 클럭 신호는 제 2 링크에 대한 주파수/위상 기준을 제공하여, 메모리 소자 상의 PLL 또는 DLL의 필요성을 제거하는
    메모리 시스템.
  33. 제 18 항에 있어서,
    상기 제 1 링크 및 제 2 링크가 공통 통신 채널을 공유하는
    메모리 시스템.
  34. 메모리 컨트롤러에 있어서,
    메모리 소자에 대한 메모리 액세스 요청을 통신하기 위한 제 1 인터페이스와,
    메모리 컨트롤러와 메모리 소자 사이에서 메모리 액세스 요청과 연계된 데이터를 통신하기 위한 제 2 인터페이스
    를 포함하되,
    메모리 액세스 요청 전송 후, 메모리 컨트롤러는,
    제 1 인터페이스를 통해 타이밍-교정 작동의 수행을 명시하는 명령을 메모리 소자에 전송하고,
    제 2 인터페이스를 통해 메모리 액세스 요청과 연계된 데이터를 전달하며,
    타이밍-교정 작동은 메모리 액세스 요청의 전송과, 메모리 액세스 요청과 연계된 데이터의 전달 사이에서 이루어지는
    메모리 컨트롤러.
  35. 제 34 항에 있어서,
    상기 메모리 컨트롤러는, 메모리 컨트롤러로부터 복수의 메모리 소자로 비트-레이트 클럭 신호를 제공하는 멀티-드롭 링크에 대한 비트-레이트 클럭 인터페이스를 추가로 포함하며, 상기 비트-레이트 클럭 신호는 제 2 인터페이스에 대한 주파수/위상 기준을 제공하여, 메모리 소자 상의 PLL 또는 DLL의 필요성을 제거하는
    메모리 컨트롤러.
  36. 제 34 항에 있어서,
    상기 제 1 인터페이스 및 제 2 인터페이스는 메모리 컨트롤러와 메모리 소자 사이의 공통 통신 채널을 공유하는
    메모리 컨트롤러.
  37. 제 34 항에 있어서,
    타이밍-교정 작동은 적어도 하나의 송신 비트(tBIT) 시간에 따라 변하는 서로 다른 위상 오프셋에서 복수의 위상 비교를 포함하는
    메모리 컨트롤러.
  38. 메모리에 있어서,
    메모리 컨트롤러로부터 메모리 액세스 요청을 수신하기 위한 제 1 인터페이스와,
    메모리와 메모리 컨트롤러 사이에서 메모리 액세스 요청과 연계된 데이터를 통신하기 위한 제 2 인터페이스를 포함하되,
    메모리 액세스 요청에 따라, 메모리는 제 2 인터페이스에 대한 타이밍 교정 작동을 수행하고, 상기 타이밍 교정 작동은 메모리 액세스 요청의 수신과 메모리 액세스 요청과 연계된 데이터의 통신 사이에서 나타나는 시간 구간 중 수행되는
    메모리.
  39. 제 38 항에 있어서,
    상기 메모리는, 메모리 컨트롤러로부터 비트-레이트 클럭 신호를 수신하기 위한 비트-레이트 클럭 입력을 더 포함하며, 상기 비트-레이트 클럭 신호는 제 2 인터페이스에 대한 주파수/위상 기준을 제공하여, 메모리 소자에서 PLL 또는 DLL의 필요성을 제거하는
    메모리.
  40. 제 38 항에 있어서,
    상기 제 1 인터페이스 및 제 2 인터페이스는 메모리 컨트롤러와 메모리 소자 사이의 공통 통신 채널을 공유하는
    메모리.
  41. 제 38 항에 있어서,
    타이밍-교정 작동은 적어도 하나의 송신 비트(tBIT) 시간에 따라 변하는 서로 다른 위상 오프셋에서 복수의 위상 비교를 포함하는
    메모리.
  42. 메모리 시스템에 있어서,
    메모리 컨트롤러와,
    메모리 소자와,
    상기 메모리 컨트롤러로부터 상기 메모리 소자로 메모리 액세스 요청을 통신하기 위한 제 1 링크와,
    상기 메모리 컨트롤러와 상기 메모리 소자 사이의 메모리 액세스 요청과 연계된 데이터를 통신하기 위한 제 2 링크를 포함하며,
    상기 제 1 링크 및 제 2 링크는 공통 통신 채널을 공유하고,
    메모리 액세스 요청이 통신된 후, 메모리 시스템은 제 2 링크에 대한 타이밍-교정 작동을 수행하고, 제 2 링크를 이용하여 메모리 액세스 요청과 연계된 데이터를 전달하며,
    상기 타이밍-교정 작동은 메모리 액세스 요청의 통신과, 메모리 액세스 요청에 연계된 데이터의 전달 사이에서 이루어지는
    메모리 시스템.
  43. 제 42 항에 있어서, 타이밍-교정 작동은 적어도 하나의 송신 비트(tBIT) 시간에 따라 변하는 서로 다른 위상 오프셋에서 복수의 위상 비교를 포함하는
    메모리 시스템.
KR1020117016267A 2009-01-13 2010-01-05 메모리 요청과 데이터 전송 간 타이밍 교정을 포함하는 프로토콜 KR101614569B1 (ko)

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