TWI716603B - 用於與射頻晶片通信的數據機晶片以及包含上述的應用處理器 - Google Patents

用於與射頻晶片通信的數據機晶片以及包含上述的應用處理器 Download PDF

Info

Publication number
TWI716603B
TWI716603B TW106118964A TW106118964A TWI716603B TW I716603 B TWI716603 B TW I716603B TW 106118964 A TW106118964 A TW 106118964A TW 106118964 A TW106118964 A TW 106118964A TW I716603 B TWI716603 B TW I716603B
Authority
TW
Taiwan
Prior art keywords
chip
data
clock signal
digital interface
radio frequency
Prior art date
Application number
TW106118964A
Other languages
English (en)
Other versions
TW201817205A (zh
Inventor
許峻豪
張虎郞
金錫燦
姜仁邰
李相憲
蔡官燁
李俊熙
朴相勳
李在哲
李炯權
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW201817205A publication Critical patent/TW201817205A/zh
Application granted granted Critical
Publication of TWI716603B publication Critical patent/TWI716603B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M11/00—Telephonic communication systems specially adapted for combination with other electrical systems
    • H04M11/06—Simultaneous speech and data transmission, e.g. telegraphic transmission over the same conductors
    • H04M11/066—Telephone sets adapted for data transmision
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/26—Systems using multi-frequency codes
    • H04L27/2601—Multicarrier modulation systems
    • H04L27/2647—Arrangements specific to the receiver only
    • H04L27/2655—Synchronisation arrangements
    • H04L27/2656—Frame synchronisation, e.g. packet synchronisation, time division duplex [TDD] switching point detection or subframe synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
    • H04B1/40—Circuits
    • H04B1/44—Transmit/receive switching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/462—Details relating to the decimation process
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/466—Multiplexed conversion systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B15/00—Suppression or limitation of noise or interference
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/2801—Broadband local area networks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/02—Amplitude-modulated carrier systems, e.g. using on-off keying; Single sideband or vestigial sideband modulation
    • H04L27/06—Demodulator circuits; Receiver circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/26—Systems using multi-frequency codes
    • H04L27/2601—Multicarrier modulation systems
    • H04L27/2647—Arrangements specific to the receiver only
    • H04L27/2655—Synchronisation arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

一種數據機晶片，其與射頻(RF)晶片通信且包含經組 態以基於數位通信而自RF晶片接收包含多個取樣的資料的數位介面。邏輯區塊基於數據機晶片中的時脈信號而產生訊框同步信號，將所產生的訊框同步信號提供至數位介面，以及同步地接收多個取樣及訊框同步信號。

Description

用於與射頻晶片通信的數據機晶片以及包含上 述的應用處理器
本申請案主張2016年8月26日向韓國智慧財產局申請的第10-2016-0109551號韓國專利申請案的權益，所述韓國專利申請案的揭露內容是以全文引用的方式併入本文中。
本揭露內容是有關於一種數據機晶片，更特定言之，是有關於一種執行與射頻(radio frequency；RF)晶片的數位通信的數據機晶片、一種包含數據機晶片的應用處理器以及數據機晶片的一種操作方法。
最近，隨著藉由使用智慧型電話及其類似者來傳輸或接收大量資料，在RF晶片與數據機晶片之間所傳輸或接收的資料的量亦增大。已提議RF晶片與數據機晶片之間的各種通信方法。舉例而言，已提議藉由使用數位通信方法來傳輸且接收RF晶片與數據機晶片之間的I、Q類比信號的方法。
然而，由於RF晶片與數據機晶片之間的數位通信，各種問題可能發生。舉例而言，用於資料傳輸的通道的數目可取決於資料的頻寬的增大而增大。另外，因為RF晶片與數據機晶片使用不同時脈源，所以數據機晶片的效能可能由於頻率偏移而降低。
本揭露內容提供一種用於防止可能由於射頻(RF)晶片與數據機晶片之間的數位通信而引起的效能降低的數據機晶片、一種包含數據機晶片的應用處理器以及數據機晶片的一種操作方法。
根據本揭露內容的一態樣，提供一種用於與射頻(RF)晶片通信的數據機晶片，數據機晶片包含經組態以基於數位通信而自RF晶片接收包含多個取樣的資料的數位介面。邏輯區塊經組態以基於數據機晶片中的時脈信號而產生訊框同步信號、將所產生的訊框同步信號提供至數位介面以及同步地接收多個取樣及訊框同步信號。
根據本揭露內容的另一態樣，提供一種應用處理器，其包含中央處理單元(central processing unit；CPU)、經組態以儲存能夠由CPU執行的程式的記憶體以及數據機。數據機包含用於與應用處理器外部的射頻(RF)晶片通信的數位介面及用於處理經由數位介面傳輸的取樣的邏輯區塊。取樣與基於數據機中的時脈信號所產生的訊框同步信號同步地自數位介面傳輸至邏輯區塊。
根據本揭露內容的另一態樣，提供數據機晶片的一種操 作方法。方法包含經由與射頻(RF)晶片的數位通信接收資料、提取包含於所接收資料中的取樣以及對取樣與藉由使用數據機晶片中的時脈信號所產生的訊框同步信號同步地執行邏輯處理。
根據本揭露內容的另一態樣，提供一種具有鎖相迴路(phase-locked loop；PLL)、數位介面以及PLL控制器的射頻(RF)晶片。PLL產生具有由輸入信號控制的頻率及相位的時脈信號。 數位介面與基頻晶片的數位介面通信。並且，PLL控制器根據經由數位介面自基頻晶片接收的信號而經由提供至PLL的輸入信號控制PLL的相位。
根據本揭露內容，可防止諸如潛時變化及可能由RF晶片與數據機晶片之間的數位通信引起的頻率偏移的問題。另外，由於RF晶片及數據機晶片的各種功能區塊之間的同步，可改良效能，且亦可減小功率消耗及RF干擾。
10、400、500、600、700、800、900:通信系統
100、410、510、610、710、810、910:射頻晶片
110、210、361、613、621、713、721、813、821、913、921:數位介面
111、212、412、422、1020:LINK區塊
112、211、413、421、1010、PHY_RF、PHY_BB:PHY區塊
120、611、711、811、911:類比-數位轉換器
130、220、411、423、612、622、712、722、812、822、912、922、1030:邏輯區塊
140:抽取濾波器
150、230、414、424、512、525:鎖相迴路
200、420、520、620、720、820、920、1000:基頻晶片
221:訊框同步信號產生器
222:控制資訊產生器
300:應用處理器(ModAP)
310:中央處理單元
320:顯示器控制器
330:唯讀記憶體
340:記憶體控制器
350:隨機存取記憶體
360:數據機
415、426、511、524、716、725:控制暫存器
425:同步控制器
513、526:時脈管理單元
514、515、521:系統定時器
522:同步資訊暫存器
523、917:選擇器
527:時脈管理單元控制區塊
614、623、714、723、814、824、914、923:第一鎖相迴路
615、624、715、724、815、825、915、924:第二鎖相迴路
616、627:控制介面
625:比較器
626:處理單元
717、726:表資訊儲存單元
823、926:重新取樣器
916、925:模式偵測器
927:第一選擇器
928:第二選擇器
1011、1013:輸入緩衝器
1012、1014:晶粒內終結器
1021:開/關控制器
1031:定時器
CLK、CLK1、CLK2、CLK3、CLK4:時脈信號
Ctrl_offset:偏移控制信號
DIS_BUF/ODT:控制信號
Frame_Sync、Frame_Sync_BB、Frame_Sync_RF:訊框同步信號
Info_ctrl:控制資訊
Info_time:時間資訊
Latency_WIFS、Latency_WOFS:傳輸潛時
S11、S12、S13、S14、S15、S16:操作
Sync:同步信號
T1、T2、T3:時間
自結合隨附圖式進行的以下詳細描述將更清楚地理解本揭露內容的實施例，其中： 圖1是根據一實施例的通信系統的方塊圖。
圖2是說明圖1的射頻(RF)晶片的詳細組態的一實例的方塊圖。
圖3是說明圖1的基頻(baseband；BB)晶片的詳細組態的一實例的方塊圖。
圖4是根據一實施例的說明具有由數據機晶片執行的功能的 應用處理器的一實例的方塊圖。
圖5是說明藉由使用訊框同步信號來執行資料處理的通信系統的一實例的方塊圖。
圖6及圖7是說明圖5中所說明的RF晶片的訊框同步信號與圖5中所說明的基頻(BB)晶片的訊框同步信號同步的一實例的方塊圖及波形圖。
圖8是說明潛時變化在圖5中所說明的通信系統中減小的一實例的圖。
圖9及圖10是說明產生同步信號的特定實例的通信系統的方塊圖。
圖11是根據一實施例的說明通信系統的操作方法的流程圖。
圖12是說明使用頻率偏移補償功能的通信系統的一實例的方塊圖。
圖13是說明在圖12中所說明的通信系統中補償頻率偏移的一實例的圖。
圖14至圖16是根據其他可修改實施例的通信系統的方塊圖。
圖17(a)及圖17(b)是說明RF晶片的數位介面中的資料傳輸的資料定序操作的一實例的圖式。
圖18是說明在RF晶片與BB晶片之間所傳輸的資料的訊框格式的一實例的圖式。
圖19是說明輸入緩衝器及晶粒內終結器(on-die termination；ODT)應用於數位介面的BB晶片的一實例的方塊圖。
圖20是說明用於圖19中所說明的BB晶片中的輸入緩衝器 及ODT的功率控制的一實例的波形圖。
將在下文中參考隨附圖式更完整地描述本揭露內容，在隨附圖式中展示本揭露內容的實施例。在圖式中相同參考數字指示相同元件。
圖1是根據一實施例的通信系統10的方塊圖。
參考圖1，通信系統10可對應於用於執行通信的各種終端。舉例而言，通信系統10可通常被稱作行動或靜止使用者終端，諸如使用者設備(user equipment；UE)、行動台(mobile station；MS)以及先進行動台(advanced mobile station；AMS)。使用者終端的實例可包含智慧型電話、平板電腦、個人電腦(personal computer；PC)、行動電話、視訊電話、電子書閱讀器、迷你筆記型PC以及其類似者。
通信系統10可包含射頻(RF)晶片100及基頻(BB)晶片200。BB晶片200可以是處理基頻信號的數據機晶片。RF晶片100可連接至天線且可處理高頻信號。舉例而言，RF晶片100可將經由天線所接收的高頻信號轉換成低頻信號且將低頻信號傳輸至BB晶片200。另外，RF晶片100可自BB晶片200接收低頻信號，將所接收的低頻信號轉換成高頻信號，且經由天線將高頻信號傳輸至外部。
儘管未在圖1中說明，但通信系統10可進一步在頻率轉換程序中產生中頻(intermediate frequency；IF)信號，且在此狀 況下，通信系統10可更包含IF信號處理器(圖中未繪示)。IF信號處理器的功能可實施於BB晶片200中。替代地，IF信號處理器可實施為單獨晶片，且可處於RF晶片100與BB晶片200之間。
RF晶片100可包含用於執行與BB晶片200的數位通信的數位介面110、類比-數位轉換器(analog-to-digital converter；ADC)120以及邏輯區塊130。BB晶片200可包含數位介面210及邏輯區塊220。RF晶片100及BB晶片200的邏輯區塊130及邏輯區塊220中的每一個可包含藉由硬體執行與資料相關的各種邏輯程序的邏輯電路。替代地，邏輯區塊130及邏輯區塊220中的每一個可包含用於藉由軟體執行與資料相關的各種邏輯程序的元件，且可(例如)除儲存程式的記憶體以外亦包含一或多個處理器。替代地，邏輯區塊130及邏輯區塊220中的每一個可共同地包含硬體元件及軟體元件以執行與資料相關的各種邏輯程序。
數位介面110及數位介面210中的每一個可界定為包含與各種信號的傳輸相關的各種元件的區塊。舉例而言，數位介面110及數位介面210中的每一個可包含用於傳輸及接收資料DATA的元件(例如，PHY、LINK以及通道)。並且，數位介面110及數位介面210中的每一個可更包含用於傳輸及接收控制資訊Info_ctrl的元件(例如，控制介面及通道)。
數位介面110及數位介面210中的每一個可執行對訊框的單元中的資料(例如，訊框資料)進行組態的成框操作、或自訊框資料提取取樣的去成框操作，且亦可執行與實體傳輸相關的資料定序。數位介面110及數位介面210中的每一個可包含用於執 行包含如上文所描述的功能的數位通信的硬體電路，或可共同地包含硬體電路及軟體元件。
儘管未在圖1中說明，但RF晶片100及BB晶片200中的每一個可包含用於產生用於各種數位程序操作中的時脈信號的時脈產生器。RF晶片100及BB晶片200中的每一個可包含一或多個鎖相迴路(PLL)作為時脈產生器。根據一實施例，可在不同頻域中執行邏輯程序及經由數位介面的資料通信，所述邏輯程序及資料通信是在RF晶片100及BB晶片200中的每一個中執行的。舉例而言，在RF晶片100中，ADC 120及邏輯區塊130可在相對低頻率下在第一頻域中操作，且數位介面110可在相對高頻率下在第二頻域中操作。類似地，在BB晶片200中，邏輯區塊220可在相對低頻率下在第一頻域中操作，且數位介面210可在相對高頻率下在第二頻域中操作。根據一實施例，具有相同頻率的時脈信號可分別被提供至RF晶片100的數位介面110及BB晶片200的數位介面210，且另外，具有相同頻率的時脈信號可分別被提供至RF晶片100的邏輯區塊130及BB晶片200的邏輯區塊220。
當RF晶片100及BB晶片200執行數位通信時，用於類比-數位轉換的轉換器及用於數位-類比轉換的轉換器可安置於RF晶片100中。換言之，可自BB晶片200移除諸如ADC及數位-類比轉換器(digital-to-analog converter；DAC)的類比電路，且因此可減小BB晶片200的大小且亦可減小BB晶片200的電流消耗。
數位介面110及數位介面210中的每一個可包含用於傳 輸及接收各種數位信號的接腳。舉例而言，可在RF晶片100的數位介面110與BB晶片200的數位介面210之間傳輸或接收資料DATA及時脈信號CLK。另外，根據實施例，可在RF晶片的數位介面110與BB晶片200的數位介面210之間經由單獨通道傳輸或接收一或多條控制資訊Info_ctrl。根據一實施例，控制資訊Info_ctrl可包含用於使包含於RF晶片100及BB晶片200中的各種功能區塊彼此同步的同步信號Sync。替代地，控制資訊Info_ctrl可包含用於補償RF晶片100與BB晶片200之間的頻率偏移的偏移控制信號Ctrl_offset。另外，可在RF晶片100與BB晶片200之間傳輸或接收用於各種相互控制的控制資訊Info_ctrl。
如上文所描述，數位介面110及數位介面210中的每一個可界定為包含各種元件的區塊。舉例而言，當假定數位介面110及數位介面210中的每一個包含與傳輸及接收資料DATA/時脈信號CLK相關的元件(例如，PHY及LINK區塊)時，可解釋的是經由單獨路徑在RF晶片100與BB晶片200之間傳輸或接收控制資訊Info_ctrl。提供至RF晶片100的控制資訊Info_ctrl被提供至數位介面110及/或邏輯區塊130，且提供至BB晶片200的控制資訊Info_ctrl被提供至數位介面210及/或邏輯區塊220。
在下文中，儘管例示RF晶片100向BB晶片200傳輸資料的狀況以描述根據本揭露內容的實施例的操作，但本揭露內容不限於此。舉例而言，本揭露內容的實施例亦可應用於BB晶片200向RF晶片100傳輸資料的狀況。
RF晶片100及BB晶片200中的每一個可藉由使用時脈源(諸如包含於RF晶片100及BB晶片200中的每一個中的PLL) 來操作。儘管RF晶片100及BB晶片200經組態以分別產生具有相同頻率的時脈信號，但實際上由RF晶片100產生的時脈信號的頻率可不同於實際上由BB晶片200產生的時脈信號的頻率，且因此，自RF晶片100傳輸至BB晶片200的資料可能由於頻率偏移而發生溢出或下溢。另外，因為資料經由各種類型的頻域自RF晶片100傳輸至BB晶片200，所以變化(例如，潛時變化)可在取樣到達BB晶片200的邏輯區塊220時發生。
根據實施例，BB晶片200的邏輯區塊220可產生用於控制數位介面210的取樣輸出定時的訊框同步信號Frame_Sync，且可將訊框同步信號Frame_Sync提供至數位介面210。換言之，數位介面210可暫時儲存藉由對所接收資料去成框而提取的取樣，且可在來自邏輯區塊220的訊框同步信號Frame_Sync有效時將取樣提供至邏輯區塊220，且因此，可防止在邏輯區塊220接收取樣時每一訊框發生潛時變化的問題。
根據一實施例，BB晶片200的邏輯區塊220內部或外部的功能區塊可產生同步信號Sync，且可經由BB晶片200的數位介面210的接腳將所產生同步信號Sync傳輸至RF晶片100。舉例而言，BB晶片200可包含用於根據通信方法(諸如3G或LTE)而提供各條參考時間資訊的系統定時器(圖中未繪示)，且可將來自系統定時器的資訊作為同步信號Sync傳輸至RF晶片100。替代地，可將與系統定時器異步的資訊作為同步信號Sync傳輸至RF晶片100。取決於同步信號Sync，包含於RF晶片100中的時脈產生器(例如，PLL)的更新定時(例如，頻率轉換定時)可與包含於BB晶片200中的時脈產生器(例如，PLL)的更新定時同步。 另外，包含於RF晶片100中的時脈管理單元的時脈管理定時(例如，時脈分頻(clock division)定時)可與包含於BB晶片200中的時脈管理單元的時脈管理定時同步。
根據一實施例，可在RF晶片100與BB晶片200之間傳輸或接收偏移控制信號Ctrl_offset以補償RF晶片100與BB晶片200之間的頻率偏移。舉例而言，置放於BB晶片200的邏輯區塊220內部或外部的功能區塊可產生偏移控制信號Ctrl_offset以補償上文所陳述的頻率偏移。根據一實施例，BB晶片200可藉由監視自RF晶片100傳輸的信號的相位及BB晶片200的內部的信號(例如，訊框同步信號Frame_Sync)的相位來產生偏移控制信號Ctrl_offset。包含於RF晶片100中的時脈產生器(例如，PLL)可基於偏移控制信號Ctrl_offset而增大或減小時脈信號的頻率。
根據上文所描述的實施例，儘管RF晶片100與BB晶片200分別藉由不同時脈源操作，但可減小或防止由於潛時變化或頻率偏移的效能降低。根據一實施例，用於傳輸資料的通道可使用有損路徑(lossy path)，而傳輸控制資訊Info_ctrl的通道可使用無損路徑(lossless path)。因此，可減小額外負擔，此是因為不執行資料重新傳輸，但誤差存在於資料的一些取樣中，同時可改良通信系統10的效能，此是因為改良了控制資訊Info_ctrl的可靠性。
在下文中，描述本揭露內容的各種實施例。
圖2是說明圖1的RF晶片100的詳細組態的一實例的方塊圖。
參考圖1及圖2，RF晶片100可包含數位介面110、ADC 120以及邏輯區塊130。並且，RF晶片100可包含一或多個濾波 器，且抽取濾波器(decimation filter)140在圖2中作為一實例說明。RF晶片100可更包含PLL 150作為時脈源或時脈產生器，且數位介面110可包含LINK區塊111及PHY區塊112。在圖2中，儘管抽取濾波器140置放於邏輯區塊130外部，但抽取濾波器140可在邏輯區塊130內部。另外，儘管PLL經例示為時脈產生器，但除PLL以外的各種電路亦可應用於時脈產生器。
在以下實施例中，出於描述方便起見將描述一實例：其中數位介面110包含LINK區塊111及PHY區塊112，且因此經由單獨路徑所接收的控制資訊Info_ctrl被提供至數位介面110。然而，如上文所描述，數位介面110可更包含其他元件(例如，用於與控制資訊Info_ctrl介接的元件)，且因此，可經由數位介面110接收控制資訊Info_ctrl，且可將所接收控制資訊Info_ctrl提供至數位介面110中的PHY/LINK區塊。
圖2中說明一實例：其中ADC 120、抽取濾波器140以及邏輯區塊130在第一頻域中操作且數位介面110在第二頻域中操作。可在第一頻域中將來自PLL 150的時脈信號CLK1提供至各種功能區塊。儘管未在圖2中說明，但來自PLL 150的時脈信號CLK1可經頻率轉換，且經頻率轉換時脈信號可提供至數位介面110。替代地，RF晶片100可更包含對應於第二頻域的時脈源(例如，PLL)，且可將來自單獨時脈源(例如，PLL)的時脈信號提供至數位介面110。根據一實施例，相比於第一頻域，第二頻域可對具有較高頻率的時脈信號作出回應。
除了圖2中所說明的元件以外，RF晶片100亦可更包含執行各種程序操作(諸如對自天線接收的資料進行頻帶濾波及低 雜訊放大)的功能區塊。根據一實施例，抽取濾波器140可接收由ADC 120數位轉換的資料，且輸出具有經由濾波操作而減小的速率的資料DATA。因此，可減小在RF晶片100與BB晶片200之間傳輸或接收的若干條資料的頻寬。
LINK區塊111可基於預定規則(例如，通信協定)而經由信號處理產生預定單元資料(例如，訊框資料)且將所產生單元資料提供至PHY區塊112。舉例而言，LINK區塊111可藉由使在訊框同步循環期間所接收的取樣成框來產生訊框資料，且可經由PHY區塊112將所產生的訊框資料傳輸至BB晶片200。在下文中，傳輸至BB晶片200的資訊將被稱作資料或訊框資料，或傳輸至BB晶片200的邏輯區塊的資訊將被稱作資料或取樣。然而，此僅僅是一實例，且可以不同方式界定或解譯在實施例中所陳述的術語。
根據一實施例，RF晶片100的PHY區塊112可將資料DATA及時脈信號CLK傳輸至BB晶片200，且可根據在上文所描述的實施例中自BB晶片200提供的控制資訊Info_ctrl而控制RF晶片100中的各種功能區塊。可將控制資訊Info_ctrl提供至RF晶片100中的各種功能區塊。
圖3是說明圖1的BB晶片200的詳細組態的一實例的方塊圖。
參考圖1及圖3，BB晶片200可包含數位介面210、邏輯區塊220以及PLL 230。邏輯區塊220可包含與資料的邏輯處理相關的各種功能區塊，且可包含訊框同步信號產生器221及控制資訊產生器222。儘管圖3中的邏輯區塊220包含訊框同步信號產 生器221及控制資訊產生器222兩者，但根據一可修改實施例，邏輯區塊220可僅包含選自訊框同步信號產生器221及控制資訊產生器222當中的其中之一。
在BB晶片200中，邏輯區塊220可在第一頻域中操作且數位介面210可在第二頻域中操作。可將來自PLL 230的時脈信號CLK2提供至邏輯區塊220。根據一實施例，BB晶片200的邏輯區塊220可與RF晶片100的邏輯區塊130在相同頻域中操作，且因此，來自PLL 230的時脈信號CLK2可與來自圖2中所說明的PLL 150的時脈信號CLK1具有實質上相同的頻率。
數位介面210可根據與上文所描述的RF晶片100的數位介面110的規則相同的規則而傳輸或接收信號。數位介面210可包含PHY區塊211及LINK區塊212。PHY區塊211可自RF晶片100接收資料DATA及時脈信號CLK。可經由單獨路徑(或單獨通道)將BB晶片200中所產生的控制資訊Info_ctrl傳輸至RF晶片100。
LINK區塊212可對自PHY區塊211接收的資料執行去成框，且暫時地儲存自訊框資料提取的多個取樣。並且，LINK區塊212可回應於訊框同步信號Frame_Sync而不是完成去成框的時間而將取樣Sample提供至邏輯區塊220。換言之，儘管潛時變化在針對每一訊框完成去成框時發生，但邏輯區塊220可與訊框同步信號Frame_Sync有效的時間同步地接收取樣。因此，儘管具有潛時變化的多條訊框資料在此狀態下被傳輸至BB晶片200，但可防止反覆地執行搜尋操作(例如，用於調整取樣的程式碼位置的相關性檢查操作)。
如在以下實施例中所詳細描述，控制資訊產生器222可產生：同步資訊，其用以同步RF晶片100中的各種功能區塊與BB晶片200中的各種功能區塊；或控制資訊Info_ctrl，其包含用以補償RF晶片100與BB晶片200之間的頻率偏移的偏移控制信號。
在上文所描述的圖2及圖3的實施例中，RF晶片100的PHY區塊112及BB晶片200的PHY區塊211可根據各種方法而執行數位通信。RF晶片100的PHY區塊112可根據雙資料速率(double data rate；DDR)方法而操作，所述方法為與具有對應於第二頻域的頻率的時脈信號的上升邊緣及下降邊緣同步地傳輸資料。類似地，BB晶片200的PHY區塊211亦可根據與時脈信號的上升邊緣及下降邊緣同步地傳輸資料的DDR方法而操作。
圖4是根據一實施例的說明具有由數據機晶片執行的功能的應用處理器300的一實例的方塊圖。圖4的應用處理器300可被稱作ModAP，此是因為數據機晶片的功能整合於應用處理器300中。
參考圖4，應用處理器300可藉由系統單晶片(system on chip；SoC)予以實施，且可包含中央處理單元(central processing unit；CPU)310、顯示器控制器320、唯讀記憶體(read only memory；ROM)330、記憶體控制器340、隨機存取記憶體(random access memory；RAM)350以及數據機360。以與上文所描述的實施例的方式實質上相同的方式，數據機360可包含數位介面361且執行與外部RF晶片的數位通信。
CPU 310可處理或執行儲存於ROM 330及/或RAM 350 中的程式及/或資料。根據一實施例，CPU 310可藉由執行儲存於ROM 330及/或RAM 350中的程式來控制數據機360的功能。ROM 330可以非揮發性方式儲存程式及/或資料，且可藉由可抹除可程式化唯讀記憶體(erasable programmable read-only memory；EPROM)或電可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memory；EEPROM)予以實施。RAM 350可藉由諸如動態RAM(dynamic random access memory；DRAM)或靜態RAM(static random access memory；SRAM)的記憶體予以實施。
記憶體控制器340可存取外部記憶體裝置，且可藉由根據資料存取請求而控制外部記憶體裝置來寫入或讀取資料。顯示器控制器320可藉由驅動顯示裝置來控制螢幕的顯示操作。
數據機360可根據上文所描述的實施例而將各種信號傳輸至外部RF晶片或自外部RF晶片接收各種信號。舉例而言，數據機360可產生上文所描述的訊框同步信號Frame_Sync，以控制對自外部RF晶片接收的資料的邏輯處理的定時。並且，數據機360可傳輸或接收控制資訊Info_ctrl，控制資訊Info_ctrl包含用以控制外部RF晶片的同步操作或經由單獨接腳(或單獨通道)補償至外部RF晶片或自外部RF晶片的偏移的各條資訊。
包含圖4中所說明的所有元件(ModAP、外部記憶體裝置、顯示裝置以及RF晶片)的設備可對應於上文所描述的通信系統的實施實例。換言之，通信系統可對應於各種終端，且根據一實施例的通信系統可包含ModAP 300(亦即，應用處理器300)及連接至ModAP 300的各種元件。
圖5是說明藉由使用訊框同步信號來執行資料處理的通信系統400的一實例的方塊圖。因為與上文所描述的實施例的元件相同的元件的操作與上文所描述的實施例的元件的操作相同或類似，所以省略其詳細描述。
參考圖5，通信系統400可包含RF晶片410及BB晶片420。RF晶片410可包含邏輯區塊411、LINK區塊412、PHY區塊413以及PLL 414，且BB晶片420可包含PHY區塊421、LINK區塊422、邏輯區塊423以及PLL 424。在理想狀況下，自RF晶片410的PLL 414輸出的時脈信號CLK1的頻率可與自BB晶片420的PLL 424輸出的時脈信號CLK2的頻率相同。
根據一實施例，RF晶片410及BB晶片420可產生各別訊框同步信號Frame_Sync。舉例而言，RF晶片410的邏輯區塊411可基於來自PLL 414的時脈信號CLK1而產生訊框同步信號Frame_Sync，且同步地將取樣Sample及所產生的訊框同步信號Frame_Sync提供至LINK區塊412。邏輯區塊411可包含用於產生各種時脈信號的時脈管理單元(圖中未繪示)，且可將一或多個時脈信號CLK提供至LINK區塊412。
類似地，BB晶片420可自RF晶片410接收資料DATA及時脈信號CLK，且BB晶片420的LINK區塊422可自所接收資料提取取樣且暫時儲存所提取的取樣。舉例而言，LINK區塊422可暫時儲存在訊框同步信號Frame_Sync的時間段期間所接收的取樣，且同步地將取樣Sample及訊框同步信號Frame_Sync提供至邏輯區塊423。
圖6是說明圖5中所說明的RF晶片410的訊框同步信 號Frame_Sync與圖5中所說明的BB晶片420的訊框同步信號Frame_Sync同步的一實例的方塊圖。
參考圖5及圖6，除了圖5中所說明的元件以外，RF晶片410亦可更包含控制暫存器415，其包含用於控制RF晶片410中的各種功能區塊的設定資訊。除了圖5中所說明的元件以外，BB晶片420亦可更包含用於控制與RF晶片410的同步的同步控制器425及控制暫存器426。用於控制RF晶片410中的PLL 414的各條設定資訊可儲存於RF晶片410的控制暫存器415中，且舉例而言，可根據設定資訊而控制PLL 414的更新定時。類似地，可根據來自BB晶片420的控制暫存器426的設定資訊而控制PLL 424的更新定時。
同步控制器425可藉由使用BB晶片420中的各條資訊來產生同步信號Sync。舉例而言，BB晶片420可包含用於產生用於各種類型的通信(諸如3G及/或LTE)中的參考時間資訊的系統定時器(圖中未繪示)。同步控制器425可基於來自系統定時器的資訊而產生同步信號Sync，且經由獨立於資料DATA的傳輸的單獨通道而將所產生同步信號Sync傳輸至RF晶片410。根據一可修改實施例，當系統定時器對應於同步控制器425時，系統定時器可產生同步信號Sync。
基於同步信號Sync，RF晶片410的PLL 414的更新定時與BB晶片420的PLL 424的更新定時可彼此同步。因此，來自PLL 414的時脈信號CLK1與來自PLL 424的時脈信號CLK2可彼此同步，且RF晶片410的基於時脈信號CLK1所產生的訊框同步信號Frame_Sync與BB晶片420的基於時脈信號CLK2所產生的 訊框同步信號Frame_Sync可彼此同步。
圖7是根據圖5中所說明的實施例的說明通信系統的操作實例的時序圖。
參考圖5及圖7，根據RF晶片410的訊框同步信號Frame_Sync_RF而執行對訊框進行組態的成框操作，且經由RF晶片410的PHY區塊PHY_RF將訊框資料傳輸至BB晶片420。多條訊框資料(亦即，第一訊框資料Frame #0至第三訊框資料Frame #2)可依序自RF晶片410傳輸至BB晶片420，且在下文中，參考第一訊框資料Frame #0描述圖7中所說明的操作實例。
BB晶片420的PHY區塊PHY_BB經由延遲接收第一訊框資料Frame #0，且當完成對第一訊框資料Frame #0的接收時，在BB晶片420的LINK區塊中執行第一訊框資料Frame #0的去成框操作。當完成去成框操作時，第一訊框資料Frame #0的取樣Sample自BB晶片420的LINK區塊傳輸至其邏輯區塊。
當訊框同步信號Frame_Sync_BB未應用於BB晶片420時，在完成去成框操作的時間T2處將取樣Sample傳輸至邏輯區塊。在此狀況下，第一訊框資料Frame #0自RF晶片410至BB晶片420的邏輯區塊的傳輸潛時Latency_WOFS可對應於介於時間T1與時間T2之間的時間段。然而，如同上文所描述的實例，時間T2可根據潛時變化而變化。
另一方面，根據一實施例，可回應於訊框同步信號Frame_Sync_BB而將訊框資料Frame #0的取樣Sample_Logic Block傳輸至邏輯區塊。在此狀況下，第一訊框資料Frame #0的傳輸潛時Latency_WIFS可對應於介於時間T1與時間T3之間的 時間段。因為時間T3對應於與訊框同步信號Frame_Sync_BB同步的時間，所以可防止時間T3按若干時脈循環變化。
圖8是說明潛時變化在圖5中所說明的通信系統400中減小的一實例的圖。
參考圖8，直至來自RF晶片410的邏輯區塊的資料到達BB晶片420的邏輯區塊為止所需要的時間可包含邏輯區塊中的成框及去成框所需要的時間、自PHY區塊傳輸資料所需要的時間、以及在PHY區塊傳輸當前資料之後等待傳輸下一資料所需要的時間。在此狀況下，潛時變化可經由上文所描述的各種程序發生。然而，根據本實施例，因為與訊框同步信號Frame_Sync的啟動定時同步地將取樣提供至BB晶片420的邏輯區塊，所以可防止潛時變化發生。
圖9及圖10是說明產生同步信號Sync的特定實例的通信系統500的方塊圖。
參考圖9，RF晶片510可包含控制暫存器511、PLL 512以及時脈管理單元(clock management unit；CMU)513。BB晶片520可包含系統定時器521、同步資訊暫存器522、選擇器523、控制暫存器524、PLL 525以及CMU 526。儘管出於描述方便起見未在圖9及圖10中說明，但RF晶片510及BB晶片520中的每一個可更包含如在上述實施例中所描述的數位介面。另外，來自PLL 512及PLL 525的輸出信號可用作數位介面的傳輸時脈信號，且來自CMU 513及CMU 526的輸出信號可用作數據機時脈(或系統時脈)。然而，可以不同方式修改根據本揭露內容的實施例的時脈組態。
RF晶片510可藉由使用自BB晶片520傳輸的同步信號Sync來執行各種控制操作。根據一實施例，RF晶片510的控制暫存器511可儲存用於控制PLL 512的各條設定資訊，且可回應於同步信號Sync而控制PLL 512的更新。在BB晶片520中，亦可將同步信號Sync提供至控制暫存器524，且因此，RF晶片510的PLL 512的更新定時可與BB晶片520的PLL 525的更新定時同步。
RF晶片510的CMU 513可藉由使用來自PLL 512的時脈信號來執行各種時脈管理操作(諸如時脈分頻操作)，且可產生用於RF晶片510中的各種功能區塊中的時脈信號。CMU 513可回應於同步信號Sync而執行時脈管理操作。舉例而言，時脈分頻操作的定時可與同步信號Sync同步。類似地，在BB晶片520中，亦可將同步信號Sync提供至CMU 526，且因此，RF晶片510的CMU 513的時脈管理操作可與BB晶片520的時脈管理操作同步。
BB晶片520可根據各種方法而產生同步信號Sync，且經由獨立於用於資料傳輸的通道的通道而將所產生同步信號Sync傳輸至RF晶片510。根據一實施例，系統定時器521可輸出與應用於通信系統500的通信方法(例如，3G及LTE)中所使用的參考時間相關的資訊。舉例而言，在LTE通信方法中，對應於子訊框的傳輸時間段的傳輸時間間隔(transmission time interval；TTI)可界定為參考時間的一實例，且系統定時器521可輸出對應於子訊框的傳輸時間段的參考時間資訊。可將參考時間資訊作為同步信號Sync傳輸至RF晶片510，或可藉由處理參考時間資訊來產生同步信號Sync，且可將所產生同步信號Sync傳輸至RF晶片 510。
替代地，可將可與系統定時器521異步地有效的另一信號作為同步信號Sync傳輸至RF晶片510。舉例而言，同步資訊暫存器522可儲存用於產生預定信號的資訊，且可根據對處理單元(圖中未繪示)的控制而觸發信號以輸出信號。選擇器523可選擇性地將來自系統定時器521的輸出或來自同步資訊暫存器522的輸出作為同步信號Sync傳輸至RF晶片510。
下文參考圖10描述產生同步信號Sync的各種實例。在圖10中，可出於描述方便起見而省略對包含於圖9的通信系統500中的元件中的一些的描述。
RF晶片510可根據應用於通信系統500的通信方法而包含各種系統定時器514及系統定時器515。控制暫存器511可基於來自系統定時器514及系統定時器515的參考時間資訊或自BB晶片520傳輸的同步信號Sync而控制PLL 512的更新定時。另外，RF晶片510的CMU 513亦可基於來自系統定時器514及系統定時器515的參考時間資訊或自BB晶片520傳輸的同步信號Sync而執行時脈管理操作。另外，可將自BB晶片520傳輸的同步信號Sync提供至系統定時器514及系統定時器515，且因此，RF晶片510的系統定時器514及系統定時器515的參考時間可與BB晶片520的系統定時器521同步。
如圖10中所說明，BB晶片520中的控制暫存器524可由來自系統定時器521的輸出或來自同步資訊暫存器522的輸出進行控制。根據一實施例，BB晶片520可更包含用於控制BB晶片520中的CMU而不管系統定時器521的CMU控制區塊527， 且可經由選擇器523將來自CMU控制區塊527的輸出傳輸至RF晶片510。
根據如上文所描述的一實施例，RF晶片510中的各種功能區塊的操作可與BB晶片520中的功能區塊的操作同步，且舉例而言，可執行CMU的同步、系統定時器的同步(或重設)、以及PLL的同時更新。根據一實施例，可在RF晶片510或BB晶片520中判定同步信號Sync自BB晶片520至RF晶片510的傳輸延遲。考慮到所判定傳輸延遲，RF晶片510或BB晶片520可調整同步操作或PLL更新操作的定時，且因此，可執行RF晶片510與BB晶片520之間的較準確同步。
圖11是根據一實施例的說明通信系統的操作方法的流程圖。舉例而言，可在通信系統的BB晶片中執行圖11中所說明的操作方法。
參考圖11，可在通信系統的RF晶片與通信系統的BB晶片之間傳輸同步信號(操作S11)。舉例而言，BB晶片可將根據上文所描述的實施例的同步信號傳輸至RF晶片。可根據同步信號而控制PLL及/或CMU(操作S12)。舉例而言，BB晶片可將同步信號傳輸至RF晶片且藉由使用同步信號來控制BB晶片中的PLL及/或CMU。因此，功能區塊(諸如RF晶片中的PLL及/或CMU)的操作可與功能區塊(諸如BB晶片中的PLL及/或CMU)的操作同步。
BB晶片可產生如在上述實施例中所描述的訊框同步信號(操作S13)。舉例而言，可基於用於BB晶片中的邏輯處理的時脈信號而產生訊框同步信號，且可將所產生的訊框同步信號提 供至BB晶片中的數位介面的LINK區塊。BB晶片產生用作傳輸時脈信號的時脈信號，且將時脈信號提供至PHY區塊，並且取決於傳輸時脈信號而執行RF晶片與BB晶片之間的數位資料通信(操作S14)。BB晶片的LINK區塊自經由PHY區塊所接收的資料提取多個取樣，且暫時儲存所提取取樣，並且BB晶片中的邏輯區塊回應於訊框同步信號而接收取樣(操作S15)。邏輯區塊可對所接收的取樣執行邏輯處理(操作S16)。
在下文中，將描述根據各種可修改實施例的通信系統的操作。儘管出於描述方便起見可不在圖式中說明一些元件(提供所述元件以描述實施例)，但本揭露內容的實施例不限於圖式中所說明的元件。
圖12是說明使用頻率偏移補償功能的通信系統600的一實例的方塊圖。
參考圖12，RF晶片610可包含ADC 611、邏輯區塊612、數位介面613、第一PLL 614、第二PLL 615以及控制介面616。 BB晶片620可包含數位介面621、邏輯區塊622、第一PLL 623、第二PLL 624、比較器625、處理單元626以及控制介面627。可在RF晶片610與BB晶片620之間傳輸或接收偏移控制信號Ctrl_offset。
根據一實施例，可設定RF晶片610中的第一PLL 614及BB晶片620中的第一PLL 623以分別產生具有相同頻率的時脈信號。然而，因為RF晶片610與BB晶片620使用不同時脈源，所以由RF晶片610的第一PLL 614產生的時脈信號CLK1與由BB晶片620的第一PLL 623產生的時脈信號CLK2可在頻率方面不 同。在此狀況下，由RF晶片610產生的訊框同步信號Frame_Sync的時間段可不同於由BB晶片620產生的訊框同步信號Frame_Sync的時間段，且因此，被提供至BB晶片620中的LINK區塊的取樣的速度可不同於自LINK區塊傳輸至邏輯區塊622的取樣的速度。由於所述差，可引起上文所描述的實施例中所描述的溢出或下溢。
比較器625可基於各種方法而偵測頻率偏移且產生偵測的結果。舉例而言，比較器625可比較自RF晶片610接收的資料(或取樣)的輸入相位與BB晶片620中的信號的相位。舉例而言，比較器625可比較自RF晶片610的傳輸開始(start of transmission；SOT)的相位與BB晶片620中的訊框同步信號Frame_Sync的相位。當發生頻率偏移時，SOT的相位與訊框同步信號Frame_Sync的相位之間的差隨著時間推移而逐漸增大，且比較器625可判定偵測到的相位差是否超出預定臨限值。
回應於來自比較器625的比較結果，在處理單元626的控制下產生用於補償頻率偏移的偏移控制信號Ctrl_offset，且經由BB晶片620的控制介面627將所產生偏移控制信號Ctrl_offset提供至RF晶片610。RF晶片610的第一PLL 614可產生具有回應於偏移控制信號Ctrl_offset而予以調整的頻率的時脈信號CLK1。
作為一可修改實施例，BB晶片620可控制其中的第一PLL 623以補償偏移。換言之，可經由調整來自第一PLL 623的時脈信號CLK2的頻率的偏移補償來防止BB晶片620的LINK區塊中的溢出或下溢。
圖13是說明在圖12中所說明的通信系統中補償頻率偏 移的一實例的圖。圖13說明一實例：其中在自BB晶片620的第一PLL 623產生的時脈信號CLK2的頻率保持恆定而來自RF晶片610的第一PLL 614的時脈信號CLK1的頻率變化時發生偏移。
參考圖13，當來自RF晶片610的第一PLL 614的時脈信號CLK1的頻率相比於參考頻率F要低出臨限值ΔF或更多時，超出預定臨限值的相位差可由比較器625偵測到。因此，可執行偏移補償操作，且因此，來自第一PLL 614的時脈信號CLK1的頻率可逐漸增大。另外，當來自RF晶片610的第一PLL 614的時脈信號CLK1的頻率相比於參考頻率F要高出臨限值ΔF或更多時，可執行偏移補償操作，且因此，來自第一PLL 614的時脈信號CLK1的頻率可逐漸減小。
圖14及圖15是根據其他可修改實施例的通信系統700及通信系統800的方塊圖。圖14及圖15說明可根據數位介面的使用而發生的RF干擾減小的實例。
參考圖14，RF晶片710可包含ADC 711、邏輯區塊712、數位介面713、第一PLL 714、第二PLL 715、控制暫存器716以及表資訊儲存單元717。BB晶片720可包含數位介面721、邏輯區塊722、第一PLL 723、第二PLL 724、控制暫存器725以及表資訊儲存單元726。
因為數位介面713與數位介面721在相同頻域中操作，所以來自RF晶片710的第二PLL 715的時脈信號CLK3與BB晶片720的第二PLL 724的時脈信號CLK4可具有相同頻率。在RF晶片710中，控制暫存器716可儲存用於控制第二PLL 715的各條設定資訊，且表資訊儲存單元717可儲存與經由RF晶片710的 天線的通信頻率及用作用於RF晶片710與BB晶片720之間的資料傳輸的傳輸時脈信號的時脈信號CLK3的頻率相關的表資訊。 類似地，BB晶片720的表資訊儲存單元726可與RF晶片710的表資訊儲存單元717儲存相同的表資訊。
舉例而言，當用於RF晶片710與BB晶片720之間的數位通信中的傳輸時脈信號的頻帶與經由RF晶片710的天線的通信中的頻帶重疊時，可在經由RF晶片710的天線接收的資料中引起RF干擾。根據當前實施例，為了減小或移除RF干擾，避免頻率(avoidance frequency)可應用於用於RF晶片710與BB晶片720之間的數位通信的傳輸時脈信號。
舉例而言，可在比用於邏輯處理的時脈信號(例如，系統時脈信號)快的範圍內調整對應於用於RF晶片710與BB晶片720之間的數位通信的傳輸時脈信號的時脈信號CLK3及時脈信號CLK4的頻率。RF晶片710的表資訊儲存單元717及BB晶片720的表資訊儲存單元726可輸出對應於經由通信系統700的天線的通信頻率的傳輸時脈信號的資訊，且控制暫存器716及控制暫存器725可提供用於根據自表資訊儲存單元717及表資訊儲存單元726輸出的資訊而調整自第二PLL 715及第二PLL 724輸出的時脈信號CLK3及時脈信號CLK4的頻率的設定資訊。
根據一實施例，在功率應用於通信系統700的初始設定程序期間，RF晶片710及BB晶片720中的每一個可獲取由通信系統700存取的通信服務(例如，基地台或存取點)的通信頻率的資訊，且可基於所獲取資訊而調整用於數位通信中的傳輸時脈信號的頻率。
圖15的實施例中說明經由重新取樣操作減小RF干擾的一實例。
參考圖15，ADC 811及與RF晶片810中的邏輯處理相關的邏輯區塊812以及與資料傳輸相關的數位介面813可在相同頻域中操作以減小上文所描述的RF干擾。舉例而言，可將來自RF晶片810的第一PLL 814的時脈信號CLK1提供至ADC 811、邏輯區塊812以及數位介面813。在當前實施例中，第一PLL 814可產生具有高於應用於圖14的實施例的系統時脈信號的頻率的頻率的時脈信號CLK1，且可避免上文所描述的RF干擾。當ADC 811回應於時脈信號CLK1而操作時，ADC 811可對資料進行過取樣且輸出經過取樣的資料。
經由BB晶片820中的數位介面821將RF晶片810中的經過取樣的資料提供至重新取樣器823。BB晶片820中的第二PLL 825可產生對應於RF晶片810的第一PLL 814中所產生的時脈信號CLK1的頻率的時脈信號CLK4，且可將所產生時脈信號CLK4提供至數位介面821及重新取樣器823。重新取樣器823可接收具有對應於來自BB晶片820中的第一PLL 824的系統時脈信號的低頻率的時脈信號CLK2，且可將具有降低的資料速率的取樣提供至邏輯區塊822。
在圖15的實施例中，可停用處於RF晶片中且產生傳輸時脈信號的第二PLL 815。作為一可修改實施例，可實施圖15的通信系統，以使得停用RF晶片810的第一PLL 814，且將來自第二PLL 815的具有可避免RF干擾的頻率的時脈信號提供至ADC 811及數位介面813。
圖16是根據另一可修改實施例的通信系統900的方塊圖。圖16中說明用於減少數位介面中發生的功率消耗的一操作實例。
參考圖16，RF晶片910可包含ADC 911、邏輯區塊912、數位介面913、第一PLL 914、第二PLL 915、模式偵測器916以及選擇器917。BB晶片920可包含數位介面921、邏輯區塊922、第一PLL 923、第二PLL 924、模式偵測器925、重新取樣器926、第一選擇器927以及第二選擇器928。
通信系統900可取決於操作模式而傳輸或接收相對大量資料或相對小量資料。作為一實例，當通信系統900在簡單話音通信模式下操作時，由通信系統900傳輸或接收的資料的量相比於另一模式(例如，傳輸或接收大量資訊的狀況)可相對較小。在此狀況下，在具體模式(在下文中，被稱作低功率模式)下，可藉由降低RF晶片910與BB晶片920之間的傳輸時脈信號的頻率來減小數位介面中的功率消耗。
根據一實施例，在低功率模式下，可停用通信系統900的一或多個PLL，且可將頻率低於其他模式下的傳輸時脈信號的頻率的時脈信號提供至RF晶片910的數位介面及BB晶片920的數位介面921。舉例而言，在正常操作模式下，RF晶片910的數位介面913可自第二PLL 915接收具有相對高頻率的時脈信號CLK3，且BB晶片920的數位介面921可自第二PLL 924接收具有相對高頻率的時脈信號CLK4。
另一方面，當RF晶片910的模式偵測器916偵測到低功率模式時，可取決於模式偵測器916的控制而停用RF晶片910的 第二PLL 915。選擇器917可在模式偵測器916的控制下將自第一PLL 914產生的時脈信號CLK1選擇性地傳輸至數位介面913。數位介面913可回應於具有相對低頻率的時脈信號CLK1而向BB晶片920傳輸資料。
類似地，在低功率模式下，可取決於模式偵測器925的控制而停用BB晶片920的第二PLL 924。選擇器928可在模式偵測器925的控制下將自第一PLL 923產生的時脈信號CLK2選擇性地傳輸至數位介面921。數位介面921可回應於具有相對低頻率的時脈信號CLK2而自RF晶片910接收資料。
在上文所描述的低功率模式下，可經由重新取樣器926將經由BB晶片920的數位介面921接收的資料DATA提供至邏輯區塊922。根據一實施例，在低功率模式下應用於數位介面921的傳輸時脈信號的頻率可不同於與正常操作模式下的邏輯處理相關的系統時脈信號的頻率，且可經由重新取樣器926在對應於系統時脈信號的速度下將資料(或取樣)提供至邏輯區塊922。
圖17(a)及圖17(b)中說明數位介面中發生的功率消耗減小的另一實例。圖17(a)及圖17(b)是說明RF晶片的數位介面中的資料傳輸的資料定序操作的一實例的圖式。
參考圖16及圖17(a)及圖17(b)，經由通道傳輸資料的路徑可定義為單工通道，且取決於如圖17(b)中所展示的傳輸格式，RF晶片的數位介面中的PHY區塊可傳輸或接收資料。可取決於訊框結構而傳輸各條資訊，諸如傳輸開始(SOT)、傳輸結束(End Of Transmission；EOT)、檔案結束(End Of File；EOF)以及循環冗餘檢查(Cyclical Redundancy Check；CRC)，且可進一步 傳輸實際上並未使用的資料(例如，填充位元(pad bit))以使訊框資料的大小恆定。
作為一實例，在圖17(a)中，可在將多個訊框的資料分配至任一個單工通道Lane 0之後將資料分配至下一單工通道Lane 1。作為一實例，當自RF晶片910傳輸至BB晶片920的資料的量相對小時，可僅經由多個單工通道Lane 0至單工通道Lane 4中的一些傳輸資料，且可撤銷啟動(例如，停止(STALL))單工通道Lane 0至單工通道Lane 4中的其餘部分。在此狀況下，時脈信號CLK可在經由一或多個單工通道傳輸資料的時間段中有效，且可自RF晶片910傳輸至BB晶片920。
另一方面，可如圖17(b)中所展示而執行用於並行地將多條資料分配至多個單工通道的資料定序。在此狀況下，因為相比於圖17(a)，較大數目個單工通道用於資料傳輸中，所以實質上不傳輸資料的時間段(亦即，傳輸待命時間段STALL)可在傳輸相同量的資料的情況下存在。根據一實施例，RF晶片910可在不傳輸資料的時間段STALL中使時脈信號CLK不有效，且當時脈信號CLK不有效時，可減小資料傳輸程序中的功率消耗。
可單獨地執行圖17(a)及圖17(b)的資料定序操作，而不使用圖16中所說明的實施例。舉例而言，可使用圖17(a)及圖17(b)的資料定序操作，而不降低數位介面的傳輸時脈信號的頻率。替代地，當在一起使用圖17(a)及圖17(b)的資料定序操作與圖16中所說明的實施例時，可進一步減小在數位介面中所消耗的功率。
圖18中說明減小經由數位介面傳輸的資料的額外負擔的 一實例。圖18是說明在RF晶片與BB晶片之間傳輸的資料的訊框格式的一實例的圖式。
RF晶片及BB晶片中的每一個的數位介面中的LINK區塊可根據圖18中所說明的訊框格式而執行成框或去成框。作為一實例，訊框格式可包含訊框標頭區域Frame Header、子訊框長度區域Subframe Length、子訊框有效負載區域Subframe Payload以及CRC區域CRC。每一區域可包含一或多個欄位，且每一欄位可包含具有一或多個位元的資訊。
因為包含RF晶片及BB晶片的通信系統支援多輸入多輸出(multiple input multiple output；MIMO)系統，所以RF晶片可藉由使用兩種類型的天線來與外界通信，且因此，用於RF晶片與BB晶片之間的通信中的通道可包含主要通道及分集通道。訊框標頭區域Frame Header可包含主要主動欄位Primary Active、分集主動欄位Diversity Active以及監視欄位Monitor。
主要主動欄位Primary Active可包含與通道(或主動通道)相關的資訊，實際資料將經由所述通道自對應於主要通道的多個通道當中傳輸。分集主動欄位Diversity Active可包含與通道相關的資訊，實際資料將經由所述通道自對應於分集通道的多個通道當中傳輸。監視欄位Monitor可包含狀態資訊(諸如誤差情形)且中斷RF晶片的產生。
相對於將經由多個通道傳輸的子訊框的單元的資料，子訊框長度區域Subframe Length可包含與每一子訊框的取樣的數目相關的資訊(例如，長度資訊)。根據一實施例，可基於訊框標頭區域Frame Header的資訊而判定將藉以傳輸實際資料的通道的位 置，且子訊框長度區域Subframe Length可選擇性地僅包含與藉以自多個通道當中傳輸實際資料的通道相關的長度資訊。因此，當藉以傳輸實際資料的通道的數目相對小時，子訊框長度區域Subframe Length的資訊的量亦可減小。子訊框有效負載區域Subframe Payload可包含多個子訊框的資料，且CRC區域CRC可包含用於執行對多個子訊框的資料的誤差檢查的CRC資訊(例如，檢查總和資訊(checksum information))。
根據上文所描述的實施例，訊框標頭區域Frame Header包含指示是否存在經由每一通道的資料傳輸的資訊，且僅對於藉以傳輸實際資料的通道的子訊框，會以訊框格式包含長度資訊及資料。因此，訊框格式的長度可動態地變化。因為訊框格式的長度根據是否存在待經由通道傳輸的資料而變化，所以可改良資料傳輸效率。
圖19中說明數位介面中發生的功率消耗減小的另一實例。圖19是說明輸入緩衝器及晶粒內終結器(ODT)應用於數位介面的BB晶片1000的一實例的方塊圖。
參考圖19，BB晶片1000可包含PHY區塊1010、LINK區塊1020以及邏輯區塊1030。BB晶片1000可經由多個通道與RF晶片通信，且PHY區塊1010可包含對應於多個通道的多個輸入緩衝器1011及輸入緩衝器1013及連接至多個輸入緩衝器1011及輸入緩衝器1013的多個ODT 1012及ODT 1014。
取決於BB晶片1000的操作狀態，LINK區塊1020可控制功率至輸入緩衝器1011及輸入緩衝器1013以及ODT 1012及ODT 1014的供應。LINK區塊1020可包含接通或關斷功率供應至 輸入緩衝器1011及輸入緩衝器1013以及ODT 1012及ODT 1014的開/關控制器1021。根據一實施例，邏輯區塊1030可包含定時器1031，定時器1031產生用於控制輸入緩衝器1011及輸入緩衝器1013以及ODT 1012及ODT 1014的功率的資訊。
輸入緩衝器1011及輸入緩衝器1013中的每一個可經由通道接收資料DATA或時脈信號CLK，且緩衝所接收的資料DATA或所接收的時脈信號CLK。輸入緩衝器1011及輸入緩衝器1013中的每一個可根據各種方法而接收資料DATA或時脈信號CLK。 舉例而言，輸入緩衝器1011及輸入緩衝器1013中的每一個可根據如上文所描述的實施例中的DDR方法而接收資料DATA或時脈信號CLK。ODT 1012及ODT 1014中的每一個可連接至對應於其的輸入緩衝器的輸入終端，且改良經由通道接收的信號的完整性。 然而，當在不傳輸資料的時間段中將功率供應至輸入緩衝器1011及輸入緩衝器1013以及ODT 1012及ODT 1014時，漏電流可在輸入緩衝器1011及輸入緩衝器1013中的每一個及ODT 1012及ODT 1014中的每一個中發生，且因此功率消耗可增大。
根據一實施例，可針對通道中的每一個控制輸入緩衝器1011及輸入緩衝器1013以及ODT 1012及ODT 1014的功率。作為一實例，可關斷功率供應至輸入緩衝器及ODT，所述輸入緩衝器及ODT連接至實際上不藉以自多個通道當中傳輸資料的一或多個通道。替代地，當BB晶片1000進入BB晶片1000不在某一時間段期間執行操作的模式(例如，睡眠模式)時，可關斷功率供應至BB晶片1000的輸入緩衝器1011及輸入緩衝器1013以及ODT 1012及ODT 1014。
根據一實施例，當BB晶片1000進入睡眠模式時，定時器1031可將指示對應於睡眠模式的時間段的資訊提供至LINK區塊1020的開/關控制器1021。開/關控制器1021可產生用於阻斷供應至輸入緩衝器及ODT的功率的控制信號。
LINK區塊1020的開/關控制器1021可偵測經由通道中的每一個傳輸的各種類型的資料，且可基於偵測結果而針對每一通道動態地執行功率控制。根據一實施例，開/關控制器1021可基於偵測結果而執行控制操作，以使得將功率供應至一些通道的輸入緩衝器及ODT，而阻斷功率供應至一些其他通道的輸入緩衝器及ODT。舉例而言，開/關控制器1021可藉由自所接收資訊當中偵測SOT來判定資料傳輸的開始時刻，且可經由預定時間資訊Info_time估計或判定將開始下一資料的傳輸的時刻。作為一實例，當前資料傳輸的開始時刻與下一資料傳輸的開始時刻之間的時間間隔可對應於上文所描述的實施例中的訊框同步信號Frame_Sync的時間段，且開/關控制器1021可接收具有對應於訊框同步信號Frame_Sync的時間段的時間資訊Info_time。
根據一操作實例，當開/關控制器1021首先偵測到SOT時，可將功率供應至輸入緩衝器及ODT，所述輸入緩衝器及ODT連接至將藉以接收資料的通道。接著，藉由自所接收資訊當中偵測EOT來判定完成資料傳輸的時刻，且基於EOT偵測的結果而阻斷功率供應至輸入緩衝器及ODT。接著，當預定時間(例如，對應於訊框同步信號的時間段的時間)經過偵測到先前SOT的時刻時，再次將功率供應至輸入緩衝器及ODT。根據一實施例，輸入緩衝器及ODT需要在實際上接收到下一資料之前維持開啟(ON)狀 態，且在此狀況下，可控制輸入緩衝器及ODT以使得藉由若干時脈在預定時間之前的時刻將功率供應至輸入緩衝器及ODT。
圖20是說明用於圖19中所說明的BB晶片1000中的輸入緩衝器及ODT的功率控制的一實例的波形圖。
參考圖20，可在BB晶片1000中的訊框同步信號Frame_Sync_BB的時間段內自外部RF晶片接收資料DATA，且可在訊框同步信號Frame_Sync_BB的下一時間段到達之前完成資料DATA自RF晶片的傳輸時偵測到EOT信號。用於阻斷功率供應至通道的輸入緩衝器及ODT(或用於停用通道的輸入緩衝器及ODT)的控制信號DIS_BUF/ODT可回應於對EOT信號的偵測而有效。
控制信號DIS_BUF/ODT可在預定時間間隔期間有效，且根據一實施例，考慮到訊框同步信號Frame_Sync_BB的時間段，可設定預定時間間隔。舉例而言，控制信號DIS_BUF/ODT可在某一時刻之前不有效，在所述時刻，訊框同步信號Frame_Sync_BB藉由若干時脈再次有效。因此，可再次啟用輸入緩衝器及ODT，且可經由經啟用輸入緩衝器及經啟用ODT接收下一資料DATA。
如在傳統領域中一樣，可依據實行所描述的功能的區塊描述且說明實施例。本文中可被稱作單元或模組或其類似者的此等區塊藉由以下各者以實體方式實施：諸如邏輯閘的類比電路及/或數位電路、積體電路、微處理器、微控制器、記憶體電路、被動電子組件、主動電子組件、光學組件、固線式電路以及其類似者，且視情況可由韌體及/或軟體來驅動。電路可(例如)在一或多個半導體晶片中體現，或體現於諸如印刷電路板及其類似者的基底 支撐件上。構成區塊的電路可藉由專用硬體或藉由處理器(例如，一或多個程式化微處理器及相關聯電路)或藉由用以執行區塊的一些功能的專用硬體與用以執行區塊的其他功能的處理器的組合來實施。實施例的每一區塊可經實體地分離成兩個或多於兩個互動及離散區塊而不脫離本揭露內容的範疇。同樣，實施例的區塊可經實體地組合成較複雜區塊而不脫離本揭露內容的範疇。
雖然本揭露內容已參考其實施例加以特定展示且描述，但應理解，可在不脫離以下申請專利範圍的精神及範疇的情況下對其形式及細節作出各種改變。
100:射頻(RF)晶片
110:數位介面
111:LINK區塊
112:PHY區塊
120:類比-數位轉換器(ADC)
130:邏輯區塊
140:抽取濾波器
150:鎖相迴路(PLL)
CLK、CLK1:時脈信號
Info_ctrl:控制資訊

Claims (20)

  1. 一種用於與射頻晶片通信的數據機晶片，所述數據機晶片包括：數位介面，經組態以基於數位通信而自所述射頻晶片接收包含多個取樣的資料；以及邏輯區塊，經組態以基於所述數據機晶片中的時脈信號而產生訊框同步信號、將所產生的所述訊框同步信號提供至所述數位介面以及同步地接收所述多個取樣及所述訊框同步信號。
  2. 如申請專利範圍第1項所述的數據機晶片，其中所述數位介面包括：PHY區塊，經組態以自所述射頻晶片接收所述資料；以及LINK區塊，經組態以暫時地儲存自所接收的所述資料提取的所述多個取樣，其中所述LINK區塊回應於所述訊框同步信號而將所述多個取樣提供至所述邏輯區塊。
  3. 如申請專利範圍第2項所述的數據機晶片，其中所述PHY區塊連續地接收對應於多個訊框的多條資料，且所述LINK區塊以相對於所述多個訊框的相同潛時將所述多個取樣提供至所述邏輯區塊。
  4. 如申請專利範圍第1項所述的數據機晶片，更包括：第一時脈產生器，經組態以產生對應於系統時脈信號的第一時脈信號，其中所述邏輯區塊包括經組態以藉由使用所述第一時脈信號 來產生所述訊框同步信號的訊框同步信號產生器。
  5. 如申請專利範圍第1項所述的數據機晶片，其中所述數位介面包括：一或多個第一接腳，經組態以將所述資料傳輸至所述射頻晶片或自所述射頻晶片接收所述資料；以及一或多個第二接腳，經組態以傳輸或接收用於在所述射頻晶片與所述數據機晶片之間同步的同步信號。
  6. 如申請專利範圍第5項所述的數據機晶片，其中：所述邏輯區塊包括選自系統定時器及同步資訊暫存器當中的至少其中之一，所述系統定時器經組態以提供關於與所述數據機晶片的操作相關的參考時間的資訊，且所述同步資訊暫存器經組態以產生與所述參考時間異步地觸發的信號，且所述數位介面將選自所述系統定時器及所述同步資訊暫存器中的至少其中之一的輸出作為所述同步信號進行傳輸。
  7. 如申請專利範圍第5項所述的數據機晶片，更包括：第一時脈產生器，經組態以產生所述時脈信號，其中將所述同步信號提供至所述第一時脈產生器，且同時更新所述第一時脈產生器及所述射頻晶片中的時脈產生器。
  8. 如申請專利範圍第1項所述的數據機晶片，其中所述數位介面包括：一或多個第一接腳，經組態以將所述資料傳輸至所述射頻晶片或自所述射頻晶片接收所述資料；以及一或多個第二接腳，經組態以傳輸或接收偏移控制信號，所述偏移控制信號用於補償所述時脈信號與所述射頻晶片中的時脈 信號之間的頻率偏移。
  9. 如申請專利範圍第8項所述的數據機晶片，更包括：比較器，經組態以比較所述訊框同步信號的相位與經由所述數位介面接收的所述資料的輸入相位；以及處理單元，經組態以基於所述比較器的比較結果而控制所述偏移控制信號的產生。
  10. 如申請專利範圍第1項所述的數據機晶片，更包括：時脈產生器，經組態以產生傳輸時脈信號及將所產生的所述傳輸時脈信號提供至所述數位介面；以及資訊表，包括與所述傳輸時脈信號的頻率相關的資訊，所述頻率對應於經由所述射頻晶片的天線的通信頻率，其中所述時脈產生器基於來自所述資訊表的資訊而調整所述傳輸時脈信號的所述頻率。
  11. 如申請專利範圍第1項所述的數據機晶片，更包括：時脈產生器，經組態以產生傳輸時脈信號及將所產生的所述傳輸時脈信號提供至所述數位介面；以及模式偵測器，經組態以自所述數據機晶片的多個操作模式當中偵測低功率模式，其中所述時脈產生器取決於所述低功率模式的偵測結果而減小所述傳輸時脈信號的頻率。
  12. 如申請專利範圍第1項所述的數據機晶片，其中所述數位介面包括：輸入緩衝器，連接至通道；以及晶粒內終結器電路，連接至所述輸入緩衝器的輸入終端，其 中所述數據機晶片更包括開/關控制器，經組態以藉由偵測經由所述通道接收的資訊來判定第一時間段及在所述第一時間段期間輸出用於阻斷功率供應至所述輸入緩衝器及所述晶粒內終結器電路的控制信號，在所述第一時間段中不經由所述通道傳輸資料。
  13. 一種用於與射頻晶片通信的數據機晶片，所述數據機晶片包括：控制資訊產生器，經組態以產生用於控制所述射頻晶片中的時脈產生器的控制資訊；以及數位介面，經組態以執行與所述射頻晶片的數位通信、經由至少一個第一接腳將資料傳輸至所述射頻晶片或自所述射頻晶片接收所述資料以及經由至少一個第二接腳將所述控制資訊傳輸至所述射頻晶片或自所述射頻晶片接收所述控制資訊。
  14. 如申請專利範圍第13項所述的數據機晶片，其中經由所述至少一個第一接腳的傳輸路徑對應於准許資訊損耗的路徑，且經由所述至少一個第二接腳的傳輸路徑對應於不准許資訊損耗的路徑。
  15. 如申請專利範圍第13項所述的數據機晶片，更包括：邏輯區塊，經組態以對自所述射頻晶片傳輸的所述資料執行邏輯處理；以及第一時脈產生器，經組態以將對應於系統時脈信號的第一時脈信號提供至所述邏輯區塊，其中所述控制資訊產生器包括控制信號產生器，所述控制信號產生器經組態以產生偏移控制信號作為所述控制資訊，所述偏 移控制信號用於補償所述第一時脈信號與由所述射頻晶片中的時脈產生器產生的時脈信號之間的頻率偏移。
  16. 如申請專利範圍第13項所述的數據機晶片，更包括：第一時脈產生器，經組態以產生用於所述數據機晶片中的第一時脈信號；以及控制暫存器，經組態以儲存用於調整所述第一時脈信號的頻率的設定資訊，其中取決於所述控制資訊，所述第一時脈產生器的更新定時與所述射頻晶片中的所述時脈產生器的更新定時同步。
  17. 如申請專利範圍第16項所述的數據機晶片，更包括：時脈管理單元，經組態以接收所述第一時脈信號及對所述第一時脈信號執行分頻操作，其中取決於所述控制資訊，所述時脈管理單元的所述分頻操作的定時與所述射頻晶片中的時脈管理單元的分頻操作的定時同步。
  18. 如申請專利範圍第13項所述的數據機晶片，其中：所述數位介面自所述射頻晶片接收具有訊框結構的所述資料，且具有所述訊框結構的所述資料包括：訊框標頭區域，包含指示多個通道當中主動的通道的位置的資訊；子訊框長度區域，包含將經由所述主動的通道傳輸的子訊框單元的資料的長度資訊；以及子訊框有效負載區域，包含所述子訊框中的每一個的資料。
  19. 一種應用處理器，包括：中央處理單元； 記憶體，經組態以儲存能夠由所述中央處理單元執行的程式；以及數據機，包括用於與所述應用處理器外部的射頻晶片通信的數位介面及用於處理經由所述數位介面傳輸的取樣的邏輯區塊，其中同步地將所述取樣與基於所述數據機中的時脈信號產生的訊框同步信號自所述數位介面傳輸至所述邏輯區塊。
  20. 如申請專利範圍第19項所述的應用處理器，其中所述數位介面包括：一或多個第一接腳，經組態以將包含所述取樣的資料傳輸至所述射頻晶片或自所述射頻晶片接收所述資料；以及一或多個第二接腳，經組態以將控制資訊傳輸至所述射頻晶片或自所述射頻晶片接收所述控制資訊。
TW106118964A 2016-08-26 2017-06-08 用於與射頻晶片通信的數據機晶片以及包含上述的應用處理器 TWI716603B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
??10-2016-0109551 2016-08-26
KR1020160109551A KR102595903B1 (ko) 2016-08-26 2016-08-26 모뎀 칩, 이를 포함하는 어플리케이션 프로세서 및 모뎀 칩의 동작방법
KR10-2016-0109551 2016-08-26

Publications (2)

Publication Number Publication Date
TW201817205A TW201817205A (zh) 2018-05-01
TWI716603B true TWI716603B (zh) 2021-01-21

Family

ID=61243760

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106118964A TWI716603B (zh) 2016-08-26 2017-06-08 用於與射頻晶片通信的數據機晶片以及包含上述的應用處理器

Country Status (4)

Country Link
US (3) US10050661B2 (zh)
KR (1) KR102595903B1 (zh)
CN (1) CN107786764B (zh)
TW (1) TWI716603B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102595903B1 (ko) * 2016-08-26 2023-10-30 삼성전자주식회사 모뎀 칩, 이를 포함하는 어플리케이션 프로세서 및 모뎀 칩의 동작방법
US10579578B2 (en) 2017-10-24 2020-03-03 Micron Technology, Inc. Frame protocol of memory device
KR102376725B1 (ko) * 2017-11-08 2022-03-21 삼성전자 주식회사 Rf 칩을 연결하는 전송선로의 위상 측정 방법 및 이를 위한 장치
EP3747993A4 (en) 2018-01-30 2021-11-24 Kataoka Corporation METHOD FOR PRODUCING CARDIOMYOCYTES
EP3776893A1 (en) * 2018-04-04 2021-02-17 Telefonaktiebolaget LM Ericsson (publ) Transmission beam change management
EP3968523A4 (en) * 2019-05-31 2022-05-18 Huawei Technologies Co., Ltd. PHASE SYNCHRONIZING DEVICE, PHASE SYNCHRONIZING SYSTEM AND TRANSCEIVER DEVICE
KR20210012439A (ko) * 2019-07-25 2021-02-03 삼성전자주식회사 마스터 지능 소자 및 이의 제어 방법
US11373691B2 (en) 2019-12-20 2022-06-28 Micron Technology Inc. Clock locking for packet based communications of memory devices
CN112863419B (zh) * 2021-01-27 2022-12-23 重庆惠科金渝光电科技有限公司 显示设备驱动方法、显示设备以及计算机可读存储介质

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6198753B1 (en) * 1997-05-20 2001-03-06 Alcatel Usa Sourcing, L.P. Method and apparatus for facilitating an interface to a digital signal processor
CN1640078A (zh) * 2002-03-08 2005-07-13 皇家飞利浦电子股份有限公司 射频和基带子系统的接口
US7567611B2 (en) * 2002-09-05 2009-07-28 Silicon Storage Technology, Inc. Compensation of I-Q imbalance in digital transceivers
US20140208071A1 (en) * 2013-01-24 2014-07-24 Bub-chul Jeong Adaptive service controller, system on chip and method of controlling the same
CN104618042A (zh) * 2015-03-10 2015-05-13 上海创远仪器技术股份有限公司 实现多通道信号分析同步与时延校正的系统及方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3395210B2 (ja) * 1992-06-30 2003-04-07 ソニー株式会社 同期信号検出器及び同期信号検出方法
DE69426083T2 (de) * 1993-06-18 2001-03-22 Matsushita Electric Ind Co Ltd Aufzeichnungs- und Wiedergabegerät
US6307868B1 (en) * 1995-08-25 2001-10-23 Terayon Communication Systems, Inc. Apparatus and method for SCDMA digital data transmission using orthogonal codes and a head end modem with no tracking loops
US5636208A (en) * 1996-04-12 1997-06-03 Bell Communications Research, Inc. Technique for jointly performing bit synchronization and error detection in a TDM/TDMA system
US6034992A (en) * 1998-04-21 2000-03-07 Globaloop Ltd. High-speed PC modem connection system
GB0103903D0 (en) 2001-02-16 2001-04-04 Radioscape Ltd An open digital interface between sdr baseband processors and rf
KR20030007624A (ko) 2001-03-17 2003-01-23 코닌클리즈케 필립스 일렉트로닉스 엔.브이. Ｒｆ ｉｃ와 베이스밴드 ｉｃ 사이에서 디지털 신호의교환을 위한 인터페이스 개념
EP1610470B1 (en) 2003-04-01 2016-05-25 NEC Corporation Information processing terminal system and transmission/reception method using the same
KR100945340B1 (ko) 2003-12-31 2010-03-08 엘지노텔 주식회사 다중 표준을 수용하는 기지국 시스템에서의 데이터인터페이스 동기방법
US8195224B2 (en) 2008-05-13 2012-06-05 Corning Mobileaccess Ltd Multiple data services over a distributed antenna system
JP2010056978A (ja) 2008-08-29 2010-03-11 Renesas Technology Corp 半導体集積回路およびその動作方法
CN101466172B (zh) 2008-12-25 2011-02-23 中兴通讯股份有限公司 一种实现wcdma系统与gsm系统兼容的方法和装置
GB2474016B (en) * 2009-09-25 2017-01-11 Nvidia Tech Uk Ltd A method and system for processing a signal
US8787471B1 (en) 2011-02-15 2014-07-22 Marvell International Ltd. Alignment of DigRF4 lane
US20140036904A1 (en) * 2011-04-22 2014-02-06 Nec Casio Mobile Communications, Ltd. Transmitter circuit, interface circuit, information terminal, interface method, and recording medium
WO2013150852A1 (ja) * 2012-04-04 2013-10-10 三菱電機株式会社 デジタルデータ配信装置及び方法、及びデジタルデータ再生装置及び方法、同期再生システム、プログラム、並びに記録媒体
CN103856232B (zh) * 2012-12-07 2016-12-21 展讯通信（上海）有限公司 移动终端及其信号处理方法、基带芯片、射频芯片
KR20140078308A (ko) 2012-12-17 2014-06-25 한국전자통신연구원 고속데이터 직렬접속 정합장치, 그 ｃｐｒｉ 송신방법 및 수신방법
FR3004038B1 (fr) 2013-03-27 2016-11-11 Thales Sa Architecture d'interface entre sous ensembles numerique et radio.
JP2014236491A (ja) 2013-06-05 2014-12-15 ルネサスエレクトロニクス株式会社 送信装置および半導体装置
US9794048B2 (en) * 2013-11-05 2017-10-17 Eutelsat S A System for transmitting and receiving radio frequency signals carrying complex harmonic modes
JP6075357B2 (ja) * 2014-11-19 2017-02-08 カシオ計算機株式会社 撮像装置、撮像制御方法及びプログラム
KR102595903B1 (ko) * 2016-08-26 2023-10-30 삼성전자주식회사 모뎀 칩, 이를 포함하는 어플리케이션 프로세서 및 모뎀 칩의 동작방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6198753B1 (en) * 1997-05-20 2001-03-06 Alcatel Usa Sourcing, L.P. Method and apparatus for facilitating an interface to a digital signal processor
CN1640078A (zh) * 2002-03-08 2005-07-13 皇家飞利浦电子股份有限公司 射频和基带子系统的接口
US7567611B2 (en) * 2002-09-05 2009-07-28 Silicon Storage Technology, Inc. Compensation of I-Q imbalance in digital transceivers
US20140208071A1 (en) * 2013-01-24 2014-07-24 Bub-chul Jeong Adaptive service controller, system on chip and method of controlling the same
CN104618042A (zh) * 2015-03-10 2015-05-13 上海创远仪器技术股份有限公司 实现多通道信号分析同步与时延校正的系统及方法

Also Published As

Publication number Publication date
US20180062692A1 (en) 2018-03-01
US10862526B2 (en) 2020-12-08
US10050661B2 (en) 2018-08-14
CN107786764A (zh) 2018-03-09
KR20180023741A (ko) 2018-03-07
US20200036409A1 (en) 2020-01-30
US10516433B2 (en) 2019-12-24
US20180323820A1 (en) 2018-11-08
CN107786764B (zh) 2020-06-30
TW201817205A (zh) 2018-05-01
KR102595903B1 (ko) 2023-10-30

Similar Documents

Publication Publication Date Title
TWI716603B (zh) 用於與射頻晶片通信的數據機晶片以及包含上述的應用處理器
CN108702358B (zh) 可缩放高效高速串行化互连
US8964791B2 (en) Method and system for low power transmission and data alignment
US8442075B2 (en) Disparate clock domain synchronization
US10705989B2 (en) Protocol including timing calibration between memory request and data transfer
EP3273359B1 (en) Configurable clock tree
KR20190084755A (ko) 모바일 장치 및 그것의 인터페이싱 방법
US8787512B1 (en) Synchronization of time accurate strobe (TAS) messages
JP2005520242A (ja) Ｒｆサブシステムおよびベースバンドサブシステムのインタフェース
CN101669318B (zh) 偏置和随机延迟的消除
CN108476158A (zh) 多个通信总线上的基于优先级的数据通信
GB2499374A (en) Circuit supplying two clock frequencies, while changing from one frequency to the other does not supply a clock signal.
US10536260B2 (en) Baseband integrated circuit for performing digital communication with radio frequency integrated circuit and device including the same
KR20210089773A (ko) 다중 칩 모듈의 물리 계층 인터페이스를 위한 스큐 보정 방법
WO2024139457A1 (zh) 时延电路同步方法及装置
WO2023087588A1 (zh) 采样电路、采样电路的使用方法、存储介质、电子装置
WO2023159415A1 (en) Adaptive low-power signaling to enable link signal error recovery without increased link clock rates
CN118265126A (zh) 时延电路同步方法及装置
CN108268087A (zh) 半导体装置、半导体系统和操作半导体装置的方法