CN108268087A - 半导体装置、半导体系统和操作半导体装置的方法 - Google Patents

Abstract

本发明提供了一种半导体装置，该半导体装置包括：用于控制第一时钟源的第一时钟控制电路；第二时钟控制电路，其响应于来自知识产权(IP)块的块时钟请求将第一时钟请求发送至第一时钟控制电路，并且控制从第一时钟源接收时钟信号的第二时钟源，以产生停止的时钟信号，即关断预定量的时间的时钟信号；以及驱动器电路，其用于接收块控制信号，并且在停止的时钟信号被输出至IP块的同时将块控制信号输出至IP块。

Description

半导体装置、半导体系统和操作半导体装置的方法

相关申请的交叉引用

本申请要求于2017年1月3日在韩国知识产权局提交的韩国专利申请No.10-2017-0000614和于2017年1月25日在美国专利和商标局提交的美国专利申请No.15/415,020的优先权，所述申请的公开以引用方式全文并入本文中。

技术领域

本发明构思涉及半导体装置、半导体系统和操作该半导体装置的方法。

背景技术

系统芯片(SOC)可包括一个或多个知识产权(IP)块、时钟管理单元(CMU)和功率管理单元(PMU)。CMU向IP块提供时钟信号。CMU可不向不操作的IP块提供时钟信号，从而在采用SOC的系统中减少资源浪费。

为了控制时钟信号的提供，例如，可通过利用特殊功能寄存器(SFR)的软件来控制包括在CMU中的各种时钟源，诸如多路复用器(MUX)电路、时钟划分电路、短暂停止(shortstop)电路和时钟门控电路。然而，利用软件控制包括在CMU中的时钟源会较缓慢。

发明内容

根据本发明构思的示例性实施例，提供了一种半导体装置，包括：用于控制第一时钟源的第一时钟控制电路；第二时钟控制电路，其响应于来自知识产权(IP)块的块时钟请求将第一时钟请求发送至第一时钟控制电路，并且控制从第一时钟源接收时钟信号的第二时钟源，以产生停止的时钟信号，即关断预定量的时间的时钟信号；以及驱动器电路，其用于接收块控制信号，并且在停止的时钟信号被输出至IP块的同时将块控制信号输出至IP块。

根据本发明构思的示例性实施例，提供了一种半导体装置，包括：用于控制第一时钟源的第一时钟控制电路；第二时钟控制电路，其响应于来自IP块的块时钟请求将第一时钟请求发送至第一时钟控制电路，并且控制从第一时钟源接收时钟信号的第二时钟源，以产生停止的时钟信号，即关断预定量的时间的时钟信号；以及驱动器电路，其响应于块控制信号将第二时钟请求发送至第二时钟电路并将第三时钟请求发送至第二时钟源。

根据本发明构思的示例性实施例，提供了一种半导体系统，包括：系统芯片(SoC)，其包括至少一个IP块和将时钟信号提供至所述至少一个IP块的时钟管理单元(CMU)；以及电连接至SoC的至少一个外部装置，其中，CMU包括：用于控制第一时钟源的第一时钟控制电路；第二时钟控制电路，其响应于所述至少一个IP块的块时钟请求将第一时钟请求发送至第一时钟控制电路，并且控制从第一时钟源接收时钟信号的第二时钟源，以产生停止的时钟信号，即关断预定量的时间的时钟信号；以及驱动器电路，其用于接收块控制信号，并且在停止的时钟信号被输出至所述至少一个IP块的同时将块控制信号输出至所述至少一个IP块。

根据本发明构思的示例性实施例，提供了一种操作半导体装置的方法，包括步骤：从将块控制信号输出至IP块的驱动器电路接收第一时钟请求，其中响应于块控制信号发起第一时钟请求；响应于第一时钟请求将第二时钟请求发送至控制父时钟源的父时钟控制电路；从父时钟控制电路接收针对第二时钟请求的应答并且将针对第二时钟请求的应答发送至驱动器电路；从驱动器电路接收第三时钟请求；响应于第三时钟请求产生停止的时钟信号，即关断预定量时间的时钟信号；以及将针对第三时钟请求的应答发送至驱动器电路。

根据本发明构思的示例性实施例，提供了一种时钟控制电路和时钟源；以及一种驱动器电路，其构造为在第一时间将第一时钟请求信号发送至时钟控制电路，在第二时间接收第一时钟请求的应答，在第三时间将第二时钟请求发送至时钟源，并且在第四时间接收第二时钟请求的应答，其中，时钟源构造为响应于第二时钟请求产生第一时钟信号，其中第一时钟信号不在高状态与低状态之间振荡，并且其中，驱动器电路还构造为在第五时间使第二时钟请求终止，并且响应于第二时钟请求，禁用第一时钟信号。

附图说明

通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其它特征将变得更加清楚，其中：

图1是示出根据本发明构思的示例性实施例的半导体装置的示意图；

图2是示出图1的半导体装置的示意图；

图3是示出根据本发明构思的示例性实施例的半导体装置的示意图；

图4是示出根据本发明构思的示例性实施例的图3的半导体装置的操作的时序图；

图5是示出根据本发明构思的示例性实施例的半导体装置的示意图；

图6是示出根据本发明构思的示例性实施例的半导体装置的示意图；

图7是示出根据本发明构思的示例性实施例的图6的半导体装置的操作的时序图；

图8是示出根据本发明构思的示例性实施例的半导体装置的示意图；

图9是示出根据本发明构思的示例性实施例的图8的半导体装置的操作的时序图；

图10是示出根据本发明构思的示例性实施例的半导体装置的示意图；

图11是示出根据本发明构思的示例性实施例的图10的半导体装置的操作的时序图；

图12是示出根据本发明构思的示例性实施例的半导体装置的示意图；

图13是示出根据本发明构思的示例性实施例的图12的半导体装置的操作的时序图；

图14是示出可应用根据本发明构思的示例性实施例的半导体装置和根据本发明构思的示例性实施例的操作半导体装置的方法的半导体系统的框图；以及

图15、图16和图17是示出图14的半导体系统的示例的示意图。

具体实施方式

图1是示出根据本发明构思的示例性实施例的半导体装置的示意图。

参照图1，半导体装置1包括时钟管理单元(CMU)100、知识产权(IP)块200和210以及功率管理单元(PMU)300。半导体装置1可为系统芯片(SoC)，但是本发明构思不限于此。

CMU 100将时钟信号提供至IP块200和210。CMU 100包括时钟组件120a至120g、信道管理电路130和132以及CMU控制器110。时钟组件120a至120g产生将被提供至IP块200和210的时钟信号。布置在对应的时钟组件120f和120g与对应的IP块200和210之间的信道管理电路130和132在IP块200和210与CMU 100之间提供通信信道CH。CMU控制器110利用时钟组件120a至120g将时钟信号提供至IP块200和210。

在本发明构思的示例性实施例中，由信道管理电路130和132提供的通信信道CH可符合在低功率接口(LPI)规格中限定的Q信道接口或者P信道接口，但是本发明构思不限于此。换句话说，根据如何实施半导体装置1，通信信道CH可符合任何通信协议。

时钟组件120a至120g可对应地包括时钟源124a至124g并对应地包括时钟控制电路122a至122g。时钟控制电路122a至122g分别控制时钟源124a至124g。时钟源124a至124g的示例包括多路复用器(MUX)电路、时钟划分电路、短暂停止电路和时钟门控电路。

时钟组件120a至120g彼此可具有父子关系。例如，时钟组件120a是时钟组件120b之父，并且时钟组件120b是时钟组件120a之子并且是时钟组件120c之父。时钟组件120e是时钟组件120f和120g之父，并且时钟组件120f和120g是时钟组件120e之子。布置为最靠近锁相回路(PLL)的时钟组件120a是根时钟组件，并且布置为最靠近IP块200和210的时钟组件120f和120g是叶时钟组件。由于时钟组件120a至120g彼此具有父子关系，因此时钟控制电路122a至122g也可彼此具有父子关系，并且时钟源124a至124g也可彼此具有父子关系。

时钟控制电路122a至122g可将时钟请求REQ与应答ACK彼此交换，并且可将时钟信号提供至IP块200和210。

例如，在IP块200不需要时钟信号的情况下，CMU 100可停止将时钟信号提供至IP块200。IP块200不需要时钟的情况的示例是当IP块200将要进入睡眠状态时。

例如，信道管理电路130可在CMU 100或CMU控制器110的控制下发送指示将停止向IP块200提供时钟信号的第一信号。响应于第一信号的接收，IP块200将指示在完成当前执行的任务之后将不提供时钟信号的第二信号发送至信道管理电路130。响应于从IP块200接收第二信号，信道管理电路130请求其父(例如，时钟组件120f)停止提供时钟信号。

例如，在通过信道管理电路130提供的通信信道CH符合Q信道接口的情况下，信道管理电路130将具有第一逻辑值(例如，逻辑低电平‘L’)的“QREQn”信号发送至IP块200，作为第一信号。然后，信道管理电路130从IP块200接收具有第一逻辑值的“QACCEPTn”信号，作为第二信号，并且将具有例如第一逻辑值的时钟请求REQ发送至时钟组件120f。在该示例中，具有第一逻辑值的时钟请求REQ可为“终止时钟提供请求”。

响应于从信道管理电路130接收具有第一逻辑值的时钟请求REQ(例如，终止时钟提供请求)，时钟控制电路122f通过禁用时钟源124f(例如，时钟门控电路)停止提供时钟信号。结果，IP块200可进入睡眠模式。在该过程中，时钟控制电路122f可将具有第一逻辑值的应答ACK提供至信道管理电路130。然而，通过时钟管理电路130针对终止时钟提供请求接收具有第一逻辑值的应答ACK不一定确保将停止从时钟源124f提供时钟信号。这是因为对具有第一逻辑值的应答ACK的接收仅意味着时钟控制电路122f认识到作为信道管理电路130之父的时钟组件120f不再需要将时钟信号提供至信道管理电路130。

另外，时钟组件120f的时钟控制电路122f将具有第一逻辑值的时钟请求REQ发送至其父，例如，时钟组件120e的时钟控制电路122e。如果IP块210不需要时钟信号，例如，如果时钟控制电路122e从时钟控制电路122g接收终止时钟提供请求，则时钟控制电路122e禁用时钟源124e(例如，时钟划分电路)，从而停止提供时钟信号。结果，IP块200和210二者可进入睡眠模式。

通过时钟控制电路122f执行的上述操作也可通过其它时钟控制电路(例如，时钟控制电路122a至122d)来执行。

此外，在时钟组件120f的时钟控制电路122f将具有第一逻辑值的时钟请求REQ发送至其父(例如，时钟组件120e的时钟控制电路122e)，并且IP块210处于运行模式的情况下，时钟控制电路122e不可禁用时钟源124e。这是因为仅当IP块210不需要时钟信号时，时钟控制电路122e可禁用时钟源124e并且将具有第一逻辑值的时钟请求REQ发送至其父(例如，时钟控制电路120d)。换句话说，时钟控制电路122e只可在从其两个子(例如，时钟控制电路122f和122g)都接收到终止时钟提供请求之后才能禁用时钟源124e。

当时钟源124a至124f因为IP块200和210处于睡眠模式而全部被禁用并且随后IP块200进入运行模式时，CMU 100可恢复将时钟信号提供至IP块200和210。

信道管理电路130将具有第二逻辑值(例如，逻辑高电平‘H’)的时钟请求REQ发送至其父(例如，时钟组件120f的时钟控制电路122f)，并且等待从时钟控制电路122f接收应答ACK。这里，具有第二逻辑值的时钟请求REQ可为“时钟提供请求”，并且针对时钟提供请求的应答ACK的接收意味着已恢复从时钟源124f提供时钟信号。时钟控制电路122f不能立即启用时钟源124f(例如，时钟门控电路)；而是时钟控制电路122f等待从其父提供时钟信号。

然后，时钟控制电路122f将具有第二逻辑值的时钟请求REQ(例如，时钟提供请求)发送至其父(例如，时钟控制电路122e)，并且等待从时钟控制电路122e接收应答ACK。通过时钟控制电路122f执行的上述操作可通过其它时钟控制电路(例如，时钟控制电路122a至122d)来执行。

响应于从时钟控制电路122b接收具有第二逻辑值的时钟请求REQ，作为根时钟组件的时钟控制电路122a启用时钟源124a(例如，MUX电路)，并且将应答ACK发送至时钟控制电路122b。以此方式，按次序启用时钟源124b至124e，然后时钟控制电路122e将指示已恢复从时钟源124e提供时钟信号的应答ACK发送至时钟控制电路122f。响应于接收到由时钟控制电路122e发送的应答ACK，时钟控制电路122f使得时钟源124f能够将时钟信号提供至IP块200，并且将应答ACK提供至信道管理电路130。

时钟控制电路122a至122g可通过将时钟请求REQ与应答ACK信号彼此交换来按照全握手方式操作。因此，时钟控制电路122a至122g可通过控制时钟源124a至124g来控制将时钟信号提供至IP块200和210。换句话说，通过硬件实现了CMU 100中的时钟源124a至124g的控制。

可驱动时钟控制电路122a至122g以将时钟请求REQ发送至它们各自的父或对应地控制时钟源124a至124g。另外，可在CMU控制器110的控制下操作时钟控制电路122a至122g。在本发明构思的示例性实施例中，时钟控制电路122a至122g可包括有限状态机(FSM)，其根据在时钟控制电路122a至122g当中发送的时钟请求REQ控制时钟源124a至124g。

图2是示出图1的半导体装置的示意图。

参照图2，时钟组件120c产生短暂停止的时钟信号SCLK。短暂停止的时钟信号SCLK是关断预定量的时间但是在预定量的时间过去之后将接通的时钟信号CLK。换句话说，在预定时间的最后，将短暂停止的时钟信号SCLK接通。本文所用的术语“短暂停止的”可意指曾被关断的短暂停止的时钟信号SCLK即使没有发生特定事件也总是在预定量的时间过去之后被接通。短暂停止的时钟信号SCLK被关断的时间段的长度可变化。在本发明构思的示例性实施例中，可通过例如软件来设置短暂停止的时钟信号SCLK被关断的时间段的长度。

在当预定信号(例如，异步或同步复位信号)将被输入至例如IP块200时的情况下可使用短暂停止的时钟信号SCLK。另外，在存在其定时因为其短传播时延而不容易与短时钟周期时长(例如，一个时钟周期或几个时钟周期的时长)匹配的信号的情况下可使用短暂停止的时钟信号SCLK。在当控制信号将被提供至例如IP块200以防止故障同时确保IP块200处于空闲状态时的情况下也可使用短暂停止的时钟信号SCLK。在本发明构思的示例性实施例中，时钟组件120c包括时钟控制电路122c和通过时钟控制电路122c控制的时钟源124c。时钟源124c接收时钟信号CLK，并且输出短暂停止的时钟信号SCLK。

如上面参照图1的描述，产生短暂停止的时钟信号SCLK的时钟组件120c提供短暂停止的时钟信号SCLK，同时与其它时钟组件(例如，时钟组件120b和120d)交换时钟请求REQ和应答ACK。时钟组件120b和120d可为具有任意功能的时钟组件。例如，时钟组件120b和120d可为用于划分时钟信号CLK的划分电路，但是本发明构思不限于此。产生短暂停止的时钟信号SCLK的时钟组件120c可布置在包括多个时钟组件的时钟树的除根时钟组件120a的位置以外的任何位置。时钟组件120c的位置可取决于半导体装置1的实施目的。

例如，为了在当预定信号(诸如异步或同步复位信号)将被输入至例如IP块200时的适当定时产生短暂停止的时钟信号SCLK，时钟组件120c不仅检测预定信号的值何时改变，还确定何时接通或关断时钟信号CLK。

图3是示出根据本发明构思的另一示例性实施例的半导体装置的示意图。

参照图3，半导体装置还包括驱动器电路128。

驱动器电路128接收对IP块200进行控制的IP块控制信号OS，并且在时钟控制电路122c正在将短暂停止的时钟信号SCLK输出至IP块200的同时将IP块控制信号SS输出至IP块200。换句话说，IP块控制信号SS是根据短暂停止的时钟信号SCLK的定时输入至IP块200的IP块控制信号OS。在本发明构思的示例性实施例中，IP块控制信号OS或SS的示例包括用于存储器装置的复位信号、隔离信号和额外裕量调整(EMA)信号，但是本发明构思不限于此。换句话说，IP块控制信号OS或SS的示例还包括在以下情况下使用的任何任意信号，所述情况有：在预定信号(诸如异步或同步复位信号)将被输入至IP块200时；在存在其定时因为其短传播时延而不容易与短时钟周期时长(例如，一个时钟周期或几个时钟周期的时长)匹配的信号时；以及在控制信号将被提供至IP块200，以防止故障同时确保IP块200处于空闲状态时。

驱动器电路128检测IP块控制信号OS的输入，并且将时钟请求410发送至时钟控制电路122c。为了将短暂停止的时钟信号SCLK提供至IP块200，用于时钟控制电路122c之父(例如，时钟控制电路122b)的时钟信号CLK将被首先接通。因此，时钟控制电路122c接收时钟请求410，并且随后将时钟请求REQ发送至时钟控制电路122b，从而允许时钟源124c从其父(例如，时钟源124b)接收时钟信号CLK。时钟控制电路122c从时钟控制电路122b接收应答ACK，并且将针对时钟请求REQ(时钟请求410)的应答412发送至驱动器电路128。针对时钟请求REQ的应答412指示将接通状态时钟信号从被时钟控制电路122c之父(例如，时钟控制电路122b)控制的时钟源124b提供至时钟源124c。

驱动电路128从时钟控制电路122c接收针对时钟请求410的应答412，并且在确保时钟信号CLK具有“接通”状态之后将时钟请求420发送至时钟源124c。时钟源124c接收时钟请求420，并且在输出短暂停止的时钟信号SCLK的同时将针对时钟请求420的应答422发送至驱动器电路128。

因此，驱动器电路128根据由时钟源124c产生的短暂停止的时钟信号SCLK的定时将IP块控制信号SS输出至IP块200。驱动器电路128可在将IP块控制信号SS输出至IP块200之后通过将时钟请求420取消预定量的时间来终止用于短暂停止的时钟信号SCLK的时钟门控。

在本发明构思的示例性实施例中，驱动器电路128可为诸如IP块200的IP块，在这种情况下，通过作为用于自操作的时钟信号的参考时钟信号REF_CLK驱动驱动器电路128。因此，驱动器电路128可将请求发送至CMU 100，以提供参考时钟信号REF_CLK或者停止提供参考时钟信号REF_CLK。换句话说，提供至驱动器电路128的参考时钟信号REF_CLK和提供至IP块200的时钟信号CLK可为不同的信号。

如上所述，通过与CMU 100的元件分离地提供驱动器电路128，用于检测IP块控制信号OS的输入并控制时钟控制电路122c的第一路径和用于将时钟信号CLK经时钟源124b、124c和124d提供至IP块200的第二路径可彼此分离。结果，可使时钟信号CLK的传播路径的长度最小化，并且可降低抖动效应。

图4是示出根据本发明构思的示例性实施例的图3的半导体装置的操作的时序图。

参照图4，在时间T2，驱动器电路128检测到IP块控制信号OS的输入。然后，在时间T3，驱动器电路128将时钟请求410发送至时钟控制电路122c，以确保时钟源124c从其父(例如，时钟源124b)接收时钟信号CLK，并且将时钟请求420发送至时钟源124c以使得时钟源124c产生短暂停止的时钟信号SCLK。

在时间T3与时间T5之间的时间段I中输出短暂停止的时钟信号SCLK的过程中，驱动电路128将IP块控制信号SS输出至IP块200。

响应于在时间T6对IP块控制信号OS的值的改变的检测(例如，当OS从高变为低)，在时间T7，驱动器电路128将时钟请求410再次发送至时钟控制电路122c以确保时钟源124c从其父(例如，时钟源124b)接收时钟信号CLK，并且将时钟请求420再次发送至时钟源124c，以使得时钟源124c产生短暂停止的时钟信号SCLK。

在时间T7与时间T9之间的时间段II中输出短暂停止的时钟信号SCLK的过程中，驱动电路128将改变了值的IP块控制信号SS输出至IP块200。

图5是示出根据本发明构思的示例性实施例的半导体装置的示意图。

参照图5，时钟源124c可包括时钟门控电路1244。时钟门控电路1244接收时钟信号CLK并且根据使能信号门控并输出时钟信号CLK。换句话说，可响应于从时钟控制电路122c和驱动器电路128提供的使能信号通过驱动时钟门控电路1244产生短暂停止的时钟信号SCLK。

时钟源124c还包括逻辑门1243，其对从时钟控制电路122c接收的第一使能信号430和从驱动器电路128接收的第二使能信号420执行逻辑操作以产生用于控制时钟门控电路1244的信号。

逻辑门1243在图5中示为AND逻辑门，但是本发明构思不限于此。换句话说，逻辑门1243可为接收第一使能信号430和第二使能信号420并且输出用于控制时钟门控电路1244的信号的任意逻辑门。

例如，从时钟控制电路122c接收的第一使能信号430通过同步电路1241与时钟信号CLK同步，并且从驱动器电路128接收的第二使能信号420通过同步电路1242与时钟信号CLK同步。可将与时钟信号CLK同步的第一使能信号430和与时钟信号CLK同步的第二使能信号420输入至逻辑门1243。同步电路1241将针对第一使能信号430的应答432发送至时钟控制电路122c，并且同步电路1242将针对第二使能信号420的应答422发送至驱动器电路128。应答432和422可将关于时钟信号CLK的状态的信息(例如，指示时钟信号CLK是具有“接通”状态还是“关断”状态的信息)分别提供至时钟控制电路122c和驱动器电路128。

通过逻辑门1243的输出信号启用或禁用时钟门控电路1244，从而输出短暂停止的时钟信号SCLK。换句话说，可在驱动器电路128从时钟控制电路122c接收应答412之后禁用时钟门控电路1244。

图6是示出根据本发明构思的示例性实施例的半导体装置的示意图。

参照图6，半导体装置还可包括异步接口129和计数器。

将异步接口129布置在驱动器电路128的输入端，将输入异步IP块控制信号转换为同步信号，并且将同步信号提供至驱动器电路128。在本发明构思的示例性实施例中，异步接口129接收异步第一信号SIGNAL 1和异步第二信号SIGNAL 2，将异步第一信号SIGNAL 1和异步第二信号SIGNAL 2转换为同步数据SYNC_DATA，并且将同步数据SYNC_DATA提供至驱动器电路128。为了将同步数据SYNC_DATA提供至驱动器电路128，可在异步接口129与驱动器电路128之间发送请求SYNC_REQ和应答SYNC_ACK。

驱动器电路128可将多比特的第一信号SIGNAL 1和多比特的第二信号SIGNAL 2提供至IP块200。例如，如果多比特的第一信号SIGNAL 1长为m比特(其中m是自然数)并且多比特的第二信号SIGNAL 2长为n比特(其中n是自然数)，则驱动器电路128可将多比特的第一信号SIGNAL 1和多比特的第二信号SIGNAL 2提供至IP块200，并且因此可将总共(m+n)比特提供至IP块200。

在本发明构思的示例性实施例中，驱动器电路128在检测IP块控制信号OS的输入之后发送至时钟控制电路122c的时钟请求410和驱动器电路128在确保时钟源124c从时钟源124b接收时钟信号CLK之后发送至时钟源124c的时钟请求420各自可为2比特数据SSCH_REQ[1:0]。另外，在本发明构思的示例性实施例中，针对时钟请求410的应答412和针对时钟请求420的应答422各自可为2比特数据SSCH_ACK[1:0]。

可使用计数器来设置短暂停止的时钟信号SCLK的长度。换句话说，计数器可确定根据短暂停止的时钟信号SCLK的定时发送的IP块控制信号在转变之前和之后过去了多少时钟，以将时钟信号CLK关断。

图7是示出根据本发明构思的示例性实施例的图6的半导体装置的操作的时序图。

参照图7，在时间T2，驱动器电路128从异步接口129接收关于第一异步信号SIGNAL1和第二异步信号SIGNAL 2的同步数据SYNC_DATA。在从时间T1至时间T3的时间段内，驱动器电路128具有第一状态S1，即空闲状态。

在时间T3，驱动器电路128将时钟请求SSCH_REQ[0]发送至时钟控制电路122c以确保从其父提供时钟信号CLK。响应于时钟信号CLK提供至时钟源124c，驱动器电路128在时间T5从时钟控制电路122c接收应答SSCH_ACK[0]。在从时间T3至时间T6的时间段内，驱动器电路128具有用于从时钟控制电路122c之父接收时钟信号CLK的第二状态S2。

在从时间T6至时间T7的时间段内，驱动器电路128在第三状态S3等待。然后，在时间T7，驱动器电路128将时钟请求SSCH_REQ[1]发送至时钟源124c。时钟源124c根据时钟请求SSCH_REQ[1]产生短暂停止的时钟信号SCLK。在时间T8，驱动器电路128从时钟源124c接收应答SSCH_ACK[1]。在从时间T7至时间T9的时间段内，驱动器电路128具有第四状态S4并且控制短暂停止的时钟信号SCLK的产生。

在从时间T9至时间T11的时间段(例如，时间段III)内输出通过时钟源124c产生的短暂停止的时钟信号SCLK，在时间T10，驱动器电路128将第一异步信号SIGNAL 1和第二异步信号SIGNAL 2的改变后的值(NEW VALUE)提供至IP块200。在提供第一异步信号SIGNAL 1和第二异步信号SIGNAL 2的改变后的值之前，例如，在从时间T9至时间T10的时间段A中，驱动器电路128具有用于对时钟信号CLK计数的第五状态S5。在提供第一异步信号SIGNAL 1和第二异步信号SIGNAL 2的改变后的值之后，例如，在从时间T10至时间T11的时间段B中，驱动器电路128具有用于对时钟信号CLK计数的第六状态S6。通过对时钟信号CLK计数，在第一异步信号SIGNAL 1和第二异步信号SIGNAL 2之前和之后可设置足够的时钟关断区。

在时间T11，驱动器电路128终止时钟请求SSCH_REQ[1]，并且时钟源124c停止产生短暂停止的时钟信号SCLK。然后，在时间T12，驱动器电路128接收应答SSCH_ACK[1]。在从时间T11至时间T13的时间段中，驱动器电路128具有用于停止产生短暂停止的时钟信号SCLK的第七状态S7。

在时间T13，驱动器电路128终止时钟请求SSCH_REQ[0]。在时间T14，驱动器电路128在与时钟控制电路122c之父关联的时钟请求终止之后接收应答SSCH_ACK[0]。在从时间T13至时间T15的时间段中，驱动器电路128具有用于终止与时钟控制电路122c之父关联的时钟请求的第八状态S8。

图8是示出根据本发明构思的示例性实施例的半导体装置的示意图，并且图9是示出根据本发明构思的示例性实施例的图8的半导体装置的操作的时序图。

参照图8和图9，驱动器电路128接收用于控制IP块200(例如，用于使IP块200复位)的复位信号RESET，并且在短暂停止的时钟信号SCLK从时钟源124c输出至IP块200的同时将复位信号RESET作为SRESET输出至IP块200。

例如，响应于对在时间T2或T6输入复位信号RESET的检测，驱动器电路128将时钟请求SSCH_REQ[0]发送至时钟控制电路122c。时钟控制电路122c接收时钟请求SSCH_REQ[0]并且将时钟请求REQ发送至父时钟控制电路，以使得时钟信号CLK从父时钟源提供至时钟源124c。时钟控制电路122c从父时钟控制电路接收应答ACK并且将针对时钟请求SSCH_REQ[0]的应答SSCH_ACK[0]发送至驱动器电路128。

驱动器电路128从时钟控制电路122c接收针对时钟请求SSCH_REQ[0]的应答SSCH_ACK[0]，并且将时钟请求SSCH_REQ[1]发送至时钟源124c。时钟源124c接收时钟请求SSCH_REQ[1]，并且在从时间T3至时间T5的时间段I或者从时间T7至时间T9的时间段II中输出短暂停止的时钟信号SCLK的同时将针对时钟请求SSCH_REQ[1]的应答SSCH_ACK[1]发送至驱动器电路128。

根据在从时间T3至时间T5的时间段I或者从时间T7至时间T9的时间段II中输出的短暂停止的时钟信号SCLK的定时，驱动器电路128在时间T4或T8将复位信号SRESET发送至IP块200。

图10是示出根据本发明构思的示例性实施例的半导体装置的示意图，并且图11是示出根据本发明构思的示例性实施例的图10的半导体装置的操作的时序图。

参照图10和11，驱动器电路128接收用于控制隔离块220(例如，用于隔离隔离块220的一部分)的隔离信号ISOLATION，并且在从时钟源124c将短暂停止的时钟信号SCLK输出至隔离块220的同时将隔离信号ISOLATION作为SISOLATION输出至隔离块220。

例如，响应于对在时间T2或者时间T6输入隔离信号ISOLATION的检测，驱动器电路128将时钟请求SSCH_REQ[0]发送至时钟控制电路122c。时钟控制电路122c接收时钟请求SSCH_REQ[0]并且将时钟请求REQ发送至父时钟控制电路，以使得从父时钟源将时钟信号CLK提供至时钟源124c。时钟控制电路122c从父时钟控制电路接收应答ACK并且将针对时钟请求SSCH_REQ[0]的应答SSCH_ACK[0]发送至驱动器电路128。

驱动器电路128从时钟控制电路122c接收针对时钟请求SSCH_REQ[0]的应答SSCH_ACK[0]，并且将时钟请求SSCH_REQ[1]发送至时钟源124c。时钟源124c接收时钟请求SSCH_REQ[1]，并且在从时间T3至时间T5的时间段I或者从时间T7至时间T9的时间段II中输出短暂停止的时钟信号SCLK的同时将针对时钟请求SSCH_REQ[1]的应答SSCH_ACK[1]发送至驱动器电路128。

根据在从时间T3至时间T5的时间段I或者从时间T7至时间T9的时间段II中输出的短暂停止的时钟信号SCLK的定时，驱动器电路128在时间T4或T8将隔离信号SISOLATION发送至隔离块220。

图12是示出根据本发明构思的示例性实施例的半导体装置的示意图，并且图13是示出根据本发明构思的示例性实施例的图12的半导体装置的操作的时序图。

参照图12和13，驱动器电路128接收EMA信号EMA，该信号是用于控制存储器块(例如，IP块240)的信号，例如用于使IP块240复位，并且在从时钟源124c将短暂停止的时钟信号SCLK输出至IP块240的同时将EMA信号EMA作为SEMA输出至IP块240。

例如，响应于在时间T2或T6检测到EMA信号EMA的输入，驱动器电路128将时钟请求SSCH_REQ[0]发送至时钟控制电路122c。时钟控制电路122c接收时钟请求SSCH_REQ[0]，并且将时钟请求REQ发送至父时钟控制电路，以从父时钟源将时钟信号CLK提供至时钟源124c。时钟控制电路122c从父时钟控制电路接收应答ACK，并且将针对时钟请求SSCH_REQ[0]的应答SSCH_ACK[0]发送至驱动器电路128。

驱动器电路128从时钟控制电路122c接收针对时钟请求SSCH_REQ[0]的应答SSCH_ACK[0]，并且将时钟请求SSCH_REQ[1]发送至时钟源124c。时钟源124c接收时钟请求SSCH_REQ[1]，并且在从时间T3至时间T5的时间段I或者从时间T7至时间T9的时间段II中输出短暂停止的时钟信号SCLK的同时将针对时钟请求SSCH_REQ[1]的应答SSCH_ACK[1]发送至驱动器电路128。

根据在从时间T3至时间T5的时间段I或者从时间T7至时间T9的时间段II中输出的短暂停止的时钟信号SCLK的定时，驱动器电路128在时间T4或T8将EMA信号SEMA发送至IP块240。

图14是可应用根据本发明构思的示例性实施例的半导体装置和根据本发明构思的示例性实施例的操作半导体装置的方法的半导体系统的框图。

参照图14，半导体系统可包括半导体装置“SoC”1、处理器10、存储器装置20、显示装置30、网络装置40、存储装置50和输入/输出(I/O)装置60。半导体装置“SoC”1、处理器10、存储器装置20、显示装置30、网络装置40、存储装置50和I/O装置60可经总线70彼此交换数据。

半导体装置“SoC”1可包括控制存储器装置20的存储器控制器、控制显示装置30的显示控制器、控制网络装置40的网络控制器、控制存储装置50的存储控制器和控制I/O装置60的I/O控制器中的至少一个。半导体系统还可包括控制存储器装置20、显示装置30、网络装置40、存储装置50和I/O装置60中的至少一个的额外的处理器。

图15、图16和图17是示出图14的半导体系统的示例的示意图。

例如，图15示出了平板个人计算机(PC)1200，图16示出了笔记本计算机1300，图17示出了智能电话1400。根据本发明构思的示例性实施例的半导体装置可用于平板PC1200、笔记本计算机1300或智能电话1400中。

另外，根据本发明构思的示例性实施例的半导体装置还可用于除本文阐述的这些以外的各种集成电路(IC)装置。

另外，可应用本发明构思的示例性实施例的半导体系统还可为计算机、超级移动PC(UMPC)、工作站、上网本计算机、个人数字助理(PDA)、便携式计算机、无线电话、移动电话、电子书(e-book)、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、3维(3D)电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪或者数字视频播放器。

本发明构思的示例性实施例提供了一种用于在通过硬件实现时钟信号控制的系统中实现短暂停止的时钟信号的半导体装置。

本发明构思的示例性实施例提供了一种用于在通过硬件实现时钟信号控制的系统中实现短暂停止的时钟信号的半导体系统。

本发明构思的示例性实施例提供了一种操作用于在通过硬件实现时钟信号控制的系统中实现短暂停止的时钟信号的半导体装置的方法。

虽然已经参照本发明构思的示例性实施例具体示出并且描述了本发明构思，但是本领域普通技术人员应该理解，在不脱离由权利要求限定的本发明构思的精神和范围的情况下，可在其中作出各种形式和细节上的改变。

Claims (20)

1.一种半导体装置，包括：

用于控制第一时钟源的第一时钟控制电路；

第二时钟控制电路，其响应于来自知识产权块的块时钟请求将第一时钟请求发送至第一时钟控制电路，并且控制从第一时钟源接收时钟信号的第二时钟源，以产生停止的时钟信号，即关断预定量的时间的时钟信号；以及

驱动器电路，其用于接收块控制信号，并且在停止的时钟信号被输出至知识产权块的同时将块控制信号输出至知识产权块。

2.根据权利要求1所述的半导体装置，其中，响应于块控制信号，驱动器电路将第二时钟请求发送至第二时钟控制电路。

3.根据权利要求2所述的半导体装置，其中，驱动器电路从第二时钟控制电路接收针对第二时钟请求的应答。

4.根据权利要求3所述的半导体装置，其中，响应于来自第二时钟控制电路的针对第二时钟请求的应答，驱动器电路将第三时钟请求发送至第二时钟源。

5.根据权利要求4所述的半导体装置，其中，驱动器电路从第二时钟源接收针对第三时钟请求的应答，并且随后将块控制信号输出至知识产权块。

6.根据权利要求1所述的半导体装置，其中，块控制信号包括用于存储器装置的复位信号、隔离信号或者额外裕量调整信号。

7.根据权利要求1所述的半导体装置，其中，第二时钟源包括时钟门控电路。

8.根据权利要求7所述的半导体装置，其中，第二时钟源还包括逻辑门，其对从第二时钟控制电路接收的第一使能信号和从驱动器电路接收的第二使能信号执行逻辑操作，并且作为逻辑操作的结果，输出用于控制时钟门控电路的信号。

9.根据权利要求8所述的半导体装置，其中，通过从逻辑门输出的信号启用或禁用时钟门控电路。

10.根据权利要求1所述的半导体装置，其中，第二时钟控制电路或第二时钟源还包括设置停止的时钟信号的长度的计数器。

11.一种半导体装置，包括：

用于控制第一时钟源的第一时钟控制电路；

第二时钟控制电路，其响应于来自知识产权块的块时钟请求将第一时钟请求发送至第一时钟控制电路，并且控制从第一时钟源接收时钟信号的第二时钟源，以产生停止的时钟信号，即关断预定量的时间的时钟信号；以及

驱动器电路，其响应于块控制信号将第二时钟请求发送至第二时钟电路并将第三时钟请求发送至第二时钟源。

12.根据权利要求11所述的半导体装置，其中，驱动器电路从第二时钟控制电路接收针对第二时钟请求的应答，然后，将第三时钟请求发送至第二时钟源。

13.根据权利要求12所述的半导体装置，其中，驱动器电路从第二时钟源接收针对第三时钟请求的应答，并且将块控制信号输出至知识产权块。

14.根据权利要求11所述的半导体装置，其中，块控制信号包括用于存储器装置的复位信号、隔离信号或额外裕量调整信号。

15.根据权利要求11所述的半导体装置，其中，第二时钟源包括时钟门控电路。

16.根据权利要求15所述的半导体装置，其中，第二时钟源还包括逻辑门，其对从第二时钟控制电路接收的第一使能信号和从驱动器电路接收的第二使能信号执行逻辑操作，并且作为逻辑操作的结果，输出用于控制时钟门控电路的信号。

17.根据权利要求16所述的半导体装置，其中，通过从逻辑门输出的信号启用或禁用时钟门控电路。

18.根据权利要求11所述的半导体装置，其中，第二时钟控制电路或第二时钟源还包括设置停止的时钟信号的长度的计数器。

19.一种半导体装置，包括：

时钟控制电路和时钟源；

驱动器电路，其构造为在第一时间将第一时钟请求信号发送至时钟控制电路，在第二时间接收第一时钟请求的应答，在第三时间将第二时钟请求发送至时钟源，并且在第四时间接收第二时钟请求的应答，

其中，时钟源构造为响应于第二时钟请求产生第一时钟信号，其中，第一时钟信号不在高状态与低状态之间振荡，并且

其中，驱动器电路还构造为在第五时间使第二时钟请求终止，并且响应于第二时钟请求，禁用第一时钟信号。

20.根据权利要求19所述的半导体装置，其中，当禁用第一时钟信号时，从时钟源输出在高状态与低状态之间振荡的第二时钟信号。