TWI822732B - 獨立配對的3相眼圖取樣電路 - Google Patents

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Abstract

揭示用於多線多相介面上的資料通訊的方法、裝置和系統。一種方法包括：從表示3線介面的相繼訊號傳遞狀態的符號對之間的轉變中恢復第一時鐘信號，其中回應於在表示兩條導線之間的狀態中的差異的三個差值信號之一中在第一符號與第二符號之間的最早發生的轉變而產生第一時鐘信號中的脈衝；決定在第一差值信號上偵測到的第一轉變的電壓變化方向；將基於該電壓變化方向所選擇的值提供作為第二符號中的第一差值信號的值；及當在第一符號期間擷取的第二差值信號在第一符號與第二符號之間不轉變時，將在第一符號期間擷取的第二差值信號的值提供作為第二差值信號的值。

Description

獨立配對的3相眼圖取樣電路
本專利申請案主張於2018年6月11日提出申請的題為「INDEPENDENT PAIR 3-PHASE EYE SAMPLING CIRCUIT（獨立配對的3相眼圖取樣電路）」的非臨時申請案第16/005,231號的優先權，該申請案被轉讓給本專利申請案受讓人並由此經由引用之方式明確併入於本文。
本案大體而言係關於高速資料通訊介面，且更特定言之係關於耦合到多線多相資料通訊鏈路的接收器中的時鐘產生。
行動設備（諸如蜂巢式電話）的製造商可從各種來源（包括不同製造商）獲得行動設備的各元件。例如，蜂巢式電話中的應用處理器可從第一製造商獲得，而成像設備或相機可從第二製造商獲得，以及顯示器可從第三製造商獲得。可使用基於標準的或專有的實體介面來互連應用處理器、成像設備、顯示器控制器，或其他類型的設備。在一個實例中，可使用由移動行業處理器介面（MIPI）聯盟所定義的相機序列介面（CSI）來連接成像設備。在另一實例中，顯示器可包括遵循由移動行業處理器介面（MIPI）聯盟指定的顯示器序列介面（DSI）標準的介面。
由MIPI聯盟定義的多相三線（C-PHY）介面使用三重導體在各設備之間傳送資訊。在C-PHY介面上的符號傳輸期間，三條導線中的每一者可以在三個訊號傳遞狀態中的一個訊號傳遞狀態中。在該C-PHY介面上傳送的符號序列中編碼時鐘資訊，並且接收器根據連貫符號之間的轉變來產生時鐘信號。C-PHY介面的最大速度和時鐘資料恢復（CDR）電路恢復時鐘資訊的能力可受與在通訊鏈路的不同導線上傳送的信號的轉變有關的最大時間變動的限制。接收器可採用延遲電路來確保全部的三重導體在提供取樣邊沿之前已呈現穩定的訊號傳遞狀態。鏈路的傳輸速率可能受限於將共用時序用於擷取訊號傳遞狀態，並且隨著多線介面的訊號傳遞頻率的增加，對改進的時鐘產生電路的需求亦在不斷增加。
本文中所揭示的實施例提供了實現多線及/或多相通訊鏈路上的改進的通訊的系統、方法和裝置。通訊鏈路可被部署在諸如具有多個積體電路（IC）設備的行動終端之類的裝置中。
在本案的各個態樣中，一種用於時鐘和資料恢復的方法包括：從表示3線介面的相繼訊號傳遞狀態的符號對之間的轉變中恢復第一時鐘信號，每個符號對包括第一符號和第二符號，其中回應於在表示3線介面中的兩條導線之間的訊號傳遞狀態中的差異的三個差值信號之一中偵測到的、在第一符號與第二符號之間的邊界處最早發生的轉變而產生第一時鐘信號中的脈衝；決定在第一符號與第二符號之間的邊界處在第一差值信號上偵測到的第一轉變的電壓變化方向；將基於第一轉變的該電壓變化方向所選擇的值提供作為第二符號中的第一差值信號的值；及當在第一符號期間擷取的第二差值信號在第一符號與第二符號之間的邊界處不轉變時，將在第一符號期間擷取的第二差值信號的值提供作為第二符號中的第二差值信號的值。
在某些態樣中，該方法包括：將第一差值信號耦合到第一邊沿觸發的正反器，該第一邊沿觸發的正反器在第一轉變由第一差值信號的第一電壓變化方向表徵時改變狀態；將第一差值信號耦合到第二邊沿觸發的正反器，該第二邊沿觸發的正反器在第一轉變由第一差值信號的第二電壓變化方向表徵時改變狀態；及基於第一邊沿觸發的正反器和第二邊沿觸發的正反器的輸出來決定第一轉變的電壓變化方向。
在本案的各個態樣中，一種時鐘和資料恢復裝置具有：複數個差分接收器，其被配置成提供差值信號，每個差值信號表示3線介面中的一導線對之間的訊號傳遞狀態中的差異；時鐘恢復電路，其被配置成回應於在第一符號與第二符號之間的邊界處在差值信號之一中偵測到的最早發生的轉變而產生第一時鐘信號中的脈衝；第一組正反器，其包括偵測第一差值信號中的正向轉變和該第一差值信號中的負向轉變的第一正反器；及選擇電路。選擇電路可被配置成：決定在第一符號與第二符號之間的邊界處在第一差值信號中偵測到的第一轉變的電壓變化方向；將基於第一轉變的該電壓變化方向所選擇的值提供作為第二符號中的第一差值信號的值；及當在第一符號期間擷取的第二差值信號在第一符號與第二符號之間的邊界處不轉變時，將在第一符號期間擷取的第二差值信號的值提供作為第二符號中的第二差值信號的值。該電壓變化方向可以使用第一正反器和第二正反器來決定。
在本案的各個態樣中，一種裝置包括：用於從表示3線介面的相繼訊號傳遞狀態的符號對之間的轉變中恢復第一時鐘信號的構件，每個符號對包括第一符號和第二符號，其中回應於在表示3線介面中的兩條導線之間的訊號傳遞狀態中的差異的三個差值信號之一中偵測到的在第一符號與第二符號之間的邊界處最早發生的轉變而產生第一時鐘信號中的脈衝；用於決定在第一符號與第二符號之間的邊界處在第一差值信號上偵測到的第一轉變的電壓變化方向的構件；用於將基於第一轉變的該電壓變化方向所選擇的值提供作為第二符號中的第一差值信號的值的構件；及用於當在第一符號期間擷取的第二差值信號在第一符號與第二符號之間的邊界處不轉變時，將在第一符號期間擷取的第二差值信號的值提供作為第二符號中的第二差值信號的值的構件。
在本案的各個態樣中，揭示一種處理器可讀儲存媒體。該儲存媒體可以是非暫態儲存媒體並且可儲存代碼，該代碼在由一或多個處理器執行時使該一或多個處理器：從表示3線介面的相繼訊號傳遞狀態的符號對之間的轉變中恢復第一時鐘信號，每個符號對包括第一符號和第二符號，其中回應於在表示3線介面中的兩條導線之間的訊號傳遞狀態中的差異的三個差值信號之一中偵測到的在第一符號與第二符號之間的邊界處最早發生的轉變而產生第一時鐘信號中的脈衝；決定在第一符號與第二符號之間的邊界處在第一差值信號上偵測到的第一轉變的電壓變化方向；將基於第一轉變的該電壓變化方向所選擇的值提供作為第二符號中的第一差值信號的值；及當在第一符號期間擷取的第二差值信號在第一符號與第二符號之間的邊界處不轉變時，將在第一符號期間擷取的第二差值信號的值提供作為第二符號中的第二差值信號的值。
以下結合附圖闡述的詳細描述意欲作為各種配置的描述，而無意表示可實踐本文所描述的概念的僅有配置。本詳細描述包括具體細節以提供對各種概念的透徹理解。然而，對於本領域技藝人士將顯而易見的是，沒有該等具體細節亦可實踐該等概念。在一些實例中，以方塊圖形式示出眾所周知的結構和元件以便避免湮沒此類概念。
如本案中所使用的，術語「元件」、「模組」、「系統」及類似術語意欲包括電腦相關實體，諸如但並不限於硬體、韌體、硬體與軟體的組合、軟體，或執行中的軟體。例如，元件可以是但不限於是，在處理器上執行的過程、處理器、物件、可執行件、執行的執行緒、程式及/或電腦。作為圖示，在計算設備上執行的應用程式和該計算設備兩者皆可以是元件。一或多個元件可常駐在過程及/或執行的執行緒內，且元件可以局部化在一台電腦上及/或分佈在兩台或兩台以上電腦之間。另外，該等元件能從其上儲存有各種資料結構的各種電腦可讀取媒體來執行。該等元件可借助於本端及/或遠端過程來通訊，諸如根據具有一或多個資料封包的信號來通訊，此種資料封包諸如是來自藉由該信號與本端系統、分散式系統中另一元件互動的，及/或跨諸如網際網路之類的網路與其他系統互動的一個元件的資料。
此外，術語「或」意欲意謂包含性「或」而非排他性「或」。亦即，除非另外指明或從上下文能清楚地看出，否則用語「X採用A或B」意欲意謂任何自然的包含性排列。亦即，用語「X採用A或B」得到以下任何實例的滿足：X採用A；X採用B；或X採用A和B兩者。另外，本案和所附申請專利範圍中所使用的冠詞「一」和「某」一般應當被解釋成意謂「一或多個」，除非另外聲明或者可從上下文中清楚看出是指單數形式。概覽
本發明的某些態樣可應用於由MIPI聯盟指定的C-PHY介面，該C-PHY介面可被部署以連接電子設備，該等電子設備是行動裝置（諸如電話、行動計算設備、電器、汽車電子設備、航空電子系統等）的子元件。行動裝置的實例包括蜂巢式電話、智慧型電話、通信期啟動協定（SIP）電話、膝上型電腦、筆記本、小筆電、智慧型電腦、個人數位助理（PDA）、衛星無線電、全球定位系統（GPS）設備、多媒體設備、視訊設備、數位音訊播放機（例如，MP3播放機）、相機、遊戲機、可穿戴計算設備（例如，智慧手錶、健康或健身追蹤器等）、電器、感測器、自動售貨機，或任何其他類似的功能設備。
C-PHY介面是可以在頻寬有限的通道上提供高傳輸量的高速序列介面。C-PHY介面可被部署以將應用處理器連接至周邊設備（包括顯示器和相機）。C-PHY介面將資料編碼成在三條導線的集合（其可被稱為三重（trio）或三重導線）上的三相信號中傳送的符號。該三相信號以不同的相位在三重導線中的每條導線上傳送。每個三重導線提供通訊鏈路上的通道。符號區間可被定義成其中單個符號控制三重導線的訊號傳遞狀態的時間區間。在每個符號區間中，一條導線是「未驅動」的，而該三條導線中的其餘兩條導線被差分地驅動，以使得該兩條差分驅動的導線中的一條導線呈現第一電壓位準，而另一差分驅動的導線呈現與第一電壓位準不同的第二電壓位準。未驅動的導線可以浮動、被驅動，及/或被終止，以使得其呈現處於或接近第一電壓位準與第二電壓位準之間的中間電壓位準的第三電壓位準。在一個實例中，被驅動的電壓位準可以是+V和–V，並且未驅動的電壓為0 V。在另一實例中，被驅動的電壓位準可以是+V和0 V，並且未驅動的電壓為+V/2。不同符號在每個連貫傳送的符號對中傳送，並且不同導線對可在不同符號區間中被差分地驅動。
圖1圖示了可採用C-PHY 3相通訊鏈路的裝置100的實例。裝置100可包括無線通訊設備，該無線通訊設備經由射頻（RF）通訊收發機106與無線電存取網路（RAN）、核心存取網路、網際網路及/或另一網路通訊。通訊收發機106可以可操作地耦合至處理電路102。處理電路102可包括一或多個IC設備，諸如特殊應用IC（ASIC）108。ASIC 108可包括一或多個處理設備、邏輯電路、等等。處理電路102可包括及/或耦合至可包括處理器可讀取設備和支援顯示器124的設備及/或記憶卡的處理器可讀取儲存（諸如記憶體設備112），該處理器可讀取設備儲存和維護可由處理電路102執行或以其他方式使用的資料和指令。處理電路102可由作業系統以及應用程式設計介面（API）110層中的一或多者來控制，該API 110層支援並使得能執行常駐在儲存媒體（諸如無線設備的記憶體設備112）中的軟體模組。記憶體設備112可包括唯讀記憶體（ROM）、動態隨機存取記憶體（DRAM）、一或多個類型的可程式設計唯讀記憶體（PROM）、快閃記憶卡，或可以在處理系統和計算平臺中使用的任何記憶體類型。處理電路102可包括或存取本端資料庫114，其可維護用於配置和操作該裝置100的操作參數和其他資訊。本端資料庫114可使用資料庫模組、快閃記憶體、磁性媒體、電子可抹除PROM（EEPROM）、光學媒體、磁帶、軟碟或硬碟等中的一或多者來實施。處理電路亦可以可操作地耦合至外部設備，諸如天線122、顯示器124、操作者控制項（諸如按鈕128和小鍵盤126）、以及其他元件。
圖2是圖示裝置200的某些態樣的示意性方塊圖，裝置200包括可經由通訊鏈路220來交換資料和控制資訊的複數個IC設備202和230。通訊鏈路220可被用於連接彼此位置緊鄰或者實體上位於裝置200的不同部分中的IC設備對202和230。在一個實例中，通訊鏈路220可被設在攜帶IC設備202和230的晶片載體、基板或電路板上。在另一實例中，第一IC設備202可位於折疊式電話的按鍵板區段中，而第二IC設備230可位於該折疊式電話的顯示器區段中。在另一實例中，通訊鏈路220的一部分可包括電纜或光學連接。
通訊鏈路220可包括多個通道222、224和226。一或多個通道226可以是雙向的，並且可以工作在半雙工及/或全雙工模式下。一或多個通道222和224可以是單向的。通訊鏈路220可以是非對稱的，從而在一個方向上提供較高頻寬。在本文中所描述的一個實例中，第一通道222可被稱為前向通道222，而第二通道224可被稱為反向通道224。第一IC設備202可以被指定為主機系統或發射器，而第二IC設備230可以被指定為客戶端系統或接收器，即便IC設備202和230兩者皆被配置成在通道222上傳送和接收。在一個實例中，前向通道222可在從第一IC設備202向第二IC設備230傳達資料時以較高資料速率工作，而反向通道224可在從第二IC設備230向第一IC設備202傳達資料時以較低資料速率工作。
IC設備202和230各自可包括處理器或者其他處理及/或計算電路或設備206、236。在一個實例中，第一IC設備202可執行裝置200的核心功能，包括建立和維護經由無線收發機204和天線214的無線通訊，而第二IC設備230可支援管理或操作顯示器控制器232的使用者介面，並且可使用相機控制器234來控制相機或視訊輸入設備的操作。IC設備202和230中的一或多者所支援的其他特徵可包括鍵盤、語音辨識元件、以及其他輸入或輸出設備。顯示器控制器232可包括支援顯示器（諸如液晶顯示器（LCD）面板、觸控式螢幕顯示器、指示器等）的電路和軟體驅動器。儲存媒體208和238可包括暫態及/或非暫態儲存設備，其被適配成維持由相應處理器206和236，及/或IC設備202和230的其他元件所使用的指令和資料。每個處理器206、236與其相應的儲存媒體208和238以及其他模組和電路之間的通訊可由一或多條內部匯流排212和242及/或通訊鏈路220的通道222、224及/或226來促成。
反向通道224可以與前向通道222相同的方式操作，並且前向通道222和反向通道224可以能夠以相當的速度或以不同的速度進行傳送，其中速度可被表達為資料傳輸速率及/或時脈速率。取決於應用，前向和反向資料速率可以基本上相同或相差幾個數量級。在一些應用中，單個雙向通道226可支援第一IC設備202與第二IC設備230之間的通訊。當例如前向和反向通道222和224共享相同的實體連接並且以半雙工方式工作時，前向通道222及/或反向通道224可以是可配置成以雙向模式操作的。在一個實例中，通訊鏈路220可被操作以根據行業或其他標準來在第一IC設備202與第二IC設備230之間傳達控制、命令以及其他資訊。
圖2的通訊鏈路220可根據用於C-PHY的MIPI聯盟規範來實施並且可提供包括複數條信號導線（被標示為M 條導線）的有線匯流排。該M 條導線可被配置成攜帶高速數位介面（諸如行動顯示器數位介面（MDDI））中的經N 相編碼資料。該M 條導線可促進通道222、224和226中的一或多者上的N 相極性編碼。實體層驅動器210和240可被配置或適配成產生經N 相極性編碼資料以供在通訊鏈路220上傳輸。使用N 相極性編碼提供了高速資料傳遞，並且可消耗其他介面的一半或更少的功率，因為在經N 相極性編碼資料連結中有效的驅動器較少。
實體層驅動器210和240通常能夠在被配置成用於N相極性編碼時對通訊鏈路220上的每個轉變編碼多個位元。在一個實例中，3相編碼和極性編碼的組合可被用於支援寬視訊圖形陣列（WVGA）每秒80訊框的LCD驅動器IC而不需要訊框緩衝器，其以810 Mbps遞送圖元資料以供顯示器刷新。
圖3是圖示可被用於實施圖2中圖示的通訊鏈路220的某些態樣的3線3相極性編碼器的示意圖300。僅出於簡化對本發明的某些態樣的描述的目的而選擇了3線3相編碼的實例。針對3線3相編碼器所揭示的原理和技術可被應用在M 線、N 相極性編碼器的其他配置中。
針對3線3相極性編碼方案中的該3條導線中的每一條導線所定義的訊號傳遞狀態可包括未驅動狀態、正驅動狀態和負驅動狀態。可藉由在信號導線310a、310b及/或310c中的兩條信號導線之間提供電壓差分，及/或藉由驅動電流流過串聯連接的信號導線310a、310b及/或310c中的兩條信號導線以使得電流在該兩條信號導線310a、310b及/或310c中在不同方向上流動來獲得正驅動狀態和負驅動狀態。可藉由將信號導線310a、310b，或310c的驅動器的輸出置於高阻抗模式中來實現未驅動狀態。替換地或另外地，可經由被動或主動地使得「未驅動的」信號導線310a、310b或310c達到基本上處於在被驅動的信號導線310a、310b及/或310c上提供的正和負電壓位準之間的中間點的電壓位準來在信號導線310a、310b或310c上獲得未驅動狀態。通常情況下，不存在顯著電流流過未驅動的信號導線310a、310b或310c。可以使用該三個電壓或電流狀態(+1, -1,和0)來標示針對3線3相極性編碼方案所定義的訊號傳遞狀態。
3線3相極性編碼器可採用線驅動器308來控制信號導線310a、310b和310c的訊號傳遞狀態。驅動器308可被實施為單位位準電流模式或電壓模式驅動器。在一個實例中，每個驅動器308可以接收決定對應信號導線310a、310b和310c的輸出狀態的兩個或兩個以上信號316a、316b和316c的集合。在一個實例中，兩個信號316a、316b、以及316c的該集合可包括上拉信號（PU信號）以及下拉信號（PD信號），該上拉信號以及下拉信號在為高時，啟動將信號導線310a、310b、以及310c分別朝著較高位準或較低位準電壓驅動的上拉和下拉電路。在該實例中，在PU信號和PD信號兩者皆為低時，信號導線310a、310b和310c可被終止在中間位準電壓。
對於M 線、N 相極性編碼方案之每一者所傳送符號區間，至少一條信號導線310a、310b或310c處於中間位準/未驅動（0）電壓或電流狀態，而正驅動（+1電壓或電流狀態）信號導線310a、310b或310c的數目等於負驅動（-1電壓或電流狀態）信號導線310a、310b或310c的數目，以使得流到接收器的電流之和總是為零。對於每個符號，至少一條信號導線310a、310b或310c的狀態相對於之前傳輸區間中傳送的符號發生了變化。
在操作中，映射器302可接收16位元資料310並將其映射至7個符號312。在3線實例中，該7個符號之每一者符號針對一個符號區間定義信號導線310a、310b和310c的狀態。該7個符號312可以使用並聯到串聯轉換器304被序列化，並聯到串聯轉換器304針對每條信號導線310a、310b和310c提供定時的符號序列314。符號序列314通常使用傳輸時鐘來定時。3線3相位編碼器306一次一符號地接收由映射器產生的7符號序列314，並且針對每個符號區間計算每條信號導線310a、310b和310c的狀態。3線編碼器306基於當前輸入符號314以及信號導線310a、310b和310c的先前狀態來選擇信號導線310a、310b和310c的狀態。
對M 線、N 相編碼的使用准許數個位元被編碼在複數個符號中，其中每符號的位元不是整數。在3線通訊鏈路的實例中，存在3種可用的可被同時驅動的2導線組合、以及被驅動的導線對上的2種可能的極性組合，從而產生6種可能狀態。由於每個轉變從當前狀態發生，因此在每次轉變時有6種狀態之中的5種狀態可用。在每次轉變時，要求至少一條導線的狀態改變。在有5種狀態的情況下，每符號可編碼log2 (5) @ 2.32個位元。相應地，映射器可接受16位元字並將其轉換成7個符號，因為每符號攜帶2.32個位元的7個符號可編碼16.24個位元。換言之，編碼五種狀態的七個符號的組合具有57 （即78,125）種排列。相應地，該7個符號可被用於編碼16個位元的216 （65,536）種排列。
圖4包括使用三相調制資料編碼方案（其基於循環狀態圖450）來編碼的信號的時序圖400的實例。資訊可被編碼在訊號傳遞狀態序列中，其中例如導線或連接器處於由循環狀態圖450所定義的三相狀態S 1 、S 2 和S 3 之一。每種狀態可與其他狀態隔開120°相移。在一個實例中，可按導線或連接器上的相位狀態的旋轉方向來編碼資料。信號中的相位狀態可按順時針方向452和452’或按逆時針方向454和454’旋轉。例如，在順時針方向452和454’上，相位狀態可在包括從S 1 到S 2 、從S 2 到S 3 和從S 3 到S 1 的轉變中的一或多者的序列中前進。在逆時針方向454和454’上，相位狀態可在包括從S 1 到S 3 、從S 3 到S 2 和從S 2 到S 1 的轉變中的一或多者的序列中前進。該三條信號導線310a、310b和310c攜帶相同信號的不同版本，其中該等版本可相對於彼此被移相120°。每個訊號傳遞狀態可被表示為導線或連接器上的不同電壓位準及/或電流流過導線或連接器的方向。在3線系統中的訊號傳遞狀態序列之中的每種狀態期間，每條信號導線310a、310b和310c處於與其他導線不同的訊號傳遞狀態。當在3相編碼系統中使用多於3條信號導線310a、310b和310c時，兩條或兩條以上信號導線310a、310b及/或310c在每個訊號傳遞區間可處於相同的訊號傳遞狀態，但每種狀態在每個訊號傳遞區間中出現在至少一條信號導線310a、310b及/或310c上。
可在每個相位轉變410處按旋轉方向來編碼資訊，並且3相信號可針對每個訊號傳遞狀態改變方向。可藉由考慮哪些信號導線310a、310b及/或310c在相位轉變之前和之後處於‘0’狀態來決定旋轉方向，因為未驅動的信號導線310a、310b及/或310c在旋轉三相信號之每一者訊號傳遞狀態處改變，而不管旋轉方向如何。
該編碼方案亦可在被有效地驅動的兩條信號導線310a、310b及/或310c的極性408中編碼資訊。在3線實施中的任何時間，信號導線310a、310b、310c中的恰好兩條導線是用方向相反的電流及/或用電壓差分來驅動的。在一個實施中，可使用兩位元值412來編碼資料，其中一個位元被編碼在相位轉變410的方向中，而第二位元被編碼在當前狀態的極性408中。
時序圖400圖示了使用相位旋轉方向和極性兩者的資料編碼。曲線402、404和406針對多個相位狀態分別與三條信號導線310a、310b和310c上攜帶的信號有關。最初，相位轉變410是順時針方向的且最高有效位元被設置為二進位‘1’，直至相位轉變410的旋轉在時間414處切換到逆時針方向（如由最高有效位元的二進位‘0’所表示的）。最低有效位元反映該信號在每種狀態中的極性408。
根據本文中所揭示的某些態樣，一個位元的資料可被編碼在3線3相編碼系統中的旋轉或相位變化中，而附加位元可被編碼在兩條被驅動的導線的極性中。可藉由允許從當前狀態轉變到任一種可能狀態來在3線3相編碼系統的每個轉變中編碼附加資訊。在給定3個旋轉相位以及每個相位有兩種極性的情況下，在3線3相編碼系統中有6種狀態可用。相應地，可從任何當前狀態得到5種狀態，每符號（轉變）可編碼log2 (5) @ 2.32個位元，這允許映射器302接受16位元字並將其編碼成7個符號。
N 相資料傳輸可使用在通訊媒體（諸如匯流排）中提供的多於三條導線。使用可被同時驅動的附加信號導線提供了狀態和極性的更多組合，並且允許在狀態間的每個轉變處編碼更多位元的資料。這可以顯著地提高系統的傳輸量，並且相對於使用多個差分對來傳送資料位元的辦法降低了功率消耗，同時提供了增加的頻寬。
在一個實例中，編碼器可使用6條導線來傳送符號，其中對於每種狀態，驅動2對導線。6條導線可被標記為A到F，以使得在一種狀態中，導線A和F被驅動為正，導線B和E被驅動為負，而C和D未被驅動（或不攜帶電流）。對於6條導線，可以有：個可能的被有效地驅動的導線組合，其中對於每個相位狀態，有：個不同的極性組合。
該15個不同的被有效地驅動的導線組合可包括： 在4條被驅動的導線中，可能是兩條導線被驅動為正（而另兩條必須被驅動為負）的組合。極性組合可包括：
相應地，不同狀態的總數可被計算為15 x 6 = 90。為了保障各符號之間的轉變，從任何當前狀態有89種狀態可用，並且可被編碼在每個符號中的位元的數目可被計算為：每符號log2 (89) @ 6.47個位元。在該實例中，給定5 x 6.47 = 32.35個位元，映射器可將32位元字編碼成5個符號。
針對任何大小的匯流排，可被驅動的導線組合的數目的總方程是匯流排中的導線數目和同時被驅動的導線數目的函數：用於計算被驅動的導線的極性組合的數目的一個等式為：每符號的等效位元數目可被表述為：
圖5是圖示3線3相解碼器500的某些態樣的示圖。差分接收器502a、502b、502c和導線狀態解碼器504被配置成提供三條傳輸線（例如，圖3中圖示的信號導線310a、310b和310c）相對於彼此的狀態的數位表示，以及偵測該三條傳輸線的狀態相比於在前一符號週期中傳送的狀態的變化。由串聯-並聯轉換器506組裝七個連貫狀態以獲得要由解映射器508處理的7個符號的集合。解映射器508產生可被緩衝在先進先出（FIFO）暫存器510中的16位元資料。
導線狀態解碼器504可從在信號導線310a、310b和310c上接收到的經相位編碼信號中提取符號514的序列。符號514被編碼成相位旋轉和極性的組合，如本文中所揭示的。導線狀態解碼器可包括CDR電路524，該CDR電路524提取可被用於可靠地從信號導線310a、310b和310c擷取符號的時鐘526。在每個符號邊界處發生信號導線310a、310b、以及310c中的至少一條信號導線上的轉變，並且CDR電路524可被配置成基於轉變的發生或多個轉變的發生來產生時鐘526。可延遲時鐘的邊沿以允許所有信號導線310a、310b和310c有時間穩定下來，並藉此確保當前符號出於解碼目的被擷取到。
圖6是圖示三條導線的可能訊號傳遞狀態602、604、606、612、614、616的狀態圖600，以及所圖示的從每個狀態的可能轉變。在3線3相通訊鏈路的實例中，6種狀態和30種狀態轉變可用。狀態圖600中的可能狀態602、604、606、612、614和616包括圖4的循環狀態圖450中所示的狀態並且在該等狀態上擴展。如在狀態元素628中所示，狀態圖600中的每種狀態602、604、606、612、614和616定義分別被標記為A、B和C的信號導線310a、310b和310c的電壓訊號傳遞狀態。例如，在狀態602（+x）中，導線A= +1、導線B = -1以及導線C= 0，從而產生差分接收器602a的輸出（A-B）= +2，差分接收器602b的輸出（B-C）= -1以及差分接收器602c的輸出（C-A）= -1。由接收器中的相位變化偵測電路作出的轉變決策基於由各差分接收器502a、502b、502c產生的5種可能位準，其包括-2、-1、0、+1和+2電壓狀態。
狀態圖600中的轉變可由翻轉、旋轉、極性符號（例如，FRP符號626）來表示，其具有集合{000, 001, 010, 011, 100}中的三位元二進位值之一。FRP符號626的旋轉位元622指示與到下一狀態的轉變相關聯的相位旋轉的方向。在到下一狀態的轉變涉及極性改變時，FRP符號626的極性位元624被設為二進位1。在FRP符號626的翻轉位元620被設為二進位1時，旋轉和極性值可被忽略及/或為0。翻轉表示僅涉及極性改變的狀態轉變。相應地，在發生翻轉時，3相信號的相位不被認為在旋轉，並且在發生翻轉時極性位元是冗餘的。FRP符號626對應於每個轉變的導線狀態改變。狀態圖600可被分開成包括正極性狀態602、604、606的內圓608以及涵蓋負極性狀態612、614、616的外圓618。3 相 介面 中的信號干擾
3相發射器包括將高、低、以及中間位準電壓提供到傳送通道上的驅動器。這導致連貫符號區間之間的一些可變轉變。低到高和高到低電壓轉變可被稱為全擺幅（full-swing）轉變，而低到中間和高到中間電壓轉變可被稱為半擺幅（half-swing）轉變。不同類型的轉變可具有不同的上升或下降時間，並且可在接收器處導致不同的零交叉。該等差異可導致「編碼信號干擾」，這可能影響鏈路信號完整性效能。
圖7是圖示C-PHY 3相發射器的輸出處的轉變可變性的某些態樣的時序圖700。信號轉變時間的可變性可歸因於3相訊號傳遞中使用的不同電壓及/或電流位準的存在。時序圖700圖示了從單條信號導線310a、310b或310c中接收的信號的轉變時間。在第二符號Symn+1 724在第二符號區間中傳送時，第一符號Symn 702在結束於時間722處的第一符號區間中被傳送。在第三符號Symn+2 706在第三符號區間中傳送時，第二符號區間可在時間726處結束，第三符號Symn+2 706在第四符號Symn+3 708在第四符號區間中傳送時結束。從由第一符號702決定的狀態到對應於第二符號704的狀態的轉變在可歸因於信號導線310a、310b或310c中的電壓達到閾值電壓718及/或720所花費時間的延遲712之後可以是可偵測的。該閾值電壓可被用於決定信號導線310a、310b或310c的狀態。從由第二符號704決定的狀態到第三符號706的狀態的轉變在可歸因於信號導線310a、310b或310c中的電壓達到閾值電壓718及/或720之一所花費時間的延遲714之後可以是可偵測的。從由第三符號706決定的狀態到第四符號708的狀態的轉變在可歸因於信號導線310a、310b或310c中的電壓達到閾值電壓718及/或720所花費時間的延遲716之後可以是可偵測的。延遲712、714和716可具有不同的歷時（其可部分歸因於設備製造製程和操作條件的變動），這可能在與該3種狀態相關聯的不同電壓或電流位準及/或不同轉變幅值之間對轉變產生不平等的影響。該等差異可對C-PHY 3相接收器中的信號干擾和其他問題作出貢獻。
圖8包括圖示了可在C-PHY 3相介面中的接收器中提供的CDR電路的某些態樣的示意性方塊圖800。差分接收器802a、802b和802c的集合被配置成：藉由將三重導線中的三個信號導線310a、310b和310c中的每一者與三重導線中的三個信號導線310a、310b和310c中的另一者進行比較來產生一組差值信號810。在所圖示的實例中，第一差分接收器802a將信號導線310a和310b的狀態進行比較，第二差分接收器802b將信號導線310b和310c的狀態進行比較，以及第三差分接收器802c將信號導線310a和310c的狀態進行比較。相應地，轉變偵測電路804可被配置成偵測相位改變的發生，因為差分接收器802a、802b和802c中的至少一者的輸出在每個符號區間結束時發生改變。
所傳送的符號之間的某些轉變可以能由單個差分接收器802a、802b或802c來偵測，而其他轉變可由差分接收器802a、802b和802c中的兩者或兩者以上來偵測。在一個實例中，狀態，或兩條導線的相對狀態可以在轉變之後不改變，並且對應的差分接收器802a、802b或802c的輸出亦可以在相位轉變之後不改變。在另一實例中，信號導線對310a、310b及/或310c中的該兩條導線可以在第一時間區間中處於相同狀態，並且該兩條導線可以在第二時間區間中處於相同的第二狀態，以及對應的差分接收器802a、802b或802c可以在相位轉變之後不改變。相應地，時鐘產生電路806可包括用於監視所有差分接收器802a、802b和802c的輸出的轉變偵測電路804及/或其他邏輯以便決定相位轉變何時已發生。時鐘產生電路可基於偵測到的相位轉變來產生接收時鐘信號808。
3條導線的訊號傳遞狀態的改變可以針對信號導線310a、310b及/或310c的不同組合在不同時間被偵測到。訊號傳遞狀態改變的偵測的時序可以根據已經發生的訊號傳遞狀態改變的類型而變化。此類可變性的結果在圖8的時序圖820中圖示。標記822、824和826表示提供給轉變偵測電路804的差值信號810中的轉變的發生。僅為瞭圖示清楚起見，標記822、824和826在時序圖820中被指派不同的高度，並且標記822、824和826的相對高度並不意欲示出與用於時鐘產生或資料解碼的電壓或電流位準、極性或者加權值有特定關係。時序圖表820圖示了與在三條信號導線310a、310b和310c上的相位和極性中傳送的符號相關聯的轉變的時序的影響。在時序圖820中，一些符號之間的轉變可導致其間可以可靠地擷取符號的可變擷取訊窗830a、830b、830c、830d、830e、830f及/或830g（統稱為符號擷取訊窗830）。所偵測到的狀態改變的數目和其相對時序可導致時鐘信號808的信號干擾。
C-PHY通訊鏈路的傳輸量可被信號轉變時間中的歷時和可變性影響。例如，偵測電路的可變性可由製造製程容限、電壓和電流源的變動和穩定性和工作溫度，以及由信號導線310a、310b和310c的電特性引起。偵測電路的可變性可能限制通道頻寬。
圖9包括表示在某些連貫符號之間從第一訊號傳遞狀態到第二訊號傳遞狀態的轉變的某些實例的時序圖900和920。在時序圖900和920中圖示的訊號傳遞狀態轉變被選擇用於說明性目的，並且其他的轉變或轉變的組合可在3相訊號傳遞介面中（包括在MIPI聯盟C-PHY介面中）發生。時序圖900和920涉及3線3相通訊鏈路的實例，其中由於三重導線上的信號位準之間的上升和下降時間的差分，在每個符號區間邊界處可發生多個接收器輸出轉變。亦參照圖8，第一時序圖900圖示了三重信號導線310a、310b和310c（A、B和C）在轉變之前和之後的訊號傳遞狀態，並且第二時序圖920圖示了差分接收器802a、802b和802c的輸出，這提供了表示信號導線310a、310b和310c之間的差值的差值信號810。在許多實例中，差分接收器802a、802b和802c的集合可被配置成藉由比較兩條信號導線310a、310b和310c的不同組合來擷取轉變。在一個實例中，該等差分接收器802a、802b和802c可被配置成藉由決定其各自相應的輸入電壓的差值（例如，經由減法）來產生輸出。
在時序圖900和920中示出的每個實例中，初始狀態616（符號-z）（參見圖6）轉變到一不同符號。如在時序圖902、904和906中示出的，信號A初始地在+1狀態中，信號B在0狀態中，並且信號C在-1狀態中。相應地，差分接收器802a、802b初始地量測+1差值924，並且差分接收器802c量測-2差值926，如在關於差分接收器輸出的時序圖922、932、938中示出的。
在對應於時序圖902、922的第一實例中，發生從初始狀態616（符號-z）到下一狀態612（符號-x）（參見圖8）的轉變，其中在差分接收器802a從+1差值924轉變至-2差值930，差分接收器802b保持在+1差值924、928，並且差分接收器802c從-2差值926轉變至+1差值928的情況下，信號A轉變至-1狀態，信號B轉變至+1狀態，並且信號C轉變至0狀態。
在對應於時序圖904、932的第二實例中，發生從初始狀態616（符號-z）到下一狀態606（符號+z）的轉變，其中在兩個差分接收器802a和802b從+1差值924轉變至-1差值936，並且差分接收器802c從-2差值926轉變至+2差值934的情況下，信號A轉變至-1狀態，信號B保持在0狀態，並且信號C轉變至+1狀態。
在對應於時序圖906、938的第三實例中，發生從初始狀態616（符號-z）到下一狀態602（符號+x）的轉變，其中在差分接收器802a從+1差值924轉變至+2差值940，差分接收器802 b從+1差值924轉變至-1差值942，並且差分接收器802c從-2差值926轉變至-1差值942的情況下，信號A保持在+1狀態，信號B轉變至-1狀態，並且信號C轉變至0狀態。
該等實例圖示了橫跨0、1、2、3、4和5個位準的差值的轉變。用於典型的差分或單端串列發射器的預增強技術是針對兩位準轉變開發的，並且若在MIPI聯盟C-PHY 3相信號上使用，則可能引入某些不利影響。具體而言，在轉變期間過驅動信號的預增強電路可在橫跨1或2個位準的轉變期間導致過衝，並且可能導致在邊沿敏感的電路中發生誤觸發。
圖10圖示了用於使用二進位訊號傳遞的通訊鏈路的眼圖1000。眼圖1000可以被產生為多個位元區間（包括單個符號區間1002）的覆蓋。信號轉變區1004表示兩個位元之間的邊界處的不決定性時間段，其中可變的信號上升時間阻礙對位元的可靠擷取和解碼。訊號傳遞狀態資訊可在由「眼圖開口」內的眼圖遮罩1006定義的區域中可靠地決定，該「眼圖開口」表示其中表示位元的信號穩定且能被可靠地接收和解碼的時間段。眼圖遮罩1006掩蔽掉其中不發生零交叉的區域。
信號的週期性取樣和顯示的概念在設計、適配以及配置使用時鐘資料恢復電路的系統期間是有用的，該時鐘資料恢復電路使用出現在接收到的資料中的頻繁轉變來重新建立接收到的資料時序信號。基於串列器/解串列器（SERDES）技術的通訊系統是其中眼圖1000可被用作用於基於眼圖遮罩1006來判斷可靠地恢復資料的能力的基礎的系統的實例。
M 線N 相編碼系統（諸如3線3相編碼器）可以編碼具有三個或三個以上有效訊號傳遞狀態的信號中的資料，該等有效訊號傳遞狀態在每個符號邊界處具有至少一個轉變。接收器可以使用保障在每個符號邊界處發生的轉變來恢復時鐘。在一般系統中，接收器決定第一信號導線310a、310b、310c上在符號邊界處的轉變並且掩蔽在與相同符號邊界相關聯的其他信號導線310a、310b、310c上的轉變的任何出現。由於M 條導線（例如，三重導線）上攜帶的信號之間的上升和下降時間的微小差異以及由於收到信號對的組合（例如，圖8的差分接收器802a、802b和802c的A-B、B-C和C-A輸出）之間的信號傳播時間的微小差異，可能發生多次接收器轉變。
圖11圖示了針對C-PHY 3相信號產生的眼圖1100的實例。眼圖1100可以從多個符號區間1102的覆蓋產生。眼圖1100可使用固定的及/或與符號無關的觸發1130來產生。眼圖1100包括增加數目的電壓位準1120、1122、1124、1126、1128，其可歸因於由N 相接收器電路的差分接收器802a、802b、802c（參見圖8）量測的多個電壓位準。在該實例中，眼圖1100可對應於提供給差分接收器802a、802b和802c的3線3相編碼信號中的可能轉變。三個電壓位準可導致差分接收器802a、802b和802c產生用於正極性和負極性兩者的強電壓位準1126、1128和弱電壓位準1122、1124。通常情況下，在任何符號中僅一條信號導線310a、310b和310c是未驅動的，並且差分接收器802a、802b和802c不產生0狀態（在此，0伏特）輸出。與強位準和弱位準相關聯的電壓不需要關於0伏特位準被均勻間隔開。例如，弱電壓位準1122、1124表示可包括由未驅動的信號導線310a、310b和310c達到的電壓位準的電壓的比較。眼圖1100可交疊由差分接收器802a、802b和802c產生的波形，因為所有三對信號在資料在接收方設備處被擷取到時被認為是同時的。由差分接收器802a、802b和802c產生的波形表示差值信號810，該差值信號810表示三對信號（A-B、B-C和C-A）的比較。
C-PHY 3相解碼器中使用的驅動器、接收器和其他設備可展現可引入從三條導線接收到的信號之間的相對延遲的不同切換特性。由於三重信號導線310a、310b、310c的三個信號之間的上升和下降時間的微小差異以及由於從信號導線310a、310b、310c接收到的信號對的組合之間的信號傳播時間的微小差異，可在每個符號區間邊界1108及/或1114處觀察到多次接收器輸出轉變。眼圖1100可將上升和下降時間的變化擷取作為每個符號區間邊界1108和1114附近的轉變的相對延遲。上升和下降時間的變化可以是由於3相驅動器的不同特性。對於任何給定符號，上升和下降時間的差異亦可導致符號區間1102的歷時的有效縮短或延長。
信號轉變區1104表示不決定性的時間或時段，其中可變的信號上升時間阻礙可靠的解碼。可在「眼圖開口」1106中可靠地決定狀態資訊，該「眼圖開口」1106表示其中符號穩定且能被可靠地接收和解碼的時間段。在一個實例中，可決定眼圖開口1106在信號轉變區1104的結束1112處開始，並且在符號區間1102的符號區間邊界1114處結束。在圖11所圖示的實例中，可決定眼圖開口1106在信號轉變區1104的結束1112處開始，並且在信號導線310a、310b、310c的訊號傳遞狀態及/或三個差分接收器802a、802b和802c的輸出已開始改變以反映下一符號的時間1116處結束。
被配置成用於N 相編碼的通訊鏈路220的最大速度可能受到信號轉變區1104相比於與接收到的信號相對應的眼圖開口1106的歷時的限制。符號區間1102的最小時段可能受到與例如圖5中圖示的解碼器500中的CDR電路524相關聯的緊縮設計餘裕的約束。不同訊號傳遞狀態轉變可與對應於兩條或兩條以上信號導線310a、310b及/或310c的信號轉變時間的不同變動相關聯，由此導致接收方設備中的差分接收器802a、802b和802c的輸出以對於符號區間邊界1108的不同時間及/或速率改變，其中差分接收器802a、802b和802c的輸入在符號區間邊界1108處開始改變。信號轉變時間之間的差異可導致兩個或兩個以上差值信號810中的訊號傳遞轉變之間的時序偏斜。CDR電路可包括延遲元件和其他電路以容適差值信號810之間的時序偏斜。
圖12提供了用於3線3相介面的CDR電路1200的實例。所圖示的CDR電路1200包括許多不同類型的時鐘恢復電路共用的某些特徵和功能元件。CDR電路1200接收差值信號1202、1204、1206，該差值信號1202、1204、1206可從例如圖8的差分接收器802a、802b和802c產生的差值信號810匯出。在CDR電路1200中，每個差值信號1202、1204、1206對D正反器對1210a、1210b、1210c進行時鐘定時以產生輸出信號1230a-1230f。當在對應的差值信號1202、1204、1206上偵測到轉變時，輸出信號1230a-1230f攜帶脈衝。提供給D正反器上的時鐘輸入的上升沿經由該D正反器對邏輯1進行時鐘定時。可使用反相器1208a、1208b、1208c將差值信號1202、1204、1206的經反相版本提供給每個對應的D正反器對1210a、1210b、1210c中的一個D正反器。相應地，每個D正反器對1210a、1210b、1210c回應於在對應的差值信號1202、1204、1206中偵測到的上升沿和下降沿而產生脈衝。
例如，AB差值信號1202被提供給第一D正反器對1210a中的第一D正反器1232，並且反相器1208a將AB差值信號1202的經反相版本提供給第一D正反器對1210a中的第二D正反器1234。D正反器最初處於重置模式。AB差值信號1202上的上升沿經由第一D正反器1232對邏輯1進行時鐘定時，從而使得第一正反器的輸出（r_AB）1230a轉變至邏輯1狀態。AB差值信號1202上的下降沿經由第二D正反器1234對邏輯1進行時鐘定時，從而使得第二正反器的輸出（f_AB）1230b轉變至邏輯1狀態。
輸出信號1230a-1230f被提供給邏輯（諸如OR（或）閘1212），該邏輯產生可充當接收器時鐘（RxCLK）信號1222的輸出信號。當差值信號1202、1204、1206中的任一者的訊號傳遞狀態發生轉變時，RxCLK信號1222轉變至邏輯1狀態。RxCLK信號1222被提供給可程式設計延遲元件1214，該可程式設計延遲元件1214驅動將D正反器對1210a、1210b、1210c中的D正反器重置的重置信號1228（rb）。在所圖示的實例中，在D正反器由低信號重置時，可包括反相器1216。當D正反器被重置時，OR閘1212的輸出返回到邏輯0狀態，並且RxCLK信號1222上的脈衝被終止。當該邏輯0狀態傳播通過可程式設計延遲元件1214和反相器1216時，D正反器上的重置狀況被釋放。當D正反器處於重置狀況之時，差值信號1202、1204、1206上的轉變被忽略。
可程式設計延遲元件1214通常被配置成產生延遲，該延遲具有超過差值信號1202、1204、1206上的第一和最後轉變的出現之間的時序偏斜的差值的歷時。可程式設計延遲元件1214配置RxCLK信號1222上的脈衝的歷時（亦即，脈衝寬度）。可在設定（Set）信號1226被處理器或者其他控制及/或配置邏輯主張時配置可程式設計延遲元件1214。
RxCLK信號1222亦可被提供給擷取差值信號1202、1204、1206的訊號傳遞狀態的三個正反器的集合1220，從而為RxCLK信號1222上出現的每個脈衝提供穩定的輸出符號1224。延遲或對準邏輯1218可調節差值信號集合1202、1204、1206的時序。例如，延遲或對準邏輯1218可被用來調節差值信號1202、1204、1206相對於RxCLK信號1222上的脈衝的時序，以確保正反器1220在差值信號1202、1204、1206穩定時擷取差值信號1202、1204、1206的訊號傳遞狀態。延遲或對準邏輯1218可基於為可程式設計延遲元件1214配置的延遲來延遲差值信號1202、1204、1206中的邊沿。
可程式設計延遲元件1214可被配置在CDR電路1200中，以容適差值信號1202、1204、1206中的轉變時間的可能大的變動。在一個實例中，可程式設計延遲元件1214可引入超過差值信號1202、1204、1206上的第一和最後轉變的出現之間的時序偏斜的歷時的最小延遲時段。為了CDR電路1200的可靠操作，由可程式設計延遲元件1214提供的最大延遲時間可以不大於符號區間。在以更快的資料速率的情況下，時序偏斜隨著符號區間1102成比例增加，並且眼圖開口1106與符號區間1102相比可以變小。當時序偏斜將眼圖開口1106所佔用的符號區間1102的百分比降至低於能支援可靠地擷取符號的閾值大小時，最大符號傳輸率可能受限。
圖13是圖示CDR電路1200的操作的某些態樣的時序圖1300。該示圖與在可程式設計延遲元件1214已被配置之後並且設定信號1226非有效時的操作有關。CDR電路1200作為邊沿偵測器來操作。C-PHY 3相編碼提供了每單元區間（UI）1302單個訊號傳遞狀態轉變。三重導線中的每條導線的狀態及/或三重導線的傳輸特性的差異可導致轉變在不同時間出現在兩條或兩條以上導線上。差值信號1202、1204、1206中出現轉變的時間的最大差值可被稱為偏斜時間（t偏斜 ）1304。與CDR電路1200相關聯的其他延遲包括：經由D正反器對1210a、1210b、1210c的傳播延遲（tck2q ）1314、與傳遞通過OR閘1212的上升沿相關聯的傳播延遲（tOR_0 ）1316、與傳遞通過OR閘1212的下降沿相關聯的傳播延遲（tOR_1 ）1318、組合了由可程式設計延遲元件1214和驅動器/反相器1216引入的延遲的可程式設計延遲（tpgm ）1310、以及與D正反器對1210a、1210b、1210c接收到重置信號1228（rb）的時間與正反器輸出被清除的時間之間的延遲相對應的重置延遲（trst ）1312。
迴路時間（t迴路 ）1320可被定義為： t迴路 = tck2q + tOR_0 + tpgm + trst + tOR_1 + tpgm . t迴路 1320與UI 1302之間的關係可決定CDR電路1200的操作的可靠性。該關係受到用於傳輸的時鐘頻率的影響，該時鐘頻率對UI 1302、以及可程式設計延遲元件1214的操作的可變性具有直接影響。
在一些設備中，可程式設計延遲元件1214的操作可以受到製造製程、電路電壓電源、以及晶粒溫度（PVT）的變動的影響。由可程式設計延遲元件1214針對所配置的值提供的延遲時間可以在各設備之間及/或設備內的各電路之間顯著地變化。在一般系統中，CDR電路1200的標稱操作條件一般在設計上設置成在所有PVT狀況下在眼圖開口1106的中間某處產生時鐘邊沿，以確保即使在最差情形PVT效應下時鐘邊沿仍出現在信號轉變區1104的結束1112之後並且在至下一符號的轉變區的開始之前。當傳輸頻率增加並且差值信號1202、1204、1206的時序偏斜相比於UI 1302較大時，在設計保障眼圖開口1106內的時鐘邊沿的CDR電路1200時可能出現困難。例如，典型的延遲元件可產生在所有PVT狀況下以因數2變化的延遲值。
圖14是圖示提供不充分延遲的可程式設計延遲元件1214的影響的時序圖1400。在該實例中，t迴路 1406對於觀察到的t偏斜 1404而言太短，並且在一個UI 1402中產生多個時鐘脈衝1408、1410。亦即，迴路延遲t迴路 1406相對於t偏斜 1404不夠大，並且差值信號1202、1204、1206上稍後出現的轉變未被掩蔽。在所圖示的實例中，可在回應於一個差值信號1202中第一出現的轉變1412而產生脈衝1408之後偵測另一差值信號1206中的第二轉變1414。在該實例中，恢復出的時鐘頻率可以是用於在3相介面上傳送符號的時鐘頻率的兩倍。
圖15是圖示3相介面中的時鐘產生的實例的時序圖1500。在該實例中，CDR電路1200可回應於第一UI 1502中首次發生的轉變1514而產生第一時鐘脈衝1506，並且回應於第二UI 1512中首次發生的轉變1516而產生第二時鐘脈衝1508。
一般N 相資料取樣電路（包括MIPI C-PHY 3相資料取樣電路）藉由產生用於同時擷取由延遲或對準邏輯1218延遲之後的所有三個差值信號1202、1204、1206的狀態的邊沿1510來回應第一UI 1502中的第一轉變1514。對該三個差值信號1202、1204、1206的此負保持時間擷取產生與如同該三個差值信號1220、1204、1206是在第一轉變1514之前被擷取的一般相同的結果。在負保持時間資料擷取電路的實例中，邊沿1510可被提供作為時鐘脈衝1506和1508的前沿。可以藉由將差值信號1202、1204和1206延遲大於由時鐘恢復電路中的邏輯電路引入的延遲的歷時來提供資料擷取電路所需的保持時間。在圖12中所圖示的實例中，延遲或對準邏輯1218可被配置成延遲差值信號1220、1204和1206（亦參見圖18中的延遲電路1806）。在一些實例中，可以使用資料和時鐘路徑中的閘和時序電路的類似配置來滿足保持時間。相應的電路可以被設計成延遲差值信號1220、1204和1206，以使得RxCLK 1222的上升沿1510在經延遲的差值信號中的任一者的任何變化的稍微之前發生。儘管此類資料取樣電路可以最佳化用於差值信號1202、1204、1206中的最後轉變1518的時序，但是用於組合差值信號1202、1204、1206的總眼圖開口被變窄，以表示用於所有三個差值信號1202、1204、1206的共用取樣機會。總眼圖開口可以被表示為圖15的時序圖1500中的t所有訊窗 時段1520。用於 N 相介面的獨立時鐘產生
根據本文所揭示的某些態樣適配的時鐘產生電路可以為N 相接收器中的差值信號1202、1204、1206提供經個體產生的取樣邊沿。當個體地處理每個差值信號1202、1204、1206以針對每個差值信號1202、1204、1206在眼圖開口的末端產生一觸發時，可以預期差值信號1202、1204、1206中的每一者的最小眼圖開口比由組合差值信號1202、1204、1206產生的單個眼圖開口更大。
圖16是圖示根據本文所揭示的某些態樣來適配的3相介面中的時鐘產生的實例的時序圖1600。一或多個時鐘產生電路可以利用用於差值信號1202、1204、1206的個體眼圖開口1612、1614、1616。用於每個差值信號1202、1204、1206的個體眼圖開口1612、1614、1616大於用於組合差值信號1202、1204、1206的眼圖開口（t所有訊窗 時段1520），從而准許介面基於增大的時序餘裕來以較高的符號率來操作。在一些態樣中，可以為每個差值信號1202、1204、1206產生時鐘信號1602、1604、1606，其中時鐘信號中的脈衝對應於在差值信號1202、1204、1206上在每個UI 1608、1610中發生的轉變。圖16中的通用實例假設在每個UI 1608、1610之每一者差值信號1202、1204、1206上發生轉變。由於轉變並非在每個UI 1608、1610之每一者差值信號1202、1204、1206上發生，因此本文所揭示的時鐘產生電路可以將來自一般產生的時鐘信號的脈衝導入到在UI 1608、1610內不轉變的取樣差值信號1202、1204、1206。不轉變的差值信號1202、1204、1206已經穩定並且可以在UI 1608、1610內的任何時間處被取樣。
圖17是圖示時鐘恢復系統1700的某些通用態樣的方塊圖。時鐘恢復系統1700接收在信號導線310a、310b、310c中的每一者上傳送的信號，並產生一組差值信號1714。在C-PHY系統中，該組差值信號1714包括三個差值信號1202、1204、1206。時鐘恢復系統1700利用每個差值信號1202、1204、1206的全眼圖開口，並且可以獨立地偵測差值信號1202、1204、1206中的每一者上的邊沿。時鐘恢復電路1712可以監視差值信號1714，並且基於首次發生的轉變來為每個UI產生統一時鐘信號1722中的時鐘脈衝。差值信號1714中的至少一者在各UI之間轉變。
變化偵測器電路1704監視差值信號1714以決定哪些差值信號1714在各UI之間經歷轉變。變化偵測器電路1704可以使用統一時鐘信號1722來決定UI介面。變化偵測器電路1704向選擇器和決策電路1706提供用於差值信號1714中的每一者的一或多個控制信號1716。由選擇器和決策電路1706使用控制信號1718來決定要與差值信號1714中的一者一起使用的擷取信號的時序。選擇器和決策電路1706向擷取電路提供時序信號和差值信號1714的組合，該擷取電路提供表示每個UI中的導線狀態的輸出1720。選擇器和決策電路1706可以決定在差值信號1714中的一者上是否發生轉變，並選擇邊沿偵測事件或原始收到資料以獲得用於差值信號1714中的每一者的經恢復時鐘時序。
時鐘恢復系統1700使得接收器能夠受益於差值信號1714中的每一者的整體眼圖開口。當在兩個UI之間的個體差值信號1714上發生轉變時，該事件可被用於產生第二發生的UI中的取樣邊沿。當在兩個UI之間的個體差值信號1714上沒有轉變發生時，可以使用統一時鐘信號1722來在下一單位區間中擷取此種差值信號1714的狀態。
圖18圖示了可實施關於圖17所揭示的某些態樣的時鐘和資料恢復（CDR）電路1800的實例。CDR電路1800支援獨立的雙眼（pair eye）取樣。從信號導線310a、310b、310c接收到的資料信號被提供給輸出差值信號1850的差分接收器1802。差值信號1850被提供給產生統一時鐘信號1850的時鐘恢復電路1804。差值信號1850在被呈現給第一組正反器1808之前使用延遲電路1806來延遲，該第一組正反器1808被成對佈置，以回應於每個差值信號1850的上升沿或下降沿而翻轉。第二組正反器1810使用統一時鐘信號1850來取樣翻轉正反器輸出。第二組正反器1810中的每一者的輸入和輸出耦合到作為變化偵測器來操作的異或（XOR）閘。由XOR閘輸出的變化信號對1834/1836、1840/1842、1846/1848指示在各差值信號1850中對應的一個差值信號1850上是否發生了變化。上升沿由變化信號1834、1840、1846的前半部分指示，而下降沿由變化信號1836、1842、1848的後半部分指示。決策和選擇網路1812、1814、1816在具有最大時序餘裕的差值信號1850的最當前狀態之間進行選擇。例如，當在AB差值信號中偵測到轉變時，決策和選擇網路1812向對應的輸出正反器1824呈現一值，其中當在AB差值信號上偵測到下降沿轉變時該值為邏輯0，而當在AB差值信號上偵測到上升沿轉變時該值為邏輯1。若在AB差值信號上沒有偵測到轉變，則決策和選擇網路1812將經延遲的AB差值信號1832的狀態直接呈現給對應的輸出正反器1824。在UI區間之間不存在AB差值信號上的轉變意謂該AB差值信號的狀態是穩定的並且已經跨UI邊界保持恆定的訊號傳遞狀態。決策和選擇網路1812、1814、1816在AB眼圖開口中採用多於一個單位區間的時序餘裕。
圖19圖示了可被應用於CDR電路1800的適配。出於比較目的，圖18的CDR電路的一部分1900涉及AB差值信號，並且尤其涉及從圖18中複製的決策和選擇網路1812。在一個實例中，適配包括從替換CDR電路1920的決策和選擇網路1922移除閘1924、1926，以獲得最佳化的決策和選擇網路1812。當AB_上升信號1906處於邏輯「1」時，AB_上升信號1904將處於邏輯「0」，並且閘1926向OR閘1928的輸入提供邏輯「1」，該OR閘1928將邏輯「1」中繼到正反器1908。AB_上升信號1906上的邏輯「1」使得閘1932阻塞AB_延遲信號1902。類似地，當AB_下降信號1904是邏輯「1」並且AB_上升信號1906處於邏輯「0」時，AB_下降信號1904在閘1932處阻塞AB_延遲信號1902。在AB差值信號上沒有轉變發生的情況下，AB_下降信號1904和AB_上升信號1906兩者處於邏輯「0」並且AB_延遲信號1902通過閘1932。
圖20是圖示圖18的CDR電路1800的操作的實例的時序圖2000。在三條信號導線310a、310b、310c中的每一者上接收到的信號使用不同的實線或虛線來圖示，並且以其相應的起始電壓（如VA 2002、VB 2004和VC 2006）來標記。差值信號1202、1204、1206使用不同的實線或虛線來圖示。所圖示的實例涉及可被表示為{+x, -y, -z, +z, +y, -x}的符號序列2018、2020、2022、2024、2026、2028的傳輸。
波形被群組化成三個部分，其對應於由三個決策和選擇網路1812、1814、1816消耗或產生的信號。任何差值信號1202、1204、1206上的轉變使得對應的上升信號（AB_上升1834、BC_上升1840、CA_上升1846）或下降信號（AB_下降1836、BC_下降1842、CA_下降1848）變為有效，這使得正反器1824的輸入在偵測到下降沿時處於邏輯0，在偵測到上升沿時處於邏輯1，以及在對應的上升和下降信號兩者皆不有效時遵循對應的經延遲的差值信號1832、1838、1844（AB_延遲，BC_延遲，CA_延遲）的狀態，這是因為在任何差值信號1202、1204或1206上不可能具有兩個連貫的上升沿或兩個連貫的下降沿。
在一個實例中，兩個差值信號1204、1206在兩個符號2020、2022之間的邊界2030處轉變通過零交叉電壓2012。CA差值信號1206首先轉變，從而標記兩個符號2020、2022之間的邊界2030。相應地，CDR電路1800在此邊界2030處向BC差值信號1204提供改進的取樣訊窗。
在另一實例中，僅CA差值信號1206在符號2018、2020之間的先前邊界2034處轉變。轉變採用上升沿的形式，其導致CA_上升信號1846的主張，而CA_下降信號1848保持解除主張。在各符號之間的每個邊界處清除AB_上升信號1834、AB_下降信號1836、BC_上升信號1840、BC_下降信號1842、CA_上升信號1846和CA_下降信號1848。處理電路和方法的各 實例
圖21是圖示採用可被配置成執行本文中揭示的一或多個功能的處理電路2102的裝置的硬體實施的實例的概念圖2100。根據本案的各種態樣，如本文中所揭示的元素，或元素的任何部分，或者元素的任何組合可使用處理電路2102來實施。處理電路2102可包括一或多個處理器2104，其由硬體和軟體模組的某種組合來控制。處理器2104的實例包括：微處理器、微控制器、數位訊號處理器（DSPs）、現場可程式閘陣列（FPGAs）、可程式邏輯設備（PLDs）、狀態機、定序器、閘控邏輯、個別的硬體電路、以及配置成執行本案通篇描述的各種功能性的其他合適硬體。一或多個處理器2104可包括執行特定功能並且可由軟體模組2116之一來配置、增強或控制的專用處理器。一或多個處理器2104可經由在初始化期間載入的軟體模組2116的組合來配置，並且藉由在操作期間載入或卸載一或多個軟體模組2116來進一步配置。
在所圖示的實例中，處理電路2102可以用由匯流排2110一般化地表示的匯流排架構來實施。取決於處理電路2102的具體應用和整體設計約束，匯流排2110可包括任何數目的互連匯流排和橋接器。匯流排2110將各種電路連結在一起，包括一或多個處理器2104和儲存2106。儲存2106可包括記憶體設備和大量儲存設備，並且在本文中可被稱為電腦可讀取媒體及/或處理器可讀取媒體。匯流排2110亦可連結各種其他電路，諸如時序源、計時器、周邊設備、穩壓器和功率管理電路。匯流排介面2108可提供匯流排2110與一或多個收發機2112之間的介面。可針對處理電路所支援的每種聯網技術來提供收發機2112。在一些實例中，多種聯網技術可共享收發機2112中發現的電路系統或處理模組中的一些或全部。每個收發機2112提供用於經由傳輸媒體與各種其他裝置通訊的手段。取決於該裝置的本質，亦可提供使用者介面2118（例如，按鍵板、顯示器、揚聲器、話筒、操縱桿），並且該使用者介面2118可直接或經由匯流排介面2108通訊地耦合到匯流排2110。
處理器2104可負責管理匯流排2110和一般處理，包括對儲存在電腦可讀取媒體（其可包括儲存2106）中的軟體的執行。在此方面，處理電路2102（包括處理器2104）可被用來實施本文中所揭示的方法、功能和技術中的任一種。儲存2106可被用於儲存處理器2104在執行軟體時操縱的資料，並且該軟體可被配置成實施本文中所揭示的方法中的任一種。
處理電路2102中的一或多個處理器2104可執行軟體。軟體應當被寬泛地解釋成意謂指令、指令集、代碼、代碼區段、程式碼、程式、副程式、軟體模組、應用、軟體應用、套裝軟體、常式、子常式、物件、可執行件、執行的執行緒、程序、函數、演算法等，無論其是用軟體、韌體、中介軟體、微代碼、硬體描述語言、還是其他術語來述及皆是如此。軟體可按電腦可讀取形式常駐在儲存2106中或常駐在外部電腦可讀取媒體中。外部電腦可讀取媒體及/或儲存2106可包括非暫態電腦可讀取媒體。作為實例，非暫態電腦可讀取媒體包括：磁性儲存設備（例如，硬碟、軟碟、磁條）、光碟（例如，壓縮光碟（CD）或數位多功能光碟（DVD））、智慧卡、快閃記憶體設備（例如，「快閃記憶體驅動器」、記憶卡、記憶棒，或鍵式磁碟）、隨機存取記憶體（RAM）、ROM、PROM、可抹除PROM（EPROM）、EEPROM、暫存器、可移除磁碟、以及可由電腦存取和讀取的用於儲存軟體及/或指令的任何其他合適媒體。作為實例，電腦可讀取媒體及/或儲存2106亦可包括載波、傳輸線、以及可由電腦存取和讀取的用於傳送軟體及/或指令的任何其他合適媒體。電腦可讀取媒體及/或儲存2106可常駐在處理電路2102中、處理器2104中、在處理電路2102外部，或跨包括該處理電路2102在內的多個實體分佈。電腦可讀取媒體及/或儲存2106可實施在電腦程式產品中。作為實例，電腦程式產品可包括封裝材料中的電腦可讀取媒體。本領域技藝人士將認識到如何取決於特定應用和加諸於整體系統的整體設計約束來最佳地實施本案通篇提供的所描述的功能性。
儲存2106可維護以可載入代碼區段、模組、應用、程式等來維護及/或組織的軟體，其在本文中可被稱為軟體模組2116。每個軟體模組2116可包括在安裝或載入到處理電路2102上並由一或多個處理器2104執行時對執行時影像2114做出貢獻的指令和資料，該執行時影像2114控制一或多個處理器2104的操作。在被執行時，某些指令可使得處理電路2102執行根據本文中所描述的某些方法、演算法和過程的功能。
一些軟體模組2116可在處理電路2102的初始化期間被載入，並且該等軟體模組2116可配置處理電路2102以使得能夠執行本文中所揭示的各種功能。例如，一些軟體模組2116可配置處理器2104的內部設備及/或邏輯電路2122，並且可管理對外部設備（諸如收發機2112、匯流排介面2108、使用者介面2118、計時器、數學輔助處理器等）的存取。軟體模組2116可包括控制程式及/或作業系統，其與中斷處理常式和設備驅動程式互動並且控制對由處理電路2102提供的各種資源的存取。該等資源可包括記憶體、處理時間、對收發機2112的存取、使用者介面2118等等。
處理電路2102的一或多個處理器2104可以是多功能的，由此一些軟體模組2116被載入和配置成執行不同功能或相同功能的不同實例。一或多個處理器2104可以被附加地適配成管理回應於來自例如使用者介面2118、收發機2112和設備驅動程式的輸入而啟動的幕後工作。為了支援多個功能的執行，一或多個處理器2104可被配置成提供多任務環境，由此複數個功能之每一者功能依須求或按期望實施為由一或多個處理器2104服務的任務集。在一個實例中，多任務環境可使用分時程式2120來實施，分時程式2120在不同任務之間傳遞對處理器2104的控制，由此每個任務在完成任何未決操作之後及/或回應於輸入（諸如中斷）而將對一或多個處理器2104的控制返回給分時程式2120。當任務具有對一或多個處理器2104的控制時，處理電路有效地專用於由與控制方任務相關聯的功能所針對的目的。分時程式2120可包括作業系統、在循環基礎上轉移控制權的主迴路、根據各功能的優先順序化來分配對一或多個處理器2104的控制權的功能，及/或藉由將對一或多個處理器2104的控制權提供給處置功能來對外部事件作出回應的中斷驅動式主迴路。
圖22是可以由耦合到C-PHY 3相介面的裝置中的接收器電路執行的時鐘和資料恢復方法的流程圖2200。
在方塊2202處，該接收器電路可以從表示3線介面的相繼訊號傳遞狀態的符號對之間的轉換中恢復第一時鐘信號，其中每個符號對包括第一符號和第二符號。可以回應於在表示3線介面的兩條線之間的訊號傳遞狀態中的差異的三個差值信號之一中偵測到的、在第一符號與第二符號之間的邊界處的最早發生的轉變而產生第一時鐘信號中的脈衝。根據某些態樣，3線介面中的至少一條導線在第一符號與第二符號之間改變狀態。
在方塊2204處，該接收器電路可以決定在第一符號與第二符號之間的邊界處在第一差值信號上偵測到的第一轉變的電壓變化方向。
在方塊2206處，該接收器電路可以將基於第一轉變的電壓變化方向所選擇的值提供作為第二符號中的第一差值信號的值。
在方塊2208處，該接收器電路可以當在第一符號期間擷取的第二差值信號在第一符號與第二符號之間的邊界處不轉變時，將在第一符號期間擷取的第二差值信號的值提供作為第二符號中的第二差值信號的值。
在某些實例中，該接收器電路可以將第一差值信號耦合到第一邊沿觸發的正反器，該正反器在第一轉變由第一差值信號的第一電壓變化方向表徵時改變狀態。該接收器電路可以將第一差值信號耦合到第二邊沿觸發的正反器，該正反器在第一轉變由第一差值信號的第二電壓變化方向表徵時改變狀態。該接收器電路可以基於第一邊沿觸發的正反器和第二邊沿觸發的正反器的輸出來決定第一轉變的電壓變化方向。
可以經由將第一差值信號耦合到第一邊沿觸發的正反器的延遲電路來延遲第一差值信號。可以經由將第一差值信號耦合到第二邊沿觸發的正反器的延遲電路來延遲第一差值信號，並且該第一差值信號可以在被耦合到第二邊沿觸發的正反器時被反相。第一邊沿觸發的正反器和第二邊沿觸發的正反器可以在連貫符號之間的每個邊界處被重置。
在一些實例中，第一時鐘信號被用於在第一符號的傳輸期間擷取第一邊沿觸發的正反器的狀態的輸出。第一時鐘信號可被用於在第一符號的傳輸期間擷取第二邊沿觸發的正反器的狀態的輸出。第一時鐘信號可被用於擷取第二符號中的第一差值信號的值。
圖23是圖示採用處理電路2302的裝置2300的硬體實施的實例的示圖。該處理電路通常具有處理器2316，其可包括以下一者或多者：微處理器、微控制器、數位訊號處理器、定序器和狀態機。處理電路2302可以用由匯流排2320一般化地表示的匯流排架構來實施。取決於處理電路2320的具體應用和整體設計約束，匯流排2302可包括任何數目的互連匯流排和橋接器。匯流排2320將包括一或多個處理器及/或硬體模組（由處理器2316，模組或電路2304、2306、2308和2310，決定不同連接器或導線2312對之間的差值訊號傳遞狀態的差分接收器電路2314，以及電腦可讀取儲存媒體2318表示）的各種電路連結在一起。匯流排2320亦可連結各種其他電路，諸如時序源、周邊設備、穩壓器和功率管理電路，該等電路在本領域中是眾所周知的，且因此將不再進一步描述。
處理器2316負責一般性處理，包括對儲存在電腦可讀取儲存媒體2318上的軟體的執行。該軟體在由處理器2316執行時使得處理電路2302執行上文針對任何特定裝置描述的各種功能。電腦可讀取儲存媒體2318亦可被用於儲存由處理器2316在執行軟體時操縱的資料，包括從經由連接器或導線2314（其可被配置為資料通道和時鐘通道）傳送的符號解碼得來的資料。處理電路2302進一步包括模組2304、2306、2308和2310中的至少一個模組。模組2304、2306、2308和2310可以是在處理器2316中執行的軟體模組、常駐/儲存在電腦可讀取儲存媒體2318中的軟體模組、耦合至處理器2316的一或多個硬體模組，或其某種組合。模組2304、2306、2308及/或2310可包括微控制器指令、狀態機配置參數，或其某種組合。
在一個配置中，裝置2300可被配置用於C-PHY 3相介面上的資料通訊。裝置2300可以包括模組及/或電路2304，其被配置成從表示3線介面的相繼訊號傳遞狀態的符號對之間的轉換中恢復第一時鐘信號。每個符號對包括第一符號和第二符號，並且第一時鐘信號之每一者脈衝對應於從第一符號到第二符號的轉變。
裝置2300可以包括模組及/或電路2308，其被配置成產生表示連接器或導線2314中的三條導線中的兩條導線的訊號傳遞狀態差異的差值信號。
裝置2300可以包括模組及/或電路2306，其被配置成偵測每個差值信號中的轉變和轉變方向。
裝置2300可以包括模組及/或電路2310，其被配置成基於對差值信號中的轉變及/或差值信號中的轉變方向的偵測來選擇用於每個差值信號的輸出差值。
在一個實例中，裝置2300具有：複數個差分接收器，其被配置成提供差值信號，每個差值信號表示3線介面中的一導線對之間的訊號傳遞狀態中的差異；時鐘恢復電路，其被配置成回應於在第一符號與第二符號之間的邊界處在差值信號之一中偵測到的最早發生的轉變而產生第一時鐘信號中的脈衝；第一組正反器，其包括偵測第一差值信號中的正向轉變和該第一差值信號中的負向轉變的第一正反器；及選擇電路。選擇電路可被配置成：決定在第一符號與第二符號之間的邊界處在第一差值信號中偵測到的第一轉變的電壓變化方向，將基於第一轉變的電壓變化方向所選擇的值提供作為第二符號中的第一差值信號的值，以及當在第一符號期間擷取的第二差值信號在第一符號與第二符號之間的邊界處不轉變時，將在第一符號期間擷取的第二差值信號的值提供作為第二符號中的第二差值信號的值。電壓變化方向是使用第一正反器和第二正反器來決定的。
在某些實例中，第一正反器被配置成在第一轉變包括從邏輯0到邏輯1的轉變時改變狀態，並且第二正反器被配置成在第一轉變包括從邏輯1到邏輯0的轉變時改變狀態。該裝置2300可包括複數個延遲電路，其被配置成將差值信號耦合到第一組正反器，以使得第一正反器和第二正反器接收第一差值信號的經延遲版本。第二正反器可以接收第一差值信號的經反相版本。第一正反器和第二正反器可以在連貫符號之間的每個邊界處被重置。
在一些實例中，裝置2300包括：第二組正反器，其被配置成使用第一時鐘信號中的脈衝來擷取第一組正反器的輸出；及第三組正反器，其被配置成使用第一時鐘信號中的脈衝來擷取差值信號的值。
將理解，所揭示的過程中的步驟的特定順序或層次是示例性方法的說明。應理解，基於設計偏好，可以重新編排該等過程中各步驟的具體次序或層次。此外，一些步驟可被組合或被略去。所附方法請求項以示例次序呈現各種步驟的要素，且並不意謂被限定於所提供的具體次序或層次。
提供之前的描述是為了使本領域任何技藝人士均能夠實踐本文中所描述的各種態樣。對該等態樣的各種修改將容易為本領域技藝人士所明白，並且在本文中所定義的普適原理可被應用於其他態樣。因此，請求項並非意欲被限定於本文中所示的各態樣，而是應被授予與語言上的請求項相一致的全部範圍，其中對要素的單數形式的引述除非特別聲明，否則並非意欲意謂「有且僅有一個」，而是「一或多個」。除非特別另外聲明，否則術語「一些」代表一或多個。本案通篇描述的各個態樣的要素為本領域一般技藝人士當前或今後所知的所有結構上和功能上的等效方案經由引述被明確併入於本文，且意欲被請求項所涵蓋。此外，本文中所揭示的任何內容皆並非意欲貢獻給公眾，無論此種揭示是否在申請專利範圍中被顯式地敘述。沒有任何請求項元素應被解釋為手段功能，除非該元素是使用用語「用於……的手段」來明確敘述的。
100‧‧‧裝置102‧‧‧處理電路106‧‧‧射頻（RF）通訊收發機108‧‧‧特殊應用IC（ASIC）110‧‧‧應用程式設計介面（API）112‧‧‧記憶體設備114‧‧‧本端資料庫122‧‧‧天線124‧‧‧顯示器126‧‧‧小鍵盤128‧‧‧按鈕200‧‧‧裝置202‧‧‧IC設備204‧‧‧無線收發機206‧‧‧處理器208‧‧‧儲存媒體210‧‧‧實體層驅動器212‧‧‧內部匯流排214‧‧‧天線220‧‧‧通訊鏈路222‧‧‧通道224‧‧‧通道226‧‧‧通道230‧‧‧IC設備232‧‧‧顯示器控制器234‧‧‧相機控制器236‧‧‧處理器238‧‧‧儲存媒體240‧‧‧實體層驅動器242‧‧‧內部匯流排300‧‧‧3線3相極性編碼器302‧‧‧映射器304‧‧‧並聯到串聯轉換器306‧‧‧3線3相位編碼器308‧‧‧線驅動器310a‧‧‧信號導線310b‧‧‧信號導線310c‧‧‧信號導線312‧‧‧符號314‧‧‧符號序列316a‧‧‧信號316b‧‧‧信號316c‧‧‧信號400‧‧‧時序圖402‧‧‧曲線404‧‧‧曲線406‧‧‧曲線408‧‧‧極性410‧‧‧相位轉變412‧‧‧兩位元值414‧‧‧時間450‧‧‧循環狀態圖452‧‧‧順時針方向452'‧‧‧順時針方向454‧‧‧逆時針方向454'‧‧‧逆時針方向500‧‧‧3線3相解碼器502a‧‧‧差分接收器502b‧‧‧差分接收器502c‧‧‧差分接收器504‧‧‧導線狀態解碼器506‧‧‧串聯-並聯轉換器508‧‧‧解映射器510‧‧‧先進先出（FIFO）暫存器514‧‧‧符號520‧‧‧t所有訊窗時段524‧‧‧CDR電路526‧‧‧時鐘600‧‧‧狀態圖602‧‧‧訊號傳遞狀態604‧‧‧訊號傳遞狀態606‧‧‧訊號傳遞狀態608‧‧‧內圓612‧‧‧訊號傳遞狀態614‧‧‧訊號傳遞狀態616‧‧‧訊號傳遞狀態618‧‧‧外圓620‧‧‧翻轉位元622‧‧‧旋轉位元624‧‧‧極性位元626‧‧‧FRP符號628‧‧‧狀態元素700‧‧‧時序圖702‧‧‧第一符號Symn704‧‧‧第二符號Symn+1706‧‧‧第三符號Symn+2708‧‧‧第四符號Symn+3712‧‧‧延遲714‧‧‧延遲716‧‧‧延遲718‧‧‧閾值電壓720‧‧‧閾值電壓722‧‧‧時間724‧‧‧第二符號Symn+1726‧‧‧時間800‧‧‧CDR電路802a‧‧‧差分接收器802b‧‧‧差分接收器802c‧‧‧差分接收器804‧‧‧轉變偵測電路806‧‧‧時鐘產生電路808‧‧‧接收時鐘信號810‧‧‧差值信號820‧‧‧時序圖822‧‧‧標記824‧‧‧標記826‧‧‧標記830‧‧‧符號擷取訊窗830a‧‧‧可變擷取訊窗830b‧‧‧可變擷取訊窗830c‧‧‧可變擷取訊窗830d‧‧‧可變擷取訊窗830e‧‧‧可變擷取訊窗830f‧‧‧可變擷取訊窗830g‧‧‧可變擷取訊窗900‧‧‧時序圖902‧‧‧時序圖904‧‧‧時序圖906‧‧‧時序圖920‧‧‧時序圖924‧‧‧+1差值926‧‧‧-2差值928‧‧‧+1差值930‧‧‧-2差值934‧‧‧+2差值936‧‧‧-1差值940‧‧‧+2差值942‧‧‧-1差值1000‧‧‧眼圖1002‧‧‧單個符號區間1004‧‧‧信號轉變區1006‧‧‧眼圖遮罩1100‧‧‧眼圖1102‧‧‧符號區間1104‧‧‧信號轉變區1106‧‧‧「眼圖開口」1108‧‧‧符號區間邊界1112‧‧‧結束1114‧‧‧符號區間邊界1116‧‧‧時間1120‧‧‧電壓位準1122‧‧‧電壓位準1124‧‧‧電壓位準1126‧‧‧電壓位準1128‧‧‧電壓位準1130‧‧‧觸發1200‧‧‧CDR電路1202‧‧‧差值信號1204‧‧‧差值信號1206‧‧‧差值信號1208a‧‧‧反相器1208b‧‧‧反相器1208c‧‧‧反相器1210a‧‧‧D正反器對1210b‧‧‧D正反器對1210c‧‧‧D正反器對1212‧‧‧OR閘1214‧‧‧可程式設計延遲元件1216‧‧‧驅動器/反相器1218‧‧‧延遲或對準邏輯1220‧‧‧差值信號1222‧‧‧接收器時鐘（RxCLK）信號1224‧‧‧輸出符號1226‧‧‧設定信號1228‧‧‧重置信號1230a‧‧‧輸出信號1230b‧‧‧輸出信號1230c‧‧‧輸出信號1230d‧‧‧輸出信號1230e‧‧‧輸出信號1230f‧‧‧輸出信號1232‧‧‧第一D正反器1234‧‧‧第二D正反器1300‧‧‧時序圖1302‧‧‧單元區間（UI）1304‧‧‧偏斜時間（t偏斜）1310‧‧‧可程式設計延遲（tpgm）1312‧‧‧重置延遲（trst）1314‧‧‧傳播延遲（tck2q）1316‧‧‧傳播延遲（tOR_0）1318‧‧‧傳播延遲（tOR_1）1320‧‧‧迴路時間（t迴路）1400‧‧‧時序圖1402‧‧‧UI1404‧‧‧t偏斜1406‧‧‧t迴路1408‧‧‧時鐘脈衝1410‧‧‧時鐘脈衝1412‧‧‧第一出現的轉變1414‧‧‧第二轉變1500‧‧‧時序圖1502‧‧‧第一UI1506‧‧‧時鐘脈衝1508‧‧‧時鐘脈衝1510‧‧‧上升沿1512‧‧‧第二UI1514‧‧‧第一轉變1516‧‧‧首次發生的轉變1518‧‧‧最後轉變1520‧‧‧t所有訊窗時段1600‧‧‧時序圖1602‧‧‧時鐘信號1604‧‧‧時鐘信號1606‧‧‧時鐘信號1608‧‧‧UI1610‧‧‧UI1612‧‧‧眼圖開口1614‧‧‧眼圖開口1616‧‧‧眼圖開口1700‧‧‧時鐘恢復系統1704‧‧‧變化偵測器電路1706‧‧‧選擇器和決策電路1712‧‧‧時鐘恢復電路1714‧‧‧差值信號1716‧‧‧控制信號1718‧‧‧控制信號1720‧‧‧輸出1722‧‧‧統一時鐘信號1800‧‧‧時鐘和資料恢復（CDR）電路1802‧‧‧差分接收器1804‧‧‧時鐘恢復電路1806‧‧‧延遲電路1808‧‧‧第一組正反器1810‧‧‧第二組正反器1812‧‧‧決策和選擇網路1814‧‧‧決策和選擇網路1816‧‧‧決策和選擇網路1824‧‧‧正反器1832‧‧‧差值信號1834‧‧‧AB_上升信號1836‧‧‧AB_下降信號1838‧‧‧差值信號1840‧‧‧BC_上升信號1842‧‧‧BC_下降信號1844‧‧‧差值信號1846‧‧‧CA_上升信號1848‧‧‧CA_下降信號1850‧‧‧輸出差值信號1900‧‧‧CDR電路的一部分1902‧‧‧AB_延遲信號1904‧‧‧AB_下降信號1906‧‧‧AB_上升信號1908‧‧‧正反器1920‧‧‧替換CDR電路1922‧‧‧決策和選擇網路1924‧‧‧閘1926‧‧‧閘1928‧‧‧OR閘1932‧‧‧閘2000‧‧‧時序圖2002‧‧‧起始電壓VA2004‧‧‧起始電壓VB2006‧‧‧起始電壓VC2012‧‧‧零交叉電壓2018‧‧‧符號序列2020‧‧‧符號序列2022‧‧‧符號序列2024‧‧‧符號序列2026‧‧‧符號序列2028‧‧‧符號序列2030‧‧‧邊界2034‧‧‧先前邊界2100‧‧‧硬體實施2102‧‧‧處理電路2104‧‧‧處理器2106‧‧‧儲存2108‧‧‧匯流排介面2110‧‧‧匯流排2112‧‧‧收發機2114‧‧‧執行時影像2116‧‧‧軟體模組2118‧‧‧使用者介面2120‧‧‧分時程式2122‧‧‧內部設備及/或邏輯電路2200‧‧‧流程圖2202‧‧‧步驟2204‧‧‧步驟2206‧‧‧步驟2208‧‧‧步驟2300‧‧‧裝置2302‧‧‧處理電路2304‧‧‧模組或電路2306‧‧‧模組或電路2308‧‧‧模組或電路2310‧‧‧模組或電路2312‧‧‧連接器或導線2314‧‧‧差分接收器電路2316‧‧‧處理器2318‧‧‧電腦可讀取儲存媒體2320‧‧‧處理電路
圖1圖示了在各IC設備之間採用資料連結的裝置，該資料連結選擇性地根據複數個可用標準之一來操作。
圖2圖示了在各IC設備之間採用資料連結的裝置的系統架構，該資料連結選擇性地根據複數個可用標準之一來操作。
圖3圖示了C-PHY 3相資料編碼器。
圖4圖示了C-PHY 3相經編碼介面中的訊號傳遞。
圖5圖示了C-PHY解碼器。
圖6是圖示C-PHY 3相經編碼介面中的潛在狀態轉變的狀態圖。
圖7是信號上升時間對C-PHY解碼器中的轉變偵測的影響的實例。
圖8圖示了C-PHY解碼器中的轉變偵測。
圖9圖示了在C-PHY介面上傳送的連貫符號對之間發生的信號轉變的一個實例。
圖10圖示了二進位眼圖中的轉變區和眼區。
圖11圖示了針對C-PHY 3相介面產生的眼圖的實例。
圖12圖示了用於C-PHY 3相介面的CDR電路的實例。
圖13圖示了與圖12的CDR電路相關聯的時序。
圖14圖示了與具有比在C-PHY 3相信號上傳送的各信號之間的偏斜更短的迴路時間的CDR電路相關聯的時序。
圖15圖示了與CDR電路相關聯的時序，該CDR電路將共用擷取訊窗用於三個差值信號。
圖16圖示了根據本文所揭示的某些態樣的與CDR電路相關聯的時序，該CDR電路將個體擷取訊窗用於三個差值信號。
圖17圖示了根據本文所揭示的某些態樣來操作的時鐘恢復系統。
圖18圖示了根據本文所揭示的某些態樣來提供的CDR電路的實例。
圖19圖示了根據本文所揭示的某些態樣的可被應用於圖18的CDR電路的適配。
圖20是圖示根據本文所揭示的某些態樣的圖18的CDR電路的操作的時序圖。
圖21圖示了採用可根據本文所揭示的某些態樣適配的處理電路的裝置的實例。
圖22是根據本文所揭示的某些態樣的方法的流程圖。
圖23是圖示根據本文所揭示的某些態樣的用於可執行時鐘校準的裝置的硬體實施的實例的示圖。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
1700‧‧‧時鐘恢復系統
1704‧‧‧變化偵測器電路
1706‧‧‧選擇器和決策電路
1712‧‧‧時鐘恢復電路
1714‧‧‧差值信號
1716‧‧‧控制信號
1718‧‧‧控制信號
1720‧‧‧輸出
1722‧‧‧統一時鐘信號

Claims (27)

  1. 一種時鐘和資料恢復方法，包括以下步驟：從表示一3線介面的相繼訊號傳遞狀態的符號對之間的轉變中恢復一第一時鐘信號，其中每個符號對包括一第一符號和一第二符號，並且其中回應於在表示該3線介面中的兩條導線之間的訊號傳遞狀態中的差異的三個差值信號之一中偵測到的在該第一符號與該第二符號之間的一邊界處的一最早發生的轉變而產生該第一時鐘信號中的一脈衝；決定在該第一符號與該第二符號之間的該邊界處在一第一差值信號上偵測到的一第一轉變的電壓變化方向；將基於該第一轉變的該電壓變化方向所選擇的一值提供作為該第二符號中的該第一差值信號的值；及當在該第一符號期間擷取的一第二差值信號在該第一符號與該第二符號之間的該邊界處不轉變時，將在該第一符號期間擷取的該第二差值信號的一值提供作為該第二符號中的該第二差值信號的值。
  2. 如請求項1所述之方法，進一步包括以下步驟：將該第一差值信號耦合到一第一邊沿觸發的正反器，該第一邊沿觸發的正反器在該第一轉變由該第一差值 信號的一第一電壓變化方向表徵時改變狀態；將該第一差值信號耦合到一第二邊沿觸發的正反器，該第二邊沿觸發的正反器在該第一轉變由該第一差值信號的一第二電壓變化方向表徵時改變狀態；及基於該第一邊沿觸發的正反器和該第二邊沿觸發的正反器的輸出來決定該第一轉變的該電壓變化方向。
  3. 如請求項2所述之方法，其中將該第一差值信號耦合到該第一邊沿觸發的正反器之步驟包括以下步驟：延遲該第一差值信號。
  4. 如請求項2所述之方法，其中將該第一差值信號耦合到該第二邊沿觸發的正反器之步驟包括以下步驟：延遲該第一差值信號；及將該第一差值信號進行反相。
  5. 如請求項2所述之方法，進一步包括以下步驟：使用該第一時鐘信號以在該第一符號的傳輸期間擷取該第一邊沿觸發的正反器的該狀態的輸出；及使用該第一時鐘信號以在該第一符號的傳輸期間擷取該第二邊沿觸發的正反器的該狀態的輸出。
  6. 如請求項2所述之方法，進一步包括以下步 驟：使用該第一時鐘信號以擷取該第二符號中的該第一差值信號的該值。
  7. 如請求項1所述之方法，其中該3線介面中的至少一條導線在該第一符號與該第二符號之間改變狀態。
  8. 一種時鐘和資料恢復裝置，包括：複數個差分接收器，其被配置成提供差值信號，每個差值信號表示一3線介面中的一導線對之間的訊號傳遞狀態中的一差異；一時鐘恢復電路，其被配置成回應於在一第一符號與一第二符號之間的一邊界處在該差值信號之一中偵測到的一最早發生的轉變而產生一第一時鐘信號中的一脈衝；一第一組正反器，其包括偵測一第一差值信號中的正向轉變的一第一正反器和偵測該第一差值信號中的負向轉變的一第二正反器；及一選擇電路，其被配置成：決定在該第一符號與該第二符號之間的該邊界處在該第一差值信號中偵測到的一第一轉變的電壓變化方向，其中使用該第一正反器和該第二正反器來決定該電壓變化方向； 將基於該第一轉變的該電壓變化方向所選擇的一值提供作為該第二符號中的該第一差值信號的值；及當在該第一符號期間擷取的一第二差值信號在該第一符號與該第二符號之間的邊界處不轉變時，將在該第一符號期間擷取的該第二差值信號的一值提供作為該第二符號中的該第二差值信號的該值。
  9. 如請求項8所述之時鐘和資料恢復裝置，其中該第一正反器被配置成在該第一轉變包括從邏輯0到邏輯1的一轉變時改變狀態，並且該第二正反器被配置成在該第一轉變包括從邏輯1到邏輯0的一轉變時改變狀態。
  10. 如請求項8所述之時鐘和資料恢復裝置，進一步包括：複數個延遲電路，其被配置成將該差值信號耦合到該第一組正反器，以使得該第一正反器和該第二正反器接收該第一差值信號的一經延遲版本。
  11. 如請求項10所述之時鐘和資料恢復裝置，其中該第一正反器和該第二正反器接收該第一差值信號的一經反相版本。
  12. 如請求項8所述之時鐘和資料恢復裝置，進一步包括： 一第二組正反器，其被配置成使用該第一時鐘信號中的該脈衝來擷取該第一組正反器的輸出；及一第三組正反器，其被配置成使用該第一時鐘信號中的該脈衝來擷取該差值信號的值。
  13. 如請求項8所述之時鐘和資料恢復裝置，其中該3線介面中的至少一條導線在該第一符號與該第二符號之間改變狀態。
  14. 一種用於時鐘和資料恢復之裝置，包括：用於從表示一3線介面的相繼訊號傳遞狀態的符號對之間的轉變中恢復一第一時鐘信號的構件，其中每個符號對包括一第一符號和一第二符號，並且其中回應於在表示該3線介面中的兩條導線之間的訊號傳遞狀態中的差異的三個差值信號之一中偵測到的在該第一符號與該第二符號之間的一邊界處的一最早發生的轉變而產生該第一時鐘信號中的一脈衝；用於決定在該第一符號與該第二符號之間的該邊界處在一第一差值信號上偵測到的一第一轉變的電壓變化方向的構件；用於將基於該第一轉變的該電壓變化方向所選擇的一值提供作為該第二符號中的該第一差值信號的值的構件；及用於當在該第一符號期間擷取的一第二差值信號在 該第一符號與該第二符號之間的該邊界處不轉變時，將在該第一符號期間擷取的該第二差值信號的一值提供作為該第二符號中的該第二差值信號的該值的構件。
  15. 如請求項14所述之裝置，其中該用於決定該第一轉變的該電壓變化方向的構件操作用於：將該第一差值信號耦合到一第一邊沿觸發的正反器，該第一邊沿觸發的正反器在該第一轉變由該第一差值信號的一第一電壓變化方向表徵時改變狀態；將該第一差值信號耦合到一第二邊沿觸發的正反器，該第二邊沿觸發的正反器在該第一轉變由該第一差值信號的一第二電壓變化方向表徵時改變狀態；及基於該第一邊沿觸發的正反器和該第二邊沿觸發的正反器的輸出來決定該第一轉變的該電壓變化方向。
  16. 如請求項15所述之裝置，進一步包括：一延遲電路，其被配置成延遲該第一差值信號以使得一經延遲的第一差值信號被提供給該第一邊沿觸發的正反器和該第二邊沿觸發的正反器。
  17. 如請求項16所述之裝置，其中該延遲電路被適配成將該第一差值信號進行反相以獲得該經延遲的第一差值信號。
  18. 如請求項15所述之裝置，其中該第一時鐘 信號被用於在該第一符號的傳輸期間擷取該第一邊沿觸發的正反器的該狀態的輸出以及在該第一符號的傳輸期間擷取該第二邊沿觸發的正反器的該狀態的輸出。
  19. 如請求項15所述之裝置，其中該第一時鐘信號被用於擷取該第二符號中的該第一差值信號的該值。
  20. 如請求項14所述之裝置，其中該3線介面中的至少一條導線在該第一符號與該第二符號之間改變狀態。
  21. 一種具有一或多數指令的處理器可讀儲存媒體，該等指令在由一處理電路的至少一個處理器執行時使該處理電路：從表示一3線介面的相繼訊號傳遞狀態的符號對之間的轉變中恢復一第一時鐘信號，其中每個符號對包括一第一符號和一第二符號，並且其中回應於在表示該3線介面中的兩條導線之間的訊號傳遞狀態中的差異的三個差值信號之一中偵測到的在該第一符號與該第二符號之間的一邊界處的一最早發生的轉變而產生該第一時鐘信號中的一脈衝；決定在該第一符號與該第二符號之間的該邊界處在一第一差值信號上偵測到的一第一轉變的電壓變化方 向；將基於該第一轉變的該電壓變化方向所選擇的一值提供作為該第二符號中的該第一差值信號的值；及當在該第一符號期間擷取的一第二差值信號在該第一符號與該第二符號之間的邊界處不轉變時，將在該第一符號期間擷取的該第二差值信號的一值提供作為該第二符號中的該第二差值信號的該值。
  22. 如請求項21所述之儲存媒體，其中該一或多數指令進一步使得該處理電路：將該第一差值信號耦合到一第一邊沿觸發的正反器，該第一邊沿觸發的正反器在該第一轉變由該第一差值信號的一第一電壓變化方向表徵時改變狀態；將該第一差值信號耦合到一第二邊沿觸發的正反器，該第二邊沿觸發的正反器在該第一轉變由該第一差值信號的一第二電壓變化方向表徵時改變狀態；及基於該第一邊沿觸發的正反器和該第二邊沿觸發的正反器的輸出來決定該第一轉變的該電壓變化方向。
  23. 如請求項22所述之儲存媒體，其中該第一差值信號在被耦合到該第一邊沿觸發的正反器時由一延遲電路來延遲。
  24. 如請求項22所述之儲存媒體，其中該第一差值信號在被耦合到該第一邊沿觸發的正反器時被反 相。
  25. 如請求項22所述之儲存媒體，其中該第一時鐘信號被用於在該第一符號的傳輸期間擷取該第一邊沿觸發的正反器的該狀態的輸出以及在該第一符號的傳輸期間擷取該第二邊沿觸發的正反器的該狀態的輸出。
  26. 如請求項22所述之儲存媒體，其中該第一時鐘信號被用於擷取該第二符號中的該第一差值信號的該值。
  27. 如請求項21所述之儲存媒體，其中該3線介面中的至少一條導線在該第一符號與該第二符號之間改變狀態。
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