CN106200760A - 时钟管理电路、芯片上系统、时钟管理的方法 - Google Patents

时钟管理电路、芯片上系统、时钟管理的方法 Download PDF

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Abstract

提供一种时钟管理电路、一种芯片上系统以及一种时钟管理的方法。时钟管理电路包括第一主时钟控制器，其中，第一主时钟控制器被配置为基于接收的第一时钟请求，将第一命令经由第一通道提供给第一从时钟控制器。时钟管理电路还包括第一从时钟控制器，其中，第一从时钟控制器被配置为基于第一命令来控制输出第一时钟信号。

Description

时钟管理电路、芯片上系统、时钟管理的方法
本申请要求于2015年5月26日在韩国知识产权局提交的第10-2015-0073091号韩国专利申请的权益以及于2016年5月17日在美国专利局提交的第15/156,825号美国专利申请的权益，上述专利申请的公开内容通过引用全部包含于此。
技术领域
发明构思涉及一种芯片上系统(SoC)，尤其涉及一种包括时钟管理单元的SoC和/或操作SoC的方法。
背景技术
芯片上系统(SoC)是用于将复杂的多功能系统集成到单个芯片中的半导体技术。SoC中提供的知识产权(在下文中，称为IP)可以设计为通过系统总线有效地彼此连接。
关于SoC，可以将时钟信号提供给包括IP的各种功能块，时钟信号的输出可以基于SoC的操作状态根据门控操作来控制。例如，互连系统可以形成为包括各种功能块(例如，IP、异步桥、多路转换器等)。SoC可以包括管理提供给互连系统的时钟信号的时钟管理单元。由于时钟信号涉及互连系统的整体性能(包括SoC的速度和功耗)，所以时钟信号的管理需要有效的时钟门控(clock gating)。
发明内容
至少一个实施例涉及时钟管理电路。
在一个实施例中，时钟管理电路包括：第一主时钟控制器，被配置为基于接收的第一时钟请求，将第一命令经由第一通道提供给第一从时钟控制器。时钟管理电路还包括：第一从时钟控制器，被配置为基于第一命令来控制输出第一时钟信号。
至少一个实施例涉及芯片上系统。
在一个实施例中，芯片上系统包括：至少第一和第二硬件组件；以及时钟管理电路，被配置为控制分别将第一时钟和第二时钟供应至第一硬件组件和第二硬件组件。时钟管理电路包括第一从时钟控制器和第一主时钟控制器。第一主时钟控制器被配置为控制第一从时钟控制器的操作并且被配置为控制供应第一时钟。第一从时钟控制器被配置为控制供应第二时钟。
至少一个实施例涉及一种时钟管理的方法。
在一个实施例中，该方法包括：接收时钟请求；基于接收的第一时钟请求将第一命令经由第一通道发送到第一从时钟控制器，第一从时钟控制器被配置为基于第一命令来控制输出第一时钟；从第一从时钟控制器接收表示第一时钟的输出的确认；以及基于确认供应第二时钟。
附图说明
发明构思的示例实施例将通过下面结合附图进行的详细描述而变得更容易理解，在附图中：
图1是根据发明构思的示例实施例的芯片上系统(SoC)的框图；
图2是图1的时钟管理单元的框图；
图3A和图3B是根据发明构思的示例实施例的SoC的框图；
图4是根据发明构思的示例实施例的图3的主时钟控制器和从时钟控制器的框图；
图5是根据发明构思的示例实施例用于描述图4的时钟管理单元的操作的波形图；
图6是根据发明构思的示例实施例从图3A的时钟管理单元输出的时钟信号的波形图；
图7是根据发明构思的示例实施例用于描述由时钟管理单元使用的信号的框图；
图8是根据发明构思的另一个示例实施例的SoC的框图；
图9A是根据发明构思的另一个示例实施例的SoC的框图；
图9B示出第二IP的示例；
图10是根据发明构思的另一个示例实施例的SoC的框图；
图11是根据发明构思的示例实施例的操作SoC的方法的流程图；
图12是根据发明构思的另一个示例实施例的操作SoC的方法的流程图；
图13是根据发明构思的另一个示例实施例的SoC的框图；
图14是根据发明构思的另一个示例实施例的SoC的框图；
图15是根据发明构思的另一个示例实施例的SoC的框图；
图16是根据发明构思的另一个示例实施例的SoC的框图；
图17是根据发明构思的示例实施例的包括SoC的半导体系统的框图；
图18是根据发明构思的另一个示例实施例的包括SoC的半导体系统的框图。
具体实施方式
这里公开了发明构思的详细的示例实施例。然而，在此公开的具体结构和功能细节仅是代表描述发明构思的示例实施例的目的。然而，发明构思的示例实施例可以以许多替换形式来实现，并且不应理解为仅限于在此阐述的实施例。
因此，虽然发明构思的示例实施例能够具有各种修改和替换形式，但是在附图中以示例的方式来示出本发明构思的实施例，并且在此将详细描述所述实施例。然而，应该理解的是，并不意图将发明构思的示例实施例限制为公开的特定形式，而是恰恰相反，发明构思的示例实施例将涵盖落入发明构思的示例实施例的范围内的所有修改、等同物和替代物。在附图的整个描述中，同样的附图标记表示同样的元件。
将理解的是，虽然在这里可使用术语第一、第二等来描述各种元件，但是这些元件不应该受这些术语限制。这些术语仅用于将一个元件与另一个元件区分开。例如，在不脱离发明构思的示例实施例的范围的情况下，第一元件可以被称为第二元件，类似地，第二元件可以被称为第一元件。如在这里使用的，术语“和/或”包括一个或更多个相关列出项的任意和全部组合。
将理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接连接到或结合到所述另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件时，不存在中间元件。用于描述元件之间关系的其他词语应该以类似的方式进行解释(例如，“在……之间”与“直接在……之间”，“相邻于”与“直接相邻于”等)。
在这里使用的术语仅出于描述具体实施例的目的，并非意图限制发明构思的示例实施例。如这里所使用的，除非上下文另外明确指出，否则单数形式的“一个(种)”和“所述(该)”也意图包括复数形式。还将理解的是，当在此使用术语“包括”和/或“包含”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或其它们的组。
还应当注意到，在某些可选实施中，标注的功能/行为可以不按附图中标注的顺序发生。例如，连续示出的两个图实际上可基本同时被执行，或者有时可按相反顺序被执行，这取决于涉及的功能/行为。
参照发明构思的理想实施例(和中间结构)的示意图解在此描述发明构思的示例实施例。由此，预计会出现例如由制造技术和/或公差引起的图例的形状的变化。因此，发明构思的示例实施例不应该被解释为局限于在此示出的区域的具体形状，而将包括例如由制造导致的形状的偏差。
图1是根据发明构思的示例实施例的芯片上系统(SoC)100的框图。
参照图1，根据发明构思的示例实施例的SoC 100可以包括一个或多个互连系统110和时钟管理装置120，其中，时钟管理装置120被配置为管理提供给一个或多个互连系统110的时钟信号CLK。时钟管理装置120可以定义为单元。因此，时钟管理装置120可以称为时钟管理单元(CMU)120。SoC 100可以执行半导体系统中的各种功能。例如，SoC 100可以是应用处理器。
每个互连系统110可以包括各种功能块。例如，互连系统110可以包括用于在SoC 100中执行的数据通信的各种功能块。互连系统110可以包括主知识产权(Intellectual Property，IP)和/或从IP。此外，互连系统110可以包括各种功能块，诸如用于在IP之间进行数据通信的多路转换器和异步桥。SoC可以制造为单芯片，并且可以实现为封装件。
此外，根据发明构思的示例实施例的互连系统110还可以包括其他各种功能块。例如，互连系统110可以至少包括系统总线的一部分。此外，当SoC100具有分层总线结构时，互连系统110可以至少包括局部数据总线的一部分。根据一些示例实施例，系统总线和局部数据总线中的每个可以定义为功能块。
SoC 100可以包括各种类型的IP。IP的示例可以包括处理单元或处理器、处理单元中包括的多个核、多格式编解码器(MFC)、视频模块(例如，照相机接口)、联合图像专家组(JPEG)处理器、视频处理器、混频器(mixer)、3D图像核、音频系统、驱动器、显示驱动器、易失性存储器装置、非易失性存储器、存储器控制器、输入和输出接口块、以及高速缓冲存储器。
IP可以分为主IP和从IP。主IP能够自从IP直接请求数据通信，但是从IP可以基于处理单元的控制来执行数据通信。例如，一些IP可以具有主功能和从功能两者。根据一些示例实施例，互连系统110可以包括一个或多个主IP，或者可以包括一个或多个从IP。可选择地，互连系统110可以包括主IP和从IP两者。
图1示出互连系统110不包括系统总线的情况、互连系统110包括系统总线的一部分的情况、以及互连系统110包括用于通过系统总线提供数据的功能块和用于通过系统总线接收数据的功能块的情况。然而，如上所述，根据发明构思的示例实施例的互连系统110可以不同地定义。
CMU 120可以将时钟信号CLK提供给互连系统110。图1中示出了对应于一个互连系统110设置一个CMU 120的示例，但是发明构思的示例实施例不必限于此。例如，CMU 120可以将时钟信号CLK提供给互连系统110的一些功能块，或者可以将时钟信号CLK提供给两个或更多个互连系统110。此外，向每个互连系统110提供的时钟信号CLK由相同的附图标记表示，但是每个CMU 120可以提供具有不同信号特性的时钟信号CLK。
关于连接技术，基于系统总线的连接方法被广泛使用。例如，关于标准总线规范，可以使用高级精简指令集机器(ARM)的高级微控制器总线架构(AMBA)协议。AMBA协议的总线类型可以包括高级高性能总线(AHB)、先进外围总线(APB)、先进可扩展接口(AXI)、AXI4和AXI一致性扩展(ACE)。在上述总线类型中，AXI是IP之间的接口协议，并且提供多路突出地址功能(multiple outstanding address function)和数据交叉功能。此外，诸如SONICs公司的uNetwork、IBM的CoreConnect、OCP-IP的开放核心协议的其他类型的协议也可以用于系统总线。
每个CMU 120可以产生一个或更多个时钟信号CLK。根据示例实施例，当向互连系统110中包括的n个功能块中的每个提供时钟信号CLK时，CMU120可以产生n个时钟信号CLK，并且将n个时钟信号CLK提供给互连系统110。n个时钟信号CLK可以具有不同的信号特性。
此外，考虑互连系统110的配置，CMU 120可以实现为硬件。例如，可以考虑到互连系统110的主/从配置来设计CMU 120的内部配置。CMU 120可以包括主时钟控制器(未示出)和从时钟控制器(未示出)，并且可以通过顺序的操作控制而产生向互连系统110提供的时钟信号CLK。
根据示例实施例，主时钟控制器可以经由硬件从IP接收时钟请求，或者可以从SoC 100中包括的处理单元或处理器(未示出)经由软件接收时钟请求。主时钟控制器可以响应于时钟请求来控制一个或更多个从时钟控制器。可以将由主时钟控制器和/或从时钟控制器产生的时钟信号CLK提供给互连系统110。
根据发明构思的示例实施例，基于互连系统110的配置来实施CMU 120，并且经由硬件来管理时钟信号。因此，与基于软件的管理相比，能够降低错误发生的可能性。此外，相比于通过软件编码方法来打开和关闭时钟信号的情况，能够在期望的时间点适当地打开和关闭时钟信号，从而实现延迟的减少。此外，可以通过简化产生时钟信号的门单元的结构来减小功耗。
此外，用于驱动SoC 100的操作系统(OS)和固件不必具有用于对于多个功能块而打开和关闭时钟信号的复杂例程，因此相应地可以减少软件编码的数量以及CPU的负载。
图2是图1的CMU 120的框图。
参照图2，CMU 120可以包括一个主时钟控制器121和n个从时钟控制器122_1至122_n。主时钟控制器121和n个从时钟控制器122_1至122_n中的每个可以通过用于彼此通信的一个或多个通道彼此连接。例如，主时钟控制器121可以通过第一通道CH1连接到第一从时钟控制器122_1，可以通过第二通道CH2连接到第二从时钟控制器122_2，并且可以通过第n通道CHn连接到第n从时钟控制器122_n。主时钟控制器121和n个从时钟控制器122_1至122_n中的每个可以基于完整的握手方法(full handshake method)来彼此通信。
由于主时钟控制器121与从时钟控制器122_1至122_n之间的通信基于完整的握手方法来执行，通道CH1至CHn中的每个可以包括用于传输各种类型的信号的内部通道。例如，第一通道CH1可以包括命令传输通道和响应传输通道。根据示例实施例，第一通道CH1可以利用组合逻辑单元来实现，从而使延迟最小化。第二通道CH2至第n通道CHn也可以以与第一通道CH1相同或类似的方式来实现。
根据示例实施例，完整的握手方法可以包括ARM的Q通道接口或P通道接口规范。此外，完整的握手方法可以通过各种接口方法来执行。例如，可以使用诸如LPI的异步通信通道。
主时钟控制器121可以响应于时钟请求Req来控制从时钟控制器122_1至122_n。主时钟控制器121可以响应于时钟请求Req将时钟开/关命令CLKOn/Off(开/关)提供给从时钟控制器122_1至122_n。从时钟控制器122_1至122_n中的每个可以响应于时钟开/关命令CLK On/Off来执行时钟门控，并且将时钟确认ACK On/Off提供给主时钟控制器121。如果向主时钟控制器121提供的时钟请求Req为请求将时钟信号CLK1提供给相应的功能块，则主时钟控制器121将时钟开命令CLK On提供给从时钟控制器122_1至122_n，并且从时钟控制器122_1至122_n可以将表示时钟信号CLK2_1至CLK2_n已经输出的时钟确认ACK On提供给主时钟控制器121。
例如，主时钟控制器121可以响应于时钟请求Req将时钟开/关命令CLKOn/Off提供给第一从时钟控制器122_1。第一从时钟控制器122_1可以响应于时钟开/关命令CLK On/Off执行时钟门控，并且可以将表示时钟门控已经完成的时钟确认ACK On/Off提供给主时钟控制器121。
当主时钟控制器121从第一从时钟控制器122_1接收时钟确认ACKOn/Off时，主时钟控制器121可以将时钟开/关命令CLK On/Off提供给第二从时钟控制器122_2。第二从时钟控制器122_2可以响应于时钟开/关命令CLK On/Off执行时钟门控，并且可以将时钟确认ACK On/Off提供给主时钟控制器121。
类似地，主时钟控制器121可以将时钟开/关命令CLK On/Off提供给其他从时钟控制器122_3至122_n。此外，主时钟控制器121可以从其他从时钟控制器122_3至122_n依次接收时钟确认ACK On/Off。
根据示例实施例，从时钟控制器122_1至122_n输出时钟信号CLK2_1至CLK2_n的顺序可以不同地设定。例如，在第n从时钟控制器122_n输出时钟信号CLK2_n之后，第一从时钟控制器122_1可以输出时钟信号CLK2_1。可选择地，在从时钟控制器122_1至122_n中的一些输出时钟信号之后，主时钟控制器121可以输出时钟信号CLK1。在所有的从时钟控制器122_1至122_n分别输出时钟信号CLK2_1至CLK2_n之后，主时钟控制器121可以输出时钟信号CLK1。
主时钟控制器121可以在各种时间点启用(enable)或禁用(disable)时钟信号CLK1。如果时钟请求Req是请求将时钟信号CLK1提供给功能块，则主时钟控制器121可以在自从时钟控制器122_1至122_n接收时钟确认ACK On/Off之后输出时钟信号CLK1。如此，要执行数据通信的功能块(例如，主IP)，可以在互连系统完成对于所有功能块的时钟设定之后接收时钟信号CLK1。
此外，如果时钟请求Req是请求阻止时钟信号CLK1提供给功能块，则主时钟控制器121可以在阻止时钟信号CLK1的输出之后，提供时钟开/关命令CLK On/Off。如此，在针对使数据通信完成的功能块(例如，主IP)的时钟信号CLK1被禁用之后，针对其他功能块的时钟信号CLK2_1至CLK2_n被禁用。禁用针对其他功能块的时钟信号CLK2_1至CLK2_n的顺序可以不同地设定。
另一方面，CMU 120中的包括的每个时钟控制器可以包括与时钟处理有关的各种功能。例如，每个时钟控制器可以包括各种类型的电路，这些电路被配置为接收源时钟并且处理接收的源时钟，以产生在功能块中使用的操作时钟。根据示例实施例，每个时钟控制器可以包括从振荡器、锁相回路、多路转换器、分配器和门之中选择的至少一个。可选择地，每个时钟控制器可以包括被配置为处理其他类型的信号的单元。上述选择和变化是设计选择的关键。
为了便于描述，自主时钟控制器和从时钟控制器输出的时钟信号利用相同的附图标记CLK来表示，但是时钟信号的特性可以如上所述不同地改变。
图3A和图3B是根据发明构思的示例实施例的SoC 200的框图。如图3A中所示，SoC 200可以包括CMU 210和各种功能块或硬件组件。在图3A中，第一IP 221和第二IP 222、异步桥230、多路转换器240和总线250示出为接收来自CMU 210的时钟信号CLK的功能块或硬件组件。
异步桥230可以设置为在使用不同的操作频率的功能块之间交换数据。多路转换器240可以基于各种协议来支持从总线类型之中选择的总线。在图3A中，AXI多路转换器240示出为多路转换器240。总线250可以对应于系统总线或其他总线(例如，局部总线)。如果总线250对应于局部总线，则可以将来自第一IP 221和第二IP 222的信号通过总线250提供给系统总线(未示出)。
第一IP 221和第二IP 222、异步桥230、多路转换器240和总线250中的至少一些可以构成上述互连系统。此外，CMU 210可以包括主时钟控制器211和第一至第三从时钟控制器212至214，以对应于互连系统。此外，为了便于描述，分别示出了执行时钟门控的门单元，但是门单元G可以设置在相应的时钟控制器内。另一个方面，门单元G可以不同地实现，并且可以包括例如一个或更多个逻辑器件(未示出)。根据示例实施例，时钟信号CLK的启用或禁用可以使用逻辑器件(诸如触发器或AND门)基于信号处理来控制。
图3A示出CMU 210仅包括一个主时钟控制器211的情况的示例。在这种情况下，主时钟控制器211可以连接到第一IP 221和第二IP 222两者。然而，图3A示出将来自主时钟控制器211的时钟信号CLK提供给第二IP 222的示例。根据另一个示例实施例，如图3B中所示，CMU 210可以包括分别与第一IP 221和第二IP 222对应的两个主时钟控制器211_1和211_2。为了便于描述，图3B中示出包括多个从时钟控制器的从时钟控制器块SCC BLK。主时钟控制器211_1和211_2中的每个可以通过单独的通道而与从时钟控制器块SCC BLK通信。
再次参照图3A，互连系统中设置的功能块可以分为主功能块和从功能块。互连系统中设置的功能块中，产生数据流量(data traffic)的功能块(例如，主IP和/或从IP)可以对应于主功能块。在数据流量流动的下游的其他功能块可以对应于从功能块。即，数据流动的方向可以称为下游，与数据流动方向的相反方向可以称为上游。
作为另一个示例，数据流量基本开始的功能块可以对应于主功能块。在图3A中，异步桥230定义为从功能块。然而，数据流量可以在将数据从第二IP 222下游提供给多路转换器240的过程中开始。因此，异步桥230可以定义为主功能块。此外，互连系统中设置的功能块根据各种定义方法可以分为主功能块和从功能块。
另一方面，CMU 210中设置的多个时钟控制器中的每个经由硬件可以设计为对应于互连系统的配置。例如，CMU 210的主时钟控制器和从时钟控制器可以定义为对应于互连系统的功能块。例如，如图3A或图3B所示，将时钟信号CLK提供给第一IP 221和第二IP 222的时钟控制器可以对应于主时钟控制器211，其他时钟控制器可以对应于从时钟控制器212、213和214。
如果将操作时钟提供给第二IP 222，当向CMU 210提供时钟请求(未示出)(例如，通过主机、CPU等提供)时，则主时钟控制器211将时钟开/关命令CLK On/Off提供给第三从时钟控制器214。时钟开/关命令CLK On/Off可以包括关于表示时钟信号CLK输出到功能块的信息的时钟。第三从时钟控制器214可以响应于时钟开/关命令CLK On/Off执行时钟门控，将时钟信号CLK提供给总线250，并且将表示时钟门控已经完成的时钟确认ACK On/Off提供给主时钟控制器211。
类似地，主时钟控制器211可以依次将时钟开/关命令CLK On/Off提供给第二从时钟控制器213，第二从时钟控制器213可以将时钟信号CLK提供给多路转换器240。此外，第二从时钟控制器213可以将时钟确认ACK On/Off提供给主时钟控制器211。
此外，主时钟控制器211可以依次将时钟开/关命令CLK On/Off提供给第一从时钟控制器212，第一从时钟控制器212可以将时钟信号CLK提供给异步桥230。此外，第一从时钟控制器212可以将时钟确认ACK On/Off提供给主时钟控制器211。
当主时钟控制器211从所有的从时钟控制器212至214接收时钟确认ACK On/Off时，主时钟控制器211可以通过控制主时钟控制器211中设置的门单元G来执行时钟门控。因此，可以将时钟信号CLK提供给第二IP 222。
根据示例实施例，主时钟控制器211可以基于握手方法通过通道而与从时钟控制器212至214通信。主时钟控制器211可以检查从时钟控制器212至214中的每个是否正常输出时钟信号CLK。在互连系统的时钟设定完成之后，能够将时钟信号CLK提供给第二IP 222，从而改善互连系统的操作稳定性。
图4是根据发明构思的示例实施例的图3的主时钟控制器211和从时钟控制器212的框图。为了描述CMU 210的操作，主功能块和从功能块均在图4中示出。图4中示出了一个主功能块和一个从功能块，但是实际上，图4的块可以对应于多个主功能块和多个从功能块。
参照图3和图4，由于CMU 210包括一个或多个主时钟控制器211以及一个或多个从时钟控制器212至214，可以定义主时钟控制器块MCC_BLK和从时钟控制器块SCC_BLK。图4的从时钟控制器块SCC_BLK可以包括图3的第一至第三从时钟控制器212至214。例如，控制从时钟控制器的整体操作的管理器212_1可以被包括在从时钟控制器中的仅一个中。管理器212_1可以设置在从时钟控制器212至214中的每个中。
主时钟控制器211可以包括控制时钟管理的整体操作的管理器211_1。此外，主时钟控制器211可以包括具有一个或多个时钟门控单元(CLK Gate)和用于门控制的时钟控制单元(CLK Ctrl)的时钟源A。类似地，从时钟控制器212至214中的每个可以包括均包括时钟门控单元和时钟控制单元的时钟源B和C。时钟门控单元可以是从时钟控制单元接收时钟源信号和启用信号的诸如门的简单门结构。时钟控制单元可以是设计为实现期望的状态机的硬件电路。将理解，实现状态机的硬件电路是公知的并且为设计选择的关键。
如上所述，与时钟信号处理有关的各种功能可以被包括在时钟源A、B和C中的每个中。根据示例实施例，时钟源A、B和C中的每个可以包括从振荡器、锁相回路、多路转换器、分配器和门之中选择的至少一个。将容易理解的，时钟源是公知的，其结构是设计选择的关键。
另一方面，主功能块和从功能块中的每个可以包括被配置为与CMU 210通信的接口(I/F)。根据另一个示例实施例，从功能块可以不包括被配置为与CMU 210通信的接口(I/F)。为了接收时钟信号CLK，主功能块可以通过接口将时钟请求传输到主时钟控制器211。主时钟控制器211的管理器211_1可以响应于时钟请求，将时钟开/关命令CLK On/Off提供给从时钟控制器212至214。从时钟控制器212至214的时钟源B和C可以启用时钟信号CLK并且输出时钟CLK，表示时钟CLK的输出的信息(例如，时钟确认)可以提供给主时钟控制器211的管理器211_1。
根据示例实施例，从时钟控制器212至214的时钟源B和C中的每个可以将表示时钟信号CLK已经启用的信息，提供给从时钟控制器块SCC_BLK的管理器212_1。此外，从功能块的接口还可以包括与主时钟控制器211的管理器211_1通信的功能。
图5是根据发明构思的示例实施例用于描述图4的CMU 210的操作的波形图。具体而言，图5示出第二IP 222与CMU 210之间的接口信令以及主时钟控制器MCC与从时钟控制器SCC之间的接口信令的示例。
参照图5，当向主时钟控制器MCC提供启用时钟请求Req时，主时钟控制器MCC启用(或产生)时钟开命令CLK On，并且将启用的时钟开命令CLK On提供给从时钟控制器SCC。从时钟控制器SCC输出时钟信号CLK，启用表示时钟信号CLK的输出的时钟确认ACK_On，并且将启用的时钟确认ACK_On提供给主时钟控制器MCC。
主时钟控制器MCC响应于时钟确认ACK_On，启用用于控制时钟门控单元的时钟启用信号Act_clk，并且将时钟信号CLK输出到第二IP 222。此外，响应于时钟请求Req，主时钟控制器MCC可以随意地提供表示时钟信号CLK已经完成的提供的请求响应Res。这些启用信号以与如图5所示相同的方式被禁用。
图6是根据发明构思的示例实施例从图3A的CMU 210输出的时钟信号的波形图。具体而言，图6是针对当将时钟信号CLK提供给第二IP 222时的情况的波形图。
参照图3A和图6，主时钟控制器211依次将时钟开/关命令CLK On/Off提供给从时钟控制器212至214。作为示例，由于第三从时钟控制器214首先执行时钟门控，时钟信号CLK首先提供给总线250。接着，第二从时钟控制器213将时钟信号CLK提供给多路转换器240，第一从时钟控制器212将时钟信号CLK提供给异步桥230。最终，主时钟控制器211将时钟信号CLK提供给第二IP 222。
由于CMU 210的时钟控制器经由硬件来控制，所以可以减少时钟信号CLK的开/关处理的延迟以及用于将时钟信号CLK提供给第二IP 222的延迟。
另一方面，图6中示出了以从第三从时钟控制器214到第一从时钟控制器212的顺序依次输出时钟信号CLK的示例，但是发明构思不必限于此。从时钟控制器212、213和214输出时钟信号CLK的顺序可以不同地改变。在所有的从时钟控制器212、213和214输出时钟信号CLK之后，主时钟控制器211可以输出时钟信号CLK。
作为另一个示例，如果向第二IP 222提供时钟信号CLK被阻止，则主时钟控制器211可以响应于时钟请求首先禁用第一时钟信号CLK。然后，从时钟控制器212、213和214可以以任意顺序禁用时钟信号CLK。
此外，虽然图6和图3A示出了向不同的组件提供相同的时钟信号CLK，但是在可选择的实施例中，可以将不同的时钟信号提供给不同的组件。
图7是根据发明构思的示例实施例用于描述CMU 210中使用的信号的框图。
参照图7，SoC 200可以包括CMU 210、中央处理单元(CPU)201和互连系统202。此外，互连系统202可以包括图3中所示的功能模块中的至少一些。CMU 210可以经由软件从CPU 201接收时钟请求Req，经由硬件从互连系统202接收时钟请求Req，并且在设置在其中的多个时钟控制器之间基于握手通信方法来执行时钟信号CLK的控制操作。CMU 210可以将一个或多个产生的时钟信号CLK提供给互连系统202。
CPU 201可以通过执行各种代码经由软件来控制SoC 200的整体操作。例如，CPU 201可以执行控制操作，以将时钟信号CLK提供给IP。CMU 210可以将表示时钟信号CLK已经提供给互连系统202的每个功能块的请求响应Res提供给CPU 201。通过接收请求响应Res，CPU 201可以确定针对互连系统202的时钟设定已经完成，并且可以基于确定结果来控制IP。
图8是根据发明构思的另一个示例实施例的SoC 300的框图。
参照图8，SoC 300可以包括CMU 310和各种功能块。在图8中，第一IP 321和第二IP 322、异步桥330、多路转换器340和总线350示出为从CMU310接收时钟信号CLK的功能块。由于构成图8中的互连系统的多个功能块的操作与上述实施例的功能块的操作相同或类似，所以将省略其详细描述。
CMU 310可以包括一个或多个主时钟控制器以及一个或多个从时钟控制器。根据示例实施例，CMU 310可以包括主时钟控制器311和第一至第三从时钟控制器312至314。主时钟控制器311和第一至第三从时钟控制器312至314中的每个可以通过通道彼此连接，并且基于握手方法而彼此通信。此外，构成互连系统的功能块的至少一个可以连接到主时钟控制器311或从时钟控制器312至314。在图8中，第二IP 322和主时钟控制器311可以通过单独的通道而彼此连接，并且彼此通信。
根据图8中示出的示例实施例，向主时钟控制器311提供的时钟请求Req可以通过第二IP 322产生，第二IP 322可以经由硬件将时钟请求Req提供给主时钟控制器311。即，第二IP 322和CMU 310可以通过单独的协议来执行通信。因此，CMU 310可以基于完全硬件方法来控制。在这种情况下，时钟门控可以不使用软件而经由硬件来控制。
如上所述，接收时钟请求Req的主时钟控制器311可以依次与多个从时钟控制器312至314通信。例如，主时钟控制器311可以将时钟开/关命令CLKOn/Off提供给从时钟控制器312至314中的每个，并且可以自从时钟控制器312至314中的每个接收时钟确认ACK On/Off。
图9A是根据发明构思的另一个示例实施例的SoC 400的框图。
参照图9A，SoC 400可以包括CMU 410和作为从CMU 410接收时钟信号CLK的功能块的第一IP 421和第二IP 422、异步桥430、多路转换器440和总线450。由于CMU 410的操作和构成图9A中的互连系统的多个功能块的操作可以与上述实施例中的那些相同，或者可以与其类似，所以将省略其详细描述。
根据图9A的示例实施例，构成互连系统的多个功能块可以通过单独的通道连接到CMU 410。此外，每个功能块可以包括被配置为产生时钟请求Req的单元。例如，诸如状态机的控制单元可以设置在每个功能块中。
第二IP 422可以连接到主时钟控制器411，以将时钟请求Req提供给主时钟控制器411。类似地，异步桥430可以连接到第一从时钟控制器412，以将时钟请求Req提供给第一从时钟控制器412。多路转换器440可以连接到第二从时钟控制器413，以将时钟请求Req提供给第二从时钟控制器413。此外，总线450可以连接到第三从时钟控制器414，以将时钟请求Req提供给第三从时钟控制器414。
主时钟控制器411和第一至第三从时钟控制器412至414中的每个可以响应于时钟请求Req而产生时钟信号CLK。根据示例实施例，第一至第三从时钟控制器412至414中的每个可以产生时钟信号CLK，并且可以将时钟确认ACK On/Off提供给主时钟控制器411。第二IP 422可以在时钟信号CLK被全部提供给构成互连系统的其他功能块之后接收时钟信号CLK。根据示例实施例，在从第一至第三从时钟控制器412至414接收时钟确认ACK On/Off之后，主时钟控制器411可以执行时钟门控，以将时钟信号CLK提供给第二IP 422。
CMU 410可以根据图9的示例实施例中示出的配置而依据各种方法来操作。例如，主时钟控制器411可以响应于时钟请求Req而将时钟开/关命令CLK On/Off提供给第一至第三从时钟控制器412至414。另一方面，由于第一至第三从时钟控制器412至414中的每个从相应的功能块接收时钟请求Req，所以从主时钟控制器411提供的时钟开/关命令CLK On/Off可以忽略。
可选择地，即使当响应于时钟关命令而阻止向第二IP 422提供时钟信号CLK时，其他功能块中的至少一些可以维持时钟信号CLK的接收。总线450可以包括用于临时将数据存储在其中的空间(例如，FIFO)。即使当第二IP 422的操作完成时，也维持总线450的操作状态。同时，第三从时钟控制器414可以忽略从主时钟控制器411提供的时钟关命令，并且将时钟信号CLK提供给总线450。根据示例实施例，第三从时钟控制器414可以响应于从总线450提供的时钟请求(例如，时钟关命令)而阻止时钟信号CLK的输出。
在图8和图9A中所示的功能块和时钟控制器之间使用通道的通信方法可以不同地实现。例如，如完整的握手方法，可以使用ARM的Q通道接口或P通道接口规范。
图9B示出图9A中的第二IP的示例。如所示出的，第二IP包括一个或多个IP处理器2222。处理器2222根据由可选择地执行的功能而产生时钟请求信号。如前所述，第二IP可以是例如，照相机接口。当照相机接口激活时，则IP处理器2222可以产生时钟请求信号。OR门2224可以接收从IP处理器2222输出的时钟请求，并且可以接收外部的时钟请求信号(例如，外部事件、中断、总线信号、唤醒信号等)。OR门2224用于将时钟请求信号输出至CMU。
图10是根据发明构思的另一个示例实施例的SoC 500的框图。具体而言，图10示出将用于主时钟控制器511和功能块之间的通信的信号提供给从时钟控制器512至514的示例。
参照图10，SoC 500可以包括CMU 510和作为从CMU 510接收时钟信号CLK的功能块的第一IP 521和第二IP 522、异步桥530、多路转换器540和总线550。由于CMU 510的操作和构成图10中的互连系统的多个功能块的操作与上述实施例中的那些相同或类似，所以将省略其详细描述。
如上所述，主时钟控制器511可以通过通道而与第一至第三从时钟控制器512至514通信。此外，如图10中所示，构成互连系统的功能块可以经由单独的通道而与相应的时钟控制器通信。根据另一个示例实施例，设置在图10中的功能块和从时钟控制器512至514之间的通道可以去除。
构成互连系统的功能块的一个，例如，第二IP 522可以通过单独的通道连接到主时钟控制器511，并且可以通过相同的通道或不同的通道而连接到从时钟控制器。根据示例实施例，第二IP 522可以连接到第一至第三从时钟控制器512至514。可以将来自第二IP 522的时钟请求Req通过通道而提供给主时钟控制器511。此外，可以向第一至第三从时钟控制器512至514提供时钟请求Req。
当从第二IP 522接收时钟请求Req时，第一至第三从时钟控制器512至514中的每个可以确定第二IP 522要接收时钟信号CLK。第一至第三从时钟控制器512至514中的每个可以响应于时钟请求Req执行时钟门控，产生时钟信号CLK，并且将时钟信号CLK提供给相应的功能块。以与上述实施例相同或类似的形式，产生时钟信号的操作(或者将时钟信号CLK提供给功能块的时刻)可以控制为依次执行。例如，在第三从时钟控制器514执行时钟门控之后，第二从时钟控制器513执行时钟门控，然后，第一从时钟控制器512可以执行时钟门控。
第一至第三从时钟控制器512至514中的每个可以将时钟确认ACKOn/Off提供给主时钟控制器511。当接收到时钟确认ACK On/Off时，主时钟控制器511可以执行时钟门控，以将时钟信号CLK提供给第二IP 522。
图11是根据发明构思的示例实施例的操作SoC的方法的流程图。
以与示例实施例相同或类似的方式，可以向SoC提供CMU，以控制向包括一个或多个功能块的互连系统的时钟供应。可以根据互连系统的配置，针对CMU中设置的多个时钟控制器来定义主时钟控制器和从时钟控制器。此外，主时钟控制器可以通过单独的通道而与一个或多个从时钟控制器通信，主时钟控制器可以通过通道指示一个或多个从时钟控制器的时钟门控。
如图11中所示，在操作S11中，主时钟控制器MCC可以经由软件或硬件来接收时钟请求。主时钟控制器MCC可以响应于时钟请求，提供指示一个或多个从时钟控制器SCC的时钟门控的时钟开/关命令。在操作S12中，如果接收的时钟请求是请求将时钟信号提供给互连系统中包括的IP，则主时钟控制器MCC可以将时钟开命令提供给一个或多个从时钟控制器SCC。
如果多个从时钟控制器SCC设置在CMU中，则主时钟控制器MCC可以依次将时钟开/关命令提供给多个从时钟控制器SCC。在操作S13中，当主时钟控制器MCC将时钟开命令提供给一个从时钟控制器(例如，第一从时钟控制器)时，则第一从时钟控制器SCC可以响应于时钟开命令通过执行时钟门控来启用时钟信号。在操作S14中，第一从时钟控制器SCC可以输出时钟确认，主时钟控制器MCC可以接收时钟确认。
在操作S15中，当CMU中设置的所有从时钟控制器SCC启用时钟信号时，主时钟控制器MCC可以确定时钟设定是否完成。当在操作S15中确定时钟设定未完成时，主时钟控制器MCC可以将时钟开命令提供给尚未启用时钟信号的另一个从时钟控制器(例如，第二从时钟控制器)。例如，第二从时钟控制器SCC可以响应于时钟开命令而启用时钟信号，并且输出时钟确认。主时钟控制器MCC可以接收时钟确认，确定时钟设定是否完成，并且重复时钟开命令的提供和时钟确认的接收。
在操作S16中，当在操作S15中确定时钟设定已经完成时，主时钟控制器MCC可以执行时钟门控以产生时钟信号。这样，可以将由主时钟控制器MCC和从时钟控制器SCC产生的时钟信号提供给互连系统的相应功能块。
图12是根据发明构思的另一个示例实施例的操作SoC的方法的流程图。
可以根据互连系统的配置，针对CMU中设置的多个时钟控制器来定义主时钟控制器和从时钟控制器。构成互连系统的多个功能块和通过单独通道设置在CMU中的多个时钟控制器可以通过单独的通道而彼此通信。以与上述示例实施例相同或类似的方式，可以基于握手方法来执行通信。为了便于描述，以下将描述与CMU中设置的从时钟控制器中的一个有关的操作。
参照图12，在操作S21中，主时钟控制器MCC可以经由软件或硬件来接收时钟请求。例如，主时钟控制器MCC可以经由硬件从通过第一通道连接的互连系统的第一功能块(例如，IP)来接收时钟请求。在操作S22中，从时钟控制器SCC可以从通过第二通道连接的互连系统的第二功能块(例如，异步桥、多路转换器、总线等)来接收时钟请求。
主时钟控制器MCC可以通过单独通道连接到从时钟控制器SCC。例如，主时钟控制器MCC可以通过第三通道连接到从时钟控制器SCC。在操作S23中，主时钟控制器MCC可以响应于时钟请求的接收，来产生用于控制从时钟控制器SCC的一个或多个控制信号。例如，主时钟控制器MCC可以将时钟开命令提供给从时钟控制器SCC。
由于上述操作，从时钟控制器SCC可以接收请求时钟门控的两个或更多个信号。在操作S24中，从时钟控制器SCC可以基于接收的信号来执行时钟门控。例如，从时钟控制器SCC可以基于时钟请求和时钟开命令之中较早接收的一个来执行时钟门控。可选择地，从时钟控制器SCC可以基于从时钟请求和时钟开命令之中选择的一个来执行时钟门控。根据另一个示例实施例，时钟请求和时钟开命令中的每个还可以包括关于时钟门控的附加信息(例如，优先级信息等)，从时钟控制器SCC可以被控制为基于附加信息来执行时钟门控。
在操作S25中，从时钟控制器SCC可以将基于时钟门控产生的时钟信号提供给互连系统的功能块，从时钟控制器SCC可以将时钟确认提供给主时钟控制器MCC。由于上述操作，可以分别控制从时钟控制器SCC，而与主时钟控制器MCC的控制无关。
图13是根据发明构思的另一个示例实施例的SoC 600的框图。
参照图13，SoC 600可以包括CMU 610和各种功能块。在图13中，一个或多个异步桥(例如，第一至第三异步桥)621至623、总线630和存储器控制器640示出为从CMU 610接收时钟信号CLK的功能块。存储器650可以是互连系统中包括的功能块或者设置在SoC 600中的互连系统外面的功能块。根据另一个示例实施例，存储器650可以是设置在SoC 600外面的存储器装置。由于图13中设置在互连系统与CMU 610之间的通道以及设置在CMU 610的时钟控制器之间的通道的具体操作与上述示例实施例的那些相同或基本类似，因此将省略其详细描述。
与CMU 610对应的互连系统中设置的功能块可以分为主功能块和从功能块。在上述示例实施例中，示出了将功能块之中的IP设置为主功能块的示例，但是主功能块和从功能块可以不同地设定。
例如，当通过系统总线来传输并且接收数据时产生流量，流量开始的功能块可以被设定为主功能块。可以将来自IP的数据提供给异步桥，以转换时钟域。实际上，异步桥可以对应于流量开始的功能块。如图13中所示，第一至第三异步桥621、622和623可以对应于主功能块。
可以基于互连系统的配置来设计CMU 610的内部配置。例如，CMU 610可以包括对应于第一至第三异步桥621、622和623的第一至第三主时钟控制器611、612和613。此外，CMU 610可以包括相对于与互连系统的从功能块对应的总线630和存储器控制器640的第一从时钟控制器614和第二从时钟控制器615。
根据示例实施例，第一至第三异步桥621、622和623中的每个可以连接到IP(未示出)。当一个IP启用时，可以将时钟信号CLK提供给与启用的IP对应的异步桥，并且可以阻止向其他异步桥提供时钟信号CLK。在下文中，将描述将时钟信号CLK提供给第一异步桥621的示例。
当第一异步桥621和第一主时钟控制器611通过通道彼此连接时，第一异步桥621可以经由硬件将时钟请求Req提供给第一主时钟控制器611。另一个方面，对于第二异步桥622和第三异步桥623，可以维持时钟关状态。
接收时钟请求Req的第一主时钟控制器611可以依次将时钟开/关命令CLK On/Off提供给相应的从时钟控制器614和615，从而向总线630提供时钟信号CLK。此外，第一从时钟控制器614可以在将时钟信号CLK提供给总线630的同时，将时钟确认ACK On/Off提供给主时钟控制器611。此外，第二从时钟控制器615可以在将时钟信号CLK提供给存储器控制器640的同时，将时钟确认ACK On/Off提供给主时钟控制器611。当主时钟控制器611从第一从时钟控制器614和第二从时钟控制器615接收时钟确认ACK On/Off时，主时钟控制器611可以执行时钟门控，以将时钟信号CLK提供给第一异步桥621。
尽管图13中未示出，但是以与上述示例实施例相同或类似的方式，单独的通道还可以设置在CMU 610与互连系统的功能块(例如，总线630和存储器控制器640)之间。根据示例实施例，第一从时钟控制器614可以通过单独的通道连接到总线630。此外，根据示例实施例，来自第一异步桥621的时钟请求Req可以直接提供给第一从时钟控制器614和第二从时钟控制器615。
图14是根据发明构思的另一个示例实施例的SoC 700A的框图。参照图14，SoC 700A可以包括CPU 711、温度传感器712、互连系统713和715、以及CMU 714和716。CPU 711可以控制SoC 700A的整体操作。温度传感器712可以检测SoC 700A的内部温度，并且产生温度检测结果。图14中示出了互连系统布置为对应于CMU的示例，但是互连系统和CMU的布置可以不同地改变。
向SoC 700A中设置的每个功能块提供的时钟信号CLK可以根据SoC700A的内部温度而调整。根据示例实施例，SoC 700A的内部温度可以根据SoC 700A的功能块的操作频率而升高或降低。为了保护SoC 700A的内部元件，时钟信号CLK的频率可以根据温度检测结果而调整。
CPU 711可以基于温度检测结果来控制SoC 700A中功能块的操作频率。根据示例实施例，CPU 711可以基于温度检测结果来输出时钟控制信号Ctrl[1:m]。可以将时钟控制信号Ctrl[1:m]提供给SoC 700A的CMU 714和716。例如，第一CMU 714可以接收第一控制信号Ctrl1，并且基于第一控制信号Ctrl1来调整向第一互连系统713提供的时钟信号CLK的频率。当SoC 700A的内部温度升高时，可以将频率降低的时钟信号CLK提供给第一互连系统713。当SoC 700A的内部温度降低时，可以将频率升高的时钟信号CLK提供给第一互连系统713。类似地，第m CMU 716可以接收第m控制信号Ctrlm，并且基于第m控制信号Ctrlm来调整向第m互连系统715提供的时钟信号CLK的频率。
图14中示出的互连系统713和715以及相应的CMU 714和716可以包括与上面的示例实施例中描述的那些相同或类似的元件。例如，根据互连系统713和715的配置，可以在CMU 714和716中定义主时钟控制器和从时钟控制器。此外，因为主时钟控制器和从时钟控制器可以经由硬件通过通道而彼此通信，所以能够控制时钟门控。此外，因为互连系统713和715的功能块以及CMU 714和716可以经由硬件通过通道而彼此通信，所以能够控制时钟门控。
图15是根据发明构思的另一个示例实施例的SoC 700B的框图。
参照图15，SoC 700B可以包括CPU 721、时钟产生器722、CMU 723、随机存取存储器(RAM)724、只读存储器(ROM)725和存储器控制单元726。振荡器可以设置在SoC 700B外面，以将振荡信号提供给SoC 700B。然而，这仅仅是示例。根据发明构思的示例实施例的SoC 700B可以包括各种其他功能块，振荡器可以设置在SoC 700B内部。图15的SoC 700B可以作为应用处理器设置在半导体系统中。
CPU 721、时钟产生器722、RAM 724、ROM 725和存储器控制单元726可以对应于上述示例实施例的功能块。此外，上述示例实施例的互连系统可以包括SoC 700B中设置的一个或多个功能块。图15中示出一个CMU 723，但是与SoC 700B的功能块(或互连系统)对应的多个CMU可以设置在SoC700B中。
时钟产生器722可以通过使用从振荡器输出的信号来产生具有参考频率的参考时钟信号CLK_IN。CMU 723可以接收参考时钟信号CLK_IN、产生具有期望(或可选择地，预定的)频率的操作时钟信号CLK_OUT，将操作时钟信号CLK_OUT提供给每个功能块。根据上述示例实施例，CMU 723可以包括一个或多个主时钟控制器以及一个或多个从时钟控制器。主时钟控制器和从时钟控制器中的每个可以通过使用参考时钟信号CLK_IN来产生操作时钟信号CLK_OUT。此外，根据上述示例实施例，由于CMU 723中包括的主时钟控制器和从时钟控制器可以通过通道或各自的通道而彼此连接，所以能够经由硬件执行时钟信号的管理。此外，由于CMU 723中设置的主时钟控制器和从时钟控制器的功能块通过通道或各自的通道而彼此连接，所以能够经由软件执行时钟请求和请求响应。
CPU 721可以处理或执行RAM 724中存储的代码和/或数据。例如，CPU721可以响应于从CMU 723输出的操作时钟，来处理或执行代码和/或数据。CPU 721可以实现为多核处理器。多核处理器可以是具有两个或多个独立基本处理器的单个计算组件，每个处理器可以读取并且执行程序指令。由于多核处理器能够同时驱动多个加速器，所以包括多核处理器的数据处理系统能够执行多个加速。
RAM 724可以临时存储程序代码、数据或指令。例如，根据ROM 725中存储的启动代码或CPU的控制，内部或外部存储器(未示出)中存储的程序代码和/或数据可以临时存储在RAM 724中。存储器控制单元726是用于与内部或外部存储器连接的块。存储器控制单元726可以控制存储器的整体操作，或者可以控制主机与存储器之间的数据交换。
图16是根据发明构思的另一个示例实施例的SoC 800的框图。
具体而言，图16示出SoC 800包括被配置为管理向功能块提供的电力的电力管理单元(PMU)810的示例。以与上述示例实施例中用于管理时钟信号的CMU相同或类似的方式，PMU 810可以设计为管理SoC 800中使用的电力。
SoC 800可以包括PMU 810和多个功能块821和822。功能块821和822可以分为主功能块821和从功能块822。为了主功能块821的操作，将电力提供给主功能块821，并且将电力提供给与主功能块821的操作相关联的一个或多个从功能块822。与上述示例实施例类似，主功能块821和从功能块822可以构成一个互连系统。
PMU 810可以设置为对应于互连系统。PMU 810可以包括主电力控制器(MPC)811和一个或多个从电力控制器(SPC)812和813。PMU 810可以通过一个或多个通道而与互连系统的功能块通信。图16中示出，主功能块821基于握手方法通过通道而与MPC 811通信的示例。
MPC 811可以通过各自的通道而与SPC 812和813中的每个通信。PMU810可以接收输入电力Power_in，并且通过将输入电力Power_in调整至适合于每个功能块的电力来产生输出电力Power_out。此外，PMU 810可以响应于电力请求Req而允许或阻止电力提供至主功能块821和从功能块822。以与上述示例实施例相同或类似的方式，MPC 811可以基于CPU(未示出)的代码处理而经由软件来接收电力请求Req，或者可以经由硬件从主功能块821接收电力请求Req。主功能块821可以将电力开/关(on/off)命令Pwr On/Off提供给SPC 812和813，并且可以从SPC 812和813接收电力确认Ack On/Off。
图17是根据发明构思的示例实施例的半导体系统900的框图。
参照图17，半导体系统900可以包括SoC 901、天线910、射频(RF)收发器920、输入装置930和显示器940。SoC 901可以是根据上述示例实施例的SoC的任意一个。RF收发器920可以通过天线910发送和接收RF信号。例如，RF收发器920可以将通过天线910接收的RF信号转换为能够在SoC中被处理的信号。因此，SoC 901可以处理从RF收发器920输出的信号，并且将处理的信号发送到显示器940。此外，RF收发器920可以将从SoC 901输出的信号转换为RF信号，并且通过天线910将RF信号输出到外部装置。输入装置930是被配置为接收要用于控制SoC 901的操作的控制信号或者要由SoC 901处理的数据的装置。输入装置930的示例可以包括指向装置(诸如触摸板或计算机鼠标)、小键盘和键盘。
图18是根据发明构思的另一个示例实施例的半导体系统1000的框图。
参照图18，半导体系统1000可以是诸如固态驱动器(SSD)的数据处理器。半导体系统1000可以包括多个存储器装置1500、被配置为控制存储器装置1500的数据处理操作的存储器控制器1200、诸如DRAM的非易失性存储器装置1300、以及被配置为控制将在存储器控制器1200与主机1400之间交换的数据存储在非易失性存储器装置1300中的SoC 1100。SoC 1100可以如上面示例实施例中的所描述的任意一个。因此，SoC 1100可以包括与互连系统的配置对应的CMU(和/或PMU)。因此，CMU可以包括主时钟控制器和从时钟控制器。
根据发明构思的示例实施例，由于CMU的主/从时钟控制器是基于互连系统的主/从配置来设计的，所以能够相对于互连系统执行有效的时钟管理。
另外，根据发明构思的示例实施例，由于根据基于硬件的方法来控制时钟信号的输出，所以相比于时钟信号的基于软件的管理，能够降低错误发生的可能性，并且也可以减少启用时钟信号的延迟。
此外，根据发明构思的示例实施例，由于固件和OS的例程减少，所以能够减少软件代码的数量。此外，能够通过简化用于控制时钟信号的门结构来降低功耗。
虽然已经参照发明构思的示例实施例来具体地显示和描述了发明思，但是应当理解，在不脱离权利要求的精神和范围的情况下，可以做出形式和细节上的各种改变。

Claims (20)

1.一种时钟管理电路，包括：
第一主时钟控制器，被配置为基于接收的第一时钟请求，将第一命令经由第一通道提供给第一从时钟控制器；以及
第一从时钟控制器，被配置为基于第一命令来控制输出第一时钟信号。
2.根据权利要求1所述的时钟管理电路，其中，第一主时钟控制器被配置为从处理器接收第一时钟请求。
3.根据权利要求1所述的时钟管理电路，其中，第一主时钟控制器被配置为经由第二通道从硬件组件接收第一时钟请求。
4.根据权利要求1所述的时钟管理电路，其中，第一从时钟控制器被配置为响应于输出第一时钟信号而经由第一通道将确认发送给第一主时钟控制器，并且
其中，第一主时钟控制器被配置为在接收确认之后输出第二时钟信号。
5.根据权利要求1所述的时钟管理电路，其中，第一从时钟控制器被配置为从硬件组件接收第二时钟请求，并且被配置为基于第一命令和第二时钟请求而控制产生第一时钟信号。
6.根据权利要求5所述的时钟管理电路，其中，第一从时钟控制器被配置为基于第一命令和第二时钟请求之中较早接收的一个，来控制产生第一时钟信号。
7.根据权利要求5所述的时钟管理电路，其中，第一从时钟控制器被配置为基于第一命令和第二时钟请求之中选择的一个，来控制产生第一时钟信号。
8.根据权利要求5所述的时钟管理电路，其中，第一从时钟控制器被配置为基于第一命令和第二时钟请求中的至少一个中包括的附加信息，来控制产生第一时钟信号。
9.根据权利要求1所述的时钟管理电路，其中，第一从时钟控制器被配置为接收第一时钟请求，并且第一从时钟控制器被配置为响应于第一时钟请求和第一命令中的至少一个来控制产生第一时钟信号。
10.根据权利要求1所述的时钟管理电路，还包括：
第二从时钟控制器，被配置为从第一主时钟控制器经由第二通道接收第二命令，并且被配置为基于第二命令来控制产生第二时钟信号，并且
其中，第一主时钟控制器被配置为基于第一时钟请求而产生第二命令。
11.根据权利要求10所述的时钟管理电路，其中，第一主时钟控制器被配置为通过控制何时输出第一命令和第二命令，来控制输出第一时钟信号和第二时钟信号的次序。
12.根据权利要求11所述的时钟管理电路，其中，
第一从时钟控制器被配置为，响应于输出第一时钟信号将第一确认经由第一通道发送到第一主时钟控制器；
第二从时钟控制器被配置为，响应于输出第二时钟信号将第二确认经由第二通道发送到第一主时钟控制器；
第一主时钟控制器被配置为，在接收第一确认和第二确认之后控制输出第三时钟信号。
13.根据权利要求10所述的时钟管理电路，其中，
第一从时钟控制器被配置为经由第三通道从第一硬件组件接收第二时钟请求，并且被配置为基于第一命令和第二时钟请求来控制产生第一时钟信号；并且
第二从时钟控制器被配置为经由第四通道从第二硬件组件接收第三时钟请求，并且被配置为基于第二命令和第三时钟请求来控制产生第二时钟信号。
14.根据权利要求10所述的时钟管理电路，其中，
第一从时钟控制器被配置为接收第一时钟请求，并且第一从时钟控制器被配置为响应于第一时钟请求和第一命令中的至少一个来控制产生第一时钟信号；以及
第二从时钟控制器被配置为接收第一时钟请求，并且第二从时钟控制器被配置为响应于第一时钟请求和第二命令中的至少一个来控制产生第二时钟信号。
15.一种芯片上系统，包括：
至少第一和第二硬件组件；以及
时钟管理电路，被配置为控制分别将第一时钟和第二时钟供应至第一硬件组件和第二硬件组件，时钟管理电路包括第一从时钟控制器和第一主时钟控制器，第一主时钟控制器被配置为控制第一从时钟控制器的操作并且被配置为控制供应第一时钟，而第一从时钟控制器被配置为控制供应第二时钟。
16.根据权利要求15所述的芯片上系统，其中，
第二硬件组件处于与第一硬件组件的通信路径上；并且
第一主时钟控制器被配置为，在第一主时钟控制器供应第一时钟之前控制第一从时钟控制器供应第二时钟。
17.根据权利要求16所述的芯片上系统，还包括：
第三硬件组件；以及
第二从时钟控制器，被配置为控制向第三硬件组件供应第三时钟，
其中，第一主时钟控制器被配置为控制第一从时钟控制器和第二从时钟控制器的操作。
18.根据权利要求17所述的芯片上系统，其中，
第二硬件组件和第三硬件组件处于与第一硬件组件的通信路径上；并且
第一主时钟控制器被配置为，在第一主时钟控制器供应第一时钟之前，控制第一和第二从时钟控制器来供应第二和第三时钟，并且沿着通信路径以基于第二硬件组件和第三硬件组件的顺序的次序来供应第二时钟和第三时钟。
19.根据权利要求17所述的芯片上系统，其中，
第一主时钟控制器被配置为将第一命令经由第一通道发送到第一从时钟控制器，并且被配置为将第二命令经由第二通道发送到第二从时钟控制器。
20.一种时钟管理的方法，包括：
接收时钟请求；
基于接收的第一时钟请求将第一命令经由第一通道发送到第一从时钟控制器，第一从时钟控制器被配置为基于第一命令来控制输出第一时钟；
从第一从时钟控制器接收表示第一时钟的输出的确认；以及
基于确认供应第二时钟。
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