CN108268086A - 半导体装置、半导体系统以及操作半导体装置的方法 - Google Patents

半导体装置、半导体系统以及操作半导体装置的方法 Download PDF

Info

Publication number
CN108268086A
CN108268086A CN201710617460.2A CN201710617460A CN108268086A CN 108268086 A CN108268086 A CN 108268086A CN 201710617460 A CN201710617460 A CN 201710617460A CN 108268086 A CN108268086 A CN 108268086A
Authority
CN
China
Prior art keywords
clock
signal
intellectual property
semiconductor device
blocks
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710617460.2A
Other languages
English (en)
Other versions
CN108268086B (zh
Inventor
全浩渊
金硪灿
李宰坤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020170000722A external-priority patent/KR102571154B1/ko
Priority claimed from US15/424,028 external-priority patent/US10503674B2/en
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN108268086A publication Critical patent/CN108268086A/zh
Application granted granted Critical
Publication of CN108268086B publication Critical patent/CN108268086B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3228—Monitoring task completion, e.g. by use of idle timers, stop commands or wait commands
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本申请提供了一种半导体装置、一种半导体系统以及一种操作半导体装置的方法。半导体装置包括第一知识产权块，其包括功能单元和接口单元；第一时钟控制电路，其控制第一时钟源；第二时钟控制电路，其将第一时钟请求发送至第一时钟控制电路，并控制从第一时钟源接收时钟信号的第二时钟源；以及信道管理电路，其配置为响应于从第一知识产权块接收到的时钟停止请求，向第二时钟控制电路发送第二时钟请求；其中功能单元控制第一知识产权块的操作，并且接口单元接收从电连接至第一知识产权块的第二知识产权块提供的第一信号，并且将第一信号提供给功能单元。

Description

半导体装置、半导体系统以及操作半导体装置的方法
相关申请的交叉引用
本申请要求于2017年1月3日提交至韩国知识产权局的韩国专利申请No.10-2017-0000722以及于2017年2月3日提交至美国专利及商标局的美国专利申请No.15/424,028的优先权，这些申请全部内容以引用方式并入本文中。
技术领域
本发明构思涉及半导体装置、半导体系统以及操作半导体装置的方法。
背景技术
系统芯片(SoC)可以包括一个或多个知识产权块(IP块)、时钟管理单元(CMU)以及电源管理单元(PUM)。CMU向所述一个或多个IP块提供时钟信号。CMU可以不向未运行的IP块提供时钟信号，因此减少了采用SoC的系统的资源浪费。
为了控制时钟信号的提供，可以通过使用特殊功能寄存器(SFR)的软件来控制包括在CMU中的各种时钟源，诸如多路复用电路(MUX电路)、时钟划分电路、短暂停止(shortstop)电路和时钟门控电路。然而，软件的控制速度会比硬件的控制速度慢。
发明内容
根据本发明构思的示例性实施例，提供了一种半导体装置，其包括第一知识产权(IP)块，第一知识产权(IP)块包括功能单元和接口单元；第一时钟控制电路，其控制第一时钟源；第二时钟控制电路，其将第一时钟请求发送至第一时钟控制电路，并控制从第一时钟源接收时钟信号的第二时钟源；以及信道管理电路，其配置为响应于从第一IP块接收的时钟停止请求，向第二时钟控制电路发送第二时钟请求；其中功能单元控制第一IP块的操作，并且接口单元接收从电连接至第一IP块的第二IP块提供的第一信号，并且将第一信号提供给功能单元。
根据本发明构思的示例性实施例，提供了一种半导体装置，其包括主IP块，其响应于从时钟管理单元(CMU)提供的第一时钟信号进行操作；以及从IP块，其包括功能单元和接口单元，功能单元响应于从CMU提供的第二时钟信号进行操作，接口单元配置为在第一时间点从主IP块接收总线操作信号，并且在与第一时间点不同的第二时间点将总线操作信号提供给功能单元。
根据本发明构思的示例性实施例，提供了一种半导体系统，其包括系统芯片(SoC)以及电连接至SoC的一个或多个外部装置。系统芯片(SoC)包括：第一IP块，其包括功能单元和接口单元；第二IP块,其电连接至第一IP块；第一时钟控制电路，其控制第一时钟源；第二时钟控制电路，其将第一时钟请求发送至第一时钟控制电路，并控制从第一时钟源接收时钟信号的第二时钟源；以及信道管理电路，其响应于从第一IP块接收到的时钟停止请求，向第二时钟控制电路发送第二时钟请求。功能单元控制第一IP块的操作，并且接口单元接收从第二IP块提供的第一信号，并且将第一信号提供给功能单元。
根据本发明构思的示例性实施例，提供了一种操作半导体装置的方法，包括：从主IP块接收第一信号；向CMU发送用于唤醒从IP块的功能单元的时钟请求；在从IP块从CMU接收时钟信号之后,产生对应于第一信号的第二信号；以及将第二信号提供给功能单元。
根据本发明构思的示例性实施例，提供了一种半导体装置，包括：第一IP块，第一IP块包括功能单元和接口单元；以及第二IP块，其电连接至第一IP块，其中接口单元配置为当功能单元处于睡眠状态时，接口单元从第二IP块接收第一信号，并且当功能单元唤醒时，提供对应于第一信号的第二信号。
附图说明
通过参照附图详细描述示例性实施例，本发明构思的以上和其它特征将变得更加明显，在附图中：
图1是根据本发明构思的示例性实施例的半导体装置的示意图；
图2和图3是根据本发明构思的示例性实施例的半导体装置的示意图；
图4是示出根据本发明构思的示例性实施例的半导体装置的操作的示意图；
图5是示出根据本发明构思的示例性实施例的图4的半导体装置的操作的时序图；
图6是示出根据本发明构思的示例性实施例的图4的半导体装置的操作的时序图；
图7和图8是根据本发明构思的示例性实施例的半导体装置的示意图；
图9是示出根据本发明构思的示例性实施例的半导体装置的操作的示意图；
图10是示出根据本发明构思的示例性实施例的图9的半导体装置的操作的时序图；
图11是根据本发明构思的示例性实施例的操作半导体装置的方法的流程图；
图12是半导体系统的框图，根据本发明构思的示例性实施例的半导体装置以及操作半导体装置的方法可应用于该半导体系统；以及
图13、图14和图15是半导体系统，根据本发明构思的示例性实施例的半导体装置以及操作半导体装置的方法可应用于该半导体系统。
具体实施方式
图1是根据本发明构思的示例性实施例的半导体装置的示意图。
参考图1，根据本发明构思的示例性实施例的半导体装置1包括时钟管理单元(CMU)100、知识产权块(IP块)200和210以及电源管理单元(PMU)300。根据本发明构思的示例性实施例的半导体装置1可以提供为系统芯片(SoC)，但是本发明构思不限于此。
CMU 100向IP块200和210提供时钟信号。在该实施例中，CMU 100包括时钟组件120a、120b、120c、120d、120e、120f和120g、信道管理电路130和132以及CMU控制器110。时钟组件120a、120b、120c、120d、120e、120f和120g产生要提供给IP块200和210的时钟信号，并且信道管理电路130和132设置在时钟组件120f和120g以及IP块200和210之间，以提供CMU100和IP块200和210之间的通信信道CH。此外，CMU控制器110使用时钟组件120a、120b、120c、120d、120e、120f和120g将时钟信号提供给IP块200和210。
在本发明构思的示例性实施例中，由信道管理电路130和132提供的通信信道CH可以提供为符合如在LPI规范中定义的低功率接口(LPI)、Q信道接口或P信道接口，但本发明构思不限于此。例如，通信信道CH可以根据半导体装置1的实现方式而符合任意的通信协议。
时钟组件120a、120b、120c、120d、120e、120f和120g的每一个包括时钟源124a、124b、124c、124d、124e、124f和124g以及对时钟源124a、124b、124c、124d、124e、124f和124g的每一个进行控制的时钟控制电路122a、122b、122c、122d、122e、122f和122g。时钟源124a、124b、124c、124d、124e、124f和124g例如可以包括多路复用电路(MUX电路)、时钟划分电路、短暂停止电路、时钟门控电路等。
时钟组件120a、120b、120c、120d、120e、120f和120g具有彼此之间的父子关系。在本示例性实施例中，时钟组件120a是时钟组件120b之父，时钟组件120b是时钟组件120a之子并且是时钟组件120c之父。另外，时钟组件120e是两个时钟组件120f和120g之父，并且时钟组件120f和120g是时钟组件120e之子。此外，在本示例性实施例中，设置为最靠近锁相环(PLL)的时钟组件120a是根时钟组件，并且设置成最靠近IP块200和210的时钟组件120f和120g是叶时钟组件。这种父子关系也形成在与时钟组件120a、120b、120c、120d、120e、120f和120g的父子关系相对应的时钟控制电路122a、122b、122c、122d、122e、122f和122g之间以及时钟源124a、124b、124c、124d、124e、124f和124g之间。
在实施例中，时钟组件120a由PLL控制器实现。在实施例中，PLL控制器从振荡器OSC接收由振荡器OSC以恒定或可变频率振荡的信号以及由PLL输出的PLL信号，并且基于一定的条件输出两个接收信号中的一个。当组件需要PLL信号时，PLL控制器输出PLL信号。当组件需要振荡信号时，PLL控制器输出振荡信号。例如，可以使用环形振荡器或晶体振荡器来实现PLL控制器。在实施例中，时钟组件120b是从第一时钟组件120a接收第一时钟信号CLK1且从外部源(例如，外部CMU)接收第二时钟信号CLK2的时钟多路复用器单元。
时钟控制电路122a、122b、122c、122d、122e、122f和122g在父和子之间发送和接收时钟请求(REQ)及其应答(ACK)，并将时钟信号提供给IP块200和210。
例如，如果IP块200不需要时钟信号(例如，如果IP块200处于睡眠状态)，则CMU100停止向IP块200提供时钟信号。
例如，在CMU 100或CMU控制器110的控制下，信道管理电路130向IP块200发送用于停止提供时钟信号的第一信号。一旦接收到第一信号，在完成正在处理的作业之后，IP块200向信道管理电路130发送指示时钟信号可以停止的第二信号。在从IP块200接收到第二信号之后，信道管理电路130请求时钟组件120f指示其父停止提供时钟信号。
作为示例，如果由信道管理电路130提供的通信信道CH符合Q信道接口，则信道管理电路130将具有第一逻辑值(例如，逻辑低，以下由L表示)的QREQn信号作为第一信号发送至IP块200。之后，信道管理电路130从IP块200接收例如具有第一逻辑值的QACCEPTn信号作为第二信号。然后，信道管理电路130将例如具有第一逻辑值的时钟请求(REQ)发送至时钟组件120f。在此情况下，具有第一逻辑值的时钟请求(REQ)是指“时钟提供停止请求”。
一旦从信道管理电路130接收到具有第一逻辑值的时钟请求(REQ)(换句话说，时钟提供停止请求)，时钟控制电路122f指示时钟源124f(例如，时钟门控电路)停止提供时钟信号。因此，IP块200可以进入睡眠模式。在该处理中，时钟控制电路122f可以将具有第一逻辑值的ACK提供给信道管理电路130。应当注意，虽然信道管理电路130在发送具有第一逻辑值的时钟提供停止请求之后接收到具有第一逻辑值的应答(ACK)，但是也可能不能确保来自时钟源124f的时钟提供的停止。这是因为上述应答(ACK)可能仅意味着时钟控制电路122f识别出作为信道管理电路130之父的时钟组件120f不必向信道管理电路130提供时钟信号。
另一方面，时钟组件120f的时钟控制电路122f可以将具有第一逻辑值的时钟请求(REQ)发送至其父时钟组件120e的时钟控制电路122e。如果IP块210不需要时钟信号，例如，当时钟控制电路122e从时钟控制电路122g接收到对时钟提供停止的请求时，时钟控制电路122e禁用时钟源124e(例如，时钟划分电路)以停止提供时钟信号。结果，IP块200和210可以进入睡眠模式。
可以对其他时钟控制电路122a、122b、122c和122d类似地执行这样的操作。
此外，虽然时钟组件120f的时钟控制电路122f将具有第一逻辑值的时钟请求(REQ)发送至其父时钟组件120e的时钟控制电路122e，但是如果IP块210处于运行状态，则时钟控制电路122e可以不禁用时钟源124e。此后，只有当IP块210不再需要时钟信号时，时钟控制电路122e才会禁用时钟源124e，并将具有第一逻辑值的时钟请求(REQ)发送至其父时钟控制电路120d。换句话说，只有当时钟控制电路122e从其子时钟控制电路122f和122g都接收到时钟提供停止请求时，时钟控制电路122e才可以禁用时钟源124e。
当在IP块200和210的睡眠状态下禁用所有时钟源124a、124b、124c、124d、124e和124f并且IP块200进入运行状态时，CMU 100随后恢复向IP块200和210提供时钟信号。
信道管理电路130将具有第二逻辑值(例如，逻辑高，以下由H表示)的时钟请求(REQ)发送至其父时钟组件120f的时钟控制电路122f，并等待来自时钟控制电路122f的应答(ACK)。这里，具有第二逻辑值的时钟请求(REQ)是指“时钟提供请求”，并且时钟提供请求的应答(ACK)意味着从时钟源124f恢复提供时钟信号。时钟控制电路122f可以不立即启用时钟源124f(例如，时钟门控电路)，并且因此等待从其父提供时钟信号。
接下来，时钟控制电路122f将具有第二逻辑值的时钟请求(REQ)(换句话说，时钟提供请求)发送至其父时钟控制电路122e，并且等待来自于时钟控制电路122e的应答(ACK)。可以对时钟控制电路122a、122b、122c和122d类似地执行这样的操作。
作为已经从时钟控制电路122b接收具有第二逻辑值的时钟请求(REQ)的根时钟组件的时钟控制电路122a启用时钟源124a(例如多路复用电路)，并且将应答(ACK)发送至时钟控制电路122b。当以这种方式顺序地启用时钟源124b、124c、124d、124d和124e时，时钟控制电路122e将来自时钟源124e的指示恢复时钟提供的应答(ACK)发送至时钟控制电路122f。一旦接收到应答(ACK)，时钟控制电路122f启用时钟源124f、将时钟信号提供给IP块200并且将应答(ACK)提供给信道管理电路130。
以此方式，时钟控制电路122a、122b、122c、122d、122e、122f和122g以用于在父和子之间发送和接收时钟请求(REQ)和应答(ACK)的完整握手方式进行操作。结果，时钟控制电路122a、122b、122c、122d、122e、122f和122g用硬件控制时钟源124a、124b、124c、124d、124e、124f和124g，并且因此控制提供给IP块200和210的时钟信号。
时钟控制电路122a、122b、122c、122d、122e、122f和122g可以独立地操作以将时钟请求(REQ)发送至其父或控制时钟源124a、124b、124c、124d、124e、124f和124g。此外，时钟控制电路122a、122b、122c、122d、122e、122f和122g可以在CMU控制器110的控制下操作。另一方面，在本发明构思的示例性实施例中，时钟控制电路122a、122b、122c、122d、122e、122f和122g可以包括有限状态机(FSM)，其响应于父和子之间的发送和接收的时钟请求(REQ)来控制时钟源124a、124b、124c、124d、124e、124f和124g中的每一个。
图2和图3是根据本发明构思的示例性实施例的半导体装置的示意图。
参考图2，在根据本实施例的半导体装置1中，IP块200和IP块210具有主-从关系。在本实施例中，IP块200可以是从装置，IP块210可以是主装置。例如，IP块210可以包括处理器、控制器等，IP块200可以包括内部存储器装置、外部存储器接口等。IP块210和IP块200可以经由总线400彼此电连接。
在下文中，为了方便起见，IP块210和IP块200将分别表示为主IP块210和从IP块200。
在本发明构思的示例性实施例中，没有特别限定主IP块210和从IP块200可以通过其彼此发送和接收数据的总线400的类型。然而，应当注意，可以应用本发明构思的示例性实施例的总线包括例如符合这样的协议的总线，即，当主装置和从装置执行总线的操作时，不考虑从装置的操作状态，诸如高级外围总线协议(APB协议)和高级高性能总线协议(AHB协议)。例如，主IP块210可在不考虑从IP块200当前是否处于睡眠状态或运行状态的情况下，将用于数据发送的总线操作信号发送至从IP块200。
在本发明构思的示例性实施例中，总线操作信号包括主IP块210和从IP块200执行总线操作所必需的地址信号、数据信号、控制信号等。此外，可以根据总线400采用的协议类型来以各种形式提供总线操作信号。稍后将参考图4和图9描述其具体的示例。
如上面图1所描述的那样，主IP块210和从IP块200以完整握手的方式向CMU 100发出时钟请求，并且可以从CMU 100接收时钟信号。
例如，从IP块200经由形成在从IP块200和信道管理电路130之间的信道CH1发送用于时钟提供的请求或用于时钟提供停止的请求。信道管理电路130和时钟组件120f发送和接收时钟请求(REQ)和应答(ACK)，并控制提供给从IP块200的时钟信号(CLK1)。如上面图1所示，时钟组件120f包括用于产生时钟信号(CLK1)的时钟源124f和用于以硬件控制时钟源124f的时钟控制电路122f。
如从IP块200的情况那样，主IP块210经由形成在主IP块210和信道管理电路132之间的信道CH2发送用于时钟提供的请求或用于时钟提供停止的请求。时钟组件120g和信道管理电路132发送和接收时钟请求(REQ)和应答(ACK)，并控制提供给主IP块210的时钟信号(CLK2)。如上面图1所示，时钟组件120g包括用于产生时钟信号CLK2的时钟源124g和用于以硬件控制时钟源124g的时钟控制电路122g。
随后，参考图3，从IP块200包括功能单元202和接口单元204。
功能单元202控制从IP块200的原始操作。例如，功能单元202对应于诸如内部存储器装置和外部存储器接口的、在其中提供从IP块200的原始功能的电路区域。
接口单元204经由信道410和420向功能单元202发送信号和从功能单元202接收信号，并且将从主IP块210提供的信号(例如，第一信号)提供给功能单元202。
接口单元204可以经由信道410从功能单元202接收操作状态信号。经由信道410接收的操作状态信号可以包括关于功能单元202的操作状态的信息。例如，操作状态信号可以包括关于功能单元202的操作状态是处于睡眠状态还是处于运行状态的信息。
另一方面，接口单元204可以经由信道420向功能单元202发送和从功能单元202接收第二信号。经由信道420发送和接收的第二信号包括与经由总线400从主IP块210提供的第一信号相对应的信号。例如，第二信号可以是在第二时间点从L转换到H的信号，以与在第一时间点从L转换到H的第一信号相对应。这里，第二时间点可以是比第一时间点晚的时间点。
例如，当从IP块200处于睡眠状态时，由主IP块210提供的第一信号可以在第一时间点从L转换到H。在这种情况下，在从IP块200唤醒之后，接口单元204可以包括在比第一时间点晚的第二时间点从L转换到H的信号。
如上参考图2所描述的那样，例如，在总线400符合APB协议或AHB协议的情况下，主IP块210可以不考虑从IP块200的状态而将总线操作信号发送至从IP块200。此时，如果从IP块200处于睡眠状态，则从IP块200可能不会接收主IP摸块210的总线操作信号。为了避免这种情况，例如，接口单元204替代处于睡眠状态的功能单元202可以在主IP块210提供第一信号(例如，总线操作信号)时的第一时间点接收第一信号。此外，接口单元204可以例如在从IP块200唤醒时的第二时间点向功能单元202提供第二信号。换句话说，在第二时间点，接口单元204可以产生对应于第一信号的第二信号。
在接收到来自主IP块210的第一信号之后，接口单元204可以将时钟请求发送至CMU 100的信道管理电路130，以唤醒从IP块200的功能单元202。
结果，功能单元202可以在唤醒之后根据从接口单元204接收的第二信号，立即与主IP块210执行总线操作。
为了提供这样的操作，可以由不同的时钟信号驱动功能单元202和接口单元204。可以根据具体目而改变不同时钟信号的提供。
图4是示出根据本发明构思的示例性实施例的半导体装置的操作的示意图。
参考图4，在根据当前实施例的半导体装置1中，主IP块210和从IP块200可以经由符合APB协议的总线400执行总线操作。在本发明构思的示例性实施例中，主IP块210可以包括APB桥接块，该APB桥接块与另一个符合另一协议(例如，AHB协议)的总线协调数据通信。对于该讨论，首先假设从IP块200的功能单元202处于睡眠状态。
主IP块210可以将第一信号发送至从IP块200，以与从IP块200执行总线操作。此时，主IP块210不考虑功能单元202的操作状态。在本实施例中，由主IP块210发送的第一信号可以包括诸如PSEL、PENABLE、PADDR和PWRITE的信号。在ARM公司发布的“AMBATM3APB协议v1.0规范(ARM IHI 0024B)”文件中提供了这些信号的定义和解释，其公开的全部内容通过引用并入本文中。
接口单元204经由信道410识别功能单元202当前处于睡眠状态。当功能单元202处于睡眠状态时，接口单元204接收从主IP块210提供的第一信号。
接下来，为了唤醒从IP块200的功能单元202，接口单元204经由信道CH1将时钟请求发送至CMU 100的信道管理电路130，并且可以从信道管理电路130接收应答(ACK)。接口单元204可以经由从信道管理电路130接收的应答(ACK)来检查时钟信号是否被提供给从IP块200。
之后，接口单元204经由信道410检测功能单元202是否已经转换到运行状态。当功能单元202转换到运行状态时，接口单元204产生对应于第一信号的第二信号，并将所生成的第二信号提供给功能单元202。这里，第二信号是指诸如IP_PSEL、IP_PENABLE、IP_PADDR和IP_PWRITE的信号。这些信号对应于作为第一信号的诸如PSEL、PENABLE、PADDR和PWRITE的信号。
结果，功能单元202在唤醒之后可以根据从接口单元204接收的第二信号，立即执行符合主IP块210和APB协议的总线操作。
此外，接口单元204在总线操作期间接收由从IP块200的功能单元202输出的IP_PREADY信号，并且可以将IP_PREADY信号作为符合APB协议的PREADY信号提供给主IP块210。
图5是示出根据本发明构思的示例性实施例的图4的半导体装置的操作的时序图。
参考图5，从IP块200的功能单元202在T1处于睡眠状态。
在T2，主IP块210(例如，APB桥接块)开始总线操作，同时将PSEL信号发送至从IP块200，之后，在T3，主IP块210将PENABLE信号发送至从IP块200。可以以恒定时钟间隔(例如，一个时钟间隔或两个时钟间隔)从主IP块210提供PSEL信号和PENABLE信号，并且可以根据具体的提供目的来确定其具体的提供内容。
在T2，一旦接收到主IP块210的PSEL信号时，接口单元204经由信道CH1将时钟请求发送至CMU 100的信道管理电路130，以唤醒从IP块200的功能单元202。例如，当信道CH1符合Q信道接口时，接口单元204可以向信道管理电路130发送和从信道管理电路130接收诸如QACTIVE、QREQn、QACCEPTn等的信号。可以在ARM公司发布“低功耗接口规范：ARM Q信道和P信道接口(ARM IHI 0068B)”中找到这些信号的定义和解释，其公开的全部内容通过引用并入本文中。
在T4附近或在T4之后将时钟PCLK提供给从IP块200的功能单元202，并且从IP块200执行唤醒处理。此时，主IP块210同样维持PSEL和PENABLE信号，直到由从IP块200提供PREADY信号。
在T5或在T5之后，接口单元204识别功能单元202的唤醒并产生对应于PSEL和PENABLE信号的IP_PSEL和IP_PENABLE信号。IP_PSEL信号和IP_PENABLE信号的时钟间隔(T5至T6)可以与PSEL信号和PENABLE信号之间的时钟间隔(T2至T3)相同。接口单元204还将产生的IP_PSEL和IP_PENABLE信号提供给功能单元202。
在T6或在T6之后，一旦从接口单元204接收到IP_PSEL和IP_PENABLE信号，功能单元202可以经由接口单元204将PREADY信号发送至主IP块210。例如，功能单元202将IP_PREADY信号发送至接口单元204，并且接口单元204将IP_PREADY信号作为PREADY信号发送至主IP块210。
之后，当完成总线操作时，为了将从IP块200的功能单元202转换为休眠状态，接口单元204可以通过信道CH1将用于时钟提供停止的请求发送至CMU 100的信道管理电路130。从T8至T10可以看出，例如，如果信道CH1符合Q信道接口，则接口单元204可以向信道管理电路130发送和从信道管理电路130接收诸如QACTIVE、QREQn和QACCEPTn的信号。
图6是示出根据本发明构思的示例性实施例的图4的半导体装置的操作的时序图。
图5示出了当完成总线操作时，从IP块200的功能单元202转换到睡眠状态的情况，而图6示出了在完成总线操作之后接口单元204进一步将时钟请求(CLKREQ)发送至CMU 100的信道管理电路130的情况。
例如，在T6，响应于从接口单元204接收到IP_PSEL和IP_PENABLE信号，功能单元202可以经由接口单元204将PREADY信号发送至主IP块210。例如，功能单元202可以将IP_PREADY信号发送至接口单元204，并且接口单元204可以将IP_PREADY信号作为PREADY信号发送至主IP块210。
之后，当完成总线操作但还需要操作从IP块200时，接口单元204可以自主地将时钟请求(CLKREQ)发送至CMU 100的信道管理电路130。
之后，当完成额外的操作时，为了将从IP块200的功能单元202转换到休眠，接口单元204可以通过信道CH1将用于时钟提供停止的请求发送至CMU 100的信道管理电路130。从T8至T10可以看出，例如，如果信道CH1符合Q信道接口，则接口单元204可以向信道管理电路130发送和从信道管理电路130接收诸如QACTIVE、QREQn和QACCEPTn的信号。
图7和图8是根据本发明构思的示例性实施例的半导体装置的示意图。
参考图7，在根据当前实施例的半导体装置1中，IP块200和210以及IP块220具有主-从关系。在本实施例中，IP块200和210可以是从装置，IP块220可以是主装置。IP块220以及IP块200和210可以经由总线500彼此电连接。
在下文中，为了方便，IP块220以及IP块200和210将分别表示为主IP块220以及从IP块200和210。
如上所述，参考图2，没有特别限定总线500的类型，并且总线500也包括符合当主设备与从设备执行总线操作时(例如，AHB协议中的总线操作)不考虑从设备的操作状态的协议的总线。
如参考图1所描述的那样，主IP块220和从IP块200和210以完整握手的方式向CMU100发出时钟请求，并且从CMU 100接收时钟信号。
例如，从IP块200和210分别经由与信道管理电路130和132之间形成的信道CH1和CH2发送用于时钟提供的请求或用于时钟提供停止的请求。信道管理电路130和132以及时钟组件120f和120g分别发送和接收时钟请求(REQ)和应答(ACK)，并分别控制要提供给从IP块200和210的时钟信号(CLK1和CLK2)的每一个。如上参考图1所描述的那样，时钟组件120f和120g分别包括用于产生时钟信号CLK1和CLK2中的每一个的时钟源124f和124g，以及用于以硬件控制的时钟源124f和124g的时钟控制电路122f和122g。
如从IP块200和210的情况那样，主IP块220经由形成在主IP块220和信道管理电路134之间的信道CH3发送用于时钟提供的请求或用于时钟提供停止的请求。信道管理电路134和时钟组件120h发送和接收时钟请求(REQ)和应答(ACK)，并控制要提供给主IP块220的时钟信号(CLK3)。如参考图1所描述的那样，时钟组件120h包括用于产生时钟信号(CLK3)的时钟源124h和用于以硬件控制时钟源124h的时钟控制电路122h。
随后，参考图8，从IP块200和210分别包括功能单元202和212以及接口单元204和214。
功能单元202和212控制从IP块200和210的原始操作，并且接口单元204和214通过信道510、520、512和522向功能单元202和212发送信号以及从功能单元202和212接收信号，并将从主IP块220提供的第一信号提供给功能单元202和212。
接口单元204和214可以分别经由信道510和512从功能单元202和212接收操作状态信号。另一方面，接口单元204和214可以分别经由信道520和522向功能单元202发送和从功能单元202分别接收第二信号。由于第一信号和第二信号的描述与参考图3提供的描述重复，因此这里将省略对他们的描述。
接口单元204和214代表在主IP块220提供第一信号时的第一时间点处于睡眠状态的功能单元202和212接收第一信号。接口单元204和214可以在从IP块200和210唤醒时的第二时间点向功能单元202和212提供第二信号。换句话说，在第二时间点，接口单元204和214可以产生对应于第一信号的第二信号。
此外，在从主IP块220接收到第一信号之后，为了唤醒从IP块200和210的功能单元202和212，接口单元204和214可以将时钟请求发送至CMU 100的信道管理电路130和132。
结果，功能单元202和204可以在唤醒之后根据从接口单元204和214接收的第二信号，立即与主IP块220执行总线操作。
图9是示出根据本发明构思的示例性实施例的半导体装置的操作的示意图。
参考图9，在根据当前实施例的半导体装置1中，主IP块220和从IP块200可以经由符合AHB协议的总线400执行总线操作。这里，首先假设从IP块200的功能单元202处于睡眠状态。
主IP块220可以将第一信号发送至从IP块200，以与从IP块200执行总线操作。此时，主IP块220不考虑功能单元202的操作状态。在本实施例中，由主IP块220发送的第一信号可以包括诸如HADDR、HWDTA和HTRANS的信号。而且，解码器DEC可以接收HADDR信号的输入并且向从IP块200提供HSEL1信号。解码器DEC还可以向多路复用电路MUX提供SEL信号。为了方便起见，HSEL1信号也将由第一信号表示。可以在ARM公司发布的“AMBATM 3AHB-Lite协议v1.0规范(ARM IHI 0033A)”文件中找到这些信号的定义和解释，其公开的全部内容通过引用并入本文中。
接口单元204经由信道510识别功能单元202当前处于睡眠状态。当功能单元202处于睡眠状态时，接口单元204接收从主IP块220提供的第一信号。
接下来，为了唤醒从IP块200的功能单元，接口单元204经由信道CH1将时钟请求发送至CMU 100的信道管理电路130，并且可以从信道管理电路130接收应答(ACK)。接口单元204可以通过从信道管理电路130接收的应答(ACK)来检查时钟信号是否被提供给从IP块200。
之后，接口单元204经由信道410检测功能单元202是否转换到运行状态。如果功能单元202转换到运行状态，则接口单元204产生对应于第一信号的第二信号，并将所生成的第二信号提供给功能单元202。这里，第二信号是指诸如IP_HADDR、IP_HWDATA、IP_HTRANS和IP_HSEL1的信号。这些信号分别对应于作为第一信号的诸如HADDR、HWDATA、HTRANS和HSEL1的信号。
结果，在唤醒之后，功能单元202响应于从接口单元204接收的第二信号，立即执行符合主IP块220和AHB协议的总线操作。
另一方面，在总线操作期间，接口单元204接收由从IP块200的功能单元202输出的IP_HRDATA1和IP_HREADYOUT1信号，并可以将IP_HRDATA1和IP_HREADYOUT1信号作为符合APB协议的HRDATA1和HREADYOUT1信号经由多路复用电路(MUX)作为HRDATA和HREADY信号提供给主IP块220。
上述公开内容可以类似地应用于主IP块220和从IP块210之间的交互。
图10是示出根据本发明构思的示例性实施例的图9的半导体装置的操作的时序图。
参考图10，从IP块200的功能单元202在T1处于睡眠状态。
在T2，解码器DEC和主IP块220开始总线操作，同时将HSEL和HTRANS信号发送至从IP块200。
在T2或在T2之后，响应于接收到解码器DEC和主IP块220的HSEL和HTRANS信号，接口单元204通过信道CH1将时钟请求发送至CMU 100的信道管理电路130，以唤醒从IP块200的功能单元202。例如，当信道CH1符合Q信道接口时，接口单元204可以向信道管理电路130发送和从信道管理电路130接收诸如QACTIVE、QREQn和QACCEPTn的信号。
主IP块220在T2和T3之间存储HSEL和HTRANS信号。在T4向从IP块200的功能单元202提供时钟信号(例如，从时钟)之后，在T5将存储的HSEL和HTRANS信号重新产生为IP_HSEL和IP_HTRANS信号。当向从IP块200的功能单元202提供时钟信号(例如，从时钟)时，从IP块200执行唤醒处理。
在T5，当识别到功能单元202唤醒时，接口单元204产生对应于HSEL和HTRANS信号的IP_HSEL和IP_HTRANS信号。接口单元204还将产生的IP_HSEL和IP_HTRANS信号提供给功能单元202。
在T6或在T6之后，一旦从接口单元204接收到IP_HSEL和IP_HTRANS信号，功能单元202可以经由接口单元204将HREADYOUT信号发送至多路复用电路(MUX)，多路复用电路(MUX)可以将HREADY信号发送至主IP块220。例如，功能单元202将与HREADYOUT信号相对应的IP_HREADYOUT信号发送至接口单元204，并且接口单元204可以将IP_HREADYOUT信号作为HREADYOUT信号发送至多路复用电路(MUX)。
之后，当完成总线操作时，为了将从IP块200的功能单元202转换为休眠状态，接口单元204可以通过信道CH1将用于时钟提供停止的请求发送至CMU 100的信道管理电路130。从T8至T10可以看出，例如，如果信道CH1符合Q信道接口，则接口单元204可以向信道管理电路130发送和从信道管理电路130接收诸如QACTIVE、QREQn和QACCEPTn的信号。
图11是根据本发明构思的示例性实施例的操作半导体装置的方法的流程图。
参考图3和图11，根据本实施例的用于操作半导体装置的方法包括以下步骤。
接口单元204从主IP块220接收第一信号(S1101)，并且将用于唤醒从IP块200的功能单元202的时钟请求发送至CMU 100(S1103)。
在从IP块200从CMU 100接收到时钟信号之后，换句话说，在接口单元204从CMU100接收到响应于时钟请求的应答(ACK)之后(S1105)，接口单元204产生对应于第一信号的第二信号(S1107)。
之后，接口单元204将产生的第二信号提供给功能单元202(S1109)，使得在唤醒处于睡眠状态的功能单元202之后，根据从接口单元204接收的第二信号，功能单元202可以立即与主IP块220执行总线操作。
图12是半导体系统的框图，根据本发明构思的示例性实施例的半导体装置以及操作半导体装置的方法可应用于该半导体系统。
参考图12，可应用根据本发明构思的示例性实施例的半导体装置和操作半导体装置的方法的半导体系统包括半导体装置(SoC)1、处理器10、存储器装置20、显示装置30、网络装置40、存储装置50以及输入/输出装置60。半导体装置(SoC)1、处理器10、存储器装置20、显示装置30、网络装置40、存储装置50和输入/输出装置60可以经由总线70彼此发送和接收数据。
在本发明构思的示例性实施例中描述的半导体装置(SoC)1内的IP块包括控制存储器装置20的存储器控制器、控制显示装置30的显示控制器、控制网络装置40的网络控制器、控制存储装置50的存储控制器以及控制输入/输出装置60的输入/输出控制器中的至少一个。而且，半导体系统还可以包括控制这些装置的额外的处理器。
图13至图15是半导体系统，根据本发明构思的示例性实施例的半导体装置以及操作半导体装置的方法可应用于该半导体系统。
图13是示出平板PC 1200的示意图，图14是示出笔记本计算机1300的示意图，图15示出了智能手机1400。根据本发明构思的示例性实施例的半导体装置可以用于平板PC1200、笔记本计算机1300、智能手机1400等。
应当理解，根据本发明构思的示例性实施例的半导体装置也可应用于未示出的其他集成电路装置。
例如，尽管上面仅描述了平板PC1200、笔记本计算机1300和智能手机1400作为本发明的半导体系统的应用示例，但是本发明的半导体系统不限于此。
在本发明构思的示例性实施例中，半导体系统可以是计算机、超便携个人计算机(UMPC)、工作站、网络图书、个人数字助理(PDA)、便携式计算机、无线手机、移动电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数字照相机、三维电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器等。
本发明构思的示例提供了一种半导体装置，用于在时钟信号由硬件控制的系统的主-从关系中执行总线操作。
本发明构思的示例性示例提供了一种半导体系统，用于在时钟信号由硬件控制的系统的主-从关系中执行总线操作。
本发明构思的示例性示例提供了一种操作半导体装置的方法，用于在时钟信号由硬件控制的系统的主-从关系中执行总线操作。
虽然已经参照本发明构思的示例性示例实施例具体地示出和描述了本发明构思，但是本领域普通技术人员应该理解，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可在其中作出各种形式和细节上的修改。

Claims (20)

1.一种半导体装置，包括：
第一知识产权块，其包括功能单元和接口单元；
第一时钟控制电路，其控制第一时钟源；
第二时钟控制电路，其将第一时钟请求发送至第一时钟控制电路，并控制从第一时钟源接收时钟信号的第二时钟源；以及
信道管理电路，其配置为响应于从第一知识产权块接收的时钟停止请求，向第二时钟控制电路发送第二时钟请求；
其中，功能单元控制第一知识产权块的操作，并且接口单元接收从电连接至第一知识产权块的第二知识产权块提供的第一信号，并且将第一信号提供给功能单元。
2.根据权利要求1所述的半导体装置，其中，接口单元接收第一知识产权块的功能单元的操作状态的相关信息，并且
所述操作状态包括睡眠状态或运行状态。
3.根据权利要求1所述的半导体装置，其中，当第一知识产权块的功能单元处于睡眠状态时，接口单元接收从第二知识产权块提供的第一信号。
4.根据权利要求3所述的半导体装置，其中，接口单元在接收第一信号之后将时钟停止请求发送至信道管理电路。
5.根据权利要求3所述的半导体装置，其中，在第一知识产权块的功能单元唤醒之后，接口单元产生对应于第一信号的第二信号。
6.根据权利要求5所述的半导体装置，其中，在第一知识产权块的功能单元唤醒之后，接口单元将第二信号提供给功能单元。
7.根据权利要求1所述的半导体装置，其中，第一知识产权块是从装置，第二知识产权块是主装置。
8.根据权利要求1所述的半导体装置，其中，第一信号包括总线操作信号。
9.根据权利要求8所述的半导体装置，其中，总线操作信号包括地址信号、数据信号或控制信号。
10.根据权利要求8所述的半导体装置，其中，第一知识产权块的功能单元在从接口单元接收到第一信号之后，与第二知识产权块执行总线操作。
11.一种半导体装置，包括：
主知识产权块，其响应于从时钟管理单元提供的第一时钟信号进行操作；以及
从知识产权块，其包括功能单元和接口单元，功能单元响应于从时钟管理单元提供的第二时钟信号进行操作，并且接口单元配置为在第一时间点从主知识产权块接收总线操作信号，并且在与第一时间点不同的第二时间点将总线操作信号提供给功能单元。
12.根据权利要求11所述的半导体装置，其中，接口单元接收功能单元的操作状态的相关信息，并且
所述操作状态包括睡眠状态或运行状态。
13.根据权利要求11所述的半导体装置，其中，当功能单元处于睡眠状态时，接口单元从主知识产权块接收总线操作信号。
14.根据权利要求13所述的半导体装置，其中，接口单元在从主知识产权块接收总线操作信号之后，将时钟请求发送至时钟管理单元。
15.根据权利要求13所述的半导体装置，其中，在功能单元唤醒时的第二时间点，接口单元将总线操作信号提供给功能单元。
16.根据权利要求15所述的半导体装置，其中，功能单元在从接口单元接收到总线操作信号之后，与主知识产权块执行总线操作。
17.根据权利要求11所述的半导体装置，其中，总线操作信号包括地址信号、数据信号或控制信号。
18.根据权利要求11所述的半导体装置，其中，主知识产权块和从知识产权块根据高级外围总线协议或高级高性能总线协议发送和接收数据。
19.根据权利要求18所述的半导体装置，其中，主知识产权块包括高级外围总线桥接块。
20.一种半导体系统，包括：
系统芯片，其包括：
第一知识产权块，其包括功能单元和接口单元；
第二知识产权块，其电连接至第一知识产权块；
第一时钟控制电路，其控制第一时钟源；
第二时钟控制电路，其将第一时钟请求发送至第一时钟控制电路，并且控制从第一时钟源接收时钟信号的第二时钟源；以及
信道管理电路，其响应于从第一知识产权块接收到的时钟停止请求，向第二时钟控制电路发送第二时钟请求,以及
电连接至系统芯片的一个或多个外部装置，
其中功能单元控制第一知识产权块的操作，并且接口单元接收从第二知识产权块提供的第一信号，并且将第一信号提供给功能单元。
CN201710617460.2A 2017-01-03 2017-07-26 半导体装置、半导体系统以及操作半导体装置的方法 Active CN108268086B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020170000722A KR102571154B1 (ko) 2016-02-03 2017-01-03 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법
KR10-2017-0000722 2017-01-03
US15/424,028 US10503674B2 (en) 2016-02-03 2017-02-03 Semiconductor device including a clock source for generating a clock signal and a clock control circuit for controlling the clock source in hardware, a semiconductor system including the semiconductor device, and a method of operating the semiconductor device
US15/424,028 2017-02-03

Publications (2)

Publication Number Publication Date
CN108268086A true CN108268086A (zh) 2018-07-10
CN108268086B CN108268086B (zh) 2023-05-26

Family

ID=62774069

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710617460.2A Active CN108268086B (zh) 2017-01-03 2017-07-26 半导体装置、半导体系统以及操作半导体装置的方法

Country Status (1)

Country Link
CN (1) CN108268086B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102866760A (zh) * 2011-07-06 2013-01-09 瑞萨移动公司 半导体装置和系统
US20140266333A1 (en) * 2013-03-12 2014-09-18 Sebastien Jouin Generating clock on demand
CN104396179A (zh) * 2012-05-31 2015-03-04 锋纳克公司 用于听觉设备的基于灵活的串行总线的主从数据传输的系统和方法
CN106200760A (zh) * 2015-05-26 2016-12-07 三星电子株式会社 时钟管理电路、芯片上系统、时钟管理的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102866760A (zh) * 2011-07-06 2013-01-09 瑞萨移动公司 半导体装置和系统
CN104396179A (zh) * 2012-05-31 2015-03-04 锋纳克公司 用于听觉设备的基于灵活的串行总线的主从数据传输的系统和方法
US20140266333A1 (en) * 2013-03-12 2014-09-18 Sebastien Jouin Generating clock on demand
CN106200760A (zh) * 2015-05-26 2016-12-07 三星电子株式会社 时钟管理电路、芯片上系统、时钟管理的方法

Also Published As

Publication number Publication date
CN108268086B (zh) 2023-05-26

Similar Documents

Publication Publication Date Title
CN104063290B (zh) 处理超时的系统、方法和装置
CN104050114B (zh) 同步端口进入低功率状态的系统、方法和设备
CN107409056B (zh) 用于促进数据通信的装置、系统、方法和设备
DE112016002913T5 (de) Dynamische Konfiguration von Verbindungsmodi an einem System basierend auf Hostgerätefähigkeiten
CN104769567B (zh) 用于单向传输信息的互连
DE112014006183T5 (de) Vorrichtung, Verfahren und System für einen Schnellkonfigurationsmechanismus
US20130173951A1 (en) Controlling communication of a clock signal to a peripheral
CN108027785A (zh) 用于对链路拆分进行去偏斜的方法、设备和系统
CN104050139A (zh) 用于改善串行接口的芯片间、单导线通信的方法、装置和系统
CN109634899A (zh) 针对pcie进行sris模式选择的系统、方法和装置
CN105573463A (zh) 一种功耗管理方法及装置
US20210311895A1 (en) Disaggregation of computing devices using enhanced retimers with circuit switching
CN105426335A (zh) 集成时钟差分缓冲
US10503674B2 (en) Semiconductor device including a clock source for generating a clock signal and a clock control circuit for controlling the clock source in hardware, a semiconductor system including the semiconductor device, and a method of operating the semiconductor device
DE102019120357A1 (de) Dynamische asymmetrische kommunikationspfadzuteilung
US20170212550A1 (en) Semiconductor device, semiconductor system, and method of operating the semiconductor device
CN108268086A (zh) 半导体装置、半导体系统以及操作半导体装置的方法
NL2029396B1 (en) Disaggregation of computing devices using enhanced retimers with circuit switching
KR102571154B1 (ko) 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법
CN104008076A (zh) 一种支持dvfs的总线数据信号传输的方法及装置
WO2015117524A1 (zh) 一种时钟树实现方法、系统芯片及计算机存储介质
CN205827396U (zh) 一种增强型统一读写器
CN108268087B (zh) 半导体装置、半导体系统和操作半导体装置的方法
CN108268117A (zh) 半导体装置以及半导体系统
JP2003162500A (ja) データ転送装置、データ転送システム

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant