KR101603287B1 - 시스템 온 칩 및 그것의 동작 방법 - Google Patents

시스템 온 칩 및 그것의 동작 방법 Download PDF

Info

Publication number
KR101603287B1
KR101603287B1 KR1020100046069A KR20100046069A KR101603287B1 KR 101603287 B1 KR101603287 B1 KR 101603287B1 KR 1020100046069 A KR1020100046069 A KR 1020100046069A KR 20100046069 A KR20100046069 A KR 20100046069A KR 101603287 B1 KR101603287 B1 KR 101603287B1
Authority
KR
South Korea
Prior art keywords
function block
slave function
control signal
signal
default
Prior art date
Application number
KR1020100046069A
Other languages
English (en)
Other versions
KR20110126407A (ko
Inventor
이재곤
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100046069A priority Critical patent/KR101603287B1/ko
Priority to US13/093,245 priority patent/US9047419B2/en
Publication of KR20110126407A publication Critical patent/KR20110126407A/ko
Application granted granted Critical
Publication of KR101603287B1 publication Critical patent/KR101603287B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Sources (AREA)
  • Bus Control (AREA)

Abstract

본 발명의 목적은 향상된 신뢰성을 가지는 시스템 온 칩 및 그것의 동작 방법을 제공하는 데에 있다. 본 발명의 실시 예에 따른 시스템 온 칩은 마스터 기능 블록 및 슬래이브 기능 블록들, 디폴트 슬래이브 기능 블록, 상기 마스터 기능 블록과, 상기 슬래이브 기능 블록 및 상기 디폴트 슬래이브 기능 블록을 전기적으로 연결하도록 구성되는 버스, 및 상기 슬래이브 기능 블록을 활성화 또는 비활성화하는 제어 신호를 발생하도록 구성되는 슬래이브 기능 블록 제어부를 포함하되, 상기 버스는 상기 마스터 기능 블록으로부터 상기 슬래이브 기능 블록에 대한 호출 신호가 수신된 경우 상기 수신된 호출 신호 및 상기 제어 신호에 기반하여 상기 수신된 호출 신호를 상기 슬래이브 기능 블록 또는 상기 디폴트 슬래이브 기능 블록에 선택적으로 전송하도록 구성된다.

Description

시스템 온 칩 및 그것의 동작 방법{SYSTEM ON CHIP AND OPERATING METHOD THEREOF}
본 발명은 시스템 온 칩에 관한 것으로, 더 상세하게는 버스 구조를 포함하는 시스템 온 칩 및 그것의 동작 방법에 관한 것이다.
시스템 온 칩(System on Chip, 이하 SOC라고 칭함)은 여러 가지 기능을 갖는 복잡한 시스템을 단일 반도체 칩에 집적하는 기술이다. 컴퓨터, 통신, 방송 등이 통합되는 컨버전스(convergence) 경향에 따라 주문형 반도체(Application Spcific IC, ASIC) 및 특정용도 표준제품(Application Spcific Standard Product, ASSP)에 대한 수요가 SOC로 옮겨가고 있다. 또한, IT(Information Technology) 기기의 소형화 및 경량화는 SOC 관련 산업을 촉진하고 있다.
SOC는 지능 소자(Intellectual Property, 이하, 기능 블록)들을 포함한다. 기능 블록들은 SOC 내의 특정 기능을 각각 수행한다. 일반적으로, 이러한 기능 블록들은 버스를 통해 연결된다. SOC 내의 기능 블록들의 연결 및 관리를 위한 예시적인 표준 버스 규격으로서 ARM(Advanced RISC Machine)사의 AMBA(Advanced Microcontroller Bus Achitecture)가 적용될 수 있다. AMBA의 버스 타입에는 AHB(Advanced High-Performance Bus), APB(Advanced Peripheral Bus), AXI(Advanced eXtensible Interface) 등이 있다. 이들 중 AXI는 기능 블록들 사이의 인터페이스 프로토콜로서, 다중 아웃스탠딩 어드레스(multiple outstanding address) 기능과 데이터 인터리빙(data interleaving) 기능 등을 포함한다.
SOC는 일반적으로 멀티 칩 시스템보다 소비 전력이 적고, 생산 단가가 저렴하며, 높은 신뢰성을 갖는다. 그리고 SOC의 조립 비용은 복수의 패키지를 사용하는 시스템의 조립 비용보다 작다.
본 발명의 목적은 향상된 신뢰성을 가지는 시스템 온 칩 및 그것의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따르면, 시스템 온 칩은 제 마스터 기능 블록 및 슬래이브 기능 블록들; 디폴트 슬래이브 기능 블록; 상기 마스터 기능 블록과, 상기 슬래이브 기능 블록 및 상기 디폴트 슬래이브 기능 블록을 전기적으로 연결하도록 구성되는 버스; 및 상기 슬래이브 기능 블록을 활성화 또는 비활성화하는 제어 신호를 발생하도록 구성되는 슬래이브 기능 블록 제어부를 포함하되, 상기 버스는 상기 마스터 기능 블록으로부터 상기 슬래이브 기능 블록에 대한 호출 신호가 수신된 경우, 상기 수신된 호출 신호 및 상기 제어 신호에 기반하여 상기 수신된 호출 신호를 상기 슬래이브 기능 블록 또는 상기 디폴트 슬래이브 기능 블록에 선택적으로 전송하도록 구성된다.
실시 예로서, 상기 제어 신호는 상기 슬래이브 기능 블록을 활성화하는 액티브 제어 신호와, 상기 슬래이브 기능 블록을 비활성화하는 슬립 제어 신호를 포함할 수 있다.
실시 예로서, 상기 버스는 상기 수신된 호출 신호 및 상기 액티브 제어 신호에 응답하여 상기 수신된 호출 신호를 상기 슬래이브 기능 블록에 전송하도록 구성될 수 있다.
실시 예로서, 상기 버스는 상기 수신된 호출 신호 및 상기 슬립 제어 신호에 응답하여 상기 수신된 호출 신호를 상기 디폴트 슬래이브 기능 블록에 전송하도록 구성될 수 있다.
실시 예로서, 상기 디폴트 슬래이브 기능 블록은 상기 호출 신호가 수신될 때, 디폴트 신호를 발생하도록 구성될 수 있다.
실시 예로서, 상기 버스는 상기 디폴트 신호가 수신된 경우, 상기 디폴트 신호를 상기 마스터 기능 블록에 전송하도록 구성될 수 있다.
실시 예로서, 상기 마스터 기능 블록은 상기 슬래이브 기능 블록에 대한 호출 신호를 전송한 후, 대기 모드로 동작하도록 구성될 수 있다.
실시 예로서, 상기 마스터 기능 블록은 상기 디폴트 신호가 수신되면, 대기 모드를 종료하도록 구성될 수 있다.
실시 예로서, 상기 호출 신호는 상기 슬래이브 기능 블록에 대응하는 어드레스 정보를 포함할 수 있다.
실시 예로서, 상기 버스는 상기 어드레스 정보를 디코딩하는 어드레스 디코더; 및 상기 디코딩된 어드레스 정보 및 상기 제어 신호에 기반하여 상기 수신된 호출 신호를 상기 슬래이브 기능 블록 또는 상기 디폴트 발생 블록에 선택적으로 전송하는 디폴트 체크 유닛을 포함할 수 있다.
실시 예로서, 상기 슬래이브 기능 블록 제어부는 전원 제어부 및 클럭 제어부를 포함하되, 상기 전원 제어부는 상기 슬래이브 기능 블록에 전원이 공급될 때 액티브 전원 제어 신호를, 상기 슬래이브 기능 블록에 전원이 차단될 때 슬립 전원 제어 신호를 발생하고, 상기 클럭 제어부는 상기 슬래이브 기능 블록에 클럭이 제공될 때 액티브 클럭 제어 신호를, 상기 슬래이브 기능 블록에 클럭이 차단될 때 슬립 클럭 제어 신호를 발생할 수 있다.
실시 예로서, 상기 어드레스 디코더는 상기 어드레스 정보가 상기 슬래이브 기능 블록에 대응할 때, 제 1 논리 값에 대응되는 출력 신호를 발생하고, 상기 디폴트 체크 유닛은 상기 슬립 전원 제어 신호 및 상기 슬립 클럭 제어 신호 중 적어도 하나가 수신될 때 제 2 논리 값에 대응되는 출력 신호를 발생하고, 상기 액티브 전원 제어 신호 및 상기 액티브 클럭 제어 신호가 수신될 때 상기 제 1 논리 값에 대응되는 출력 신호를 발생하는 제 1 논리 게이트를 포함하고, 그리고 상기 어드레스 디코더에서 발생된 출력 신호와 상기 제 1 논리 게이트에서 발생된 출력 신호에 대한 논리 곱 연산을 수행하는 제 2 논리 게이트를 포함할 수 있다.
실시 예로서, 상기 디폴트 체크 유닛은 상기 제 2 논리 게이트의 출력이 상기 제 2 논리 값에 대응할 때, 상기 호출 신호를 상기 디폴트 슬래이브 기능 블록에 전송할 수 있다.
실시 예로서, 상기 디폴트 체크 유닛은 상기 제 2 논리 게이트의 출력이 상기 제 1 논리 값에 대응할 때, 상기 호출 신호를 상기 슬래이브 기능 블록에 전송할 수 있다.
본 발명의 실시 예에 따르면, 시스템 온 칩은 제 1 및 제 2 전원 영역들 중 어느 하나에 포함되는 복수의 기능 블록들; 디폴트 슬래이브 기능 블록; 상기 복수의 기능 블록들 및 디폴트 슬래이브 기능 블록을 전기적으로 연결하는 버스; 상기 제 1 전원 영역에 포함된 기능 블록들을 활성화하는 제 1 전원 영역 제어부; 상기 제 2 전원 영역에 포함된 기능 블록들을 활성화 또는 비활성화하는 제어 신호를 발생하는 제 2 전원 영역 제어부를 포함하되, 상기 버스는 상기 제 1 전원 영역에 포함된 마스터 기능 블록으로부터 상기 제 2 전원 영역에 포함된 슬래이브 기능 블록에 대한 호출 신호가 수신된 경우, 상기 수신된 호출 신호 및 상기 제어 신호에 기반하여 상기 수신된 호출 신호를 상기 슬래이브 기능 블록 또는 상기 디폴트 슬래이브 기능 블록에 선택적으로 전송하도록 구성될 수 있다.
실시 예로서, 상기 제어 신호는 상기 제 2 영역을 활성화하는 액티브 제어 신호 및 상기 제 2 영역을 비활성화하는 슬립 제어 신호를 포함하고, 상기 버스는 상기 호출 신호 및 상기 액티브 제어 신호가 수신된 경우 상기 수신된 호출 신호를 상기 슬래이브 기능 블록에 전송하고, 상기 호출 신호 및 상기 슬립 제어 신호가 수신된 경우 상기 수신된 호출 신호를 상기 디폴트 슬래이브 기능 블록에 전송하도록 구성될 수 있다.
본 발명의 다른 일면은 시스템 온 칩의 동작 방법에 관한 것이다.
본 발명의 실시 예에 따르면, 마스터 기능 블록과, 슬래이브 기능 블록 및 디폴트 슬래이브 기능 블록을 전기적으로 연결하는 시스템 버스를 포함하는 시스템 온 칩의 동작 방법은 상기 마스터 기능 블록으로부터 상기 슬래이브 기능 블록에 대한 호출 신호를 수신하는 단계; 상기 슬래이브 기능 블록을 활성화 또는 비활성화하는 제어 신호를 수신하는 단계; 상기 수신된 호출 신호 및 상기 수신된 제어 신호에 기반하여, 상기 수신된 호출 신호를 상기 슬래이브 기능 블록 또는 상기 디폴트 슬래이브 기능 블록에 선택적으로 전송하는 단계를 포함한다.
실시 예로서, 상기 호출 신호를 상기 슬래이브 기능 블록 또는 상기 디폴트 슬래이브 기능 블록에 선택적으로 전송하는 단계는 상기 슬래이브 기능 블록을 활성화하는 제어 신호를 수신한 경우, 상기 수신된 호출 신호를 상기 슬래이브 기능 블록에 전송하는 단계를 포함할 수 있다.
실시 예로서, 상기 호출 신호를 상기 슬래이브 기능 블록 또는 상기 디폴트 슬래이브 기능 블록에 선택적으로 전송하는 단계는 상기 슬래이브 기능 블록을 비활성화하는 제어 신호를 수신한 경우, 상기 수신된 호출 신호를 상기 디폴트 슬래이브 기능 블록에 전송하는 단계를 포함할 수 있다.
실시 예로서, 시스템 온 칩의 동작 방법은 상기 디폴트 슬래이브 기능 블록으로부터 응답 신호를 수신하는 단계를 더 포함할 수 있다.
본 발명의 실시 예에 따르면, 슬래이브 기능 블록의 활성화 여부에 따라 마스터 기능 블록으로부터 수신된 호출 신호가 슬래이브 기능 블록 또는 디폴트 슬래이브 기능 블록에 선택적으로 전송된다. 그러므로, 슬래이브 기능 블록이 비활성화 상태인 경우에도, 마스터 기능 블록은 응답 신호를 수신할 수 있다. 따라서, 향상된 신뢰성을 가지는 시스템 온 칩 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 제 1 실시 예에 따른 SOC를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 디폴트 체크 유닛을 포함하는 SOC를 보여주는 블록도이다.
도 3은 제 2 기능 블록이 활성화될 때, 도 2의 제 1 내지 제 7 라인들의 논리 값을 보여주는 테이블이다.
도 4는 제 2 기능 블록이 비활성화될 때, 도 2의 제 1 내지 제 7 라인들의 논리 값을 보여주는 테이블이다.
도 5는 본 발명의 제 2 실시 예에 따른 SOC를 보여주는 블록도이다.
도 6은 마스터 기능 블록의 동작 방법을 보여주는 순서도이다.
도 7은 본 발명의 실시 예에 따른 SOC의 동작 방법을 보여주는 순서도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 그리고, IP(Intellectual Property) 블록은 기능 블록으로 지칭될 것이다.
도 1은 본 발명의 제 1 실시 예에 따른 SOC(System on Chip,100)를 보여주는 블록도이다.
도 1을 참조하면, SOC(100)는 제 1 내지 제 3 기능 블록들(111~113), 전원 및 클럭 제어부(120), 버스(140), 및 디폴트 슬레이브 기능 블록(Default Slave IP Block,150)을 포함한다.
제 1 내지 제 3 기능 블록들(111~113)은 버스(140)와 전기적으로 연결된다. 도 1에서, SOC(100)는 제 1 내지 제 3 기능 블록들(111~113)을 포함하는 것으로 도시되어 있다. 그러나, SOC(100)는 복수의 기능 블록들을 포함할 수 있다.
제 1 내지 제 3 기능 블록들(111~113) 각각은 버스(140)와 통신할 수 있는 인터페이스(미도시)를 포함할 수 있다. 제 1 내지 제 3 기능 블록들(111~113)은 제 1 내지 제 3 기능 블록들(111~113) 각각에 포함된 인터 페이스를 이용하여 버스(140)와 데이터를 교환할 수 있다. 제 1 내지 제 3 기능 블록들(111~113)은 버스(140)를 통하여 서로 데이터를 교환할 수 있다.
예시적으로, 어드레스 값들을 포함하는 일정한 어드레스 영역이 제 1 내지 제 3 기능 블록들(111~113)에 할당될 수 있다. 예를 들면, 제 1 기능 블록(111)에 1 내지 m 번지에 해당하는 어드레스 영역이 할당될 수 있다. 제 2 기능 블록(112)에 m+1 내지 2m 번지에 해당하는 어드레스 영역이 할당될 수 있다. 그리고 제 3 기능 블록(113)에 2m+1 내지 3m 번지에 해당하는 어드레스 영역이 할당될 수 있다.
예시적으로, 어드레스 영역은 SOC 설계 시에 정해질 수 있고, 제 1 내지 제 3 기능 블록들(111~113)은 정해진 어드레스 영역에 배치될 수 있다. 제 1 내지 제 3 기능 블록들(111~113)은 특정한 어드레스 영역에 대한 호출 신호를 발생할 수 있다. 발생된 호출 신호는 버스(140)를 통하여 특정한 어드레스 영역과 대응하는 기능 블록에 전송될 것이다.
전원 및 클럭 제어부(120)는 제 1 내지 제 3 전원 제어 유닛들(121,123,125) 및 제 1 내지 제 3 클럭 제어 유닛들(122,124,126)을 포함한다. 도 1에서 전원 및 클럭 제어부(120)는 제 1 내지 제 3 전원 제어 유닛들(121,123,125)을 포함하는 것으로 도시되어 있다. 그러나, 전원 및 클럭 제어부(120)는 복수의 전원 제어 유닛들을 포함할 수 있다. 마찬가지로, 전원 및 클럭 제어부(120)는 복수의 클럭 제어 유닛들을 포함할 수 있다.
전원 및 클럭 제어부(120)는 제 1 내지 제 3 기능 블록들(111~113)에 전원 및 클럭을 제공한다. 도 1에 도시되지는 않으나, 제 1 내지 제 3 전원 제어 유닛들(121,123,125)은 각각 제 1 내지 제 3 기능 블록들(111~113)에 전원을 공급한다. 도 1에 도시되지는 않으나, 제 1 내지 제 3 클럭 제어 유닛들(122,124,126)은 각각 제 1 내지 제 3 기능 블록들(111~113)에 클럭을 제공한다. 예를 들면, 버스(140)를 통하지 않고, 제 1 내지 제 3 전원 제어 유닛들(121,123,125)은 각각 제 1 내지 제 3 기능 블록들(111~113)에 전원을 직접 공급한다. 예를 들면, 버스(140)를 통하지 않고, 제 1 내지 제 3 클럭 제어 유닛들(122,124,126)은 각각 제 1 내지 제 3 기능 블록들(111~113)에 클럭을 직접 제공한다.
전원 및 클럭 제어부(120)는 제 1 내지 제 3 기능 블록들(111~113)을 활성화 또는 비활성화 상태로 제어하는 제어 신호를 발생한다. 그리고 발생된 제어 신호에 따라 전원 및 클럭 제어부(120)는 제 1 내지 제 3 기능 블록들(111~113)에 전원 및 클럭을 공급하거나 차단할 것이다. 전원 및 클럭 제어부(120)에서 발생된 제어 신호들은 제 1 내지 제 3 전원 제어 신호들(PC1~PC3) 및 제 1 내지 제 3 클럭 제어 신호들(CC1~CC3)을 포함한다.
제 1 내지 제 3 전원 제어 유닛들(121,123,125)은 제 1 내지 제 3 기능 블록들(111~113)에 각각 대응한다. 제 1 내지 제 3 전원 제어 유닛들(121,123,125)은 각각 제 1 내지 제 3 전원 제어 신호들(PC1~PC3)을 발생한다.
전원 제어 신호들(PC1~PC3) 각각은 액티브 전원 제어 신호와 슬립 전원 제어 신호로 구분될 수 있다. 제 1 내지 제 3 기능 블록들(111~113) 중 액티브 전원 제어 신호에 대응하는 기능 블록이 활성화될 때, 전원 및 클럭 제어부(120)는 액티브 전원 제어 신호를 발생한다. 제 1 내지 제 3 기능 블록들(111~113) 중 슬립 전원 제어 신호에 대응하는 기능 블록이 비활성화될 때, 전원 및 클럭 제어부(120)는 슬립 전원 제어 신호를 발생한다. 예를 들면, 제 1 전원 제어부(121)는 제 1 기능 블록(111)에 전원을 공급할 때, 액티브 전원 제어 신호인 제 1 전원 제어 신호(PC1)를 발생할 것이다.
예시적으로, 제 1 내지 제 3 전원 제어 유닛들(121,123,125)은 각각 제 1 내지 제 3 기능 블록들(111~113)에 전원이 공급될 때, 액티브 전원 제어 신호(미도시)를 발생할 수 있다. 예를 들면, 액티브 전원 제어 신호는 논리값 "0"에 대응될 수 있다. 예시적으로, 제 1 내지 제 3 전원 제어 유닛들(121,123,125)은 각각 제 1 내지 제 3 기능 블록들(111~113)에 전원이 차단될 때, 슬립 전원 제어 신호(미도시)를 발생 수 있다. 예를 들면, 액티브 전원 제어 신호는 논리값 "1"에 대응될 수 있다.
제 1 내지 제 3 클럭 제어 유닛들(122,124,126)은 제 1 내지 제 3 기능 블록들(111~113)에 각각 대응한다. 제 1 내지 제 3 클럭 제어 유닛들(122,124,126)은 각각 제 1 내지 제 3 클럭 제어 신호들(CC1~CC3)을 발생한다.
클럭 제어 신호들(CC1~CC3) 각각은 액티브 클럭 제어 신호와 슬립 클럭 제어 신호로 구분될 수 있다. 제 1 내지 제 3 기능 블록들(111~113) 중 액티브 클럭 제어 신호에 대응하는 기능 블록이 활성화될 때, 전원 및 클럭 제어부(120)는 액티브 클럭 제어 신호를 발생한다. 제 1 내지 제 3 기능 블록들(111~113) 중 슬립 클럭 제어 신호에 대응하는 기능 블록이 비활성화될 때, 전원 및 클럭 제어부(120)는 슬립 클럭 제어 신호를 발생한다. 예를 들면, 제 1 클럭 제어부(122)는 제 1 기능 블록(111)에 클럭을 제공할 때, 액티브 클럭 제어 신호인 제 1 클럭 제어 신호(CC1)를 발생할 것이다.
예시적으로, 제 1 내지 제 3 기능 블록들(111~113)에 클럭이 제공될 때, 제 1 내지 3 클럭 제어 유닛들(122,124,126)은 각각 액티브 클럭 제어 신호(미도시)를 발생할 수 있다. 예시적으로, 제 1 내지 제 3 기능 블록들(111~113)에 클럭이 차단될 때, 제 1 내지 제 3 클럭 제어 유닛들(122,124,126)은 각각 슬립 클럭 제어 신호(미도시)를 발생할 수 있다. 예를 들면, 액티브 클럭 제어 신호는 논리 값 "0"에, 슬립 클럭 제어 신호는 논리 값 "1"에 대응될 수 있다.
전원 및 클럭 중 적어도 하나가 기능 블록에 제공되지 않는 경우, 기능 블록은 비활성화된다. 예를 들면, 제 2 기능 블록(112)에 전원 및 클럭 중 적어도 하나가 제공되지 않는 경우, 제 2 기능 블록(112)은 비활성화된다. 예를 들면, 제 2 기능 블록(112)에 전원이 제공되지 않은 경우, 제 2 기능 블록(112)은 비활성화된다. 예를 들면, 제 2 기능 블록(112)에 클럭이 제공되지 않은 경우, 제 2 기능 블록(112)은 비활성화된다. 반면, 전원 및 클럭이 기능 블록에 제공되는 경우, 기능 블록은 활성화될 것이다.
버스(140)는 제 1 내지 제 3 기능 블록들(111~113), 전원 및 클럭 제어부(120), 디폴트 슬레이브 기능 블록(150)을 전기적으로 연결한다. 버스(140)는 제 1 내지 제 3 기능 블록들(111~113) 사이의 데이터 통신 기능을 제공할 것이다.
제 1 내지 제 3 기능 블록들(111~113) 각각은 호출 신호를 발생하여 SOC(100)에 포함된 기능 블록들을 호출할 수 있도록 구성된다. 예를 들면, 제 1 기능 블록(111)은 버스(140)에 제 2 기능 블록(112)에 대한 호출 신호(미도시)를 전송할 수 있다. 그리고 버스(140)는 제 1 기능 블록(111)으로부터 수신된 호출 신호를 제 2 기능 블록(112)에 전송한다. 예시적으로, 제 1 기능 블록(111)은 버스(140)에 제 2 및 제 3 기능 블록들(112,113)에 대한 호출 신호를 전송할 수 있다. 그리고 버스(140)는 수신된 호출 신호를 제 2 및 제 3 기능 블록들(112,113)에 전송할 수 있다.
호출 신호를 수신한 기능 블록은 응답 신호(미도시)를 버스(140)에 전송한다. 버스(140)는 수신된 응답 신호를 호출 신호를 발생한 기능 블록에 전송한다.
이하, 호출 신호를 발생한 기능 블록을 마스터 기능 블록, 호출의 대상(target)이 된 기능 블록을 슬래이브 기능 블록이라고 정의한다. 버스(140)는 수신된 응답 신호를 마스터 기능 블록에 전송한다. 즉, 마스터 기능 블록에서 발생된 호출 신호는 버스(140)를 통하여 슬래이브 기능 블록에 전송된다. 호출 신호를 발생한 후, 마스터 기능 블록은 응답 신호를 기다리는 대기 모드로 동작한다. 그리고 슬래이브 기능 블록에서 발생된 응답 신호는 버스(140)를 통하여 마스터 기능 블록에 전송된다.
버스(140)는 어드레스 디코더(141) 및 디폴트 체크 유닛(142)을 포함한다. 어드레스 디코더(141)는 호출 신호에 포함된 어드레스 정보를 디코딩하도록 구성된다. 호출 신호에 포함된 어드레스 정보는 슬래이브 기능 블록의 어드레스와 대응될 것이다.
본 발명의 실시 예에 따르면, 디폴트 체크 유닛(142)은 어드레스 디코더(141)로부터 디코딩된 어드레스 정보를 수신한다. 그리고 디폴트 체크 유닛(142)은 전원 및 클럭 제어부(120)로부터 제어 신호를 수신한다. 그리고 디폴트 체크 유닛(142)은 수신된 어드레스 정보 및 수신된 제어 신호에 기반하여, 수신된 호출 신호를 슬래이브 기능 블록 및 디폴트 슬래이브 기능 블록에 선택적으로 전송한다. 슬래이브 기능 블록이 비활성화된 경우, 디폴트 체크 유닛(142)은 버스(140)에 수신된 호출 신호를 디폴트 슬래이브 기능 블록(150)에 전송한다. 슬래이브 기능 블록이 활성화된 경우, 디폴트 체크 유닛(142)은 버스(140)에 수신된 호출 신호를 활성화된 슬래이브 기능 블록에 전송한다.
구체적으로, 디폴트 체크 유닛(142)은 제 1 내지 제 3 전원 제어 신호들(PC1~PC3), 제 1 내지 제 3 클럭 제어 신호들(CC1~CC3), 및 디코딩된 어드레스 정보를 수신한다. 그리고 슬래이브 기능 블록에 대응하는 디코딩된 어드레스 정보, 전원 제어 신호 및 클럭 제어 신호에 기반하여, 디폴트 체크 유닛(142)은 호출 신호를 슬래이브 기능 블록 및 디폴트 슬래이브 기능 블록(150)에 선택적으로 전송한다.
예시적으로, 제 1 기능 블록(111)에서 제 2 기능 블록(112)에 대한 호출 신호가 발생했다고 가정한다. 버스(140)는 발생된 호출 신호를 수신한다. 어드레스 디코더(141)는 수신된 호출 신호에 포함된 어드레스 정보를 디코딩할 것이다. 호출 신호에 포함된 어드레스 정보는 제 2 기능 블록(112)의 어드레스에 대응될 것이다. 한편, 디폴트 체크 유닛(142)은 제 1 내지 제 3 전원 제어 신호들(PC1~PC3), 제 1 내지 제 3 클럭 제어 신호들(CC1~CC3), 및 디코딩된 어드레스 정보를 수신할 것이다. 그리고 디폴트 체크 유닛(142)은 제 2 전원 제어 신호(PC2), 제 2 클럭 제어 신호(CC2), 및 디코딩된 어드레스 정보에 기반하여, 호출 신호를 제 2 기능 블록(112) 또는 디폴트 슬래이브 기능 블록(150)에 전송한다.
예시적으로, 제 2 전원 제어 신호(PC2) 및 제 2 클럭 제어 신호(CC2) 중 적어도 하나가 제 2 기능 블록(112)을 비활성화하는 제어 신호인 경우, 디폴트 체크 유닛(142)은 호출 신호를 디폴트 슬래이브 기능 블록(150)에 전송한다. 예를 들면, 제 2 전원 제어 신호(PC2)가 슬립 전원 제어 신호이거나, 제 2 클럭 제어 신호(CC2)가 슬립 클럭 제어 신호인 경우, 디폴트 체크 유닛(142)은 호출 신호를 디폴트 슬래이브 기능 블록(150)에 전송한다. 예시적으로, 제 2 전원 제어 신호(PC2) 및 제 2 클럭 제어 신호(CC2)가 제 2 기능 블록(112)을 활성화하는 제어 신호인 경우, 디폴트 체크 유닛(142)은 호출 신호를 제 2 기능 블록(112)에 전송한다.
디폴트 슬래이브 기능 블록(150)은 버스(140)와 전기적으로 연결된다. 디폴트 슬래이브 기능 블록(150)은 호출 신호가 수신될 때, 응답 신호를 발생하도록 구성된다. 호출 신호는 마스터 기능 블록에서 발생되고, 디폴트 슬래이브 기능 블록(150)은 버스(140)를 통하여 호출 신호를 수신할 수 있다. 마스터 기능 블록은 SOC(100)에 포함된 제 1 내지 제 3 기능 블록들(111~113) 중 하나일 수 있다.
예시적으로, 호출 신호에 포함된 어드레스 정보가 제 1 내지 제 3 기능 블록들(111~113) 중 어느 하나와 대응되지 않는 경우, 버스(140)는 호출 신호를 디폴트 슬래이브 기능 블록(150)에 전송할 수 있다. 예시적으로, 호출 신호의 대상인 슬래이브 기능 블록이 비활성화 상태일 때, 버스(140)는 호출 신호를 디폴트 슬레이브 블록(150)에 전송할 수 있다. 버스(140)는 디폴트 체크 유닛(142)을 이용하여 호출 신호를 디폴트 슬래이브 기능 블록(150)에 전송할 수 있다.
디폴트 슬래이브 기능 블록(150)에서 발생된 응답 신호는 버스(140)에 전송된다. 버스(140)는 수신한 응답 신호를 마스터 기능 블록에 전송한다.
도 2는 본 발명의 실시 예에 따른 디폴트 체크 유닛을 포함하는 SOC(200)를 보여주는 블록도이다. 예시적으로, 도 2는 제 1 기능 블록(111)에서 호출 신호가 전송된 경우의 SOC(200)를 보여준다.
도 2를 참조하면, SOC(200)는 제 1 내지 제 3 기능 블록들(111~113), 전원 및 클럭 제어부(120), 버스(140), 및 디폴트 슬레이브 기능 블록(Default Slave IP Block,150)을 포함한다.
제 1 내지 제 3 기능 블록들(111~113)은 도 1을 참조하여 설명된 바와 마찬가지로 동작하도록 구성된다. 전원 및 클럭 제어부(120)는 제 1 내지 제 3 전원 제어 유닛들(121,123,125) 및 제 1 내지 제 3 클럭 제어 유닛들(122,124,126)을 포함한다. 전원 및 클럭 제어부(120)는 도 1을 참조하여 설명된 전원 및 클럭 제어부(120)와 마찬가지로 구성될 것이다.
버스(140)는 어드레스 디코더(141) 및 디폴트 체크 유닛(142)을 포함한다. 어드레스 디코더(141)는 도 1을 참조하여 설명된 어드레스 디코더(141)와 마찬가지로 구성될 것이다. 어드레스 디코더(141)는 호출 신호에 포함된 어드레스 정보를 디코딩한다.
도 2에서, 제 1 기능 블록(111)으로부터 호출 신호(CS)가 버스(140)에 전송된다. 어드레스 디코더(141)는 호출 신호(CS)에 포함된 어드레스 정보를 디코딩할 것이다. 예시적으로, 제 2 기능 블록(112)에 대한 호출 신호(CS)가 버스(140)에 수신된 경우, 어드레스 디코더(141)는 호출 신호(CS)에 포함된 어드레스 정보를 디코딩하여 제 1 라인(a)을 선택한다. 예를 들면, 어드레스 디코더(141)는 제 1 라인(a)의 논리 값을 논리 값 "1(high)"로 유지시키고, 제 2 라인(b)의 논리 값을 논리 값 "0(low)"로 유지시켜 제 1 라인(a)을 선택할 수 있다. 예시적으로, 제 3 기능 블록(113)에 대한 호출 신호(CS)가 버스(140)에 수신된 경우, 제 1 라인(a)의 논리 값을 논리 값 "0"으로 유지시키고, 제 2 라인(b)의 논리 값을 논리 값 "1"로 유지시켜 제 2 라인(b)을 선택할 수 있다.
디폴트 체크 유닛(142)은 디코딩된 어드레스 정보를 수신한다. 그리고 디폴트 체크 유닛(142)은 전원 및 클럭 제어부(120)의 제어신호를 수신한다. 디폴트 체크 유닛(142)은 슬래이브 기능 블록에 대응되는 전원 및 클럭 제어부(120)의 제어신호를 이용할 수 있다. 슬래이브 기능 블록에 대응되는 제어 신호에 기반하여, 디폴트 체크 유닛(142)은 슬래이브 기능 블록 또는 디폴트 슬래이브 기능 블록에 호출 신호를 전송할 수 있다. 예를 들면, 슬래이브 기능 블록을 비활성화하는 제어 신호에 응답하여, 디폴트 체크 유닛(142)은 호출 신호를 디폴트 슬래이브 기능 블록에 전송할 것이다. 그리고 슬래이브 기능 블록을 활성화하는 제어 신호에 응답하여, 디폴트 체크 유닛(142)은 호출 신호를 슬래이브 기능 블록에 전송할 것이다.
이하, 발명의 기술적 특징을 설명하기 위해, 각각의 제 1 내지 제 3 기능 블록들(111~113)이 활성화될 때, 제 1 내지 제 3 전원 제어 신호들(PC1~PC3)은 논리값 "0"에 대응된다고 가정한다. 각각의 제 1 내지 제 3 기능 블록들(111~113)을 비활성화될 때, 제 1 내지 제 3 전원 제어 신호들(PC1~PC3)은 논리값 "1"에 대응될 것이다. 즉, 액티브 전원 제어 신호는 논리값 "0", 슬립 전원 제어 신호는 논리값 "1"에 대응될 것이다.
마찬가지로, 각각의 제 1 내지 제 3 기능 블록들(111~113)을 활성화될 때, 제 1 내지 제 3 클럭 제어 신호들(CC1~CC3)은 논리값 "0"에 대응된다고 가정한다. 반면, 각각의 제 1 내지 제 3 기능 블록들(111~113)이 비활성화될 때, 제 1 내지 제 3 클럭 제어 신호들(CC1~CC3)은 논리값 "1"에 대응될 것이다. 즉, 액티브 클럭 제어 신호는 논리값 "0", 슬립 클럭 제어 신호는 논리값 "1"에 대응될 것이다. 그리고, 이하, 도 3 내지 도 4를 참조한 설명에서 제 1 기능 블록(111)에서 발생된 호출 신호(CS)는 제 2 기능 블록(112)을 호출하는 신호로 가정한다.
도 3은 제 2 기능 블록(112)이 활성화될 때, 도 2의 제 1 내지 제 7 라인들(a~g)의 논리 값을 보여주는 테이블이다. 도 2 및 도 3을 참조하면, 버스(140)는 제 1 기능 블록(111)으로부터 호출 신호(CS)를 수신한다.
어드레스 디코더(141)는 제 2 기능 블록(112)에 대응되는 어드레스 정보를 디코딩할 것이다. 따라서, 제 1 라인(a)의 논리 값은 "1"이다. 그리고 제 2 라인(b)의 논리 값은 "0"이다.
제 1 게이트(161)는 제 2 전원 및 제 2 클럭 제어 신호들(PC2,CC2)을 수신한다. 그리고 제 1 게이트(161)는 제 2 전원 및 제 2 클럭 제어 신호들(PC2,CC2)을 이용하여 NOR연산을 수행할 것이다. 따라서 제 1 게이트(161)는 입력 값이 모두 논리값 "0"인 경우, 논리 값 "1"을 출력한다. 제 1 게이트(161)는 입력 값들 중 적어도 하나가 "1"인 경우, 논리 값 "0"을 출력한다.
제 2 기능 블록(112)이 활성화될 때, 제 2 전원 제어 신호(PC2)는 논리 값 "0"에 대응된다. 그리고 제 2 클럭 제어 신호(CC2)도 논리 값 "0"에 대응된다. 따라서 제 3 라인(c)의 논리 값은 "1"이다. 결과적으로, 제 2 기능 블록(112)이 활성화된 경우, 제 3 라인(c)의 논리 값은 "1"이다.
제 3 게이트(163)는 제 3 전원 및 제 3 클럭 제어 신호들(PC3,CC3)을 수신한다. 그리고 제 3 게이트(163)는 제 3 전원 및 제 3 클럭 제어 신호들(PC3,CC3)을 이용하여 NOR연산을 수행할 것이다.
제 3 기능 블록(113)이 활성화된다고 가정하면, 제 3 전원 제어 신호(PC3)는 논리 값 "0"에 대응된다. 그리고 제 3 클럭 제어 신호(CC3)도 논리 값 "0"에 대응된다. 따라서 제 4 라인(d)의 논리 값은 "0"이다.
제 2 게이트(162)는 제 1 라인(a) 및 제 3 라인(c)과 연결된다. 제 2 게이트(162)는 제 1 라인(a)의 논리 값 및 제 3 라인(c)의 논리 값을 이용하여 AND연산을 수행한다. 제 1 및 제 3 라인들(a,c)의 논리 값은 "1"이다. 따라서, 제 2 게이트(162)는 논리 값 "1"을 출력한다. 결과적으로, 제 2 기능 블록(112)이 활성화된 경우, 제 5 라인(e)의 논리 값은 "1"이다.
제 4 게이트(164)는 제 2 라인(b) 및 제 4 라인(d)과 연결된다. 제 4 게이트(164)는 제 2 라인(b)의 논리 값 및 제 4 라인(d)의 논리 값을 이용하여 AND연산을 수행한다. 그리고 제 4 게이트(164)의 출력은 제 6 라인(f)과 연결된다. 제 2 라인(b)의 논리 값은 "0"이고, 제 4 라인(d)의 논리 값은 "1"이다. 따라서, 제 6 라인(f)의 논리 값은 "0"이다.
제 5 게이트(165)는 제 5 라인(e) 및 제 6 라인(f)의 논리 값들을 수신한다. 제 5 게이트(165)는 수신된 논리 값들을 이용하여 NOR연산을 수행한다. 제 5 라인(e)의 논리 값은 "1"이고, 제 6 라인(f)의 논리 값은 "0"이다. 그러므로, 제 7 라인(g)의 논리 값은 "0"이다.
결과적으로, 제 2 기능 블록(112)이 활성화된 경우, 제 5 라인(e)의 논리 값은 "1", 제 6 라인(f)의 논리 값은 "0", 제 7 라인(g)의 논리 값은 "0"이다.
제 2 기능 블록(112)은 제 5 라인(e)에 대응된다. 제 2 기능 블록(112)은 호출 신호(CS)를 수신할 것이다. 그리고 호출 신호(CS)에 응답하여 응답 신호를 발생할 것이다.
디폴트 슬래이브 기능 블록(150)은 제 7 라인(g)에 대응된다. 예시적으로, 제 7 라인(g)은 디폴트 슬래이브 기능 블록(150)의 인터페이스(미도시)와 연결된다. 디폴트 슬래이브 기능 블록(150)은 호출 신호(CS)를 수신하지 않을 것이다. 따라서, 디폴트 슬래이브 기능 블록(150)은 응답 신호를 발생하지 않을 것이다.
도 4는 제 2 기능 블록(112)이 비활성화될 때, 도 2의 제 1 내지 제 7 라인들(a~g)의 논리 값을 보여주는 테이블이다.
도 2 및 도 4를 참조하면, 버스(140)는 제 1 기능 블록(111)으로부터 호출 신호(CS)를 수신한다. 도 3을 참조하여 설명된 제 1 및 제 2 라인들(a,b)과 마찬가지로, 제 1 및 제 2 라인들(a,b)의 논리 값은 각각 "1", "0"이다.
제 2 기능 블록(112)이 비활성화될 때, 제 2 전원 제어 신호(PC2) 및 제 2 클럭 제어 신호(CC2)의 논리 값들 중 적어도 하나는 "1"이다. 따라서, 제 3 라인(c)의 논리 값은 "0"이다.
제 3 기능 블록(113)은 활성화된다고 가정한다. 제 3 전원 제어 신호(PC3) 및 제 3 클럭 제어 신호(CC3)의 논리 값들은 "0"일 것이다. 따라서 제 4 라인(d)의 논리 값은 "1"이다.
제 5 라인(e)은 제 2 게이트(162)의 출력과 연결된다. 제 2 게이트(162)는 제 1 및 제 3 라인들(a,c)의 논리 값들을 이용하여 AND연산을 수행된다. 제 1 라인(a)의 논리 값은 "1"이고, 제 3 라인(c)의 논리 값은 "0"이다. 따라서 제 5 라인(e)의 논리 값은 "0"이다.
제 4 게이트(164)의 출력은 제 6 라인(f)과 연결된다. 제 2 라인(b)의 논리 값은 "0"이고, 제 4 라인(d)의 논리 값은 "1"이다. 그러므로, 제 6 라인(f)의 논리 값은 "0"이다.
제 5 게이트(165)의 출력은 제 7 라인(g)과 연결된다. 제 5 게이트(165)는 제 5 및 제 6 라인들(e,f)의 논리 값들을 이용하여 NOR연산을 수행한다. 제 5 라인(e)의 논리 값은 "0"이고, 제 6 라인(f)의 논리 값은 "0"이다. 그러므로, 제 7 라인(g)의 논리 값은 "1"이다.
결과적으로, 제 5 라인(e)의 논리 값은 "0", 제 6 라인(f)의 논리 값은 "0", 제 7 라인(g)의 논리 값은 "1"이다.
제 2 및 제 3 기능 블록들(112,113)에 호출 신호(CS)가 전송되지 않을 것이다. 디폴트 슬래이브 기능 블록(150)은 제 7 라인(g)에 대응된다. 따라서, 호출 신호(CS)는 디폴트 슬래이브 기능 블록(150)에 전송될 것이다.
결과적으로, 호출 신호(CS)의 대상이 되는 제 2 기능 블록(112)이 활성화된 경우, 제 2 기능 블록(112)이 호출 신호를 수신할 것이다. 호출 신호(CS)의 대상이 되는 제 2 기능 블록(112)이 비활성화된 경우, 디폴트 슬래이브 기능 블록(150)이 호출 신호를 수신할 것이다. 디폴트 슬래이브 기능 블록(150)에서 발생된 응답 신호는 버스(140)를 통하여 제 1 기능 블록(111,마스터 기능 블록)에 전송된다.
제 1 기능 블록(111)이 제 3 기능 블록(113)에 대한 호출 신호를 발생한 경우, 디폴트 체크 유닛(142)은 도 2 내지 도 4를 참조하여 설명된 디폴트 체크 유닛(142)과 마찬가지로 구성될 것이다.
제 2 기능 블록(112) 또는 제 3 기능 블록(113)이 마스터 기능 블록인 경우, 디폴트 체크 유닛(142)은 도 2 내지 도 4를 참조하여 설명된 디폴트 체크 유닛(142)과 마찬가지로 구성될 것이다. 예를 들면, 제 2 기능 블록(112)이 마스터 기능 블록인 경우, 디폴트 체크 유닛(142)은 제 1 전원 및 클럭 제어 신호들(PC1,CC1), 제 3 전원 및 클럭 제어 신호들(PC3,CC3)을 이용할 것이다. 그리고, 제 5 및 제 6 라인들(e,f)은 제 1 및 제 3 기능 블록들(111,113)에 대응되고, 제 7 라인(g)은 디폴트 슬래이브 기능 블록(150)에 대응될 것이다.
도 5는 본 발명의 제 2 실시 예에 따른 SOC(300)를 보여주는 블록도이다.
도 5를 참조하면, SOC(300)는 제 1 내지 제 3 전원 영역들(301~303), 전원 및 클럭 제어부(320), 버스(340), 및 디폴트 슬래이브 기능 블록(350)을 포함한다.
제 1 전원 영역(301)은 제 1 및 제 2 기능 블록들(311,312)을 포함한다. 제 2 전원 영역(302)은 제 3 및 제 4 기능 블록들(313,314)을 포함한다. 그리고 제 3 전원 영역(303)은 제 5 및 제 6 기능 블록들(315,316)을 포함한다. 도 5에서, 제 1 내지 제 3 전원 영역들(301~303)이 도시되나, SOC(300)는 복수의 전원 영역을 포함할 수 있다. 도 5에서, 제 1 내지 제 3 전원 영역들(301~303)은 각각 2개의 기능 블록들을 포함하나, 제 1 내지 제 3 전원 영역들(301~303)은 복수의 기능 블록들을 포함할 수 있다.
제 1 내지 제 3 전원 영역들(301~303)에 전원 및 클럭 제어부(320)로부터 전원 및 클럭이 제공된다. 각각의 제 1 내지 제 3 전원 영역들(301~303)에 전원 및 클럭이 제공될 때, 각각의 제 1 내지 제 3 전원 영역들(301~303)에 포함된 기능 블록들이 활성화된다. 예를 들면, 제 1 전원 영역(301)에 전원 및 클럭이 제공될 때, 제 1 및 제 2 기능 블록들(311,312)은 활성화된다.
SOC(300)에 포함된 기능 블록들은 도 1을 참조하여 설명된 제 1 내지 제 3 기능 블록들(111~113)과 마찬가지로 구성될 것이다. 예시적으로, 제 1 내지 제 6 기능 블록들(311~316)은 각각 인터페이스(미도시)를 포함하여, 버스(340)와 전기적으로 연결될 것이다. 그리고, 제 1 내지 제 6 기능 블록들(311~316)은 버스(340)를 통하여 서로 데이터를 교환할 수 있다.
제 1 내지 제 3 전원 영역들(301~303)을 활성화 또는 비활성화하는 것을 제외하면, 전원 및 클럭 제어부(320)는 도 1을 참조하여 설명된 전원 및 클럭 제어부(120)와 마찬가지로 구성될 것이다. 전원 및 클럭 제어부(320)는 제 1 내지 제 3 전원 영역들(301~303)에 전원 및 클럭을 제공한다.
제 1 내지 제 3 전원 제어 유닛들(321,323,325)은 제 1 내지 제 3 전원 영역들(301~303)에 각각 독립적으로 전원을 제공할 것이다. 제 1 내지 제 3 클럭 제어 유닛들(321,323,326)은 제 1 내지 제 3 전원 영역들(301~303)에 각각 독립적으로 클럭을 제공할 것이다.
전원 및 클럭 제어부(320)는 제 1 내지 제 3 전원 제어 유닛들(321,323,325) 및 제 1 내지 제 3 클럭 제어 유닛들(322,324,326)을 포함한다. 제 1 내지 제 3 전원 제어 유닛들(321,323,325)은 제 1 내지 제 3 전원 제어 신호들(PC1~PC3)를 발생한다. 그리고 제 1 내지 제 3 클럭 제어 유닛들(322,324,326)은 제 1 내지 제 3 클럭 제어 신호들(CC1~CC3)을 발생한다. 전원 및 클럭 제어부(320)는 제 1 내지 제 3 전원 영역들(301~303)을 활성화 또는 비활성화 상태로 제어하는 제어 신호를 발생한다. 그리고 발생된 제어 신호에 따라 전원 및 클럭 제어부(320)는 제 1 내지 제 3 전원 영역들(301~303)에 전원 및 클럭을 공급하거나 차단할 것이다. 전원 및 클럭 제어부(320)에서 발생된 제어 신호는 제 1 내지 제 3 전원 제어 신호들(PC1~PC3) 및 제 1 내지 제 3 클럭 제어 신호들(CC1~CC3)을 포함할 것이다.
도 5에서, 전원 및 클럭 제어부(320)는 제 1 내지 제 3 전원 제어 유닛들(321,323,325)을 포함하는 것으로 도시되어 있다. 그러나, 전원 및 클럭 제어부(320)는 복수의 전원 제어 유닛들을 포함할 수 있다. 마찬가지로, 전원 및 클럭 제어부(320)는 복수의 클럭 제어 유닛들을 포함할 수 있다. 제어 신호는 제 1 내지 제 3 전원 제어 신호들(PC1~PC3) 및 제 1 내지 제 3 클럭 제어 신호들(CC1~CC3)을 포함한다.
도 1을 참조하여 설명된 바와 같이, 각 전원 제어 신호는 액티브 전원 제어 신호와 슬립 전원 제어 신호로 구분될 것이다. 각 전원 제어 신호에 대응하는 전원 영역에 전원이 공급될 때, 전원 및 클럭 제어부(320)는 액티브 전원 제어 신호를 발생할 것이다. 그리고 각 전원 제어 신호에 대응하는 전원 영역에 전원이 차단될 때, 전원 및 클럭 제어부(320)는 슬립 전원 제어 신호를 발생할 것이다.
각 클럭 제어 신호는 액티브 클럭 제어 신호와 슬립 클럭 제어 신호로 구분될 것이다. 각 클럭 제어 신호에 대응하는 전원 영역에 클럭이 제공될 때, 전원 및 클럭 제어부(320)는 액티브 클럭 제어 신호를 발생할 것이다. 그리고 각 클럭 제어 신호에 대응하는 전원 영역에 클럭이 차단될 때, 전원 및 클럭 제어부(320)는 슬립 클럭 전원 제어 신호를 발생할 것이다.
버스(340)는 어드레스 디코더(341) 및 디폴트 체크 유닛(342)를 포함한다. 어드레스 디코더(341)는 도 1 을 참조하여 설명된 어드레스 디코더(141)과 마찬가지로 구성된다. 즉, 호출 신호가 마스터 기능 블록으로부터 버스(340)에 전송된다. 그리고 어드레스 디코더(341)는 호출 신호에 포함된 어드레스 정보를 디코딩한다.
디폴트 체크 유닛(342)은 전원 및 클럭 제어부(320)로부터 제 1 내지 제 3 전원 제어 신호들(PC1~PC3) 및 제 1 내지 제 3 클럭 제어 신호들(CC1~CCTLR3)을 수신한다. 디코딩된 어드레스 정보와, 슬래이브 기능 블록이 포함된 전원 영역이 활성화 또는 비활성화될 때 발생하는 제어 신호에 기반하여, 디폴트 체크 유닛(342)은 수신된 호출 신호를 슬래이브 기능 블록 및 디폴트 슬래이브 기능 블록에 선택적으로 전송한다.
제 1 기능 블록(311)에서 발생된, 제 4 기능 블록(314)에 대한 호출 신호가 버스(340)에 수신된다고 가정한다. 어드레스 디코더(341)는 호출 신호에 포함된 어드레스 정보를 디코딩한다. 어드레스 정보는 제 4 기능 블록(314)에 대응될 것이다. 디코딩된 어드레스 정보는 디폴트 체크 유닛(342)에 전송된다. 디폴트 체크 유닛(342)은 제 2 전원 영역(302)과 대응되는 제 2 전원 제어 신호(PC2) 및 제 2 클럭 제어 신호(CC2)를 이용할 것이다(제 4 기능 블록(314)은 제 2 전원 영역(302)에 포함된다). 디폴트 체크 유닛(342)은 디코딩된 어드레스 정보, 제 2 전원 제어 신호(PC2) 및 제 2 클럭 제어 신호(CC2)에 기반하여, 호출 신호를 제 4 기능 블록(314) 및 디폴트 슬래이브 기능 블록(350)에 선택적으로 전송한다. 예를 들면, 제 2 전원 제어 신호(PC2)가 액티브 전원 제어 신호이고, 제 2 클럭 제어 신호(CC2)가 액티브 클럭 제어 신호인 경우, 호출 신호를 제 4 기능 블록(314)에 전송할 것이다.
제 1 기능 블록(311)에서 발생된, 제 3 기능 블록(313)에 대한 호출 신호가 버스(340)에 수신된다고 가정한다. 어드레스 디코더(341)는 호출 신호에 포함된 어드레스 정보를 디코딩한다. 어드레스 정보는 제 3 기능 블록(313)에 대응될 것이다. 디폴트 체크 유닛(342)은 디코딩된 어드레스 정보, 제 2 전원 제어 신호(PC2) 및 제 2 클럭 제어 신호(CC2)에 기반하여, 호출 신호를 제 3 기능 블록(313) 및 디폴트 슬래이브 기능 블록(350)에 선택적으로 전송할 것이다. 예를 들면, 제 2 전원 제어 신호(PC2)가 슬립 전원 제어 신호이거나, 제 2 클럭 제어 신호(CC2)가 슬립 클럭 제어 신호인 경우, 호출 신호를 디폴트 슬래이브 기능 블록(350)에 전송할 것이다.
디폴트 슬래이브 기능 블록(350)은 도 1을 참조하여 설명된 디폴트 슬래이브 기능 블록(150)과 마찬가지로 구성된다. 즉, 디폴트 슬래이브 기능 블록(350)에 호출 신호가 수신될 때, 디폴트 슬래이브 기능 블록(350)은 응답 신호를 발생할 것이다. 응답 신호는 버스(340)를 통하여 마스터 기능 블록에 전송될 것이다.
도 6은 마스터 기능 블록의 동작 방법을 보여주는 순서도이다.
도 1, 도 5 및 도 6을 참조하면, S110단계에서, 마스터 기능 블록은 호출 신호를 발생한다. 마스터 기능 블록은 호출 신호를 발생한 후, 슬래이브 기능 블록의 응답 신호를 기다리는 대기 모드로 동작한다. 예를 들면, 제 1 기능 블록(111,311)에서 제 2 기능 블록(112,312)에 대한 호출 신호를 발생했다고 가정한다. 제 1 기능 블록(111,311)은 응답 신호를 수신할 때까지 대기 모드로 동작할 것이다.
S120단계에서, 마스터 기능 블록은 버스(140,340)로부터 응답 신호의 수신 여부를 판단한다. 버스(140,340)로부터 응답 신호가 수신된 경우, 마스터 기능 블록은 대기 모드를 종료한다. 예시적으로, 마스터 기능 블록은 슬래이브 기능 블록과 버스(140,340)를 통해 데이터를 교환할 것이다.
버스(140,340)로부터 응답 신호가 수신되지 않은 경우, 마스터 기능 블록은 대기 모드로 동작한다. 예시적으로, 응답 신호가 수신되지 않은 경우, 마스터 기능 블록은 다음 동작을 수행하지 않고, 대기 모드로 동작할 것이다.
본 발명의 실시 예에 따르면, 슬래이브 기능 블록의 활성화 여부에 관계없이 마스터 기능 블록은 응답 신호를 수신할 수 있다.
도 7은 본 발명의 실시 예에 따른 SOC의 동작 방법을 보여주는 순서도이다. 도 1, 도 5 및 도 7을 참조하면, S210단계에서, 버스(140,340)는 마스터 기능 블록으로부터 슬래이브 기능 블록에 대한 호출 신호를 수신한다. 예시적으로, 마스터 기능 블록은 인터페이스를 포함할 수 있다. 그리고 마스터 기능 블록은 인터페이스를 이용하여 버스(140,340)와 통신할 수 있도록 구성될 것이다.
S220단계에서, 디폴트 체크 유닛(142,342)은 전원 및 클럭 제어부(120,320)로부터 제어 신호를 수신한다. 수신된 제어 신호는 전원 제어 신호 및 클럭 제어 신호를 포함한다. 전원 제어 신호는 액티브 전원 제어 신호와 슬립 전원 제어 신호로 구분된다. 그리고 클럭 제어 신호는 액티브 클럭 제어 신호와 슬립 클럭 제어 신호로 구분된다.
S230단계에서, 디폴트 체크 유닛(142,342)은 수신된 제어 신호에 기반하여 슬래이브 기능 블록에 전원 및 클럭이 제공되는지 판단한다. 수신된 전원 제어 신호 및 클럭 제어 신호들로부터 슬래이브 기능 블록의 활성화 여부가 판단될 것이다.
예시적으로, 디폴트 체크 유닛(142,342)에 슬립 전원 제어 신호 또는 슬립 클럭 제어 신호 중 적어도 하나가 수신된 경우, S240단계가 수행될 수 있다. 반면, 디폴트 체크 유닛(142,342)에 액티브 전원 제어 신호 및 액티브 클럭 제어 신호가 수신된 경우, S260단계가 수행될 수 있다.
S240단계에서, 디폴트 체크 유닛(142,342)은 호출 신호를 디폴트 슬래이브 기능 블록(150,350)에 전송한다.
S250단계에서, 버스(140,340)는 디폴트 슬래이브 기능 블록(150,350)으로부터 응답 신호를 수신한다. 디폴트 슬래이브 기능 블록(150,350)은 수신된 호출 신호에 응답하여 응답 신호를 버스(140,340)에 전송할 것이다. 예시적으로, 디폴트 슬래이브 기능 블록(150,350)에 포함된 인터페이스를 이용하여, 디폴트 슬래이브 기능 블록(150,350)은 버스(140,340)에 응답 신호를 전송할 수 있다.
S260단계에서, 디폴트 체크 유닛(142,342)은 호출 신호를 슬래이브 기능 블록에 전송한다.
S270단계에서, 버스(140,340)는 슬래이브 기능 블록으로부터 응답 신호를 수신한다. 활성화된 슬래이브 기능 블록은 수신된 호출 신호에 응답하여 응답 신호를 발생할 수 있다. 발생된 응답 신호는 버스(140,340)에 수신될 것이다.
도 7로부터 알 수 있듯이, 디폴트 체크 유닛(142,342)은 호출된 슬래이브 기능 블록이 활성화되었는지, 비활성화되었는지 여부를 판단한다. 호출된 슬래이브 기능 블록이 비활성화된 경우, 버스(140,340)는 디폴트 슬래이브 기능 블록(150,350)으로부터의 응답 신호를 마스터 기능 블록에 제공한다. 이때, 디폴트 슬래이브 기능 블록(150,350)으로부터의 응답 신호는 호출된 슬래이브 기능 블록이 비활성화되었다는 것을 마스터 기능 블록에 알리는 신호일 것이다. 반면, 호출된 슬래이브 기능 블록이 활성화된 경우, 버스(140,340)는 호출된 슬래이브 기능 블록으로부터의 응답 신호를 마스터 기능 블록에 제공한다.
본 발명의 실시 예에 따르면, 슬래이브 기능 블록의 활성화 여부에 따라 버스(140,340)는 마스터 기능 블록으로부터 수신된 호출 신호를 슬래이브 기능 블록 및 디폴트 슬래이브 기능 블록에 선택적으로 전송한다. 그러므로, 슬래이브 기능 블록의 활성화 여부에 관계없이, 마스터 기능 블록은 응답 신호를 수신할 수 있다. 따라서, SOC(100,200,300)의 신뢰성이 향상된다.
한편, 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
111~113: 제 1 내지 제 3 기능 블록들
120,320: 전원 및 클럭 제어부
130,330: 전원 및 클럭 공급부
140,340: 버스
141,341: 어드레스 디코더
142,342: 디폴트 체크 유닛
150,350: 디폴트 슬래이브 기능 블록

Claims (10)

  1. 마스터 기능 블록 및 슬래이브 기능 블록;
    디폴트 슬래이브 기능 블록;
    상기 마스터 기능 블록과, 상기 슬래이브 기능 블록 및 상기 디폴트 슬래이브 기능 블록을 전기적으로 연결하도록 구성되는 버스; 및
    상기 슬래이브 기능 블록을 활성화 또는 비활성화하는 제어 신호를 발생하도록 구성되는 슬래이브 기능 블록 제어부를 포함하되,
    상기 버스는
    상기 마스터 기능 블록으로부터 상기 슬래이브 기능 블록에 대한 호출 신호가 수신될 때, 상기 수신된 호출 신호 및 상기 제어 신호에 기반하여 상기 수신된 호출 신호를 상기 슬래이브 기능 블록 및 상기 디폴트 슬래이브 기능 블록에 선택적으로 전송하도록 구성되는 시스템 온 칩.
  2. 제 1 항에 있어서,
    상기 제어 신호는 상기 슬래이브 기능 블록을 활성화하는 제 1 상태와, 상기 슬래이브 기능 블록을 비활성화하는 제 2 상태를 갖는 시스템 온 칩.
  3. 제 2 항에 있어서,
    상기 버스는 상기 수신된 호출 신호 및 상기 제 1 상태를 갖는 상기 제어 신호에 응답하여 상기 수신된 호출 신호를 상기 슬래이브 기능 블록에 전송하도록 구성되는 시스템 온 칩.
  4. 제 2 항에 있어서,
    상기 버스는 상기 수신된 호출 신호 및 상기 제 2 상태를 갖는 상기 제어 신호에 응답하여 상기 수신된 호출 신호를 상기 디폴트 슬래이브 기능 블록에 전송하도록 구성되는 시스템 온 칩.
  5. 제 1 항에 있어서,
    상기 디폴트 슬래이브 기능 블록은 상기 호출 신호가 수신될 때, 디폴트 신호를 발생하도록 구성되는 시스템 온 칩.
  6. 제 1 항에 있어서,
    상기 호출 신호는 상기 슬래이브 기능 블록에 대응하는 어드레스 정보를 포함하는 시스템 온 칩.
  7. 제 6 항에 있어서,
    상기 버스는 상기 어드레스 정보를 디코딩하는 어드레스 디코더; 및
    상기 디코딩된 어드레스 정보 및 상기 제어 신호에 기반하여 상기 수신된 호출 신호를 상기 슬래이브 기능 블록 및 상기 디폴트 슬래이브 기능 블록에 선택적으로 전송하는 디폴트 체크 유닛을 포함하는 시스템 온 칩.
  8. 제 1 및 제 2 전원 영역들에 각각 포함되는 복수의 기능 블록들;
    디폴트 슬래이브 기능 블록;
    상기 복수의 기능 블록들 및 디폴트 슬래이브 기능 블록을 전기적으로 연결하는 버스;
    상기 제 1 전원 영역에 포함된 기능 블록들을 활성화하는 제 1 전원 영역 제어부; 및
    상기 제 2 전원 영역에 포함된 기능 블록들을 활성화 또는 비활성화하는 제어 신호를 발생하는 제 2 전원 영역 제어부를 포함하되,
    상기 버스는
    상기 제 1 전원 영역에 포함된 마스터 기능 블록으로부터 상기 제 2 전원 영역에 포함된 슬래이브 기능 블록에 대한 호출 신호가 수신될 때, 상기 수신된 호출 신호 및 상기 제어 신호에 기반하여 상기 수신된 호출 신호를 상기 슬래이브 기능 블록 및 상기 디폴트 슬래이브 기능 블록에 선택적으로 전송하도록 구성되는 시스템 온 칩.
  9. 제 8 항에 있어서,
    상기 제어 신호는 상기 제 2 영역에 포함된 기능 블록들을 활성화하는 제 1 상태와 상기 제 2 영역에 포함된 기능 블록들을 비활성화하는 제 2 상태를 갖고,
    상기 버스는
    상기 호출 신호 및 상기 제 1 상태를 갖는 상기 제어 신호가 수신된 경우 상기 수신된 호출 신호를 상기 슬래이브 기능 블록에 전송하고, 상기 호출 신호 및 상기 제 2 상태를 갖는 상기 제어 신호가 수신된 경우 상기 수신된 호출 신호를 상기 디폴트 슬래이브 기능 블록에 전송하도록 구성되는 시스템 온 칩.
  10. 마스터 기능 블록과, 슬래이브 기능 블록 및 디폴트 슬래이브 기능 블록을 전기적으로 연결하는 버스를 포함하는 시스템 온 칩의 동작 방법에 있어서:
    상기 마스터 기능 블록으로부터 상기 슬래이브 기능 블록에 대한 호출 신호를 수신하는 단계;
    상기 슬래이브 기능 블록을 활성화 또는 비활성화하는 제어 신호를 수신하는 단계;
    상기 수신된 호출 신호 및 상기 수신된 제어 신호에 기반하여, 상기 수신된 호출 신호를 상기 슬래이브 기능 블록 및 상기 디폴트 슬래이브 기능 블록에 선택적으로 전송하는 단계를 포함하는 시스템 온 칩의 동작 방법.
KR1020100046069A 2010-05-17 2010-05-17 시스템 온 칩 및 그것의 동작 방법 KR101603287B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100046069A KR101603287B1 (ko) 2010-05-17 2010-05-17 시스템 온 칩 및 그것의 동작 방법
US13/093,245 US9047419B2 (en) 2010-05-17 2011-04-25 System on chip and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100046069A KR101603287B1 (ko) 2010-05-17 2010-05-17 시스템 온 칩 및 그것의 동작 방법

Publications (2)

Publication Number Publication Date
KR20110126407A KR20110126407A (ko) 2011-11-23
KR101603287B1 true KR101603287B1 (ko) 2016-03-14

Family

ID=44912735

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100046069A KR101603287B1 (ko) 2010-05-17 2010-05-17 시스템 온 칩 및 그것의 동작 방법

Country Status (2)

Country Link
US (1) US9047419B2 (ko)
KR (1) KR101603287B1 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9971397B2 (en) 2014-10-08 2018-05-15 Apple Inc. Methods and apparatus for managing power with an inter-processor communication link between independently operable processors
DE102016106939B4 (de) * 2015-04-17 2024-05-02 Suunto Oy Eingebettetes Rechengerät
KR102384347B1 (ko) * 2015-05-26 2022-04-07 삼성전자주식회사 클록 관리 유닛을 포함하는 시스템 온 칩 및 그 동작방법
DE102016109387A1 (de) 2015-05-26 2016-12-01 Samsung Electronics Co., Ltd. Ein-Chip-System mit Taktverwaltungseinheit und Verfahren zum Betreiben des Ein-Chip-Systems
US10042794B2 (en) 2015-06-12 2018-08-07 Apple Inc. Methods and apparatus for synchronizing uplink and downlink transactions on an inter-device communication link
KR102467172B1 (ko) * 2016-01-25 2022-11-14 삼성전자주식회사 반도체 장치
US10085214B2 (en) 2016-01-27 2018-09-25 Apple Inc. Apparatus and methods for wake-limiting with an inter-device communication link
US10191852B2 (en) 2016-02-29 2019-01-29 Apple Inc. Methods and apparatus for locking at least a portion of a shared memory resource
US10198364B2 (en) 2016-03-31 2019-02-05 Apple Inc. Memory access protection apparatus and methods for memory mapped access between independently operable processors
US10171334B2 (en) 2016-06-30 2019-01-01 International Business Machines Corporation Real-time data analytics for streaming data
US10775871B2 (en) * 2016-11-10 2020-09-15 Apple Inc. Methods and apparatus for providing individualized power control for peripheral sub-systems
US10591976B2 (en) 2016-11-10 2020-03-17 Apple Inc. Methods and apparatus for providing peripheral sub-system stability
US10346226B2 (en) 2017-08-07 2019-07-09 Time Warner Cable Enterprises Llc Methods and apparatus for transmitting time sensitive data over a tunneled bus interface
US10331612B1 (en) 2018-01-09 2019-06-25 Apple Inc. Methods and apparatus for reduced-latency data transmission with an inter-processor communication link between independently operable processors
US11381514B2 (en) 2018-05-07 2022-07-05 Apple Inc. Methods and apparatus for early delivery of data link layer packets
US10430352B1 (en) 2018-05-18 2019-10-01 Apple Inc. Methods and apparatus for reduced overhead data transfer with a shared ring buffer
US10585699B2 (en) 2018-07-30 2020-03-10 Apple Inc. Methods and apparatus for verifying completion of groups of data transactions between processors
US10719376B2 (en) 2018-08-24 2020-07-21 Apple Inc. Methods and apparatus for multiplexing data flows via a single data structure
US10838450B2 (en) 2018-09-28 2020-11-17 Apple Inc. Methods and apparatus for synchronization of time between independently operable processors
US10789110B2 (en) 2018-09-28 2020-09-29 Apple Inc. Methods and apparatus for correcting out-of-order data transactions between processors

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8234432B2 (en) 2009-01-26 2012-07-31 Advanced Micro Devices, Inc. Memory structure to store interrupt state for inactive guests
US8448001B1 (en) 2009-03-02 2013-05-21 Marvell International Ltd. System having a first device and second device in which the main power management module is configured to selectively supply a power and clock signal to change the power state of each device independently of the other device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6728916B2 (en) 2001-05-23 2004-04-27 International Business Machines Corporation Hierarchical built-in self-test for system-on-chip design
KR100641706B1 (ko) 2004-11-03 2006-11-03 주식회사 하이닉스반도체 온칩 셀프 테스트 회로 및 신호 왜곡 셀프 테스트 방법
JP2006231673A (ja) * 2005-02-24 2006-09-07 Oki Data Corp 画像形成装置
KR100727975B1 (ko) 2005-09-10 2007-06-14 삼성전자주식회사 시스템 온 칩의 고장 진단 장치 및 방법과 고장 진단이가능한 시스템 온 칩
KR101375171B1 (ko) 2006-12-30 2014-03-18 삼성전자주식회사 시스템 온 칩 모델 검증 방법 및 장치
KR101435876B1 (ko) * 2007-07-06 2014-09-01 삼성전자주식회사 모바일 단말기의 인터페이스 방법 및 장치
JP2010244329A (ja) * 2009-04-07 2010-10-28 Sony Corp 情報処理装置および情報処理方法、通信装置および通信方法、並びに情報処理システム

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8234432B2 (en) 2009-01-26 2012-07-31 Advanced Micro Devices, Inc. Memory structure to store interrupt state for inactive guests
US8448001B1 (en) 2009-03-02 2013-05-21 Marvell International Ltd. System having a first device and second device in which the main power management module is configured to selectively supply a power and clock signal to change the power state of each device independently of the other device

Also Published As

Publication number Publication date
US20110283031A1 (en) 2011-11-17
US9047419B2 (en) 2015-06-02
KR20110126407A (ko) 2011-11-23

Similar Documents

Publication Publication Date Title
KR101603287B1 (ko) 시스템 온 칩 및 그것의 동작 방법
US10482055B2 (en) Hardware event priority sensitive programmable transmit wait-window for virtual GPIO finite state machine
US20170168966A1 (en) Optimal latency packetizer finite state machine for messaging and input/output transfer interfaces
TWI822849B (zh) 混合模式射頻前端介面
US7840239B2 (en) Distributed power management
US20180357199A1 (en) Slave-to-slave communication in i3c bus topology
US6064626A (en) Peripheral buses for integrated circuit
US11792264B2 (en) Multiple sensor data processor interface and relay
US10572410B2 (en) Function-specific communication on a multi-drop bus for coexistence management
US10515044B2 (en) Communicating heterogeneous virtual general-purpose input/output messages over an I3C bus
US20190227971A1 (en) Architecture for consolidating multiple sources of low-bandwidth data over a serial bus
WO2019074906A1 (en) I3C INTRABAND INTERRUPTIONS DIRECTED TO MULTIPLE EXECUTION ENVIRONMENTS
US20180329837A1 (en) Input/output direction decoding in mixed vgpio state exchange
US20170153680A1 (en) Power Management System and Method
US9768977B2 (en) Low-power can management
US20050114723A1 (en) Interruption control system and method
US10417161B2 (en) Efficient technique for communicating between devices over a multi-drop bus
US20060026330A1 (en) Bus arbitration system that achieves power savings based on selective clock control
EP2460278B1 (en) Transaction terminator
KR20200093106A (ko) 반도체 집적 회로 및 그것의 동작 방법
WO2019147253A1 (en) Power management of discrete communication port components
CN102902647B (zh) 设置在i2c从机印刷电路板的asic芯片和印刷电路板
US20240311178A1 (en) Interrupt management
JP2004038796A (ja) 多機能ｉｃカード及びその制御方法
GB2447794A (en) Downstream cycle-aware dynamic interconnect isolation

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant