TWI791730B - 半導體裝置及半導體系統 - Google Patents

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Abstract

本發明提供一種半導體裝置及一種半導體系統。半導體裝置包含：硬體自動時脈閘控（HWACG）邏輯，經組態以提供智慧財產（IP）區塊的時脈閘控；以及記憶體電源控制器，經組態以基於提供用於IP區塊的時脈閘控的HWACG邏輯來執行與IP區塊電性連接的記憶體的電源閘控。HWACG邏輯包含第一時脈源，經組態以提供第一時脈訊號；第二時脈源，經組態以接收由第一時脈源提供的第一時脈訊號，且將第二時脈訊號提供至IP區塊；第一時脈控制電路，經組態以控制第一時脈源；以及第二時脈控制電路，經組態以基於IP區塊的操作狀態來將時脈請求傳輸至第一時脈控制電路，且控制第二時脈源。

Description

半導體裝置及半導體系統
本揭露內容的實例實施例是關於一種半導體裝置及一種半導體系統。
系統單晶片（system-on-chip；SoC）可包含至少一個智慧財產（intellectual property；IP）區塊、時脈管理單元（clock management unit；CMU），以及電源管理單元（power management unit；PMU）。CMU將時脈訊號提供至至少一個IP區塊，而CMU停止將時脈訊號提供至未運行的IP區塊，藉此在採用SoC的系統中減少不必要的資源浪費。
為控制時脈訊號的提供，使用時脈閘控技術。為實現時脈閘控，可使用特殊功能暫存器（special function register；SFR）藉由軟體來控制包含於CMU中的各種時脈源，諸如多工電路（MUX（multiplexing）電路）、時脈劃分電路、短暫停止電路以及時脈閘控電路。然而，大體而言，藉由軟體的時脈源的控制速度可慢於藉由硬體的時脈源的控制速度，且藉由軟體的時脈源的效能可低於藉由硬體的時脈源的效能。因此，要求藉由控制硬體中的CMU的各種時脈源來根據SoC的操作環境而以精確方式執行時脈閘控。
此外，為降低電源消耗，電源閘控技術可用於電性連接至IP區塊且可一同操作的各種裝置（例如記憶體）。類似於時脈閘控技術，電源閘控技術亦要求藉由硬體來處理。
一或多個實例實施例提供一種亦可藉由系統中的硬體來實施電源閘控的半導體裝置，藉由硬體的時脈閘控在所述系統中實現。
一或多個實例實施例亦提供一種亦可藉由系統中的硬體來實施電源閘控的半導體系統，藉由硬體的時脈閘控在所述系統中實現。
根據本揭露內容的實例實施例，提供一種半導體裝置，包含硬體自動時脈閘控（hardware auto clock gating；HWACG）邏輯，經組態以提供智慧財產（IP）區塊的時脈閘控；以及記憶體電源控制器，經組態以基於提供用於IP區塊的時脈閘控的HWACG邏輯來執行與IP區塊電性連接的記憶體的電源閘控。在一些實施例中，HWACG邏輯包含第一時脈源，經組態以提供第一時脈訊號；第二時脈源，經組態以接收由第一時脈源提供的第一時脈訊號，且將第二時脈訊號提供至IP區塊；第一時脈控制電路，經組態以控制第一時脈源；以及第二時脈控制電路，經組態以基於IP區塊的操作狀態來將時脈請求傳輸至第一時脈控制電路，且控制第二時脈源。
根據本揭露內容的另一實例實施例，提供一種半導體裝置，包含HWACG邏輯，經組態以提供IP區塊的時脈閘控；以及裝置電源控制器，經組態以基於提供IP區塊的時脈閘控的HWACG邏輯來執行與IP區塊電性連接的裝置的電源閘控。在一些實施例中，HWACG邏輯包含第一時脈源，經組態以提供第一時脈訊號；第二時脈源，經組態以接收由第一時脈源提供的第一時脈訊號，且將第二時脈訊號提供至IP區塊；第一時脈控制電路，經組態以控制第一時脈源；以及第二時脈控制電路，經組態以基於IP區塊的操作狀態來將時脈請求傳輸至第一時脈控制電路，且控制第二時脈源。
根據本揭露內容的又一實例實施例，提供一種包含系統單晶片（SoC）的半導體系統，所述系統單晶片包含：IP區塊，及時脈管理單元（CMU），經組態以將時脈訊號提供至IP區塊；以及與SoC電性連接的至少一個外部裝置。在一些實施例中，CMU包含HWACG邏輯，經組態以提供IP區塊的時脈閘控，以及記憶體電源控制器，經組態以基於提供用於IP區塊的時脈閘控的HWACG邏輯來執行與IP區塊電性連接的記憶體的電源閘控。在一些實施例中，HWACG邏輯包含：第一時脈源，經組態以提供第一時脈訊號；第二時脈源，經組態以接收由第一時脈源提供的第一時脈訊號，且將第二時脈訊號提供至IP區塊；第一時脈控制電路，經組態以控制第一時脈源；以及第二時脈控制電路，經組態以基於IP區塊的操作狀態來將時脈請求傳輸至第一時脈控制電路，且控制第二時脈源。
在下文中，將參考隨附圖式來描述實例實施例。諸如「……中的至少一者（at least one of）」的表述在位於元件清單之前時修飾元件的整個清單，而並不修飾清單的個別元件。舉例而言，表述「a、b以及c中的至少一者」應理解為僅包含a、僅包含b、僅包含c、包含a及b、包含a及c、包含b及c，或包含a、b以及c中的所有者。
圖1為示出根據實例實施例的半導體裝置的方塊圖。
參考圖1，根據實施例的半導體裝置1包含時脈管理單元（CMU）100、一或多個智慧財產（IP）區塊200及智慧財產區塊210，以及電源管理單元（PMU）300。根據各種實例實施例的半導體裝置1可藉由系統單晶片（SoC）來實施，但實施例不限於此。
時脈管理單元100將時脈訊號CLK提供至IP區塊200及IP區塊210。在此實施例中，時脈管理單元100包含時脈組件120a、時脈組件120b、時脈組件120c、時脈組件120d、時脈組件120e、時脈組件120f以及時脈組件120g、通道管理電路（channel management circuit；CM）130及通道管理電路132，以及時脈管理單元控制器110（CMU控制器110）。時脈組件120a、時脈組件120b、時脈組件120c、時脈組件120d、時脈組件120e、時脈組件120f以及時脈組件120g產生待提供至IP區塊200及IP區塊210的時脈訊號CLK，且通道管理電路130及通道管理電路132安置於時脈組件120f及時脈組件120g與IP區塊200及IP區塊210之間，以在時脈管理單元100與IP區塊200及IP區塊210之間提供通訊通道（communication channel；CH）。時脈管理單元控制器110使用時脈組件120a、時脈組件120b、時脈組件120c、時脈組件120d、時脈組件120e、時脈組件120f以及時脈組件120g來將時脈訊號CLK提供至IP區塊200及IP區塊210。
時脈管理單元控制器110可使用時脈組件120a、時脈組件120b、時脈組件120c、時脈組件120d、時脈組件120e、時脈組件120f以及時脈組件120g以及通道管理電路130及通道管理電路132來執行IP區塊200及IP區塊210的時脈閘控。考慮到在如稍後將描述的硬體的控制下執行時脈閘控，包含時脈組件120a、時脈組件120b、時脈組件120c、時脈組件120d、時脈組件120e、時脈組件120f以及時脈組件120g以及通道管理電路130及通道管理電路132的電路被稱為硬體自動時脈閘控（HWACG）邏輯105。
在一些實例實施例中，由通道管理電路130及通道管理電路132提供的通訊通道CH中的每一者可實施以符合ARM公司的低電源介面（low power interface；LPI）、Q通道介面或P通道介面。然而，實施例不限於此，且通訊通道CH中的每一者可實施為符合取決於預定目的而判定的任意通訊協定的通訊通道CH。
時脈組件120a、時脈組件120b、時脈組件120c、時脈組件120d、時脈組件120e、時脈組件120f以及時脈組件120g中的每一者包含時脈源CS 124a、時脈源CS 124b、時脈源CS 124c、時脈源CS 124d、時脈源CS 124e、時脈源CS 124f以及時脈源CS 124g、以及分別控制時脈源CS 124a、時脈源CS 124b、時脈源CS 124c、時脈源CS 124d、時脈源CS 124e、時脈源CS 124f以及時脈源CS 124g的時脈控制電路CC 122a、時脈控制電路CC 122b、時脈控制電路CC 122c、時脈控制電路CC 122d、時脈控制電路CC 122e、時脈控制電路CC 122f以及時脈控制電路CC 122g。時脈源CS 124a、時脈源CS 124b、時脈源CS 124c、時脈源CS 124d、時脈源CS 124e、時脈源CS 124f以及時脈源CS 124g中的每一者可包含多工（MUX）電路、時脈劃分電路、短暫停止電路以及時脈閘控電路。
時脈組件120a、時脈組件120b、時脈組件120c、時脈組件120d、時脈組件120e、時脈組件120f以及時脈組件120g彼此形成親子關係。在此實施例中，時脈組件120a為時脈組件120b的親代，且時脈組件120b為時脈組件120a的子代及時脈組件120c的親代。此外，時脈組件120e為兩個時脈組件120f及時脈組件120g的親代，且時脈組件120f及時脈組件120g為時脈組件120e的子代。在此實施例中，最接近於鎖相迴路（phase locked loop；PLL）定位的時脈組件120a為根時脈組件，且最接近於IP區塊200及IP區塊210定位的時脈組件120f及時脈組件120g為葉時脈組件。舉例來說，時脈組件120a的時脈源124a接收來自振盪器OSC及鎖相迴路PLL的至少其一的振盪訊號且提供時脈訊號CLK至時脈組件120b的時脈源124b，並且時脈源124b提供時脈訊號CLK至時脈組件120c的時脈源124c等等。取決於時脈組件120a、時脈組件120b、時脈組件120c、時脈組件120d、時脈組件120e、時脈組件120f以及時脈組件120g之間的親子關係，此類親子關係必定亦在時脈控制電路122a、時脈控制電路122b、時脈控制電路122c、時脈控制電路122d、時脈控制電路122e、時脈控制電路122f以及時脈控制電路122g之間及時脈源124a、時脈源124b、時脈源124c、時脈源124d、時脈源124e、時脈源124f以及時脈源124g之間形成。此外，親子關係在時脈組件120f與通道管理電路130之間形成。
時脈控制電路122a、時脈控制電路122b、時脈控制電路122c、時脈控制電路122d、時脈控制電路122e、時脈控制電路122f以及時脈控制電路122g傳輸及接收親代與子代之間的時脈請求REQ及所述時脈請求的應答ACK，且提供時脈訊號CLK。
當IP區塊200並未要求時脈訊號CLK時，例如，當IP區塊200要求處於睡眠狀態時，時脈管理單元100可停止將時脈訊號CLK提供至IP區塊200。
具體而言，在時脈管理單元100或時脈管理單元控制器110的控制下，通道管理電路130傳輸第一訊號以用於停止將時脈訊號CLK提供至IP區塊200。已接收到第一訊號的IP區塊200在完成處理工作之後傳輸第二訊號至通道管理電路130，以用於停止提供時脈訊號CLK。通道管理電路130自IP區塊200接收第二訊號且接著請求對應於其的親代的時脈組件120f以停止提供時脈訊號CLK。
舉例而言，若由通道管理電路130提供的通訊通道CH符合Q通道介面，則通道管理電路130可將具有第一邏輯值（例如邏輯低，下文中由L表示）的QREQn訊號作為第一訊號提供至IP區塊200。此後，通道管理電路130自IP區塊200接收具有第一邏輯值的QACCEPTn訊號作為第二訊號，且接著將具有第一邏輯值的時脈請求REQ傳輸至時脈組件120f。在此情況下，具有第一邏輯值的時脈請求REQ被稱為「時脈提供停止請求」。
已接收到具有第一邏輯值的時脈請求REQ（亦即，時脈提供停止請求）的時脈控制電路122f停用時脈源124f（例如時脈閘控電路）以停止提供時脈訊號CLK，且因此IP區塊200進入睡眠模式。在此程序中，時脈控制電路122f可將具有第一邏輯值的應答ACK提供至通道管理電路130。儘管通道管理電路130已將具有第一邏輯值的時脈提供停止請求傳輸至時脈控制電路122f且接著已自時脈控制電路122f接收具有第一邏輯值的應答ACK，但並不保證已停止自時脈源124f提供時脈。然而，應答ACK僅具有以下意義：時脈控制電路122f已辨識出時脈組件120f不再需要將時脈提供至通道管理電路130，時脈組件120f為通道管理電路130的親代。
時脈組件120f的時脈控制電路122f將具有第一邏輯值的時脈請求REQ傳輸至對應於其的親代的時脈組件120e的時脈控制電路122e。若IP區塊210亦不需要時脈訊號CLK，例如，若時脈控制電路122e自時脈控制電路122g接收時脈提供停止請求，則時脈控制電路122e停用時脈源124e（例如時脈劃分電路）以停止提供時脈訊號CLK。因此，IP區塊200及IP區塊210可進入睡眠模式。
針對其他時脈控制電路122a、時脈控制電路122b、時脈控制電路122c以及時脈控制電路122d可類似地執行此操作。
若時脈組件120f的時脈控制電路122f將具有第一邏輯值的時脈請求REQ傳輸至對應於其的親代的時脈組件120e的時脈控制電路122e，但IP區塊210處於運行狀態，則時脈控制電路122e無法停用時脈源124e。此後，直至IP區塊210不再要求時脈訊號CLK，時脈控制電路122e可停用時脈源124e且將具有第一邏輯值的時脈請求REQ傳輸至對應於其的親代的時脈控制電路122d。亦即，時脈控制電路122e僅可在其自對應於子代的所有時脈控制電路122f及時脈控制電路122g接收時脈提供停止請求時停用時脈源124e。
當IP區塊200與所有停用的時脈源124a、時脈源124b、時脈源124c、時脈源124d、時脈源124e以及時脈源124f自睡眠狀態進入運行狀態時，時脈管理單元100恢復將時脈訊號CLK提供至IP區塊200及IP區塊210。
通道管理電路130將具有第二邏輯值（例如邏輯高，下文中由H表示）的時脈請求REQ傳輸至對應於其的親代的時脈組件120f的時脈控制電路122f，且等待來自時脈控制單元122f的應答ACK。此處，具有第二邏輯值的時脈請求REQ被稱為「時脈提供請求」，且時脈提供請求的應答ACK意謂自時脈源124f恢復提供時脈。時脈控制電路122f無法直接啟用時脈源124f（例如時脈閘控電路），且等待自親代提供時脈訊號CLK。
隨後，時脈控制電路122f傳輸具有第二邏輯值的時脈請求REQ。亦即，將時脈提供請求傳輸至對應於其的親代的時脈控制電路122e，且時脈控制電路122f等待來自時脈控制電路122e的應答ACK。針對時脈控制電路122a、時脈控制電路122b、時脈控制電路122c以及時脈控制電路122d可類似地執行此操作。
時脈控制電路122a為已自時脈控制電路122b接收具有第二邏輯值的時脈請求REQ的根時脈組件。時脈控制電路122a啟用時脈源124a（例如多工電路）且將應答ACK傳輸至時脈控制電路122b。一旦以此方式依序啟用時脈源124b、時脈源124c、時脈源124d以及時脈源124e，則時脈控制電路122e將應答ACK傳輸至時脈控制電路122f，所述應答ACK提供已自時脈源124e恢復提供時脈的通知。已接收到應答ACK的時脈控制電路122f啟用時脈源124f以將時脈訊號CLK提供至IP區塊200且將應答ACK提供至通道管理電路130。
時脈控制電路122a、時脈控制電路122b、時脈控制電路122c、時脈控制電路122d、時脈控制電路122e、時脈控制電路122f以及時脈控制電路122g以全交握模式操作，在所述全交握模式中，時脈請求REQ及應答ACK在親代與子代之間傳輸及接收。交握模式指代REQ訊息的繼之以ACK訊息的訊息序列。時脈控制電路122a、時脈控制電路122b、時脈控制電路122c、時脈控制電路122d、時脈控制電路122e、時脈控制電路122f以及時脈控制電路122g控制硬體中的時脈源124a、時脈源124b、時脈源124c、時脈源124d、時脈源124e、時脈源124f以及時脈源124g。因此時脈控制電路控制提供至IP區塊200及IP區塊210的時脈訊號CLK。此控制包含一或多個IP區塊200及IP區塊210的時脈閘控。
此等時脈控制電路122a、時脈控制電路122b、時脈控制電路122c、時脈控制電路122d、時脈控制電路122e、時脈控制電路122f以及時脈控制電路122g可將時脈請求REQ傳輸至親代且控制時脈源124a、時脈源124b、時脈源124c、時脈源124d、時脈源124e、時脈源124f以及時脈源124g，且可在時脈管理單元控制器110的控制下操作。在一些實例實施例中，時脈控制電路122a、時脈控制電路122b、時脈控制電路122c、時脈控制電路122d、時脈控制電路122e、時脈控制電路122f以及時脈控制電路122g可包含有限狀態機（finite state machine；FSM），所述有限狀態機回應於在親代與子代之間傳輸及接收的時脈請求REQ來分別控制時脈源124a、時脈源124b、時脈源124c、時脈源124d、時脈源124e、時脈源124f以及時脈源124g。
圖2為示出根據實例實施例的半導體裝置的方塊圖。
參考圖2，根據實例實施例的半導體裝置2可包含HWACG邏輯105及記憶體電源控制器400。
如上文參考圖1所描述的HWACG邏輯105可包含時脈組件120a、時脈組件120b、時脈組件120c、時脈組件120d、時脈組件120e、時脈組件120f、時脈組件120g以及通道管理電路130及通道管理電路132，且可使用此等元件來執行IP區塊200的時脈閘控。
當HWACG邏輯105執行IP區塊200的時脈閘控時，記憶體電源控制器400執行電性連接至IP區塊200的記憶體410的電源閘控。具體而言，記憶體電源控制器400取決於HWACG邏輯105的時脈組件120a、時脈組件120b、時脈組件120c、時脈組件120d、時脈組件120e、時脈組件120f、時脈組件120g的操作來執行記憶體410的電源閘控。
舉例而言，記憶體電源控制器400監視自HWACG邏輯105的時脈源124f輸出的時脈訊號CLK，且在自時脈源124f輸出的時脈訊號CLK經閘控時執行記憶體410的電源閘控，藉此降低在記憶體410中消耗的電源。
若自時脈源124f輸出的時脈訊號CLK經閘控，則此意謂IP區塊200處於諸如睡眠狀態的非運行狀態，且此外，此意謂由IP區塊200使用的記憶體410亦處於未使用狀態。當然，此類情形假定記憶體410僅由IP區塊200使用。若處於運行狀態的IP區塊210亦使用記憶體410，則僅因IP區塊200處於非運行狀態是無法執行記憶體410的電源閘控。
具體而言，記憶體電源控制器400可向記憶體410提供電源閘控啟用訊號PGEN以用於執行記憶體410的電源閘控。
舉例而言，當電源閘控啟用訊號PGEN具有第一邏輯值（例如L）時，未執行記憶體410的電源閘控。不同於此，當電源閘控啟用訊號PGEN具有第二邏輯值（例如H）時，執行記憶體410的電源閘控。
此外，記憶體電源控制器400可將保持訊號RETN連同電源閘控啟用訊號PGEN一起提供至記憶體410以用於保存儲存於記憶體410中的資料同時執行記憶體410的電源閘控。
舉例而言，當保持訊號RETN具有第一邏輯值（例如L）時，執行針對記憶體410的保持操作。不同於此，當保持訊號RETN具有第二邏輯值（例如H）時，未執行針對記憶體410的保持操作。
記憶體電源控制器400可進一步輸出第一晶片啟用訊號CEN0。位址解碼器205可對自IP區塊200提供且為與記憶體410相關的操作所需的位址資訊進行解碼，且可輸出經解碼的位址資訊作為第二晶片啟用訊號CEN1。可將經歷預定邏輯操作G0之後的第一晶片啟用訊號CEN0及第二晶片啟用訊號CEN1提供至記憶體410的晶片啟用訊號接腳。
在一些實施例中，第一晶片啟用訊號CEN0及第二晶片啟用訊號CEN1的組態僅為實例，且可由所屬領域中具通常知識者在本揭露內容的範圍內進行修改。
圖3為示出根據實例實施例的半導體裝置的操作的狀態圖。
參考圖3，根據實例實施例的半導體裝置2的記憶體410可具有如下多個狀態M1至狀態M8中的一者。
第一狀態M1意謂記憶體410處於運行狀態。
第二狀態M2意謂記憶體410已切換至非運行狀態，所述第二狀態M2為晶片啟用訊號CEN具有第二邏輯值（例如H）的狀態。如上文參考圖2所描述，圖3中所繪示的晶片啟用訊號CEN可為在第一晶片啟用訊號CEN0及第二晶片啟用訊號CEN1經歷預定邏輯操作G0之後提供至晶片啟用訊號接腳的訊號。
第三狀態M3意謂在執行記憶體410的電源閘控之前執行針對記憶體410的保持操作，所述第三狀態M3為保持訊號RETN具有第一邏輯值（例如L）的狀態。
第四狀態M4意謂開始執行暫時關斷供應至記憶體410的電源的電源閘控，所述第四狀態M4為電源閘控啟用訊號PGEN具有第二邏輯值（例如H）的狀態。
第五狀態M5意謂供應至記憶體410的電源經阻斷且因此記憶體410完全關斷的狀態。
第六狀態M6意謂電源閘控完成且將電源供應至記憶體410，所述第六狀態M6為電源閘控啟用訊號PGEN具有第一邏輯值（例如L）的狀態。
第七狀態M7意謂記憶體410的電源閘控完成、先前所儲存的資料還原且接著針對記憶體410的保持操作完成，所述第七狀態M7為保持訊號RETN具有第二邏輯值（例如H）的狀態。
第八狀態M8意謂記憶體410切換回運行狀態，所述第八狀態為電源閘控啟用訊號PGEN具有第一邏輯值（例如L）的狀態。
此後，記憶體切換至前述第一狀態M1，且狀態切換可取決於晶片啟用訊號CEN、電源閘控啟用訊號PGEN以及保持訊號RETN的轉變來重複。
圖4為示出根據實例實施例的半導體裝置的操作的狀態圖。
參考圖4，在根據實例實施例的半導體裝置2的HWACG邏輯105中操作的時脈控制電路122a、時脈控制電路122b、時脈控制電路122c、時脈控制電路122d、時脈控制電路122e、時脈控制電路122f以及時脈控制電路122g中的每一者可具有如下多個狀態C1至狀態C5中的任一者。為方便起見，儘管僅將描述繪示為成具有圖1中的親代及子代兩者的時脈控制電路122e，但多個狀態C1至狀態C5可同等地施加於其他時脈控制電路122a、時脈控制電路122b、時脈控制電路122c、時脈控制電路122d、時脈控制電路122f以及時脈控制電路122g。
第一狀態C1意謂自時脈源124e輸出時脈訊號CLK，所述第一狀態C1為時脈控制電路122e正運行的狀態。
第二狀態C2意謂時脈源124e已停止輸出時脈訊號CLK，所述第二狀態C2為保持訊號RETN具有第一邏輯值（例如L）的狀態。
第三狀態C3意謂時脈控制電路122e已將具有第一邏輯值的時脈請求REQ（「時脈提供停止請求」）傳輸至其的親代時脈控制電路122d，所述第三狀態C3為電源閘控啟用訊號PGEN具有第二邏輯值（例如H）的狀態。
第四狀態C4意謂時脈控制電路122e停用時脈源124e以停止提供時脈訊號CLK的狀態。
第五狀態C5意謂時脈控制電路122e已自其的子代時脈控制電路122f或子代時脈控制電路122g接收到具有第二邏輯值的時脈請求REQ（「時脈提供請求」），所述第五狀態C5為電源閘控啟用訊號PGEN具有第一邏輯值（例如L）的狀態。
此後，時脈控制電路122e切換至前述第一狀態C1，且狀態切換可取決於HWACG邏輯105的全交握操作以及電源閘控啟用訊號PGEN及保持訊號RETN的轉變來重複。
在根據實例實施例的半導體裝置2的HWACG邏輯105中操作的通道管理電路130可具有如下多個狀態Q1至狀態Q7中的任一者。
第一狀態Q1意謂IP區塊200正運行的狀態。
第二狀態Q2意謂通道管理電路130將靜止請求傳輸至IP區塊200的狀態。
由於由ARM公司發佈的文獻「低電源介面規範（Low Power Interface Specification）」中揭露了定義於通道管理電路130與IP區塊200之間的靜止請求的內容，故將省略所述靜止請求的詳細描述。
第三狀態Q3意謂IP區塊200將接受對應靜止請求的回應提供至通道管理電路130的狀態。
第四狀態Q4意謂IP區塊200接受對應靜止請求切換至閒置狀態的狀態。
第五狀態Q5意謂IP區塊200的閒置狀態完成且IP區塊200喚醒的狀態。
此後，通道管理電路130切換至前述第一狀態Q1，且狀態切換可連同HWACG邏輯105的全交握操作一起重複。
第六狀態Q6及第七狀態Q7指示當通道管理電路130將停止請求發送至IP區塊200但IP區塊200拒絕停止請求時的狀態改變。由於由ARM公司發佈的文獻「低電源介面規範」中揭露了所述停止請求的內容，故將省略所述停止請求的詳細描述。
特定而言，在時脈控制電路122a、時脈控制電路122b、時脈控制電路122c、時脈控制電路122d、時脈控制電路122e、時脈控制電路122f之中，包含於葉時脈組件120f中的時脈控制電路122f的第一狀態C1可在通道管理電路130的第四狀態Q4中切換。
具體而言，當在處於通道管理電路130的第四狀態Q4的HWACG邏輯105中產生的時脈請求REQ轉變至第一邏輯值時，時脈控制電路122f可切換至第一狀態C1，且當在處於時脈控制電路122f的第一狀態C1的HWACG邏輯105中產生的應答ACK轉變至第一邏輯值時，通道管理電路130可切換至第四狀態Q4。
圖5為示出根據實例實施例的半導體裝置的操作的時序圖。
參考圖5，表述「130狀態（130 states）」指示上文參考圖4所描述的通道管理電路130的狀態改變，且表述「120狀態（120 states）」指示上文參考圖4所描述的時脈組件120e的時脈控制電路122e的隨時間推移的狀態改變。
在圖5中，假定由通道管理電路130提供的通訊通道CH符合Q通道介面。然而，此僅為實例，且通訊通道CH不限於此。
在時間T1之前，時脈控制電路122e以運行狀態操作，且自時脈源124e輸出時脈訊號CLK。亦即，時脈控制電路122e處於參考圖4所描述的第一狀態C1。
通道管理電路130亦以運行狀態操作。亦即，通道管理電路130處於參考圖4所描述的第一狀態Q1。
自IP區塊200傳輸至通道管理電路130的QACTIVE訊號具有第二邏輯值（例如H）以用於指示目前有任務待處理的意義。亦即，IP區塊200處於運行狀態。
由於提供至記憶體410的晶片啟用訊號CEN具有第一邏輯值（例如L），故記憶體410亦處於運行狀態。
在時間T1處，自IP區塊200傳輸至通道管理電路130的QACTIVE訊號轉變至第一邏輯值（例如L）。第一邏輯值的QACTIVE訊號可指示IP區塊200可接受自通道管理電路130提供的靜止請求。
因此，在時間T1處，通道管理電路130切換至參考圖4所描述的第二狀態Q2。
在時間T2處，自通道管理電路130傳輸至IP區塊200的QREQ訊號轉變至第一邏輯值（例如L）。第一邏輯值的QREQ訊號可指示針對IP區塊200的靜止請求。
在時間T3處，自IP區塊200傳輸至通道管理電路130的QACCEPT訊號轉變至第一邏輯值（例如L）。第一邏輯值的QACCEPT訊號可指示IP區塊200接受對應靜止請求的回應。
因此，在時間T3處，通道管理電路130切換至參考圖4所描述的第三狀態Q3。此後，在時間T4到來之前，通道管理電路130再次切換至參考圖4所描述的第四狀態Q4。
當QACCEPT訊號在時間T3處轉變至第一邏輯值時，提供至記憶體410的晶片啟用訊號CEN自第一邏輯值（例如L）轉變至第二邏輯值（例如H）。因此，記憶體410可切換至非運行狀態。亦即，時間T3可為記憶體410自圖3的第一狀態M1切換至第二狀態M2的時間。
亦即，由於IP區塊200在時間T3處進入閒置狀態，故僅由IP區塊200使用的記憶體410亦切換至非運行狀態，藉此節省電源。
在時間T4處，時脈控制電路122f切換至參考圖4所描述的第二狀態C2。亦即，由於IP區塊200在時間T4之前在通道管理電路130經由通道CH將訊號發送至IP區塊200/自IP區塊200接收訊號之後進入閒置狀態，故時脈源124f停止輸出時脈訊號CLK（參照圖5的「CLK啟用」）。通道管理電路130維持參考圖4所描述的第四狀態Q4。
在時間T4處，提供至記憶體410的保持訊號RETN可自第二邏輯值（例如H）轉變至第一邏輯值（例如L）。因此，執行針對記憶體410的保持操作。
亦即，時間T4可為記憶體410自圖3的第二狀態M2切換至第三狀態M3的時間。
在時間T5處，時脈控制電路122f切換至參考圖4所描述的第三狀態C3。亦即，例如，時脈控制電路122f將具有第一邏輯值的時脈請求REQ（「時脈提供停止請求」）傳輸至其的親代時脈控制電路122e。因此，執行時脈控制電路122e的親代之間的時脈源控制操作。
在時間T5處，提供至記憶體410的電源閘控啟用訊號PGEN可自第一邏輯值（例如L）轉變至第二邏輯值（例如H）。因此，執行記憶體410的電源閘控。
亦即，時間T5可為記憶體410自圖3的第三狀態M3切換至第四狀態M4的時間。此後，在時間T7到來之前，記憶體410再次切換至參考圖3所描述的第五狀態M5。
在時間T6處，時脈控制電路122f切換至參考圖4所描述的第四狀態C4。亦即，時脈控制電路122f處於停用時脈源124f以停止提供時脈訊號CLK的狀態。
此後，在時間T7處，自IP區塊200傳輸至通道管理電路130的QACTIVE訊號轉變至第二邏輯值（例如H）。亦即，IP區塊200經由第二邏輯值的QACTIVE訊號告知通道管理電路130，IP區塊200即將喚醒。
此外，提供至記憶體410的電源閘控啟用訊號PGEN可自第二邏輯值（例如H）轉變至第一邏輯值（例如L）。因此，記憶體410的電源閘控完成。
亦即，時間T7可為記憶體410自圖3的第五狀態M5切換至第六狀態M6的時間。
此外，時脈控制電路122f切換至參考圖4所描述的第五狀態C5。亦即，時脈控制電路122f（在存在子代時自子代接收「時脈提供請求」，且）將「時脈提供請求」傳輸至其的親代。
因此，在時間T8處，例如，時脈源124f恢復輸出時脈訊號CLK（參照圖5的「CLK啟用」）。
在時間T9處，時脈控制電路122f切換至參考圖4所描述的第一狀態C1。亦即，時脈控制電路122f將時脈訊號CLK輸出至IP區塊200。
在時間T9處，提供至記憶體410的保持訊號RETN可自第一邏輯值（例如L）轉變至第二邏輯值（例如H）。因此，針對記憶體410的保持操作完成。
亦即，時間T9可為記憶體410自圖3的第六狀態M6切換至第七狀態M7的時間。
在時間T10處，自通道管理電路130傳輸至IP區塊200的QREQ訊號轉變至第二邏輯值（例如H）。此外，通道管理電路130自參考圖4所描述的第四狀態Q4切換至指示IP區塊200自閒置狀態喚醒的第五狀態Q5。
在時間T11處，由於IP區塊200喚醒，故提供至記憶體410的晶片啟用訊號CEN可自第二邏輯值（例如H）轉變至第一邏輯值（例如L）。因此，記憶體410可切換至運行狀態。
亦即，時間T11可為記憶體410自圖3的第七狀態M7切換至第八狀態M8的時間。
在時間T12處，自IP區塊200傳輸至通道管理電路130的QACCEPT訊號轉變至第二邏輯值（例如H），且通道管理電路130再次切換至圖4的第一狀態Q1，以使此操作可重複。
概言之，在IP區塊200閒置時，由於晶片啟用訊號CEN自時間T3至時間T11變為第二邏輯值（例如H），故記憶體410處於非運行狀態，且由於提供至記憶體410的保持訊號RETN變為第一邏輯值（例如L），故自時間T4至時間T9執行保持操作。
此外，由於提供至記憶體410的電源閘控啟用訊號PGEN自時間T5至時間T7變為第二邏輯值（例如H），故執行電源閘控。
以此方式，執行記憶體410的電源閘控的第一時段I包含於執行IP區塊200的時脈閘控的第二時段II中。
如可參考圖2至圖5自前述描述所見，根據實例實施例的半導體裝置2辨識出由硬體操作的HWACG邏輯105執行IP區塊200的時脈閘控的時間，且因此在適當的時間處執行由硬體中的IP區塊200使用的記憶體410的電源閘控，藉此快速及精確地減少資源（包含電源）的消耗。
圖6為示出根據另一實例實施例的半導體裝置的方塊圖。
參考圖6，根據實例實施例的半導體裝置3可包含HWACG邏輯105、記憶體電源控制器400以及選擇電路420。
不同於圖2，安置於記憶體電源控制器400與記憶體410之間的選擇電路420可自記憶體電源控制器400接收第一電源閘控啟用訊號PGEN0。選擇電路420可自電源管理單元（PMU）300接收第二電源閘控啟用訊號PGEN1。
此後，選擇電路420將第一電源閘控啟用訊號PGEN0及第二電源閘控啟用訊號PGEN1中的任一者提供至記憶體410作為第三電源閘控啟用訊號PGEN2，以用於執行記憶體410的電源閘控。
具體而言，當要求在正執行記憶體410的電源閘控時保存儲存於記憶體410中的資料時，選擇電路420可將自記憶體電源控制器400接收的第一電源閘控啟用訊號PGEN0提供至記憶體410作為第三電源閘控啟用訊號PGEN2。
不同於此，當未要求在正執行記憶體410的電源閘控時保存儲存於記憶體410中的資料時，選擇電路420可將自電源管理單元300接收的第二電源閘控啟用訊號PGEN1提供至記憶體410作為第三電源閘控啟用訊號PGEN2。換言之，當未要求保存儲存於記憶體410中的資料時，電源管理單元300可直接使記憶體410斷電。
根據此實施例，當未要求保存儲存於記憶體410中的資料時，可使用電源管理單元300來更快速地執行記憶體410的電源閘控。
圖7為示出根據另一實例實施例的半導體裝置的實例實施例的示意圖。
參考圖7，根據實例實施例的半導體裝置3的選擇電路420可包含第一隔離單元4202及第二隔離單元4204。
第一隔離單元4202接收自記憶體電源控制器400提供的第一電源閘控啟用訊號PGEN0及自電源管理單元300提供的第二電源閘控啟用訊號PGEN1，且輸出所述第一電源閘控啟用訊號PGEN0及所述第二電源閘控啟用訊號PGEN1中的任一者作為第三電源閘控啟用訊號PGEN2。
第二隔離單元4204接收自記憶體電源控制器400提供的第一保持訊號RETN0及自電源管理單元300提供的第二保持訊號RETN1，且輸出所述第一保持訊號RETN0及所述第二保持訊號RETN1中的任一者作為第三保持訊號RETN2。
舉例而言，當記憶體電源控制器400正操作時，記憶體電源控制器400將第一電源閘控啟用訊號PGEN0或第一保持訊號RETN0提供至記憶體410，藉此執行記憶體410的電源閘控。
不同於此，當執行包含於記憶體電源控制器400中的電源域的電源閘控時，記憶體電源控制器400亦可斷電，以使無法直接控制記憶體410。換言之，在此情況下，記憶體電源控制器400無法將第一電源閘控啟用訊號PGEN0或第一保持訊號RETN0提供至記憶體410。
在此情況下，電源管理單元300啟用第一隔離單元4202，以使得第一隔離單元4202輸出第二電源閘控啟用訊號PGEN1作為第三電源閘控啟用訊號PGEN2。此外，電源管理單元300啟用第二隔離單元4204，以使得第二隔離單元4204輸出第二保持訊號RETN1作為第三保持訊號RETN2。
然而，此實施例僅為用於實現選擇電路420的實例，且選擇電路420可視需要而在其實施方法中變化。
圖8為示出根據另一實例實施例的半導體裝置的方塊圖。
參考圖8，根據實例實施例的半導體裝置4可包含HWACG邏輯105及裝置電源控制器402。
當HWACG邏輯105執行IP區塊200的時脈閘控時，裝置電源控制器402執行電性連接至IP區塊200的裝置412的電源閘控。具體而言，裝置電源控制器402取決於HWACG邏輯105的時脈組件120a、時脈組件120b、時脈組件120c、時脈組件120d、時脈組件120e、時脈組件120f、時脈組件120g的操作來執行裝置412的電源閘控。
此處，裝置412指代可結合IP區塊200來操作的任何電氣裝置。特定而言，在一些實例實施例中，裝置412可指代支援保持功能的任何電氣裝置。
此實施例與圖2的實施例的不同之處在於，待經歷電源閘控的物件不限於記憶體410，且將省略關於實質上相同的操作過程的冗餘描述。
圖9為示出根據另一實例實施例的半導體裝置的方塊圖。
參考圖9，根據實例實施例的半導體裝置5可包含HWACG邏輯105、裝置電源控制器402以及選擇電路420。
不同於圖8，安置於裝置電源控制器402與裝置412之間的選擇電路420可自裝置電源控制器402接收第一電源閘控啟用訊號PGEN0。選擇電路420可自電源管理單元300接收第二電源閘控啟用訊號PGEN1。
此後，選擇電路420提供第一電源閘控啟用訊號PGEN0及第二電源閘控啟用訊號PGEN1中的任一者至裝置412作為第三電源閘控啟用訊號PGEN2，以用於執行裝置412的電源閘控。
此處，裝置412指代可結合IP區塊200來操作的任何電氣裝置。特定而言，在一些實例實施例中，裝置412可指代支援保持功能的任何電氣裝置。
此實施例與圖6的實施例的不同之處在於，待經歷電源閘控的物件不限於記憶體410，且將省略關於實質上相同的操作過程的冗餘描述。
圖10為示出根據實例實施例的半導體系統的方塊圖。
參考圖10，根據一些示例實施例的半導體系統包含具有前述特性的SoC 1、處理器10、記憶體裝置20、顯示裝置30、網路裝置40、儲存器裝置50以及輸入/輸出裝置60。SoC 1、處理器10、記憶體裝置20、顯示裝置30、網路裝置40、儲存器裝置50以及輸入/輸出裝置60可經由匯流排70來將資料發送至彼此/自彼此接收資料。此處，記憶體裝置20可對應於前述記憶體410。
根據各種實例實施例所描述的SoC 1中的IP區塊可包含用於控制記憶體裝置20的記憶體控制器、用於控制顯示裝置30的顯示控制器、用於控制網路裝置40的網路控制器、用於控制儲存器裝置50的儲存器控制器，以及用於控制輸入/輸出裝置60的輸入/輸出控制器。半導體系統可更包含用於控制此等裝置的額外處理器10。
根據前述各種實例實施例，半導體裝置及半導體系統辨識出由硬體操作的HWACG邏輯105執行IP區塊200的時脈閘控的時間，且因此在適當的時間處執行由硬體中的IP區塊200使用的記憶體410的電源閘控，藉此快速及精確地減少資源（包含電源）的消耗。
儘管已出於說明性目的而揭露實例實施例，但所屬領域中具通常知識者將瞭解，有可能進行各種修改、添加以及替代而不背離隨附申請專利範圍中所揭露的本揭露內容的範圍及精神。
1、2、3、4、5‧‧‧半導體裝置10‧‧‧處理器20‧‧‧記憶體裝置30‧‧‧顯示裝置40‧‧‧網路裝置50‧‧‧儲存器裝置60‧‧‧輸入/輸出裝置70‧‧‧匯流排100‧‧‧時脈管理單元105‧‧‧硬體自動時脈閘控邏輯110‧‧‧時脈管理單元控制器120a、120b、120c、120d、120e、120f、120g‧‧‧時脈組件122a、122b、122c、122d、122e、122f、122g‧‧‧時脈控制電路124a、124b、124c、124d、124e、124f、124g‧‧‧時脈源130、132‧‧‧通道管理電路200、210‧‧‧智慧財產區塊205‧‧‧位址解碼器300‧‧‧電源管理單元400‧‧‧記憶體電源控制器402‧‧‧裝置電源控制器410‧‧‧記憶體412‧‧‧裝置420‧‧‧選擇電路4202‧‧‧第一隔離單元4204‧‧‧第二隔離單元ACK‧‧‧應答C1、M1、Q1‧‧‧第一狀態C2、M2、Q2‧‧‧第二狀態C3、M3、Q3‧‧‧第三狀態C4、M4、Q4‧‧‧第四狀態C5、M5、Q5‧‧‧第五狀態CEN‧‧‧晶片啟用訊號CEN0‧‧‧第一晶片啟用訊號CEN1‧‧‧第二晶片啟用訊號CH‧‧‧通訊通道CLK‧‧‧時脈訊號G0‧‧‧預定邏輯操作I‧‧‧第一時段II‧‧‧第二時段M6、Q6‧‧‧第六狀態M7、Q7‧‧‧第七狀態M8‧‧‧第八狀態PGEN‧‧‧電源閘控啟用訊號PGEN0‧‧‧第一電源閘控啟用訊號PGEN1‧‧‧第二電源閘控啟用訊號PGEN2‧‧‧第三電源閘控啟用訊號PLL‧‧‧鎖相迴路OSC‧‧‧振盪器QREQ、QACCEPT、QACTIVE‧‧‧訊號REQ‧‧‧時脈請求RETN‧‧‧保持訊號RETN0‧‧‧第一保持訊號RETN1‧‧‧第二保持訊號RETN2‧‧‧第三保持訊號T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12‧‧‧時間
以上及其他態樣及特徵將藉由參考隨附圖式來詳細地描述實例實施例而變得更清楚，在隨附圖式中： 圖1為示出根據實例實施例的半導體裝置的方塊圖。 圖2為示出根據實例實施例的半導體裝置的方塊圖。 圖3為示出根據實例實施例的半導體裝置的操作的狀態圖。 圖4為示出根據實例實施例的半導體裝置的操作的狀態圖。 圖5為示出根據實例實施例的半導體裝置的操作的時序圖。 圖6為示出根據另一實例實施例的半導體裝置的方塊圖。 圖7為示出根據另一實例實施例的半導體裝置的實例實施例的示意圖。 圖8為示出根據另一實例實施例的半導體裝置的方塊圖。 圖9為示出根據另一實例實施例的半導體裝置的方塊圖。 圖10為示出根據實例實施例的半導體系統的方塊圖。
2‧‧‧半導體裝置
100‧‧‧時脈管理單元
105‧‧‧硬體自動時脈閘控邏輯
110‧‧‧時脈管理單元控制器
200‧‧‧智慧財產區塊
205‧‧‧位址解碼器
300‧‧‧電源管理單元
400‧‧‧記憶體電源控制器
410‧‧‧記憶體
CH‧‧‧通訊通道
CLK‧‧‧時脈訊號
CEN0‧‧‧第一晶片啟用訊號
CEN1‧‧‧第二晶片啟用訊號
G0‧‧‧預定邏輯操作
PGEN‧‧‧電源閘控啟用訊號
RETN‧‧‧保持訊號

Claims (20)

  1. 一種半導體裝置，包括： 硬體自動時脈閘控（HWACG）邏輯，經組態以提供智慧財產（IP）區塊的時脈閘控；以及 記憶體電源控制器，經組態以基於提供用於所述IP區塊的所述時脈閘控的所述HWACG邏輯來執行與所述IP區塊電性連接的記憶體的電源閘控， 其中所述HWACG邏輯包括： 第一時脈源，經組態以提供第一時脈訊號； 第二時脈源，經組態以接收由所述第一時脈源提供的所述第一時脈訊號，且將第二時脈訊號提供至所述IP區塊； 第一時脈控制電路，經組態以控制所述第一時脈源；以及 第二時脈控制電路，經組態以基於所述IP區塊的操作狀態來將時脈請求傳輸至所述第一時脈控制電路，且控制所述第二時脈源。
  2. 如申請專利範圍第1項所述之半導體裝置，其中所述HWACG邏輯進一步經組態以提供自第一時間開始且在第二時間處結束的所述IP區塊的所述時脈閘控，以及 所述記憶體電源控制器進一步經組態以將電源閘控啟用訊號提供至所述記憶體，所述電源閘控啟用訊號用於執行自第三時間開始且在第四時間處結束的所述電源閘控，且所述第三時間發生在所述第一時間之後且所述第四時間發生在所述第二時間之前或所述第二時間處。
  3. 如申請專利範圍第2項所述之半導體裝置，其中所述記憶體電源控制器進一步經組態以在所述第三時間之前將保持訊號提供至所述記憶體，所述保持訊號用於引起對儲存於所述記憶體中的資料的保存。
  4. 如申請專利範圍第1項所述之半導體裝置，其中所述記憶體電源控制器進一步經組態以藉由將晶片啟用訊號設定至不活動位準、隨後將第一保持訊號設定至活動位準、隨後將電源閘控啟用訊號設定至活動位準，來執行所述記憶體的所述電源閘控，以及 所述第二時脈源的操作狀態轉變是基於所述電源閘控啟用訊號。
  5. 如申請專利範圍第1項所述之半導體裝置，更包括： 電源管理單元；以及 選擇電路，經組態以： 自所述記憶體電源控制器接收第一電源閘控啟用訊號， 自所述電源管理單元接收第二電源閘控啟用訊號，以及 基於所述第一電源閘控啟用訊號及所述第二電源閘控啟用訊號中的至少一者，將第三電源閘控啟用訊號提供至所述記憶體。
  6. 如申請專利範圍第5項所述之半導體裝置，其中所述選擇電路包括第一隔離單元及第二隔離單元， 所述第一隔離單元耦接至所述記憶體電源控制器、耦接至所述電源管理單元、以及耦接至所述記憶體， 所述第一隔離單元經組態以將所述第三電源閘控啟用訊號提供至所述記憶體， 所述第二隔離單元耦接至所述記憶體電源控制器、耦接至所述電源管理單元、以及耦接至所述記憶體，以及 所述第二隔離單元經組態以將第二保持訊號提供至所述記憶體。
  7. 如申請專利範圍第6項所述之半導體裝置，其中所述電源管理單元經組態以在所述記憶體電源控制器斷電時將第三保持訊號提供至所述第二隔離單元。
  8. 一種半導體裝置，包括： 硬體自動時脈閘控（HWACG）邏輯，經組態以提供智慧財產（IP）區塊的時脈閘控；以及 裝置電源控制器，經組態以基於提供所述IP區塊的所述時脈閘控的所述HWACG邏輯來執行與所述IP區塊電性連接的裝置的電源閘控， 其中所述HWACG邏輯包括： 第一時脈源，經組態以提供第一時脈訊號； 第二時脈源，經組態以接收由所述第一時脈源提供的所述第一時脈訊號，且將第二時脈訊號提供至所述IP區塊； 第一時脈控制電路，經組態以控制所述第一時脈源；以及 第二時脈控制電路，經組態以基於所述IP區塊的操作狀態來將時脈請求傳輸至所述第一時脈控制電路，且控制所述第二時脈源。
  9. 如申請專利範圍第8項所述之半導體裝置，其中所述HWACG邏輯進一步經組態以提供自第一時間開始且在第二時間處結束的所述IP區塊的所述時脈閘控，以及 所述裝置電源控制器進一步經組態以將電源閘控啟用訊號提供至所述裝置，所述電源閘控啟用訊號用於執行自第三時間開始且在第四時間處結束的所述電源閘控，且所述第三時間發生在所述第一時間之後且所述第四時間發生在所述第二時間之前或所述第二時間處。
  10. 如申請專利範圍第9項所述之半導體裝置，其中所述裝置電源控制器進一步經組態以在所述第三時間之前將保持訊號提供至所述裝置，所述保持訊號用於執行針對所述裝置的保持操作。
  11. 如申請專利範圍第8項所述之半導體裝置，更包括： 電源管理單元；以及 選擇電路，經組態以： 自所述裝置電源控制器接收第一電源閘控啟用訊號， 自所述電源管理單元接收第二電源閘控啟用訊號，以及 基於所述第一電源閘控啟用訊號及所述第二電源閘控啟用訊號中的至少一者作為第三電源閘控啟用訊號提供至所述裝置。
  12. 如申請專利範圍第11項所述之半導體裝置，其中所述選擇電路包括第一隔離單元及第二隔離單元， 所述第一隔離單元耦接至所述裝置電源控制器、耦接至所述電源管理單元、以及耦接至所述裝置， 所述第一隔離單元經組態以將所述第三電源閘控啟用訊號提供至所述裝置， 所述第二隔離單元耦接至所述裝置電源控制器、耦接至所述電源管理單元、以及耦接至所述裝置，以及 所述第二隔離單元經組態以將第二保持訊號提供至所述裝置。
  13. 如申請專利範圍第12項所述之半導體裝置，其中所述電源管理單元經組態以在所述裝置電源控制器斷電時將第三保持訊號提供至所述第二隔離單元。
  14. 一種半導體系統，包括： 系統單晶片（SoC），包括： 智慧財產（IP）區塊，以及 時脈管理單元（CMU），經組態以將時脈訊號提供至所述IP區塊；以及 至少一個外部裝置，與所述SoC電性連接， 其中所述時脈管理單元（CMU）包括： 硬體自動時脈閘控（HWACG）邏輯，經組態以提供所述IP區塊的時脈閘控，以及 記憶體電源控制器，經組態以基於提供用於所述IP區塊的所述時脈閘控的所述HWACG邏輯來執行與所述IP區塊電性連接的記憶體的電源閘控， 其中所述HWACG邏輯包括： 第一時脈源，經組態以提供第一時脈訊號； 第二時脈源，經組態以接收由所述第一時脈源提供的所述第一時脈訊號，且將第二時脈訊號提供至所述IP區塊； 第一時脈控制電路，經組態以控制所述第一時脈源；以及 第二時脈控制電路，經組態以基於所述IP區塊的操作狀態來將時脈請求傳輸至所述第一時脈控制電路且控制所述第二時脈源。
  15. 如申請專利範圍第14項所述之半導體系統，其中所述HWACG邏輯進一步經組態以提供自第一時間開始且在第二時間處結束的所述IP區塊的所述時脈閘控，以及 所述記憶體電源控制器進一步經組態以將電源閘控啟用訊號提供至所述記憶體，所述電源閘控啟用訊號用於執行自第三時間開始且在第四時間處結束的所述電源閘控，且所述第三時間發生在所述第一時間之後且所述第四時間發生在所述第二時間之前或所述第二時間處。
  16. 如申請專利範圍第15項所述之半導體系統，其中所述記憶體電源控制器進一步經組態以在所述第三時間之前將保持訊號提供至所述記憶體，所述保持訊號用於引起對儲存於所述記憶體中的資料的保存。
  17. 如申請專利範圍第14項所述之半導體系統，其中所述記憶體電源控制器進一步經組態以藉由將晶片啟用訊號設定至不活動位準、隨後將第一保持訊號設定至活動位準、隨後將電源閘控啟用訊號設定至活動位準，來執行所述記憶體的所述電源閘控，以及 所述第二時脈源的操作狀態轉變是基於所述電源閘控啟用訊號。
  18. 如申請專利範圍第14項所述的半導體系統，更包括： 電源管理單元；以及 選擇電路，經組態以： 自所述記憶體電源控制器接收第一電源閘控啟用訊號， 自所述電源管理單元接收第二電源閘控啟用訊號，以及 基於所述第一電源閘控啟用訊號及所述第二電源閘控啟用訊號中的至少一者，將第三電源閘控啟用訊號提供至所述記憶體。
  19. 如申請專利範圍第18項所述之半導體系統，其中所述選擇電路包括第一隔離單元及第二隔離單元， 所述第一隔離單元耦接至所述記憶體電源控制器、耦接至所述電源管理單元，以及耦接至所述記憶體， 所述第一隔離單元進一步經組態以將所述第三電源閘控啟用訊號提供至所述記憶體， 所述第二隔離單元耦接至所述記憶體電源控制器、耦接至所述電源管理單元，以及耦接至所述記憶體，以及 所述第二隔離單元進一步經組態以將第二保持訊號提供至所述記憶體。
  20. 如申請專利範圍第19項所述之半導體系統，其中所述電源管理單元經組態以在所述記憶體電源控制器斷電時將第三保持訊號提供至所述第二隔離單元。
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