KR20170088750A - 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법 - Google Patents

반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법 Download PDF

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KR20170088750A
KR20170088750A KR1020170000609A KR20170000609A KR20170088750A KR 20170088750 A KR20170088750 A KR 20170088750A KR 1020170000609 A KR1020170000609 A KR 1020170000609A KR 20170000609 A KR20170000609 A KR 20170000609A KR 20170088750 A KR20170088750 A KR 20170088750A
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circuit
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전호연
김아찬
이재곤
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Abstract

반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법이 제공된다. 반도체 장치는, 제1 부모 클럭 소오스(parent clock source)로부터 클럭 신호를 제공받는 제1 클럭 소오스(clock source)를 제어하는 제1 클럭 제어 회로(clock control circuit), 제1 IP 블록(Intellectual Property block)으로부터 수신된 제1 IP블록 클럭 요청에 대한 응답으로 상기 제1 클럭 제어 회로에 제1 클럭 요청을 전송하는 제1 채널 관리 회로(channel management circuit), 제2 부모 클럭 소오스로부터 클럭 신호를 제공받는 제2 클럭 소오스를 제어하는 제2 클럭 제어 회로, 제2 IP 블록으로부터 수신된 제2 IP 블록 클럭 요청에 대한 응답으로 상기 제2 클럭 제어 회로에 제2 클럭 요청을 전송하는 제2 채널 관리 회로 및 상기 제1 채널 관리 회로 및 상기 제2 채널 관리 회로에 전력 제어 명령을 전송하여 상기 제1 IP 블록 및 상기 제2 IP 블록의 파워 상태를 제어하는 전력 관리 유닛(Power Management Unit, PMU)을 포함하고, 상기 제1 채널 관리 회로는 제3 클럭 요청을 상기 제2 채널 관리 회로에 전송하고, 상기 제2 채널 관리 회로는 상기 제3 클럭 요청에 대한 ACK를 상기 제1 채널 관리 회로에 전송한다.

Description

반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법{SEMICONDUCTOR DEVICE, SEMICONDUCTOR SYSTEM AND METHOD FOR OPERATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법에 관한 것이다.
SoC(Sytem-on-Chip)은 하나 이상의 IP 블록(Intellectual Property block), 클럭 관리 유닛(Clock Management Unit, CMU), 전력 관리 유닛(Power Management Unit, PMU) 등을 포함할 수 있다. 클럭 관리 유닛은 하나 이상의 IP 블록에 클럭 신호를 제공하는 한편, 실행 중이 아닌 IP 블록에 클럭 신호의 제공을 중지하여 SoC를 채용한 시스템에서의 불필요한 자원의 낭비를 줄일 수 있다.
이와 같이 클럭 신호의 제공을 조절하기 위해, 클럭 관리 유닛에 포함되는 다양한 클럭 소오스(clock source)들, 예컨대 다중화 회로(MUX circuit), 클럭 분주 회로(clock dividing circuit), 단기 정지 회로(short stop circuit) 및 클럭 게이팅 회로(clock gating circuit) 등은 SFR(Special Function Register)를 이용한 소프트웨어에 의해 제어될 수도 있지만, 소프트웨어에 의한 제어 속도는 하드웨어에 의한 제어 속도보다 느릴 수 있다. 따라서 클럭 관리 유닛의 다양한 클럭 소오스들을 하드웨어적으로 제어하는 방안이 요구된다.
본 발명이 해결하고자 하는 기술적 과제는 하드웨어에 의한 클럭 신호 제어가 구현된 시스템의 마스터-슬레이브 관계에 있어서 전력 관리를 수행하기 위한 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 하드웨어에 의한 클럭 신호 제어가 구현된 시스템의 마스터-슬레이브 관계에 있어서 전력 관리를 수행하기 위한 반도체 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 하드웨어에 의한 클럭 신호 제어가 구현된 시스템의 마스터-슬레이브 관계에 있어서 전력 관리를 수행하기 위한 반도체 장치의 동작 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 부모 클럭 소오스(parent clock source)로부터 클럭 신호를 제공받는 제1 클럭 소오스(clock source)를 제어하는 제1 클럭 제어 회로(clock control circuit), 제1 IP 블록(Intellectual Property block)으로부터 수신된 제1 IP블록 클럭 요청에 대한 응답으로 제1 클럭 제어 회로에 제1 클럭 요청을 전송하는 제1 채널 관리 회로(channel management circuit), 제2 부모 클럭 소오스로부터 클럭 신호를 제공받는 제2 클럭 소오스를 제어하는 제2 클럭 제어 회로, 제2 IP 블록으로부터 수신된 제2 IP 블록 클럭 요청에 대한 응답으로 제2 클럭 제어 회로에 제2 클럭 요청을 전송하는 제2 채널 관리 회로 및 제1 채널 관리 회로 및 제2 채널 관리 회로에 전력 제어 명령을 전송하여 제1 IP 블록 및 제2 IP 블록의 파워 상태를 제어하는 전력 관리 유닛(Power Management Unit, PMU)을 포함하고, 제1 채널 관리 회로는 제3 클럭 요청을 제2 채널 관리 회로에 전송하고, 제2 채널 관리 회로는 제3 클럭 요청에 대한 ACK를 제1 채널 관리 회로에 전송한다.
본 발명의 몇몇의 실시예에서, 상기 제1 채널 관리 회로는 상기 제2 채널 관리 회로가 상기 전력 제어 명령에 따라 동작할 지 여부를 결정하기 위한 그랜트 신호(grant signal)를 상기 제2 채널 관리 회로에 전송할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 채널 관리 회로는 상기 전력 제어 명령 및 상기 그랜트 신호를 AND 논리 연산한 결과 신호에 따라 상기 제2 IP 블록의 파워 상태를 제어할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 채널 관리 회로는 상기 전력 제어 명령에 대한 ACK를 상기 전력 관리 유닛에 전송할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 채널 관리 회로는 상기 제1 IP가 상기 제1 채널 관리 회로에 전송하는 제1 액티브 신호를 수신할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 채널 관리 회로는 상기 제2 IP가 상기 제2 채널 관리 회로에 전송하는 제2 액티브 신호 및 상기 제1 액티브 신호를 OR 논리 연산한 결과 신호에 따라 상기 제2 IP 블록의 파워 상태를 제어할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 채널 관리 회로 및 상기 제2 채널 관리 회로는 상기 전력 제어 명령에 대한 ACK를 상기 전력 관리 유닛에 전송할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 IP 블록은 마스터 장치이고, 상기 제2 IP 블록은 슬레이브 장치일 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 IP 블록은 상기 제1 IP 블록이 슬립(sleep) 모드인 경우에만 슬립 모드에 진입 가능하고, 상기 제1 IP 블록은 상기 제2 IP 블록이 웨이크업(wakeup) 된 후에만 웨이크업 가능할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 반도체 장치는, 상기 제1 클럭 제어 회로, 상기 제1 채널 관리 회로, 상기 제2 클럭 제어 회로 및 상기 제2 채널 관리 회로를 이용하여 상기 제1 IP 블록 및 상기 제2 IP 블록에 클럭 신호를 제공하는 클럭 관리 유닛 컨트롤러(Clock Management Controller, CMU Controller)를 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 전력 관리 유닛은 상기 클럭 유닛 컨트롤러에 상기 전력 제어 명령을 전송하고, 상기 클럭 관리 유닛 컨트롤러는 상기 전력 제어 명령에 따라 상기 제1 채널 관리 회로 또는 상기 제2 채널 관리 회로를 제어한 후 상기 전력 관리 유닛에 ACK를 전송할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 부모 클럭 소오스, 상기 제2 부모 클럭 소오스, 상기 제1 클럭 소오스 또는 상기 제2 클럭 소오스는 다중화 회로(MUX circuit), 클럭 분주 회로(clock dividing circuit), 단기 정지 회로(short stop circuit) 및 클럭 게이팅 회로(clock gating circuit) 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 클럭 제어 회로 및 상기 제2 클럭 제어 회로는 상기 제1 클럭 소오스 및 상기 제2 클럭 소오스의 동작을 각각 제어하는 유한 상태 기계(Finite State Machine, FSM)를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 제1 IP 블록(Intellectual Property block)에 클럭 신호를 제공하는 제1 채널 관리 회로(channel management circuit), 제1 채널 관리 회로로부터 클럭 요청을 수신하고, 클럭 요청에 따라 제2 IP 블록에 클럭 신호를 제공하는 제2 채널 관리 회로 및 제1 채널 관리 회로 및 제2 채널 관리 회로에 전력 제어 명령을 전송하여 제1 IP 블록 및 제2 IP 블록의 파워 상태를 제어하는 전력 관리 유닛(Power Management Unit, PMU)을 포함한다.
본 발명의 몇몇의 실시예에서, 상기 제2 채널 관리 회로는 상기 제3 클럭 요청에 대한 ACK를 상기 제1 채널 관리 회로에 전송할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 채널 관리 회로는 상기 제2 채널 관리 회로가 상기 전력 제어 명령에 따라 동작할 지 여부를 결정하기 위한 그랜트 신호(grant signal)를 상기 제2 채널 관리 회로에 전송할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 채널 관리 회로는 상기 전력 제어 명령 및 상기 그랜트 신호를 AND 논리 연산한 결과 신호에 따라 상기 제2 IP 블록의 파워 상태를 제어할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 채널 관리 회로는 상기 전력 제어 명령에 대한 ACK를 상기 전력 관리 유닛에 전송할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 채널 관리 회로는 상기 제1 IP가 상기 제1 채널 관리 회로에 전송하는 제1 액티브 신호를 수신할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 채널 관리 회로는 상기 제2 IP가 상기 제2 채널 관리 회로에 전송하는 제2 액티브 신호 및 상기 제1 액티브 신호를 OR 논리 연산한 결과 신호에 따라 상기 제2 IP 블록의 파워 상태를 제어할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 채널 관리 회로 및 상기 제2 채널 관리 회로는 상기 전력 제어 명령에 대한 ACK를 상기 전력 관리 유닛에 전송할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 반도체 장치는, 상기 제1 채널 관리 회로 및 상기 제2 채널 관리 회로를 이용하여 상기 제1 IP 블록 및 상기 제2 IP 블록에 클럭 신호를 제공하는 클럭 관리 유닛 컨트롤러(Clock Management Controller, CMU Controller)를 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 전력 관리 유닛은 상기 클럭 유닛 컨트롤러에 상기 전력 제어 명령을 전송하고, 상기 클럭 관리 유닛 컨트롤러는 상기 전력 제어 명령에 따라 상기 제1 채널 관리 회로 또는 상기 제2 채널 관리 회로를 제어한 후 상기 전력 관리 유닛에 ACK를 전송할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 시스템은, 제1 IP 블록(Intellectual Property block), 제2 IP 블록, 제1 부모 클럭 소오스(parent clock source)로부터 클럭 신호를 제공받는 제1 클럭 소오스(clock source)를 제어하는 제1 클럭 제어 회로(clock control circuit), 제1 IP 블록으로부터 수신된 제1 IP블록 클럭 요청에 대한 응답으로 제1 클럭 제어 회로에 제1 클럭 요청을 전송하는 제1 채널 관리 회로(channel management circuit), 제2 부모 클럭 소오스로부터 클럭 신호를 제공받는 제2 클럭 소오스를 제어하는 제2 클럭 제어 회로, 제2 IP 블록으로부터 수신된 제2 IP 블록 클럭 요청에 대한 응답으로 제2 클럭 제어 회로에 제2 클럭 요청을 전송하는 제2 채널 관리 회로, 및 제1 채널 관리 회로 및 제2 채널 관리 회로에 전력 제어 명령을 전송하여 제1 IP 블록 및 제2 IP 블록의 파워 상태를 제어하는 전력 관리 유닛(Power Management Unit, PMU)을 포함하는 SoC(System-on-Chip); 및 SoC와 전기적으로 접속된 하나 이상의 외부 장치(external device)를 포함하고, 제1 채널 관리 회로는 제3 클럭 요청을 제2 채널 관리 회로에 전송하고, 제2 채널 관리 회로는 제3 클럭 요청에 대한 ACK를 제1 채널 관리 회로에 전송한다.
본 발명의 몇몇의 실시예에서, 상기 제1 채널 관리 회로는 상기 제2 채널 관리 회로가 상기 전력 제어 명령에 따라 동작할 지 여부를 결정하기 위한 그랜트 신호(grant signal)를 상기 제2 채널 관리 회로에 전송할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 채널 관리 회로는 상기 전력 제어 명령 및 상기 그랜트 신호를 AND 논리 연산한 결과 신호에 따라 상기 제2 IP 블록의 파워 상태를 제어할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 채널 관리 회로는 상기 전력 제어 명령에 대한 ACK를 상기 전력 관리 유닛에 전송할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 채널 관리 회로는 상기 제1 IP가 상기 제1 채널 관리 회로에 전송하는 제1 액티브 신호를 수신할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 채널 관리 회로는 상기 제2 IP가 상기 제2 채널 관리 회로에 전송하는 제2 액티브 신호 및 상기 제1 액티브 신호를 OR 논리 연산한 결과 신호에 따라 상기 제2 IP 블록의 파워 상태를 제어할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 채널 관리 회로 및 상기 제2 채널 관리 회로는 상기 전력 제어 명령에 대한 ACK를 상기 전력 관리 유닛에 전송할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 부모 클럭 소오스, 상기 제2 부모 클럭 소오스, 상기 제1 클럭 소오스 또는 상기 제2 클럭 소오스는 다중화 회로(MUX circuit), 클럭 분주 회로(clock dividing circuit), 단기 정지 회로(short stop circuit) 및 클럭 게이팅 회로(clock gating circuit) 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 외부 장치는 메모리 장치, 디스플레이 장치, 네트워크 장치, 스토리지 장치 및 입출력 장치 중 적어도 하나를 포함하고, 상기 SoC는 상기 외부 장치를 제어할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 IP 블록은 상기 메모리 장치를 제어하는 메모리 컨트롤러, 상기 디스플레이 장치를 제어하는 디스플레이 컨트롤러, 상기 네크워크 장치를 제어하는 네트워크 컨트롤러, 상기 스토리지 장치를 제어하는 스토리지 컨트롤러 및 상기 입출력 장치를 제어하는 입출력 컨트롤러 중 적어도 하나를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법은, 제1 IP 블록(Intellectual Property block)에 클럭 신호를 제공하는 채널 관리 회로(channel management circuit)로부터 제1 클럭 요청을 수신하고, 제1 클럭 요청에 따라 제2 IP 블록에 클럭 신호를 제공하고, 채널 관리 회로에 ACK를 전송하고, 전력 관리 유닛(Power Management Unit, PMU)로부터 제2 IP 블록의 파워 상태를 제어하기 위한 전력 제어 명령을 수신하고, 전력 제어 명령에 따라 제2 IP 블록의 파워 상태를 제어하는 것을 포함한다.
본 발명의 몇몇의 실시예에서, 상기 방법은, 상기 채널 관리 회로로부터, 상기 제2 채널 관리 회로가 상기 전력 제어 명령에 따라 동작할 지 여부를 결정하기 위한 그랜트 신호(grant signal)를 수신하는 것을 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 IP 블록의 파워 상태를 제어하는 것은, 상기 전력 제어 명령 및 상기 그랜트 신호를 AND 논리 연산한 결과 신호에 따라 상기 제2 IP 블록의 파워 상태를 제어하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 방법은, 상기 채널 관리 회로로부터, 상기 제1 IP가 상기 제1 채널 관리 회로에 전송하는 제1 액티브 신호를 수신하는 것을 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 IP 블록의 파워 상태를 제어하는 것은, 상기 제2 IP가 상기 제2 채널 관리 회로에 전송하는 제2 액티브 신호 및 상기 제1 액티브 신호를 OR 논리 연산한 결과 신호에 따라 상기 제2 IP 블록의 파워 상태를 제어하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 IP 블록의 파워 상태를 제어하는 것은, 상기 전력 제어 명령에 대한 ACK를 상기 전력 관리 유닛에 전송하는 것을 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 동작례를 설명하기 위한 개략도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 동작례를 설명하기 위한 개략도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치의 동작례를 설명하기 위한 개략도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 동작례를 설명하기 위한 타이밍도이다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 동작례를 설명하기 위한 타이밍도이다.
도 10 및 도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 14는 본 발명의 몇몇의 실시예에 따른 반도체 장치 및 반도체 장치의 동작 방법이 적용될 수 있는 반도체 시스템의 블록도이다.
도 15 내지 도 17은 본 발명의 몇몇의 실시예들에 따른 반도체 장치 및 반도체 장치의 동작 방법을 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 클럭 관리 유닛(Clock Management Unit, CMU)(100), IP 블록(Intellectual Property block)(200, 210) 및 전력 관리 유닛(Power Management Unit, PMU)(300)을 포함한다. 본 발명의 다양한 실시예에 따른 반도체 장치(1)는 SoC(System-on-Chip)으로 구현될 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
클럭 관리 유닛(100)은 IP 블록(200, 210)에 클럭 신호를 제공한다. 본 실시예에서, 클럭 관리 유닛(100)은 클럭 컴포넌트(120a, 120b, 120c, 120d, 120e, 120f, 120g), 채널 관리 회로(130, 132) 및 클럭 관리 유닛 컨트롤러(Clock Management Controller, CMU Controller)(110)를 포함한다. 클럭 컴포넌트(120a, 120b, 120c, 120d, 120e, 120f, 120g)는 IP 블록(200, 210)에 제공할 클럭 신호를 생성하고, 채널 관리 회로(130, 132)는 클럭 컴포넌트(120f, 120g)와 IP 블록(200, 210) 사이에 배치되어 클럭 관리 유닛(100)과 IP 블록(200, 210) 사이의 통신 채널(CH)을 제공한다. 그리고 클럭 관리 유닛 컨트롤러(110)는 클럭 컴포넌트(120a, 120b, 120c, 120d, 120e, 120f, 120g)를 이용하여 IP 블록(200, 210)에 클럭 신호를 제공한다.
본 발명의 몇몇의 실시예에서, 채널 관리 회로(130, 132)가 제공하는 통신 채널(CH)은 ARM 사의 LPI(Low Power Interface), Q-채널 인터페이스(Q-Channel Interface) 또는 P-채널 인터페이스(P-Channel Interface)에 따르도록 구현될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 구현 목적에 따라 정해진 임의의 통신 프로토콜을 따르는 통신 채널(CH)로 구현될 수 있다.
클럭 컴포넌트(120a, 120b, 120c, 120d, 120e, 120f, 120g)는 각각 클럭 소오스(124a, 124b, 124c, 124d, 124e, 124f, 124g)와, 클럭 소오스(124a, 124b, 124c, 124d, 124e, 124f, 124g)를 각각 제어하는 클럭 제어 회로(122a, 122b, 122c, 122d, 122e, 122f, 122g)를 포함한다. 클럭 소오스(124a, 124b, 124c, 124d, 124e, 124f, 124g)는, 예컨대, 다중화 회로(MUX circuit), 클럭 분주 회로(clock dividing circuit), 단기 정지 회로(short stop circuit), 클럭 게이팅 회로(clock gating circuit) 등을 포함할 수 있다.
클럭 컴포넌트(120a, 120b, 120c, 120d, 120e, 120f, 120g)는 서로 간에 부모-자식 관계를 형성한다. 본 실시예에서 클럭 컴포넌트(120a)는 클럭 컴포넌트(120b)의 부모이고, 클럭 컴포넌트(120b)는 클럭 컴포넌트(120a)의 자식이자 클럭 컴포넌트(120c)의 부모이다. 또한 클럭 컴포넌트(120e)는 2 개의 클럭 컴포넌트(120f, 120g)의 부모이고, 클럭 컴포넌트(120f, 120g)는 클럭 컴포넌트(120e)의 자식이다. 한편, 본 실시예에서 PLL(Phase Locked Loop)에 가장 가깝도록 배치된 클럭 컴포넌트(120a)는 루트(root) 클럭 컴포넌트이고, IP 블록(200, 210)에 가장 가깝도록 배치된 클럭 컴포넌트(120f, 120g)는 리프(leaf) 클럭 컴포넌트이다. 이와 같은 부모-자식 관계는 클럭 컴포넌트(120a, 120b, 120c, 120d, 120e, 120f, 120g) 간의 부모-자식 관계에 따라 필연적으로 클럭 제어 회로(122a, 122b, 122c, 122d, 122e, 122f, 122g) 간, 그리고 클럭 소오스(124a, 124b, 124c, 124d, 124e, 124f, 124g) 간에도 형성된다.
클럭 제어 회로(122a, 122b, 122c, 122d, 122e, 122f, 122g)는 부모와 자식 간에 클럭 요청(REQ) 및 이에 대한 애크(acknowledgement)(ACK)를 주고 받으며, IP 블록(200, 210)에 클럭 신호를 제공한다.
예를 들어, IP 블록(200)이 클럭 신호를 필요로 하지 않는 경우, 예컨대 IP 블록(200)이 슬립(sleep) 상태가 되어야 할 필요가 있는 경우, 클럭 관리 유닛(100)은 IP 블록(200)에 대한 클럭 신호의 제공을 중지한다.
구체적으로, 채널 관리 회로(130)는, 클럭 관리 유닛(100) 또는 클럭 관리 유닛 컨트롤러(110)의 제어 하에, IP 블록(200)에 클럭 신호의 제공을 중지하겠다는 제1 신호를 전송한다. 제1 신호를 수신한 IP 블록(200)은 처리 중인 작업을 완료한 후 클럭 신호가 중지되어도 좋다는 제2 신호를 채널 관리 회로(130)에 전송한다. 채널 관리 회로(130)는 IP 블록(200)으로부터 제2 신호를 수신한 후, 자신의 부모에 해당하는 클럭 컴포넌트(120f)에 클럭 신호의 제공을 중지할 것을 요청한다.
일례로, 만일 채널 관리 회로(130)가 제공하는 통신 채널(CH)이 Q-채널 인터페이스를 따르는 경우라면, 채널 관리 회로(130)는 IP 블록(200)에 제1 논리 값(예컨대, 논리 로우(logic low), 이하 L로 표시)을 갖는 QREQn 신호를 제1 신호로서 전송한다. 이후 채널 관리 회로(130)는 IP 블록(200)으로부터, 예컨대 제1 논리 값을 갖는 QACCEPTn 신호를 제2 신호로서 수신한 후, 클럭 컴포넌트(120f)에, 예컨대 제1 논리 값을 갖는 클럭 요청(REQ)를 전송한다. 이 경우, 상기 제1 논리 값을 갖는 클럭 요청(REQ)은 "클럭 제공 중지 요청"을 말한다.
채널 관리 회로(130)로부터 제1 논리 값을 갖는 클럭 요청(REQ), 즉 클럭 제공 중지 요청을 수신한 클럭 제어 회로(122f)는 클럭 소오스(124f)(예컨대, 클럭 게이팅 회로)를 디스에이블(disable)하여 클럭 신호의 제공을 중지하고, 이에 따라 IP 블록(200)은 슬립 모드로 진입할 수 있게 된다. 이 과정에서 클럭 제어 회로(122f)는 제1 논리 값을 갖는 애크(ACK)를 채널 관리 회로(130)에 제공할 수 있다. 유의할 점은 채널 관리 회로(130)가 제1 논리 값을 갖는 클럭 제공 중지 요청을 전송한 후 제1 논리 값을 갖는 애크(ACK)를 수신했다고 해서 클럭 소오스(124f)로부터의 클럭 제공의 중지가 보장되는 것은 아니다. 다만, 상기 애크(ACK)는, 채널 관리 회로(130)의 부모인 클럭 컴포넌트(120f)가 채널 관리 회로(130)에 더 이상 클럭 제공을 할 필요가 없다는 것을 클럭 제어 회로(122f)가 인지했다는 의미를 가질 뿐이다.
한편, 클럭 컴포넌트(120f)의 클럭 제어 회로(122f)는 자신의 부모에 해당하는 클럭 컴포넌트(120e)의 클럭 제어 회로(122e)에 제1 논리 값을 갖는 클럭 요청(REQ)을 전송한다. 만일 IP 블록(210) 역시 클럭 신호를 필요로 하지 않는 경우, 예컨대 클럭 제어 회로(122e)가 클럭 제어 회로(122g)로부터 클럭 제공 중지 요청을 수신한 경우라면, 클럭 제어 회로(122e)는 클럭 소오스(124e)(예컨대, 클럭 분주 회로)를 디스에이블하여 클럭 신호의 제공을 중지한다. 이에 따라 IP 블록(200, 210)은 슬립 모드로 진입할 수 있게 된다.
이와 같은 동작은 다른 클럭 제어 회로(122a, 122b, 122c, 122d)에 대해서도 마찬가지로 수행될 수 있다.
이와 다르게, 클럭 컴포넌트(120f)의 클럭 제어 회로(122f)가 자신의 부모에 해당하는 클럭 컴포넌트(120e)의 클럭 제어 회로(122e)에 제1 논리 값을 갖는 클럭 요청(REQ)을 전송하였지만, IP 블록(210)이 실행(running) 상태에 있는 경우라면, 클럭 제어 회로(122e)는 클럭 소오스(124e)를 디스에이블할 수 없다. 이후 IP 블록(210)이 더 이상 클럭 신호를 필요로 하지 않는 경우가 되어서야 비로소 클럭 제어 회로(122e)는 클럭 소오스(124e)를 디스에이블하고 자신의 부모에 해당하는 클럭 제어 회로(120d)에 제1 논리 값을 갖는 클럭 요청(REQ)을 전송할 수 있다. 즉, 클럭 제어 회로(122e)는 자식에 해당하는 클럭 제어 회로(122f, 122g) 모두로부터 클럭 제공 중지 요청을 수신한 경우에만 클럭 소오스(124e)를 디스에이블할 수 있다.
한편, IP 블록(200, 210)이 슬립 상태에 있어서 클럭 소오스(124a, 124b, 124c, 124d, 124e, 124f)가 모두 디스에이블되었다가 IP 블록(200)이 실행 상태로 진입한 경우, 클럭 관리 유닛(100)은 IP 블록(200, 210)에 대한 클럭 신호의 제공을 재개한다.
채널 관리 회로(130)는 자신의 부모에 해당하는 클럭 컴포넌트(120f)의 클럭 제어 회로(122f)에 제2 논리 값(예컨대, 논리 하이(logic high), 이하 H로 표시)을 갖는 클럭 요청(REQ)을 전송하고, 클럭 제어 회로(122f)로부터의 애크(ACK)를 대기한다. 여기서 제2 논리 값을 갖는 클럭 요청(REQ)은 "클럭 제공 요청"을 말하고, 클럭 제공 요청에 대한 애크(ACK)는 클럭 소오스(124f)로부터 클럭 제공이 재개되었음을 의미한다. 클럭 제어 회로(122f)는 클럭 소오스(124f)(예컨대, 클럭 게이팅 회로)를 바로 인에이블(enable)하지 못하고, 부모로부터 클럭 신호가 제공되기를 대기한다.
다음으로 클럭 제어 회로(122f)는 자신의 부모에 해당하는 클럭 제어회로(122e)에 제2 논리 값을 갖는 클럭 요청(REQ), 즉 클럭 제공 요청을 전송하고, 클럭 제어 회로(122e)로부터의 애크(ACK)를 대기한다. 이와 같은 동작은 클럭 제어 회로(122a, 122b, 122c, 122d)에 대해서도 마찬가지로 수행될 수 있다.
클럭 제어 회로(122b)로부터 제2 논리 값을 갖는 클럭 요청(REQ)를 수신한 루트 클럭 컴포넌트인 클럭 제어 회로(122a)는 클럭 소오스(124a)(예컨대, 다중화 회로)를 인에이블하고 애크(ACK)를 클럭 제어 회로(122b)에 전송한다. 이와 같은 방식으로 클럭 소오스(124b, 124c, 124d, 124d, 124e)가 순차적으로 인에이블되면 비로소 클럭 제어 회로(122e)는 클럭 제어 회로(122f)에 클럭 소오스(124e)로부터 클럭 제공이 재개되었음을 알리는 애크(ACK)를 전송한다. 애크(ACK)를 수신한 클럭 제어 회로(122f)는 비로소 클럭 소오스(124f)를 인에이블하여 클럭 신호를 IP 블록(200)에 제공하고, 채널 관리 회로(130)에 애크(ACK)를 제공한다.
이와 같이 클럭 제어 회로(122a, 122b, 122c, 122d, 122e, 122f, 122g)는 부모와 자식 간에 클럭 요청(REQ) 및 이에 대한 애크 (ACK)를 주고 받는 풀 핸드셰이크(full handshake) 방식으로 동작한다. 이에 따라, 클럭 제어 회로(122a, 122b, 122c, 122d, 122e, 122f, 122g)는 하드웨어적으로 클럭 소오스(124a, 124b, 124c, 124d, 124e, 124f, 124g)를 제어하여 IP 블록(200, 210)에 제공되는 클럭 신호를 제어할 수 있다.
이들 클럭 제어 회로(122a, 122b, 122c, 122d, 122e, 122f, 122g)는 자체적으로 동작하여 부모에게 클럭 요청(REQ)을 전송하거나 클럭 소오스(124a, 124b, 124c, 124d, 124e, 124f, 124g)를 제어할 수 있고, 클럭 관리 유닛 컨트롤러(110)의 제어 하에 동작할 수도 있다. 한편, 본 발명의 몇몇의 실시예에서, 클럭 제어 회로(122a, 122b, 122c, 122d, 122e, 122f, 122g)는 부모와 자식 간에 주고 받는 클럭 요청(REQ)에 따라 클럭 소오스(124a, 124b, 124c, 124d, 124e, 124f, 124g)를 각각 제어하는 유한 상태 기계(Finite State Machine, FSM)를 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)에서, 전력 관리 유닛(300)은 IP 블록(200, 210)에 대한 전력 제어 동작을 수행하여 IP 블록(200, 210)의 파워 상태를 제어하기 위해, 클럭 관리 유닛 컨트롤러(110)에 전력 제어 명령(CMD)을 전송한다. 본 발명의 몇몇의 실시예에서, 전력 제어 명령(CMD)은 IP 블록(200, 210)을 슬립(sleep) 모드에 진입시키기 위한 파워다운 명령(D_REQ)을 포함할 수 있다.
본 발명의 다양한 실시예에서, IP 블록(200)과 IP 블록(210)은 마스터-슬레이브 관계를 갖는다. 즉, IP 블록(200)은 마스터 장치이고 IP 블록(210)은 슬레이브 장치일 수 있다. 이 경우, IP 블록(210)은 IP 블록(200)이 슬립 모드인 경우에만 슬립 모드에 진입 가능하고, IP 블록(200)은 IP 블록이 웨이크업(wakeup)된 후에만 웨이크업 가능하다. 이와 같은 마스터-슬레이브 관계에서 비롯한 IP 블록(200)에 대한 채널 관리 회로(130)와, IP 블록(210)에 대한 채널 관리 회로(132)의 동작에 대해서는 도 3 내지 도 5를 참조하여 상세히 후술하도록 한다.
전력 관리 유닛(300)으로부터 전력 제어 명령(CMD)을 수신한 클럭 관리 유닛 컨트롤러(110)는 전력 제어 명령(CMD)에 따라 채널 관리 회로(130, 132)를 제어한 후, 전력 관리 유닛(300)에 애크 (ACK)를 전송한다.
구체적으로, 클럭 관리 유닛 컨트롤러(110)는 파워다운 명령(D_REQ)을 마스터 IP 블록(200)과의 통신 채널을 담당하는 채널 관리 회로(130) 및 슬레이브 IP 블록(210)과의 통신 채널을 담당하는 채널 관리 회로(132)에 전송한다. 채널 관리 회로(130, 132)는 파워다운 명령(D_REQ)를 수신하면 IP 블록(200, 210)의 QACTIVE의 값과 무관하게 QREQn의 값을 L로 만들고, QACCEPTn의 값이 L이 되었음을 확인하여 IP 블록(200, 210)이 슬립 모드에 진입 가능함을 알게 된다. 이와 같은 파워다운 명령(D_REQ)은 IP 블록(200, 210)을 웨이크업 모드에 진입시키기 위한 웨이크업 명령보다 더 높은 우선순위를 갖는다.
채널 관리 회로(130, 132)가 파워다운 명령(D_REQ)에 따른 동작을 완료한 후, 채널 관리 회로(130)만이 파워다운 명령(D_REQ)에 대한 애크(ACK)를 클럭 관리 유닛 컨트롤러(110)에 전송한다.
마스터 IP 블록(200)과의 통신 채널을 담당하는 채널 관리 회로(130)와, 슬레이브 IP 블록(210)과의 통신 채널을 담당하는 채널 관리 회로(132)는 서로 클럭 요청(CLK_REQ) 및 애크(CLK_ACK)를 주고 받으며, 마스터-슬레이브 관계를 형성한다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 동작례를 설명하기 위한 개략도이다.
도 3을 참조하면, 채널 관리 회로(130, 132)는 각각 실행 상태(Q_RUN), 슬립 모드 진입 상태(Q_CLK_REQ), 슬립 상태(Q_STOPPED) 및 슬립 모드 탈출 상태(Q_EXIT)를 가질 수 있다.
채널 관리 회로(130, 132)는 공통적으로, 실행 상태(Q_RUN)에서 IP 블록(200, 210)을 슬립하도록 하기 위한 유휴 조건(idle condition)이 만족되면 슬립 모드 진입 상태(Q_CLK_REQ)로 전환되어 QREQn의 값을 L로 만든다. 이후 IP 블록(200, 210)으로부터 수신한 QACCEPTn의 값이 L이 되었음을 확인한 후, 채널 관리 회로(130, 132)는 슬립 상태(Q_STOPPED)로 전환된다.
다음으로 IP 블록(200, 210)을 웨이크업하기 위한 웨이크업 조건(wakeup condition)이 만족되면 채널 관리 회로(130, 132)는 슬립 모드 탈출 상태(Q_EXIT)로 전환되어 QREQn의 값을 H로 만들고, 이후 IP 블록(200, 210)으로부터 수신한 QACCEPTn의 값이 H가 되었음을 확인한 후, 채널 관리 회로(130, 132)는 실행 상태(Q_RUN)로 전환된다.
주목할 점은, 채널 관리 회로(130)는 마스터 IP 블록(200)과의 통신 채널을 담당하고 채널 관리 회로(132)는 슬레이브 IP 블록(210)과의 통신 채널을 담당하고 있기 때문에, 채널 관리 회로(130)와 채널 관리 회로(132)도 마스터-슬레이브 관계를 갖게 된다는 점이다. 이에 따라 다음과 같은 제약 조건이 발생할 수 있다.
채널 관리 회로(130)는 반드시 슬립 상태(Q_STOPPED)로 전환된 경우에만 채널 관리 회로(132)에 클럭 제공이 중지되어도 좋다는 신호(CLK_REQ = L)를 제공할 수 있다. 채널 관리 회로(132)는 유휴 조건을 만족한 경우라도 채널 관리 회로(130)가 계속 클럭 요청(CLK_REQ = H)을 하는 경우에는 슬립 모드 진입 상태(Q_CLK_REQ)로 전환될 수 없다. 따라서, 채널 관리 회로(132)가 슬립 모드 진입 상태(Q_CLK_REQ)로 전환되기 위해서는, IP 블록(210)을 슬립 모드로 진입시키기 위한 유휴 조건이 만족되어야 하고, 동시에 채널 관리 회로(130)로부터 클럭이 제공 중지되어도 좋다는 신호(CLK_REQ = L)를 수신한 상태여야 한다. 다시 말해서, 슬레이브 IP 블록(210)은 마스터 IP 블록(200)이 슬립 모드인 경우에만 슬립 모드에 진입 가능하다.
또한, 슬립 상태(Q_STOPPED)에 있던 채널 관리 회로(130)가 웨이크업 조건을 만족하게 되면, 채널 관리 회로(130)는 채널 관리 회로(132)에 클럭 요청(CLK_REQ = H)을 하고, 클럭 요청(CLK_REQ = H)에 대한 애크(CLK_ACK = H)를 수신한 후에야 슬립 모드 탈출 상태(Q_EXIT)로 전환될 수 있다. 슬립 상태(Q_STOPPED)에 있던 채널 관리 회로(132)의 경우에는, 자신의 웨이크업 조건을 만족하지 못하는 경우라도 채널 관리 회로(130)로부터 클럭 요청(CLK_REQ = H)을 수신한 경우에는 바로 슬립 모드 탈출 상태(Q_EXIT)로 전환되고, 채널 관리 회로(130)에 애크(CLK_ACK = H)를 전송한다. 다시 말해서, 마스터 IP 블록(200)은 슬레이브 IP 블록(210)이 웨이크업 된 후에만 웨이크업 가능하다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 동작례를 설명하기 위한 개략도이고, 도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치의 동작례를 설명하기 위한 개략도이다.
도 4를 참조하면, 본 발명의 몇몇의 실시예에서, IP 블록이 복수의 마스터 IP 블록 및 단일의 슬레이브 IP 블록을 포함하는 경우, 슬레이브 IP 블록과 통신 채널을 담당하는 채널 관리 회로(410)는, 복수의 마스터 IP 블록과 각각 통신 채널을 담당하는 채널 관리 회로(400, 402, 404)로부터 복수의 클럭 요청(CLK_REQ1, CLK_REQ2, CLK_REQ3)을 수신한다.
이 경우 채널 관리 회로(410)는 복수의 클럭 요청(CLK_REQ1, CLK_REQ2, CLK_REQ3)을 OR 논리 연산하여 수신한다(OR_CLK_REQ). 다시 말해서, 복수의 마스터 IP 중 어느 하나만이 클럭 요청을 한 경우에 슬레이브 IP는 웨이크업해야 한다.
도 5를 참조하면, 본 발명의 몇몇의 실시예에서, IP 블록이 단일의 마스터 IP 블록 및 복수의 슬레이브 IP 블록을 포함하는 경우, 마스터 IP 블록과 통신 채널을 담당하는 채널 관리 회로(400)는, 복수의 슬레이브 IP 블록과 각각 통신 채널을 담당하는 채널 관리 회로(410, 412, 414)로부터 복수의 채널 관리 회로 복수의 애크(CLK_ACK1, CLK_ACK2, CLK_ACK3)를 수신한다.
이 경우 채널 관리 회로(400)는 복수의 애크(CLK_ACK1, CLK_ACK2, CLK_ACK3)를 AND 논리 연산하여 수신한다(AND_CLK_ACK). 다시 말해서, 복수의 슬레이브 IP 전부가 웨이크업된 경우에만 마스터 IP가 웨이크업할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 동작례를 설명하기 위한 타이밍도이다.
도 6을 참조하면, T1에서 실행 상태(IP1 = H)에 있던 마스터 IP 블록(200)은 T2에서 슬립 모드에 진입하기 시작하여 T3에서 슬립 상태(IP1 = L)로 전환된다. 이에 따라 마스터 IP 블록(200)에 대한 채널 관리 회로(130)는 슬레이브 IP 블록(210)에 대한 채널 관리 회로(132)에 클럭 제공이 중지되어도 좋다는 신호(CLK_REQ = L)를 제공하여, 슬레이브 IP 블록(210)이 슬립 모드에 진입하도록 유도한다.
이에 따라 슬레이브 IP 블록(210)은 T4에서 슬립 모드에 진입하기 시작하여 T7에서 슬립 상태(IP2 = L)로 전환된다. 앞서 설명한 바와 같이, 이후 마스터 IP 블록(200)이 웨이크업하기 위해서는 슬레이브 IP 블록(210)이 먼저 웨이크업해야 한다.
그런데, 슬레이브 IP 블록(210)이 T4 내지 T7의 구간에서 슬립 모드에 진입하는 동안, T6에서 클럭 관리 유닛 컨트롤러(110)로부터 파워다운 명령(D_REQ)을 수신한 경우, 파워다운 명령(D_REQ)은 마스터 IP 블록(200)으로부터 수신하는 웨이크업 명령, 즉 클럭 요청(CLK_REQ = H)보다 우선 순위가 높기 때문에, T6 이후에 슬레이브 IP 블록(210)에 대한 채널 관리 회로(132)는 마스터 IP 블록(200)에 대한 채널 관리 회로(130)로부터 수신되는 클럭 요청(CLK_REQ)을 무시하게 된다.
따라서, 마스터 IP 블록(200)이 T5에서 웨이크업 조건을 만족하여 QACTIVE의 값이 H인 채로 슬레이브 IP 블록(210)의 웨이크업을 대기하는 경우, 슬레이브 IP 블록(210)에 대한 채널 관리 회로(132)는 마스터 IP 블록(200)에 대한 채널 관리 회로(130)로부터 수신되는 클럭 요청(CLK_REQ)을 무시하기 때문에, 마스터 IP 블록(200)과 슬레이브 IP 블록(210)이 모두 웨이크업되지 않는 데드록(deadlock)이 발생될 수 있다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 7 및 도 8을 참조하면, 도 6에서 언급한 데드록 발생 문제를 보완하기 위해, 본 발명의 다른 실시예에 따른 반도체 장치에서, 마스터 IP 블록(200)에 대한 채널 관리 회로(130)는 슬레이브 IP 블록(210)에 대한 채널 관리 회로(132)에 그랜트 신호(grant signal)(GRANT_D_REQ)를 전송한다. 그랜트 신호(GRANT_D_REQ)는 마스터-슬레이브 관계를 고려하여 채널 관리 회로(132)가 전력 제어 명령, 즉, 파워다운 명령(D_REQ)에 따라 동작할 지 여부를 결정하기 위한 신호이다.
구체적으로 슬레이브 IP 블록(210)에 대한 채널 관리 회로(132)는 클럭 관리 유닛 컨트롤러(110)로부터 수신된 파워다운 명령(D_REQ)과, 마스터 IP 블록(200)에 대한 채널 관리 회로(130)로부터 수신된 그랜트 신호(GRANT_D_REQ)에 대해 AND 논리 연산을 수행한 신호(S_D_REQ)에 따라 파워다운 동작을 수행한다.
이에 따라 슬레이브 IP 블록(210)이 클럭 관리 유닛 컨트롤러(110)로부터 파워다운 명령(D_REQ)을 수신하였지만 마스터 IP 블록(200)이 웨이크업되어야 하는 상황에서, 슬레이브 IP 블록(210)은 웨이크업될 수 있다. 이와 다르게, 마스터 IP 블록(200)이 파워다운 동작을 할 수 있음을 그랜트 신호(GRANT_D_REQ)로서 슬레이브 IP 블록(210)에 전달한 경우에는, 슬레이브 IP 블록(210)은 마스터 IP 블록(200)이 웨이크업되지 않는다는 점을 보장받고 파워다운될 수 있다.
IP 블록(200, 210)에 대한 파워다운이 완료되면, 채널 관리 회로(130)만이 파워다운 명령(D_REQ)에 대한 애크(D_ACK)를 클럭 관리 유닛 컨트롤러(110)에 전송한다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 동작례를 설명하기 위한 타이밍도이다.
도 9를 참조하면, T1에서 실행 상태(IP1 = H)에 있던 마스터 IP 블록(200)은 T2에서 슬립 모드에 진입하기 시작하여 T3에서 슬립 상태(IP1 = L)로 전환된다. 이에 따라 마스터 IP 블록(200)에 대한 채널 관리 회로(130)는 슬레이브 IP 블록(210)에 대한 채널 관리 회로(132)에 클럭 제공이 중지되어도 좋다는 신호(CLK_REQ = L)를 제공하여, 슬레이브 IP 블록(210)이 슬립 모드에 진입하도록 유도한다.
이에 따라 슬레이브 IP 블록(210)은 T4에서 슬립 모드에 진입하기 시작하여 T7에서 슬립 상태(IP2 = L)로 전환된다. 앞서 설명한 바와 같이, 이후 마스터 IP 블록(200)이 웨이크업하기 위해서는 슬레이브 IP 블록(210)이 먼저 웨이크업해야 한다.
이제, 슬레이브 IP 블록(210)이 T4 내지 T7의 구간에서 슬립 모드에 진입하는 동안, T6에서 클럭 관리 유닛 컨트롤러(110)로부터 파워다운 명령(D_REQ)을 수신한 경우, 파워다운 명령(D_REQ)은 마스터 IP 블록(200)으로부터 수신하는 웨이크업 명령, 즉 클럭 요청(CLK_REQ = H)보다 우선 순위가 높지만, 채널 관리 회로(130)는 그랜트 신호(GRANT_D_REQ)를 채널 관리 회로(132)에 전달하지 않았기 때문에, T6 이후에 슬레이브 IP 블록(210)에 대한 채널 관리 회로(132)는 마스터 IP 블록(200)에 대한 채널 관리 회로(130)로부터 수신되는 클럭 요청(CLK_REQ)을 무시하지 않는다.
따라서, 마스터 IP 블록(200)이 T5에서 웨이크업 조건을 만족하여 QACTIVE의 값이 H인 채로 슬레이브 IP 블록(210)의 웨이크업을 대기하는 경우, 슬레이브 IP 블록(210)에 대한 채널 관리 회로(132)는 마스터 IP 블록(200)에 대한 채널 관리 회로(130)로부터 수신되는 클럭 요청(CLK_REQ)에 따라 T9 내지 T10 구간에서 웨이크업한다.
이후 T11에서 채널 관리 회로(130)는 그랜트 신호(GRANT_D_REQ)가 채널 관리 회로(132)에 전달된 후에는 슬레이브 IP 블록(210)의 파워다운 동작이 수행된다.
도 10 및 도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 10 및 도 11을 참조하면, 도 6에서 언급한 데드록 발생 문제를 보완하기 위해, 본 발명의 또 다른 실시예에 따른 반도체 장치에서, 슬레이브 IP 블록(210)에 대한 채널 관리 회로(132)는 마스터 IP 블록(200)으로부터 채널 관리 회로(130)에 전송되는 QACTIVE 신호(제1 액티브 신호)를 수신한다.
본 실시예는 마스터 IP 블록(200)이 웨이크업하기 전에 슬레이브 IP 블록(210)이 먼저 웨이크업되어야 하는 제약 조건이 완화된 마스터-슬레이브 관계를 기초로 한다. 이에 따라, 채널 관리 회로(130, 132)는 클럭 관리 유닛 컨트롤러(110)로부터 파워다운 명령(D_REQ1, D_REQ2)을 각각 수신하고, 파워다운이 수행된 후 클럭 관리 유닛 컨트롤러(110)에 이에 대한 애크(D_ACK1, D_ACK2)를 각각 전송한다.
구체적으로 슬레이브 IP 블록(210)에 대한 채널 관리 회로(132)는 슬레이브 IP 블록(210)으로부터 수신되는 QACTIVE 신호(제2 액티브 신호)와, 마스터 IP 블록(200)으로부터 채널 관리 회로(130)에 전송되는 QACTIVE 신호(제1 액티브 신호)에 대해 OR 논리 연산을 수행한 신호(S_QACTIVE)에 따라 파워다운 동작을 수행한다.
이에 따라 슬레이브 IP 블록(210)이 클럭 관리 유닛 컨트롤러(110)로부터 파워다운 명령(D_REQ)을 수신하였지만 마스터 IP 블록(200)이 웨이크업되어야 하는 상황에서, 슬레이브 IP 블록(210)은 웨이크업될 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 12를 참조하면, 도 7과 다른 점은, 전력 관리 유닛(300)은 IP 블록(200, 210)에 대한 전력 제어 동작을 수행하여 IP 블록(200, 210)의 파워 상태를 제어하기 위해, 채널 관리 회로(130, 132)에 파워다운 명령(D_REQ)을 직접 전송한다는 점이다.
이에 따라, 슬레이브 IP 블록(210)에 대한 채널 관리 회로(132)는 전력 관리 유닛(300)으로부터 수신된 파워다운 명령(D_REQ)과, 마스터 IP 블록(200)에 대한 채널 관리 회로(130)로부터 수신된 그랜트 신호(GRANT_D_REQ)에 대해 AND 논리 연산을 수행한 신호(S_D_REQ)에 따라 파워다운 동작을 수행한다.
이에 따라 슬레이브 IP 블록(210)이 전력 관리 유닛(300)으로부터 파워다운 명령(D_REQ)을 수신하였지만 마스터 IP 블록(200)이 웨이크업되어야 하는 상황에서, 슬레이브 IP 블록(210)은 웨이크업될 수 있다. 이와 다르게, 마스터 IP 블록(200)이 파워다운 동작을 할 수 있음을 그랜트 신호(GRANT_D_REQ)로서 슬레이브 IP 블록(210)에 전달한 경우에는, 슬레이브 IP 블록(210)은 마스터 IP 블록(200)이 웨이크업되지 않는다는 점을 보장받고 파워다운될 수 있다.
IP 블록(200, 210)에 대한 파워다운이 완료되면, 채널 관리 회로(130)만이 파워다운 명령(D_REQ)에 대한 애크(D_ACK)를 전력 관리 유닛(300)에 전송한다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 13을 참조하면, 도 10과 다른 점은, 전력 관리 유닛(300)은 IP 블록(200, 210)에 대한 전력 제어 동작을 수행하여 IP 블록(200, 210)의 파워 상태를 제어하기 위해, 채널 관리 회로(130, 132)에 파워다운 명령(D_REQ)을 직접 전송한다는 점이다.
채널 관리 회로(130, 132)는 전력 관리 유닛(300)으로부터 파워다운 명령(D_REQ1, D_REQ2)을 각각 수신하고, 파워다운이 수행된 후 전력 관리 유닛(300)에 이에 대한 애크(D_ACK1, D_ACK2)를 각각 전송한다.
슬레이브 IP 블록(210)에 대한 채널 관리 회로(132)는 슬레이브 IP 블록(210)으로부터 수신되는 QACTIVE 신호(제2 액티브 신호)와, 마스터 IP 블록(200)으로부터 채널 관리 회로(130)에 전송되는 QACTIVE 신호(제1 액티브 신호)에 대해 OR 논리 연산을 수행한 신호(S_QACTIVE)에 따라 파워다운 동작을 수행한다.
이에 따라 슬레이브 IP 블록(210)이 클럭 관리 유닛 컨트롤러(110)로부터 파워다운 명령(D_REQ)을 수신하였지만 마스터 IP 블록(200)이 웨이크업되어야 하는 상황에서, 슬레이브 IP 블록(210)은 웨이크업될 수 있다.
도 14는 본 발명의 몇몇의 실시예에 따른 반도체 장치 및 반도체 장치의 동작 방법이 적용될 수 있는 반도체 시스템의 블록도이다.
도 14를 참조하면, 본 발명의 몇몇의 실시예에 따른 반도체 장치 및 반도체 장치의 동작 방법이 적용될 수 있는 반도체 시스템은 반도체 장치(SoC)(1), 프로세서(10), 메모리 장치(20), 디스플레이 장치(30), 네트워크 장치(40), 스토리지 장치(50) 및 입출력 장치(60)를 포함할 수 있다. 반도체 장치(SoC)(1), 프로세서(10), 메모리 장치(20), 디스플레이 장치(30), 네트워크 장치(40), 스토리지 장치(50) 및 입출력 장치(60)는 버스(70)를 통해 서로 데이터를 주고 받을 수 있다.
본 발명의 다양한 실시예에서 언급된 반도체 장치(SoC)(1) 내부의 IP 블록들은 메모리 장치(20)를 제어하는 메모리 컨트롤러, 디스플레이 장치(30)를 제어하는 디스플레이 컨트롤러, 네크워크 장치(40)를 제어하는 네트워크 컨트롤러, 스토리지 장치(50)를 제어하는 스토리지 컨트롤러 및 입출력 장치(60)를 제어하는 입출력 컨트롤러 중 적어도 하나를 포함할 수 있다. 또한 반도체 시스템은 이들 장치들을 제어하는 추가적인 프로세서(10)를 더 구비할 수도 있다.
도 15 내지 도 17은 본 발명의 몇몇의 실시예들에 따른 반도체 장치 및 반도체 장치의 동작 방법을 적용할 수 있는 예시적인 반도체 시스템들이다.
도 15은 태블릿 PC(1200)를 도시한 도면이고, 도 16은 노트북(1300)을 도시한 도면이며, 도 17은 스마트폰(1400)을 도시한 것이다. 본 발명의 다양한 실시예들에 따른 반도체 장치는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 해당 기술 분야의 통상의 기술자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 장치 100: 클럭 관리 유닛(CMU)
110: 클럭 관리 유닛 컨트롤러(CMU controller)
120: 클럭 컴포넌트 122: 클럭 제어 회로
124: 클럭 소오스 130, 132: 채널 관리 회로
200, 210: IP 블록 300: 전력 관리 유닛(PMU)

Claims (20)

  1. 제1 부모 클럭 소오스(parent clock source)로부터 클럭 신호를 제공받는 제1 클럭 소오스(clock source)를 제어하는 제1 클럭 제어 회로(clock control circuit),
    제1 IP 블록(Intellectual Property block)으로부터 수신된 제1 IP블록 클럭 요청에 대한 응답으로 상기 제1 클럭 제어 회로에 제1 클럭 요청을 전송하는 제1 채널 관리 회로(channel management circuit),
    제2 부모 클럭 소오스로부터 클럭 신호를 제공받는 제2 클럭 소오스를 제어하는 제2 클럭 제어 회로,
    제2 IP 블록으로부터 수신된 제2 IP 블록 클럭 요청에 대한 응답으로 상기 제2 클럭 제어 회로에 제2 클럭 요청을 전송하는 제2 채널 관리 회로 및
    상기 제1 채널 관리 회로 및 상기 제2 채널 관리 회로에 전력 제어 명령을 전송하여 상기 제1 IP 블록 및 상기 제2 IP 블록의 파워 상태를 제어하는 전력 관리 유닛(Power Management Unit, PMU)을 포함하고,
    상기 제1 채널 관리 회로는 제3 클럭 요청을 상기 제2 채널 관리 회로에 전송하고, 상기 제2 채널 관리 회로는 상기 제3 클럭 요청에 대한 ACK를 상기 제1 채널 관리 회로에 전송하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 채널 관리 회로는 상기 제2 채널 관리 회로가 상기 전력 제어 명령에 따라 동작할 지 여부를 결정하기 위한 그랜트 신호(grant signal)를 상기 제2 채널 관리 회로에 전송하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제2 채널 관리 회로는 상기 전력 제어 명령 및 상기 그랜트 신호를 AND 논리 연산한 결과 신호에 따라 상기 제2 IP 블록의 파워 상태를 제어하는 반도체 장치.
  4. 제2항에 있어서,
    상기 제1 채널 관리 회로는 상기 전력 제어 명령에 대한 ACK를 상기 전력 관리 유닛에 전송하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 채널 관리 회로는 상기 제1 IP가 상기 제1 채널 관리 회로에 전송하는 제1 액티브 신호를 수신하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 채널 관리 회로는 상기 제2 IP가 상기 제2 채널 관리 회로에 전송하는 제2 액티브 신호 및 상기 제1 액티브 신호를 OR 논리 연산한 결과 신호에 따라 상기 제2 IP 블록의 파워 상태를 제어하는 반도체 장치.
  7. 제5항에 있어서,
    상기 제1 채널 관리 회로 및 상기 제2 채널 관리 회로는 상기 전력 제어 명령에 대한 ACK를 상기 전력 관리 유닛에 전송하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 클럭 제어 회로, 상기 제1 채널 관리 회로, 상기 제2 클럭 제어 회로 및 상기 제2 채널 관리 회로를 이용하여 상기 제1 IP 블록 및 상기 제2 IP 블록에 클럭 신호를 제공하는 클럭 관리 유닛 컨트롤러(Clock Management Controller, CMU Controller)를 더 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 전력 관리 유닛은 상기 클럭 유닛 컨트롤러에 상기 전력 제어 명령을 전송하고,
    상기 클럭 관리 유닛 컨트롤러는 상기 전력 제어 명령에 따라 상기 제1 채널 관리 회로 또는 상기 제2 채널 관리 회로를 제어한 후 상기 전력 관리 유닛에 ACK를 전송하는 반도체 장치.
  10. 제1 IP 블록(Intellectual Property block)에 클럭 신호를 제공하는 제1 채널 관리 회로(channel management circuit),
    상기 제1 채널 관리 회로로부터 클럭 요청을 수신하고, 상기 클럭 요청에 따라 제2 IP 블록에 클럭 신호를 제공하는 제2 채널 관리 회로 및
    상기 제1 채널 관리 회로 및 상기 제2 채널 관리 회로에 전력 제어 명령을 전송하여 상기 제1 IP 블록 및 상기 제2 IP 블록의 파워 상태를 제어하는 전력 관리 유닛(Power Management Unit, PMU)을 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 채널 관리 회로는 상기 제2 채널 관리 회로가 상기 전력 제어 명령에 따라 동작할 지 여부를 결정하기 위한 그랜트 신호(grant signal)를 상기 제2 채널 관리 회로에 전송하는 반도체 장치.
  12. 제10항에 있어서,
    상기 제2 채널 관리 회로는 상기 제1 IP가 상기 제1 채널 관리 회로에 전송하는 제1 액티브 신호를 수신하는 반도체 장치.
  13. 제1 IP 블록(Intellectual Property block),
    제2 IP 블록,
    제1 부모 클럭 소오스(parent clock source)로부터 클럭 신호를 제공받는 제1 클럭 소오스(clock source)를 제어하는 제1 클럭 제어 회로(clock control circuit),
    상기 제1 IP 블록으로부터 수신된 제1 IP블록 클럭 요청에 대한 응답으로 상기 제1 클럭 제어 회로에 제1 클럭 요청을 전송하는 제1 채널 관리 회로(channel management circuit),
    제2 부모 클럭 소오스로부터 클럭 신호를 제공받는 제2 클럭 소오스를 제어하는 제2 클럭 제어 회로,
    상기 제2 IP 블록으로부터 수신된 제2 IP 블록 클럭 요청에 대한 응답으로 상기 제2 클럭 제어 회로에 제2 클럭 요청을 전송하는 제2 채널 관리 회로, 및
    상기 제1 채널 관리 회로 및 상기 제2 채널 관리 회로에 전력 제어 명령을 전송하여 상기 제1 IP 블록 및 상기 제2 IP 블록의 파워 상태를 제어하는 전력 관리 유닛(Power Management Unit, PMU)을 포함하는 SoC(System-on-Chip); 및
    상기 SoC와 전기적으로 접속된 하나 이상의 외부 장치(external device)를 포함하고,
    상기 제1 채널 관리 회로는 제3 클럭 요청을 상기 제2 채널 관리 회로에 전송하고, 상기 제2 채널 관리 회로는 상기 제3 클럭 요청에 대한 ACK를 상기 제1 채널 관리 회로에 전송하는 반도체 시스템.
  14. 제13항에 있어서,
    상기 제1 채널 관리 회로는 상기 제2 채널 관리 회로가 상기 전력 제어 명령에 따라 동작할 지 여부를 결정하기 위한 그랜트 신호(grant signal)를 상기 제2 채널 관리 회로에 전송하는 반도체 시스템.
  15. 제13항에 있어서,
    상기 제2 채널 관리 회로는 상기 제1 IP가 상기 제1 채널 관리 회로에 전송하는 제1 액티브 신호를 수신하는 반도체 시스템.
  16. 제1 IP 블록(Intellectual Property block)에 클럭 신호를 제공하는 채널 관리 회로(channel management circuit)로부터 제1 클럭 요청을 수신하고,
    상기 제1 클럭 요청에 따라 제2 IP 블록에 클럭 신호를 제공하고,
    상기 채널 관리 회로에 ACK를 전송하고,
    전력 관리 유닛(Power Management Unit, PMU)로부터 상기 제2 IP 블록의 파워 상태를 제어하기 위한 전력 제어 명령을 수신하고,
    상기 전력 제어 명령에 따라 상기 제2 IP 블록의 파워 상태를 제어하는 것을 포함하는 반도체 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 채널 관리 회로로부터, 상기 제2 채널 관리 회로가 상기 전력 제어 명령에 따라 동작할 지 여부를 결정하기 위한 그랜트 신호(grant signal)를 수신하는 것을 더 포함하는 반도체 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 제2 IP 블록의 파워 상태를 제어하는 것은,
    상기 전력 제어 명령 및 상기 그랜트 신호를 AND 논리 연산한 결과 신호에 따라 상기 제2 IP 블록의 파워 상태를 제어하는 것을 포함하는 반도체 장치의 동작 방법.
  19. 제16항에 있어서,
    상기 채널 관리 회로로부터, 상기 제1 IP가 상기 제1 채널 관리 회로에 전송하는 제1 액티브 신호를 수신하는 것을 더 포함하는 반도체 장치의 동작 방법.
  20. 제19항에 있어서,
    상기 제2 IP 블록의 파워 상태를 제어하는 것은,
    상기 제2 IP가 상기 제2 채널 관리 회로에 전송하는 제2 액티브 신호 및 상기 제1 액티브 신호를 OR 논리 연산한 결과 신호에 따라 상기 제2 IP 블록의 파워 상태를 제어하는 것을 포함하는 반도체 장치의 동작 방법.
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