TWI772300B - 半導體裝置 - Google Patents

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Abstract

本發明提供一種半導體裝置，其包括時鐘管理單元。本 發明提供一種時鐘管理單元，其包含：第一時鐘控制電路，其控制第一時鐘源；第二時鐘控制電路，其回應於來自智慧財產權塊的智慧財產權塊時鐘請求將第一時鐘請求發送到第一時鐘控制電路並且控制第二時鐘源；以及時鐘管理單元控制器。第二時鐘控制電路從第一時鐘源中接收時鐘信號。功率管理單元將功率管理單元時鐘請求發送到時鐘管理單元控制器。時鐘管理單元回應於功率管理單元時鐘請求將時鐘信號提供到智慧財產權塊。本發明以硬體方面控制時鐘管理單元的各種時鐘源。因此，半導體裝置的性能增強，並且在其中實施通過硬體的時鐘信號控制的系統中執行功率管理。

Description

半導體裝置
本申請主張2017年1月3日在韓國智慧財產權局遞交的第10-2017-0000605號韓國專利申請以及2017年1月25日在美國專利商標局遞交的第15/415,162號美國專利申請的優先權，所述專利申請的揭示內容以引用的方式全文併入本文中。
本發明是有關於一種半導體裝置、半導體系統和操作半導體裝置的方法。
系統晶片(System-on-Chip，SoC)可以包含一個或多個智慧財產權塊(intellectual property block，IP塊)、時鐘管理單元(clock management unit，CMU)和功率管理單元(power management unit，PMU)。CMU將時鐘信號提供到IP塊。IP塊是IP核心或邏輯的可重複使用單元或在半導體裝置的設計中的晶片佈局。並且，CMU停止將時鐘信號提供到沒有在操作中的IP塊，並且因此減少在採用SoC的系統中的資源的浪費。
為了控制時鐘信號的供應，可以通過使用特殊功能寄存器（special function register，SFR）的軟體控制各種包含於CMU中的時鐘源，例如，多工器（multiplexer，MUX）電路、時鐘劃分電路、短路停止電路和時鐘門控（gating）電路。然而，使用軟體的CMU的時鐘源的控制可能比使用硬體的CMU的時鐘源的控制更慢。因此，需要硬體方面控制CMU的時鐘源的方法。
根據本發明的示例性實施例，如下提供一種半導體裝置。時鐘管理單元（CMU）包含：第一時鐘控制電路，其控制第一時鐘源的；第二時鐘控制電路，其回應於來自IP塊的智慧財產權（IP）塊時鐘請求將第一時鐘請求發送到第一時鐘控制電路並且控制第二時鐘源；以及CMU控制器。第二時鐘控制電路從第一時鐘源中接收時鐘信號。功率管理單元（power management unit，PMU）將PMU時鐘請求發送到CMU控制器。CMU回應於PMU時鐘請求將時鐘信號提供到IP塊。
根據本發明的示例性實施例，如下提供一種半導體裝置。CMU包含：第一時鐘控制電路，其控制第一時鐘源；第二時鐘控制電路，其回應於來自IP塊的IP塊時鐘請求將第一時鐘請求發送到第一時鐘控制電路、控制第二時鐘源且從第一時鐘源中接收時鐘信號；以及CMU控制器。在CMU控制器執行從PMU接收的控制命令之後，PMU將控制命令發送到CMU控制器並且從CMU控制器中接收確認。CMU回應於控制命令將時鐘信號提供到IP塊。
根據本發明的示例性實施例，半導體系統包含系統晶片（SoC）和電連接到SoC的至少一個外部裝置。SoC包含至少一個IP塊、將時鐘信號提供到至少一個IP塊的CMU、將PMU時鐘請求和控制命令發送到CMU以控制提供到至少一個IP塊的時鐘信號的PMU。CMU包含：第一時鐘控制電路，其控制第一時鐘源；第二時鐘控制電路，其響應於來自至少一個IP塊的IP塊時鐘請求將第一時鐘請求發送到第一時鐘控制電路、控制第二時鐘源且從第一時鐘源中接收時鐘信號。
根據本發明的示例性實施例，如下提供操作半導體裝置的方法。從PMU中接收控制命令以用於控制提供到IP塊的時鐘信號。根據控制命令使用第一時鐘控制電路和第二時鐘控制電路來控制時鐘信號。在執行控制命令之後，將確認發送到PMU。第一時鐘控制電路控制第一時鐘源。第二時鐘控制電路回應於來自IP塊的IP塊時鐘請求將第一時鐘請求發送到第一時鐘控制電路，並且控制從第一時鐘源中接收時鐘信號的第二時鐘源。
根據本發明的示例性實施例，如下提供一種半導體裝置。時鐘源產生時鐘信號。多個時鐘元件包含根時鐘元件和葉時鐘元件。時鐘信號通過多個時鐘元件。時鐘源耦合到根時鐘元件。通道管理電路耦合到葉時鐘元件。智慧財產權（IP）塊耦合到通道管理電路，並且接收時鐘信號。CMU控制器耦合到根時鐘元件和通道管理電路。PMU耦合到CMU控制器。多個時鐘元件經配置以回應於智慧財產權（IP）塊時鐘請求將來自葉時鐘元件的時鐘請求信號發送到根時鐘元件，並且回應於來自先前時鐘元件的確認將時鐘信號從根時鐘元件傳遞到葉時鐘元件。
下文將參考附圖來詳細描述本發明的示例性實施例。然而，本發明可以不同形式實施，並且不應被解釋為受限於本文所闡述的實施例。在圖式中，為了清楚起見而放大了層和區域的厚度。還將理解，當元件被稱作“在另一元件或基底上”時，其可直接地在另一元件或基底上，或也可以存在介入層。還將理解，當元件被稱作“耦合到另一元件”或“連接到另一元件”時，其可直接耦合到另一元件或連接到另一元件，或者也可以存在介入元件。在說明書通篇和圖式中類似參考標號可代表類似元件。
圖1是說明根據本發明的示例性實施例的半導體裝置的示意圖。
參考圖1，半導體裝置1包含時鐘管理單元（CMU）100、智慧財產權（IP）塊200和210以及功率管理單元（PMU）300。半導體裝置1可以實施為系統晶片（SoC），但是本發明不限於此。
CMU 100將時鐘信號提供到IP塊200和210。CMU 100包含時鐘元件120a到120g、通道管理電路130和132以及CMU控制器110。時鐘元件120a到120g產生待提供到IP塊200和210以及通道管理電路130和132的時鐘信號。通道管理電路130安置在時鐘元件120f與IP塊200之間。通道管理電路132安置在時鐘元件120g與IP塊210之間。通道管理電路130用於提供IP塊200與CMU 100之間的第一通信通道CH1。通道管理電路132用於提供IP塊210與CMU 100之間的第二通信通道CH2。CMU控制器110通過使用時鐘元件120a到120g將時鐘信號CLK提供到IP塊200和210。
在示例性實施例中，通信通道CH1和CH2包含如在ARM®低功率介面（Low Power Interface，LPI）規範中所定義的Q通道介面或P通道介面，但是本發明不限於此。舉例來說，通信通道CH1和CH2可包含根據半導體裝置1的實施方案的目的所確定的任意的通信協議。
時鐘元件120a到120g可以相應地包含時鐘源（Clock Source，CS）124a到124g，以及相應地包含時鐘控制電路122a到122g，並且時鐘控制（Clock Control，CC）電路122a到122g相應地控制時鐘源124a到124g。時鐘源124a到124g可以包含多工器（MUX）電路、時鐘劃分電路、短路停止電路或時鐘門控電路。
時鐘元件120a到120g可具有彼此之間的親子關係。時鐘元件120a是時鐘元件120b的親代，並且時鐘元件120b是時鐘元件120a的子代和時鐘元件120c的親代。時鐘元件120e是時鐘元件120f和120g的親代，並且時鐘元件120f和120g是時鐘元件120e的子代。安置于最接近於時鐘產生器（例如，鎖相環路（phase locked loop，PLL））的時鐘元件120a是根時鐘元件，並且安置于最接近於IP塊200和210的時鐘元件120f和120g是葉時鐘元件。由於時鐘元件120a到120g具有彼此之間的親子關係，所以時鐘控制電路122a到122g也可以具有彼此之間的親子關係，並且時鐘源124a到124g也可以具有彼此之間的親子關係。
時鐘控制電路122a到122g可以彼此交換時鐘請求REQ和確認ACK，並且可以將時鐘信號提供到IP塊200和210。
舉例來說，在IP塊200並不需要時鐘信號的情況下，例如，在IP塊200需要置於休眠狀態中的情況下，CMU 100可以停止將時鐘信號提供到IP塊200。
更確切地說，通道管理（Channel Management，CM）電路130可以在CMU 100或CMU控制器110的控制下將指示停止時鐘信號的供應的第一信號傳輸IP塊200。回應於第一信號的接收，在完成當前執行的任務之後，IP塊200將指示可以停止時鐘信號的供應的第二信號傳輸到通道管理電路130。回應於來自IP塊200的第二信號的接收，通道管理電路130請求它的親代（即，時鐘元件120f）停止提供時鐘信號。
舉例來說，在通過通道管理電路130提供的第一通信通道CH1符合Q通道介面的情況下，通道管理電路130將具有第一邏輯值（例如，邏輯低層級L）的“QREQn”信號發送到IP塊200作為第一信號。之後，通道管理電路130從IP塊200中接收具有第一邏輯值的“QACCEPTn”信號作為第二信號，並且將具有（例如）第一邏輯值的時鐘請求REQ發送到時鐘元件120f。在此實例中，具有第一邏輯值的時鐘請求REQ可為“時鐘供應終止請求”。
回應於從通道管理電路130中接收具有第一邏輯值的時鐘請求REQ，即，時鐘供應終止請求，時鐘控制電路122f通過停用時鐘源124f（例如，時鐘門控電路）停止提供時鐘信號。因此，IP塊200可以進入休眠模式。在此過程中，時鐘控制電路122f可以將具有第一邏輯值的確認ACK提供到通道管理電路130。具有時鐘供應終止請求的第一邏輯值的確認ACK的通道管理電路130的接收不一定確保來自時鐘源124f的時鐘信號的供應將停止。實際上，具有第一邏輯值的確認ACK的接收簡單地意味著時鐘控制電路122f認識到：作為通道管理電路130的親代的時鐘元件120f不再需要將時鐘信號提供到通道管理電路130。
同時，時鐘元件120f的時鐘控制電路122f將具有第一邏輯值的時鐘請求REQ發送到它的親代，即，時鐘元件120e的時鐘控制電路122e。如果IP塊210也並不需要時鐘信號（例如，如果鐘控制電路122e從時鐘控制電路122g中接收時鐘供應終止請求），那麼時鐘控制電路122e停用時鐘源124e（例如，時鐘劃分電路）以停止提供時鐘信號。因此，IP塊200和210可以進入休眠模式。
通過時鐘控制電路122f執行的上述操作還可以通過其它時鐘控制電路執行，例如，時鐘控制電路122a到122d。
在示例性實施例中，在時鐘元件120f的時鐘控制電路122f將具有第一邏輯值的時鐘請求REQ發送到它的親代（即，時鐘元件120e的時鐘控制電路122e）的情況下，雖然IP塊210仍然在運行模式中，但是時鐘控制電路122e並不停用時鐘源124e。僅當IP塊210並不需要時鐘信號時，鐘控制電路122e停用時鐘源124e並且將具有第一邏輯值的時鐘請求REQ發送到它的親代（即，時鐘控制電路120d）。舉例來說，時鐘控制電路122e僅在從兩個它的子代（即，時鐘控制電路122f和122g）中接收時鐘供應終止請求之後停用時鐘源124e。
在因為IP塊200和210在休眠模式中所以停用所有時鐘源124a到124f並且隨後IP塊200置於運行模式中的情況下，CMU 100可以恢復將時鐘信號提供到IP塊200和210。
通道管理電路130將具有第二邏輯值（例如，邏輯高層級H）的時鐘請求REQ發送到它的親代（即，時鐘元件120f的時鐘控制電路122f），並且等待從時鐘控制電路122f接收的確認ACK。此處，具有第二邏輯值的時鐘請求REQ可為“時鐘供應請求”，並且時鐘供應請求的確認ACK的接收意味著已經恢復從時鐘源124f中供應時鐘信號。時鐘控制電路122f無法立即啟用時鐘源124f（例如，時鐘門控電路），但是等待從它的親代提供的時鐘信號。
之後，時鐘控制電路122f將具有第二邏輯值的時鐘請求REQ（即，時鐘供應請求）發送到它的親代（即，時鐘控制電路122e），並且等待從時鐘控制電路122e接收的確認ACK。通過時鐘控制電路122f執行的上述操作還可以通過其它時鐘控制電路執行，例如，時鐘控制電路122a到122d。
回應於從時鐘控制電路122b中接收具有第二邏輯值的時鐘請求REQ，作為根時鐘元件的時鐘控制電路122a啟用時鐘源124a（例如，MUX電路）並且將確認ACK發送到時鐘控制電路122b。以此方式，依序啟用時鐘源124b到124e。隨後，時鐘控制電路122e將確認ACK發送到時鐘控制電路122f，所述確認ACK指示已經恢復來自時鐘源124e的時鐘信號的供應。回應於接收通過時鐘控制電路122e發送的確認ACK，時鐘控制電路122f啟用時鐘源124f以將時鐘信號提供到IP塊200，並且將確認ACK提供到通道管理電路130。
可以通過彼此交換時鐘請求REQ和確認ACK信號以握手方式操作時鐘控制電路122a到122g。舉例來說，包含時鐘控制電路122a到122e和時鐘控制電路122f的第一時鐘鏈以及包含時鐘控制電路122a到122e和時鐘控制電路122g的第二時鐘鏈使用時鐘請求REQ和確認ACK以握手方式操作。因此，通過硬體方面控制時鐘源124a到124g，時鐘控制電路122a到122g可以控制將時鐘信號供應到IP塊200和210。
可以驅動時鐘控制電路122a到122g以將時鐘請求REQ傳輸到它們的相應的親代或相應地控制時鐘源124a到124g，或者可以在CMU控制器110的控制下操作。在示例性實施例中，時鐘控制電路122a到122g可以包含有限狀態機（finite state machines，FSM），所述有限狀態機根據在時鐘控制電路122a到122g之中傳輸的時鐘請求REQ來控制時鐘源124a到124g。
圖2是說明操作根據本發明的示例性實施例的半導體裝置的方法的示意圖。
參考圖2，半導體裝置1的PMU 300將PMU時鐘請求REQ1發送到CMU控制器110以在IP塊200和210上執行功率控制。PMU時鐘請求REQ1是改變CMU 100的狀態的請求。
PMU 300還將控制命令CMD1以及PMU時鐘請求REQ1發送到CMU控制器110。控制命令CMD1包含改變CMU 100的狀態的資料。在示例性實施例中，控制命令CMD1可以實施為m位元資料（其中m是自然數）。在示例性實施例中，控制命令CMD1可以包含PLL去啟動（deactivation）命令、強制硬體自動時鐘門控命令、時鐘接通命令、時鐘斷開命令、匯流排交易終止命令或類似物，並且稍後將參考圖3到圖10詳細地描述這些命令中的每一個。
CMU控制器110根據控制命令CMD1控制時鐘控制電路122a到122g或通道管理電路130和132，並且將確認ACK1發送到PMU 300。舉例來說，回應於CMU控制器110根據控制命令CMD1將時鐘請求REQ2發送到時鐘控制電路122，時鐘控制電路122根據時鐘請求REQ2控制時鐘源124且將確認ACK2發送到CMU控制器110，並且隨後CMU控制器110將控制命令CMD1的確認ACK1發送到PMU 300。在示例性實施例中，回應於CMU控制器110根據控制命令CMD1將時鐘請求REQ3發送到通道管理電路130，通道管理電路130在IP塊200上執行對應於時鐘請求REQ3的操作並且將確認ACK3發送到CMU控制器110，並且隨後CMU控制器110將控制命令CMD1的確認ACK1發送到PMU 300。
舉例來說，在通過將時鐘請求REQ2發送到122且將時鐘請求REQ2發送到PMU 300以及從122中接收確認ACK2且從PMU 300中接收確認ACK3來執行PMU時鐘請求REQ1之後，CMU控制器110可以將確認ACK1發佈到PMU 300。
如上文參考圖1所述，PMU 300與CMU控制器110之間的介面是非同步介面，並且可以以握手方式實施。
PMU 300通過使用控制命令CMD1在IP塊200和210上執行功率控制操作。在一些示範實施例中，功率控制操作可以包含（但不限於）功率管理的功率門控操作、通電操作、斷電操作和時鐘門控操作中的至少一個。功率管理的時鐘門控操作涉及根據預先確定的功率管理策略門控由時鐘源124a到124g中的每一個產生的時鐘信號。取決於半導體裝置1的實施方案的目的，功率控制操作可以包含除本文中闡述的那些以外的各種控制操作。雖然PMU 300使用CMU控制器110執行功率控制操作，但是時鐘控制電路122a到122g中的一些（例如，時鐘控制電路122f和122g）可能並不回應於來自IP塊200和210的時鐘請求。
圖3是說明根據本發明的示例性實施例的半導體裝置的操作的示意圖。
參考圖3，半導體裝置1的PMU 300將控制命令320以及PMU時鐘請求310發送到CMU控制器110。
控制命令320可為匯流排交易終止命令。匯流排交易終止命令是終止通道管理電路130和132與IP塊200和210之間的匯流排交易的命令。
當通道管理電路130和132完成匯流排交易時，CMU控制器110根據匯流排交易終止命令將匯流排時鐘請求410a和410b相應地傳輸到通道管理電路130和132，並且從通道管理電路130和132中相應地接收確認412a和412b。一旦CMU控制器110完成這一操作，就確保不存在涉及IP塊200和210的匯流排交易，並且因此，例如斷電操作的操作可以在IP塊200和210上執行。如果IP塊200和210是稍後啟動的並且隨後時鐘請求是由IP塊200和210產生的，那麼CMU 100忽略時鐘請求並且僅受PMU 300的控制。
CMU控制器110根據控制命令320以上述方式控制通道管理電路130和132並且將確認330發送到PMU 300。
圖4A到圖4C是說明圖3的半導體裝置的示例性操作的時序圖，並且圖5是說明圖3的半導體裝置的示例性操作的示意圖。
參考圖4A和圖5，回應於在時間T1處IP塊200將時鐘信號的請求（CLK_REQ=H）發送到CMU 100的通道管理電路130，將驅動IP塊200的時鐘信號“IP 1 CLK”提供到IP塊200。舉例來說，回應於請求（CLK_REQ=H），通道管理電路130可以控制時鐘元件120a到120f使得時鐘信號CLK被供應到IP塊200作為時鐘信號“IP 1 CLK”。在從時間T1到時間T2的週期期間，IP塊200可以在運行狀態S1中。在下文中，“CLK REQ=H”表示時鐘信號的請求在邏輯高中時；“CLK REQ=L”表示時鐘信號的請求在邏輯低中時。在時間T2處，IP塊200發送請求（CLK_REQ=L）以停止提供時鐘信號“IP 1 CLK”。因此，在時間T3處，通道管理電路130將請求（CLK_REQ=L）的確認（CLK_ACK=L）發送到IP塊200，並且將時鐘信號供應終止請求發送到時鐘控制電路122f。之後，時鐘控制電路122f將時鐘信號供應終止請求的確認ACK提供到通道管理電路130，並且隨後停用時鐘源124f以停止將時鐘信號“IP 1 CLK”提供到IP塊200。應注意，接收請求（CLK_REQ=L）的確認（CLK_ACK=L）不一定確保將時鐘信號“IP 1 CLK”供應到IP塊200將是容易地被停止的。實際上，請求（CLK_REQ=L）的確認（CLK_ACK=L）的接收簡單地意味著時鐘控制電路122f從請求（CLK_REQ=L）的確認（CLK_ACK=L）中認識到時鐘元件120f不再需要將時鐘信號“IP 1 CLK”提供到通道管理電路130。也就是說，IP塊200從請求（CLK_REQ=L）的確認（CLK_ACK=L）中僅可以認識到可以停止用於驅動IP塊200的時鐘信號“IP 1 CLK”的供應，且在時間T3之後實際上可以停止到IP塊200的時鐘信號“IP 1 CLK”的供應。
在示例性實施例中，在從時間T2到時間T3的週期期間，IP塊200在備用狀態S2中等待時鐘信號“IP 1 CLK”的供應的停止，並且在時間T3到時間T4的週期期間，IP塊200可以進入休眠狀態S3。然而，本發明不限於此。舉例來說，在示例性實施例中，IP塊200在發送請求（CLK_REQ=L）之前可以已經在休眠狀態S3中，或在接收請求（CLK_REQ=L）的確認（CLK_ACK=L）之後可以進入休眠狀態S3。
在時間T4處，IP塊200發送請求（CLK_REQ=H）以恢復時鐘信號“IP 1 CLK”的供應。因此，通道管理電路130將時鐘信號的請求發送到時鐘控制電路122f。隨後，時鐘控制電路122f啟用時鐘源124f。回應於從時鐘控制電路122f中接收確認ACK，在時間T5處，通道管理電路130通知IP塊200時鐘信號“IP 1 CLK”的供應已經恢復（CLK_ACK=H）。因此，IP塊200識別驅動IP塊200的時鐘信號“IP 1 CLK”的供應已經恢復，並且進入運行狀態S1。在從時間T4到時間T5的週期期間，IP塊200在備用狀態S4中等待時鐘信號“IP 1 CLK”的提供，並且在從時間T5到時間T6的週期期間，IP塊200在運行狀態S1中。
在時間T6處，IP塊200發送請求（CLK_REQ=L）以停止提供時鐘信號“IP 1 CLK”。因此，在時間T7處，通道管理電路130將請求(CLK_REQ=L)的確認(CLK_ACK=L)發送到IP塊200並且將時鐘供應終止請求發送到時鐘控制電路122f。之後，時鐘控制電路122f將時鐘供應終止請求的確認ACK提供到通道管理電路130，並且隨後停用時鐘源124f以停止將時鐘信號“IP 1 CLK”提供到IP塊200。如上文所述，IP塊200從請求(CLK_REQ=L)的確認(CLK_ACK=L)中可以認識到可以停止用於驅動IP塊200的時鐘信號“IP 1 CLK”的供應，且在時間T7之後實際上可以停止到IP塊200的時鐘信號“IP 1 CLK”的供應。
在從時間T6到時間T7的週期期間，IP塊200在備用狀態S2中等待時鐘信號“IP 1 CLK”的供應的停止，並且在從時間T7到時間T8的週期期間，IP塊200在休眠狀態S3中。
在時間T8處，CMU控制器110從PMU 300中接收匯流排交易終止命令，並且將匯流排時鐘請求410a發送到通道管理電路130。根據匯流排時鐘請求410a，通道管理電路130與IP塊200之間的匯流排交易是全部通過IP塊200與通道管理電路130之間的通信通道CH1完成的。
在示例性實施例中，通道管理電路130與IP塊200之間的匯流排交易可以在不使用IP塊200與通道管理電路130之間的通信通道CH1的情況下完成。舉例來說，介面可以提供於PMU 300與IP塊200之間以在不使用通信通道CH1的情況下直接地發送匯流排時鐘請求410a。舉例來說，在不使用通信通道CH1的情況下，可以直接地將匯流排時鐘請求410a從PMU 300發送到IP塊200。
之後，即使在時間T9處IP塊200發送請求（CLK_REQ=H）以恢復時鐘信號“IP 1 CLK”的供應，但是通道管理電路130並不響應於請求（CLK_REQ=H），這是因為通道管理電路130的控制僅屬於PMU 300。舉例來說，不再接受在時間T8之後通過IP塊200發送的請求（CLK_REQ=H），並且通道管理電路130並不將確認（CLK_ACK=H）提供到IP塊200。在從時間T8到時間T9的週期期間，IP塊200在斷電啟用狀態S5中。
在圖4B中，與圖4A相比較，半導體裝置1的操作更包含信號CLK_ACTIVE。舉例來說，IP塊200使用信號CLK_ACTIVE來通知CMU 100關於IP塊200的操作狀態。
更確切地說，參考圖4B，在時間T5處，IP塊200通知通道管理電路130它是否使用信號CLK_ACTIVE（CLK_ACTIVE=H）操作，並且如上文參考圖4A所述，回應於在通過時鐘控制電路122f啟用時鐘源124f之後從時鐘控制電路122f中接收確認ACK，在時間T7處，通道管理電路130通知IP塊200提供時鐘信號（CLK_ACK=H）。類似於圖4A的實例，在時間T11處根據來自PMU 300的匯流排交易終止命令完成通道管理電路130與IP塊200之間的所有的匯流排交易。隨後，即使IP塊200在時間T12處發送請求（CLK_REQ=H）以恢復時鐘信號的供應，通道管理電路130也並不響應於請求（CLK_REQ=H），這是因為通道管理電路130的控制僅屬於PMU 300。舉例來說，不再接受在時間T11之後通過IP塊200發送的請求（CLK_REQ=H），並且通道管理電路130並不將確認（CLK_ACK=H）提供到IP塊200。
參考圖4C，回應於在時間T5處從PMU 300中接收控制命令320（例如，匯流排交易終止命令），無論IP塊200的操作狀態如何，即，無論IP塊200是否仍然在操作，CMU 100設置“CLK_REQ=L”，使得PMU 300具有對到IP塊200的時鐘信號的供應的完全控制。
半導體裝置1的操作不限於圖4A到圖4C的實例，並且在不脫離本發明的發明概念的精神和範圍的情況下可以對其做各種修改。
圖6和圖7是說明根據本發明的另一示範實施例的半導體裝置的實例操作的示意圖。
參考圖6和圖7，半導體裝置1的PMU 300將控制命令320與PMU時鐘請求310一起發送到CMU控制器110。
在示例性實施例中，控制命令320可以包含PLL去啟動命令。PLL去啟動命令是去啟動時鐘產生器CG的操作且允許時鐘源124a接收由振盪器OSC產生的時鐘信號的命令。時鐘源124a可為電耦合到時鐘產生器CG和振盪器OSC作為它的輸入的MUX電路。
CMU控制器110根據PLL去啟動命令將PLL時鐘請求420發送到時鐘控制電路122a，並且時鐘控制電路122a去啟動時鐘產生器CG、允許時鐘源124a接收從振盪器中輸出的時鐘信號並且從時鐘控制電路122a中接收確認422。回應於CMU控制器110完成這一操作，在功率序列（例如斷電）期間可視需要停用PLL以降低時鐘產生器CG的功率消耗。在示例性實施例中，時鐘產生器CG可以包含PLL。
在示例性實施例中，時鐘源CS的MUX電路可以接收來自時鐘產生器CG的時鐘信號和來自振盪器OSC的時鐘信號作為它的輸入，但是本發明不限於此。舉例來說，時鐘產生器CG可以包含延遲鎖定回路（delay locked loop，DLL）或環形振盪器。在示例性實施例中，振盪器OSC可以包含環形振盪器。
CMU控制器110根據控制命令320控制時鐘控制電路122a並且將確認330發送到PMU 300。
圖8是說明根據本發明的示例性實施例的半導體裝置的操作的示意圖。
參考圖8，半導體裝置1的PMU 300將控制命令320與PMU時鐘請求310一起發送到CMU控制器110。
在示例性實施例中，CMU 100可以包含相應地通過時鐘控制電路122a到122g硬體方面控制的時鐘源124a到124g，並且可更包含通過軟體控制的時鐘源126。控制命令320可為強制硬體自動時鐘門控命令。強制硬體自動時鐘門控命令是通過CMU控制器110控制時鐘源126的命令。
CMU控制器110根據強制硬體自動時鐘門控命令將控制請求430發送到時鐘元件120a到120g和通過軟體控制的時鐘源126，並且獲取對時鐘源126的控制。回應於CMU控制器110完成這一操作，在功率序列（例如，斷電）期間，可以視需要一起控制所有在硬體或軟體中的任一者的控制下的時鐘源124a到124g和126。
舉例來說，為了停止將從CMU 100中所提供的時鐘信號供應到IP塊200和210，CMU控制器110經由根據強制硬體自動時鐘門控命令的硬體路徑將控制請求430發送到時鐘元件120a到120g和通過軟體控制的時鐘源126，並且因此可以統一時鐘元件120a到120g和時鐘源126的操作模式。
CMU控制器110根據控制命令320控制時鐘元件120a到120g和通過軟體控制的時鐘源126，並且將確認330發送到PMU 300。
圖9和圖10是說明根據本發明的另一示範實施例的半導體裝置的實例操作的示意圖。
參考圖9和圖10，半導體裝置1的PMU 300將控制命令320與PMU時鐘請求310一起發送到CMU控制器110。
在示例性實施例中，控制命令320可為時鐘接通命令或時鐘斷開命令。時鐘接通命令或時鐘斷開命令是控制時鐘源124a到124f的命令。時鐘接通命令是請求時鐘信號的供應的命令，並且時鐘斷開命令是請求終止時鐘信號的供應的命令。
CMU控制器110根據時鐘接通命令或時鐘斷開命令將葉時鐘請求442a和442b相應地發送到時鐘控制電路122f和122g，並且時鐘控制電路122f和122g相應地啟用或停用時鐘源124f和124g以提供時鐘信號或終止時鐘信號的供應，並且相應地從時鐘控制電路122f和122g中相應地接收確認440a和440b。回應於CMU控制器110完成這一操作，在功率序列（例如，斷電或通電）期間，可以視需要識別重定信號或可以控制時鐘信號的供應以用於控制保留電路。在示例性實施例中，葉時鐘請求442a和442b相應地可為具有兩個時鐘請求REQ的ORed，相應地通過兩個通道管理電路130和132發送的所述兩個時鐘請求REQ相應地輸入到時鐘控制電路122f和122g。因此，時鐘控制電路122f和122g可以處理通過IP塊200或210發送的請求和通過PMU 300發送的請求兩者。
時鐘控制電路122a可以將根時鐘狀態信號444傳輸到CMU控制器110。CMU控制器110可以相應地從接收自時鐘控制電路122f和122g的確認440a和440b中識別時鐘信號是從時鐘控制電路122a中提供的，並且可以從通過時鐘控制電路122a提供的根時鐘狀態信號444中識別所有時鐘信號的供應是待停止的。
CMU控制器110根據控制命令320控制時鐘控制電路122a並且將確認330發送到PMU 300。
圖11是說明操作根據本發明的示例性實施例的半導體裝置的方法的示意圖。
參考圖11，PMU 300可以將PMU時鐘請求REQ1和REQ2相應地發送到CMU控制器110a和110b。
PMU 300將控制命令CMD1與PMU時鐘請求REQ1一起發送到CMU控制器110a，並且CMU控制器110a根據控制命令CMD1控制時鐘控制電路122i或通道管理電路134且將確認ACK1發送到PMU 300。PMU 300將控制命令CMD2與PMU時鐘請求REQ2一起發送到CMU控制器110b，並且CMU控制器110b根據控制命令CMD2控制時鐘控制電路122j或通道管理電路136且將確認ACK2發送到PMU 300。
如上文參考圖1所述，PMU 300與CMU控制器110a之間的介面和PMU 300與CMU控制器110b之間的介面可為非同步介面，並且可以以握手方式操作。
根據本發明的示例性實施例，可以硬體方面控制CMU的各種時鐘源。因此，半導體裝置的性能增強，並且在其中實施通過硬體的時鐘信號控制的系統中執行功率管理。
圖12是半導體系統的框圖，對於所述半導體系統來說根據本發明的一些示範實施例的半導體裝置和根據本發明的一些示範實施例的半導體裝置的操作方法是適用的。
參考圖12，半導體系統可以包含半導體裝置“SoC”1、處理器10、記憶體裝置20、顯示裝置30、網路裝置40、儲存裝置50和輸入/輸出(input/output，I/O)裝置60。半導體裝置“SoC”1、處理器10、記憶體裝置20、顯示裝置30、網路裝置40、儲存裝置50和I/O裝置60可以通過匯流排70彼此交換資料。
半導體裝置“SoC”1可以包含控制記憶體裝置20的記憶體控制器、控制顯示裝置30的顯示控制器、控制網路裝置40的網路控制器、控制儲存裝置50的儲存控制器和控制I/O裝置60的I/O控制器中的至少一個。半導體系統可更包含額外的處理器10，所述額外的處理器10控制記憶體裝置20、顯示裝置30、網路裝置40、儲存裝置50和I/O裝置60中的至少一個。
圖13到圖15是說明圖12的半導體系統的實例的示意圖。
更確切地說，圖13說明平板個人電腦（tablet personal computer，PC）1200，圖14說明筆記型電腦1300，並且圖15說明智慧型電話1400。根據本發明的一些示範實施例的半導體裝置可用於平板PC 1200、筆記型電腦1300或智慧型電話1400中。
顯然，根據本發明的一些示範實施例的半導體裝置還可以用於除本文中闡述的那些以外的各種積體電路（integrated circuit，IC）裝置中。
也就是說，平板PC 1200、筆記型電腦1300和智慧型電話1400在本文中僅描述為適用本發明的發明概念的半導體系統的實例，但是本發明不限於此。
在一些示範實施例中，適用本發明的發明概念的半導體系統還可以實施為電腦、超級移動PC（ultra mobile PC，UMPC）、工作站、小筆電（net-book）、個人數位助理（personal digital assistants，PDA）、可攜式電腦、無線電話、行動電話、電子圖書（electronic-book，e-book）、可攜式多媒體播放機（portable multimedia player，PMP)、可攜式遊戲控制台、導航裝置、黑盒子、數碼相機、三維(3-dimensional，3D)電視機、數位音訊記錄器、數位音訊播放機、數位圖片記錄器、數位圖片播放機、數位錄影機或數位視訊播放機。
儘管已經出於說明性目的公開了本發明的優選實施例，但是所屬領域的技術人員將理解在不脫離所附申請專利範圍中所公開的本發明的範圍和精神的前提下各種修改、添加和替代是可能的。
1:半導體裝置、SoC
10:處理器
20:記憶體裝置
30:顯示裝置
40:網路裝置
50:儲存裝置
60:輸入/輸出裝置
70:匯流排
100:時鐘管理單元
110、110a、110b:CMU控制器
120a、120b、120c、120d、120e、120f、120g:時鐘元件
122、122a、122b、122c、122d、122e、122f、122g、122i、122j:時鐘控制電路
124、124a、124b、124c、124d、124e、124f、124g、126:時鐘源
130、132、134、136:通道管理電路
200、210:智慧財產權塊
300:功率管理單元
310、REQ、REQ1、REQ2、REQ3:時鐘請求
320、CMD1、CMD2:控制命令
330、440a、440b、412a、412b、422、ACK、ACK1、ACK2、ACK3:確認
410a、410b:匯流排時鐘請求
420:PLL時鐘請求
430:控制請求
442a、442b:葉時鐘請求
444:根時鐘狀態信號
1200:平板個人電腦
1300:筆記型電腦
1400:智慧型電話
CG:時鐘產生器
CH1、CH2:通信通道
CLK、IP 1 CLK:時鐘信號
CLK_REQ‧‧‧時鐘信號的請求CLK_ACK‧‧‧請求的確認CLK_ACTIVE‧‧‧信號OSC‧‧‧振盪器S1‧‧‧運行狀態S2‧‧‧備用狀態S3‧‧‧休眠狀態S4‧‧‧備用狀態S5‧‧‧斷電啟用狀態T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11‧‧‧時間
通過參考本發明的附圖詳細描述它的示例性實施例，本發明的這些和其它特徵將變得更加顯而易見。 圖1是說明根據本發明的示範實施例的半導體裝置的示意圖。 圖2是說明操作根據本發明的示範實施例的半導體裝置的方法的示意圖。 圖3是說明根據本發明的示範實施例的半導體裝置的實例操作的示意圖。 圖4A到圖4C是說明圖3的半導體裝置的操作的時序圖。 圖5是說明圖3的半導體裝置的實例操作的示意圖。 圖6和圖7是說明根據本發明的另一示範實施例的半導體裝置的實例操作的示意圖。 圖8是說明根據本發明的另一示範實施例的半導體裝置的實例操作的示意圖。 圖9和圖10是說明根據本發明的另一示範實施例的半導體裝置的實例操作的示意圖。 圖11是說明操作根據本發明的另一示範實施例的半導體裝置的方法的示意圖。 圖12是說明半導體系統的框圖，對於所述半導體系統來說根據本發明的一些示範實施例的半導體裝置和根據本發明的一些示範實施例的半導體裝置的操作方法是適用的。 圖13到圖15是說明圖12的半導體系統的實例的示意圖。
1:半導體裝置
100:時鐘管理單元
110:CMU控制器
120a、120b、120c、120d、120e、120f、120g:時鐘元件
122a、122b、122c、122d、122e、122f、122g:時鐘控制電路
124a、124b、124c、124d、124e、124f、124g:時鐘源
130、132:通道管理電路
200、210:智慧財產權塊
300:功率管理單元
ACK:確認
CG:時鐘產生器
CH1、CH2:通信通道
CLK:時鐘信號
REQ:時鐘請求
OSC:振盪器

Claims (20)

  1. 一種半導體裝置，其包括：時鐘管理單元，其包含：第一時鐘控制電路，其控制第一時鐘源；第二時鐘控制電路，其回應於來自智慧財產權塊的智慧財產權塊時鐘請求將第一時鐘請求發送到所述第一時鐘控制電路並且控制第二時鐘源，其中所述第二時鐘源從所述第一時鐘源中接收時鐘信號；以及時鐘管理單元控制器；以及功率管理單元，其將功率管理單元時鐘請求發送到所述時鐘管理單元控制器，其中所述時鐘管理單元回應於所述功率管理單元時鐘請求將所述時鐘信號提供到所述智慧財產權塊。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述功率管理單元更將控制命令發送到所述時鐘管理單元，並且其中所述時鐘管理單元控制器根據所述控制命令控制所述第一時鐘控制電路或第二時鐘控制電路，並且隨後將確認發送到所述功率管理單元。
  3. 如申請專利範圍第2項所述的半導體裝置，其更包括：時鐘產生器，其耦合到所述第一時鐘源；以及振盪器，其耦合到所述第一時鐘源，其中所述第一時鐘源包含多工器電路，其中所述第一時鐘源的所述多工器電路耦合到所述時鐘產生器以及所述振盪器，並且 其中所述控制命令包含鎖相環路去啟動命令，所述鎖相環路去啟動命令用於去啟動所述時鐘產生器的操作並且允許所述第一時鐘源從所述振盪器中接收所述時鐘信號。
  4. 如申請專利範圍第3項所述的半導體裝置，其中所述時鐘管理單元控制器根據所述鎖相環路去啟動命令將鎖相環路時鐘請求發送到所述第一時鐘控制電路，並且其中所述第一時鐘控制電路將確認發送到所述時鐘管理單元控制器。
  5. 如申請專利範圍第2項所述的半導體裝置，其中所述時鐘管理單元更包括第三時鐘源，其中所述第三時鐘源通過軟體控制，並且其中所述控制命令包含強制硬體自動時鐘門控命令以用於通過所述時鐘管理單元控制器控制所述第三時鐘源的操作。
  6. 如申請專利範圍第2項所述的半導體裝置，其中所述控制命令包含時鐘接通命令或時鐘斷開命令以用於控制所述第一時鐘源以及所述第二時鐘源中的至少一個的操作。
  7. 如申請專利範圍第6項所述的半導體裝置，其中所述時鐘管理單元控制器根據所述時鐘接通命令或所述時鐘斷開命令將葉時鐘請求發送到所述第二時鐘控制電路，並且 其中所述第二時鐘控制電路將確認發送到所述時鐘管理單元控制器。
  8. 如申請專利範圍第6項所述的半導體裝置，其中所述第一時鐘控制電路將根時鐘狀態信號發送到所述時鐘管理單元控制器。
  9. 如申請專利範圍第2項所述的半導體裝置，其中所述時鐘管理單元更包括通道管理電路，所述通道管理電路響應於來自所述智慧財產權塊的所述智慧財產權塊時鐘請求將第二時鐘請求發送到所述第二時鐘控制電路，並且其中所述時鐘管理單元控制器根據所述控制命令控制所述通道管理電路，並且隨後將確認發送到所述功率管理單元。
  10. 如申請專利範圍第9項所述的半導體裝置，其中所述控制命令包含匯流排交易終止命令以用於終止所述通道管理電路與所述智慧財產權塊之間的匯流排交易。
  11. 如申請專利範圍第10項所述的半導體裝置，其中所述時鐘管理單元控制器根據所述匯流排交易終止命令將匯流排時鐘請求發送到所述通道管理電路，並且其中所述通道管理電路將確認發送到所述時鐘管理單元控制器。
  12. 一種半導體裝置，其包括：時鐘管理單元，其包含：第一時鐘控制電路，其控制第一時鐘源；第二時鐘控制電路，其回應於來自智慧財產權塊的智慧 財產權塊時鐘請求將第一時鐘請求發送到所述第一時鐘控制電路、控制第二時鐘源，所述第二時鐘源從所述第一時鐘源中接收時鐘信號；以及時鐘管理單元控制器；以及功率管理單元，其將控制命令發送到所述時鐘管理單元控制器，並且在所述時鐘管理單元控制器執行從所述功率管理單元接收的所述控制命令之後從所述時鐘管理單元控制器中接收確認，其中所述時鐘管理單元回應於所述控制命令將所述時鐘信號提供到所述智慧財產權塊。
  13. 如申請專利範圍第12項所述的半導體裝置，其中所述時鐘管理單元控制器根據所述控制命令控制所述第一時鐘控制電路並且將所述確認發送到所述功率管理單元。
  14. 如申請專利範圍第13項所述的半導體裝置，其中所述第一時鐘源包含耦合到時鐘產生器以及振盪器的多工器電路，並且其中所述控制命令包含鎖相環路去啟動命令，所述鎖相環路去啟動命令用於去啟動所述時鐘產生器的操作並且允許所述第一時鐘源從所述振盪器中接收時鐘信號。
  15. 如申請專利範圍第14項所述的半導體裝置，其中所述時鐘管理單元控制器根據所述鎖相環路去啟動命令將鎖相環路時鐘請求發送到所述第一時鐘控制電路，並且 其中所述第一時鐘控制電路將確認發送到所述時鐘管理單元控制器。
  16. 如申請專利範圍第13項所述的半導體裝置，其中所述時鐘管理單元更包括第三時鐘源，所述第三時鐘源通過軟體控制，並且其中所述控制命令包含強制硬體自動時鐘門控命令使得所述時鐘管理單元控制器控制所述第三時鐘源的操作。
  17. 如申請專利範圍第13項所述的半導體裝置，其中所述控制命令包含時鐘接通命令或時鐘斷開命令以用於控制所述第一時鐘源或第二時鐘源的操作。
  18. 一種半導體裝置，其包括：時鐘源，其產生時鐘信號；多個時鐘元件，其包含根時鐘元件以及葉時鐘元件，其中所述時鐘信號通過所述多個時鐘元件，並且其中所述時鐘源耦合到所述根時鐘元件，通道管理電路，其耦合到所述葉時鐘元件；智慧財產權塊，其耦合到所述通道管理電路並且接收所述時鐘信號；時鐘管理單元控制器，其耦合到所述根時鐘元件以及所述通道管理電路；以及功率管理單元，其耦合到所述時鐘管理單元控制器， 其中所述多個時鐘元件經配置以回應於智慧財產權塊時鐘請求將來自所述葉時鐘元件的時鐘請求信號發送到所述根時鐘元件，並且響應於來自所述根時鐘元件的確認將所述時鐘信號從所述根時鐘元件傳遞到所述葉時鐘元件。
  19. 如申請專利範圍第18項所述的半導體裝置，其中所述通道管理電路回應於來自所述功率管理單元的命令忽略所述智慧財產權塊時鐘請求。
  20. 如申請專利範圍第18項所述的半導體裝置，其中所述時鐘源包含鎖相環路以及振盪器中的至少一個。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019190827A1 (en) 2018-03-30 2019-10-03 Provino Technologies, Inc. Arbitrating portions of transactions over virtual channels associated with an interconnect
US20190302861A1 (en) * 2018-03-30 2019-10-03 Provino Technologies, Inc. Protocol level control for system on a chip (soc) agent reset and power management
US11592861B2 (en) 2020-08-12 2023-02-28 Samsung Electronics Co., Ltd. Semiconductor device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6021501A (en) * 1995-05-26 2000-02-01 National Semiconductor Corporation Clock enable/disable circuit of power management system
US20040243874A1 (en) * 2003-05-30 2004-12-02 Byers Charles Calvin Programmable clock management component reconfiguration upon receipt of one or more control signals to be able to process one or more frequency signals
US20110050300A1 (en) * 2007-09-27 2011-03-03 Peter Klapproth Clock Generator
US20130173951A1 (en) * 2011-12-30 2013-07-04 Gabriel Vogel Controlling communication of a clock signal to a peripheral
US8996906B1 (en) * 2010-05-13 2015-03-31 Tabula, Inc. Clock management block
CN106200760A (zh) * 2015-05-26 2016-12-07 三星电子株式会社 时钟管理电路、芯片上系统、时钟管理的方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69533599T2 (de) 1994-02-02 2005-10-13 Advanced Micro Devices, Inc., Sunnyvale Leistungssteuerung in einem asynchronen Sender/Empfänger
EP0666525B1 (en) 1994-02-04 2001-09-12 Intel Corporation Method and apparatus for control of power consumption in a computer system
US5793993A (en) 1995-01-26 1998-08-11 General Magic, Inc. Method for transmitting bus commands and data over two wires of a serial bus
US6654898B1 (en) 1999-07-15 2003-11-25 Apple Computer, Inc. Stable clock generation internal to a functional integrated circuit chip
EP1204016B1 (en) 2000-11-03 2007-04-11 STMicroelectronics S.r.l. Power down protocol for integrated circuits
US7174467B1 (en) 2001-07-18 2007-02-06 Advanced Micro Devices, Inc. Message based power management in a multi-processor system
JP4340536B2 (ja) 2001-08-29 2009-10-07 メディアテック インコーポレーテッド 無線システムにおけるクロックおよび電力制御の方法および装置
US7111183B1 (en) 2002-10-10 2006-09-19 Lattice Semiconductor Corporation Expansion method for complex power-sequencing applications
DE10303673A1 (de) 2003-01-24 2004-08-12 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Asynchrone Hüllschaltung für eine global asynchrone, lokal synchrone (GALS) Schaltung
US7222251B2 (en) 2003-02-05 2007-05-22 Infineon Technologies Ag Microprocessor idle mode management system
US6915438B2 (en) 2003-04-04 2005-07-05 Arraycomm, Inc Distributed power management method for monitoring control/status signal of sub-modules to manage power of sub-modules by activating clock signal during operation of sub-modules
US6927604B2 (en) 2003-08-21 2005-08-09 International Business Machines Corporation Clock signal selector circuit with reduced probability of erroneous output due to metastability
US20050232218A1 (en) 2004-04-19 2005-10-20 Broadcom Corporation Low-power operation of systems requiring low-latency and high-throughput
US7401245B2 (en) 2005-04-29 2008-07-15 Hewlett-Packard Development Company, L.P. Count calibration for synchronous data transfer between clock domains
US7245161B2 (en) 2005-09-15 2007-07-17 International Business Machines Corporation Apparatus and method for verifying glitch-free operation of a multiplexer
US7971086B2 (en) 2007-02-06 2011-06-28 D. S. P. Group Ltd. Integrated waking/while-awake power management system with breaking distance timer for high wake-up latency portion of hardware
US20080301604A1 (en) 2007-05-30 2008-12-04 Alexander Itskovich Apparatus for and method of estimating the quality of clock gating solutions for integrated circuit design
US8112651B2 (en) 2008-09-25 2012-02-07 Intel Corporation Conserving power in a computer system
US8448001B1 (en) 2009-03-02 2013-05-21 Marvell International Ltd. System having a first device and second device in which the main power management module is configured to selectively supply a power and clock signal to change the power state of each device independently of the other device
CN102193580A (zh) 2010-02-12 2011-09-21 布鲁旺德通讯有限公司 用于时钟门控控制的方法和装置
US8271812B2 (en) 2010-04-07 2012-09-18 Apple Inc. Hardware automatic performance state transitions in system on processor sleep and wake events
US9081517B2 (en) 2011-08-31 2015-07-14 Apple Inc. Hardware-based automatic clock gating
US9471121B2 (en) 2011-11-14 2016-10-18 Texas Instruments Incorporated Microprocessor based power management system architecture
JP6051648B2 (ja) 2012-07-23 2016-12-27 セイコーエプソン株式会社 プロジェクター、およびその制御方法
US9218018B2 (en) 2012-09-14 2015-12-22 Oracle International Corporation Method and apparatus for distributed generation of multiple configurable ratioed clock domains within a high speed domain
CN104769841B (zh) 2012-09-19 2018-11-13 高通股份有限公司 用于降低动态功率的时钟门控电路
KR102001414B1 (ko) 2012-09-27 2019-07-18 삼성전자주식회사 데이터 트랜잭션에 따라 전력공급을 제어하는 시스템-온-칩 및 그 동작방법
US9383805B2 (en) 2013-03-12 2016-07-05 Atmel Corporation Generating clock on demand
US9766648B2 (en) 2013-07-16 2017-09-19 Ford Global Technologies, Llc Controller system coordinated using a timing signal and method of controller coordination using a timing signal
KR102197065B1 (ko) 2014-10-23 2020-12-30 삼성전자 주식회사 클락 발생 회로 및 이를 포함하는 반도체 집적회로 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6021501A (en) * 1995-05-26 2000-02-01 National Semiconductor Corporation Clock enable/disable circuit of power management system
US20040243874A1 (en) * 2003-05-30 2004-12-02 Byers Charles Calvin Programmable clock management component reconfiguration upon receipt of one or more control signals to be able to process one or more frequency signals
US20110050300A1 (en) * 2007-09-27 2011-03-03 Peter Klapproth Clock Generator
US8996906B1 (en) * 2010-05-13 2015-03-31 Tabula, Inc. Clock management block
US20130173951A1 (en) * 2011-12-30 2013-07-04 Gabriel Vogel Controlling communication of a clock signal to a peripheral
CN106200760A (zh) * 2015-05-26 2016-12-07 三星电子株式会社 时钟管理电路、芯片上系统、时钟管理的方法

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Publication number Publication date
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