KR102197065B1 - 클락 발생 회로 및 이를 포함하는 반도체 집적회로 장치 - Google Patents

클락 발생 회로 및 이를 포함하는 반도체 집적회로 장치 Download PDF

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Abstract

클락 발생 회로 및 이를 포함하는 반도체 집적회로 장치가 개시된다. 본 발명의 클락 발생 회로는 제1 클락 신호를 발생하는 제1 클락 경로, 제2 클락 신호를 발생하는 제2 클락 경로 및 상기 제1 클락 경로와 상기 제2 클락 경로에 연결되어, 상기 제1 클락 경로 및 상기 제2 클락 경로 중 선택된 클락 경로로부터 선택 클락 신호를 수신하여 출력하는 선택기를 포함하며, 상기 선택기에서의 선택이 상기 제2 클락 경로에서 상기 제1 클락 경로로 변경되면, 상기 선택기는 상기 제1 클락 경로에 포함된 적어도 하나의 소자로 턴온 요청 신호를 전송하고, 상기 제1 클락 경로에 포함된 적어도 하나의 소자는 상기 턴온 요청 신호에 응답하여 턴온(인에이블)되고, 상기 선택기로 턴온 응답 신호를 전송한다.

Description

클락 발생 회로 및 이를 포함하는 반도체 집적회로 장치{Clock Circuit for generating Clock Signal and Semiconductor Integrated Circuit Device including the same}
본 발명의 개념에 따른 실시 예는 클락 발생 회로 및 이를 포함하는 반도체 집적회로 장치(예컨대, 시스템-온-칩)에 관한 것이다.
SoC(system-on-Chip), 프로세서(processor), 메모리 장치 등과 같은 반도체 집적회로는 클락 신호를 필요로 한다. 반도체 집적 회로에 따라서, 클락 신호의 주파수가 가변될 필요가 있거나 또는 클락 신호의 변경이 필요할 때도 있다.
따라서, 클락 신호를 생성하여 공급하는 클락 발생 회로는 PLL(phase locked loop), 분주기(Divider), 멀티플렉서(mutiplexer), 클락 게이팅 회로(clock gating logic) 등 다양한 소자들(components)을 포함하고, 필요에 따라 클락 신호의 분주비를 가변하거나, 클락 소스를 변경함으로써 다른 클락 신호를 출력하기도 한다.
본 발명이 이루고자 하는 기술적인 과제는 클락 신호의 변경시 클락 경로의 클락 소자들을 자동으로 턴온(turn-on) 또는 턴오프(turn-off)함으로써 클락 신호의 변경을 용이하게 하는 클락 발생 회로, 및 이를 포함하는 반도체 집적 회로 장치를 제공함에 있다.
본 발명의 실시 예에 따르면, 클락 발생 회로는 제1 클락 신호를 발생하는 제1 클락 경로, 제2 클락 신호를 발생하는 제2 클락 경로 및 상기 제1 클락 경로와 상기 제2 클락 경로에 연결되어, 상기 제1 클락 경로 및 상기 제2 클락 경로 중 선택된 클락 경로로부터 선택 클락 신호를 수신하여 출력하는 선택기를 포함한다.
상기 선택기에서의 선택이 상기 제2 클락 경로에서 상기 제1 클락 경로로 변경되면, 상기 선택기는 상기 제1 클락 경로에 포함된 적어도 하나의 소자로 턴온 요청 신호를 전송하고, 상기 제1 클락 경로에 포함된 적어도 하나의 소자는 상기 턴온 요청 신호에 응답하여 턴온(인에이블)되고, 상기 선택기로 턴온 응답 신호를 전송한다.
상기 선택기는 상기 제2 클락 경로에 포함된 적어도 하나의 소자로 턴오프 요청 신호를 전송하며, 상기 제2 클락 경로에 포함된 적어도 하나의 소자는 상기 턴오프 요청 신호에 응답하여 턴오프(디스에이블)되고, 상기 선택기로 턴오프 응답 신호를 전송할 수 있다.
상기 제1 클락 경로는 제1 입력 클락 신호를 입력받아 상기 제1 클락 신호를 상기 선택 클락 신호로서 상기 선택기로 제공하는 제1 클락 경로의 제1 클락 소자; 및 제2 입력 클락 신호를 입력받아 상기 제1 입력 클락 신호를 상기 제1 클락 경로의 상기 제1 클락 소자로 제공하는 제1 클락 경로의 제2 클락 소자를 포함할 수 있다.
상기 제1 클락 경로의 제1 클락 소자는 상기 선택기로부터의 상기 턴온 요청 신호에 응답하여 상기 제1 클락 경로의 제2 클락 소자로 상기 턴온 요청 신호를 전송하고, 상기 제1 클락 경로의 제2 클락 소자는 상기 제1 클락 경로의 제1 클락 소자로부터의 상기 턴온 요청 신호에 응답하여 인에이블되고, 상기 제1 클락 경로의 제1 클락 소자로 상기 턴온 응답 신호를 전송하며, 상기 제1 클락 경로의 제1 클락 소자는 상기 제1 클락 경로의 제2 클락 소자로부터의 상기 턴온 응답 신호에 응답하여 인에이블되고, 상기 선택기로 상기 턴온 응답 신호를 전송할 수 있다.
상기 선택기에서의 선택이 상기 제1 클락 경로에서 상기 제2 클락 경로로 다시 변경되면, 상기 선택기는 상기 제1 클락 경로의 제1 클락 소자로 턴오프 요청 신호를 전송하고, 상기 제1 클락 경로의 제1 클락 소자는 상기 선택기로부터의 상기 턴오프 요청 신호에 응답하여 상기 제1 클락 경로의 제2 클락 소자로 상기 턴오프 요청 신호를 전송하고, 상기 제1 클락 경로의 제2 클락 소자는 상기 제1 클락 경로의 제1 클락 소자로부터의 상기 턴오프 요청 신호에 응답하여 디스에이블되고, 상기 제1 클락 경로의 제1 클락 소자로 상기 턴오프 응답 신호를 전송하며, 상기 제1 클락 경로의 제1 클락 소자는 상기 제1 클락 경로의 제2 클락 소자로부터의 상기 턴오프 응답 신호에 응답하여 디스에이블되고, 상기 선택기로 상기 턴오프 응답 신호를 전송할 수 있다.
본 발명의 실시 예에 따르면, 반도체 집적회로 장치는 소스 클락 신호를 입력받아 출력 클락 신호를 발생하는 클락 발생 회로; 및 상기 출력 클락 신호를 수신하여 동작하는 로직 회로를 포함한다.
상기 클락 발생 회로는 제1 클락 경로; 제2 클락 경로; 및 상기 제1 클락 경로 및 상기 제2 클락 경로에 연결되어, 상기 제1 클락 경로 및 상기 제2 클락 경로 중 선택된 클락 경로로부터 선택 클락 신호를 수신하여 출력하는 선택기를 포함한다.
상기 선택기에서의 선택이 상기 제2 클락 경로에서 상기 제1 클락 경로로 변경되면, 상기 선택기는 상기 제1 클락 경로를 턴온(인에이블)하기 위해 상기 제1 클락 경로의 제1 클락 소자로 턴온 요청 신호를 전송하고, 상기 제2 클락 경로를 턴오프(디스에이블)하기 위해 상기 제2 클락 경로의 제1 클락 소자로 턴오프 요청 신호를 전송한다.
상기 제1 클락 경로의 적어도 하나의 클락 소자는 자신의 하위 노드의 클락 소자로부터 상기 턴온 요청 신호를 수신하고, 자신의 상위 노드의 클락 소자로 상기 턴온 요청 신호를 전송할 수 있다.
상기 제2 클락 경로의 적어도 하나의 클락 소자는 자신의 하위 노드의 클락 소자로부터 상기 턴오프 요청 신호를 수신하고, 자신의 상위 노드의 클락 소자로 상기 턴오프 요청 신호를 전송할 수 있다.
상기 제1 및 제2 클락 경로의 각 클락 소자는 자신의 상태 정보를 저장하는 상태 레지스터를 포함할 수 있다.
본 발명의 실시 예에 따르면, 클락 경로의 변경시 선택된 클락 경로의 소자들은 자동으로 턴온(turn-on)되고, 선택되지 않은 클락 경로의 소자들은 자동으로는 턴오프(turn-off)된다. 이에 따라, 클락 신호의 변경시 해당 클락 경로의 각 소자들을 일일이 제어해야 하는 번거로움이나 어려움이 없어지고, 클락 신호의 변경이 용이해 진다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 클락 발생 회로를 개략적으로 나타내는 구성 블록도이다.
도 2는 도 1에 도시된 클락 발생 회로의 일 실시예를 보다 구체적으로 나타내는 구성 블록도이다.
도 3은 도 2에 도시된 클락 발생 회로의 동작을 개략적으로 나타내는 플로우차트이다.
도 4는 도 2에 도시된 제1 클락 경로(100A)의 제1 클락 소자(110A)의 일 실시예를 나타내는 블록도이다.
도 5는 본 발명의 다른 실시예에 따른 클락 발생 회로의 구성 블록도이다.
도 6 내지 도 9는 도 5에 도시된 클락 발생 회로의 동작을 개략적으로 나타내는 플로우차트이다.
도 10은 본 발명의 일 실시 예에 따른 클락 발생 회로를 포함하는 반도체 집적회로 장치의 개략적인 구성 블록도를 나타낸다.
도 11은 본 발명의 다른 실시 예에 따른 클락 발생 회로를 포함하는 반도체 집적회로 장치의 개략적인 구성 블록도를 나타낸다.
도 12는 본 발명의 실시예에 따른 SoC를 포함하는 전자 시스템의 실시 예를 나타내는 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
시스템 온 칩(system on chip; SoC)이나 클락 시스템은 PLL(Phase locked loop), 분주기(Divider), 멀티플렉서(mutiplexer), 클락 게이팅 회로(clock gating logic) 등 다양한 클락 소자들(clock components)을 포함한다.
통상의 클락 시스템에서는 멀티플렉서에서의 설정을 변경, 즉 선택되는 클락 신호를 변경하기 위해서는 변경하고자 하는 클락 경로의 모든 클락 소자들을 일일이 개별적으로 제어해야 한다. 예를 들어, 새롭게 선택되는 클락 경로의 각 클락 소자들을 개별적으로 턴온한 후 멀티플렉서에서 선택을 변경한다. 또한 멀티플렉서의 선택 변경 이후 사용되지 않는 클락 경로의 클락 소자에 대해서는 파워 소모를 줄이기 위해 개별적으로 턴오프시켜야 한다.
이와 같이, 통상의 클락 시스템에서는 사용자가 클락 경로 전체를 고려하여 사용하고자 하는 클락 경로의 클락 소자들을 일일이 제어해야 하는 번거로움이 있다.
도 1은 본 발명의 실시예에 따른 클락 발생 회로를 개략적으로 나타내는 구성 블록도이다. 이를 참조하면, 본 발명의 실시예에 따른 클락 발생 회로(10)는 제1 내지 제n(2 이사의 정수) 클락 경로(clock path)(100, 200) 및 선택기(selector, 20)를 포함한다.
제1 클락 경로(100)는 제1 클락 신호(CLK_P1)를 발생하고, 제 n 클락 경로(200)는 제n 클락 신호(CLK_Pn)를 발생한다.
선택기(20)는 제1 클락 경로(100) 내지 제n 클락 경로(200)에 연결되어, 제1 클락 경로(100) 내지 제n 클락 경로(200) 중 선택된 클락 경로로부터 선택 클락 신호(SCLK)를 수신하여 출력한다. 예를 들어, 선택기(20)는 선택 제어 신호(CS)에 응답하여 제1 클락 신호(CLK_P1) 내지 제n 클락 신호(CLK_Pn) 중 어느 하나를 선택하여 선택 클락 신호(SCLK)로서 출력한다.
각 클락 경로(100, 200)는 PLL(phase locked loop), 분주기(Divider), 멀티플렉서(multiplexer), 클락 게이팅 회로(clock gating logic)와 같은 적어도 하나의 클락 소자(clock component)를 포함한다.
설명의 편의를 위하여, n은 2이고, 선택 제어 신호(CS)에 의하여, 선택기(20)에서 제2 클락 신호(CLK_P2)가 선택된 상태, 즉, 제2 클락 경로(200)가 선택된 상태라고 가정한다.
제2 클락 경로(200)가 선택된 상태였다가, 선택기(20)에서의 선택 제어 신호(CS)에 의하여 제1 클락 경로(100)로 선택이 변경되면, 선택기(20)는 제1 클락 경로(100)를 턴온(turn-on)(또는 인에이블(enable))하기 위해 제1 클락 경로(100)에 포함된 적어도 하나의 클락 소자로 턴온 요청 신호를 전송한다. 또한, 선택기(20)는 제2 클락 경로(200)를 턴오프(turn-off)(또는 디스에이블(disable))하기 제2 클락 경로(200)에 포함된 적어도 하나의 클락 소자로 턴오프 요청 신호를 전송한다.
제1 클락 경로(100)에 포함된 적어도 하나의 소자는 선택기(20)로부터의 턴온 요청 신호에 응답하여 턴온(인에이블)되고, 선택기(20)로 턴온 응답 신호를 전송한다.
제2 클락 경로(200)에 포함된 적어도 하나의 소자는 선택기(20)로부터의 턴오프 요청 신호에 응답하여 턴오프(디스에이블)되고, 선택기(20)로 턴오프 응답 신호를 전송한다.
도 2는 도 1에 도시된 클락 발생 회로의 일 실시예를 보다 구체적으로 나타내는 구성 블록도이다. 도 3은 도 2에 도시된 클락 발생 회로의 동작을 개략적으로 나타내는 플로우차트이다.
도 2 및 도 3을 참조하면, 제1 클락 경로(100A)는 제1 클락 소자(110A) 및 제2 클락 소자(120A)를 포함한다.
제1 클락 경로(100A)의 제1 클락 소자(110A)는 제1 입력 클락 신호(CK1_1)를 입력받아 제1 클락 신호(CLK_P1)를 선택기(20A)로 제공한다.
제1 클락 경로(100A)의 제2 클락 소자(120A)는 제2 입력 클락 신호(CK1_2)를 입력받아 제1 입력 클락 신호(CK1_1)를 제1 클락 경로(100A)의 제1 클락 소자(110A)로 제공한다.
제2 클락 경로(200A)도 제1 클락 소자(210A) 및 제2 클락 소자(220A)를 포함할 수 있다.
제2 클락 경로(200A)의 제1 클락 소자(210A)는 제3 입력 클락 신호(CK2_1)를 입력받아 제2 클락 신호(CLK_P2)를 선택기(20A)로 제공한다.
제2 클락 경로(200A)의 제2 클락 소자(220A)는 제4 입력 클락 신호(CK2_2)를 입력받아 제3 입력 클락 신호(CK2_1)를 제2 클락 경로(200A)의 제1 클락 소자(210A)로 제공한다.
일 실시예에서, 제1 및 제2 클락 경로(100A, 200A)의 제1 클락 소자(110A, 210A)는 분주기(Divider)일 수 있고, 제1 및 제2 클락 경로(100A, 200A)의 제2 클락 소자(120A, 220A)는 PLL일 수 있으나, 이에 한정되는 것은 아니다.
또한, 제1 및 제2 클락 경로(100A, 200A) 각각은 두 개의 클락 소자를 포함하나, 클락 소자의 수나 연결관계는 달라질 수 있다.
선택기(20A)의 초기 설정은 제2 클락 신호(CLK_P2)를 선택하는 설정, 즉, 선택 제어 신호(CS)에 의하여 초기에는 제2 클락 신호(CLK_P2)가 선택되는 설정이라고 가정한다.
그러면, 선택기(20A)에서의 초기 설정에 따라 제2 클락 경로(200A)의 제1 및 제2 클락 소자(210A, 220A)는 턴온 상태이고, 제1 클락 경로(100A)의 제1 및 제2 클락 소자(110A, 120A)는 턴온 상태일 수 있다.
선택 제어 신호(CS)를 변경함으로써 선택기(20A)에서 제1 클락 신호(CLK_P1)이 선택되도록 설정을 변경하는 경우, 즉, 제1 클락 경로(100A)가 선택되도록 설정을 변경하는 경우의 클락 발생 회로(10A)의 동작을 도 3을 참조하여 기술하면 다음과 같다.
선택기(20A)에서 제1 클락 신호(CLK_P1)가 선택되도록 설정이 변경되면(S110), 선택기(20A)는 제1 클락 경로(100A)를 턴온하기 위하여 턴온 요청 신호(ON_REQ)를 제1 클락 경로(100A)의 제1 클락 소자(110A)로 전송한다(S120).
제1 클락 경로(100A)의 제1 클락 소자(110A)는 선택기(20A)로부터의 턴온 요청 신호(ON_REQ)에 응답하여 제1 클락 경로(100A)의 제2 클락 소자(120A)로 턴온 요청 신호(ON_REQ)를 전송한다(S130).
제1 클락 경로(100A)의 제2 클락 소자(120A)는 제1 클락 경로(100A)의 제1 클락 소자(110A)로부터의 상기 턴온 요청 신호(ON_REQ)에 응답하여 턴온(인에이블)되고(S140), 제1 클락 경로(100A)의 제1 클락 소자(110A)로 턴온이 완료되었음을 알리는 턴온 응답 신호(ON_ACK)를 전송한다(S150).
제1 클락 경로(100A)의 제1 클락 소자(110A)는 제1 클락 경로(100A)의 제2 클락 소자(120A)로부터의 턴온 응답 신호(ON_ACK)에 응답하여 턴온(인에이블)되고(S160), 선택기(20A)로 턴온 응답 신호(ON_ACK)를 전송한다(S170).
다른 실시예에서, 제1 클락 경로(100A)의 제1 클락 소자(110A)는 선택기(20A)로부터의 턴온 요청 신호(ON_REQ)에 응답하여 턴온(인에이블)될 수도 있다.
한편, 선택기(20A)에서 제1 클락 경로(100A)가 선택되도록 설정이 변경되면, 선택기(20A)는 기존의 클락 경로인 제2 클락 경로(200A)를 턴오프하기 위하여 턴오프 요청 신호(OFF_REQ)를 제2 클락 경로(200A)의 제1 클락 소자(210A)로 전송한다(S180).
제2 클락 경로(200A)의 제1 클락 소자(210A)는 선택기(20A)로부터의 턴오프 요청 신호(OFF_REQ)에 응답하여 제2 클락 경로(200A)의 제2 클락 소자(220A)로 턴오프 요청 신호(OFF_REQ)를 전송한다(S190).
제2 클락 경로(200A)의 제2 클락 소자(220A)는 제2 클락 경로(200A)의 제1 클락 소자(210A)로부터의 상기 턴오프 요청 신호(OFF_REQ)에 응답하여 턴오프(디스에이블)되고(S200), 제2 클락 경로(200A)의 제1 클락 소자(210A)로 턴오프가 완료되었음을 알리는 턴오프 응답 신호(OFF_ACK)를 전송한다(S210).
제2 클락 경로(200A)의 제1 클락 소자(210A)는 제2 클락 경로(200A)의 제2 클락 소자(220A)로부터의 턴오프 응답 신호(OFF_ACK)에 응답하여 턴오프(디스에이블)되고(S220), 선택기(20A)로 턴오프 응답 신호(OFF_ACK)를 전송한다(S230).
상술한 바와 같이, 본 발명의 실시예에 따르면, 선택기(20A)에서의 선택이 변경되면 선택기(20A)는 선택기(20A)에 직접 연결된 상위 노드의 클락 소자들, 즉 클락 경로에서 최하위 노드의 클락 소자들로만 요청 신호(턴온 요청 신호(ON_REQ) 또는 턴오프 요청 신호(OFF_REQ))를 전송한다. 그러면, 요청 신호를 받은 클락 소자는 다음 상위 클락 소자로 요청 신호를 전달한다. 이와 같이 순차적으로 최상위 클락 소자까지 요청 신호가 전달된다. 최상위 노드의 클락 소자는 응답 신호를 하위 노드의 클락 소자로 전송하고, 응답 신호를 받은 클락 소자는 다음 하위 클락 소자로 응답 신호를 전달하여, 순차적으로 선택기(20A)까지 응답 신호가 전달된다.
여기서, 최하위 노드는 클락 소스(source)에서 선택기(20A)까지의 클락 경로 상에 있는 클락 소자들 중 선택기(20A)에 가장 가까운 노드, 즉 선택기(20A)에 직접 연결된 노드(도 2의 실시예에서는 110A, 및 210A)를 의미하고, 최상위 노드는 선택기(20A)에서 가장 먼 노드. 즉 클락 소스에 가장 가까운 노드(도 2의 실시예에서는 120A, 및 220A)를 의미한다. 따라서, 상위 노드란 클락 소스에 더 가까운 노드를 의미하고, 하위 노드란 클락 소스에서 더 먼 노드를 의미할 수 있다.
새로 선택된 클락 경로에서는 턴온 요청 신호(ON_REQ) 또는 턴온 응답 신호(ON_ACK)에 응답하여 각 클락 소자가 턴온(인에이블)되고, 기존의 클락 경로(즉, 선택되지 않은 클락 경로)에서는 턴오프 요청 신호(OFF_REQ) 또는 턴오프 응답 신호(OFF_ACK)에 응답하여 각 클락 소자가 턴오프(디스에이블)된다.
이에 따라, 본 발명의 실시예에 따르면, 선택기에서의 클락 신호가 변경되는 경우, 즉, 다른 클락 경로로 변경(예컨대, 제1 클락 경로에서 제2 클락 경로로 변경)되는 경우, 각 클락 경로의 각 클락 소자를 일일이 제어할 필요가 없다. 즉, 사용자나 관리자가 각 클락 소자를 수동으로(manually) 제어하거나 설정할 필요가 없으며, 선택기(20A)에서의 선택 변경만으로, 각 클락 경로의 각 클락 소자가 자동으로(automatically) 제어 또는 설정된다.
도 4는 도 2에 도시된 제1 클락 경로(100A)의 제1 클락 소자(110A)의 일 실시예를 나타내는 블록도이다.
이를 참조하면, 제1 클락 소자(110A)는 상태 레지스터(111), 및 다수의 포트들(ports)(112~117)을 포함할 수 있다.
상태 레지스터(111)는 제1 클락 소자(110A)의 상태 정보(예컨대, 턴온 상태 또는 턴오프 상태)를 저장한다.
제1 포트(112)는 하위 노드, 즉 선택기(20A)로부터의 턴온 요청 신호(ON_REQ)와 턴오프 요청 신호(OFF_REQ)를 공통적으로 수신하기 위한 포트이고, 제2 포트(113)는 선택기(20A)로 턴온 요청 신호(ON_REQ)와 턴오프 요청 신호(OFF_REQ)를 공통적으로 전송하기 위한 포트이다.
제3 포트(114)는 상위 노드, 즉 제2 클락 소자(120A)로 턴온 요청 신호(ON_REQ)와 턴오프 요청 신호(OFF_REQ)를 공통적으로 전송하기 위한 포트이고, 제4 포트(115)는 제2 클락 소자(120A)로부터의 턴온 요청 신호(ON_REQ)와 턴오프 요청 신호(OFF_REQ)를 공통적으로 수신하기 위한 포트이다.
도 4의 실시예에서는, 턴온 요청 신호(ON_REQ)와 턴오프 요청 신호(OFF_REQ)가 하나의 공통의 포트를 통해 송신되고, 다른 하나의 공통의 포트를 수신된다. 턴온 요청 신호(ON_REQ)와 턴오프 요청 신호(OFF_REQ)는 상호 동일한 신호일 수도 있고, 다른 신호일 수도 있다. 턴온 요청 신호(ON_REQ)와 턴오프 요청 신호(OFF_REQ)가 동일한 신호인 경우에는, 상태 레지스터(111)의 상태 정보에 따라 요청 신호가 턴온 요청 신호(ON_REQ)인지 턴오프 요청 신호(OFF_REQ)인지 구분할 수 있다.
예컨대, 상태 레지스터(111)의 상태 정보가 턴온 상태에서, 요청 신호가 수신되면, 해당 클락 소자는 수신된 요청 신호를 턴오프 요청 신호(OFF_REQ)로 판단할 수 있다.
다른 실시예에서는, 턴온 요청 신호(ON_REQ)와 턴오프 요청 신호(OFF_REQ)가 별도의 포트를 통해 송신되고 또는 수신될 수 있다.
도시되지는 않지만, 제1 클락 소자(110A)는 파라미터 설정 레지스터(parameter setting register)를 더 포함할 수 있다. 파라미터 설정 레지스터는 제1 클락 소자(110A)의 파라미터를 설정 및 변경하기 위한 레지스터로서, SFR(Special function register)로 구현될 수 있다.
제1 클락 소자(110A)가 분주기인 경우 제1 클락 소자(110A)의 파라미터는 분주비(divider ratio)일 수 있으나, 이에 한정되는 것은 아니다. 파라미터 설정 레지스터의 값을 변경함으로써, 제1 클락 소자(110A)의 파라미터를 변경할 수 있다. 변경된 파라미터 설정 레지스터의 값은 제1 클락 소자(110A)가 턴온될 때 적용될 수 있다.
도 4에는 편의상, 제1 클락 경로의 제1 클락 소자(110A)만 도시되나, 제2 클락 경로의 제1 클락 소자(210A) 역시 동일하게 구현될 수 있다.
반면, 최상위 노드의 클락 소자들, 즉 제2 클락 소자들(120A, 220A)은 제3 및 제4 포트를 포함하지 않는다는 차이점이 있을 수 있다.
도 3 및 도 4의 실시예에서는 선택기(20A)로 입력되는 클락 신호들이 2개이나, 다른 실시예에서는, 선택기로 입력되는 클락 신호들이 3개 이상일 수 있다. 이 경우, 선택기에서 이전에 선택되지 않고 새로 선택되지도 않는 클락 경로가 존재하는데, 이 클락 경로로는 요청 신호를 보내지 않는다. 예컨대, 선택기에서 선택 가능한 클락 경로가 제1 내지 제3 클락 경로이고, 선택기에서의 선택 변경으로 인하여 제1 클락 경로에서 제2 클락 경로로 선택 클락 경로가 변경되는 제3 클락 경로는 이전에 선택되지 않고, 또한 새로 선택되지도 않는 클락 경로에 해당한다.
이 경우, 선택기는 제1 클락 경로로는 턴오프 요청 신호를 전송하고, 제2 클락 경로로는 턴온 요청 신호를 전송하지만, 제3 클락 경로로는 요청 신호를 전송하지 않는다.
도 5는 본 발명의 다른 실시예에 따른 클락 발생 회로의 구성 블록도이다. 도 6 내지 도 9는 도 5에 도시된 클락 발생 회로의 동작을 개략적으로 나타내는 플로우차트이다.
도 5를 참조하면, 클락 발생 회로(10B)는 제1 내지 제8 멀티플렉서(M1~M9), 제1 내지 제3 PLL(PLL1~PLL3), 및 제1 내지 제4 분주기(DIV1~DIV4)를 포함할 수 있다.
실시예에 따라, 클락 발생 회로(10B)는 두 개의 모듈(11, 12)로 분산 구현될 수 있다. 또한, 각 모듈(11, 12)은 다른 기능 모듈(예컨대, 프로세서, 코덱(codec), 컨트롤러 등)의 일부로 구현될 수 있다. 그러나, 다른 실시예에서는, 클락 발생 회로(10B)는 하나의 모듈로 구현될 수도 있고, 셋 이상의 모듈로 분산 구현될 수 있다.
제1 멀티플렉서(M1)의 초기 선택은 '0'인 것으로 가정한다. 즉, 제1 멀티플렉서(M1)의 선택 신호(S1)의 초기값은 '0'인 것으로 가정한다.
제1 멀티플렉서(M1)의 초기 선택이 '0'인 경우의 클락 발생 회로(10B)의 동작이 도 6에 도시된다.
도 5 및 도 6을 참조하면, 클락 발생 회로(10B)가 파워-업(power-up)되면, 제1 멀티플렉서(M1)의 초기 선택('0')에 따라, 제1 멀티플렉서(M1)는 선택된 클락 경로의 클락 소자들을 턴온하기 위해, 상위 노드인 제2 멀티플렉서(M2)로 턴온 요청 신호(ON_REQ)를 보낸다(S310).
제2 멀티플렉서(M2)의 선택 신호(S2)는 '1'인 것으로 가정한다. 그러면, 제2 멀티플렉서(M2)는 상위 노드인 제1 PLL(PLL1)에 턴온 요청 신호(ON_REQ)를 보낸다(S320). 턴온 요청 신호(ON_REQ)에 응답하여 제1 PLL(PLL1)이 턴온(인에이블)된다(S330).제1 PLL(PLL1)이 파라미터 설정 레지스터(미도시)에 설정된 혹은 변경된 값이 저장되어 있다면, 제1 PLL(PLL1)이 턴온(인에이블)될 때, 파라미터 설정 레지스터(미도시)의 값이 적용될 수 있다.
제1 PLL(PLL1)은 자신의 하위 노드인 제2 멀티플렉서(M2)로 턴온 응답 신호(ON_ACK)를 보낸다(S340).
제1 PLL(PLL1)로부터의 턴온 응답 신호(ON_ACK)에 응답하여 제2 멀티플렉서(M2)는 턴온(인에이블)되고(S350), 턴온 응답 신호(ON_ACK)를 하위 노드인 제1 멀티플렉서(M1)에 보낸다(S360).
제1 멀티플렉서(M1)의 선택이 '0'에서 '1'로 변경되는 경우의 클락 발생 회로(10B)의 동작이 도 7에 도시된다.
도 5 및 도 7을 참조하면, 제1 멀티플렉서(M1)의 선택 신호(S1)를 '0'에서 '1'로 변경함으로써, 제1 멀티플렉서(M1)에서의 선택을 변경한다(S410).
제1 멀티플렉서(M1)에서의 선택이 변경되면, 제1 멀티플렉서(M1)는 선택된 클락 경로의 클락 소자들을 턴온하기 위해 선택된 클락 경로의 적어도 하나의 클락 소자로 턴온 요청 신호를 보낸다(S412). 즉, 제1 멀티플렉서(M1)는 선택된 클락 경로에서 자신의 상위 노드, 즉, 제3 멀티플렉서(M3)에 턴온 요청 신호(ON_REQ)를 보낸다(S412).
제3 멀티플렉서(M3)는 다음 상위 노드인 제1 분주기(DIV1)에 턴온 요청 신호(ON_REQ)를 보낸다(S414). 제1 분주기(DIV1)는 다음 상위 노드인 제4 멀티플렉서(M4)에 턴온 요청 신호(ON_REQ)를 보낸다(S416). 제4 멀티플렉서(M4)는 다음 상위 노드인 제5 멀티플렉서(M5)에 턴온 요청 신호(ON_REQ)를 보낸다(S418). 제5 멀티플렉서(M5)는 다음 상위 노드인 제6 멀티플렉서(M6)에 턴온 요청 신호(ON_REQ)를 보낸다(S420). 제6 멀티플렉서(M6)는 다음 상위 노드인 제2 PLL(PLL2)에 턴온 요청 신호(ON_REQ)를 보낸다(S422).
제2 PLL(PLL2)은 다음 상위 노드가 없으므로, 즉, 자신이 최상위 노드이므로, 턴온 요청 신호(ON_REQ)에 응답하여 턴온(인에이블)하고(S424), 턴온 응답 신호(ON_ACK)를 하위 노드인 제6 멀티플렉서(M6)로 보낸다(S426).
제6 멀티플렉서(M6)는 제2 PLL(PLL2)로부터의 턴온 응답 신호(ON_ACK)에 응답하여 턴온(인에이블)하고(S428), 턴온 응답 신호(ON_ACK)를 하위 노드인 제5 멀티플렉서(M5)로 보낸다(S430).
제5 멀티플렉서(M5)는 제6 멀티플렉서(M6)로부터의 턴온 응답 신호(ON_ACK)에 응답하여 턴온(인에이블)하고(S432), 턴온 응답 신호(ON_ACK)를 하위 노드인 제4 멀티플렉서(M4)로 보낸다(S434).
제4 멀티플렉서(M4)는 제5 멀티플렉서(M5)로부터의 턴온 응답 신호(ON_ACK)에 응답하여 턴온(인에이블)하고(S436), 턴온 응답 신호(ON_ACK)를 하위 노드인 제1 분주기(DIV1)로 보낸다(S438).
제1 분주기(DIV1)는 제4 멀티플렉서(M4)로부터의 턴온 응답 신호(ON_ACK)에 응답하여 턴온(인에이블)하고(S440), 턴온 응답 신호(ON_ACK)를 하위 노드인 제3 멀티플렉서(M3)로 보낸다(S442).
제3 멀티플렉서(M3)는 제1 분주기(DIV1)로부터의 턴온 응답 신호(ON_ACK)에 응답하여 턴온(인에이블)하고(S444), 턴온 응답 신호(ON_ACK)를 하위 노드인 제1 멀티플렉서(M1)로 보낸다(S446).
한편, 제1 멀티플렉서(M1)에서의 선택이 변경되면, 제1 멀티플렉서(M1)는 기존의 클락 경로의 클락 소자들을 턴오프하기 위해 기존의 클락 경로의 적어도 하나의 클락 소자로 턴오프 요청 신호(OFF_REQ)를 보낸다(S452). 즉, 제1 멀티플렉서(M1)는 제2 멀티플렉서(M2)로 턴오프 요청 신호(OFF_REQ)를 보낸다(S452).
제2 멀티플렉서(M2)는 다음 상위 노드인 제1 PLL(PLL1)에 턴오프 요청 신호(OFF_REQ)를 보낸다(S454).
제1 PLL(PLL1)은 다음 상위 노드가 없으므로, 제2 멀티플렉서(M2)로부터의 턴오프 요청 신호(OFF_REQ)에 응답하여 턴오프(디스에이블)하고(S456), 하위 노드인 제2 멀티플렉서(M2)로 턴오프 응답 신호(OFF_ACK)를 보낸다(S458).
제2 멀티플렉서(M2)는 제1 PLL(PLL1)로부터의 턴오프 요청 신호(OFF_REQ)에 응답하여 턴오프(디스에이블)하고(S460), 하위 노드인 제1 멀티플렉서(M1)로 턴오프 응답 신호(OFF_ACK)를 보낸다(S462).
기존의 클락 경로의 클락 소자들을 턴오프하는 과정(S452 내지 S462)은 새로 선택된 클락 경로의 클락 소자들을 턴온하는 과정(S412 내지 S446)과 동시에, 즉, 병렬적으로 수행될 수 있다.
도 7에서 기존의 클락 경로의 클락 소자들을 턴오프하는 과정(S452 내지 S462)은 도 6에 도시된 제1 멀티플렉서(M1)의 초기 선택('0')에 따라, 클락 소자들을 턴온하는 과정(S310 내지 S360)과 신호의 종류가 다를 뿐 순서는 동일하다.
도 5의 클락 발생 회로에서 제7 멀티플렉서(M7)의 설정이 '0'에서 '1'로 변경되는 경우의 클락 발생 회로(10B)의 동작이 도 8에 도시된다.
도 5 및 도 8을 참조하면, 제7 멀티플렉서(M7)의 선택 신호(S7)를'0'에서 '1'로 변경함으로써, 제7 멀티플렉서(M7)에서의 선택을 변경한다(S510).
제7 멀티플렉서(M7)에서의 선택이 변경되면, 제7 멀티플렉서(M7)는 새로 선택된 클락 경로의 클락 소자들을 턴온하기 위해 선택된 클락 경로의 적어도 하나의 클락 소자로 턴온 요청 신호를 보낸다(S512). 즉, 제7 멀티플렉서(M7)는 선택된 클락 경로에서 제7 멀티플렉서(M7)의 상위 노드 즉, 제8 멀티플렉서(M3)에 턴온 요청 신호(ON_REQ)를 보낸다(S512).
제8 멀티플렉서(M8)는 다음 상위 노드인 제2 분주기(DIV2)에 턴온 요청 신호(ON_REQ)를 보낸다(S514). 제2 분주기(DIV2)는 다음 상위 노드인 제4 멀티플렉서(M4)에 턴온 요청 신호(ON_REQ)를 보낸다(S516).
제4 멀티플렉서(M4)는 도 7에 도시된 과정에 의해, 제1 멀티플렉서(M1)의 상위 노드로서 이미 턴온되어 있다고 가정한다.
이 경우, 제4 멀티플렉서(M4)의 상태는 이미 '턴온' 상태 이고, 제4 멀티플렉서(M4)의 상태 정보는 자신의 상태 레지스터에 저장되어 있다. 또한, 제4 멀티플렉서(M4)의 상위 노드들, 즉 제5 멀티플렉서(M5), 제6 멀티플렉서(M6), 및 제2 PLL(PLL2) 역시 이미 '턴온' 상태 이다.
제4 멀티플렉서(M4)는 자신의 상태 레지스터를 체크하여(S518) '턴온' 상태이면(S518에서 'Yes'인 경우), 턴온 요청 신호(ON_REQ)를 상위 노드로 보내지 않고, 턴온 응답 신호(ON_ACK)를 하위 노드인 제2 분주기(DIV2)로 보낸다(S520).
제2 분주기(DIV2)는 제4 멀티플렉서(M4)로부터의 턴온 응답 신호(ON_ACK)에 응답하여 턴온(인에이블)하고(S522), 턴온 응답 신호(ON_ACK)를 하위 노드인 제8 멀티플렉서(M8)로 보낸다(S524).
제8 멀티플렉서(M8)는 제2 분주기(DIV2)로부터의 턴온 응답 신호(ON_ACK)에 응답하여 턴온(인에이블)하고(S526), 턴온 응답 신호(ON_ACK)를 하위 노드인 제7 멀티플렉서(M7)로 보낸다(S528).
도 5의 클락 발생 회로에서 제4 멀티플렉서(M4)의 설정이 '0'에서 '1'로 변경되는 경우의 클락 발생 회로(10B)의 동작이 도 9에 도시된다.
도 5 및 도 9를 참조하면, 제4 멀티플렉서(M4)의 선택 신호(S4)를 '0'에서 '1'로 변경함으로써, 제4 멀티플렉서(M4)에서의 선택을 변경한다(S610).
제4 멀티플렉서(M4)에서의 선택이 변경되면, 제4 멀티플렉서(M7)는 새로 선택된 클락 경로의 클락 소자들을 턴온하기 위해 선택된 클락 경로의 적어도 하나의 클락 소자로 턴온 요청 신호를 보낸다(S612). 즉, 제4 멀티플렉서(M4)는 제4 멀티플렉서(M4)의 상위 노드 즉, 제9 멀티플렉서(M9)에 턴온 요청 신호(ON_REQ)를 보낸다(S612).
제9 멀티플렉서(M9)는 다음 상위 노드인 제3 PLL(PLL3)에 턴온 요청 신호(ON_REQ)를 보낸다(S614).
제3 PLL(PLL3)은 다음 상위 노드가 없으므로, 즉, 자신이 최상위 노드이므로, 턴온 요청 신호(ON_REQ)에 응답하여 턴온(인에이블)하고(S616), 턴온 응답 신호(ON_ACK)를 하위 노드인 제9 멀티플렉서(M9)로 보낸다(S618).
제9 멀티플렉서(M9)는 제3 PLL(PLL3)로부터의 턴온 응답 신호(ON_ACK)에 응답하여 턴온(인에이블)하고(S620), 턴온 응답 신호(ON_ACK)를 하위 노드인 제4 멀티플렉서(M4)로 보낸다(S622).
한편, 제4 멀티플렉서(M4)에서의 선택이 변경되면, 제4 멀티플렉서(M4)는 기존의 클락 경로의 클락 소자들을 턴오프하기 위해 기존의 클락 경로의 적어도 하나의 클락 소자로 턴오프 요청 신호(OFF_REQ)를 보낸다(S632). 즉, 제4 멀티플렉서(M4)는 제5 멀티플렉서(M5)로 턴오프 요청 신호(OFF_REQ)를 보낸다(S632).
제5 멀티플렉서(M5)는 다음 상위 노드인 제6 멀티플렉서(M6)에 턴오프 요청 신호(OFF_REQ)를 보낸다(S634).
제6 멀티플렉서(M6)는 다음 상위 노드인 제2 PLL(PLL2)에 턴오프 요청 신호(OFF_REQ)를 보낸다(S636).
제2 PLL(PLL2)은 다음 상위 노드가 없으므로, 제6 멀티플렉서(M6)로부터의 턴오프 요청 신호(OFF_REQ)에 응답하여 턴오프(디스에이블)하고(S638), 하위 노드인 제6 멀티플렉서(M6)로 턴오프 응답 신호(OFF_ACK)를 보낸다(S640).
제6 멀티플렉서(M6)는 제2 PLL(PLL2)로부터의 턴오프 요청 신호(OFF_REQ)에 응답하여 턴오프(디스에이블)하고(S642), 하위 노드인 제5 멀티플렉서(M5)로 턴오프 응답 신호(OFF_ACK)를 보낸다(S644).
제5 멀티플렉서(M5)는 제6 멀티플렉서(M6)로부터의 턴오프 요청 신호(OFF_REQ)에 응답하여 턴오프(디스에이블)하고(S646), 하위 노드인 제4 멀티플렉서(M4)로 턴오프 응답 신호(OFF_ACK)를 보낸다(S648).
기존의 클락 경로의 클락 소자들을 턴오프하는 과정(S632 내지 S648)은 새로 선택된 클락 경로의 클락 소자들을 턴온하는 과정(S612 내지 S622)과 동시에, 즉, 병렬적으로 수행될 수 있다.
도 9에서 기존의 클락 경로의 클락 소자들을 턴오프하는 과정(S632 내지 S648)은 도 7에 도시된 클락 소자들을 턴온하는 과정(S412 내지 S446)의 일부(S418 내지 S434)과 신호의 종류가 다를 뿐 순서는 동일하다.
상술한 바와 같이, 본 발명의 실시예에 따르면, 선택기(예컨대, 멀티플렉서)에서의 선택이 변경되면, 새로 선택되는 클락 경로로는 턴온 요청 신호(ON_REQ)를 보내고 반대로 기존의 클락 경로, 즉 선택되지 않는 클락 경로는 턴오프 요청 신호를 보낸다.
선택될 수 있는 클락 신호가 3개 이상인 선택기, 즉 입력이 3개 이상인 선택기에서는, 이전에 선택되지 않고 새로 선택되지도 않는 클락 경로가 존재하는데, 이 클락 경로는 요청 신호를 보내지 않는다.
실시예에 따라, 본 발명의 실시예에 따른 클락 발생 회로는 제어 레지스터(미도시)를 더 포함할 수 있다. 사용자는 제어 레지스터에 수동 제어 모드(manual control mode) 또는 자동 제어 모드(automatic control mode)를 설정할 수 있다. 매뉴얼 제어 모드란 통상의 클락 발생 회로처럼, 클락 발생 회로의 각 클락 경로의 각 클락 소자를 수동으로(manually) 제어하거나 설정하는 모드를 말하고, 자동 제어 모드는 도 1 내지 도 9를 참조하여 상술한 바와 같이, 선택기에서의 선택에 의해 각 클락 경로의 각 클락 소자를 자동으로(automatically) 제어하거나 설정하는 모드를 말한다.
도 10은 본 발명의 일 실시 예에 따른 클락 발생 회로를 포함하는 반도체 집적회로 장치의 개략적인 구성 블록도를 나타낸다. 도 1 내지 도 10을 참조하면, 반도체 집적회로 장치(1A)는 본 발명의 실시예에 따른 클락 발생 회로(10) 및 로직 회로(30)를 포함한다.
클락 발생 회로(10)는 도 1, 도 2 또는 도 5에 도시된 클락 발생회로일 수 있다. 클락 발생 회로(10)는 소스 클락 신호(SCLK)을 입력 받아 출력 클락 신호(LCLK)를 발생할 수 있다. 출력 클락 신호(LCLK)는 도 1 또는 도 2의 선택 클락 신호(SCLK)일 수 있다.
로직 회로(30)는 클락 발생 회로(10)로부터 출력 클락 신호(LCLK)를 수신하고, 출력 클락 신호(LCLK)에 따라 동작할 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 클락 발생 회로를 포함하는 반도체 집적회로 장치의 개략적인 구성 블록도를 나타낸다.
도 11을 참조하면, 반도체 집적회로 장치(1B)은 이동 전화기, 스마트폰, 태블릿 컴퓨터(tablet computer), PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 손으로 들고 다닐 수 있는 게임 콘솔(handheld game console), 또는 e-북(e-book)과 같이 손으로 들고 다닐 수 있는 장치(handheld device)로 구현될 수 있다.
반도체 집적회로 장치(1B)은 SoC(300), 메모리 장치(390) 및 디스플레이 장치(395)를 포함한다. SoC(300)는 중앙처리장치(Central Processing Unit; CPU, 310), ROM(Read Only Memory, 320), RAM(Random Access Memory, 330), 그래픽 프로세싱 유닛(Graphics Processing Unit; GPU, 340), 클럭 발생 회로(10), 디스플레이 컨트롤러(Display Controller, 350), 메모리 인터페이스(Memory Interface, 370), 및 버스(180)를 포함한다. SoC(300)는 또한 전원관리부(Power Management IC; PMIC, 360)를 더 포함할 수 있다. SoC(300)는 도시된 구성요소 외에도 다른 구성요소를 더 포함할 수 있다.
도 11의 실시예에서는, PMIC(360)는 SoC(300) 내에 구현되나, 다른 실시예에서는 PMIC(360)가 SoC(300) 외부에 구현될 수 있다.
프로세서(processor)라고도 불릴 수 있는 CPU(310)는 메모리 장치(390)에 저장된 프로그램들 및/또는 데이터를 처리 또는 실행할 수 있다. 예컨대, CPU(310)는 클락 신호 발생기(미 도시)로부터 출력된 클락 신호에 응답하여 상기 프로그램들 및/또는 상기 데이터를 처리 또는 실행할 수 있다.
CPU(310)는 실시예에 따라 멀티-코어 프로세서(multi-core processor)로 구현될 수 있다. 상기 멀티-코어 프로세서는 두 개 또는 그 이상의 독립적인 실질적인 프로세서들('코어들(cores)'이라고 불림)을 갖는 하나의 컴퓨팅 컴포넌트(computing component)이고, 상기 프로세서들 각각은 프로그램 명령들(program instructions)을 읽고 실행할 수 있다. 상기 멀티-코어 프로세서는 다수의 가속기를 동시에 구동할 수 있으므로, 상기 멀티-코어 프로세서를 포함하는 데이터 처리 시스템은 멀티-가속(multi-acceleration)을 수행할 수 있다.
ROM(320), RAM(330), 및 메모리 장치(390)에 저장된 프로그램들 및/또는 데이터는 필요에 따라 CPU(310)의 메모리에 로드(load)될 수 있다.
ROM(320)은 영구적인 프로그램들 및/또는 데이터를 저장할 수 있다. ROM(320)은 EPROM(erasable programmable read-only memory) 또는 EEPROM(electrically erasable programmable read-only memory)으로 구현될 수 있다.
RAM(330)은 프로그램들, 데이터, 또는 명령들(instructions)을 일시적으로 저장할 수 있다. 예컨대, 메모리(390)에 저장된 프로그램들 및/또는 데이터는 CPU(310)의 제어 또는 ROM(320)에 저장된 부팅 코드(booting code)에 따라 RAM(330)에 일시적으로 저장될 수 있다. RAM(330)은 실시예에 따라 DRAM(dynamic RAM) 또는 SRAM(static RAM)으로 구현될 수 있다.
GPU(340)는 메모리 컨트롤러(370)가 메모리 장치(390)로부터 리드(read)한 데이터를 디스플레이에 적합한 신호로 처리한다.
클락 발생 회로(10)는 도 1, 도 2 또는 도 5에 도시된 클락 발생회로일 수 있다. 클락 발생 회로(10)는 SoC(300) 내의 다른 모듈들, 즉 CPU(310), ROM(320), RAM(330), GPU(340), 디스플레이 컨트롤러(350), 메모리 인터페이스(370) 등으로 클락 신호를 제공할 수 있다.
도 11의 실시예에서는, 클락 발생 회로(10)는 하나의 모듈로 도시되나, 다른 실시예에서는, 클락 발생 회로(10)는 둘 이상의 모듈로 분산 구현될 수 있고, SoC(300) 내의 다른 모듈들, 즉 CPU(310), ROM(320), RAM(330), GPU(340), 디스플레이 컨트롤러(350), 메모리 인터페이스(370) 등에 분산 구현될 수도 있다.
메모리 인터페이스(370)는 메모리 장치(390)와 인터페이스하기 위한 블록이다. 메모리 인터페이스(370)는 메모리 장치(390)의 동작을 전반적으로 제어하며, 또한 호스트와 메모리 장치(390)간의 제반 데이터 교환을 제어한다. 예컨대, 메모리 인터페이스(370)는 호스트의 요청에 따라 메모리 장치(390)에 데이터를 쓰거나 메모리 장치(390)로부터 데이터를 독출한다.
여기서, 호스트는 CPU(310), GPU(340), 디스플레이 컨트롤러(350)와 같은 프로세싱 유닛일 수 있다.
메모리 장치(390)는 데이터를 저장하기 위한 저장 장소로서, OS(Operating System), 각종 프로그램들, 및 각종 데이터를 저장할 수 있다. 메모리 장치(390)는 DRAM일 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 메모리 장치(390)는 비휘발성 메모리 장치(플래시 메모리, Phase-change RAM; PRAM, Magnetoresistive RAM; MRAM, Resistive RAM; ReRAM, 또는 Ferroelectric RAM; FeRAM 장치)일 수도 있다. 본 발명의 다른 실시예에서는 메모리 장치(390)는 SoC(300) 내부에 구비되는 내장 메모리일 수 있다.
각 구성 요소(310, 320, 330, 340, 350, 및 370)는 버스(380)를 통하여 서로 통신할 수 있다.
디스플레이 디바이스(395)는 디스플레이 컨트롤러(350)로부터 출력된 출력 영상 신호를 디스플레이할 수 있다. 디스플레이 디바이스(395)는 LCD(liquid crystal display), LED(light emitting diode), OLED(Organic LED), 또는 AMOLED(active-matrix OLED) 디바이스로 구현될 수 있다.
디스플레이 컨트롤러(350)는 디스플레이 디바이스(395)의 동작을 제어한다.
도 12는 본 발명의 실시예에 따른 SoC를 포함하는 전자 시스템의 실시 예를 나타내는 블록도이다. 이를 참조하면, 전자 시스템(400)은 PC(personal computer) 또는 데이터 서버, 랩탑(laptop) 컴퓨터 또는 휴대용 장치로 구현될 수 있다. 휴대용 장치는 이동 전화기, 스마트 폰(smart phone), 태블릿 (tablet) PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라 (digital still camera), 디지털 비디오 카메라 (digital video camera), PMP(portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.
전자 시스템(400)은 SoC(300), 파워 소스(410), 저장 장치(420), 메모리(430), 입출력 포트들(440), 확장 카드(450), 네트워크 장치(460), 및 디스플레이(470)를 포함한다. 실시 예에 따라. 전자 시스템(200, 300, 400)은 카메라 모듈(480)을 더 포함할 수 있다.
SoC(300)는 도 11에 도시된 SoC(300)를 의미한다. SoC(300)는 구성 요소들(elements; 410~480) 중에서 적어도 하나의 동작을 제어할 수 있다.
파워 소스(410)는 구성 요소들(300 및 420~480) 중에서 적어도 하나로 동작 전압을 공급할 수 있다.
저장 장치(420)는 하드디스크 드라이브(hard disk drive) 또는 SSD(solid state drive)로 구현될 수 있다.
메모리(430)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있으며, 도 11의 메모리 장치(390)에 해당할 수 있다. 실시 예에 따라, 메모리(430)에 대한 데이터 액세스 동작, 예컨대, 리드 동작, 라이트 동작(또는 프로그램 동작), 또는 이레이즈 동작을 제어할 수 있는 메모리 컨트롤러는 프로세서(100)에 집적 또는 내장될 수 있다. 다른 실시 예에 따라, 상기 메모리 컨트롤러는 프로세서(100)와 메모리(430) 사이에 구현될 수 있다.
입출력 포트들(440)은 전자 시스템(200, 300, 400)으로 데이터를 전송하거나 또는 전자 시스템(200, 300, 400)으로부터 출력된 데이터를 외부 장치로 전송할 수 있는 포트들을 의미한다. 예컨대, 입출력 포트들(440)은 컴퓨터 마우스와 같은 포인팅 장치(pointing device)를 접속하기 위한 포트, 프린터를 접속하기 위한 포트, 또는 USB 드라이브를 접속하기 위한 포트일 수 있다.
확장 카드(450)는 SD(secure digital) 카드 또는 MMC(multimedia card)로 구현될 수 있다. 실시 예에 따라, 확장 카드(450)는 SIM(Subscriber Identification Module) 카드 또는 USIM(Universal Subscriber Identity Module) 카드일 수 있다.
네트워크 장치(460)는 전자 시스템(200, 300, 400)을 유선 네트워크 또는 무선 네트워크에 접속시킬 수 있는 장치를 의미한다.
디스플레이(470)는 저장 장치(420), 메모리(430), 입출력 포트들(440), 확장 카드(450), 또는 네트워크 장치(460)로부터 출력된 데이터를 디스플레이할 수 있다.
카메라 모듈(480)은 광학 이미지를 전기적인 이미지로 변환할 수 있는 모듈을 의미한다. 따라서, 카메라 모듈(480)로부터 출력된 전기적인 이미지는 저장 장치(420), 메모리(430), 또는 확장 카드(450)에 저장될 수 있다. 또한, 카메라 모듈 (480)로부터 출력된 전기적인 이미지는 디스플레이(420)를 통하여 디스플레이될 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1A, 1B; 반도체 집적회로 장치
10, 10A, 10B; 클락 발생 회로
20, 20A; 선택기
100, 100A, 200, 200A; 클락 경로
110A, 120A, 210A, 220A; 클락 소자
M1~M9; 멀티플렉서
PLL1~PLL3; PLL
DIV1~DIV4; 분주기

Claims (10)

  1. 클락 발생 회로에 있어서,
    제1 클락 신호를 발생하는 제1 클락 경로;
    제2 클락 신호를 발생하는 제2 클락 경로; 및
    상기 제1 클락 경로와 상기 제2 클락 경로에 연결되어, 상기 제1 클락 경로 및 상기 제2 클락 경로 중 선택된 클락 경로로부터 선택 클락 신호를 수신하여 출력하는 선택기를 포함하며,
    상기 선택기에서의 선택이 상기 제2 클락 경로에서 상기 제1 클락 경로로 변경되면,
    상기 선택기는 상기 제1 클락 경로에 포함된 적어도 하나의 소자로 턴온 요청 신호를 전송하고, 상기 제2 클락 경로에 포함된 적어도 하나의 소자로 턴오프 요청 신호를 전송하며,
    상기 제1 클락 경로에 포함된 적어도 하나의 소자는 상기 턴온 요청 신호에 응답하여 턴온(인에이블)되고, 상기 선택기로 턴온 응답 신호를 전송하고,
    상기 제2 클락 경로에 포함된 적어도 하나의 소자는 상기 턴오프 요청 신호에 응답하여 턴오프(디스에이블)되고, 상기 선택기로 턴오프 응답 신호를 전송하는 클락 발생 회로.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 클락 경로는
    제1 입력 클락 신호를 입력받아 상기 제1 클락 신호를 상기 선택 클락 신호로서 상기 선택기로 제공하는 제1 클락 경로의 제1 클락 소자; 및
    제2 입력 클락 신호를 입력받아 상기 제1 입력 클락 신호를 상기 제1 클락 경로의 상기 제1 클락 소자로 제공하는 제1 클락 경로의 제2 클락 소자를 포함하는 클락 발생 회로.
  4. 제3항에 있어서,
    상기 제1 클락 경로의 제1 클락 소자는 상기 선택기로부터의 상기 턴온 요청 신호에 응답하여 상기 제1 클락 경로의 제2 클락 소자로 상기 턴온 요청 신호를 전송하고,
    상기 제1 클락 경로의 제2 클락 소자는 상기 제1 클락 경로의 제1 클락 소자로부터의 상기 턴온 요청 신호에 응답하여 인에이블되고, 상기 제1 클락 경로의 제1 클락 소자로 상기 턴온 응답 신호를 전송하며,
    상기 제1 클락 경로의 제1 클락 소자는 상기 제1 클락 경로의 제2 클락 소자로부터의 상기 턴온 응답 신호에 응답하여 인에이블되고, 상기 선택기로 상기 턴온 응답 신호를 전송하는 클락 발생 회로.
  5. 제3항에 있어서, 상기 선택기에서의 선택이 상기 제1 클락 경로에서 상기 제2 클락 경로로 다시 변경되면,
    상기 선택기는 상기 제1 클락 경로의 제1 클락 소자로 턴오프 요청 신호를 전송하고,
    상기 제1 클락 경로의 제1 클락 소자는 상기 선택기로부터의 상기 턴오프 요청 신호에 응답하여 상기 제1 클락 경로의 제2 클락 소자로 상기 턴오프 요청 신호를 전송하고,
    상기 제1 클락 경로의 제2 클락 소자는 상기 제1 클락 경로의 제1 클락 소자로부터의 상기 턴오프 요청 신호에 응답하여 디스에이블되고, 상기 제1 클락 경로의 제1 클락 소자로 상기 턴오프 응답 신호를 전송하며,
    상기 제1 클락 경로의 제1 클락 소자는 상기 제1 클락 경로의 제2 클락 소자로부터의 상기 턴오프 응답 신호에 응답하여 디스에이블되고, 상기 선택기로 상기 턴오프 응답 신호를 전송하는 클락 발생 회로.
  6. 제3항에 있어서, 상기 제2 클락 경로는
    제3 입력 클락 신호를 입력받아 상기 제2 클락 신호를 상기 선택 클락 신호로서 상기 선택기로 제공하는 제2 클락 경로의 제1 클락 소자; 및
    제4 입력 클락 신호를 입력받아 상기 제3 입력 클락 신호를 상기 제2 클락 경로의 상기 제1 클락 소자로 제공하는 제2 클락 경로의 제2 클락 소자를 포함하며,
    상기 제2 클락 경로의 제1 클락 소자는 상기 선택기로부터의 상기 턴오프 요청 신호에 응답하여 상기 제2 클락 경로의 제2 클락 소자로 상기 턴오프 요청 신호를 전송하고,
    상기 제2 클락 경로의 제2 클락 소자는 상기 제2 클락 경로의 제1 클락 소자로부터의 상기 턴오프 요청 신호에 응답하여 디스에이블되고, 상기 제2 클락 경로의 제1 클락 소자로 상기 턴오프 응답 신호를 전송하며,
    상기 제2 클락 경로의 제1 클락 소자는 상기 제2 클락 경로의 제2 클락 소자로부터의 상기 턴오프 응답 신호에 응답하여 디스에이블되고, 상기 선택기로 상기 턴오프 응답 신호를 전송하는 클락 발생 회로.
  7. 제3항에 있어서, 상기 제1 클락 경로의 제1 클락 소자 및 상기 제1 클락 경로의 제2 클락 소자 각각은
    자신의 상태 정보를 저장하는 상태 레지스터를 포함하는 클락 발생 회로,
  8. 제6항에 있어서, 상기 제1 클락 경로의 제1 클락 소자는
    자신의 상태 레지스터의 상태 정보가 턴온 상태인 경우, 상기 선택기로부터 상기 턴온 요청 신호를 수신하면 상기 제1 클락 경로의 제2 클락 소자로 상기 턴온 요청 신호를 전송하지 않고, 상기 선택기로 상기 턴온 응답 신호를 전송하고,
    자신의 상태 레지스터의 상태 정보가 턴오프 상태인 경우, 상기 선택기로부터 상기 턴온 요청 신호를 수신하면 상기 제1 클락 경로의 제2 클락 소자로 상기 턴온 요청 신호를 전송하며,
    상기 제1 클락 경로의 제2 클락 소자는 상기 제1 클락 경로의 제1 클락 소자로부터의 상기 턴온 요청 신호에 응답하여 인에이블되고, 자신의 상태 레지스터의 상태 정보를 턴온 상태로 저장하고, 상기 제1 클락 경로의 제1 클락 소자로 상기 턴온 응답 신호를 전송하며,
    상기 제1 클락 경로의 제1 클락 소자는 상기 제1 클락 경로의 제2 클락 소자로부터의 상기 턴온 응답 신호에 응답하여 인에이블되고, 자신의 상태 레지스터의 상태 정보를 턴온 상태로 저장하고, 상기 선택기로 상기 턴온 응답 신호를 전송하는 클락 발생 회로.
  9. 소스 클락 신호를 입력받아 출력 클락 신호를 발생하는 클락 발생 회로; 및
    상기 출력 클락 신호를 수신하여 동작하는 로직 회로를 포함하며,
    상기 클락 발생 회로는
    제1 클락 경로;
    제2 클락 경로; 및
    상기 제1 클락 경로 및 상기 제2 클락 경로에 연결되어, 상기 제1 클락 경로 및 상기 제2 클락 경로 중 선택된 클락 경로로부터 선택 클락 신호를 수신하여 출력하는 선택기를 포함하며,
    상기 선택기에서의 선택이 상기 제2 클락 경로에서 상기 제1 클락 경로로 변경되면,
    상기 선택기는 상기 제1 클락 경로를 턴온(인에이블)하기 위해 상기 제1 클락 경로의 제1 클락 소자로 턴온 요청 신호를 전송하고, 상기 제2 클락 경로를 턴오프(디스에이블)하기 위해 상기 제2 클락 경로의 제2 클락 소자로 턴오프 요청 신호를 전송하고,
    상기 제1 클락 소자는 상기 턴온 요청 신호에 응답하여 턴온(인에이블)되고, 상기 선택기로 턴온 응답 신호를 전송하고,
    상기 제2 클락 소자는 상기 턴오프 요청 신호에 응답하여 턴오프(디스에이블)되고, 상기 선택기로 턴오프 응답 신호를 전송하는 반도체 집적회로 장치.
  10. 제9항에 있어서, 상기 제1 클락 경로의 적어도 하나의 클락 소자는
    자신의 하위 노드의 클락 소자로부터 상기 턴온 요청 신호를 수신하고,
    자신의 상위 노드의 클락 소자로 상기 턴온 요청 신호를 전송하는 반도체 집적회로 장치.
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