JPH06104715A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06104715A JPH06104715A JP4250043A JP25004392A JPH06104715A JP H06104715 A JPH06104715 A JP H06104715A JP 4250043 A JP4250043 A JP 4250043A JP 25004392 A JP25004392 A JP 25004392A JP H06104715 A JPH06104715 A JP H06104715A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frequency
- clock signal
- stage
- multiplier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 高周波クロック信号が伝送するバッファ回路
等の消費電力の大きいこと及び特性のばらつきが大きい
ことを改善する。 【構成】 本来のクロック信号の１／ｎ分周周波数をバ
ッファ回路で増幅し、アンプの変換利得が１以下となる
ような高周波で動作するデジタル回路の近傍でｎ逓倍器
で高周波クロック信号に戻す。 【効果】 バッファ回路を本来必要なクロック周波数の
１／ｎの周波数で動作させるため、素子ばらつきに強
く、消費電力の低減が計れる。
等の消費電力の大きいこと及び特性のばらつきが大きい
ことを改善する。 【構成】 本来のクロック信号の１／ｎ分周周波数をバ
ッファ回路で増幅し、アンプの変換利得が１以下となる
ような高周波で動作するデジタル回路の近傍でｎ逓倍器
で高周波クロック信号に戻す。 【効果】 バッファ回路を本来必要なクロック周波数の
１／ｎの周波数で動作させるため、素子ばらつきに強
く、消費電力の低減が計れる。
Description
【０００１】
【産業上の利用分野】本発明は、高周波のクロック信号
を用いて高速論理動作を行うディジタル集積回路を備え
る半導体装置に関する。
を用いて高速論理動作を行うディジタル集積回路を備え
る半導体装置に関する。
【０００２】
【従来の技術】ＦＥＴを用いたディジタル集積回路の中
で、高速論理動作が可能なものとしてＧａＡｓ基板に形
成されたＤＣＦＬ（Direct Coupled FET Logic）あるい
はＳＣＦＬ（Source Coupled FET Logic）などの論理ゲ
ートを用いたものがよく知られている。特に、数ＧＨｚ
以上の通信用ＩＣである時分割型マルチプレクサ及びデ
マルチプレクサの開発が盛んに行われているが、その性
能は、基本回路の構成要素であるＦＥＴの性能に負うと
ころが大きく、高性能ＦＥＴの代表であるゲート長０．
５μｍのＢＰＭＥＳ(Buried P-layer Metal Sohottky)
ＦＥＴを用いて設計・試作されている。
で、高速論理動作が可能なものとしてＧａＡｓ基板に形
成されたＤＣＦＬ（Direct Coupled FET Logic）あるい
はＳＣＦＬ（Source Coupled FET Logic）などの論理ゲ
ートを用いたものがよく知られている。特に、数ＧＨｚ
以上の通信用ＩＣである時分割型マルチプレクサ及びデ
マルチプレクサの開発が盛んに行われているが、その性
能は、基本回路の構成要素であるＦＥＴの性能に負うと
ころが大きく、高性能ＦＥＴの代表であるゲート長０．
５μｍのＢＰＭＥＳ(Buried P-layer Metal Sohottky)
ＦＥＴを用いて設計・試作されている。
【０００３】図４は、２入力から１つを選択する２：１
の単位マルチプレクサＭ１〜Ｍ７をツリー状にＭ１、Ｍ
２〜Ｍ３及びＭ４〜７と３段接続して８本のデータ線Ｄ
0 〜Ｄ7 から１つの信号Ｄi を選択する２3 ：１のマル
チプレクサを構成した例を示している。このマルチプレ
クサを動作させるために、高周波数のクロック信号、例
えば周波数ｆck＝１０ＧＨｚのクロック信号φが選択信
号として第１段のマルチプレクサＭ１に供給される。第
２段のマルチプレクサＭ２〜Ｍ３には、クロック信号φ
が１／２分周器１０１によって１／２の周波数に分周さ
れて選択信号として供給される。また、第３段のマルチ
プレクサＭ４〜Ｍ７には、クロック信号φが１／４分周
器１０２によって１／４の周波数に分周されて選択信号
として供給される。１／ｎの分周器はカウンタによって
構成することができる。各段の単位マルチプルサを同期
させるために、クロック信号φ及びクロック信号φの分
周クロック信号は夫々遅延及びバッファ回路１０３〜１
０５を経由して各単位マルチプレクサに供給される。
の単位マルチプレクサＭ１〜Ｍ７をツリー状にＭ１、Ｍ
２〜Ｍ３及びＭ４〜７と３段接続して８本のデータ線Ｄ
0 〜Ｄ7 から１つの信号Ｄi を選択する２3 ：１のマル
チプレクサを構成した例を示している。このマルチプレ
クサを動作させるために、高周波数のクロック信号、例
えば周波数ｆck＝１０ＧＨｚのクロック信号φが選択信
号として第１段のマルチプレクサＭ１に供給される。第
２段のマルチプレクサＭ２〜Ｍ３には、クロック信号φ
が１／２分周器１０１によって１／２の周波数に分周さ
れて選択信号として供給される。また、第３段のマルチ
プレクサＭ４〜Ｍ７には、クロック信号φが１／４分周
器１０２によって１／４の周波数に分周されて選択信号
として供給される。１／ｎの分周器はカウンタによって
構成することができる。各段の単位マルチプルサを同期
させるために、クロック信号φ及びクロック信号φの分
周クロック信号は夫々遅延及びバッファ回路１０３〜１
０５を経由して各単位マルチプレクサに供給される。
【０００４】Ｎ：１の単位マルチプレクサをツリー状に
Ｍ段接続した場合には、選択信号として各段の単位マル
チプレクサに与えられるクロック信号の周波数はｆck〜
ｆck／ＮM-1 の広い範囲に渡る。従って、通信用のマル
チプレクサには超高周波のｆckを使用することになる。
Ｍ段接続した場合には、選択信号として各段の単位マル
チプレクサに与えられるクロック信号の周波数はｆck〜
ｆck／ＮM-1 の広い範囲に渡る。従って、通信用のマル
チプレクサには超高周波のｆckを使用することになる。
【０００５】図５は、１入力を２つの出力に分配する
１：２の単位デマルチプレクサＤＭ１〜ＤＭ７をツリー
状に接続して、すなわち、第１段にＤＭ１、第２段にＤ
Ｍ２及びＤＭ３、第３段にＤＭ４〜ＤＭ７を配置して、
１本のデータ線Ｄi から８本のデータ線Ｄ0 〜Ｄ7 に信
号を分配する１：２3 のデマルチプレクサを構成した例
を示している。
１：２の単位デマルチプレクサＤＭ１〜ＤＭ７をツリー
状に接続して、すなわち、第１段にＤＭ１、第２段にＤ
Ｍ２及びＤＭ３、第３段にＤＭ４〜ＤＭ７を配置して、
１本のデータ線Ｄi から８本のデータ線Ｄ0 〜Ｄ7 に信
号を分配する１：２3 のデマルチプレクサを構成した例
を示している。
【０００６】このデマルチプレクサにおいても回路動作
させる選択信号として周波数ｆck〜ｆck／４のクロック
信号が用いられている。１：Ｎの単位デマルチプレクサ
をツリー状にＭ段接続した場合にも選択信号として必要
なクロック信号の周波数はｆck〜ｆck／ＮM-1 に渡る。
従って、高速に動作するトランジスタで論理ゲート等を
形成する。
させる選択信号として周波数ｆck〜ｆck／４のクロック
信号が用いられている。１：Ｎの単位デマルチプレクサ
をツリー状にＭ段接続した場合にも選択信号として必要
なクロック信号の周波数はｆck〜ｆck／ＮM-1 に渡る。
従って、高速に動作するトランジスタで論理ゲート等を
形成する。
【０００７】
【発明が解決しようとする課題】しかしながら、優れた
素子特性を持つＦＥＴを用いたとしても、論理回路を構
成した場合に寄生容量・寄生抵抗の影響を受け、素子特
性の性能を十分に発揮されることが困難なことが多い。
従来のディジタル集積回路設計においては、負荷容量特
に配線容量を低減してＦＥＴの持つ性能を出来るだけ引
き出す努力がなされているが、それでも十分でない場合
が多い。これは、Ｎ入力から１つを選択するＮ：１の単
位マルチプレクサをツリー型にＭ段接続し、上記マルチ
プレクサの選択信号がカウンタから供給されるＮM ：１
時分割マルチプレクサのクロック周波数と同一の周波数
で変化する最終段の選択信号を駆動するバッファ回路に
おいて顕著である。デマルチプレクサにおいても同様で
ある。
素子特性を持つＦＥＴを用いたとしても、論理回路を構
成した場合に寄生容量・寄生抵抗の影響を受け、素子特
性の性能を十分に発揮されることが困難なことが多い。
従来のディジタル集積回路設計においては、負荷容量特
に配線容量を低減してＦＥＴの持つ性能を出来るだけ引
き出す努力がなされているが、それでも十分でない場合
が多い。これは、Ｎ入力から１つを選択するＮ：１の単
位マルチプレクサをツリー型にＭ段接続し、上記マルチ
プレクサの選択信号がカウンタから供給されるＮM ：１
時分割マルチプレクサのクロック周波数と同一の周波数
で変化する最終段の選択信号を駆動するバッファ回路に
おいて顕著である。デマルチプレクサにおいても同様で
ある。
【０００８】図６は、従来よりよく知られているＳＣＦ
Ｌ回路である。同図において、ＦＥＴＱ1 〜Ｑ3 、抵抗
Ｒ1 、ＲL1、ＲL2、Ｒ2 はＳＣＦＬの差動アンプを構成
している。ＦＥＴＱ4 〜Ｑ7 、ダイオードｄ1 〜ｄ4 、
抵抗Ｒ3 、Ｒ4 はレベルシフト回路を構成している。
Ｌ回路である。同図において、ＦＥＴＱ1 〜Ｑ3 、抵抗
Ｒ1 、ＲL1、ＲL2、Ｒ2 はＳＣＦＬの差動アンプを構成
している。ＦＥＴＱ4 〜Ｑ7 、ダイオードｄ1 〜ｄ4 、
抵抗Ｒ3 、Ｒ4 はレベルシフト回路を構成している。
【０００９】図７は、上記ＳＣＦＬ回路の小信号利得の
周波数特性を示している。ディジタルＩＣにこのＳＣＦ
Ｌインバータあるいはバッファを使用する場合、入力信
号の閾値電圧Ｖin-th を所定の値に調整する必要があ
る。そのため、図６に示すように、ソースフォロア段に
レベルシフト用ダイオードｄ1 〜ｄ4 が挿入される。こ
のダイオードには、寄生抵抗Ｒｓが存在し、それにより
利得の周波数特性が劣化する。
周波数特性を示している。ディジタルＩＣにこのＳＣＦ
Ｌインバータあるいはバッファを使用する場合、入力信
号の閾値電圧Ｖin-th を所定の値に調整する必要があ
る。そのため、図６に示すように、ソースフォロア段に
レベルシフト用ダイオードｄ1 〜ｄ4 が挿入される。こ
のダイオードには、寄生抵抗Ｒｓが存在し、それにより
利得の周波数特性が劣化する。
【００１０】図８にＲｓの値を変化させた時の利得の周
波数依存性を示す。利得が１となる周波数ｆｃは、Ｒｓ
＝１００、５０及び０Ωに対して夫々８、１０及び１３
ＧＨｚとなっている。つまり、実用上のインバータ（１
００Ω程度のＲｓを持つ）では、ｆ＝１０ＧＨｚ前後で
利得が１前後となり、１０ＧＨｚでの動作が要求される
マルチプレクサやデマルチプレクサの最終段の選択信号
用バッファ回路の設計が著しく困難になるという問題を
有している。また、バッファ回路としてやむなく用いる
場合においても、回路の最適化を十分に行い、利得の低
い問題を解消するために回路段数を増やして（通常１０
段前後）実現するが、そうすると消費電力が大きい。図
７に示されるように利得特性が周波数依存性のある領域
で用いているため素子ばらつきなどによって起こる回路
の高周波特性のばらつきにも弱い。従って、高周波デバ
イスの歩留は、バッファ回路の特性で決まってしまい、
その値も低い。
波数依存性を示す。利得が１となる周波数ｆｃは、Ｒｓ
＝１００、５０及び０Ωに対して夫々８、１０及び１３
ＧＨｚとなっている。つまり、実用上のインバータ（１
００Ω程度のＲｓを持つ）では、ｆ＝１０ＧＨｚ前後で
利得が１前後となり、１０ＧＨｚでの動作が要求される
マルチプレクサやデマルチプレクサの最終段の選択信号
用バッファ回路の設計が著しく困難になるという問題を
有している。また、バッファ回路としてやむなく用いる
場合においても、回路の最適化を十分に行い、利得の低
い問題を解消するために回路段数を増やして（通常１０
段前後）実現するが、そうすると消費電力が大きい。図
７に示されるように利得特性が周波数依存性のある領域
で用いているため素子ばらつきなどによって起こる回路
の高周波特性のばらつきにも弱い。従って、高周波デバ
イスの歩留は、バッファ回路の特性で決まってしまい、
その値も低い。
【００１１】このように、従来のバッファ回路ではバッ
ファ回路自身が高速な特性を有していても、寄生抵抗・
寄生容量により超高周波での利得が大きく劣化するた
め、クロックバッファあるいはそれに準ずる回路として
用いることが難しい。
ファ回路自身が高速な特性を有していても、寄生抵抗・
寄生容量により超高周波での利得が大きく劣化するた
め、クロックバッファあるいはそれに準ずる回路として
用いることが難しい。
【００１２】それ故、Ｎ：１のマルチプレクサあるいは
１：Ｎのデマルチプレクサをツリー型にＭ段接続し上記
マルチプレクサあるいは１：Ｎのデマルチプレクサの選
択信号をカウンタから供給するＮM ：１時分割マルチプ
レクサあるいは１：ＮM 時分割デマルチプレクサの設計
では、最終段のＮ：１マルチプレクサあるいは初段の
１：Ｎデマルチプレクサの選択信号用バッファ回路の設
計が利得を十分にとれないため難しくなる。従来のＳＣ
ＦＬ回路を用いる場合には、前述したように回路の最適
化を十分に行い、利得の低い問題を解消するために回路
段数を増やして実現していたが、素子ばらつきに弱いた
めその歩留は必ずしも高くない。また、消費電力が非常
に大きい、という問題を有している。
１：Ｎのデマルチプレクサをツリー型にＭ段接続し上記
マルチプレクサあるいは１：Ｎのデマルチプレクサの選
択信号をカウンタから供給するＮM ：１時分割マルチプ
レクサあるいは１：ＮM 時分割デマルチプレクサの設計
では、最終段のＮ：１マルチプレクサあるいは初段の
１：Ｎデマルチプレクサの選択信号用バッファ回路の設
計が利得を十分にとれないため難しくなる。従来のＳＣ
ＦＬ回路を用いる場合には、前述したように回路の最適
化を十分に行い、利得の低い問題を解消するために回路
段数を増やして実現していたが、素子ばらつきに弱いた
めその歩留は必ずしも高くない。また、消費電力が非常
に大きい、という問題を有している。
【００１３】よって、本発明は、時分割型マルチプレク
サの最終段あるいはデマルチプレクサの初段の選択信号
用クロックバッファ回路の如き超高周波数のクロック信
号を扱うトランジスタ回路の低消費電力化・高速安定動
作を可能とする半導体装置を提供することを目的とす
る。
サの最終段あるいはデマルチプレクサの初段の選択信号
用クロックバッファ回路の如き超高周波数のクロック信
号を扱うトランジスタ回路の低消費電力化・高速安定動
作を可能とする半導体装置を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、トランジスタ素子の遷移周
波数高周波のクロック信号を用いて高速動作を行うデジ
タル回路を備える半導体装置において、上記デジタル回
路の近傍にｎ逓倍器を設け、上記遷移周波数よりも低く
かつ上記クロック信号の１／ｎの周波数である１／ｎク
ロック信号を上記ｎ逓倍器を介して上記デジタル回路に
供給するようにしたことを特徴とする。
め、本発明の半導体装置は、トランジスタ素子の遷移周
波数高周波のクロック信号を用いて高速動作を行うデジ
タル回路を備える半導体装置において、上記デジタル回
路の近傍にｎ逓倍器を設け、上記遷移周波数よりも低く
かつ上記クロック信号の１／ｎの周波数である１／ｎク
ロック信号を上記ｎ逓倍器を介して上記デジタル回路に
供給するようにしたことを特徴とする。
【００１５】
【作用】本発明は、トランジスタの遷移周波数の近傍あ
るいはこれを超える高周波クロック信号のクロック周波
数を１／ｎの周波数に低下してクロック信号が伝送する
能動回路における周波数−利得特性上の利得を十分にと
り、上記高周波クロック信号を用いるデジタル回路の近
傍で逓倍器を用いてｎ逓倍することで、上記デジタル回
路を直接高周波クロック周波数で動作させるのと等価の
結果を得る。
るいはこれを超える高周波クロック信号のクロック周波
数を１／ｎの周波数に低下してクロック信号が伝送する
能動回路における周波数−利得特性上の利得を十分にと
り、上記高周波クロック信号を用いるデジタル回路の近
傍で逓倍器を用いてｎ逓倍することで、上記デジタル回
路を直接高周波クロック周波数で動作させるのと等価の
結果を得る。
【００１６】上記構成により、クリティカルな回路特性
が最終段の逓倍器のみで決まるため、消費電力の低減と
同時に素子ばらつきに強い回路の実現が可能となる。
が最終段の逓倍器のみで決まるため、消費電力の低減と
同時に素子ばらつきに強い回路の実現が可能となる。
【００１７】
【実施例】以下、図面を参照しながらこの発明の実施例
を説明する。
を説明する。
【００１８】図１は、本発明を２3 ：１マルチプレクサ
に適用した例を示している。同図において図４と対応し
ている部分には同一符号を付し、かかる部分の説明は省
略する。この実施例ではクロック信号φ／２の周波数は
ｆck／２であり、図４に示される従来構成に用いられる
クロック信号φの１／２の周波数である。クロック信号
φ／２は、分周器１０１ａによって１／２に周波数が下
げられて、周波数ｆck／４のクロック信号となって、遅
延調整バッファ回路１０５ａを介して第３段めの単位マ
ルチプレクサＭ４〜Ｍ７の各々に選択信号として供給さ
れる。クロック信号φ／２は、そのまま遅延調整バッフ
ァ回路１０４ａを介して第２段めの単位マルチプレクサ
Ｍ２及びＭ３に選択信号として供給される。
に適用した例を示している。同図において図４と対応し
ている部分には同一符号を付し、かかる部分の説明は省
略する。この実施例ではクロック信号φ／２の周波数は
ｆck／２であり、図４に示される従来構成に用いられる
クロック信号φの１／２の周波数である。クロック信号
φ／２は、分周器１０１ａによって１／２に周波数が下
げられて、周波数ｆck／４のクロック信号となって、遅
延調整バッファ回路１０５ａを介して第３段めの単位マ
ルチプレクサＭ４〜Ｍ７の各々に選択信号として供給さ
れる。クロック信号φ／２は、そのまま遅延調整バッフ
ァ回路１０４ａを介して第２段めの単位マルチプレクサ
Ｍ２及びＭ３に選択信号として供給される。
【００１９】更に、クロック信号φ／２は遅延調整回路
１０３ａ及びバッファ回路１１を介して逓倍器１２に供
給される。逓倍器１２はクロック信号φと同じ周波数ｆ
scとなり、信号レベルを調整するバイアス供給回路１３
を介して単位マルチプレクサＭ１に選択信号として供給
される。
１０３ａ及びバッファ回路１１を介して逓倍器１２に供
給される。逓倍器１２はクロック信号φと同じ周波数ｆ
scとなり、信号レベルを調整するバイアス供給回路１３
を介して単位マルチプレクサＭ１に選択信号として供給
される。
【００２０】図２は、図１に示された回路１１〜１３の
部分を示している。
部分を示している。
【００２１】クロック周波数の１／２分周周波数である
ｆck／２を増幅するバッファ回路１１、２逓倍回路１
２、バイアス供給回路１３、２：１マルチプレクサＭ１
から構成される。バイアス供給回路１３は、２逓倍器１
２の出力信号レベルを２：１マルチプレクサＭ１の論理
レベルに合わせるために設けている。
ｆck／２を増幅するバッファ回路１１、２逓倍回路１
２、バイアス供給回路１３、２：１マルチプレクサＭ１
から構成される。バイアス供給回路１３は、２逓倍器１
２の出力信号レベルを２：１マルチプレクサＭ１の論理
レベルに合わせるために設けている。
【００２２】本実施例では、高利得であるバッファ回路
１１で振幅利得を得る。逓倍器１２における振幅の損失
を見込んで、バッファ回路１１で信号の振幅を増加させ
ている。その後、変換利得１以下となるような超高周波
数で動作する逓倍器１２でクロック信号の周波数ｆck／
２を２逓倍して周波数ｆckとし、バイアス供給回路１３
でクロック信号の論理レベルをＳＣＦＬ回路に合わせ
る。従って、逓倍器１２よりも前にあるバッファ回路１
１等は、高周波特性において利得等に十分余裕のある周
波数ｆck／２で動作するため、寄生容量や寄生抵抗の影
響が問題にならない程度であり、バッファ回路の消費電
力の低減が行えると共に素子ばらつきの影響の低いバッ
ファ回路が実現できる。また、予め逓倍器１２の変換利
得のばらつきを考慮して、これが問題にならないように
逓倍器への入力振幅をバッファ回路１１で確保するの
で、回路全体として低消費電力で歩留の良い回路が得ら
れる。
１１で振幅利得を得る。逓倍器１２における振幅の損失
を見込んで、バッファ回路１１で信号の振幅を増加させ
ている。その後、変換利得１以下となるような超高周波
数で動作する逓倍器１２でクロック信号の周波数ｆck／
２を２逓倍して周波数ｆckとし、バイアス供給回路１３
でクロック信号の論理レベルをＳＣＦＬ回路に合わせ
る。従って、逓倍器１２よりも前にあるバッファ回路１
１等は、高周波特性において利得等に十分余裕のある周
波数ｆck／２で動作するため、寄生容量や寄生抵抗の影
響が問題にならない程度であり、バッファ回路の消費電
力の低減が行えると共に素子ばらつきの影響の低いバッ
ファ回路が実現できる。また、予め逓倍器１２の変換利
得のばらつきを考慮して、これが問題にならないように
逓倍器への入力振幅をバッファ回路１１で確保するの
で、回路全体として低消費電力で歩留の良い回路が得ら
れる。
【００２３】このように、本発明によりマルチプレクサ
あるいはデマルチプレクサの最終段選択信号用バッファ
回路として、低消費電力・高歩留が可能となる。
あるいはデマルチプレクサの最終段選択信号用バッファ
回路として、低消費電力・高歩留が可能となる。
【００２４】図３に図２に示されたブロック回路の１１
〜１３の具体的な構成例を示す。バッファ段１１、逓倍
段１２、バイアス供給段１３により構成される。バッフ
ァ段１１は、図６に示すＳＣＦＬ回路と同様の構成であ
るが、トランジスタＱ14〜Ｑ17からなるソースフォロア
段に容量Ｃ11〜Ｃ14が設けられている。この容量はレベ
ルシフトダイオードｄ11〜ｄ16の寄生抵抗Ｒs を見えな
くするために設けた結合容量である。トランジスタＱ13
電流量Ｉは、通常のＳＣＦＬ回路の電流量Ｉ。より２〜
２．５倍程度大きい値に設定し、出力振幅△Ｖを通常の
２〜２．５倍に設定している。逓倍段１２は、トランジ
スタＱ21〜Ｑ27等によって構成されるアナログ乗算器で
入力信号を乗算することにより２逓倍の信号成分をつく
る。本逓倍回路ではデプレーション型ＦＥＴを使用し、
入力振幅に対し十分なダイナミックレンジを確保してい
る。また、最終段のバイアス供給段１３で高周波成分を
取り出し、分割抵抗Ｒ27及びＲ28、Ｒ29及びＲ30により
ＳＣＦＬ回路レベルで供給する。本方式では、逓倍回路
の変換利得が１の場合で逓倍波の振幅は約０．５倍に減
少するため、最終的に得られる出力振幅は、通常のＳＣ
ＦＬ回路の１〜１．３倍となる。
〜１３の具体的な構成例を示す。バッファ段１１、逓倍
段１２、バイアス供給段１３により構成される。バッフ
ァ段１１は、図６に示すＳＣＦＬ回路と同様の構成であ
るが、トランジスタＱ14〜Ｑ17からなるソースフォロア
段に容量Ｃ11〜Ｃ14が設けられている。この容量はレベ
ルシフトダイオードｄ11〜ｄ16の寄生抵抗Ｒs を見えな
くするために設けた結合容量である。トランジスタＱ13
電流量Ｉは、通常のＳＣＦＬ回路の電流量Ｉ。より２〜
２．５倍程度大きい値に設定し、出力振幅△Ｖを通常の
２〜２．５倍に設定している。逓倍段１２は、トランジ
スタＱ21〜Ｑ27等によって構成されるアナログ乗算器で
入力信号を乗算することにより２逓倍の信号成分をつく
る。本逓倍回路ではデプレーション型ＦＥＴを使用し、
入力振幅に対し十分なダイナミックレンジを確保してい
る。また、最終段のバイアス供給段１３で高周波成分を
取り出し、分割抵抗Ｒ27及びＲ28、Ｒ29及びＲ30により
ＳＣＦＬ回路レベルで供給する。本方式では、逓倍回路
の変換利得が１の場合で逓倍波の振幅は約０．５倍に減
少するため、最終的に得られる出力振幅は、通常のＳＣ
ＦＬ回路の１〜１．３倍となる。
【００２５】上記実施例では２：１単位マルチプレクサ
の場合について、周波数ｆck／２のクロック信号を２逓
倍して与える例について説明したが、１：２単位マルチ
プレクサの場合についても同様である。更に、Ｎ：１の
単位マルチプレクサあるいは１：Ｎのデマルチプレクサ
をツリー状に接続する場合には周波数ｆck／Ｎのクロッ
クと、Ｎ倍の逓倍器とを用いる構成とし、この逓倍器を
最終段のマルチプレクサあるいは初段のマルチプレクサ
の近傍に配置して、最高周波数のクロック信号が通過す
る領域を最小限にすることができる。
の場合について、周波数ｆck／２のクロック信号を２逓
倍して与える例について説明したが、１：２単位マルチ
プレクサの場合についても同様である。更に、Ｎ：１の
単位マルチプレクサあるいは１：Ｎのデマルチプレクサ
をツリー状に接続する場合には周波数ｆck／Ｎのクロッ
クと、Ｎ倍の逓倍器とを用いる構成とし、この逓倍器を
最終段のマルチプレクサあるいは初段のマルチプレクサ
の近傍に配置して、最高周波数のクロック信号が通過す
る領域を最小限にすることができる。
【００２６】本回路方式の効果を検証するために、Ｇａ
ＡｓＭＥＳＦＥＴを用いたＳＣＦＬ回路による従来のバ
ッファ回路と本発明による回路の比較を行った。
ＡｓＭＥＳＦＥＴを用いたＳＣＦＬ回路による従来のバ
ッファ回路と本発明による回路の比較を行った。
【００２７】ＦＥＴは、ゲート長０．５μｍのＰ層埋め
込み型ＬＤＤ構造のもので相互コンダクタンスｇｍ＝４
５０ｍＳ／ｍｍ、カットオフ周波数ｆｔ＝４０ＧＨｚ、
閾値電圧Ｖth＝−０．２Ｖのものである。実際に試作し
たＳＣＦＬ回路は、図４に示すようにシンク電流Ｉ0 を
２ｍＡとし、負荷抵抗４５０Ωとし論理振幅△Ｖ＝０．
９Ｖを得ている。本回路を基本に選択信号用バッファ回
路を設計した場合、図９に示すようにバッファ段として
１倍バッファ１段＋２倍バッファ３段＋４倍バッファ３
段を必要とした為、消費電力は６００ｍＷとなった。ま
た、ＦＥＴの素子ばらつきに関して検討を行った。図１
０にＦＥＴの閾値が１００ｍＶばらついて−０．１Ｖに
なったときのバッファ回路の振幅特性を示す。同図に示
すように閾値が−０．１Ｖのときの１０ＧＨｚでの振幅
は０．３Ｖとなる。次段であるマルチプレクサあるいは
デマルチプレクサの動作の為の最小必要入力レベルが
０．５５Ｖであるから、この場合マルチプレクサあるい
はデマルチプレクサの最終段を動作させることはできな
い。一方、本発明においてはバッファ段に通常のＳＣＦ
Ｌ回路でスイッチング段のシンク電流Ｉ＝４ｍＡ、ソー
スフォロア段のシンク電流Ｉ＝２ｍＶ、とする。このと
き、バッファ回路のｆ＝５ＧＨｚでの出力振幅△Ｖは、
バッファアンプ２段で０．９Ｖから１．８Ｖに増す。次
に逓倍段は、Ｖth＝−１．０Ｖの閾値のＦＥＴからなる
アナログ乗算器で構成され、乗算段のシンク電流Ｉ1 ＝
１０ｍＡ、ソースフォロア段のシンク電流４ｍＡで構成
されている。本構成によると最終出力の高周波成分とし
て１０ＧＨｚで論理振幅△Ｖ＝０．９Ｖの振幅が得られ
る。このときの消費電力は、１７０ｍＷであった。ま
た、図１１にＦＥＴの閾値が１００ｍＶばらついて−
０．１Ｖ、−０．９Ｖになった場合の出力論理を示す。
１０ＧＨｚ出力時で、論理振幅０．８Ｖが得られてお
り、素子ばらつきに強いことが証明された。
込み型ＬＤＤ構造のもので相互コンダクタンスｇｍ＝４
５０ｍＳ／ｍｍ、カットオフ周波数ｆｔ＝４０ＧＨｚ、
閾値電圧Ｖth＝−０．２Ｖのものである。実際に試作し
たＳＣＦＬ回路は、図４に示すようにシンク電流Ｉ0 を
２ｍＡとし、負荷抵抗４５０Ωとし論理振幅△Ｖ＝０．
９Ｖを得ている。本回路を基本に選択信号用バッファ回
路を設計した場合、図９に示すようにバッファ段として
１倍バッファ１段＋２倍バッファ３段＋４倍バッファ３
段を必要とした為、消費電力は６００ｍＷとなった。ま
た、ＦＥＴの素子ばらつきに関して検討を行った。図１
０にＦＥＴの閾値が１００ｍＶばらついて−０．１Ｖに
なったときのバッファ回路の振幅特性を示す。同図に示
すように閾値が−０．１Ｖのときの１０ＧＨｚでの振幅
は０．３Ｖとなる。次段であるマルチプレクサあるいは
デマルチプレクサの動作の為の最小必要入力レベルが
０．５５Ｖであるから、この場合マルチプレクサあるい
はデマルチプレクサの最終段を動作させることはできな
い。一方、本発明においてはバッファ段に通常のＳＣＦ
Ｌ回路でスイッチング段のシンク電流Ｉ＝４ｍＡ、ソー
スフォロア段のシンク電流Ｉ＝２ｍＶ、とする。このと
き、バッファ回路のｆ＝５ＧＨｚでの出力振幅△Ｖは、
バッファアンプ２段で０．９Ｖから１．８Ｖに増す。次
に逓倍段は、Ｖth＝−１．０Ｖの閾値のＦＥＴからなる
アナログ乗算器で構成され、乗算段のシンク電流Ｉ1 ＝
１０ｍＡ、ソースフォロア段のシンク電流４ｍＡで構成
されている。本構成によると最終出力の高周波成分とし
て１０ＧＨｚで論理振幅△Ｖ＝０．９Ｖの振幅が得られ
る。このときの消費電力は、１７０ｍＷであった。ま
た、図１１にＦＥＴの閾値が１００ｍＶばらついて−
０．１Ｖ、−０．９Ｖになった場合の出力論理を示す。
１０ＧＨｚ出力時で、論理振幅０．８Ｖが得られてお
り、素子ばらつきに強いことが証明された。
【００２８】なお、図２におけるバイアス供給は、図３
における２逓倍回路のソースフォロア段と２逓倍段の間
に設けても良い。
における２逓倍回路のソースフォロア段と２逓倍段の間
に設けても良い。
【００２９】
【発明の効果】以上説明したように、本発明において
は、トランジスタの利得が１以下となる遷移周波数の近
傍あるいはこれを超える高周波クロックを用いるとき
に、このクロックを使用するデジタル回路の近傍にｎ逓
倍器を設けて、それよりも前段のクロックの周波数を遷
移周波数以下となるようにしているので高周波によって
クリティカルとなる領域を可及的に減らして半導体装置
の低消費電力化および歩留の改善を図ることが可能とな
る。
は、トランジスタの利得が１以下となる遷移周波数の近
傍あるいはこれを超える高周波クロックを用いるとき
に、このクロックを使用するデジタル回路の近傍にｎ逓
倍器を設けて、それよりも前段のクロックの周波数を遷
移周波数以下となるようにしているので高周波によって
クリティカルとなる領域を可及的に減らして半導体装置
の低消費電力化および歩留の改善を図ることが可能とな
る。
【図１】本発明の実施例を示すブロック図。
【図２】図１の回路１１〜１３の部分を説明するブロッ
ク図。
ク図。
【図３】本発明の具体的実施例。
【図４】従来例を示すブロック図。
【図５】他の従来例を示すブロック図。
【図６】ＳＣＦＬ回路を示す回路図。
【図７】ＳＣＦＬ回路の周波数対利得特性を示すグラ
フ。
フ。
【図８】利得のダイオード抵抗依存性を示すグラフ。
【図９】従来のバッファ回路例を示すグラフ。
【図１０】従来の出力振幅の周波数依存性を示すグラ
フ。
フ。
【図１１】本発明の出力振幅の周波数依存性を示すグラ
フ。
フ。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、高周波のクロック信号を用
いて高速動作を行うデジタル回路を備える半導体装置に
おいて、上記デジタル回路の近傍にｎ逓倍器を設け、遷
移周波数よりも低くかつ上記クロック信号の１／ｎの周
波数である１／ｎクロック信号を上記ｎ逓倍器を介して
上記デジタル回路に供給するようにしたことを特徴とす
る。
め、本発明の半導体装置は、高周波のクロック信号を用
いて高速動作を行うデジタル回路を備える半導体装置に
おいて、上記デジタル回路の近傍にｎ逓倍器を設け、遷
移周波数よりも低くかつ上記クロック信号の１／ｎの周
波数である１／ｎクロック信号を上記ｎ逓倍器を介して
上記デジタル回路に供給するようにしたことを特徴とす
る。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0952 (72)発明者 石 田 賢 二 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内
Claims (2)
- 【請求項１】トランジスタ素子の遷移周波数高周波のク
ロック信号を用いて高速動作を行うデジタル回路を備え
る半導体装置であって、 前記デジタル回路の近傍にｎ逓倍器を設け、前記遷移周
波数よりも低くかつ前記クロック信号の１／ｎの周波数
である１／ｎクロック信号を前記ｎ逓倍器を介して前記
デジタル回路に供給するようにしたことを特徴とする半
導体装置。 - 【請求項２】前記デジタル回路は、マルチプレクサある
いはデマルチプレクサであることを特徴とする請求項１
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4250043A JPH06104715A (ja) | 1992-09-18 | 1992-09-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4250043A JPH06104715A (ja) | 1992-09-18 | 1992-09-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104715A true JPH06104715A (ja) | 1994-04-15 |
Family
ID=17201974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4250043A Pending JPH06104715A (ja) | 1992-09-18 | 1992-09-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104715A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4810484A (en) * | 1984-12-28 | 1989-03-07 | Sony Corporation | Method for manufacturing fine lead titanate powders |
| JPH1117636A (ja) * | 1997-06-20 | 1999-01-22 | Nec Corp | マルチプレクサ |
| US9766647B2 (en) | 2014-10-23 | 2017-09-19 | Samsung Electronics Co., Ltd. | Clock circuit for generating clock signal and semiconductor integrated circuit device including the same |
| WO2021079426A1 (ja) * | 2019-10-23 | 2021-04-29 | 日本電信電話株式会社 | アナログデマルチプレクサ回路およびアナログ／デジタル変換システム |
-
1992
- 1992-09-18 JP JP4250043A patent/JPH06104715A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4810484A (en) * | 1984-12-28 | 1989-03-07 | Sony Corporation | Method for manufacturing fine lead titanate powders |
| JPH1117636A (ja) * | 1997-06-20 | 1999-01-22 | Nec Corp | マルチプレクサ |
| US9766647B2 (en) | 2014-10-23 | 2017-09-19 | Samsung Electronics Co., Ltd. | Clock circuit for generating clock signal and semiconductor integrated circuit device including the same |
| WO2021079426A1 (ja) * | 2019-10-23 | 2021-04-29 | 日本電信電話株式会社 | アナログデマルチプレクサ回路およびアナログ／デジタル変換システム |
| JPWO2021079426A1 (ja) * | 2019-10-23 | 2021-04-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5459412A (en) | BiCMOS circuit for translation of ECL logic levels to MOS logic levels | |
| US7288971B1 (en) | Systems and methods for actively-peaked current-mode logic | |
| US5734272A (en) | Differential stage logic circuit | |
| EP1266453B1 (en) | High noise rejection voltage-controlled ring oscillator architecture | |
| US7498843B2 (en) | Current-controlled CMOS circuits with inductive broadbanding | |
| US5892400A (en) | Amplifier using a single polarity power supply and including depletion mode FET and negative voltage generator | |
| US4616189A (en) | Gallium arsenide differential amplifier with closed loop bias stabilization | |
| US6794934B2 (en) | High gain wideband driver amplifier | |
| US6462590B2 (en) | High bandwidth clock buffer | |
| US5124580A (en) | BiCMOS logic gate having linearly operated load FETs | |
| EP0053664B1 (en) | Integrated logic gate | |
| US5767728A (en) | Noise tolerant CMOS inverter circuit having a resistive bias | |
| US4980580A (en) | CMOS interconnection circuit | |
| US4340867A (en) | Inverter amplifier | |
| JPS62241410A (ja) | 高速度演算増幅器、回路および差動入力信号に対応して出力信号を生じるための方法 | |
| KR20000039693A (ko) | 전류 비교기 | |
| EP0111262A2 (en) | Output multiplexer having one gate delay | |
| US5221910A (en) | Single-pin amplifier in integrated circuit form | |
| JPH06104715A (ja) | 半導体装置 | |
| US6788103B1 (en) | Activ shunt-peaked logic gates | |
| US4810903A (en) | BICMOS driver circuit including submicron on chip voltage source | |
| US4446387A (en) | MOS Inverter-buffer circuit having a small input capacitance | |
| EP0055341B1 (en) | Current controlled gate | |
| US5561388A (en) | Semiconductor device having CMOS circuit and bipolar circuit mixed | |
| GB2078046A (en) | Superconductive logic circuit |