KR20000039693A - 전류 비교기 - Google Patents

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Abstract

본 발명은 전류 비교기에 관한 것으로, 입력단의 제 1 반전 증폭기에 저항성 피드백 네트워크를 사용하여 입력저항과 출력저항을 감소시키는데 그 목적이 있다.
본 발명은 제 1 및 제 2 입력단과 출력단, 기준 전류원, 부하 회로, 구동 수단, 저항을 포함하여 이루어진다. 기준 전류원은 제 1 입력단에 일정 크기의 기준 전류를 공급한다. 부하 회로는 출력단에 기준 전류와 동일한 크기의 제 1 전류를 제공한다. 구동 수단은 입력단에 공급되는 입력 전류의 크기에 따라 제 1 전류의 크기를 제어하여 소정 레벨의 출력 전압을 발생시킨다. 저항은 구동 수단의 제어단자와 출력단 사이에 연결된다.
본 발명에서 저항을 통한 피드백에 의해 입력 저항과 출력 저항이 감소한다. 이로써 전류 공급능력과 배출능력이 크게 증가하여 동작 속도가 현저히 향상된다. 또 기준전류를 가변시킴으로써 설계시에 동작속도와 소비전력 사이에 적절한 교환이 이루어질 수 있도록 한다.

Description

전류 비교기
본 발명은 전류 비교기에 관한 것으로, 특히 입력 전류 신호의 부호에 따라 디지탈 출력신호를 발생시키는 전류 비교기에 관한 것이다.
대규모 집적회로 기술(VLSI technology)이 축소 지향적으로 발전함에 따라 고속 동작과 낮은 공급전압이 요구되고 있다. 따라서 아날로그 회로 설계에서는 위의 요구 조건들을 만족시키기 위한 대처방안으로 전류모드에서의 동작(current mode operation)이 고려되어 왔다. 그 가운데 전류 비교기(Current Comparator)는 데이터 변환기 등의 프론트-엔드 신호 처리 응용분야를 포함하는 전자 시스템에서 중요한 구성요소로 자리잡고 있다.
도 1은 종래의 전류 비교기의 회로도를 나타낸 것으로서, 일렉트로닉스 레터스(Electronics Letters, 1994년 1월 6일자, Vol. 30 No. 1)에 게재된 것이다. 도 1에 나타낸 전류 비교기에서, 엔모스 트랜지스터 M1과 M2는 B급 전압 버퍼를 구성하고, M3∼M6은 두 개의 반전 증폭기를 구성한다. 입력 전류 IIN은 기준 전류와의 차이에 해당하는 값을 의미한다. 이 반전 증폭기는 세 가지 동작모드를 갖는다.
먼저, 입력 전류 IIN이 양(positive)의 값을 가질 때, 노드(1)의 전압 V1은 하이레벨이 된다. 이 하이레벨 전압 V1이 피모스 트랜지스터 M3과 엔모스 트랜지스터 M4에 의해 반전 증폭되어 노드(2)의 전압 V2가 로우레벨이 된다. 엔모스 트랜지스터 M1의 게이트-소스 전압인 VGS1과 피모스 트랜지스터 M2의 게이트-소스 전압인 VGS2는 모두 음(negative)의 값을 갖기 때문에 엔모스 트랜지스터 M1이 턴 오프되고, 피모스 트랜지스터 M2가 턴 온된다. 이 상태에서, 노드(1)는 로우 임피던스 노드이다.
입력 전류 IIN의 부호가 바뀔 때(즉, IIN의 전류방향이 바뀔 때)에는 버퍼(M1과 M2)의 엔모스 트랜지스터 M1과 피모스 트랜지스터 M2가 완전한 온/오프 상태가 아니기 때문에 구동능력이 충분하지 않다. 따라서 노드(1)는 일시적으로 하이 임피던스 노드가 된다.
입력 전류 IIN이 음(negative)의 값을 가질 때 전압 V1은 로우레벨이 되고 전압 V2는 하이레벨이 된다. 이 때 엔모스 트랜지스터 M1이 턴 온되고 피모스 트랜지스터 M2는 턴 오프되어 노드(1)가 다시 로우 임피던스로 된다. 이 버퍼(M1과 M2)의 전달 특성에서 대드밴드 영역(deadband region)의 폭은 엔모스 트랜지스터 M1과 피모스 트랜지스터 M2의 문턱전압(threshold voltage)에 의해 결정되고, 입력 전류 IIN이 감소함에 따라 전류 비교기의 전체 응답시간은 현저히 증가한다.
도 1의 전류 비교기에서 엔모스 트랜지스터 M1과 피모스 트랜지스터 M2의 바이어스 구성을 B급에서 AB급으로 바꾸면 대드밴드를 감소시킬 수 있다. 그렇게 되면 전압 V1과 비교하여 전압 V2의 스윙 폭이 작아져서 응답시간이 더욱 빨라진다. 그러나, 이 전류 비교기는 대드밴드를 감소시키기 위하여 복잡한 바이어스 회로(AB급 바이어스 구성)가 요구되고, 전력소비가 증가하는 문제가 있다. 결과적으로, 종래의 전류 비교기는 응답시간을 향상시키기 위하여 비선형적인 파지티브 피드백을 사용하는데, 이와 같은 응답시간의 향상은 감도(sensitivity)와 저소비전력 측면이 희생됨으로써 얻어지는 것이다.
따라서 본 발명은 입력단의 제 1 반전 증폭기에 저항성 피드백 네트워크를 사용하여 입력저항과 출력저항을 감소시키는데 그 목적이 있다.
이와 같은 목적의 본 발명은 제 1 및 제 2 입력단과 출력단, 기준 전류원, 부하 회로, 구동 수단, 저항을 포함하여 이루어진다. 기준 전류원은 제 1 입력단에 일정 크기의 기준 전류를 공급한다. 부하 회로는 출력단에 기준 전류와 동일한 크기의 제 1 전류를 제공한다. 구동 수단은 입력단에 공급되는 입력 전류의 크기에 따라 제 1 전류의 크기를 제어하여 소정 레벨의 출력 전압을 발생시킨다. 저항은 구동 수단의 제어단자와 출력단 사이에 연결된다.
상술한 목적을 달성하기 위한 본 발명의 또 다른 구성은 제 1 내지 제 3 반전 증폭기를 포함하여 이루어진다. 제 1 반전 증폭기는 제 1 및 제 2 입력단과 출력단, 기준 전류원, 부하 회로, 구동 수단, 저항으로 구성된다. 기준 전류원은 제 1 입력단에 일정 크기의 기준 전류를 공급한다. 부하 회로는 출력단에 기준 전류와 동일한 크기의 제 1 전류를 제공한다. 구동 수단은 입력단에 공급되는 입력 전류의 크기에 따라 제 1 전류의 크기를 제어하여 소정 레벨의 출력 전압을 발생시킨다. 저항은 구동 수단의 제어단자와 출력단 사이에 연결된다. 제 2 반전 증폭기는 제 1 풀 업 트랜지스터와 제 1 풀 다운 트랜지스터로 구성된다. 제 1 풀 업 트랜지스터와 제 1 풀 다운 트랜지스터는 전원전압과 접지 사이에 직렬 연결된다. 제 1 풀 업 트랜지스터는 기준 전류에 의해 제어되고, 제 1 풀 다운 트랜지스터는 출력 전압에 의해 제어된다. 제 3 반전 증폭기는 제 2 풀 업 트랜지스터와 제 2 풀 다운 트랜지스터로 구성된다. 제 2 풀 업 트랜지스터와 제 2 풀 다운 트랜지스터는 전원전압과 접지 사이에 직렬 연결되며, 제 2 반전 증폭기의 출력신호에 의해 제어된다.
도 1은 종래의 전류 비교기를 나타낸 회로도.
도 2는 본 발명에 따른 전류 비교기를 나타낸 회로도.
도 3 내지 도 5는 본 발명에 따른 전류 비교기의 제 1 반전 증폭기에서 피드백 저항의 작용을 나타낸 회로도로서, 도 3은 입력 전류(Iin)가 입력 노드(N202) 쪽으로 흐르는 경우이고, 도 4는 입력 노드(N202)의 전류량이 0인 경우, 도 5는 입력 전류(Iin)가 접지(VSS) 쪽으로 흐르는 경우를 나타낸 회로도.
도 6은 본 발명에 따른 전류 비교기의 HSPICE 시뮬레이션 결과를 나타낸 그래프.
도 7은 본 발명에 따른 전류 비교기에서 입력 전류에 따른 응답시간을 나타낸 특성곡선.
이와 같이 이루어지는 본 발명의 바람직한 실시예를 도 2 내지 도 7을 참조하여 설명하면 다음과 같다. 먼저 도 2는 본 발명에 따른 전류 비교기의 회로도이다. 도 2에 나타낸 바와 같이, 본 발명에 따른 전류 비교기는 3단의 전류원 반전 증폭기(202)(204)(206)와 하나의 시모스 인버터(208)로 구성된다. 시모스 인버터(208)는 비교 결과를 디지탈 논리신호의 형태로 출력하기 위한 출력단(output stage)이다. 본 발명에 따른 전류 비교기의 제 1 반전 증폭기(202)에는 저항을 이용한 피드백 회로망(Resistive Feedback Network)이 사용되었다.
도 2에 나타낸 회로도에서, 제 1 반전 증폭기(202)는 기본적으로 전류미러 회로의 구성을 갖는다. 두 개의 피모스 트랜지스터(210)(212)가 전류미러 부하를 형성한다. 전류미러 부하의 피모스 트랜지스터(210)의 드레인과 게이트에는 전류원(214)으로부터 기준 전류(Iref)가 공급된다. 전류미러 부하의 나머지 피모스 트랜지스터(212)는 출력 노드(N204)에 기준 전류(Iref)와 동일한 크기의 드레인 전류(ID1)를 공급(sourcing)한다. 피모스 트랜지스터(212)의 드레인에는 구동 트랜지스터인 엔모스 트랜지스터(216)의 드레인이 연결되어 출력 노드(N204)를 형성한다. 엔모스 트랜지스터(216)는 입력 노드(N202)의 전압 레벨에 따라 턴 온되어 출력 노드(N204)에 공급되는 전류를 접지(VSS)로 배출(sinking)한다.
입력 노드(N202)의 전압 레벨은 입력 전류(Iin)의 크기에 따라 결정된다. 출력 노드(N204)의 전압은 일반적으로 피모스 트랜지스터(212)의 드레인 전류(ID1)와 엔모스 트랜지스터(216)의 드레인 전류(ID2)의 차에 따라 결정되지만, 본 발명에 따른 제 1 반전 증폭기(202)에서는 이와 함께 엔모스 트랜지스터(217)에 의한 피드백 저항의 영향을 받는다.
제 2 반전 증폭기(204)와 제 3 반전 증폭기(206)는 제 1 반전 증폭기(202)의 출력 전압(V204)을 충분한 크기로 증폭시키기 위한 것이다. 제 3 반전 증폭기(206)의 다음 단에는 제 1 내지 제 3 반전 증폭기(202∼206)에서 이루어진 비교 결과를 디지탈 논리신호로 변환하기 위한 시모스 인버터(208)가 연결된다.
제 2 및 제 3 반전 증폭기(204)(206)는 기본적으로 동일한 구조를 갖는다. 풀 업 트랜지스터인 피모스 트랜지스터(220)와 풀 다운 트랜지스터인 엔모스 트랜지스터(222)가 전원전압(VDD)과 접지(VSS) 사이에 직렬 연결되어 제 2 반전 증폭기(204)를 형성한다. 제 3 반전 증폭기(206) 역시 풀 업 트랜지스터인 피모스 트랜지스터(220)와 풀 다운 트랜지스터인 엔모스 트랜지스터(222)가 전원전압(VDD)과 접지(VSS) 사이에 직렬 연결되어 형성된다.
제 2 반전 증폭기(204)와 제 3 반전 증폭기(206)에서, 풀 업 트랜지스터인 두 개의 피모스 트랜지스터(220)(224)가 모두 제 1 반전 증폭기(202)의 기준 전류(Iref)에 의해 제어된다. 즉, 제 1 내지 제 3 반전 증폭기(202∼206)의 모든 풀 업 트랜지스터가 동일한 기준 전류(Iref)에 의해 제어되는 것을 알 수 있다. 이는 제 1 내지 제 3 반전 증폭기(202∼204)의 DC 바이어스 포인트(DC Bias Point)를 일치시키기 위한 것이다. 달리 말하면, 제 1 내지 제 3 반전 증폭기(202∼206)의 DC 바이어스 포인트를 일치시켜서 각 반전 증폭기에서 오프셋(offset)을 최소화하기 위한 것이다. 또 제 2 내지 제 3 반전 증폭기(204)(206)에서는 충실한 증폭동작이 요구되므로, 이 두 반전 증폭기(204)(206)가 모두 포화 영역에서 동작하도록 DC 바이어스 포인트를 결정한다.
시모스 인버터(208) 역시 풀 업 트랜지스터인 피모스 트랜지스터(228)와 풀 다운 트랜지스터인 엔모스 트랜지스터(230)가 전원전압(VDD)과 접지(VSS) 사이에 직렬 연결됨으로써 이루어진다. 제 1 반전 증폭기(202)의 미약한 출력신호(V204)가 제 2 반전 증폭기(204)와 제 3 반전 증폭기(206)를 통하여 충분한 크기로 증폭되면 출력단을 형성하는 시모스 인버터(208)는 이 증폭된 신호를 '논리 1(HIGH)' 또는 '논리 0(LOW)'의 2진 디지탈 신호로 변환한다. 따라서 시모스 인버터(208)가 선형 영역 또는 차단 영역에서 동작하도록 DC 바이어스 포인트를 결정한다. 만약 입력 전류(Iin)가 기준 전류(Iref)보다 크면 시모스 인버터(208)의 출력OUT)은 논리 1(HIGH)이 되고, 반대로 입력 전류(Iin)가 기준 전류(Iref)보다 작으면 출력(OUT)은 논리 0(LOW)이다.
도 3 내지 도 5는 본 발명에 따른 전류 비교기의 제 1 반전 증폭기에서 피드백 저항의 작용을 나타낸 회로도이다. 먼저 도 3은 입력 전류(Iin)가 입력 노드(N202) 쪽으로 흐르는 경우의 회로도를 나타낸 것이다. 이 경우, 엔모스 트랜지스터(217)의 소스-드레인 전압 강하에 의해 출력 노드(N204)의 전압레벨이 입력 노드(N202)의 전압레벨보다 다소 낮다. 이때의 전압차는 엔모스 트랜지스터(217)의 턴 온 저항값에 비례한다. 이미 언급한 바와 같이 출력 노드(N204)의 전압레벨은 기준 전류(Iref)에 의해 일정한 값으로 고정되어 있다. 이 상태에서 엔모스 트랜지스터(217)에 의한 전압강하 때문에 출력 노드(N204)의 전압레벨이 낮아진다. 즉, 구동 트랜지스터인 엔모스 트랜지스터(216)에 의한 전류 배출(sinking) 뿐만 아니라, 피드백 저항으로 동작하는 엔모스 트랜지스터(217)의 작용에 의해 출력 노드(N204)의 전압레벨이 더욱 빨리 낮아진다.
다음으로, 도 4는 입력 노드(N202)의 전류량이 0인 경우의 회로도를 나타낸 것으로서, 입력 전류(Iin)의 방향이 바뀌는 순간이다. 입력 노드(N202)의 전류량이 0이므로, 엔모스 트랜지스터(217)에서의 전압강하도 발생하지 않는다. 따라서 출력 노드(N204)의 전압레벨은 기준 전류(Iref)에 의한 전압레벨이 그대로 유지된다.
도 5는 입력 전류(Iin)가 접지(VSS) 쪽으로 흐르는 경우의 회로도를 나타낸 것이다. 이 경우, 엔모스 트랜지스터(217)의 소스-드레인 전압 강하에 의해 입력 노드(N202)의 전압레벨이 출력 노드(N204)의 전압레벨보다 다소 낮다. 이때의 전압차 역시 엔모스 트랜지스터(217)의 턴 온 저항값에 비례한다. 출력 노드(N204)의 전압레벨은 기준 전류(Iref)에 의해 일정한 값으로 고정되어 있으므로, 이 상태에서 엔모스 트랜지스터(217)에 의한 전압강하가 발생하면 출력 노드(N204)의 전압레벨이 높아진다. 즉, 전류미러 부하인 피모스 트랜지스터(212)에 의한 전류 공급(sourcing) 뿐만 아니라, 피드백 저항으로 동작하는 엔모스 트랜지스터(217)의 작용에 의해 출력 노드(N204)의 전압레벨이 더욱 빨리 높아진다.
이와 같은 제 1 반전 증폭기(202)의 출력 노드(N204)에서의 작은 전압 변화는 도 1에 나타낸 제 2 반전 증폭기(204)와 제 3 반전 증폭기(206)에 의해 크게 증폭된다. 이는 제 2 반전 증폭기(204)와 제 3 반전 증폭기(206)가 제 1 반전 증폭기(202)와 동일한 DC 바이어스 포인트를 갖고, 또 포화영역에서 동작하기 때문에 가능하다.
이와 같은 본원 발명의 전류 비교기를 설계할 때 동작 속도와 소비전력의 측면에서 적절한 교환이 이루어질 수 있다. 본원발명의 전류 비교기에서 기준 전류(Iref)와 입력 임피던스는 제어하기 쉬운 파라미터이다. 기준 전류(Iref)의 크기를 가변시키면, 동작 속도가 느려지는 대신 소비전력을 감소시킬 수 있으며 반대로 소비전력이 다소 증가하더라도 기준 전류(Iref)를 크게 설정하여 동작 속도를 빠르게 할 수도 있다.
고속동작 전류 비교기는 입력전류의 배출 능력(sinking capablity)과 공급 능력(sourcing capability)을 증가시키기 위하여 항상 매우 낮은 입력저항을 필요로 한다. 본 발명에서는 입력저항과 출력저항을 감소시키기 위하여 제 1 반전 증폭기(202)에 저항성 피드백 네트워크를 사용한다. 소신호 해석을 이용하면, 저항성 피드백 네트워크를 갖는 전류원 반전 증폭기의 입력저항과 출력저항은 다음과 같이 주어진다.
위의 식 1과 2에서, ro는 피모스 트랜지스터(212)와 엔모스 트랜지스터(216)로 구성된 증폭회로의 출력 저항으로서, ro=1/(gds1+gds2)로 표현된다. gds1과 gds2는 각각 피모스 트랜지스터(212)와 엔모스 트랜지스터(216)의 드레인-소스 저항을 의미한다. Ron은 엔모스 트랜지스터(217)가 선형 영역에서 동작할 때의 턴 온 저항이며, Rs는 입력 전류원(218)의 출력저항이다. gm2는 엔모스 트랜지스터(216)의 트랜스 콘덕턴스이다.
일반적으로 Ron이 Rs와 ro보다 매우 작기 때문에(RonRs, Ro), 이를 무시하면 Rin≒1/gm2, Rout≒1/gm2의 값이 얻어진다. 그러므로 도 2의 제 1 반전 증폭기(202)의 입력저항 Rin과 출력저항 Rout은 근사적으로 같다. 그리고 이 감소된 저항은 입력노드의 전압 V202와 출력노드의 전압 V204의 스윙 폭을 감소시키고, 다음 단의 반전 증폭기의 과도응답시간을 향상시킨다.
도 6은 본 발명에 따른 전류 비교기의 HSPICE 시뮬레이션 결과를 나타낸 그래프로서, 종래 기술의 시뮬레이션 결과를 함께 나타내었다. 도면에는 도시되지 않았으나 입력은 ±100㎁의 구형파 전류이고, 전원 전압은 3V이며, 기준 전류(Iref)는 50㎂가 사용되었다. 도 6(a)에 나타낸 바와 같이, 종래 기술에서는 노드(1)의 전압 V1의 변화에 따른 노드(2)의 전압 V2의 스윙 폭이 매우 큰 것을 알 수 있다. 이에 반하여 본 발명에 따른 전류 비교기의 입력 노드(N202) 전압 V202와 출력 노드(N204) 전압 V204의 스윙 폭이 종래 기술에 비하여 매우 작은 것을 알 수 있다. 입력 노드(N202) 전압 V202와 출력 노드(N204) 전압 V204의 매우 작은 스윙 폭은 결과적으로 도 6(b)에 나타낸 것과 같은 빠른 출력을 유발한다. 도 6(b)에서, 본 발명에 따른 전류 비교기의 제 1 반전 증폭기의 출력 전압(V204)이 종래 기술의 출력 전압(V3)보다 훨씬 빠른 것을 알 수 있다.
도 7은 본 발명에 따른 전류 비교기에서 입력 전류에 따른 응답시간을 나타낸 특성곡선으로서, 로그 스케일(log scale)을 사용하였다. 도 7에 나타낸 바와 같이, 입력 전류의 감소에 따른 속도의 증가는 10㎂이하의 전류 레벨에서 1배 이상 향상되는 것을 알 수 있다. 본 발명에 따른 전류 비교기의 응답시간은 입력 전류가 10㎂에 이를 때까지 채 2㎱도 소요되지 않는다. 기준 전류(Iref)를 증가시키면 속도는 더욱 개선되는데, 이는 제 1 반전 증폭기(202)의 증가된 출력 전류가 다음 단의 제 2 반전 증폭기(204) 및 제 3 반전 증폭기(206)의 과도응답 요구를 만족시키는데 필요한 매우 큰 충전 전류를 제공하기 때문이다.
본 발명에 따른 전류 비교기의 입력단을 형성하는 제 1 반전 증폭기에서 저항을 통한 피드백에 의해 입력 저항과 출력 저항이 감소한다. 이로써 전류 공급능력과 배출능력이 크게 증가하여 동작 속도가 현저히 향상된다. 또 기준 전류를 가변시킴으로써 설계시에 동작속도와 소비전력 사이에 적절한 교환이 이루어질 수 있도록 한다.

Claims (10)

  1. 전류 비교기에 있어서,
    제 1 입력단과 제 2 입력단, 출력단을 갖고;
    상기 제 1 입력단에 일정 크기의 기준 전류를 공급하는 기준 전류원과;
    상기 출력단에 상기 기준 전류와 동일한 크기의 제 1 전류를 제공하는 부하 회로와;
    상기 입력단에 공급되는 입력 전류의 크기에 따라 상기 제 1 전류의 크기를 제어하여 소정 레벨의 출력 전압을 발생시키는 구동 수단과;
    상기 구동 수단의 제어단자와 상기 출력단 사이에 연결되는 저항을 포함하는 전류 비교기.
  2. 청구항 1에 있어서, 상기 부하 회로는,
    제 1 피모스 트랜지스터와 제 2 피모스 트랜지스터의 각각의 게이트가 상기 기준 전류에 의해 제어되고, 상기 제 2 피모스 트랜지스터의 드레인을 통하여 상기 기준 전류와 동일한 크기의 전류를 상기 출력단에 제공하는 전류 비교기.
  3. 청구항 1에 있어서, 상기 저항은,
    게이트에 전원전압이 공급되고, 상기 제 2 피모스 트랜지스터의 드레인과 상기 구동 수단의 제어단자 사이에 연결되는 엔모스 트랜지스터이고;
    상기 엔모스 트랜지스터가 선형 영역에서 동작하는 전류 비교기.
  4. 청구항 1에 있어서, 상기 저항이
    상기 제 2 피모스 트랜지스터의 드레인과 상기 구동 수단의 제어단자 사이에 연결되는 수동 소자인 전류 비교기.
  5. 전류 비교기에 있어서,
    제 1 입력단과 제 2 입력단, 출력단을 갖고, 상기 제 1 입력단에 일정 크기의 기준 전류를 공급하는 기준 전류원과, 상기 출력단에 상기 기준 전류와 동일한 크기의 제 1 전류를 제공하는 부하 회로와, 상기 입력단에 공급되는 입력 전류의 크기에 따라 상기 제 1 전류의 크기를 제어하여 소정 레벨의 출력 전압을 발생시키는 구동 수단과, 상기 구동 수단의 제어단자와 상기 출력단 사이에 연결되는 저항을 포함하는 제 1 반전 증폭기와;
    제 1 풀 업 트랜지스터와 제 1 풀 다운 트랜지스터가 전원전압과 접지 사이에 직렬 연결되고, 상기 제 1 풀 업 트랜지스터가 상기 기준 전류에 의해 제어되고, 상기 제 1 풀 다운 트랜지스터가 상기 출력 전압에 의해 제어되는 제 2 반전 증폭기와;
    제 2 풀 업 트랜지스터와 제 2 풀 다운 트랜지스터가 상기 전원전압과 상기 접지 사이에 직렬 연결되고, 상기 제 2 풀 업 트랜지스터와 상기 제 2 풀 다운 트랜지스터가 상기 제 2 반전 증폭기의 출력신호에 의해 제어되는 제 3 반전 증폭기를 포함하는 전류 비교기.
  6. 청구항 5에 있어서, 상기 부하 회로는,
    제 1 피모스 트랜지스터와 제 2 피모스 트랜지스터의 각각의 게이트가 상기 기준 전류에 의해 제어되고,;
    상기 제 2 피모스 트랜지스터의 드레인을 통하여 상기 기준 전류와 동일한 크기의 제 1 전류를 제공하는 전류 비교기.
  7. 청구항 5에 있어서, 상기 저항이 게이트에 상기 전원전압이 공급되고, 상기 제 2 피모스 트랜지스터의 드레인과 상기 구동 수단의 제어단자 사이에 연결되는 제 1 엔모스 트랜지스터이고, 상기 제 1 엔모스 트랜지스터가 선형영역에서 동작하는 전류 비교기.
  8. 청구항 5에 있어서, 상기 저항이
    상기 제 2 피모스 트랜지스터의 드레인과 상기 구동 수단의 제어단자 사이에 연결되는 수동 소자인 전류 비교기.
  9. 청구항 5에 있어서, 상기 제 2 반전 증폭기가 적어도 두 개 이상 직렬 연결되는 전류 비교기.
  10. 청구항 5에 있어서, 상기 제 2 반전 증폭기가 포화 영역에서 동작하고, 상기 제 3 반전 증폭기가 선형 영역 또는 포화 영역에서 동작하는 전류 비교기.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100682056B1 (ko) * 2005-07-01 2007-02-15 삼성전자주식회사 버퍼 증폭기

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452414B1 (en) * 2000-11-21 2002-09-17 National Semiconductor Corp. Inc. Low current power-on sense circuit
TW498604B (en) * 2000-12-11 2002-08-11 Winbond Electronics Corp High speed low current comparator
KR100391991B1 (ko) * 2001-05-02 2003-07-22 삼성전자주식회사 전압 인터페이스 회로를 구비한 반도체 집적 회로 장치
US7862760B2 (en) * 2003-03-07 2011-01-04 Acushnet Company Co-injection nozzle, method of its use, and resulting golf ball
US20060164128A1 (en) * 2005-01-21 2006-07-27 Miller Ira G Low current power supply monitor circuit
US7619459B2 (en) * 2006-03-17 2009-11-17 Aeroflex Colorado Springs Inc. High speed voltage translator circuit
US7583108B2 (en) * 2006-03-17 2009-09-01 Aeroflex Colorado Springs Inc. Current comparator using wide swing current mirrors
US20100277231A1 (en) * 2009-05-01 2010-11-04 Analog Devices, Inc. filtering on current mode daisy chain inputs
CN102594109A (zh) * 2011-01-05 2012-07-18 上海华虹集成电路有限责任公司 限流比较电路
US9261568B2 (en) 2011-02-07 2016-02-16 Analog Devices, Inc. Diagnostic method to monitor battery cells of safety-critical systems
CN103618525B (zh) * 2013-12-06 2016-08-17 中国科学院上海微系统与信息技术研究所 一种电流模比较器
CN104868886A (zh) * 2015-04-27 2015-08-26 西安电子科技大学 一种锁存比较器
CN108318727B (zh) * 2017-01-18 2020-11-27 中芯国际集成电路制造(上海)有限公司 一种标准单元漏电流的测试电路及测试方法
CN109062306B (zh) * 2018-08-28 2020-06-09 上海华虹宏力半导体制造有限公司 阈值基准电流产生电路
CN111010155B (zh) * 2019-12-31 2023-10-24 北京轩宇空间科技有限公司 比较器及电子设备

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4287570A (en) * 1979-06-01 1981-09-01 Intel Corporation Multiple bit read-only memory cell and its sense amplifier
JPS57557A (en) * 1980-05-26 1982-01-05 Toshiba Corp Voltage comparator
US4464591A (en) * 1982-06-23 1984-08-07 National Semiconductor Corporation Current difference sense amplifier
US5311071A (en) * 1991-10-21 1994-05-10 Silicon Systems, Inc. High speed threshold crossing detector with reset
JP2882163B2 (ja) 1992-02-26 1999-04-12 日本電気株式会社 比較器
US5477170A (en) * 1994-02-17 1995-12-19 Nec Corporation Comparator capable of preventing large noise voltage
US5627494A (en) * 1995-12-04 1997-05-06 Motorola, Inc. High side current sense amplifier
US5748534A (en) * 1996-03-26 1998-05-05 Invox Technology Feedback loop for reading threshold voltage

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100682056B1 (ko) * 2005-07-01 2007-02-15 삼성전자주식회사 버퍼 증폭기

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