KR100682056B1 - 버퍼 증폭기 - Google Patents

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Abstract

본 발명은 버퍼 증폭기에 관한 것이다. 본 발명에 따른 버퍼 증폭기는 차동입력신호를 증폭하는 제1 및 제2 NMOS 트랜지스터(N-type metal-oxide semiconductor field-effect transistor)로 이루어진 제1 차동신호 증폭부와, 상기 차동입력신호를 증폭하는 제1 및 제2 PMOS 트랜지스터(P-type metal-oxide semiconductor field-effect transistor)로 이루어진 제2 차동신호 증폭부와, 일단은 상기 제1 NMOS 트랜지스터 및 상기 제1 PMOS 트랜지스터의 드레인에 공통 연결되고, 타단은 상기 제1 NMOS 트랜지스터 및 상기 제1 PMOS 트랜지스터의 게이트에 공통 연결되는 제1 궤환저항과, 일단은 상기 제2 NMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터의 드레인에 공통 연결되고, 타단은 상기 제2 NMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터의 게이트에 공통 연결되는 제2 궤환저항 및, 상기 제1 및 제2 차동신호 증폭부를 구동하기 위한 바이어스 전류를 제공하는 전류원을 포함한다.
버퍼 증폭기, NMOS, PMOS, 포화영역, 궤환저항

Description

버퍼 증폭기{Buffer Amplifier}
도 1(a)는 인덕터 부하를 사용한 종래의 차동 공통-소스 버퍼(Differential Common-source buffer)증폭기를 도시한 도면,
도 1(b)는 종래의 저항 부하를 사용한 종래의 차동 공통-소스 버퍼 증폭기를 도시한 도면,
도 1(c)는 CMOS 인버터(Inverter)형태의 종래의 버퍼 증폭기를 도시한 도면,
도 2는 본 발명의 제1 실시예에 따른 버퍼 증폭기의 회로도,
도 3은 본 발명의 제2 실시예에 따른 버퍼 증폭기의 회로도,
도 4는 도 2의 전류원을 보다 상세히 나타낸 제1 실시예에 따른 버퍼 증폭기의 회로도,
도 5는 도 3의 전류원을 보다 상세히 나타낸 제2 실시예에 따른 버퍼 증폭기의 회로도, 그리고,
도 6(a) 및 도 6(b)는 제1 실시예에 따른 버퍼 증폭기와 종래의 공통-소스 버퍼 증폭기에서 입력전압대 출력전압을 시뮬레이션한 결과를 나타낸 도면이다.
본 발명은 버퍼 증폭기에 관한 것으로서, 보다 상세하게는, 차동입력신호를 증폭하는 NMOS 차동트랜지스터 쌍과 PMOS 차동트랜지스터 쌍을 포함하고, NMOS 차동트랜지스터 쌍과 PMOS 차동트랜지스터 쌍이 포화영역에서 동작하도록 궤환저항을 통해 바이어스된 버퍼 증폭기에 관한 것이다.
일반적으로, 무선통신 시스템은 신호의 증폭, 여파, 주파수 변환 등의 동작을 수행하기 위한 다양한 블록(block)들을 포함한다. 이러한 다양한 블록 중에 국부발진기에서 발생된 국부발진신호를 입력받아 증폭한 후 혼합기로 출력함으로써 부하의 영향에 의한 발진 주파수 변동을 적게 하는 버퍼 증폭기가 있다.
도 1(a)는 종래의 인덕터 부하를 사용한 차동 공통-소스 버퍼(Differential Common-source buffer)증폭기를 도시한 도면이다.
도 1(a)와 같이 인덕터(L1, L2)를 부하로 사용할 경우 고주파에서 용량성 부하(capacitance load)를 구동하는데 전력 소모 면에서는 유리하다. 그러나, 인덕터는 집적회로에서 다른 소자에 비해 넓은 면적을 차지하는 소자이기 때문에 집적회로의 사이즈를 증가시키는 문제점이 있다. 또한, 집적 인덕터를 부하로 사용할 경우 낮은 양호도(Quality Factor)가 문제가 될 수 있으며, 부하의 기생 커패시턴스 성분에 증폭기가 민감하게 동작하는 문제점이 있다.
도 1(b)는 저항 부하를 사용한 종래의 차동 공통-소스 버퍼 증폭기를 도시한 도면이다.
도 1(b)와 같이 저항(RL1, RL2)을 부하로 사용할 경우 집적 인덕터를 부하로 사용하지 않으므로 집적회로의 사이즈를 감소시킬 수 있는 장점이 있다. 그러나, 차동 트랜지스터들(MN1, MN2)로 구성된 증폭단의 트랜스컨덕턴스(transconductance:gm)를 키우기 위해 바이어스 전류(Ibias)를 크게함으로써 전력 소모가 커지고, 저항(RL1, RL2)에서의 전압 강하로 인해 국부발진신호의 진폭을 키우기가 어려운 문제점이 있다. 또한, 슬루율(Slew rate) 제한으로 인한 신호왜곡이 발생하는 문제점이 있다.
도 1(c)는 종래의 CMOS 인버터(Inverter)형태의 버퍼 증폭기를 도시한 도면이다.
도 1(c)와 같이 PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN1)이 CMOS 인버터 형태로 구성된 버퍼 증폭기의 경우에는 단일신호 처리가 이루어진다는 점에서 차동신호 처리가 이루어지는 차동 공통-소스 버퍼(Differential Common-source buffer)증폭기에 비해 전원이나 신호의 동상모드 제거 면에서 불리하며, 특히, 전원의 흔들림이나 고조파 성분에 의해서 신호보다 더 큰 잡음이 존재할 수 있는 고주파에서 불리하다. 또한, 바이어스 회로 설계가 어려운 문제점이 있다.
따라서, 본 발명의 목적은, 상기한 바와 같은 종래 발명의 문제점을 해결하고 저전력으로 신호 왜곡 없이 차동입력신호를 증폭할 수 있는 버퍼 증폭기를 제공하는 것이다.
이러한 목적을 달성하기 위한 본 발명에 따른 버퍼 증폭기는 차동입력신호를 증폭하는 제1 및 제2 NMOS 트랜지스터(N-type metal-oxide semiconductor field-effect transistor)로 이루어진 제1 차동신호 증폭부와, 상기 차동입력신호를 증폭하는 제1 및 제2 PMOS 트랜지스터(P-type metal-oxide semiconductor field-effect transistor)로 이루어진 제2 차동신호 증폭부와, 일단은 상기 제1 NMOS 트랜지스터 및 상기 제1 PMOS 트랜지스터의 드레인에 공통 연결되고, 타단은 상기 제1 NMOS 트랜지스터 및 상기 제1 PMOS 트랜지스터의 게이트에 공통 연결되는 제1 궤환저항와, 일단은 상기 제2 NMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터의 드레인에 공통 연결되고, 타단은 상기 제2 NMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터의 게이트에 공통 연결되는 제2 궤환저항 및, 상기 제1 및 제2 차동신호 증폭부를 구동하기 위한 바이어스 전류를 제공하는 전류원을 포함한다.
여기서, 상기 제1 NMOS 트랜지스터 및 상기 제1 PMOS 트랜지스터는 상기 제1 궤환저항에 의해 포화영역에서 동작하고, 상기 제2 NMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터는 상기 제2 궤환저항에 의해 포화영역에서 동작하는 것이 바람직하다.
또한, 상기 바이어스 전류의 크기는 외부에서 상기 전류원에 입력되는 디지털 제어신호에 따라 가변되는 것이 바람직하다.
또한, 상기 전류원은, 소정 크기의 전류를 출력하는 복수의 부전류원들과, 상기 복수의 부전류원들로부터 공급되는 전류에 의해 상기 바이어스 전류를 출력하는 전류미러회로부 및, 상기 복수의 부전류원들에 각각 직렬로 연결되고 상기 입력 된 디지털 제어신호에 따라 온오프되어 상기 복수의 부전류원들로부터 출력되는 전류를 상기 전류미러회로부에 선택적으로 공급시키는 복수의 스위치들로 이루어질 수 있다.
여기서, 상기 전류미러회로부는, 드레인이 상기 제1 및 제2 NMOS 트랜지스터의 소스에 공통 연결되는 제3 NMOS 트랜지스터 및, 게이트가 상기 제3 NMOS 트랜지스터의 게이트에 연결되고, 드레인은 상기 복수의 부전류원들에 연결되며, 게이트와 드레인이 연결되어 있는 제4 NMOS 트랜지스터로 구현할 수 있다.
또한, 상기 전류미러회로부는, 드레인이 상기 제1 및 제2 PMOS 트랜지스터의 소스에 공통 연결되는 제3 PMOS 트랜지스터 및, 게이트가 상기 제3 PMOS 트랜지스터의 게이트에 연결되고, 드레인은 상기 복수의 부전류원들에 연결되며, 게이트와 드레인이 연결되어 있는 제4 PMOS 트랜지스터로 구현할 수도 있다.
이하에서는 첨부도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명의 제1 실시예에 따른 버퍼 증폭기의 회로도이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 버퍼 증폭기는 제1 차동신호 증폭부(100), 제2 차동신호 증폭부(200), 궤환 저항부(300) 및 전류원(400)을 포함한다.
제1 차동 입력신호 증폭부(100)는 차동 입력신호를 입력받아 증폭하는 한 쌍의 NMOS 트랜지스터(N-type metal-oxide semiconductor field-effect transistor:MN1, MN2)를 포함한다.
여기서, NMOS 트랜지스터들(MN1, MN2)의 소스는 전류원(100)에 공통 연결되 고, 베이스는 차동입력신호 입력단(IN+, IN-)에 각각 연결되며, 드레인은 PMOS 트랜지스터들(MP1, MP2)의 드레인 및 신호출력단(OUT+, OUT-)에 각각 연결된다.
제2 차동입력신호 증폭부(200)는 차동 입력신호를 입력받아 증폭하는 한 쌍의 PMOS 트랜지스터(P-type metal-oxide semiconductor field-effect transistor:MP1, MP2)를 포함한다.
여기서, PMOS 트랜지스터들(MP1, MP2)의 소스는 전압전원에 공통 연결되고, 베이스는 차동입력신호 입력단(IN+, IN-)에 각각 연결되며, 드레인은 NMOS 트랜지스터들(MN1, MN2)의 드레인 및 신호출력단(OUT+, OUT-)에 각각 연결된다.
궤환저항부(300)는 제1 궤환저항(RF1)과 제2 궤환저항(RF2)을 포함한다. 제1 궤환저항(RF1)의 일단은 NMOS 트랜지스터(MN1)및 PMOS 트랜지스터(MP1)의 드레인에 공통 연결되고, 타단은 NMOS 트랜지스터(MN1)및 PMOS 트랜지스터(MP1)의 게이트에 공통 연결된다. 제2 궤환저항(RF2)의 일단은 NMOS 트랜지스터(MN2)및 PMOS 트랜지스터(MP2)의 드레인에 공통 연결되고, 타단은 NMOS 트랜지스터(MN2)및 PMOS 트랜지스터(MP2)의 게이트에 공통 연결된다.
여기서, 제1 궤환저항(RF1) 및 제2 궤환저항(RF2)에 흐르는 직류전류는 거의 0이기 때문에, NMOS 트랜지스터들(MN1, MN2) 및 PMOS 트랜지스터들(MP1, MP2)의 게이트의 직류전압과 드레인의 직류전압이 같아진다. 따라서, NMOS 트랜지스터들(MN1, MN2)및 PMOS 트랜지스터들(MP1, MP2)은 포화영역(saturation region)에서 동작하도록 DC 바이어스 된다.
전류원(400)은 NMOS 트랜지스터들(MN1, MN2)및 PMOS 트랜지스터들(MP1, MP2)을 구동하기 위한 바이어스 전류(Ibias)를 제공한다. 본 실시예에서는 전류원(100)이 제1 차동입력신호 증폭부(100)의 NMOS 트랜지스터들(MN1, MN2)의 소스에 공통 연결되어 바이어스 전류를(Ibias)를 제공하도록 구현하였으나, 반드시 이에 한정되는 것은 아니며, 도 3과 같이 제2 차동입력신호 증폭부(200)의 PMOS 트랜지스터들(MP1, MP2)의 소스에 전류원(400)이 공통 연결되도록 구현하는 것도 가능하다.
상기한 구성에 의해, NMOS 트랜지스터들(MN1, MN2)의 소스에 공급되는 바이어스 전류가 Ibias일 때 NMOS 트랜지스터들(MN1, MN2)의 트랜스컨덕턴스가 gmn이고, PMOS 트랜지스터들(MP1, MP2)의 트랜스컨덕턴스가 gmp일 경우 버퍼 증폭기의 전체 트랜스컨덕턴스는 gmn+gmp가 된다. 또한, 버퍼증폭기의 이득(Av)은 (gmn+gmp)×(1/jωCL)이 된다. 여기서, CL은 버퍼증폭기의 부하 캐패시턴스이다. 따라서, 본 발명에 따른 버퍼 증폭기의 전체 트랜스컨덕턴스 및 이득은 동일한 바이어스 전류에 의해서 각각의 트랜지스터들이 구동될 때에 비하여 커지게 된다.
또한, 저항성 부하를 사용하지 않으므로 저전력으로 입력신호를 크게 증폭하여 출력할 수 있게 되며, 슬루율 제한(slew rate limit)으로 인한 신호의 왜곡이 없게 된다. 한편, 인덕터 부하를 사용하지 않으므로 버퍼 증폭기의 구현 면적을 크게 줄일 수 있게 된다.
도 4는 도 2의 전류원을 보다 상세히 나타낸 제1 실시예에 따른 버퍼 증폭기 의 회로도이다.
도 4를 참조하면, 전류원(400)은 전류미러회로부(410), 복수의 스위치들(431, 433, 435)과 복수의 부전류원들(421, 423, 425)을 포함한다.
전류미러회로부(410)는 게이트들끼리 연결된 한 쌍의 NMOS 트랜지스터들(MN3, MN4)로 이루어지며, NMOS 트랜지스터(MN4)의 드레인으로 입력되는 전류(Iref)와 같은 크기의 바이어스 전류(Ibias)를 NMOS 트랜지스터들(MN1, MN2)의 소스에 공급한다.
복수의 부전류원들(421, 423, 425)은 각각 직렬로 연결된 복수의 스위치들(431, 433, 435)이 온되면 NMOS트랜지스터(MN4)의 드레인에 전류를 제공하며, 복수의 스위치들(431, 433, 435)은 디지털 제어신호에 의해 온오프된다. 따라서, 본 실시예에 의하면 바이어스 전류(Ibias)는 복수의 스위치들(431, 433, 435)을 온오프시키는 디지털 제어신호에 따라 그 크기가 조절될 수 있다.
예를 들면, b2를 최상위 비트(MSB), b0를 최하위 비트(LSB)로 설정하여 입력된 디지털 제어신호가 101이면, 제1 및 제3 스위치(431, 435)가 온되고 제2 스위치(433)가 오프되도록 구현할 수 있다. 이 경우, NMOS 트랜지스터(MN4)의 드레인으로 입력되는 전류(Iref)는 I2+I0이 된다. 이 때, I2=2I1=4I0이면, 바이어스 전류(Ibias)는 5I0가 된다. 이에 의해, 본 발명에 의하면, NMOS 트랜지스터(MN4)의 드레인으로 입력되는 전류(Iref)를 디지털 제어신호에 의해 간단하게 조절할 수 있으며, 이에 의해 버퍼 증폭기의 트랜스컨덕턴스와 이득을 용이하게 변경할 수 있게 된다.
본 실시예서는 3bit의 제어신호에 의해 바이어스 전류(Ibias)를 0에서 7I0로 8단계로 나누어 디지털적으로 제어하는 것을 예로 들었으나 이에 한정되는 것은 아니다.
도 5는 도 3의 전류원을 보다 상세히 나타낸 제1 실시예에 따른 버퍼 증폭기의 회로도이다.
도 5를 참조하면, 전류원(400')이 도 3과 같이 제2 차동입력신호 증폭부(200)의 PMOS 트랜지스터들(MP1, MP2)의 소스에 연결된 경우에는 전류미러회로부(410')를 게이트들끼리 연결된 한 쌍의 PMOS 트랜지스터들(MP3, MP4)로 구성할 수 있다.
복수의 부전류원(421', 423', 425') 및 복수의 스위치들(431', 433', 435')의 동작은 도 4의 복수의 부전류원(421, 423, 425) 및 복수의 스위치들(431, 433, 435)과 동일하게 동작하므로 설명을 생략한다.
도 6(a) 및 도 6(b)는 제1 실시예에 따른 버퍼 증폭기와 종래의 공통-소스 버퍼 증폭기에서 입력전압대 출력전압을 시뮬레이션한 결과를 나타낸 그래프이다.
도 6(a) 및 도 6(b)의 가로축은 입력전압의 크기를 나타내며, 세로축은 출력전압의 크기를 나타낸다. 도 6(a)는 바이어스 전류(Ibias)가 0.95mA일 때, 도 6(b)는 바이어스 전류(Ibias)가 1.4mA일 때의 시뮬레이션 결과를 나타낸 것이다. 도 6(a)에서 '610'은 본 발명의 제1 실시예에 따른 버퍼 증폭기에서의 입력전압대 출력전압의 관계를 나타내며, '620'은 종래의 공통-소스 버퍼 증폭기에서 입력전압대 출력 전압의 관계를 나타낸다. 도 6(b)에서 '630'은 본 발명의 제1 실시예에 따른 버퍼 증폭기에서의 입력전압대 출력전압의 관계를 나타내며, '640'은 종래의 공통-소스 버퍼 증폭기에서 입력전압대 출력전압의 관계를 나타낸다.
도 6(a) 및 도 6(b)에 도시된 바와 같이, 동일한 입력전압에 대해서 본 발명의 제1 실시예에 따른 버퍼 증폭기가 종래보다 증폭이득이 높은 것을 알 수 있으며, 큰 입력신호에 대해서도 증폭이득이 포화되지 않고 선형성을 유지함을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 저항성 부하를 사용하지 않으므로 저전력으로 입력신호를 크게 증폭하여 출력할 수 있고, 슬루율 제한(slew rate limit)으로 인한 신호의 왜곡이 없으며, 인덕터 부하를 사용하지 않으므로 버퍼 증폭기의 구현 면적을 크게 줄일 수 있는 버퍼 증폭기가 제공되는 장점이 있다.
또한, 바이어스 전류의 크기를 디지털 제어신호에 의해 간단하게 조절할 수 있으며, 이에 의해 버퍼 증폭기의 트랜스컨덕턴스와 이득을 용이하게 변경할 수 있는 장점이 있다.
또한, 동일한 크기의 바이어스 전류에 의해서 종래보다 버퍼 증폭기의 트랜스컨덕턴스 및 증폭이득을 높일 수 있으며, 큰 입력신호에 대해서도 증폭이득이 포화되지 않고 증폭된 신호를 선형성을 유지하여 출력할 수 있는 버퍼 증폭기가 제공되는 장점이 있다.
본 발명의 상세한 설명에서는 구체적인 실시형태에 관해 설명하였으나, 이는 예시적인 것으로 받아들여져야 하며, 본 발명의 기술적 사상에서 벗어나지 않는 한도내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 형태에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (6)

  1. 차동입력신호를 증폭하는 제1 및 제2 NMOS 트랜지스터(N-type metal-oxide semiconductor field-effect transistor)로 이루어진 제1 차동신호 증폭부;
    상기 차동입력신호를 증폭하는 제1 및 제2 PMOS 트랜지스터(P-type metal-oxide semiconductor field-effect transistor)로 이루어진 제2 차동신호 증폭부;
    일단은 상기 제1 NMOS 트랜지스터 및 상기 제1 PMOS 트랜지스터의 드레인에 공통 연결되고, 타단은 상기 제1 NMOS 트랜지스터 및 상기 제1 PMOS 트랜지스터의 게이트에 공통 연결되는 제1 궤환저항;
    일단은 상기 제2 NMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터의 드레인에 공통 연결되고, 타단은 상기 제2 NMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터의 게이트에 공통 연결되는 제2 궤환저항; 및,
    상기 제1 및 제2 차동신호 증폭부를 구동하기 위한 바이어스 전류를 제공하는 전류원; 을 포함하며,
    상기 바이어스 전류의 크기는 외부에서 상기 전류원에 입력되는 디지털 제어신호에 따라 가변되며,
    상기 전류원은,
    소정 크기의 전류를 출력하는 복수의 부전류원들;
    상기 복수의 부전류원들로부터 공급되는 전류에 의해 상기 바이어스 전류를 출력하는 전류미러회로부; 및,
    상기 복수의 부전류원들에 각각 직렬로 연결되고 상기 입력된 디지털 제어신호에 따라 온오프되어 상기 복수의 부전류원들로부터 출력되는 전류를 상기 전류미러회로부에 선택적으로 공급시키는 복수의 스위치들; 로 이루어진 것을 특징으로 하는 버퍼 증폭기.
  2. 제 1 항에 있어서,
    상기 제1 NMOS 트랜지스터 및 상기 제1 PMOS 트랜지스터는 상기 제1 궤환저항에 의해 포화영역에서 동작하고, 상기 제2 NMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터는 상기 제2 궤환저항에 의해 포화영역에서 동작하는 것을 특징으로 하는 버퍼 증폭기.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서, 상기 전류미러회로부는,
    드레인이 상기 제1 및 제2 NMOS 트랜지스터의 소스에 공통 연결되는 제3 NMOS 트랜지스터; 및,
    게이트가 상기 제3 NMOS 트랜지스터의 게이트에 연결되고, 드레인은 상기 복수의 부전류원들에 연결되며, 게이트와 드레인이 연결되어 있는 제4 NMOS 트랜지스터; 를 포함하는 것을 특징으로 하는 버퍼 증폭기.
  6. 제 1 항에 있어서, 상기 전류미러회로부는,
    드레인이 상기 제1 및 제2 PMOS 트랜지스터의 소스에 공통 연결되는 제3 PMOS 트랜지스터; 및,
    게이트가 상기 제3 PMOS 트랜지스터의 게이트에 연결되고, 드레인은 상기 복수의 부전류원들에 연결되며, 게이트와 드레인이 연결되어 있는 제4 PMOS 트랜지스터; 를 포함하는 것을 특징으로 하는 버퍼 증폭기.
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