JP5268574B2

JP5268574B2 - 半導体集積回路装置

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Description

本発明は、所望のトランジスタ特性を確保し、かつＡＢ級バイアスを実現できる半導体集積回路装置に関するものである。

高い線形性が要求されるような増幅器ではＡＢ級のバイアス方法が採用される場合がある。入力信号が高周波数(例えば２．４ＧＨｚ)の場合には例えば以下のようにしてそのAB級バイアスを実現可能である。容量結合を介した交流（以下、AC）信号と抵抗を介した直流（以下、DC）バイアス信号とを重畳して、ソースがＧＮＤなどの基準電位に接地されたトランジスタのゲートに入力する。ここで、増幅器（トランジスタ）の特性については、例えば相互コンダクタンスｇｍ一定の電流源を用いてＤＣバイアスを生成することで所望の特性を得ることができる。このような構成とすることで、ゲートに入力するＡＣ信号の入力振幅が大きくなればトランジスタのDC出力電流も増加し、増幅器をＡＢ級バイアスすることが可能になる（例えば、非特許文献１参照）。

しかしながら、同様の構成で、入力信号が低周波数(例えば５ＭＨｚ)の場合にはＡＣ信号をコンデンサで容量結合しようとすると大きな容量が必要となり回路規模が増大する問題がある。そこで、容量結合を無くして、増幅器のＡＢ級バイアスを実現するために、前段回路の出力信号（＝前段出力コモンモードＤＣ電圧＋前段ＡＣ出力信号）を直接トランジスタのゲートに入力すると、トランジスタの特性(ｇｍなど)が前段回路のコモンモード電圧で決まってしまい、所望の特性(ｇｍなど)を得ることが難しい。ここで、トランジスタを所望の特性にする方法としては、前段にレベルシフタを挿入して所望のＤＣレベル（ＶＤＣ）を得ることが考えられる。しかし、余分な回路が挿入されることによってどうしても歪みや雑音特性が劣化してしまうという問題が新たに発生する。その他の方法として、所望の特性を得るためにトランジスタのソースに流れる電流を定電流源で規制してしまうとＡ級バイアスになってしまい線形性が劣化してしまう。
D. Yamazaki et al.,"2.5-GHz fully-integrated WiMAX transceiver IC for a compact,low-power-consumption RF module,"IEEE Radio Frequency Integrated Circuits Symposium, pp.109-pp.112, 2008. （pp.110、Fig.2）

そこで、本発明は上記の問題に鑑み、ある値にゲートＤＣバイアスされた増幅回路などのトランジスタに対して、所望のトランジスタ特性(ｇｍなど)を確保し、かつ、ＡＢ級のバイアスを実現することができる半導体集積回路装置を提供することを目的とするものである。

本発明の一態様によれば、入力端子及び出力端子をそれぞれ１つ以上有する増幅回路と、前記増幅回路と直流的に同等な特性を有するレプリカ回路と、前記レプリカ回路のバイアス端子と基準電位点との間に設けられ、当該バイアス端子に参照電圧を生成する参照電圧生成回路と、前記レプリカ回路のバイアス端子に生成した前記参照電圧と前記増幅回路のバイアス端子に生成される電圧とが入力され、これら２つの電圧の差分を出力する差分回路と、前記増幅回路のバイアス端子と前記基準電位点との間に接続されるトランジスタとを有するフィードバック回路とを具備し、前記フィードバック回路は、前記差分を前記トランジスタのゲートに入力することによって、前記差分を前記増幅回路のバイアス端子にフィードバックし、前記増幅回路のバイアス端子に生成される電圧を前記レプリカ回路のバイアス端子に生成した前記参照電圧に等しくするようにフィードバック制御することを特徴とする半導体集積回路装置が提供される。
なお、参照電圧生成回路は、電流源で構成されることが好ましい。

本発明の他の態様によれば、同じレベルの直流信号に互いに反転した交流信号が重畳された第１，第２の入力信号が入力される第１，第２の入力端子と、各ゲートに前記第１，第２の入力信号が入力され、各ソースが共通に接続されて差動対をなす第１，第２のトランジスタと、各一端部が前記第１，第２のトランジスタの各ドレインに接続され、各他端部が直流電圧源に接続された第１，第２の負荷と、前記第１，第２のトランジスタの各ドレインに接続され、出力信号を取り出す第１，第２の出力端子とを備えた増幅回路と、ゲートに前記第１，第２のトランジスタに入力される入力信号の直流成分と同じレベルの直流信号が入力される第３のトランジスタと、一端部が前記第３のトランジスタのドレインに接続され、他端部が前記直流電圧源に接続された第３の負荷とを備え、前記第３のトランジスタは前記増幅回路の前記第１，第２のトランジスタと直流的に同等な特性を有するレプリカ回路と、前記レプリカ回路の前記第３のトランジスタのソースと基準電位点との間に設けられた電流源で構成され、前記第３のトランジスタのソースと前記電流源の接続点に前記電流源に応じた参照電圧を生成する参照電圧生成回路と、前記増幅回路の前記第１，第２のトランジスタの共通接続されたソースと前記基準電位点との間にドレイン・ソースがそれぞれ接続され、該ドレイン・ソース間に流れる電流をゲートに入力する電圧にて制御する第４のトランジスタと、前記レプリカ回路の前記第３のトランジスタのソースに生成した前記参照電圧と前記増幅回路の前記第１，第２のトランジスタの共通接続されたソースに生成される電圧との差分をとる差分回路とを備え、該差分を前記第４のトランジスタのゲートに入力することによって、前記第１，第２のトランジスタの共通接続されたソースの電圧を前記レプリカ回路の前記第３のトランジスタのソースに生成した前記参照電圧に等しくするように負フィードバック制御するフィードバック回路と、を具備したことを特徴とする半導体集積回路装置が提供される。
なお、第４のトランジスタの相互コンダクタンス(ｇｍ)を可変する回路をさらに具備してもよい。

本発明によれば、ある値にゲートＤＣバイアスされた増幅回路などのトランジスタに対して、所望のトランジスタ特性(ｇｍなど)を確保し、かつ、ＡＢ級のバイアスを実現することができる半導体集積回路装置を提供することができる。

発明の実施の形態を説明する前に、背景となる関連技術について図１４〜図１８を参照して説明する。
まず、ＡＢ級バイアスについて図１４及び図１５を参照して説明する。図１４は、差動トランジスタＭ1，Ｍ2と、各差動トランジスタのドレインに直列接続した負荷抵抗Ｒ1，Ｒ2と、直流電圧源Ｅ(電源ラインで示している)とで構成される増幅回路装置を示している。ここでは、差動トランジスタＭ1，Ｍ2はＮチャンネルＦＥＴ(例えばＮＭＯＳトランジスタ)であるとしている。差動トランジスタＭ1，Ｍ2の各ゲートには、ＤＣバイアスＶＤＣに互いに極性反転したＡＣ信号(以下、ｖｐ，ｖｎ信号)を加えた信号(ＶＤＣ＋ｖｐ，ＶＤＣ＋ｖｎ)を入力している。

図１５は図１４の動作説明図であり、横軸にゲートに入力するＡＣ入力振幅をとり、縦軸に差動トランジスタＭ1, Ｍ2のDC出力電流をとってある。ＡＣ成分が０のときには、ＤＣバイアスＶＤＣに基づいてＤＣ電流ＩDCが差動トランジスタＭ1，Ｍ2の各ドレイン電流として流れ、ＡＣ成分の入力振幅が増大するのに伴ってそのＤＣ出力電流が増加している。このように、ＤＣ出力電流が、ＤＣバイアスＶＤＣに基づいた初期値ＩDCから開始して、ＡＣ入力振幅の増大に伴って増加していく入出力状態をＡＢ級増幅又はＡＢ級バイアスと呼んでいる。一方、Ａ級バイアスは常に一定のＤＣ電流を出力しようとする構成であり、ＡＣ入力振幅が大きくなった場合には電流が足りずに増幅器の線形性が劣化してしまう。従って、高い線形性が要求されるような増幅器ではＡＢ級のバイアス方法が採用される場合がある。

例えば、入力ＡＣ信号が高周波数(例えば２．４ＧＨｚ)の場合には図1６に示すようなＡＢ級バイアスされた増幅回路装置が用いられる。図1６に示す回路は、直流電圧源Ｅと電流源ＩとＦＥＴトランジスタＭ3と抵抗Ｒ3，Ｒ4とを有したＤＣバイアス生成回路と、ＡＣ信号入力端子Ｔ1a，Ｔ2aと、差動トランジスタＭ1，Ｍ2と、この差動トランジスタＭ1，Ｍ2の各ゲートにＡＣ信号の交流成分ｖｐ，ｖｎのみを入力するためのコンデンサＣ1，Ｃ2と、を備えた構成となっている。

図１６で、入力信号が高周波数の場合にはＡＣ信号ｖｐ，ｖｎをコンデンサＣ1，Ｃ2でＡＣ成分のみとし、これらをＤＣバイアスＶＤＣに重畳して差動トランジスタＭ1，Ｍ2の各ゲートに入力する。トランジスタＭ1，Ｍ2の特性（ｇｍなど）は電流源（例えばｇｍ一定電流源）Ｉで決まっている。ｖｐ，ｖｎは入力ＡC信号であり、ＶＤＣはトランジスタＭ1，Ｍ2のゲートＤＣバイアスである。このＤＣバイアスＶＤＣはｇｍ一定の電流源Ｉの電流値を変えることによって電流値に応じた所望な値に設定できる。

しかし、入力信号が低周波数(例えば５ＭＨｚ)の場合には図1６のような増幅回路装置を用いることは難しい。何故なら、入力ＡＣ信号が低周波数信号の場合に図1６のようなコンデンサＣ1，Ｃ2で容量結合しようとすると非常に大きなコンデンサが必要となりチップ面積を圧迫するためである。そこで、入力ＡＣ信号が低周波数の場合でも図１７のような構成にすればＡＢ級バイアスが可能である。Ｍ1，Ｍ2のゲートにはＤＣバイアスとしてＶＤＣが、入力ＡC信号としてｖｐ，ｖｎが入力される。つまり、Ｍ1のゲートにはＶＤＣ＋ｖｐが入力され、Ｍ2のゲートにはＶＤＣ＋ｖｎが入力される。この場合、トランジスタＭ1，Ｍ2のゲートＤＣバイアス（ＶＤＣ）は例えば前段回路の出力コモンモード電圧である。このため、トランジスタＭ1，Ｍ2の特性（ｇｍなど）は前段回路のコモンモード電圧で決まってしまい、しきい値、温度などのばらつきによってトランジスタＭ1，Ｍ2の特性は大きくばらついてしまうことになる。

ここで、図１７の差動トランジスタＭ1，Ｍ2を所望の特性にする方法としては、前段にレベルシフタを挿入して所望のＤＣレベル（ＶＤＣ）を得ることが考えられる。しかし、余分な回路が挿入されることによってどうしても歪みや雑音特性が劣化してしまうという問題が新たに発生する。その他の方法として、所望の特性を得るために差動トランジスタＭ1，Ｍ2のソースに流れる電流を定電流源で規制してしまうとＡＣ信号の入力振幅の増加に対しても出力電流が増えずほぼ一定値に制限され、Ａ級バイアスになってしまい線形性が劣化してしまう。このようなケースは、例えば図１８に示す無線送信機では、ミキサ回路１３の入力段のトランジスタ回路で起こり得る。

図１８は図1６及び図１７の回路装置が適用される無線送信機の構成例を示している。図１８は後に述べる本発明の回路装置を適用させることもできる。無線送信機としては例えば携帯電話機や無線ＬＡＮなどである。

図１８において、無線送信機は、ベースバンドの入力信号が入力する入力端子１１と、入力されたベースバンド信号の低域成分を通過させるローパスフィルタ(以下、ＬＰＦ)１２と、図示しないローカル発振器からの高周波数信号が入力される入力端子１４と、この入力端子１４に入力した高周波数信号とＬＰＦ１２から出力された低周波数信号とを混合して高周波数の変調信号を生成するミキサ回路１３と、ミキサ回路１３からの変調信号を増幅して出力する出力アンプ１５と、増幅された変調信号を図示しないアンテナに出力する出力端子１６とを備えている。図１８では、ベースバンド周波数（低周波数）で動作するローパスフィルタ（ＬＰＦ）のコモンモード電圧がミキサ回路１３の入力トランジスタ（図１７の差動トランジスタＭ1，Ｍ2に相当）のゲートＤＣバイアスとなり、そこにＬＰＦ１２からの低周波数ＡＣ信号が入力される。

そこで、本発明では、図１７のミキサ回路１３の入力段トランジスタ回路のようなケースにあるように、ある値にゲートＤＣバイアスされた増幅回路などのトランジスタ回路に対して、所望のトランジスタ特性(ｇｍなど)を確保し、かつ、ＡＢ級のバイアスを実現する半導体集積回路装置を提供する。

以下、発明の実施の形態について図１〜図１３を参照して説明する。
図１は本発明に係る半導体集積回路装置のブロック図を示している。
図１において、半導体集積回路装置２０は、入力端子Ｔ1及び出力端子Ｔ4を有する増幅回路２１と、増幅回路２１と直流的に同等な特性を有するレプリカ回路２２と、レプリカ回路２２のバイアス端子Ｔ7と基準電位点との間に設けられ、バイアス端子Ｔ7に参照電圧を生成する参照電圧生成回路２３と、レプリカ回路２２のバイアス端子Ｔ7に生成した参照電圧と増幅回路２１のバイアス端子Ｔ6に生成される電圧との差分をとり、この差分を増幅回路２１のバイアス端子Ｔ6に負フィードバックし、バイアス端子Ｔ6に生成される電圧をレプリカ回路２２のバイアス端子Ｔ7に生成した参照電圧に等しくするようにフィードバック制御するフィードバック回路２４とを備えている。

参照電圧生成回路２３は、例えば電流源Ｉで構成されている。また、フィードバック回路２４は、参照電圧生成回路２３で生成した参照電圧ＶＲＥＦと増幅回路２１のバイアス端子Ｔ6に生成される電圧との差分をとる差分回路としての差動アンプＤＩＦと、この差分を増幅回路２１のバイアス端子Ｔ6に負フィードバックするために、バイアス端子Ｔ6と基準電位点間に設けられたフィードバックの制御用のトランジスタＭ4とを備えている。

［第１の実施形態］
図２は本発明の第１の実施形態の半導体集積回路装置のブロック図を示している。
図２に示す半導体集積回路装置２０Ａにおいて、信号入力トランジスタとして差動対をなす差動トランジスタＭ1，Ｍ2があり、それらのソースは共通に接続され、その共通ソースがトランジスタＭ4のドレインに接続されている。トランジスタＭ3は、トランジスタＭ1，Ｍ2のレプリカである。差動トランジスタＭ1，Ｍ2のレプリカトランジスタＭ3のソースはある電流源Ｉと接続されている。トランジスタＭ3のソースと差動トランジスタＭ1，Ｍ2の共通ソースとはそれぞれ差動アンプＤＩＦの２つの入力端に接続され、差動アンプＤＩＦの出力端がトランジスタＭ4のゲートに接続される。つまり、トランジスタＭ3のソース電圧と差動トランジスタＭ1，Ｍ2のソース電圧は差動アンプＤＩＦの±入力端に入力され、その差分出力がトランジスタＭ4のゲートに入力されている。トランジスタＭ4のソースは基準電位点に接続している。トランジスタＭ1，Ｍ2, Ｍ3のドレインはそれぞれ負荷Zを介して直流電圧源Ｅに接続されている。差動トランジスタＭ1，Ｍ2の各ゲートに接続した入力端子Ｔ1，Ｔ2にはＤＣバイアス（ＶＤＣ）とＡC信号（ｖｐ，ｖｎ）が入力され、トランジスタＭ3のゲートに接続した入力端子Ｔ3には差動トランジスタＭ1，Ｍ2と同様のゲートＤＣバイアス（ＶＤＣ）が入力される。このトランジスタＭ3のゲートに入力されるＶＤＣは例えば前段回路のコモンモード電圧である。なお、ここではトランジスタＭ1〜Ｍ4は全てＮチャンネルＦＥＴ(例えばＮＭＯＳトランジスタ)である。

次に、図２の作用効果を図３を参照しながら説明する。図３は図２の動作を説明する図である。
図３において、点線で囲んだ回路は、半導体集積回路装置２０Ａの本体トランジスタである差動トランジスタＭ1，Ｍ2のＤＣ特性を確保するために設けられており、直流電圧源Ｅと基準電位点の間に、負荷Ｚ，トランジスタＭ3，及び電流源Ｉが直列接続されている。トランジスタＭ3のゲートには図示しない前段回路の出力から取り出された直流成分が入力されているが、トランジスタＭ3の特性(ｇｍなど)を決めているのは定電流源としての電流源Ｉであり、点線で囲んだ回路部分に流れる電流はこの電流源Ｉで決まる一定電流値に維持され、トランジスタＭ3のオーバードライブ電圧（=ゲート・ソース間電圧−トランジスタしきい値電圧）は一定値に維持されるように動作する。すなわち、トランジスタＭ3の特性（gm）は、トランジスタＭ3のゲートに入力される前段回路からの直流電圧ＶＤＣに依存せずに電流源Ｉの電流で決まる。つまり、点線で囲んだ回路部分から仮に電流源Ｉを削除して、トランジスタＭ3のソースを直接に基準電位点に接続する構成したとすると、トランジスタＭ3のオーバードライブ電圧は前段回路からの直流成分ＶＤＣに応じて変化する結果、トランジスタＭ3の特性（gm）も前段回路からの直流成分ＶＤＣで決まり、前段回路からの直流成分ＶＤＣでトランジスタＭ3の特性が変化してしまうことになる。本発明の実施形態では、トランジスタＭ3のバイアスが、ゲートに入力される前段回路からの直流成分ＶＤＣで決まるのではなくて、ソースに接続した電流源Ｉの電流で決められるように構成しているものである。なお、トランジスタＭ3のソースと電流源Ｉとの接続点に得られる参照電圧ＶＲＥＦは、電流源Ｉに対応した電圧値が得られるので、電流源Ｉの電流値を変えるか、或いは電流源Ｉ自体を代えれば参照電圧ＶＲＥＦを変えることができる。また、トランジスタＭ3のゲートに入力する直流電圧ＶＤＣを変化させても電流源Ｉが動作可能な範囲内で参照電圧ＶＲＥＦを変えることができる。すなわち、参照電圧ＶＲＥＦの値は、電流源Ｉの電流値によって変えられる一方、トランジスタＭ3のゲートに入力する直流電圧ＶＤＣの値によっても変えられる。しかしながら、ゲートに入力する直流電圧ＶＤＣは前段回路からの直流成分によって規定されるものであるから、ユーザーは参照電圧ＶＲＥＦの値を電流源Ｉの電流値を変えることによって所望の値に設定できることになる。

さらに、本発明の実施形態では、差動アンプＤＩＦによって差動トランジスタＭ1，Ｍ2のソース電位がトランジスタＭ3のソース電位(即ち参照電圧)ＶＲＥＦと等しくなるようにトランジスタＭ4を介してフィードバック制御が掛かるようになっている。つまり、差動トランジスタＭ1，Ｍ2の共通ソースの電位がトランジスタＭ3のソース電位ＶＲＥＦより例えば高くなった場合には、その正の差分値が差動アンプＤＩＦからトランジスタＭ4りゲートに入力される結果、トランジスタＭ4を流れるドレイン電流が増加し、差動トランジスタＭ1，Ｍ2の各ドレイン電流も増加して共通ソースの電位が降下することにより参照電圧ＶＲＥＦに近づくように負フィードバックが掛かる。従って、差動アンプＤＩＦによるフィードバックの帯域が信号帯域よりも広ければ、差動トランジスタＭ1，Ｍ2のソースは参照電位ＶＲＥＦに接地されていることになり、差動トランジスタＭ1，Ｍ2はＡＢ級バイアスされている状態になる。また、トランジスタＭ3はある電流源Ｉ、例えばｇｍ一定電流源でＤＣバイアスされており、ＶＤＣ、しきい値、温度などのばらつきに寄らずトランジスタＭ3のｇｍは一定である。そして、差動トランジスタＭ1，Ｍ2のオーバードライブ電圧も差動アンプＤＩＦによるフィードバックによりトランジスタＭ3のオーバードライブ電圧と等しくなる（これは、トランジスタＭ3は差動トランジスタＭ1，Ｍ2のレプリカであるためである）。そのため、差動トランジスタＭ1，Ｍ2のＤＣバイアス状態はトランジスタＭ3と等しく、ｇｍ一定でＤＣバイアスされていることになる。従って、図２の構成を用いるとＡＢ級で差動トランジスタＭ1，Ｍ2をバイアスしながら、電流源Ｉによって所望の差動トランジスタＭ1，Ｍ2の特性（ｇｍ一定など）を得ることが可能となる。この構成の場合、図１７の説明で述べたようなレベルシフタなど前段に余分な回路を挿入することによる歪みや雑音特性の劣化も生じない。ここで補足として、レプリカトランジスタＭ3は差動トランジスタＭ1，Ｍ2と全く同じである必要はないことを注記しておく。カレントミラーと同様に差動トランジスタＭ1，Ｍ2とトランジスタＭ3のサイズ比(チャンネル幅比など)でＤＣバイアス状態を調整可能である（そのサイズ比に合わせて負荷Zのサイズ比も変更する）。

上記機能を確認するために回路シミュレーションを行った。図２の構成との比較のために、図４に示すような構成でのシミュレーション結果を合わせて示すことにする。図４は図２でＡ級にバイアスされた構成例を示している。
図４は、図２における差動アンプＤＩＦは削除されており、直流電圧源Ｅと基準電位点間に、電流源Ｉと、ドレイン・ゲート間をダイオード接続したトランジスタＭ3とを直列接続し、トランジスタＭ3のゲートをトランジスタＭ4のゲートと共通に接続することによって、カレントミラーを構成している。それ以外の部分は図２と同様な構成である。

このような構成においては、図４の差動トランジスタＭ1，Ｍ2のＤＣバイアス状態（ｇｍなど）は電流源Ｉをカレントミラーすることによって、図２の差動トランジスタＭ1，Ｍ2と同様になるようにしている。従って、差動トランジスタＭ1，Ｍ2を流れる電流、即ちトランジスタＭ4を流れる電流は電流源Ｉによって規定され、ＡＣ入力振幅（ｖｐ−ｖｎ）が増加してもトランジスタＭ4を流れるＤＣ電流は殆ど増えないことになる。図２及び図４において、差動トランジスタＭ1，Ｍ2のＤＣバイアス状態（ｇｍ）は等しいが、図２はＡＢ級、図４はＡ級でバイアスされていることになる。

図５はＡＣ入力振幅（ｖｐ−ｖｎ）に対するトランジスタＭ4のＤＣ電流の変化の様子を示している。
図５に示すように、図２の構成の場合、ＡＣ入力振幅の増加とともにトランジスタＭ4のＤＣ電流も増加しており、ＡＢ級でバイアスされているのがわかる。一方、図４の構成の場合もＡＣ入力振幅の増加とともにトランジスタＭ4のＤＣ電流は若干増加しておりＡＢ級動作しているようにも見えるが、実際にはＡ級動作となっており、これは図６を見れば明らかである。

図６はＡＣ入力振幅（ｖｐ−ｖｎ）に対するトランジスタＭ4のドレイン電圧の変化の様子を示している。
図６に示すように、図４の構成の場合、ＡＣ入力振幅の増加に伴いトランジスタＭ4のドレイン電圧が増加している。従って、図４の構成でのトランジスタＭ4のＤＣ電流の増加はトランジスタＭ4のチャネル長変調によって発生していることが分かる。つまり、図４の構成の場合、ＡＣ入力振幅の増加とともにトランジスタＭ4のドレイン電圧が増加するため、差動トランジスタＭ1，Ｍ2のトランジスタ特性(ｇｍなど)は歪んでくると言える。一方、図２の構成では差動トランジスタＭ1，Ｍ2の歪み具合は図４の構成と比較して小さい。

図７はＡＣ入力振幅（ｖｐ−ｖｎ）に対するトランジスタＭ1 の相互コンダクタンスｇｍの変化の様子を示している。
図７に示すように、トランジスタＭ1のｇｍはＡＣ入力振幅が小さい場合には図２，図４の構成ともに等しいことが分かる。つまり、図５から、図２の構成では差動トランジスタＭ1，Ｍ2をＡＢ級でバイアスできており、図７から差動トランジスタＭ1，Ｍ2を所望のＤＣバイアス状態に設定可能（ｇｍ一定など）であることを示している。さらに前述のように、図２の構成の方が図４の構成の場合と比較して、ＡＣ入力振幅の増加によるｇｍの劣化具合が小さく歪みにくいこともわかる。

図８はＡＣ入力振幅に対するトランジスタＭ1のＡＣ出力ドレイン電流を示している。
図８に示すように、信号電流は図２，図４ともにほぼ等しいが、３次, ５次歪み電流は図４と比較して図２の方が１４ｄＢ程度小さいことがわかる。つまり、図７で示したのと同様に、図２の構成の方が図４の構成と比較して歪みにくいと言える。

また、図２の構成は今後のＣＭＯＳプロセスの進展に伴う低電源電圧化に向いている。図４の構成と比較して図２の構成では、レプリカ回路、差動アンプで余分な電流を消費している。この余剰電流分だけ図４のＤＣバイアス電流を上げれば、図４でも確かに線形性を高くすることができる。しかし、電源電圧が低い場合にＤＣバイアス電流を上げていくと、差動トランジスタＭ1，Ｍ2のドレイン電圧が下がってきて差動トランジスタＭ1，Ｍ2が飽和領域で動作しなくなってしまう。一方、図２の構成の場合は、差動トランジスタＭ1，Ｍ2に流れるＤＣバイアス電流を直接上げるのではなく、その分の電流をレプリカ回路、差動アンプに流すことで線形性を上げる構成になっている。つまり、図４の構成の場合と比較して、差動トランジスタＭ1，Ｍ2の動作点を変更することなく線形性を上げることが可能であり、低電源電圧に向いた構成になっている。

第１の実施形態によれば、レプリカトランジスタＭ3を利用して本体トランジスタＭ1，Ｍ2のソース電位を制御することによって、ある値にゲートＤＣバイアスされた増幅回路などのトランジスタに対して、所望のトランジスタ特性を確保し、かつ、ＡＢ級のバイアスを実現することができる。

［第２の実施形態］
図９は本発明の第２の実施形態の半導体集積回路装置の回路図を示している。
図９に示す半導体集積回路装置２０Ｂが、図２の半導体集積回路装置２０Ａと異なる点は、トランジスタＭ4のサイズ(チャンネル幅など)と等価な部分を調整することによってトランジスタＭ4の入力振幅の増加に伴うドレイン電流の増加量を調整可能にしたトランジスタ、即ちｇｍ調整可能なトランジスタＭ4-1を設けたものである。これによって、図５の二点鎖線に示すようにトランジスタＭ4のＤＣ電流を増加させたり減少させたりして、トランジスタＭ4のｇｍを可変することができる。

図１０はｇｍ調整可能なトランジスタＭ4-1の構成例を示している。トランジスタＭ4-1は、差動アンプＤＩＦからの差分信号が入力されるフィードバック入力端子Ｔ10と、フィードバック出力端子Ｔ8と、図示しない制御手段からの制御信号が入力される制御端子Ｔ9と、フィードバック出力端子Ｔ8と基準電位点間に並列に接続した複数(例えば３つ)のトランジスタＭ4a，Ｍ4b，Ｍ4cと、フィードバック入力端子Ｔ10と３つのトランジスタＭ4a，Ｍ4b，Ｍ4cのゲート間に設けられて、フィードバック入力端子Ｔ10からの差分信号をトランジスタＭ4aのゲートのみに供給するか、トランジスタＭ4aのゲートともう１つのトランジスタＭ4bのゲートに供給するか、或いは、トランジスタＭ4aのゲートと他の２つのトランジスタＭ4b及びＭ4cのゲートに供給するかを、制御端子Ｔ9からの制御信号に応じて選択可能にするｇｍ可変部３１とを備えている。

この構成においては、図示しない制御手段からの制御信号の内容に応じて、ｇｍ可変部３１が３つのトランジスタＭ4a，Ｍ4b，Ｍ4cの３つのゲートのうちの幾つのゲートに差動アンプＤＩＦからの差分信号を入力するかを選択することによって、トランジスタＭ4-1の特性パラメータであるｇｍを可変することが可能となる。

第２の実施形態によれば、フィードバック制御用のトランジスタＭ4-1を流れる電流を調整することにより、本体トランジスタＭ1，Ｍ2の信号電流増加に伴う出力電流増加度合いを調整できるので、本体トランジスタのｇｍを可変して、増幅回路の出力の歪み方を調整することが可能となる。

［第３の実施形態］
図１１は本発明の第３の実施形態の半導体集積回路装置のブロック図を示している。
図１１に示す半導体集積回路装置２０Ｃにおいて、信号入力トランジスタとして差動対をなす差動トランジスタＭ11，Ｍ12があり、それらのソースがトランジスタＭ14のドレインに接続されている。トランジスタＭ13は、トランジスタＭ11，Ｍ12のレプリカである。差動トランジスタＭ11，Ｍ12のレプリカトランジスタＭ13のソースはある電流源Ｉと接続されている。電流源Ｉの一端は直流電圧源Ｅに接続している。なお、トランジスタＭ11〜Ｍ14は全てＰチャンネルＦＥＴ(例えばＰＭＯＳトランジスタ)である。

トランジスタＭ13のソースと差動トランジスタＭ11，Ｍ12のソースは差動アンプＤＩＦの２つの入力端に接続され、その出力端がトランジスタＭ14のゲートに接続される。つまり、トランジスタＭ13のソース電圧と差動トランジスタＭ11，Ｍ12のソース電圧は差動アンプＤＩＦの±入力端に入力され、その差分出力がトランジスタＭ14のゲートに入力される。トランジスタＭ14のソースは直流電圧源Ｅに接続している。トランジスタＭ11，Ｍ12, Ｍ13のドレインはそれぞれ負荷Zを介して基準電位点に接続されている。差動トランジスタＭ11，Ｍ12のゲートにはＤＣバイアス（ＶＤＣ）とＡC信号（ｖｐ，ｖｎ）が入力され、トランジスタＭ13のゲートには差動トランジスタＭ11，Ｍ12と同様のゲートＤＣバイアス（ＶＤＣ）が入力される。このトランジスタＭ13に入力されるＶＤＣは例えば前段回路のコモンモード電圧である。

上記の図１１の構成においては、図２の半導体集積回路装置２０Ａの構成における上下を逆にし、ＮチャンネルＦＥＴをＰチャンネルＦＥＴに置き換えた構成としたものである。図１１の半導体集積回路装置２０Ｃの動作は図２と同様である。

第３の実施形態によれば、ＰチャンネルＦＥＴ例えばＰＭＯＳトランジスタを用いた半導体集積回路装置においても、第１の実施形態と同様に、レプリカトランジスタＭ13を利用して本体トランジスタＭ11，Ｍ12のソース電位を制御することによって、ある値にゲートＤＣバイアスされた増幅回路などのトランジスタに対して、所望のトランジスタ特性を確保し、かつ、ＡＢ級のバイアスを実現することができる。

［第４の実施形態］
図１２は本発明の第４の実施形態の半導体集積回路装置のブロック図を示している。
図１２に示す半導体集積回路装置２０Ｄは、図２の半導体集積回路装置２ＡにおけるトランジスタＭ2及びその負荷Ｚを削除して、増幅回路をトランジスタＭ1とその負荷Ｚのみで構成したものである。ここで、トランジスタＭ3は、トランジスタＭ1のレプリカである。つまり、トランジスタＭ3はその直流特性がトランジスタＭ1と同等な直流特性を有するレプリカである。トランジスタＭ3のドレイン・ソース間を流れる直流電流は、トランジスタＭ1のドレイン・ソース間を流れる直流電流と同等である。その他の構成及び動作は、図２と同様である。

図１３に示す半導体集積回路装置２０Ｅは、図１２の装置における上下を逆にし、ＮチャンネルＦＥＴをＰチャンネルＦＥＴに置き換えた構成としたものである。
第４の実施形態によれば、差動トランジスタを用いた半導体集積回路装置に限らず、信号増幅用の本体トランジスタが１つの半導体集積回路装置においても、第１及び第３の実施形態と同様に、レプリカトランジスタＭ3又はＭ13を利用して本体トランジスタＭ1又はＭ11のソース電位を制御することによって、ある値にゲートＤＣバイアスされた増幅回路などのトランジスタに対して、所望のトランジスタ特性を確保し、かつ、ＡＢ級のバイアスを実現することができる。

本発明に係る半導体集積回路装置のブロック図。本発明の第１の実施形態の半導体集積回路装置のブロック図。図２の動作を説明する図。図２と比較されるＡ級にバイアスされた半導体集積回路装置の構成例を示す図。ＡＣ入力振幅（ｖｐ−ｖｎ）に対するトランジスタＭ4のＤＣ電流の変化を示す図。ＡＣ入力振幅（ｖｐ−ｖｎ）に対するトランジスタＭ4のドレイン電圧の変化を示す図。ＡＣ入力振幅（ｖｐ−ｖｎ）に対するトランジスタＭ1 の相互コンダクタンスｇｍの変化を示す図。ＡＣ入力振幅（ｖｐ−ｖｎ）に対するトランジスタＭ1の出力ドレイン電流を示す図。本発明の第２の実施形態の半導体集積回路装置の回路図。ｇｍ調整可能なトランジスタの構成例を示す図。本発明の第３の実施形態の半導体集積回路装置のブロック図。本発明の第４の実施形態の半導体集積回路装置のブロック図。図１２における上下を逆にし、ＮチャンネルＦＥＴをＰチャンネルＦＥＴに置き換えた構成を示す図。ＡＢ級バイアスされた増幅回路装置例を示す図。ＡＢ級バイアスと線形性について説明する図。ＡＢ級バイアスされた高周波数信号用の増幅回路装置例を示す図。ＡＢ級バイアスされた低周波数信号用の増幅回路装置例を示す図。図１６又は図１７の回路及び本発明の回路が適用される無線送信機の構成例を示す図。

符号の説明

２０，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ…半導体集積回路装置
２１…増幅回路
２２…レプリカ回路
２３…参照電圧生成回路
２４…フィードバック回路
Ｍ1，Ｍ2，Ｍ3，Ｍ4…ＮチャンネルＦＥＴ
Ｍ11，Ｍ12，Ｍ13，Ｍ14…ＰチャンネルＦＥＴ
ＤＩＦ…差動アンプ
Ｅ…直流電圧源
Ｉ…電流源ＦＥＴ

Claims

入力端子及び出力端子をそれぞれ１つ以上有する増幅回路と、
前記増幅回路と直流的に同等な特性を有するレプリカ回路と、
前記レプリカ回路のバイアス端子と基準電位点との間に設けられ、当該バイアス端子に参照電圧を生成する参照電圧生成回路と、
前記レプリカ回路のバイアス端子に生成した前記参照電圧と前記増幅回路のバイアス端子に生成される電圧とが入力され、これら２つの電圧の差分を出力する差分回路と、前記増幅回路のバイアス端子と前記基準電位点との間に接続されるトランジスタとを有するフィードバック回路とを具備し、
前記フィードバック回路は、前記差分を前記トランジスタのゲートに入力することによって、前記差分を前記増幅回路のバイアス端子にフィードバックし、前記増幅回路のバイアス端子に生成される電圧を前記レプリカ回路のバイアス端子に生成した前記参照電圧に等しくするようにフィードバック制御する
ことを特徴とする半導体集積回路。
前記参照電圧生成回路は、電流源で構成されることを特徴とする請求項１に記載の半導体集積回路装置。
同じレベルの直流信号に互いに反転した交流信号が重畳された第１，第２の入力信号が入力される第１，第２の入力端子と、各ゲートに前記第１，第２の入力信号が入力され、各ソースが共通に接続されて差動対をなす第１，第２のトランジスタと、各一端部が前記第１，第２のトランジスタの各ドレインに接続され、各他端部が直流電圧源に接続された第１，第２の負荷と、前記第１，第２のトランジスタの各ドレインに接続され、出力信号を取り出す第１，第２の出力端子とを備えた増幅回路と、
ゲートに前記第１，第２のトランジスタに入力される入力信号の直流成分と同じレベルの直流信号が入力される第３のトランジスタと、一端部が前記第３のトランジスタのドレインに接続され、他端部が前記直流電圧源に接続された第３の負荷とを備え、前記第３のトランジスタは前記増幅回路の前記第１，第２のトランジスタと直流的に同等な特性を有するレプリカ回路と、
前記レプリカ回路の前記第３のトランジスタのソースと基準電位点との間に設けられた電流源で構成され、前記第３のトランジスタのソースと前記電流源の接続点に前記電流源に応じた参照電圧を生成する参照電圧生成回路と、
前記増幅回路の前記第１，第２のトランジスタの共通接続されたソースと前記基準電位点との間にドレイン・ソースがそれぞれ接続され、該ドレイン・ソース間に流れる電流をゲートに入力する電圧にて制御する第４のトランジスタと、前記レプリカ回路の前記第３のトランジスタのソースに生成した前記参照電圧と前記増幅回路の前記第１，第２のトランジスタの共通接続されたソースに生成される電圧との差分をとる差分回路とを備え、該差分を前記第４のトランジスタのゲートに入力することによって、前記第１，第２のトランジスタの共通接続されたソースの電圧を前記レプリカ回路の前記第３のトランジスタのソースに生成した前記参照電圧に等しくするように負フィードバック制御するフィードバック回路と、
を具備したことを特徴とする半導体集積回路装置。
前記第４のトランジスタの相互コンダクタンス(ｇｍ)を可変する回路をさらに具備したことを特徴とする請求項３に記載の半導体集積回路装置。