JP2002076800A - 電圧減算・加算回路及びそれを実現するｍｏｓ差動増幅回路 - Google Patents

電圧減算・加算回路及びそれを実現するｍｏｓ差動増幅回路

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Abstract

(57)【要約】 【課題】 半導体集積回路上に形成される、広い入力電
圧範囲に渡り線形な減算・加算機能を持つＭＯＳ差動増
幅回路を提供する。 【解決手段】 本発明の電圧減算・加算回路は、トラン
ジスタＭ１，Ｍ２のゲートが入力対を、ドレインが減算
出力対をそれそれ構成し、ソースが共通接続されて加算
出力端子を構成し、トランジスタＭ１，Ｍ２に流れる電
流の和が入力差動電圧に比例して増加する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ差動増幅回
路に関し、詳しくは半導体集積回路上に形成される電圧
減算・加算回路、及びそれを実現する線形なトランスコ
ンダクタンスを有するＭＯＳ差動増幅回路に関する。
【０００２】
【従来の技術】従来、この種の電圧減算・加算回路とし
て、図１７に示す回路が刊行物（IEEEJournalofSolid-S
tateCircuits,Vol.CAS-32,No.11,pp.1097-1104,Nov.198
5.）に記載されている。この回路は、いずれもテール電
流ＩＳＳで駆動されるトランジスタＭ１，Ｍ２及びトラ
ンジスタＭ３，Ｍ４からなる２対のＭＯＳ差動対で構成
される。
【０００３】図１７に示した電圧減算・加算回路におい
て、２対のＭＯＳ差動対のトランジスタＭ１，Ｍ４のゲ
ートにはそれぞれ電圧Ｖ１，Ｖ２が印加され、トランジ
スタＭ２、Ｍ３はいずれもダイオード接続されて共通の
定電流源で駆動されている。
【０００４】ここで、２対のＭＯＳ差動対においては、
それぞれのテール電流と、ダイオード接続されたトラン
ジスタＭ２，Ｍ３を駆動する定電流源の定電流とは等し
いから、 ＩＤ１+ＩＤ２=ＩＳＳ ・・・（１） ＩＤ３+ＩＤ４=ＩＳＳ ・・・（２） ＩＤ２+ＩＤ３=ＩＳＳ ・・・（３） が成り立つ。したがって、 ＩＤ１=ＩＤ３ ・・・（４） ＩＤ２=ＩＤ４ ・・・（５） が成り立っていることがわかる。
【０００５】すなわち、２対のＭＯＳ差動対を構成する
トランジスタＭ１，Ｍ２とトランジスタＭ３，Ｍ４とに
流れる電流がそれぞれ等しくなっているのであるから、
２対のＭＯＳ差動対の差動入力電圧もいずれも等しくな
る。したがって、ダイオード接続されたトランジスタＭ
２，Ｍ３の共通ゲート電圧をＶ０とすると、 Ｖ１−Ｖ０＝Ｖ０−Ｖ２ ・・・（６） が成り立つことになる。すなわち、
【数１】 が求められ、図１７に示す回路は電圧加算回路となって
いる。この時に各ＭＯＳ差動対への差動入力電圧は、
【数２】 となっている。
【０００６】次に、このＭＯＳ差動対のトランジスタＭ
１，Ｍ４のドレイン電流を求めてみる。基板効果とチャ
ネル長変調を無視し、飽和領域で動作しているＭＯＳト
ランジスタのドレイン電流とゲート・ソース間電圧の関
係が２乗則に従うものと仮定すると、ＭＯＳトランジス
タのドレイン電流は ＩＤ＝β（ＶＧＳ−ＶＴＨ）２ （ＶＧＳ≦ＶＴＨ） ・・・（９ａ） ＩＤ＝０ （ＶＧＳ≦ＶＴＨ） ・・・（９ｂ） と表される。ただし、β＝μ（ＣＯＸ・２）（Ｗ・Ｌ）
はトランスコンダクタンスパラメータであり、μはキャ
リアの実効モビリティ、ＣＯＸは単位面積当たりのゲー
ト酸化膜容量、Ｗ、Ｌはそれぞれ、ゲート幅、ゲート
長、ＶＴＨはスレッショルド電圧である。
【０００７】素子間の整合性は良いものとすると、トラ
ンジスタＭ１，Ｍ４の各ドレイン電流は、
【数３】 と求められる。ただし、 Ｖｉ＝Ｖ１−Ｖ２ ・・・（１２） である。したがって、図１７に示す回路は電圧減算回路
となっている。すなわち、図１７に示す回路は電圧減算
・加算回路である。
【０００８】次に、線形なトランスコンダクタンスを持
つＭＯＳ差動増幅回路について説明する。この種のＭＯ
Ｓ差動増幅回路の一般構成として、図１８に示す回路が
特開平７−１２７８８７号公報に記載されている。この
回路は、テール電流ＩＳＳ（＝Ｉ０＋βＶｉ ２／２）で
駆動されるトランジスタＭ１，Ｍ２からなるＭＯＳ差動
対で構成される。
【０００９】素子間の整合性は良いものとすると、トラ
ンジスタＭ１，Ｍ２からなるＭＯＳ差動対の差動出力電
流ΔＩＤ＝ＩＤ１−ＩＤ２は
【数４】 と表される。したがって、ＭＯＳ差動対の差動出力電流
ΔＩDが線形になる条件は、（１３ａ）式において√内
が定数となることである。すなわち、適応バイアス差動
対のテール電流の条件は、
【数５】 と求められる。したがって、入力電圧の２乗特性を持つ
テール電流で駆動して差動対のトランスコンダクタンス
を完全に補償することができる。このように、トランス
コンダクタンスが線形となるようにダイナミックな電流
で差動対を駆動するやり方を「適応バイアス(adaptive-
biasing)」と呼び、こうして得られる線形なトランスコ
ンダクタンスを持つ差動対を適応バイアス差動対(adapt
ive-biasingdifferentialpair)と呼んでいる。
【００１０】図１９に、クァドリテールセルを２乗回路
に用いてテール電流を供給する適応バイアス差動対の具
体的回路を示す。
【００１１】図１９に示すクァドリテールセルの一方の
出力電流ＩＬは、 ＩＬ＝ＩＤ３＋ＩＤ４ ・・・（１５ａ）
【数６】 と求められ、２乗電流が得られる。
【００１２】ＭＯＳ差動対をクァドリテールセルの出力
電流で駆動してバイアスを適応化するには、テール電流
を、 ＩＳＳ＝２Ｉ０−２ＩＬ ・・・（１６） に設定すれば、｜Ｖｉ｜≦√｛（２Ｉ０）／（３β）｝
の入力範囲にわたり、トランスコンダクタンスは、一定
値ｇｍ＝√｛（２Ｉ０）／β｝をとる。
【００１３】次に、クァドリテールセルを用いた適応バ
イアス差動対の差動出力電流ΔＩ（＝ＩＤ１−ＩＤ２）
は、 ΔＩ＝ＩＤ１−ＩＤ２
【数７】
【００１４】トランスコンダクタンスは、（１７ａ）〜
（１７ｄ）式を入力電圧Ｖｉで微分すれば求められる。
【数８】 適応バイアス差動対のトランスコンダクタンス特性は、
入力電圧範囲｜Ｖｉ｜≦√｛（２Ｉ０）／（３β）｝
で、一定値のトランスコンダクタンスｇｍ＝√｛（２Ｉ
０）／β｝をとり、平坦特性となる。
【００１５】
【発明が解決しようとする課題】しかしながら、以上説
明した従来の電圧加算回路は、減算機能と加算機能との
両方の機能を備えているが、加算機能と比較すると減算
機能の線形性が劣っていた。
【００１６】また、この減算機能と加算機能との両方の
機能を実現するための線形トランスコンダクタンスアン
プにおける線形動作する入力電圧範囲は、テール電流を
供給する２乗回路の２乗特性となる入力電圧範囲に依存
する。一方、ＭＯＳ差動対の動作入力電圧範囲に渡って
２乗特性となる入力電圧範囲を有する２乗回路の実現は
困難である。したがって、広い線形入力電圧範囲を有す
る線形トランスコンダクタンスアンプを実現することが
困難であった。
【００１７】
【発明の目的】アナログ信号処理においては、減算・加
算機能は欠くことのできない必須のファンクションブロ
ックである。特に、線形な減算・加算機能を持つＭＯＳ
差動増幅回路の要求が一層高まってきている。そこで、
本発明の目的は、ＬＳＩで実現しやすく、広い入力電圧
範囲に渡り線形な減算・加算機能を持つＭＯＳ差動増幅
回路を提供すること、及び、多少線形性に劣るが簡略化
された回路構成で減算・加算機能を持つＭＯＳ差動増幅
回路を提供することにある。
【００１８】また、この線形な減算・加算機能を持つＭ
ＯＳ差動増幅回路は、線形なトランスコンダクタンスを
持つ差動増幅回路で実現され、同様に、アナログ信号処
理においては欠くことのできない必須のファンクション
ブロックである。特に、線形なトランスコンダクタンス
を持つＭＯＳ差動増幅回路の要求が一層高まってきてい
る。そこで、本発明のもう一つの目的は、ＬＳＩで実現
しやすく、広い入力電圧範囲に渡り線形なトランスコン
ダクタンスを持つＭＯＳ差動増幅回路を提供することに
ある。
【００１９】
【課題を解決するための手段】請求項１記載の電圧減算
・加算回路は、第１及び第２のトランジスタのゲートが
入力対をドレインが減算出力対をソースが共通接続され
て加算出力端子をそれぞれ形成し、前記第１及び第２の
トランジスタに流れる電流の和が入力差動電圧に比例し
て増加することを特徴とする。請求項１記載の電圧減算
・加算回路は、第１及び第２のトランジスタのゲートが
入力対をドレインが減算出力対をソースが共通接続され
て加算出力端子をそれぞれ形成し、定電流源で駆動され
ることを特徴とする。
【００２０】請求項３記載のＭＯＳ差動増幅回路は、第
１及び第２のトランジスタのソースが共通接続されて電
流源で駆動されるＭＯＳ差動対からなる入力対を形成
し、コモンモード電圧と前記第１及び第２のトランジス
タの共通ソース電圧との差電圧が一定電圧になるよう
に、前記電流源の電流値が制御されることを特徴とす
る。請求項４記載のＭＯＳ差動増幅回路は、第１及び第
２のトランジスタのソースが共通接続されて定電流源で
駆動されるＭＯＳ差動対からなる入力対を形成し、コモ
ンモード電圧と前記第１及び第２のトランジスタの共通
ソース電圧との差電圧が一定電圧になるように、前記定
電流源に電流が流し込まれることを特徴とする。請求項
３記載のＭＯＳ差動増幅回路は、第１及び第２のトラン
ジスタのソースが共通接続されて定電流源で駆動される
ＭＯＳ差動対からなる入力対を形成し、コモンモード電
圧から前記第１及び第２のトランジスタの共通ソース電
圧を減じた電圧に一定電圧が加算されてゲートに印加さ
れる第３及び第４のＭＯＳトランジスタを負荷としたこ
とを特徴とする。
【００２１】請求項６乃至９記載のＭＯＳ差動増幅回路
は、相補型のＭＯＳ差動増幅回路すなわちＣＭＯＳ差動
増幅回路である。請求項６記載のＭＯＳ差動増幅回路
は、第１及び第２のトランジスタのソースが共通接続さ
れて第１の定電流源で駆動されるＭＯＳ差動対を形成
し、第３、第４、第５及び第６のトランジスタがソース
を共通接続されて共通の第２の定電流源で駆動されるＭ
ＯＳクァドリテールセルを形成する。そして、前記第５
及び第６のトランジスタのゲートは前記第１及び第２の
トランジスタの共通ソースに接続され、前記第５のトラ
ンジスタのドレインと前記第３のトランジスタのドレイ
ンとは共通接続されて一方の出力端子を形成し、前記第
６のトランジスタのドレインと前記第４のトランジスタ
のドレインとは共通接続されて他方の出力端子を形成
し、前記第１及び第２のトランジスタのゲート並びに前
記第３及び第４のトランジスタのゲートには入力電圧が
直接又はレベルシフトされて印加され、前記第１及び第
２のトランジスタの極性と前記第３、第４、第５及び第
６のトランジスタの極性とが異なることを特徴とする。
請求項７記載のＭＯＳ差動増幅回路は、請求項６記載の
ＭＯＳ差動増幅回路において、前記第１の定電流源の値
と前記第１及び第２のトランジスタのトランスコンダク
タンスパラメータとの比が、前記第２の定電流源の値と
前記第３、第４、第５及び第６のトランジスタのトラン
スコンダクタンスパラメータとの比のおよそ半分である
ことを特徴とする。請求項８記載のＭＯＳ差動増幅回路
は、互いに極性の異なる２つの請求項６記載のＭＯＳ差
動増幅回路が並列接続されて入力対を形成することを特
徴とする。請求項９記載のＭＯＳ差動増幅回路は、請求
項６、７又は８に記載のＭＯＳ差動増幅回路において、
前記第１及び第２の定電流源の少なくとも一方の電流値
を可変することで当該ＭＯＳ差動増幅回路のトランスコ
ンダクタンスを可変することを特徴とする。
【００２２】次に、言葉を換えて、本発明の構成をもう
一度説明する。本発明の線形な電圧減算・加算回路は、
第１及び第２のトランジスタのゲートが入力対を、ドレ
インが減算出力対をそれそれ構成し、ソースが共通接続
されて加算出力端子を構成し、前記第１及び第２のトラ
ンジスタに流れる電流の和が入力差動電圧に比例して増
加する。又は、簡略化された電圧減算・加算回路は、第
１及び第２のトランジスタのゲートが入力対を、ドレイ
ンが減算出力対をそれそれ構成し、ソースが共通接続さ
れて加算出力端子を構成し定電流源で駆動される。
【００２３】また、本発明の線形なトランスコンダクタ
ンスを持つＣＭＯＳ差動増幅回路は、第１及び第２のト
ランジスタのソースが共通接続されて電流源で駆動され
るＭＯＳ差動対が入力対を構成し、コモンモード電圧と
前記第１、第２のトランジスタの共通ソース電圧の差電
圧が一定電圧になるように、前記電流源の電流値が制御
されるか、又は、第１及び第２のトランジスタのソース
が共通接続されて定電流源で駆動されるＭＯＳ差動対が
入力対を構成し、コモンモード電圧と前記第１、第２の
トランジスタの共通ソース電圧の差電圧が一定電圧にな
るように、電流が前記定電流源に流し込まれる。
【００２４】更に、本発明の線形なトランスコンダクタ
ンスを持つＭＯＳ差動増幅回路は、ＭＯＳ差動対と並列
接続されるＭＯＳクァドリテールセルとを備えており、
ＭＯＳ差動対とＭＯＳクァドリテールセルとでは互いに
極性の異なるトランジスタから構成される。
【００２５】次に、本発明の作用を説明する。ＭＯＳ差
動対の非線形性は、共通ソース電圧が入力電圧の増加と
ともに高くなることに起因する。したがって、ＭＯＳ差
動対において、共通ソース電圧と入力コモンモード電圧
との差が一定となるようにテール電流を制御すること
で、入力電圧の２乗に比例する駆動電流が得られる。そ
のため、ＭＯＳ差動対を駆動するテール電流が入力電圧
の２乗に比例する電流となり、等価的に適応バイアス差
動対が得られ、線形なトランスコンダクタンスを持つＣ
ＭＯＳ差動増幅回路を実現できる。このことにより、共
通ソース電圧と入力コモンモード電圧との差が一定とな
るので電圧加算機能が得られ、また、差動出力電流が差
動入力電圧に比例するので電圧減算機能が得られ、その
結果、線形な電圧減算・加算回路を実現できる。
【００２６】
【発明の実施の形態】図１は、請求項１記載の線形な減
算・加算機能を持つ電圧減算・加算回路の一般構成を示
す回路図である。
【００２７】この回路は、テール電流ＩＳＳ（＝Ｉ０＋
βＶｉ ２／２）で駆動されるトランジスタＭ１、Ｍ２か
らなるＭＯＳ差動対で構成される。素子間の整合性は良
いものとすると、トランジスタＭ１、Ｍ２からなるＭＯ
Ｓ差動対の差動出力電流ΔＩ Ｄ（＝ＩＤ１−ＩＤ２）は
【数９】 と表される。
【００２８】したがって、ＭＯＳ差動対の差動出力電流
ΔＩＤが線形になる条件は、（１９ａ）式において√内
が定数となることである。すなわち、ＭＯＳ差動対が適
応バイアス差動対となるためにテール電流に求められる
条件は、
【数１０】 となる。ここでは、入力電圧範囲を制限しており、（１
４）式との違いになっている。しかし、ＭＯＳ差動対の
トランスコンダクタンスを補償するのであるから、ＭＯ
Ｓ差動対の動作入力電圧範囲を超えては補償しきれない
ことを考えれば当然のことである。
【００２９】したがって、入力電圧の２乗特性を持つテ
ール電流で駆動して差動対のトランスコンダクタンスを
完全に補償することができる。この時に、差動出力電流
ΔＩ Ｄ（＝ＩＤ１−ＩＤ２）は、
【数１１】 と求められる。すなわち、差動出力電流ΔＩを電圧変換
することで線形な減算出力が得られる。
【００３０】一方、共通ソース電圧ＶＳは次式を解いて
求められる。
【数１２】 （２２）式〜（２４）式を解くと、
【数１３】 と求められ、加算電圧が得られる。
【００３１】共通ソース電圧ＶＳには、一定電圧のオフ
セット電圧−√（Ｉ０／β）−ＶＴ Ｈが含まれている。
そこで、図２に示すように、レベルシフトすることでオ
フセット電圧を取り除けるので、加算電圧（Ｖ１＋
Ｖ２）／２が得られる。
【００３２】図３は、図２に示した電圧減算・加算回路
を実現する具体例を示す回路図である。
【００３３】単位トランジスタに対するトランジスタサ
イズ比（ゲート幅Ｗ／ゲート長Ｌ））がＫ１であるトラ
ンジスタＭ１、Ｍ２からなり、定電流ＩＳＳ（＝Ｉ０／
２）で駆動されるＭＯＳ差動対と、単位トランジスタＭ
５、Ｍ６と単位トランジスタに対するトランジスタサイ
ズ比がＫ３であるトランジスタＭ７のソースが共通接続
されて定電流Ｉ０で駆動されるトリプルテールセルとト
ランジスタＭ７のバイアス電圧を与えるトランジスタＭ
８とそれを駆動する定電流ＩＳＳ／２（＝Ｉ０／４）か
ら構成されている。以下の回路解析により、ＩＳＳ＝Ｉ
０／２が求められる、また、トランジスタＭ７は２分割
することでＭ７Ａ、Ｍ７Ｂと表すことができる。
【００３４】素子間の整合性は良いものとすると、単位
トランジスタに対するトランジスタサイズ比がＫ１であ
るトランジスタＭ１、Ｍ２からなるＭＯＳ差動対の各出
力電流は
【数１４】 と表される。また、ＭＯＳ差動対の各出力電流は、いず
れも負荷となっている単位トランジスタに対するトラン
ジスタサイズ比がＫ２であるトランジスタＭ３、Ｍ４に
よって、ルート（平方根）圧縮されて電圧に変換され
る。ここで、差動出力電圧は次式に基づいて線形とな
る。
【数１５】 ただし、
【数１６】 である。
【００３５】したがって、
【数１７】 となる。すなわち、√ＩＤ１−√ＩＤ２の項は線形とな
って、ＭＯＳ差動対は線形項：
【数１８】 と非線形項：
【数１９】 を有している。
【００３６】なぜなら、ＭＯＳ差動対の差動出力電流は
【数２０】 と表され、この非線形項：
【数２１】 は、ＭＯＳ差動対の共通ソース電圧に起因し、この共通
ソース電圧ＶＳ１は
【数２２】 と表される。
【００３７】ここで、ＶＣＭ１は入力電圧のコモンモー
ド電圧である。ＭＯＳ差動対の非線形動作は、入力電圧
とともに共通ソース電圧が変動することに起因してい
る。したがって、もし、ＭＯＳ差動対の共通ソース電圧
を一定電圧に固定できるならば、ＭＯＳ差動対は線形動
作する。
【００３８】トランジスタを負荷とするＭＯＳ差動対の
それぞれの出力電圧は
【数２３】 と表される。ここで、ＶＢは負荷トランジスタのゲート
バイアス電圧である。
【００３９】差動出力電圧は、
【数２４】 となる。ここで、Ｋ２／Ｋ１が１より大きいならばトラ
ンジスタを負荷とするＭＯＳ差動対は逆相の減衰器とな
り、Ｋ２／Ｋ１が１より小さいならばトランジスタを負
荷とするＭＯＳ差動対は逆相の増幅器となる。（３４）
式で示したように、トランジスタを負荷とするＭＯＳ差
動対は差動出力電圧をとれば線形となる。
【００４０】図４は、こうしたトランジスタを負荷とす
るＭＯＳ差動対の出力電圧を示す特性図である。
【００４１】出力電圧のコモンモード電圧は
【数２５】 となる。トランジスタを負荷とするＭＯＳ差動対の差動
出力電圧のコモンモード電圧は、共通ソース電圧ＶＳ１
を用いて表される。
【００４２】次に、単位トランジスタＭ５、Ｍ６と単位
トランジスタに対するトランジスタサイズ比がＫ３であ
るトランジスタＭ７、Ｍ８のソースが共通接続されて定
電流Ｉ０で駆動されるＭＯＳクァドリテールセルについ
ては、トランジスタＭ５、Ｍ６のゲート間に電圧ΔＶが
印加され、トランジスタＭ７とＭ８の共通ゲートと入力
コモンモード電圧（ＶＣＭ３）間に電圧ＶＣが印加され
るとすると、各トランジスタのドレイン電流は、 ＩＤ５＝β｛ＶＣＭ３＋（１／２）ΔＶ−ＶＳ２−ＶＴＨ｝２ ・・・ （３ ６） ＩＤ６＝β｛ＶＣＭ３−（１／２）ΔＶ−ＶＳ２−ＶＴＨ｝２ ・・・ （３ ７） ＩＤ７＝ＩＤ８＝Ｋ３β（ＶＣＭ３＋ＶＣ−ＶＳ２−ＶＴＨ）２ ・・・ （ ３８） と表される。ここで、ＶＳ２はＭＯＳクァドリテールセ
ルの共通ソース電圧である。
【００４３】また、テール電流の条件から、 ＩＤ５＋ＩＤ６＋ＩＤ７＋ＩＤ８＝Ｉ０ ・・・ （３９） となる。（３６）式から（３８）式までを（３９）式に
代入して、（ＶＣＭ３−ＶＳ２−ＶＴＨ）について解く
と、
【数２６】 と求められる。
【００４４】ＭＯＳクァドリテールセルの差動出力電流
は、木村克治著「トランジスタを負荷に持つＭＯＳ差動
対とクァドリテールセルから構成されＮチャネル単位ト
ランジスタのみからなるチューニング可能なＭＯＳ線形
トランスコンダクタンスアンプと高精度２乗回路の実現
方法」（ＣＡＳ９８−４１）電子情報通信学会 回路と
システム研究会技術報告、PP.17-24、１９９８年７月の
［付録２］にその求め方が記載されているように、 ΔＩ＝ＩＤ５−ＩＤ６＝２β（ΔＶ）（ＶＣＭ３−Ｖ
Ｓ２−ＶＴＨ）
【数２７】 と表される。
【００４５】（４１）式より、ＭＯＳクァドリテールセ
ルが線形動作するための条件は
【数２８】 となる。このときに、差動出力電流は
【数２９】 となる。
【００４６】また、制御電圧ＶＣは次式のように得られ
る。
【数３０】 例えば、Ｃ２＝（Ｋ３＋１）２Ｉ０／（４β）のとき
に、制御電圧ＶＣは
【数３１】 となる。
【００４７】図３に示すように、トランジスタを負荷と
するＭＯＳ差動対とＭＯＳクァドリテールセルを縦属接
続すると、線形トランスコンダクタンスアンプが実現で
きる。トランジスタＭ５、Ｍ６、Ｍ７の各ゲート電圧
は、ＶＯ１、ＶＯ２、（ＶＣＭ ２＋ＶＣ）となる。も
し、（ＶＣＭ２＋ＶＣ）が一定値となるならば、制御電
圧ＶＣを発生させるゲートバイアス回路は非常に簡略化
できる。ただし、ここでΔＶ＝ＶＯ１−ＶＯ２、Ｖ
ＣＭ３＝ＶＣＭ２である。（ＶＣＭ２＋ＶＣ）の値は
【数３２】 と表される。
【００４８】したがって、線形動作するための必要条件
は、入力電圧Ｖｉの関数となっている項が零となること
であり、
【数３３】 となる。（４６）式と（４７）式が等しくなる条件より Ｋ３＝１ ・・・ （４８） と
【数３４】 が求められる。
【００４９】また、（４６）式でＶｉ＝０とおくとＶＣ
＝０の場合にも（４７）式を満たし、
【数３５】 が求められ、
【数３６】 求められる。また、（５１）式を（４９）式に代入する
と、
【数３７】 と求められる。
【００５０】Ｖ０１−Ｖ０２＝ΔＶと置いた場合に、こ
うして得られるクァドリテールセルを構成する各トラン
ジスタのドレイン電流を図５に示す。
【００５１】トランジスタＭ５とトランジスタＭ６のそ
れぞれのドレイン電流はいずれも２乗則電流となってい
る。したがって、差動出力電流は線形となり、ＭＯＳ線
形トランスコンダクタンスアンプとなっている。また、
ドレイン電流ＩＤ５とＩＤ７、ドレイン電流ＩＤ６とＩ
Ｄ８を加算するといずれも直線になっているから、それ
ぞれのドレイン電流は
【数３８】 と求められる。したがって、クァドリテールセルの差動
対を構成している２つのトランジスタの実効的なテール
電流は
【数３９】 となっている。
【００５２】回路を最も簡略化できるのはＫ１＝１，Ｋ
２＝１，Ｋ３＝１，ＩＳＳ＝Ｉ０の場合であり、この時
に定数ｃの値は
【数４０】 となる。また、このときに、
【数４１】 となっている。
【００５３】図３に示す線形トランスコンダクタンスア
ンプの差動出力電流は
【数４２】 となり、動作範囲｜Ｖｉ｜≦√（Ｉ０／β）は、トラン
ジスタを負荷とするＭＯＳ差動対の動作範囲と等しくな
る。トランスコンダクタンスは
【数４３】 となる。
【００５４】一方、共通ソース電圧ＶＳ２は（３９）式
より、
【数４４】 と求められ、加算電圧が得られる。共通ソース電圧Ｖ
Ｓ２には、一定電圧のオフセット電圧−ＶＴＨ−（１／
２）√（Ｉ０／β）が含まれている。これに対しては、
図６に示すように、定電流Ｉ０で駆動されたダイオード
接続された単位トランジスタを介してレベルシフトする
ことでオフセット電圧を取り除くことにより、加算電圧
（Ｖ１＋Ｖ２）／２が得られる。
【００５５】以上説明した電圧減算・加算回路からは線
形な減算出力と加算出力が得られるが、多少線形性が犠
牲になっても回路規模が小さい簡略化された電圧減算・
加算回路でも良い場合がある。図７に請求項２に記載さ
れた電圧減算・加算回路を示す。
【００５６】この回路にはレベルシフト回路が付加され
ており、電圧減算回路としては（１９）式に示したよう
に、通常のＭＯＳ差動対の線形性を持った出力電圧が得
られ、電圧加算回路としては（３１）式から、図４にＶ
ＣＭ２で示したように、通常のＭＯＳ差動対の線形性と
同等の線形性を持った出力電圧が得られる。この時の電
圧加算回路の出力電圧は
【数４５】 となる。（６３）式から、差動入力電圧｜Ｖｉ｜が小さ
い場合には、
【数４６】 と近似できる。また、（６３）式に示され、図４にＶ
ＣＭ２で示したように、電圧加算回路の出力電圧は差動
入力電圧｜Ｖｉ｜が大きくなるのにしたがって値が大き
くなる。
【００５７】次に、電圧加算回路と電圧減算回路を実現
するために、トランスコンダクタンスが線形となるＭＯ
Ｓ差動対の構成方法について説明する。図８は、請求項
３のＭＯＳ差動増幅回路である。
【００５８】トランジスタＭ１、Ｍ２のトランスコンダ
クタンスパラメータをβとおくと、ＭＯＳ差動対の共通
ソース電圧ＶＳ’は
【数４７】 と表される。ここで、ＶＣＭは入力電圧のコモンモード
電圧であり、次式で表される。
【数４８】 ただし、Ｖ１、Ｖ２はそれぞれトランジスタＭ１、Ｍ２
のゲート電圧である。
【００５９】ここで、Ｖ１−Ｖ２＝Ｖｉである。したが
って、ＭＯＳ差動対の共通ソース電圧ＶＳ’は、差動入
力電圧Ｖｉが増加するのに従って、高くなっていく。こ
のように、ＭＯＳ差動対の共通ソース電圧ＶＳ’が、差
動入力電圧Ｖｉに応じて変化するためにＭＯＳ差動対は
線形動作しなくなっている。すなわち、共通ソース電圧
ＶＳ’がコモンモード電圧ＶＣＭに対して一定電圧とな
ればＭＯＳ差動対は線形動作する。ここで、差動入力電
圧Ｖｉが増加するのに従って、テール電流Ｉ０を大きく
すれば、トランジスタＭ１、Ｍ２のゲート・ソース間電
圧が大きくなるから、共通ソース電圧ＶＳ’の差動入力
電圧Ｖｉの増加による電圧上昇分を相殺でき、共通ソー
ス電圧ＶＳ’をコモンモード電圧ＶＣＭに対して一定電
圧とすることができる。このように、ＯＰアンプＡとト
ランジスタＭ３、Ｍ４、Ｍ５は負帰還ループを構成し、
共通ソース電圧がコモンモード電圧ＶＣＭに対して一定
となるように動作するから、ＭＯＳ差動対は線形動作す
る。
【００６０】以上のように、共通ソース電圧ＶＳ’がコ
モンモード電圧ＶＣＭに対して一定電圧となるようにＭ
ＯＳ差動対を駆動するテール電流を、差動入力電圧Ｖｉ
に応じて変化させることでＭＯＳ差動対は線形動作する
ことになる。
【００６１】この場合に、ＭＯＳ差動対の共通ソース電
圧ＶＳは
【数４９】 と表される。この場合に、ＭＯＳ差動対を駆動するテー
ル電流ＩＳＳは
【数５０】 となる。したがって、適応バイアス差動対が実現でき、
線形なトランスコンダクタンスを持つＣＭＯＳ差動増幅
回路を実現できる。また、線形動作入力電圧範囲は、テ
ール電流ＩＳＳが制限を受けない限り、理論的には無限
大となる。
【００６２】図８に示す線形トランスコンダクタンスア
ンプの差動出力電流は
【数５１】 となる。また、トランスコンダクタンスは
【数５２】 となる。
【００６３】例えば、コモンモード電圧ＶＣＭを得る回
路としては、図９に示す電圧加算回路が知られている。
又は、入力インピーダンスが低下することが問題となら
ない場合には２本の直列抵抗の中点からコモンモード電
圧ＶＣＭが得られる。
【００６４】また、図１０に示すように、共通ソース電
圧をレベルシフトしても良い。差動入力電圧Ｖｉが一定
電圧のコモンモード電圧ＶＣＭを中心として±Ｖｉが印
加される場合には、図９に示すような電圧加算回路が不
要となる。
【００６５】次に、図１１は、請求項４のＭＯＳ差動増
幅回路である。
【００６６】適応バイアス差動対は、ＭＯＳ差動対を構
成するトランジスタＭ１、Ｍ２に流れる電流和が（６
８）式に示されるように、２乗電流となれば良いのであ
るから、図１１に示すように、定電流源ＩＢにトランジ
スタＭ３のドレイン電流ＩＤ３を流し込んでも良い。Ｏ
ＰアンプＡとトランジスタＭ３は負帰還ループを構成
し、共通ソース電圧がコモンモード電圧ＶＣＭに対して
一定となるように動作するから、トランジスタＭ１、Ｍ
２に流れる電流和は、
【数５３】 となり、同様に適応バイアス差動対が実現でき、線形な
トランスコンダクタンスを持つＣＭＯＳ差動増幅回路を
実現できる。また、線形動作入力電圧範囲は、定電流源
ＩＢにより制約される。
【００６７】更に、具体的な実現回路例を追加して示
す。図１２は、請求項５のトランジスタを負荷とするＭ
ＯＳ差動増幅回路である。
【００６８】トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４を全
て等しいトランジスタサイズであるとし、トランスコン
ダクタンスパラメータをβとおくと、ＭＯＳ差動対の共
通ソース電圧ＶＳ１は
【数５４】 と表される。ここで、ＶＣＭ１は入力電圧のコモンモー
ド電圧であり、次式で表される。
【数５５】 ただし、Ｖ１、Ｖ２はそれぞれトランジスタＭ１、Ｍ２
のゲート電圧である。また、Ｖ１−Ｖ２＝ＶＩである。
したがって、ユニティゲインの増幅器で、コモンモード
電圧ＶＣＭ１から共通ソース電圧ＶＳ１を減算して電圧
ＶＬＳだけレベルシフトした電圧ＶＢはトランジスタＭ
３、Ｍ４の共通ゲート電圧となる。ＶＢ＝ＶＣＭ１−Ｖ
Ｓ１＋ＶＬＳ
【数５６】
【００６９】したがって、
【数５７】 と求められる。
【００７０】ここで、（２７）式の恒等式により、
【数５８】 また、（２９）式の恒等式により、
【数５９】 と求められる。
【００７１】したがって、
【数６０】 と求められ、出力電圧ＶＯ１、ＶＯ２は直流電圧ＶＬＳ
を動作点として線形動作し、逆相差動増幅回路が得られ
る。また、入力電圧のコモンモード電圧を得る具体的な
回路例としては、図９に示した加算回路がそのまま使え
る。
【００７２】次に、共通ソース電圧の逆相電圧を得る他
の方法としては、ＰチャネルトランジスタからなるＭＯ
Ｓ差動対を用いるやり方がある。図１３にその実現回路
例を示す。
【００７３】Ｐチャネルトランジスタのトランスコンダ
クタンスパラメータをβＰ（＝μＰ(ＣＯＸ／２)(Ｗ／
Ｌ)）、Ｎチャネルトランジスタのトランスコンダクタ
ンスパラメータをβＮ（＝μＮ(ＣＯＸ／２)(Ｗ／Ｌ)）
とすると、ＰチャネルトランジスタからなるＭＯＳ差動
対の共通ソース電圧ＶＳ１Ｐは
【数６１】 と表される。
【００７４】したがって、ユニティゲインの増幅器で、
共通ソース電圧ＶＳ１からコモンモード電圧ＶＣＭ１を
減算して電圧ＶＬＳだけレベルシフトした電圧ＶＢはト
ランジスタＭ３、Ｍ４の共通ゲート電圧となる。 ＶＢ＝ＶＳ１Ｐ−ＶＣＭ１＋ＶＬＳ
【数６２】
【００７５】したがって、
【数６３】 となる。ここで、βＮ＝βＰならば
【数６４】 と求められ、出力電圧ＶＯ１、ＶＯ２は直流電圧ＶＬＳ
＋｜ＶＴＨＰ｜−ＶＴＨ Ｎを動作点として線形動作し、
逆相差動増幅回路が得られる。
【００７６】以上説明したＭＯＳ差動増幅回路において
は、減算器としてのユニティゲインの増幅器が必要であ
る。ユニティゲインの増幅器を不要にするためには、Ｍ
ＯＳ差動増幅回路の電流出力を線形にすれば良い。図１
４はユニティゲインの増幅器を不要にしたＭＯＳ差動増
幅回路である。
【００７７】定電流源２Ｉ０により駆動されるＰチャネ
ルトランジスタＭ１、Ｍ２からなるＭＯＳ差動対の共通
ソース電圧ＶＳ１は
【数６５】 と表される。ＰチャネルトランジスタＭ７、Ｍ８はソー
スフォロワトランジスタであり、定電流源Ｉ0により電
圧ＶFだけレベルシフトされる。ただし、
【数６６】 である。
【００７８】また、定電流源４Ｉ0により駆動されるＮ
チャネルトランジスタＭ３、Ｍ４、Ｍ５、Ｍ６からなる
クァドリテールセルにおいては、トランジスタＭ３、Ｍ
４のそれぞれのゲートにはいずれも電圧ＶＦだけレベル
シフトされて入力電圧Ｖ１、Ｖ２が印加され、トランジ
スタＭ５、Ｍ６の共通ゲートには直接共通ソース電圧Ｖ
Ｓ１が印加される。したがって、 ＩＤ３＝βＮ（Ｖ１＋ＶＦ−ＶＳ２−ＶＴＨＮ）２ ・・・ （８３） ＩＤ４＝βＮ（Ｖ２＋ＶＦ−ＶＳ２−ＶＴＨＮ）２ ・・・ （８４） ＩＤ５＝ＩＤ６＝βＮ（ＶＳ１−ＶＳ２−ＶＴＨＮ）２ ・・・ （８５） である。ただし、 ＩＤ３＋ＩＤ４＋ＩＤ５＋ＩＤ６＝４Ｉ０ ・・・（８６） である。
【００７９】したがって、差動出力電流ΔＩは ΔＩ＝（ＩＤ３＋ＩＤ５）−（ＩＤ４＋ＩＤ６）＝ＩＤ３−ＩＤ４ ＝２βＮＶｉ（ＶＣＭ１＋ＶＦ−ＶＳ２−ＶＴＨＮ） ・・・ （８７） ここで、（８３）〜（８５）式を（８６）式に代入する
とＶＣＭ１＋ＶＦ−Ｖ Ｓ２−ＶＴＨＮが求められ、 ＶＣＭ１＋ＶＦ−ＶＳ２−ＶＴＨＮ
【数６７】 と求められる。
【００８０】ここで、βＮ＝βＰならば、（８８）式
は、
【数６８】 となる。したがって、この時に、（８７）式は、
【数６９】 となり、線形動作することがわかる。
【００８１】また、（９０）式より、ＭＯＳ差動増幅回
路のトタンスコンダクタンスは駆動電流値Ｉ0で決定さ
れ、各定電流源の値Ｉ0、２Ｉ0、４Ｉ0を同時に可変す
ることで所望の値に設定することができる。回路はＡ級
動作しており、
【数７０】 となっており、負荷抵抗を介して電圧出力が得られる。
【００８２】また、図１５に示すように、ソースフォロ
ワトランジスタの極性を変えることもできる。ただし、
Ｎチャネルトランジスタのスレッショルド電圧ＶＴＨＮ
とＰチャネルトランジスタのスレッショルド電圧Ｖ
ＴＨＰが異なる場合には駆動電流Ｉ１を設定して電圧シ
フト値が等しくなるようにする必要がある。また、Ｎチ
ャネルトランジスタの実行モビリティ（μＮ）とＰチャ
ネルトランジスタの実行モビリティ（μＰ）とでは、μ
Ｎ＞μＰであり、通常は３倍前後異なるから、直流伝達
特性を合わせるために、Ｐチャネルトランジスタの実行
モビリティ（μＰ）が小さい分だけ、ゲート（Ｗ／Ｌ）
比を大きな値に設定するか、又は、テール電流を大きく
して直流伝達特性を合わせ込む必要が生じる。そのため
に、一般的には、周波数特性はこうしたＰチャネルトラ
ンジスタの周波数特性で制約されることになる。
【００８３】次に、図１６に、こうして得られる極性が
互いに異なる２つの差動増幅回路を用いた回路を示す。
【００８４】この場合には、レベルシフト回路は、それ
ぞれ共通ソース電圧を共有し定電流で駆動されたトラン
ジスタＭＮ７、ＭＰ７により構成される。同様に、ＭＯ
Ｓ差動増幅回路のトタンスコンダクタンスは駆動電流値
Ｉ0で決定され、各定電流源の値Ｉ0、３Ｉ0、４Ｉ0を同
時に可変することで所望の値に設定することができる。
【００８５】また、トランジスタＭＮ７、ＭＰ７のトラ
ンジスタサイズをそれぞれ２倍にすると、トランジスタ
ＭＮ１、ＭＮ２、ＭＮ７、及び、トランジスタＭＰ１、
ＭＰ２、ＭＰ７の駆動電流はいずれも３Ｉ0から４Ｉ0と
なり、トランジスタＭＮ７、ＭＰ７の駆動電流もいずれ
もＩ0から２Ｉ0となる。図１６に示す回路では電源側と
グランド側のいずれにも出力を持ち、例えば、ＡＢ級の
出力回路を駆動する場合などには最適である。
【００８６】
【発明の効果】第１の効果は、線形な電圧減算出力と線
形な電圧加算出力を同時に持つ差動回路を実現できると
いうことである。これにより線形な電圧減算・加算回路
が実現できた。その理由は、ＭＯＳ差動対のテール電流
を入力電圧の２乗に比例する２乗回路出力電流で駆動す
ることにより、共通ソース電圧を入力コモンモード電圧
に対して一定となるようにでき、また、差動出力電流を
線形にできるからである。
【００８７】第２の効果は、線形性は多少劣るが、小さ
な回路規模で電圧減算・加算回路が実現できた。その理
由は、ＭＯＳ差動対を電圧減算・加算回路に用いること
ができたからである。
【００８８】第３の効果は、ＭＯＳ差動対の出力を完全
に線形できるということである。これにより理想的な線
形トランスコンダクタンスアンプが実現できた。その理
由は、ＭＯＳ差動対の共通ソース電圧を入力コモンモー
ド電圧に対して一定となるようにテール電流を制御する
ことにより、線形動作が実現できるからである。
【００８９】第４の効果は、線形なトランスコンダクタ
ンスが実現できる入力電圧範囲を広くできた。その理由
は、ＭＯＳ差動増幅回路を駆動するテール電流を可変と
しているからである。
【００９０】第５の効果は、ＭＯＳ差動対の出力電圧を
完全に線形できるということである。これにより理想的
な線形トランスコンダクタンスアンプが実現できた。そ
の理由は、ＭＯＳ差動対の出力電流は、平方根（√）を
とり、差動出力化することで、恒等式
【数７１】 により、線形動作が保証されているから、ＭＯＳトラン
ジスタを負荷として電圧変換して、負荷トランジスタの
共通ゲート電圧に入力コモンモード電圧からＭＯＳ差動
対の共通ソース電圧を減じた電圧を印加することでＡ級
動作が実現でき、出力電圧を完全に線形できるからであ
る。
【００９１】第６の効果は、線形なトランスコンダクタ
ンスを持つＭＯＳ差動増幅回路のトランスコンダクタン
スを独立に設定できるということである。これによりト
ランスコンダクタンスがチューニング可能なＭＯＳ差動
増幅回路が実現できた。その理由は、ＭＯＳ差動増幅回
路を構成するＭＯＳ差動対とＭＯＳクァドリテールセル
を駆動する定電流源が必要とされ、その電流値を可変す
ることでトランスコンダクタンスを可変できるからであ
る。
【図面の簡単な説明】
【図１】請求項１の電圧減算・加算回路に係る一般構成
を示す回路図。
【図２】請求項１のレベルシフトされた電圧減算・加算
回路に係る一般構成を示す回路図。
【図３】請求項１の電圧減算・加算回路に係る一実施形
態を示す回路図。
【図４】図３に示したトランジスタを負荷とするＭＯＳ
差動対の出力電圧を示す特性図。
【図５】図３に示したクァドリテールセルの出力電流を
示す特性図。
【図６】請求項１のレベルシフトされた電圧減算・加算
回路に係る一実施形態を示す回路図。
【図７】請求項２のレベルシフトされた電圧減算・加算
回路に係る一実施形態を示す回路図。
【図８】請求項３のＭＯＳ差動増幅回路に係る一実施形
態を示す回路図。
【図９】入力コモンモード電圧を得るための加算回路を
示す回路図。
【図１０】請求項３のＭＯＳ差動増幅回路に係る他の実
施形態を示す回路図。
【図１１】請求項４のＭＯＳ差動増幅回路に係る一実施
形態を示す回路図。
【図１２】請求項５のＭＯＳ差動増幅回路に係る一実施
形態を示す回路図。
【図１３】請求項５のＭＯＳ差動増幅回路に係る他の実
施形態を示す回路図。
【図１４】請求項６のＭＯＳ差動増幅回路に係る一実施
形態を示す回路図。
【図１５】請求項６のＭＯＳ差動増幅回路に係る他の実
施形態を示す回路図。
【図１６】請求項８のＭＯＳ差動増幅回路に係る一実施
形態を示す回路図。
【図１７】従来の電圧減算・加算回路を示す回路図。
【図１８】適応バイアス差動対の一般構成図。
【図１９】従来のＭＯＳ差動対とクァドリテールセルか
ら構成されるＭＯＳ差動増幅回路を示す回路図。
【符号の説明】
Ｍ１，Ｍ２，… トランジスタ
フロントページの続き Ｆターム(参考） 5J066 AA01 AA12 AA62 CA13 CA21 CA32 CA91 CA92 FA04 HA10 HA16 HA17 HA19 HA25 KA00 KA01 KA05 KA12 KA18 KA26 MA02 MA13 MA21 ND01 ND14 ND22 ND23 PD01 TA02 5J090 AA01 AA12 AA62 CA13 CA21 CA32 CA91 CA92 FA04 GN01 HA10 HA16 HA17 HA19 HA25 KA00 KA01 KA05 KA12 KA18 KA26 MA02 MA13 MA21 TA02 5J100 AA14 AA16 AA24 AA25 BA05 BB21 BC02 BC03 EA02

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 第１及び第２のトランジスタのゲートが
    入力対をドレインが減算出力対をソースが共通接続され
    て加算出力端子をそれぞれ形成し、前記第１及び第２の
    トランジスタに流れる電流の和が入力差動電圧に比例し
    て増加することを特徴とする電圧減算・加算回路。
  2. 【請求項２】 第１及び第２のトランジスタのゲートが
    入力対をドレインが減算出力対をソースが共通接続され
    て加算出力端子をそれぞれ形成し、定電流源で駆動され
    ることを特徴とする電圧減算・加算回路。
  3. 【請求項３】 第１及び第２のトランジスタのソースが
    共通接続されて電流源で駆動されるＭＯＳ差動対からな
    る入力対を形成し、コモンモード電圧と前記第１及び第
    ２のトランジスタの共通ソース電圧との差電圧が一定電
    圧になるように、前記電流源の電流値が制御されること
    を特徴とするＭＯＳ差動増幅回路。
  4. 【請求項４】 第１及び第２のトランジスタのソースが
    共通接続されて定電流源で駆動されるＭＯＳ差動対から
    なる入力対を形成し、コモンモード電圧と前記第１及び
    第２のトランジスタの共通ソース電圧との差電圧が一定
    電圧になるように、前記定電流源に電流が流し込まれる
    ことを特徴とするＭＯＳ差動増幅回路。
  5. 【請求項５】 第１及び第２のトランジスタのソースが
    共通接続されて定電流源で駆動されるＭＯＳ差動対から
    なる入力対を形成し、コモンモード電圧から前記第１及
    び第２のトランジスタの共通ソース電圧を減じた電圧に
    一定電圧が加算されてゲートに印加される第３及び第４
    のＭＯＳトランジスタを負荷としたことを特徴とするＭ
    ＯＳ差動増幅回路。
  6. 【請求項６】 第１及び第２のトランジスタのソースが
    共通接続されて第１の定電流源で駆動されるＭＯＳ差動
    対を形成し、第３、第４、第５及び第６のトランジスタ
    がソースを共通接続されて共通の第２の定電流源で駆動
    されるＭＯＳクァドリテールセルを形成し、 前記第５及び第６のトランジスタのゲートは前記第１及
    び第２のトランジスタの共通ソースに接続され、前記第
    ５のトランジスタのドレインと前記第３のトランジスタ
    のドレインとは共通接続されて一方の出力端子を形成
    し、前記第６のトランジスタのドレインと前記第４のト
    ランジスタのドレインとは共通接続されて他方の出力端
    子を形成し、前記第１及び第２のトランジスタのゲート
    並びに前記第３及び第４のトランジスタのゲートには入
    力電圧が直接又はレベルシフトされて印加され、前記第
    １及び第２のトランジスタの極性と前記第３、第４、第
    ５及び第６のトランジスタの極性とが異なることを特徴
    とする相補型のＭＯＳ差動増幅回路。
  7. 【請求項７】 前記第１の定電流源の値と前記第１及び
    第２のトランジスタのトランスコンダクタンスパラメー
    タとの比が、前記第２の定電流源の値と前記第３、第
    ４、第５及び第６のトランジスタのトランスコンダクタ
    ンスパラメータとの比のおよそ半分であることを特徴と
    する請求項６記載のＭＯＳ差動増幅回路。
  8. 【請求項８】 互いに極性の異なる２つの請求項６記載
    のＭＯＳ差動増幅回路が並列接続されて入力対を形成す
    ることを特徴とするＭＯＳ差動増幅回路。
  9. 【請求項９】 前記第１及び第２の定電流源の少なくと
    も一方の電流値を可変することで当該ＭＯＳ差動増幅回
    路のトランスコンダクタンスを可変することを特徴とす
    る請求項６、７又は８記載のＭＯＳ差動増幅回路。
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