JPH11251853A - 増幅・整流回路を備えた対数増幅回路 - Google Patents
増幅・整流回路を備えた対数増幅回路Info
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Abstract
(57)【要約】
【課題】 半導体集積回路上に好適に実現され、出力信
号の対数特性の温度依存性が小さい対数増幅回路を提供
する。 【解決手段】 増幅・整流回路Ｓ１〜Ｓｎの各々をＭＯ
ＳトランジスタＭ１，Ｍ２によりなるＭＯＳ差動対４
と、ＭＯＳトランジスタＭ５，Ｍ６，Ｍ７と定電流源１
によりなるトリプルテール・セル５により形成する。Ｍ
ＯＳ差動対４の負荷としてＭＯＳトランジスタＭ３，Ｍ
４を、トリプルテール・セル５の負荷としてＭＯＳトラ
ンジスタＭ８，Ｍ９を設ける。ＭＯＳトランジスタＭ
５，Ｍ６のゲートが、入力端子を形成する。ＭＯＳトラ
ンジスタＭ５、Ｍ６のドレインが増幅出力端子を形成
し、ＭＯＳトランジスタＭ７のドレインが整流出力端子
を形成する。
号の対数特性の温度依存性が小さい対数増幅回路を提供
する。 【解決手段】 増幅・整流回路Ｓ１〜Ｓｎの各々をＭＯ
ＳトランジスタＭ１，Ｍ２によりなるＭＯＳ差動対４
と、ＭＯＳトランジスタＭ５，Ｍ６，Ｍ７と定電流源１
によりなるトリプルテール・セル５により形成する。Ｍ
ＯＳ差動対４の負荷としてＭＯＳトランジスタＭ３，Ｍ
４を、トリプルテール・セル５の負荷としてＭＯＳトラ
ンジスタＭ８，Ｍ９を設ける。ＭＯＳトランジスタＭ
５，Ｍ６のゲートが、入力端子を形成する。ＭＯＳトラ
ンジスタＭ５、Ｍ６のドレインが増幅出力端子を形成
し、ＭＯＳトランジスタＭ７のドレインが整流出力端子
を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は対数増幅回路に関
し、さらに言えば、半導体集積回路上に好適に実現で
き、温度特性に優れ、対数特性を容易に変更することの
できる対数増幅回路に関する。
し、さらに言えば、半導体集積回路上に好適に実現で
き、温度特性に優れ、対数特性を容易に変更することの
できる対数増幅回路に関する。
【０００２】
【従来の技術】従来の対数増幅回路の一例として、特開
平９−３６６８６号公報に開示された回路がある。一般
に、対数増幅は、縦続接続された複数の差動増幅回路の
入力信号または出力信号のそれぞれを対応する整流回路
に入力し、それら整流回路の出力信号のそれぞれを加算
することで実現される。この従来の対数増幅回路では、
各段の差動増幅回路と整流回路に代えてトリプルテール
・セルを用いることで差動増幅回路と整流回路の機能を
一つの回路セルで行うようにしている。
平９−３６６８６号公報に開示された回路がある。一般
に、対数増幅は、縦続接続された複数の差動増幅回路の
入力信号または出力信号のそれぞれを対応する整流回路
に入力し、それら整流回路の出力信号のそれぞれを加算
することで実現される。この従来の対数増幅回路では、
各段の差動増幅回路と整流回路に代えてトリプルテール
・セルを用いることで差動増幅回路と整流回路の機能を
一つの回路セルで行うようにしている。
【０００３】図１３は、上記従来の対数増幅回路を構成
するトリプルテール・セルを示す。
するトリプルテール・セルを示す。
【０００４】図１３において、ソース結合された３つの
ｎチャンネル電界効果型トランジスタ（Metal-Oxide-Se
miconductor Field-Effect Transistor、ＭＯＳＦＥ
Ｔ）（以下、ＭＯＳトランジスタという）Ｍ１０１、Ｍ
１０２、Ｍ１０３は、定電流源１０１（電流値：Ｉ0）
によって駆動され、トリプルテール・セルを構成する。
ＭＯＳトランジスタＭ１０１とＭ１０２のゲートは、そ
れぞれ当該トリプルテール・セルの入力端子を構成す
る。定電流源１０１の一方の端子はＭＯＳトランジスタ
Ｍ１０１、Ｍ１０２、Ｍ１０３のソースに結合され、他
方の端子は接地されている。
ｎチャンネル電界効果型トランジスタ（Metal-Oxide-Se
miconductor Field-Effect Transistor、ＭＯＳＦＥ
Ｔ）（以下、ＭＯＳトランジスタという）Ｍ１０１、Ｍ
１０２、Ｍ１０３は、定電流源１０１（電流値：Ｉ0）
によって駆動され、トリプルテール・セルを構成する。
ＭＯＳトランジスタＭ１０１とＭ１０２のゲートは、そ
れぞれ当該トリプルテール・セルの入力端子を構成す
る。定電流源１０１の一方の端子はＭＯＳトランジスタ
Ｍ１０１、Ｍ１０２、Ｍ１０３のソースに結合され、他
方の端子は接地されている。
【０００５】ＭＯＳトランジスタＭ１０１のドレインは
抵抗器１０４（抵抗値：Ｒ）の一方の端子に接続され、
ＭＯＳトランジスタＭ１０２のドレインは抵抗器１０５
（抵抗値：Ｒ）の一方の端子に接続されている。抵抗器
１０４と１０５の他方の端子は互いに接続され、さらに
定電圧源１０２（電圧値：ＶR）を介して接地されてい
る。
抵抗器１０４（抵抗値：Ｒ）の一方の端子に接続され、
ＭＯＳトランジスタＭ１０２のドレインは抵抗器１０５
（抵抗値：Ｒ）の一方の端子に接続されている。抵抗器
１０４と１０５の他方の端子は互いに接続され、さらに
定電圧源１０２（電圧値：ＶR）を介して接地されてい
る。
【０００６】ＭＯＳトランジスタＭ１０１とＭ１０２の
ドレインは、電源電圧ＶDDが印加された電源電圧線に負
荷抵抗器１０６と１０７（抵抗値：ＲL）を介してそれ
ぞれ接続されている。ＭＯＳトランジスタＭ１０１とＭ
１０２のドレインは、それぞれ当該トリプルテール・セ
ルの増幅出力端子を構成する。ＭＯＳトランジスタＭ１
０３のドレインは、当該トリプルテール・セルの整流出
力端子を構成する。
ドレインは、電源電圧ＶDDが印加された電源電圧線に負
荷抵抗器１０６と１０７（抵抗値：ＲL）を介してそれ
ぞれ接続されている。ＭＯＳトランジスタＭ１０１とＭ
１０２のドレインは、それぞれ当該トリプルテール・セ
ルの増幅出力端子を構成する。ＭＯＳトランジスタＭ１
０３のドレインは、当該トリプルテール・セルの整流出
力端子を構成する。
【０００７】ＭＯＳトランジスタＭ１０３のゲートに
は、定電圧源１０３によって制御電圧Ｖbが印加されて
いて、そのドレインに流れる電流ＩSQが整流出力電流と
して取り出される。増幅出力電圧は、ＭＯＳトランジス
タＭ１０１とＭ１０２のドレイン間から取り出される。
は、定電圧源１０３によって制御電圧Ｖbが印加されて
いて、そのドレインに流れる電流ＩSQが整流出力電流と
して取り出される。増幅出力電圧は、ＭＯＳトランジス
タＭ１０１とＭ１０２のドレイン間から取り出される。
【０００８】上記トリプルテール・セルにおいては、Ｍ
ＯＳトランジスタＭ１０１とＭ１０２のドレインに流れ
る電流をそれぞれＩD101、ＩD102とすると、差動出力電
流ΔＩ（＝ＩD101−ＩD102）は入力電圧Ｖiにほぼ比例
する。ＭＯＳトランジスタＭ１０１とＭ１０２のドレイ
ンに接続された負荷抵抗器１０６と１０７により差動出
力電流ΔＩを電圧変換すると、それらのドレインに出力
電圧ＶO1とＶO2が得られる。差動出力電圧ΔＶ（＝ＶO1
−ＶO2）も入力電圧Ｖiにほぼ比例するので、差動増幅
回路の機能が得られる。
ＯＳトランジスタＭ１０１とＭ１０２のドレインに流れ
る電流をそれぞれＩD101、ＩD102とすると、差動出力電
流ΔＩ（＝ＩD101−ＩD102）は入力電圧Ｖiにほぼ比例
する。ＭＯＳトランジスタＭ１０１とＭ１０２のドレイ
ンに接続された負荷抵抗器１０６と１０７により差動出
力電流ΔＩを電圧変換すると、それらのドレインに出力
電圧ＶO1とＶO2が得られる。差動出力電圧ΔＶ（＝ＶO1
−ＶO2）も入力電圧Ｖiにほぼ比例するので、差動増幅
回路の機能が得られる。
【０００９】一方、ＭＯＳトランジスタＭ１０３のドレ
インに流れる電流ＩSQは、両波整流特性を持ち、したが
って整流回路の機能が得られる。
インに流れる電流ＩSQは、両波整流特性を持ち、したが
って整流回路の機能が得られる。
【００１０】上記従来の対数増幅回路では、図１２のト
リプルテール・セルを複数個、コンデンサ（静電容量
値：Ｃ）を介して縦続接続し、それぞれのトリプルテー
ル・セルから出力される電流ＩSQを加算器により加算す
る。その加算器の出力が入力電圧Ｖiに対して対数特性
を持つ。
リプルテール・セルを複数個、コンデンサ（静電容量
値：Ｃ）を介して縦続接続し、それぞれのトリプルテー
ル・セルから出力される電流ＩSQを加算器により加算す
る。その加算器の出力が入力電圧Ｖiに対して対数特性
を持つ。
【００１１】
【発明が解決しようとする課題】上記従来の対数増幅回
路では、図１２のトリプルテール・セルでは、増幅出力
信号となる出力電圧ＶO1とＶO2が負荷抵抗器１０９と１
１０により生成されるため、次のような問題点がある。
路では、図１２のトリプルテール・セルでは、増幅出力
信号となる出力電圧ＶO1とＶO2が負荷抵抗器１０９と１
１０により生成されるため、次のような問題点がある。
【００１２】一般に、ＭＯＳトランジスタを使用した回
路の出力電流は、トランスコンダクタンスパラメータβ
に比例する。ここで、トランスコンダクタンスパラメー
タβは、およそ絶対温度の（−３／２）乗に比例する
が、常温付近では一次近似されて絶対温度に反比例する
と考えてよい。このため、ＭＯＳトランジスタを用いた
増幅回路においても、その出力電流は温度に依存し、い
わゆる温度特性を持つ。その出力電流は、その他にも駆
動電流の温度特性や負荷抵抗の温度特性にも依存する。
路の出力電流は、トランスコンダクタンスパラメータβ
に比例する。ここで、トランスコンダクタンスパラメー
タβは、およそ絶対温度の（−３／２）乗に比例する
が、常温付近では一次近似されて絶対温度に反比例する
と考えてよい。このため、ＭＯＳトランジスタを用いた
増幅回路においても、その出力電流は温度に依存し、い
わゆる温度特性を持つ。その出力電流は、その他にも駆
動電流の温度特性や負荷抵抗の温度特性にも依存する。
【００１３】したがって、図１２のトリプルテール・セ
ルを使用した従来の対数増幅回路では、そのトリプルテ
ール・セルの増幅出力の電圧利得が温度依存性を持つた
め、こうした差動増幅回路の電圧利得の温度依存性が対
数特性の温度依存性となって現れる。その結果、出力信
号の対数特性の温度依存性を小さくできないという問題
がある。
ルを使用した従来の対数増幅回路では、そのトリプルテ
ール・セルの増幅出力の電圧利得が温度依存性を持つた
め、こうした差動増幅回路の電圧利得の温度依存性が対
数特性の温度依存性となって現れる。その結果、出力信
号の対数特性の温度依存性を小さくできないという問題
がある。
【００１４】そこで、本発明の目的は、出力信号の対数
特性の温度依存性を小さくできる対数増幅回路を提供す
ることにある。
特性の温度依存性を小さくできる対数増幅回路を提供す
ることにある。
【００１５】本発明の他の目的は、出力信号の対数特性
を容易に変更することができる対数増幅回路を提供する
ことにある。
を容易に変更することができる対数増幅回路を提供する
ことにある。
【００１６】
【課題を解決するための手段】（１） 本発明の第１の
対数増幅回路は、縦続接続された第１段〜第ｎ段（ｎは
２以上の整数）の増幅・整流回路を備え、前記第１段の
増幅・整流回路の入力端子には初期入力信号が入力さ
れ、前記第２段〜第（ｎ−１）段の増幅・整流回路の入
力端子には、前記第１段〜第（ｎ−２）段の増幅・整流
回路の増幅出力信号がそれぞれ入力され、前記第２段〜
第（ｎ−１）段の増幅・整流回路の増幅出力端子から
は、それら第２段〜第（ｎ−１）段の増幅・整流回路の
増幅出力信号がそれぞれ出力され、且つ前記第２段〜第
（ｎ−１）段の増幅・整流回路の整流出力端子からは、
それら第２段〜第（ｎ−１）段の増幅・整流回路の整流
出力信号がそれぞれ出力され、前記第ｎ段の増幅・整流
回路の入力端子には、前記（ｎ−１）段の増幅・整流回
路の増幅出力信号が入力され、且つ前記第ｎ段の増幅・
整流回路の整流出力端子からは、その第ｎ段の増幅・整
流回路の整流出力信号が出力され、前記第１段〜第ｎ段
の増幅・整流回路の第１〜第ｎの整流出力は加算され
て、前記初期入力信号を対数増幅した出力信号を得るよ
うに構成された対数増幅回路において、前記第１段〜第
ｎ段の増幅・整流回路のそれぞれは、ソース結合された
第１および第２のＭＯＳトランジスタにより形成される
ＭＯＳ差動対と、前記第１および第２のＭＯＳトランジ
スタの負荷としてそれぞれ動作する第３および第４のＭ
ＯＳトランジスタと、ソース結合された第５、第６およ
び第７のＭＯＳトランジスタにより形成され且つ単一の
テール電流で駆動されるトリプルテール・セルと、前記
第５および第６のＭＯＳトランジスタの負荷としてそれ
ぞれ動作する第８および第９のＭＯＳトランジスタを含
んでいると共に、前記第３および第４のＭＯＳトランジ
スタのゲートには第１定電圧が共通に印加され、前記第
５および第６のＭＯＳトランジスタのゲート間に前記第
１および第２のＭＯＳトランジスタのドレイン間に生成
される差動電圧が印加され、前記第８および第９のＭＯ
Ｓトランジスタのゲートには第２定電圧が共通に印加さ
れ、前記ＭＯＳ差動対を形成する前記第１および第２の
ＭＯＳトランジスタのゲートが、対応する増幅・整流回
路の前記入力端子を形成し、前記トリプルテール・セル
を形成する前記第５および第６のＭＯＳトランジスタの
ドレインが、対応する増幅・整流回路の増幅出力端子を
形成し、前記トリプルテール・セルを形成する前記第７
のＭＯＳトランジスタのドレインが、対応する増幅・整
流回路の整流出力端子を形成していることを特徴とす
る。
対数増幅回路は、縦続接続された第１段〜第ｎ段（ｎは
２以上の整数）の増幅・整流回路を備え、前記第１段の
増幅・整流回路の入力端子には初期入力信号が入力さ
れ、前記第２段〜第（ｎ−１）段の増幅・整流回路の入
力端子には、前記第１段〜第（ｎ−２）段の増幅・整流
回路の増幅出力信号がそれぞれ入力され、前記第２段〜
第（ｎ−１）段の増幅・整流回路の増幅出力端子から
は、それら第２段〜第（ｎ−１）段の増幅・整流回路の
増幅出力信号がそれぞれ出力され、且つ前記第２段〜第
（ｎ−１）段の増幅・整流回路の整流出力端子からは、
それら第２段〜第（ｎ−１）段の増幅・整流回路の整流
出力信号がそれぞれ出力され、前記第ｎ段の増幅・整流
回路の入力端子には、前記（ｎ−１）段の増幅・整流回
路の増幅出力信号が入力され、且つ前記第ｎ段の増幅・
整流回路の整流出力端子からは、その第ｎ段の増幅・整
流回路の整流出力信号が出力され、前記第１段〜第ｎ段
の増幅・整流回路の第１〜第ｎの整流出力は加算され
て、前記初期入力信号を対数増幅した出力信号を得るよ
うに構成された対数増幅回路において、前記第１段〜第
ｎ段の増幅・整流回路のそれぞれは、ソース結合された
第１および第２のＭＯＳトランジスタにより形成される
ＭＯＳ差動対と、前記第１および第２のＭＯＳトランジ
スタの負荷としてそれぞれ動作する第３および第４のＭ
ＯＳトランジスタと、ソース結合された第５、第６およ
び第７のＭＯＳトランジスタにより形成され且つ単一の
テール電流で駆動されるトリプルテール・セルと、前記
第５および第６のＭＯＳトランジスタの負荷としてそれ
ぞれ動作する第８および第９のＭＯＳトランジスタを含
んでいると共に、前記第３および第４のＭＯＳトランジ
スタのゲートには第１定電圧が共通に印加され、前記第
５および第６のＭＯＳトランジスタのゲート間に前記第
１および第２のＭＯＳトランジスタのドレイン間に生成
される差動電圧が印加され、前記第８および第９のＭＯ
Ｓトランジスタのゲートには第２定電圧が共通に印加さ
れ、前記ＭＯＳ差動対を形成する前記第１および第２の
ＭＯＳトランジスタのゲートが、対応する増幅・整流回
路の前記入力端子を形成し、前記トリプルテール・セル
を形成する前記第５および第６のＭＯＳトランジスタの
ドレインが、対応する増幅・整流回路の増幅出力端子を
形成し、前記トリプルテール・セルを形成する前記第７
のＭＯＳトランジスタのドレインが、対応する増幅・整
流回路の整流出力端子を形成していることを特徴とす
る。
【００１７】（２） 本発明の第１の対数増幅回路で
は、第１段〜第ｎ段の増幅・整流回路のそれぞれが、ソ
ース結合された第１および第２のＭＯＳトランジスタに
より形成されるＭＯＳ差動対と、第１および第２のＭＯ
Ｓトランジスタの負荷としてそれぞれ動作する第３およ
び第４のＭＯＳトランジスタと、ソース結合された第
５、第６および第７のＭＯＳトランジスタにより形成さ
れ且つ単一のテール電流で駆動されるトリプルテール・
セルと、第５および第６のＭＯＳトランジスタの負荷と
してそれぞれ動作する第８および第９のＭＯＳトランジ
スタを含んで構成されている。そして、第３および第４
のＭＯＳトランジスタのゲートには第１定電圧が共通に
印加され、前記第５および第６のＭＯＳＦＥＴのゲート
間に前記第１および第２のＭＯＳＦＥＴのドレイン間に
生成される差動電圧が印加され、第８および第９のＭＯ
Ｓトランジスタのゲートには第２定電圧が共通に印加さ
れている。
は、第１段〜第ｎ段の増幅・整流回路のそれぞれが、ソ
ース結合された第１および第２のＭＯＳトランジスタに
より形成されるＭＯＳ差動対と、第１および第２のＭＯ
Ｓトランジスタの負荷としてそれぞれ動作する第３およ
び第４のＭＯＳトランジスタと、ソース結合された第
５、第６および第７のＭＯＳトランジスタにより形成さ
れ且つ単一のテール電流で駆動されるトリプルテール・
セルと、第５および第６のＭＯＳトランジスタの負荷と
してそれぞれ動作する第８および第９のＭＯＳトランジ
スタを含んで構成されている。そして、第３および第４
のＭＯＳトランジスタのゲートには第１定電圧が共通に
印加され、前記第５および第６のＭＯＳＦＥＴのゲート
間に前記第１および第２のＭＯＳＦＥＴのドレイン間に
生成される差動電圧が印加され、第８および第９のＭＯ
Ｓトランジスタのゲートには第２定電圧が共通に印加さ
れている。
【００１８】さらに、ＭＯＳ差動対を形成する第１およ
び第２のＭＯＳトランジスタのゲートが、対応する増幅
・整流回路の入力端子を形成し、トリプルテール・セル
を形成する第５および第６のＭＯＳトランジスタのドレ
インが、対応する増幅・整流回路の増幅出力端子を形成
し、トリプルテール・セルを形成する第７のＭＯＳトラ
ンジスタのドレインが、対応する増幅・整流回路の整流
出力端子を形成している。
び第２のＭＯＳトランジスタのゲートが、対応する増幅
・整流回路の入力端子を形成し、トリプルテール・セル
を形成する第５および第６のＭＯＳトランジスタのドレ
インが、対応する増幅・整流回路の増幅出力端子を形成
し、トリプルテール・セルを形成する第７のＭＯＳトラ
ンジスタのドレインが、対応する増幅・整流回路の整流
出力端子を形成している。
【００１９】よって、第１段〜第ｎ段の増幅・整流回路
のそれぞれにおいて、入力信号が増幅・整流回路の入力
端子に印加されると、その入力信号に対して二乗特性を
持つ第１および第２のＭＯＳトランジスタのドレイン電
流は、それらの負荷として動作する第３および第４のＭ
ＯＳトランジスタにより平方根（ルート）圧縮されて電
圧に変換される。その結果、第１および第２のＭＯＳト
ランジスタのドレイン間に差動出力電圧（すなわち、Ｍ
ＯＳ差動対の差動出力電圧）が生成される。その差動出
力電圧は入力信号に対して線形となり、そして、その比
例定数（すなわち利得）は、ＭＯＳ差動対を構成するＭ
ＯＳトランジスタのトランスコンダクタンス・パラメー
タやＭＯＳ差動対を駆動するテール電流値に依存しな
い。
のそれぞれにおいて、入力信号が増幅・整流回路の入力
端子に印加されると、その入力信号に対して二乗特性を
持つ第１および第２のＭＯＳトランジスタのドレイン電
流は、それらの負荷として動作する第３および第４のＭ
ＯＳトランジスタにより平方根（ルート）圧縮されて電
圧に変換される。その結果、第１および第２のＭＯＳト
ランジスタのドレイン間に差動出力電圧（すなわち、Ｍ
ＯＳ差動対の差動出力電圧）が生成される。その差動出
力電圧は入力信号に対して線形となり、そして、その比
例定数（すなわち利得）は、ＭＯＳ差動対を構成するＭ
ＯＳトランジスタのトランスコンダクタンス・パラメー
タやＭＯＳ差動対を駆動するテール電流値に依存しな
い。
【００２０】さらに、ＭＯＳ差動対の差動出力電圧が第
５および第６のＭＯＳトランジスタのゲート間に印加さ
れると、第５および第６のＭＯＳトランジスタのドレイ
ン電流はその差動出力電圧に対して二乗特性を持つ。そ
れらドレイン電流は、第５および第６のＭＯＳトランジ
スタの負荷として動作する第８および第９のＭＯＳトラ
ンジスタによって平方根圧縮されて電圧に変換される。
その結果、第５および第６のＭＯＳトランジスタのドレ
イン間に差動出力電圧（すなわち、トリプルテール・セ
ルの差動出力電圧）が生成され、増幅出力端子から増幅
出力信号として出力される。その増幅出力信号は、トリ
プルテール・セルの入力電圧に対して線形となり、同時
に、ＭＯＳ差動対の入力電圧（すなわち、当該増幅・整
流回路の入力電圧）に対して線形となる。そして、その
比例定数（すなわち、電圧利得）は、トリプルテール・
セルを構成するＭＯＳトランジスタのトランスコンダク
タンス・パラメータやトリプルテール・セルを駆動する
テール電流の値に依存しない。
５および第６のＭＯＳトランジスタのゲート間に印加さ
れると、第５および第６のＭＯＳトランジスタのドレイ
ン電流はその差動出力電圧に対して二乗特性を持つ。そ
れらドレイン電流は、第５および第６のＭＯＳトランジ
スタの負荷として動作する第８および第９のＭＯＳトラ
ンジスタによって平方根圧縮されて電圧に変換される。
その結果、第５および第６のＭＯＳトランジスタのドレ
イン間に差動出力電圧（すなわち、トリプルテール・セ
ルの差動出力電圧）が生成され、増幅出力端子から増幅
出力信号として出力される。その増幅出力信号は、トリ
プルテール・セルの入力電圧に対して線形となり、同時
に、ＭＯＳ差動対の入力電圧（すなわち、当該増幅・整
流回路の入力電圧）に対して線形となる。そして、その
比例定数（すなわち、電圧利得）は、トリプルテール・
セルを構成するＭＯＳトランジスタのトランスコンダク
タンス・パラメータやトリプルテール・セルを駆動する
テール電流の値に依存しない。
【００２１】他方、第７ＭＯＳトランジスタのドレイン
電流は、トリプルテール・セルの入力電圧に対して二乗
特性を持ち、そのドレイン電流は整流出力端子から整流
出力信号として出力される。
電流は、トリプルテール・セルの入力電圧に対して二乗
特性を持ち、そのドレイン電流は整流出力端子から整流
出力信号として出力される。
【００２２】このように、縦続接続された第１段〜第ｎ
段の増幅・整流回路において、それらの増幅出力信号の
電圧利得がトランスコンダクタンス・パラメータやテー
ル電流の値に依存しない。また、特開平９−３６６８６
号公報に開示された従来の回路のように負荷抵抗を使用
していない。よって、第１段〜第ｎ段の増幅・整流回路
の整流出力信号が温度の影響を受けることがなくなる。
すなわち、本発明の第１の対数増幅回路では、出力信号
の対数特性の温度依存性が低減される。
段の増幅・整流回路において、それらの増幅出力信号の
電圧利得がトランスコンダクタンス・パラメータやテー
ル電流の値に依存しない。また、特開平９−３６６８６
号公報に開示された従来の回路のように負荷抵抗を使用
していない。よって、第１段〜第ｎ段の増幅・整流回路
の整流出力信号が温度の影響を受けることがなくなる。
すなわち、本発明の第１の対数増幅回路では、出力信号
の対数特性の温度依存性が低減される。
【００２３】（３） 本発明の第１の対数増幅回路の好
ましい例では、前記第１段〜第ｎ段の増幅・整流回路の
それぞれにおいて、前記第７ＭＯＳＦＥＴのゲートに第
３定電圧が印加される。この場合には、それぞれの増幅
・整流回路の整流出力電流が理想的な二乗特性を持つ。
ましい例では、前記第１段〜第ｎ段の増幅・整流回路の
それぞれにおいて、前記第７ＭＯＳＦＥＴのゲートに第
３定電圧が印加される。この場合には、それぞれの増幅
・整流回路の整流出力電流が理想的な二乗特性を持つ。
【００２４】（４） 本発明の対数増幅回路の他の好ま
しい例では、前記第１段〜第ｎ段の増幅・整流回路のそ
れぞれにおいて、前記第７ＭＯＳＦＥＴのゲートに第３
定電圧が印加されており、前記第１段〜第ｎ段の増幅・
整流回路の少なくとも一つにおいて前記第３定電圧の電
圧値が変更可能であって、その第３定電圧の電圧値を変
えることによって前記出力信号の対数特性を調整可能と
される。この場合、当該対数増幅回路の出力信号の対数
特性を容易に変更することができる。
しい例では、前記第１段〜第ｎ段の増幅・整流回路のそ
れぞれにおいて、前記第７ＭＯＳＦＥＴのゲートに第３
定電圧が印加されており、前記第１段〜第ｎ段の増幅・
整流回路の少なくとも一つにおいて前記第３定電圧の電
圧値が変更可能であって、その第３定電圧の電圧値を変
えることによって前記出力信号の対数特性を調整可能と
される。この場合、当該対数増幅回路の出力信号の対数
特性を容易に変更することができる。
【００２５】（５） 本発明の第２の対数増幅回路は、
縦続接続された第１段〜第ｎ段（ｎは２以上の整数）の
増幅・整流回路を備え、前記第１段の増幅・整流回路の
入力端子には初期入力信号が入力され、前記第２段〜第
（ｎ−１）段の増幅・整流回路の入力端子には、前記第
１段〜第（ｎ−２）段の増幅・整流回路の増幅出力信号
がそれぞれ入力され、前記第２段〜第（ｎ−１）段の増
幅・整流回路の増幅出力端子からは、それら第２段〜第
（ｎ−１）段の増幅・整流回路の増幅出力信号がそれぞ
れ出力され、且つ前記第２段〜第（ｎ−１）段の増幅・
整流回路の整流出力端子からは、それら第２段〜第（ｎ
−１）段の増幅・整流回路の整流出力信号がそれぞれ出
力され、前記第ｎ段の増幅・整流回路の入力端子には、
前記（ｎ−１）段の増幅・整流回路の増幅出力信号が入
力され、且つ前記第ｎ段の増幅・整流回路の整流出力端
子からは、その第ｎ段の増幅・整流回路の整流出力信号
が出力され、前記第１段〜第ｎ段の増幅・整流回路の第
１〜第ｎの整流出力は加算されて、前記初期入力信号を
対数増幅した出力信号を得るように構成された対数増幅
回路において、前記第１段〜第ｎ段の増幅・整流回路の
それぞれは、ソース結合された第１および第２のＭＯＳ
トランジスタにより形成されるＭＯＳ差動対と、前記第
１および第２のＭＯＳトランジスタの負荷としてそれぞ
れ動作する第３および第４のＭＯＳトランジスタと、ソ
ース結合された第５、第６、第７および第８のＭＯＳト
ランジスタにより形成され且つ単一のテール電流で駆動
されるクァドリテール・セルと、前記第５および第６の
ＭＯＳトランジスタの負荷としてそれぞれ動作する第９
および第１０のＭＯＳトランジスタを含んでいると共
に、前記第３および第４のＭＯＳトランジスタのゲート
には第１定電圧が共通に印加され、前記第５および第６
のＭＯＳトランジスタのゲート間に前記第１および第２
のＭＯＳトランジスタのドレイン間に生成される差動電
圧が印加され、前記第９および第１０のＭＯＳトランジ
スタのゲートには第２定電圧が共通に印加され、前記Ｍ
ＯＳ差動対を形成する前記第１および第２のＭＯＳトラ
ンジスタのゲートが、対応する増幅・整流回路の前記入
力端子を形成し、前記クァドリテール・セルを形成する
前記第５および第６のＭＯＳトランジスタのドレイン
が、対応する増幅・整流回路の増幅出力端子を形成し、
前記クァドリテール・セルを形成する前記第７および第
８のＭＯＳトランジスタのドレインが、共通接続されて
対応する増幅・整流回路の整流出力端子を形成している
ことを特徴とする。
縦続接続された第１段〜第ｎ段（ｎは２以上の整数）の
増幅・整流回路を備え、前記第１段の増幅・整流回路の
入力端子には初期入力信号が入力され、前記第２段〜第
（ｎ−１）段の増幅・整流回路の入力端子には、前記第
１段〜第（ｎ−２）段の増幅・整流回路の増幅出力信号
がそれぞれ入力され、前記第２段〜第（ｎ−１）段の増
幅・整流回路の増幅出力端子からは、それら第２段〜第
（ｎ−１）段の増幅・整流回路の増幅出力信号がそれぞ
れ出力され、且つ前記第２段〜第（ｎ−１）段の増幅・
整流回路の整流出力端子からは、それら第２段〜第（ｎ
−１）段の増幅・整流回路の整流出力信号がそれぞれ出
力され、前記第ｎ段の増幅・整流回路の入力端子には、
前記（ｎ−１）段の増幅・整流回路の増幅出力信号が入
力され、且つ前記第ｎ段の増幅・整流回路の整流出力端
子からは、その第ｎ段の増幅・整流回路の整流出力信号
が出力され、前記第１段〜第ｎ段の増幅・整流回路の第
１〜第ｎの整流出力は加算されて、前記初期入力信号を
対数増幅した出力信号を得るように構成された対数増幅
回路において、前記第１段〜第ｎ段の増幅・整流回路の
それぞれは、ソース結合された第１および第２のＭＯＳ
トランジスタにより形成されるＭＯＳ差動対と、前記第
１および第２のＭＯＳトランジスタの負荷としてそれぞ
れ動作する第３および第４のＭＯＳトランジスタと、ソ
ース結合された第５、第６、第７および第８のＭＯＳト
ランジスタにより形成され且つ単一のテール電流で駆動
されるクァドリテール・セルと、前記第５および第６の
ＭＯＳトランジスタの負荷としてそれぞれ動作する第９
および第１０のＭＯＳトランジスタを含んでいると共
に、前記第３および第４のＭＯＳトランジスタのゲート
には第１定電圧が共通に印加され、前記第５および第６
のＭＯＳトランジスタのゲート間に前記第１および第２
のＭＯＳトランジスタのドレイン間に生成される差動電
圧が印加され、前記第９および第１０のＭＯＳトランジ
スタのゲートには第２定電圧が共通に印加され、前記Ｍ
ＯＳ差動対を形成する前記第１および第２のＭＯＳトラ
ンジスタのゲートが、対応する増幅・整流回路の前記入
力端子を形成し、前記クァドリテール・セルを形成する
前記第５および第６のＭＯＳトランジスタのドレイン
が、対応する増幅・整流回路の増幅出力端子を形成し、
前記クァドリテール・セルを形成する前記第７および第
８のＭＯＳトランジスタのドレインが、共通接続されて
対応する増幅・整流回路の整流出力端子を形成している
ことを特徴とする。
【００２６】（６） 本発明の第２の対数増幅回路は、
本発明の第１の対数増幅回路において、トリプルテール
・セルをクアドリテール・セルに代えたものに相当す
る。
本発明の第１の対数増幅回路において、トリプルテール
・セルをクアドリテール・セルに代えたものに相当す
る。
【００２７】クアドリテール・セルを形成する第７およ
び第８のＭＯＳトランジスタのドレインを共通接続した
ものは、トリプルテール・セルと等価な動作を行うか
ら、本発明の第１の対数増幅回路において述べたのと同
じ理由により、整流出力信号が温度の影響を受けること
がないので、対数特性の温度依存性が小さくなる。
び第８のＭＯＳトランジスタのドレインを共通接続した
ものは、トリプルテール・セルと等価な動作を行うか
ら、本発明の第１の対数増幅回路において述べたのと同
じ理由により、整流出力信号が温度の影響を受けること
がないので、対数特性の温度依存性が小さくなる。
【００２８】（７） 本発明の第２の対数増幅回路の好
ましい例では、前記第１段〜第ｎ段の増幅・整流回路の
それぞれにおいて、前記第７ＭＯＳＦＥＴのゲートに第
３定電圧が印加される。 この場合には、それぞれの増
幅・整流回路の整流出力電流が理想的な二乗特性を持
つ。
ましい例では、前記第１段〜第ｎ段の増幅・整流回路の
それぞれにおいて、前記第７ＭＯＳＦＥＴのゲートに第
３定電圧が印加される。 この場合には、それぞれの増
幅・整流回路の整流出力電流が理想的な二乗特性を持
つ。
【００２９】（８） 本発明の第２の対数増幅回路の他
の好ましい例では、前記第１段〜第ｎ段の増幅・整流回
路のそれぞれにおいて、前記第７ＭＯＳＦＥＴのゲート
に第３定電圧が印加されており、前記第１段〜第ｎ段の
増幅・整流回路の少なくとも一つにおいて前記第３定電
圧の電圧値が変更可能であって、その第３定電圧の電圧
値を変えることによって前記出力信号の対数特性を調整
可能とされる。この場合、当該対数増幅回路の出力信号
の対数特性を容易に変更することができる。
の好ましい例では、前記第１段〜第ｎ段の増幅・整流回
路のそれぞれにおいて、前記第７ＭＯＳＦＥＴのゲート
に第３定電圧が印加されており、前記第１段〜第ｎ段の
増幅・整流回路の少なくとも一つにおいて前記第３定電
圧の電圧値が変更可能であって、その第３定電圧の電圧
値を変えることによって前記出力信号の対数特性を調整
可能とされる。この場合、当該対数増幅回路の出力信号
の対数特性を容易に変更することができる。
【００３０】（９） 本発明の第３の対数増幅回路は、
縦続接続された第１段〜第ｎ段（ｎは２以上の整数）の
増幅・整流回路を備え、前記第１段の増幅・整流回路の
入力端子には初期入力信号が入力され、前記第２段〜第
（ｎ−１）段の増幅・整流回路の入力端子には、前記第
１段〜第（ｎ−２）段の増幅・整流回路の増幅出力信号
がそれぞれ入力され、前記第２段〜第（ｎ−１）段の増
幅・整流回路の増幅出力端子からは、それら第２段〜第
（ｎ−１）段の増幅・整流回路の増幅出力信号がそれぞ
れ出力され、且つ前記第２段〜第（ｎ−１）段の増幅・
整流回路の整流出力端子からは、それら第２段〜第（ｎ
−１）段の増幅・整流回路の整流出力信号がそれぞれ出
力され、前記第ｎ段の増幅・整流回路の入力端子には、
前記（ｎ−１）段の増幅・整流回路の増幅出力信号が入
力され、且つ前記第ｎ段の増幅・整流回路の整流出力端
子からは、その第ｎ段の増幅・整流回路の整流出力信号
が出力され、前記第１段〜第ｎ段の増幅・整流回路の第
１〜第ｎの整流出力は加算されて、前記初期入力信号を
対数増幅した出力信号を得るように構成された対数増幅
回路において、前記第１段の増幅・整流回路は、ソース
結合された第１および第２のＭＯＳトランジスタにより
形成されるＭＯＳ差動対と、前記第１および第２のＭＯ
Ｓトランジスタの負荷としてそれぞれ動作する第３およ
び第４のＭＯＳトランジスタと、ソース結合された第
５、第６および第７のＭＯＳトランジスタにより形成さ
れ且つ単一のテール電流で駆動される第１トリプルテー
ル・セルと、前記第５および第６のＭＯＳトランジスタ
の負荷としてそれぞれ動作する第８および第９のＭＯＳ
トランジスタを含んでいると共に、前記第３および第４
のＭＯＳトランジスタのゲートには第１定電圧が共通に
印加され、前記第５および第６のＭＯＳトランジスタの
ゲート間に前記第１および第２のＭＯＳトランジスタの
ドレイン間に生成される差動電圧が印加され、前記第８
および第９のＭＯＳトランジスタのゲートには第２定電
圧が共通に印加され、前記ＭＯＳ差動対を形成する前記
第１および第２のＭＯＳトランジスタのゲートが、前記
第１段の増幅・整流回路の前記入力端子を形成し、前記
第１トリプルテール・セルを形成する前記第５および第
６のＭＯＳトランジスタのドレインが、前記第１段の増
幅・整流回路の増幅出力端子を形成し、前記第１トリプ
ルテール・セルを形成する前記第７のＭＯＳトランジス
タのドレインが、前記第１段の増幅・整流回路の整流出
力端子を形成しており、前記第２段〜第ｎ段の増幅・整
流回路のそれぞれは、ソース結合された第１０、第１１
および第１２のＭＯＳトランジスタにより形成され且つ
単一のテール電流で駆動される第２トリプルテール・セ
ルと、前記第１０および第１１のＭＯＳトランジスタの
負荷としてそれぞれ動作する第１３および第１４のＭＯ
Ｓトランジスタを含んでいると共に、前記第１３および
第１４のＭＯＳトランジスタのゲートには定電圧が共通
に印加され、前記第２トリプルテール・セルを形成する
前記第１０および第１１のＭＯＳトランジスタのゲート
が、前記第２段〜第ｎ段の対応する増幅・整流回路の前
記入力端子を形成し、前記第２トリプルテール・セルを
形成する前記第１０および第１１のＭＯＳトランジスタ
のドレインが、前記第２段〜第ｎ段の対応する増幅・整
流回路の増幅出力端子を形成し、前記トリプルテール・
セルを形成する前記第１２のＭＯＳトランジスタのドレ
インが、前記第２段〜第ｎ段の対応する増幅・整流回路
の整流出力端子を形成していることを特徴とする。
縦続接続された第１段〜第ｎ段（ｎは２以上の整数）の
増幅・整流回路を備え、前記第１段の増幅・整流回路の
入力端子には初期入力信号が入力され、前記第２段〜第
（ｎ−１）段の増幅・整流回路の入力端子には、前記第
１段〜第（ｎ−２）段の増幅・整流回路の増幅出力信号
がそれぞれ入力され、前記第２段〜第（ｎ−１）段の増
幅・整流回路の増幅出力端子からは、それら第２段〜第
（ｎ−１）段の増幅・整流回路の増幅出力信号がそれぞ
れ出力され、且つ前記第２段〜第（ｎ−１）段の増幅・
整流回路の整流出力端子からは、それら第２段〜第（ｎ
−１）段の増幅・整流回路の整流出力信号がそれぞれ出
力され、前記第ｎ段の増幅・整流回路の入力端子には、
前記（ｎ−１）段の増幅・整流回路の増幅出力信号が入
力され、且つ前記第ｎ段の増幅・整流回路の整流出力端
子からは、その第ｎ段の増幅・整流回路の整流出力信号
が出力され、前記第１段〜第ｎ段の増幅・整流回路の第
１〜第ｎの整流出力は加算されて、前記初期入力信号を
対数増幅した出力信号を得るように構成された対数増幅
回路において、前記第１段の増幅・整流回路は、ソース
結合された第１および第２のＭＯＳトランジスタにより
形成されるＭＯＳ差動対と、前記第１および第２のＭＯ
Ｓトランジスタの負荷としてそれぞれ動作する第３およ
び第４のＭＯＳトランジスタと、ソース結合された第
５、第６および第７のＭＯＳトランジスタにより形成さ
れ且つ単一のテール電流で駆動される第１トリプルテー
ル・セルと、前記第５および第６のＭＯＳトランジスタ
の負荷としてそれぞれ動作する第８および第９のＭＯＳ
トランジスタを含んでいると共に、前記第３および第４
のＭＯＳトランジスタのゲートには第１定電圧が共通に
印加され、前記第５および第６のＭＯＳトランジスタの
ゲート間に前記第１および第２のＭＯＳトランジスタの
ドレイン間に生成される差動電圧が印加され、前記第８
および第９のＭＯＳトランジスタのゲートには第２定電
圧が共通に印加され、前記ＭＯＳ差動対を形成する前記
第１および第２のＭＯＳトランジスタのゲートが、前記
第１段の増幅・整流回路の前記入力端子を形成し、前記
第１トリプルテール・セルを形成する前記第５および第
６のＭＯＳトランジスタのドレインが、前記第１段の増
幅・整流回路の増幅出力端子を形成し、前記第１トリプ
ルテール・セルを形成する前記第７のＭＯＳトランジス
タのドレインが、前記第１段の増幅・整流回路の整流出
力端子を形成しており、前記第２段〜第ｎ段の増幅・整
流回路のそれぞれは、ソース結合された第１０、第１１
および第１２のＭＯＳトランジスタにより形成され且つ
単一のテール電流で駆動される第２トリプルテール・セ
ルと、前記第１０および第１１のＭＯＳトランジスタの
負荷としてそれぞれ動作する第１３および第１４のＭＯ
Ｓトランジスタを含んでいると共に、前記第１３および
第１４のＭＯＳトランジスタのゲートには定電圧が共通
に印加され、前記第２トリプルテール・セルを形成する
前記第１０および第１１のＭＯＳトランジスタのゲート
が、前記第２段〜第ｎ段の対応する増幅・整流回路の前
記入力端子を形成し、前記第２トリプルテール・セルを
形成する前記第１０および第１１のＭＯＳトランジスタ
のドレインが、前記第２段〜第ｎ段の対応する増幅・整
流回路の増幅出力端子を形成し、前記トリプルテール・
セルを形成する前記第１２のＭＯＳトランジスタのドレ
インが、前記第２段〜第ｎ段の対応する増幅・整流回路
の整流出力端子を形成していることを特徴とする。
【００３１】（１０） 本発明の第３の対数増幅回路
は、本発明の第１の対数増幅回路の第２〜第ｎ段の増幅
・整流回路のＭＯＳ差動対とその負荷として動作するＭ
ＯＳトランジスタを省略したものに相当する。
は、本発明の第１の対数増幅回路の第２〜第ｎ段の増幅
・整流回路のＭＯＳ差動対とその負荷として動作するＭ
ＯＳトランジスタを省略したものに相当する。
【００３２】第２段〜第ｎ段の増幅・整流回路を構成す
る第２トリプルテール・セルの差動出力電圧（すなわ
ち、増幅・整流回路の増幅出力信号）は、その入力信号
（すなわち、当該増幅・整流回路の入力信号）にほぼ比
例し、その利得は、当該トリプルテール・セルを構成す
るＭＯＳトランジスタのトランスコンダクタンス・パラ
メータやトリプルテール・セルを駆動するテール電流の
値に依存しない。
る第２トリプルテール・セルの差動出力電圧（すなわ
ち、増幅・整流回路の増幅出力信号）は、その入力信号
（すなわち、当該増幅・整流回路の入力信号）にほぼ比
例し、その利得は、当該トリプルテール・セルを構成す
るＭＯＳトランジスタのトランスコンダクタンス・パラ
メータやトリプルテール・セルを駆動するテール電流の
値に依存しない。
【００３３】他方、第２トリプルテール・セルを構成す
る第１２ＭＯＳトランジスタのドレイン電流は、第２ト
リプルテール・セルの入力信号（すなわち、対応する増
幅・整流回路の入力信号）に対して二乗特性を持ち、そ
のドレイン電流が整流出力端子から整流出力信号として
出力される。その整流出力信号は、当該増幅・整流回路
の入力電圧の二乗に比例する。
る第１２ＭＯＳトランジスタのドレイン電流は、第２ト
リプルテール・セルの入力信号（すなわち、対応する増
幅・整流回路の入力信号）に対して二乗特性を持ち、そ
のドレイン電流が整流出力端子から整流出力信号として
出力される。その整流出力信号は、当該増幅・整流回路
の入力電圧の二乗に比例する。
【００３４】このため、初期入力信号を対数増幅した出
力信号の利得は、トランスコンダクタンス・パラメータ
やテール電流の値に依存しない。さらに、特開平９−３
６６８６号公報に開示された従来の回路のように負荷抵
抗を使用していない。よって、整流出力信号が温度の影
響を受けることがないので、初期入力信号を対数増幅し
た出力信号の対数特性の温度依存性が小さくなる。
力信号の利得は、トランスコンダクタンス・パラメータ
やテール電流の値に依存しない。さらに、特開平９−３
６６８６号公報に開示された従来の回路のように負荷抵
抗を使用していない。よって、整流出力信号が温度の影
響を受けることがないので、初期入力信号を対数増幅し
た出力信号の対数特性の温度依存性が小さくなる。
【００３５】（１１） 本発明の第３の対数増幅回路の
好ましい例では、前記第７および第１２のＭＯＳトラン
ジスタのゲートに直流電圧が印加される。
好ましい例では、前記第７および第１２のＭＯＳトラン
ジスタのゲートに直流電圧が印加される。
【００３６】この場合には、それぞれの増幅・整流回路
の整流出力電流が高精度な二乗特性を持つ。
の整流出力電流が高精度な二乗特性を持つ。
【００３７】（１２） 本発明の第３の対数増幅回路の
さらに好ましい例では、前記第７ＭＯＳトランジスタの
ゲートに第１直流電圧が印加され、前記第１２ＭＯＳト
ランジスタのゲートに第２直流電圧が印加され、前記第
１および第２の直流電圧のそれぞれを可変して前記整流
出力信号のそれぞれを可変する。
さらに好ましい例では、前記第７ＭＯＳトランジスタの
ゲートに第１直流電圧が印加され、前記第１２ＭＯＳト
ランジスタのゲートに第２直流電圧が印加され、前記第
１および第２の直流電圧のそれぞれを可変して前記整流
出力信号のそれぞれを可変する。
【００３８】この場合、第７および第１２のＭＯＳトラ
ンジスタのドレイン電流がそのゲート電圧に応じて変化
するので、整流出力信号のそれぞれを可変することがで
き、当該対数増幅回路の出力信号の対数特性を制御する
ことができる。
ンジスタのドレイン電流がそのゲート電圧に応じて変化
するので、整流出力信号のそれぞれを可変することがで
き、当該対数増幅回路の出力信号の対数特性を制御する
ことができる。
【００３９】（１３） 本発明の第４の対数増幅器は、
縦続接続された第１段〜第ｎ段（ｎは２以上の整数）の
増幅・整流回路を備え、前記第１段の増幅・整流回路の
入力端子には初期入力信号が入力され、前記第２段〜第
（ｎ−１）段の増幅・整流回路の入力端子には、前記第
１段〜第（ｎ−２）段の増幅・整流回路の増幅出力信号
がそれぞれ入力され、前記第２段〜第（ｎ−１）段の増
幅・整流回路の増幅出力端子からは、それら第２段〜第
（ｎ−１）段の増幅・整流回路の増幅出力信号がそれぞ
れ出力され、且つ前記第２段〜第（ｎ−１）段の増幅・
整流回路の整流出力端子からは、それら第２段〜第（ｎ
−１）段の増幅・整流回路の整流出力信号がそれぞれ出
力され、前記第ｎ段の増幅・整流回路の入力端子には、
前記（ｎ−１）段の増幅・整流回路の増幅出力信号が入
力され、且つ前記第ｎ段の増幅・整流回路の整流出力端
子からは、その第ｎ段の増幅・整流回路の整流出力信号
が出力され、前記第１段〜第ｎ段の増幅・整流回路の第
１〜第ｎの整流出力は加算されて、前記初期入力信号を
対数増幅した出力信号を得るように構成された対数増幅
回路において、前記第１段の増幅・整流回路は、ソース
結合された第１および第２のＭＯＳトランジスタにより
形成されるＭＯＳ差動対と、前記第１および第２のＭＯ
Ｓトランジスタの負荷としてそれぞれ動作する第３およ
び第４のＭＯＳトランジスタと、ソース結合された第
５、第６、第７および第８のＭＯＳトランジスタにより
形成され且つ単一のテール電流で駆動される第１クァド
リテール・セルと、前記第５および第６のＭＯＳトラン
ジスタの負荷としてそれぞれ動作する第９および第１０
のＭＯＳトランジスタを含んでいると共に、前記第３お
よび第４のＭＯＳトランジスタのゲートには第１定電圧
が共通に印加され、前記第５および第６のＭＯＳトラン
ジスタのゲート間に前記第１および第２のＭＯＳトラン
ジスタのドレイン間に生成される差動電圧が印加され、
前記第９および第１０のＭＯＳトランジスタのゲートに
は第２定電圧が共通に印加され、前記ＭＯＳ差動対を形
成する前記第１および第２のＭＯＳトランジスタのゲー
トが、前記第１段の増幅・整流回路の前記入力端子を形
成し、前記第１クァドリテール・セルを形成する前記第
５および第６のＭＯＳトランジスタのドレインが、前記
第１段の増幅・整流回路の増幅出力端子を形成し、前記
第１クァドリテール・セルを形成する前記第７および第
８のＭＯＳトランジスタのドレインが、共通接続されて
前記第１段の増幅・整流回路の整流出力端子を形成して
おり、前記第２段〜第ｎ段の増幅・整流回路のそれぞれ
は、ソース結合された第１１、第１２、第１３および第
１４のＭＯＳトランジスタにより形成され且つ単一のテ
ール電流で駆動される第２クァドリテール・セルと、前
記第１１および第１２のＭＯＳトランジスタの負荷とし
てそれぞれ動作する第１５および第１６のＭＯＳトラン
ジスタを含んでいると共に、前記第１５および第１６の
ＭＯＳトランジスタのゲートには定電圧が共通に印加さ
れ、前記第２クァドリテール・セルを形成する前記第１
１および第１２のＭＯＳトランジスタのゲートが、前記
第２段〜第ｎ段の対応する増幅・整流回路の前記入力端
子を形成し、前記第２クァドリテール・セルを形成する
前記第１１および第１２のＭＯＳトランジスタのドレイ
ンが、前記第２段〜第ｎ段の対応する増幅・整流回路の
増幅出力端子を形成し、前記第１クァドリテール・セル
を形成する前記第１３および第１４のＭＯＳトランジス
タのドレインが、共通接続されて前記第２段〜第ｎ段の
対応する増幅・整流回路の整流出力端子を形成している
ことを特徴とする。
縦続接続された第１段〜第ｎ段（ｎは２以上の整数）の
増幅・整流回路を備え、前記第１段の増幅・整流回路の
入力端子には初期入力信号が入力され、前記第２段〜第
（ｎ−１）段の増幅・整流回路の入力端子には、前記第
１段〜第（ｎ−２）段の増幅・整流回路の増幅出力信号
がそれぞれ入力され、前記第２段〜第（ｎ−１）段の増
幅・整流回路の増幅出力端子からは、それら第２段〜第
（ｎ−１）段の増幅・整流回路の増幅出力信号がそれぞ
れ出力され、且つ前記第２段〜第（ｎ−１）段の増幅・
整流回路の整流出力端子からは、それら第２段〜第（ｎ
−１）段の増幅・整流回路の整流出力信号がそれぞれ出
力され、前記第ｎ段の増幅・整流回路の入力端子には、
前記（ｎ−１）段の増幅・整流回路の増幅出力信号が入
力され、且つ前記第ｎ段の増幅・整流回路の整流出力端
子からは、その第ｎ段の増幅・整流回路の整流出力信号
が出力され、前記第１段〜第ｎ段の増幅・整流回路の第
１〜第ｎの整流出力は加算されて、前記初期入力信号を
対数増幅した出力信号を得るように構成された対数増幅
回路において、前記第１段の増幅・整流回路は、ソース
結合された第１および第２のＭＯＳトランジスタにより
形成されるＭＯＳ差動対と、前記第１および第２のＭＯ
Ｓトランジスタの負荷としてそれぞれ動作する第３およ
び第４のＭＯＳトランジスタと、ソース結合された第
５、第６、第７および第８のＭＯＳトランジスタにより
形成され且つ単一のテール電流で駆動される第１クァド
リテール・セルと、前記第５および第６のＭＯＳトラン
ジスタの負荷としてそれぞれ動作する第９および第１０
のＭＯＳトランジスタを含んでいると共に、前記第３お
よび第４のＭＯＳトランジスタのゲートには第１定電圧
が共通に印加され、前記第５および第６のＭＯＳトラン
ジスタのゲート間に前記第１および第２のＭＯＳトラン
ジスタのドレイン間に生成される差動電圧が印加され、
前記第９および第１０のＭＯＳトランジスタのゲートに
は第２定電圧が共通に印加され、前記ＭＯＳ差動対を形
成する前記第１および第２のＭＯＳトランジスタのゲー
トが、前記第１段の増幅・整流回路の前記入力端子を形
成し、前記第１クァドリテール・セルを形成する前記第
５および第６のＭＯＳトランジスタのドレインが、前記
第１段の増幅・整流回路の増幅出力端子を形成し、前記
第１クァドリテール・セルを形成する前記第７および第
８のＭＯＳトランジスタのドレインが、共通接続されて
前記第１段の増幅・整流回路の整流出力端子を形成して
おり、前記第２段〜第ｎ段の増幅・整流回路のそれぞれ
は、ソース結合された第１１、第１２、第１３および第
１４のＭＯＳトランジスタにより形成され且つ単一のテ
ール電流で駆動される第２クァドリテール・セルと、前
記第１１および第１２のＭＯＳトランジスタの負荷とし
てそれぞれ動作する第１５および第１６のＭＯＳトラン
ジスタを含んでいると共に、前記第１５および第１６の
ＭＯＳトランジスタのゲートには定電圧が共通に印加さ
れ、前記第２クァドリテール・セルを形成する前記第１
１および第１２のＭＯＳトランジスタのゲートが、前記
第２段〜第ｎ段の対応する増幅・整流回路の前記入力端
子を形成し、前記第２クァドリテール・セルを形成する
前記第１１および第１２のＭＯＳトランジスタのドレイ
ンが、前記第２段〜第ｎ段の対応する増幅・整流回路の
増幅出力端子を形成し、前記第１クァドリテール・セル
を形成する前記第１３および第１４のＭＯＳトランジス
タのドレインが、共通接続されて前記第２段〜第ｎ段の
対応する増幅・整流回路の整流出力端子を形成している
ことを特徴とする。
【００４０】（１４） 本発明の第４の対数増幅回路
は、本発明の第３の対数増幅回路において、トリプルテ
ール・セルをクアドリテール・セルに代えたものに相当
する。
は、本発明の第３の対数増幅回路において、トリプルテ
ール・セルをクアドリテール・セルに代えたものに相当
する。
【００４１】クアドリテール・セルを形成する第７およ
び第８のＭＯＳトランジスタのドレインを共通接続しあ
るいは第１１および第１２のＭＯＳトランジスタのドレ
インを共通接続したものは、トリプルテール・セルと等
価な動作を行うから、本発明の第１の対数増幅回路にお
いて述べたのと同じ理由により、整流出力信号が温度の
影響を受けることがないので、対数特性の温度依存性が
小さくなる。
び第８のＭＯＳトランジスタのドレインを共通接続しあ
るいは第１１および第１２のＭＯＳトランジスタのドレ
インを共通接続したものは、トリプルテール・セルと等
価な動作を行うから、本発明の第１の対数増幅回路にお
いて述べたのと同じ理由により、整流出力信号が温度の
影響を受けることがないので、対数特性の温度依存性が
小さくなる。
【００４２】（１５） 本発明の第４の対数増幅回路の
好ましい例では、前記第１段の増幅・整流回路におい
て、前記第７ＭＯＳＦＥＴのゲートに第４定電圧が印加
され、前記第２段〜第ｎ段の増幅・整流回路のそれぞれ
において、前記第１２ＭＯＳＦＥＴのゲートに第４定電
圧が印加される。この場合には、それぞれの増幅・整流
回路の整流出力電流が高精度な二乗特性を持つ。
好ましい例では、前記第１段の増幅・整流回路におい
て、前記第７ＭＯＳＦＥＴのゲートに第４定電圧が印加
され、前記第２段〜第ｎ段の増幅・整流回路のそれぞれ
において、前記第１２ＭＯＳＦＥＴのゲートに第４定電
圧が印加される。この場合には、それぞれの増幅・整流
回路の整流出力電流が高精度な二乗特性を持つ。
【００４３】（１６） 本発明の第４の対数増幅回路の
さらに好ましい例では、前記第１段の増幅・整流回路に
おいて、前記第７ＭＯＳＦＥＴのゲートに第４定電圧が
印加されると共に、前記第２段〜第ｎ段の増幅・整流回
路のそれぞれにおいて、前記第１２ＭＯＳＦＥＴのゲー
トに第５定電圧が印加され、前記第１段の増幅・整流回
路におけると前記第４定電圧および前記第２段〜第ｎ段
の増幅・整流回路における前記第５定電圧の少なくとも
一つの電圧値が変更可能であって、それら第４定電圧ま
たは第５定電圧の電圧値を変えることによって前記出力
信号の対数特性を調整可能とされる。この場合、当該対
数増幅回路の出力信号の対数特性を調整することができ
る。
さらに好ましい例では、前記第１段の増幅・整流回路に
おいて、前記第７ＭＯＳＦＥＴのゲートに第４定電圧が
印加されると共に、前記第２段〜第ｎ段の増幅・整流回
路のそれぞれにおいて、前記第１２ＭＯＳＦＥＴのゲー
トに第５定電圧が印加され、前記第１段の増幅・整流回
路におけると前記第４定電圧および前記第２段〜第ｎ段
の増幅・整流回路における前記第５定電圧の少なくとも
一つの電圧値が変更可能であって、それら第４定電圧ま
たは第５定電圧の電圧値を変えることによって前記出力
信号の対数特性を調整可能とされる。この場合、当該対
数増幅回路の出力信号の対数特性を調整することができ
る。
【００４４】
【発明の実施の形態】以下、本発明の好適な実施形態を
添付図面を参照しながら具体的に説明する。
添付図面を参照しながら具体的に説明する。
【００４５】（第１の実施形態）図１に、本発明の第１
実施形態の対数増幅回路を示す。
実施形態の対数増幅回路を示す。
【００４６】この対数増幅回路は、縦続接続されたｎ個
の増幅・整流回路、すなわち第１増幅・整流回路Ｓ１、
第２増幅・整流回路Ｓ２、・・・、第ｎ増幅・整流回路
Ｓｎと、それら増幅・整流回路Ｓ１〜Ｓｎの整流出力を
加算して対数出力を生成する加算器とを備えて構成され
ている。なお、ここでは、増幅・整流回路Ｓ１〜Ｓｎの
整流出力用の配線を結合することにより、加算してい
る。換言すれば、整流出力用の配線が加算器を構成して
いる。
の増幅・整流回路、すなわち第１増幅・整流回路Ｓ１、
第２増幅・整流回路Ｓ２、・・・、第ｎ増幅・整流回路
Ｓｎと、それら増幅・整流回路Ｓ１〜Ｓｎの整流出力を
加算して対数出力を生成する加算器とを備えて構成され
ている。なお、ここでは、増幅・整流回路Ｓ１〜Ｓｎの
整流出力用の配線を結合することにより、加算してい
る。換言すれば、整流出力用の配線が加算器を構成して
いる。
【００４７】第１〜第ｎの増幅・整流回路Ｓ１〜Ｓｎは
いずれも同じ構成を持つので、ここでは、第１増幅・整
流回路Ｓ１について詳細に説明し、第２〜第ｎの増幅・
整流回路Ｓ２〜Ｓｎについての説明は省略する。
いずれも同じ構成を持つので、ここでは、第１増幅・整
流回路Ｓ１について詳細に説明し、第２〜第ｎの増幅・
整流回路Ｓ２〜Ｓｎについての説明は省略する。
【００４８】（増幅・整流回路Ｓ１の構成）図１に示す
ように、第１増幅・整流回路Ｓ１は、ソース結合された
二つのｎチャネルＭＯＳトランジスタＭ１、Ｍ２により
形成されるＭＯＳ差動対４と、ソース結合された三つの
ｎチャネルＭＯＳトランジスタＭ５、Ｍ６、Ｍ７により
形成されるトリプルテール・セル５（triple-tail cel
l）とを備えている。
ように、第１増幅・整流回路Ｓ１は、ソース結合された
二つのｎチャネルＭＯＳトランジスタＭ１、Ｍ２により
形成されるＭＯＳ差動対４と、ソース結合された三つの
ｎチャネルＭＯＳトランジスタＭ５、Ｍ６、Ｍ７により
形成されるトリプルテール・セル５（triple-tail cel
l）とを備えている。
【００４９】ＭＯＳ差動対４を形成するＭＯＳトランジ
スタＭ１、Ｍ２のソースは、定電流源１（電流値：Ｉ
SS1）を介して接地されている。このＭＯＳ差動対は、
定電流源１の生成する定電流ＩSS1によって駆動され
る。
スタＭ１、Ｍ２のソースは、定電流源１（電流値：Ｉ
SS1）を介して接地されている。このＭＯＳ差動対は、
定電流源１の生成する定電流ＩSS1によって駆動され
る。
【００５０】ＭＯＳトランジスタＭ１、Ｍ２のゲート幅
（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）は、いずれも単
位ＭＯＳトランジスタのそれのＫ1倍である（Ｋ1は定
数、ただしＫ1≧１）。
（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）は、いずれも単
位ＭＯＳトランジスタのそれのＫ1倍である（Ｋ1は定
数、ただしＫ1≧１）。
【００５１】ＭＯＳトランジスタＭ１、Ｍ２のゲート
は、第１増幅・整流回路Ｓ１の第１および第２の入力端
子対を形成し、それらのゲート間に当該対数増幅回路の
入力電圧Ｖiが印加される。すなわち、この第１および
第２の入力端子対は、当該対数増幅回路の入力端子対と
して動作する。
は、第１増幅・整流回路Ｓ１の第１および第２の入力端
子対を形成し、それらのゲート間に当該対数増幅回路の
入力電圧Ｖiが印加される。すなわち、この第１および
第２の入力端子対は、当該対数増幅回路の入力端子対と
して動作する。
【００５２】ｎチャネルＭＯＳトランジスタＭ３は、Ｍ
ＯＳトランジスタＭ１の負荷として動作する。ＭＯＳト
ランジスタＭ３のソースは、ＭＯＳトランジスタＭ１の
ドレインに接続され、ドレインは電源電圧ＶDDが印加さ
れる電源電圧線に接続され、ゲートにはバイアス電圧
（直流定電圧）ＶBが印加される。
ＯＳトランジスタＭ１の負荷として動作する。ＭＯＳト
ランジスタＭ３のソースは、ＭＯＳトランジスタＭ１の
ドレインに接続され、ドレインは電源電圧ＶDDが印加さ
れる電源電圧線に接続され、ゲートにはバイアス電圧
（直流定電圧）ＶBが印加される。
【００５３】ｎチャネルＭＯＳトランジスタＭ４は、Ｍ
ＯＳトランジスタＭ２の負荷として動作する。ＭＯＳト
ランジスタＭ４のソースは、ＭＯＳトランジスタＭ２の
ドレインに接続され、ドレインは電源電圧ＶDDが印加さ
れる電源電圧線に接続され、ゲートにはＭＯＳトランジ
スタＭ３に印加されるのと同じバイアス電圧ＶBが印加
される。
ＯＳトランジスタＭ２の負荷として動作する。ＭＯＳト
ランジスタＭ４のソースは、ＭＯＳトランジスタＭ２の
ドレインに接続され、ドレインは電源電圧ＶDDが印加さ
れる電源電圧線に接続され、ゲートにはＭＯＳトランジ
スタＭ３に印加されるのと同じバイアス電圧ＶBが印加
される。
【００５４】ＭＯＳトランジスタＭ３、Ｍ４のゲート幅
（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）は、いずれも単
位ＭＯＳトランジスタのそれのＫ2倍である（Ｋ2は定
数、ただしＫ2≧１）。
（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）は、いずれも単
位ＭＯＳトランジスタのそれのＫ2倍である（Ｋ2は定
数、ただしＫ2≧１）。
【００５５】トリプルテール・セル５を形成するｎチャ
ネルＭＯＳトランジスタＭ５、Ｍ６、Ｍ７のソースは、
定電流源２（電流値：Ｉ01）を介して接地されている。
このトリプルテール・セル５は、定電流源２の生成する
定電流Ｉ01により駆動され、この定電流Ｉ01がテール電
流である。
ネルＭＯＳトランジスタＭ５、Ｍ６、Ｍ７のソースは、
定電流源２（電流値：Ｉ01）を介して接地されている。
このトリプルテール・セル５は、定電流源２の生成する
定電流Ｉ01により駆動され、この定電流Ｉ01がテール電
流である。
【００５６】ＭＯＳトランジスタＭ５、Ｍ６のゲート
は、ＭＯＳトランジスタＭ１、Ｍ２のドレインにそれぞ
れ接続されている。ＭＯＳトランジスタＭ５、Ｍ６のド
レインは、それぞれ当該第１増幅・整流回路Ｓ１の第１
および第２の出力端子（増幅出力端子）を形成する。
は、ＭＯＳトランジスタＭ１、Ｍ２のドレインにそれぞ
れ接続されている。ＭＯＳトランジスタＭ５、Ｍ６のド
レインは、それぞれ当該第１増幅・整流回路Ｓ１の第１
および第２の出力端子（増幅出力端子）を形成する。
【００５７】ＭＯＳトランジスタＭ５のゲートには、ト
ランジスタＭ１のドレインに生成されるＭＯＳ差動対４
の第１の出力電圧ＶO1が印加される。ＭＯＳトランジス
タＭ６のゲートには、トランジスタＭ２のドレインに生
成されるＭＯＳ差動対の第２の出力電圧ＶO2が印加され
る。これら二つの出力電圧ＶO1とＶO2の差（すなわち、
ＭＯＳ差動対４の差動出力電圧）が、トリプルテール・
セルの入力電圧となる。
ランジスタＭ１のドレインに生成されるＭＯＳ差動対４
の第１の出力電圧ＶO1が印加される。ＭＯＳトランジス
タＭ６のゲートには、トランジスタＭ２のドレインに生
成されるＭＯＳ差動対の第２の出力電圧ＶO2が印加され
る。これら二つの出力電圧ＶO1とＶO2の差（すなわち、
ＭＯＳ差動対４の差動出力電圧）が、トリプルテール・
セルの入力電圧となる。
【００５８】ＭＯＳトランジスタＭ７のゲートには、制
御電圧（直流定電圧）ＶC1が印加される。ＭＯＳトラン
ジスタＭ７のドレインは、当該第１増幅・整流回路Ｓ１
の第３出力端子（整流出力端子）を形成する。
御電圧（直流定電圧）ＶC1が印加される。ＭＯＳトラン
ジスタＭ７のドレインは、当該第１増幅・整流回路Ｓ１
の第３出力端子（整流出力端子）を形成する。
【００５９】ＭＯＳトランジスタＭ５、Ｍ６のゲート幅
（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）は、単位ＭＯＳ
トランジスタのそれのＫ1倍である。ＭＯＳトランジス
タＭ７のゲート幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／
Ｌ）は、単位ＭＯＳトランジスタのそれのＫ3倍である
（Ｋ3は定数、ただしＫ3≧１）。
（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）は、単位ＭＯＳ
トランジスタのそれのＫ1倍である。ＭＯＳトランジス
タＭ７のゲート幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／
Ｌ）は、単位ＭＯＳトランジスタのそれのＫ3倍である
（Ｋ3は定数、ただしＫ3≧１）。
【００６０】ｎチャネルＭＯＳトランジスタＭ１と定電
流源３（電流値：ＩSS1／２）は、トリプルテール・セ
ル５のゲートに印加される制御電圧ＶC1を生成する制御
電圧生成回路を構成する。ＭＯＳトランジスタＭ１０の
ゲートには直流定電圧ＶBが共通に印加されている。Ｍ
ＯＳトランジスタＭ１０のドレインは、電源電圧線に接
続され、そのソースは定電流源３の一端に接続されてい
る。
流源３（電流値：ＩSS1／２）は、トリプルテール・セ
ル５のゲートに印加される制御電圧ＶC1を生成する制御
電圧生成回路を構成する。ＭＯＳトランジスタＭ１０の
ゲートには直流定電圧ＶBが共通に印加されている。Ｍ
ＯＳトランジスタＭ１０のドレインは、電源電圧線に接
続され、そのソースは定電流源３の一端に接続されてい
る。
【００６１】制御電圧ＶC1は、ＭＯＳトランジスタＭ１
０のソース電圧に等しい。換言すれば、制御電圧Ｖ
C1は、ＭＯＳトランジスタＭ１０のソースに生成され
る。第１トリプルテール・セル５のＭＯＳトランジスタ
Ｍ７のゲートは、ＭＯＳトランジスタＭ１０のソースに
接続されている。
０のソース電圧に等しい。換言すれば、制御電圧Ｖ
C1は、ＭＯＳトランジスタＭ１０のソースに生成され
る。第１トリプルテール・セル５のＭＯＳトランジスタ
Ｍ７のゲートは、ＭＯＳトランジスタＭ１０のソースに
接続されている。
【００６２】（増幅・整流回路Ｓ２〜Ｓｎの構成）第１
増幅・整流回路Ｓ１と実質的に同じ構成を持つ第２増幅
・整流回路Ｓ２では、ＭＯＳ差動対を形成するＭＯＳト
ランジスタＭ１、Ｍ２のゲートが、当該第２増幅・整流
回路Ｓ２の入力端子対を形成する。ＭＯＳトランジスタ
Ｍ１１のゲートには、第１増幅・整流回路Ｓ１のＭＯＳ
トランジスタＭ５のドレインに生成された第３の出力電
圧ＶO3が印加される。ＭＯＳトランジスタＭ１２のゲー
トには、第１増幅・整流回路Ｓ１のＭＯＳトランジスタ
Ｍ６のドレインに生成された第４の出力電圧ＶO4が印加
される。換言すれば、当該第２増幅・整流回路Ｓ２の入
力端子間には、第１増幅・整流回路Ｓ１の増幅出力であ
る差動出力電圧（ＶO3−ＶO3）が入力される。
増幅・整流回路Ｓ１と実質的に同じ構成を持つ第２増幅
・整流回路Ｓ２では、ＭＯＳ差動対を形成するＭＯＳト
ランジスタＭ１、Ｍ２のゲートが、当該第２増幅・整流
回路Ｓ２の入力端子対を形成する。ＭＯＳトランジスタ
Ｍ１１のゲートには、第１増幅・整流回路Ｓ１のＭＯＳ
トランジスタＭ５のドレインに生成された第３の出力電
圧ＶO3が印加される。ＭＯＳトランジスタＭ１２のゲー
トには、第１増幅・整流回路Ｓ１のＭＯＳトランジスタ
Ｍ６のドレインに生成された第４の出力電圧ＶO4が印加
される。換言すれば、当該第２増幅・整流回路Ｓ２の入
力端子間には、第１増幅・整流回路Ｓ１の増幅出力であ
る差動出力電圧（ＶO3−ＶO3）が入力される。
【００６３】第２増幅・整流回路Ｓ２のＭＯＳトランジ
スタＭ５、Ｍ６のドレインが、それぞれ当該第２増幅・
整流回路Ｓ２の第１および第２の出力端子（増幅出力端
子）を形成する。また、第２増幅・整流回路Ｓ２のＭＯ
ＳトランジスタＭ１７のドレインが、当該第２増幅・整
流回路Ｓ２の整流出力端子を形成する。この点は、第３
〜第ｎの増幅・整流回路Ｓ３〜Ｓｎについても同様であ
る。ただし、第ｎ段の増幅・整流回路Ｓｎのみは、その
増幅出力端子から信号は出力されない。
スタＭ５、Ｍ６のドレインが、それぞれ当該第２増幅・
整流回路Ｓ２の第１および第２の出力端子（増幅出力端
子）を形成する。また、第２増幅・整流回路Ｓ２のＭＯ
ＳトランジスタＭ１７のドレインが、当該第２増幅・整
流回路Ｓ２の整流出力端子を形成する。この点は、第３
〜第ｎの増幅・整流回路Ｓ３〜Ｓｎについても同様であ
る。ただし、第ｎ段の増幅・整流回路Ｓｎのみは、その
増幅出力端子から信号は出力されない。
【００６４】（増幅・整流回路Ｓ１の動作原理）次に、
図１に示した第１実施形態の対数増幅回路を構成する第
１増幅・整流回路Ｓ１の動作原理について、図２を参照
して説明する。
図１に示した第１実施形態の対数増幅回路を構成する第
１増幅・整流回路Ｓ１の動作原理について、図２を参照
して説明する。
【００６５】基板効果とチャネル長変調を無視し、飽和
領域で動作しているＭＯＳトランジスタのドレイン電流
ＩDとゲート・ソース間電圧ＶGSの関係が二乗則に従う
ものと仮定すると、ドレイン電流ＩDは以下の数式（１
ａ）、（１ｂ）のように表される。
領域で動作しているＭＯＳトランジスタのドレイン電流
ＩDとゲート・ソース間電圧ＶGSの関係が二乗則に従う
ものと仮定すると、ドレイン電流ＩDは以下の数式（１
ａ）、（１ｂ）のように表される。
【００６６】
【数１】
【００６７】数式（１ａ）、（１ｂ）において、Ｋは、
ＭＯＳトランジスタのゲート幅（Ｗ）とゲート長（Ｌ）
の比（Ｗ／Ｌ）の単位ＭＯＳトランジスタのそれに対す
る比、βはトランスコンダクタンスパラメータ、ＶTHは
スレッショルド電圧である。
ＭＯＳトランジスタのゲート幅（Ｗ）とゲート長（Ｌ）
の比（Ｗ／Ｌ）の単位ＭＯＳトランジスタのそれに対す
る比、βはトランスコンダクタンスパラメータ、ＶTHは
スレッショルド電圧である。
【００６８】キャリアの実効モビリティをμ、単位面積
当たりのゲート酸化膜容量をＣOXとすると、トランスコ
ンダクタンスパラメータβは、 β＝μ（ＣOX／２）（Ｗ／Ｌ） で定義される。
当たりのゲート酸化膜容量をＣOXとすると、トランスコ
ンダクタンスパラメータβは、 β＝μ（ＣOX／２）（Ｗ／Ｌ） で定義される。
【００６９】なお、キャリアの実効モビリティμは、絶
対温度Ｔに応じて以下の数式（２）に従って変化する。
対温度Ｔに応じて以下の数式（２）に従って変化する。
【００７０】
【数２】
【００７１】トランスコンダクタンスパラメータβも、
絶対温度Ｔに応じて以下の数式（３）に従って変化す
る。
絶対温度Ｔに応じて以下の数式（３）に従って変化す
る。
【００７２】
【数３】
【００７３】となる。
【００７４】ただし、数式（３）、（４）において、添
え宇３００は３００Ｋ（＝２７℃）におけるμ、β、Ｔ
の値を示す。
え宇３００は３００Ｋ（＝２７℃）におけるμ、β、Ｔ
の値を示す。
【００７５】図３は、トランスコンダクタンスパラメー
タβの温度特性を示す。図３から数式（３）に示された
トランスコンダクタンスβの温度特性が理解される。
タβの温度特性を示す。図３から数式（３）に示された
トランスコンダクタンスβの温度特性が理解される。
【００７６】（ａ）ＭＯＳ差動対について 図２は、当該対数増幅回路の第１増幅・整流回路Ｓ１を
示す。なお、図２において、図１に示されたＩSS1、Ｉ
01およびＶCは、それぞれＩSS1＝ＩSS、Ｉ01＝Ｉ0およ
びＶC1＝ＶCとしている。
示す。なお、図２において、図１に示されたＩSS1、Ｉ
01およびＶCは、それぞれＩSS1＝ＩSS、Ｉ01＝Ｉ0およ
びＶC1＝ＶCとしている。
【００７７】素子間の整合性は良いと仮定すると、ＭＯ
Ｓ差動対４の二つの出力電流、すなわちＭＯＳトランジ
スタＭ１、Ｍ２のドレイン電流ＩD1、ＩD2は、それぞれ
以下の数式（４ａ）（４ｂ）のように表される。
Ｓ差動対４の二つの出力電流、すなわちＭＯＳトランジ
スタＭ１、Ｍ２のドレイン電流ＩD1、ＩD2は、それぞれ
以下の数式（４ａ）（４ｂ）のように表される。
【００７８】
【数４】
【００７９】数式（４ａ）（４ｂ）で表されるＭＯＳト
ランジスタＭ１、Ｍ２のドレイン電流ＩD1、ＩD2はそれ
ぞれ、負荷となっているＭＯＳトランジスタＭ３、Ｍ４
により平方根（ルート）圧縮されて電圧に変換され、出
力電圧ＶO1、ＶO2が生成される。
ランジスタＭ１、Ｍ２のドレイン電流ＩD1、ＩD2はそれ
ぞれ、負荷となっているＭＯＳトランジスタＭ３、Ｍ４
により平方根（ルート）圧縮されて電圧に変換され、出
力電圧ＶO1、ＶO2が生成される。
【００８０】ＭＯＳ差動対４の出力電圧ＶO1、ＶO2は、
次の数式（１３ａ）、（１３ｂ）のように表される。
次の数式（１３ａ）、（１３ｂ）のように表される。
【００８１】
【数５】
【００８２】したがって、ＭＯＳ差動対４の差動出力電
圧ΔＶ1は、次の数式（６）で表される。
圧ΔＶ1は、次の数式（６）で表される。
【００８３】
【数６】
【００８４】数式（６）より、ＭＯＳ差動対４の差動出
力電圧ΔＶは、（ＩD11／２−ＩD21／２）に比例するこ
とが理解される。
力電圧ΔＶは、（ＩD11／２−ＩD21／２）に比例するこ
とが理解される。
【００８５】ここで、ａ、ｂを定数、ｘを変数として、
次の恒等式（６）を考える。
次の恒等式（６）を考える。
【００８６】
【数７】
【００８７】そして、恒等式（６）においてａ、ｂ、ｘ
を下記のように設定する。
を下記のように設定する。
【００８８】
【数８】
【００８９】すると、恒等式（７）の左辺は、（ＩD11
／２−ＩD21／２）に上記数式（４ａ）（４ｂ）を代入
したものに等しくなる。この時、恒等式（５）の右辺は
（Ｋ1β）1/2・Ｖiとなる。よって、次の数式（８）が
成り立つ。
／２−ＩD21／２）に上記数式（４ａ）（４ｂ）を代入
したものに等しくなる。この時、恒等式（５）の右辺は
（Ｋ1β）1/2・Ｖiとなる。よって、次の数式（８）が
成り立つ。
【００９０】
【数９】
【００９１】よって、数式（６）および数式（９）よ
り、次の数式（１０）が成立する。
り、次の数式（１０）が成立する。
【００９２】
【数１０】
【００９３】数式（１０）において、負荷用のＭＯＳト
ランジスタＭ３、Ｍ４のゲート幅（Ｗ）とゲート長
（Ｌ）の比Ｋ2が、ＭＯＳ差動対４を形成するＭＯＳト
ランジスタＭ１、Ｍ２のゲート幅（Ｗ）とゲート長
（Ｌ）の比Ｋ1より大きいならば、このＭＯＳ差動対は
逆相の減衰器となり、Ｋ2がＫ1に等しいまたはＫ1より
小さいならば、このＭＯＳ差動対は逆相の増幅器とな
る。
ランジスタＭ３、Ｍ４のゲート幅（Ｗ）とゲート長
（Ｌ）の比Ｋ2が、ＭＯＳ差動対４を形成するＭＯＳト
ランジスタＭ１、Ｍ２のゲート幅（Ｗ）とゲート長
（Ｌ）の比Ｋ1より大きいならば、このＭＯＳ差動対は
逆相の減衰器となり、Ｋ2がＫ1に等しいまたはＫ1より
小さいならば、このＭＯＳ差動対は逆相の増幅器とな
る。
【００９４】数式（１０）から明らかなように、ＭＯＳ
トランジスタＭ３、Ｍ４を負荷とするＭＯＳ差動対の差
動出力電圧ΔＶ1は、入力電圧Ｖiに比例する。換言すれ
ば、ＭＯＳトランジスタＭ３、Ｍ４を負荷とするＭＯＳ
差動対は、入力電圧Ｖiに対して線形減衰器または線形
増幅器として動作する。そして、（Ｋ2／Ｋ1）を小さい
値に設定すれば、高利得が実現できる。
トランジスタＭ３、Ｍ４を負荷とするＭＯＳ差動対の差
動出力電圧ΔＶ1は、入力電圧Ｖiに比例する。換言すれ
ば、ＭＯＳトランジスタＭ３、Ｍ４を負荷とするＭＯＳ
差動対は、入力電圧Ｖiに対して線形減衰器または線形
増幅器として動作する。そして、（Ｋ2／Ｋ1）を小さい
値に設定すれば、高利得が実現できる。
【００９５】また、入力電圧Ｖiと差動出力電圧ΔＶ1と
の比例関係において、その比例定数、すなわち、電圧利
得は（Ｋ1／Ｋ2）1/2となる。したがって、電圧利得に
は、テール電流値Ｉ0、およびトランスコンダクタンス
・パラメータβ、あるいは負荷抵抗値ＲLを含んでいな
い。これは、電圧利得が温度特性を持たないことを意味
する。
の比例関係において、その比例定数、すなわち、電圧利
得は（Ｋ1／Ｋ2）1/2となる。したがって、電圧利得に
は、テール電流値Ｉ0、およびトランスコンダクタンス
・パラメータβ、あるいは負荷抵抗値ＲLを含んでいな
い。これは、電圧利得が温度特性を持たないことを意味
する。
【００９６】ここで、ＭＯＳ差動対４の差動出力電流を
ΔＩDとすると、ΔＩDはドレイン電流ＩD1、ＩD2を用い
て次の数式（１１）のように表される。
ΔＩDとすると、ΔＩDはドレイン電流ＩD1、ＩD2を用い
て次の数式（１１）のように表される。
【００９７】
【数１１】
【００９８】よって、ＭＯＳ差動対４の差動出力電流Δ
ＩDは、線形項
ＩDは、線形項
【００９９】
【数１２】
【０１００】と非線形項
【０１０１】
【数１３】
【０１０２】とを含んでいることが分かる。
【０１０３】ＭＯＳ差動対４を形成するＭＯＳトランジ
スタＭ１、Ｍ２の結合されたソースの電圧を共通ソース
電圧ＶS1とすると、共通ソース電圧ＶS1は次の数式（１
４）のように表される。
スタＭ１、Ｍ２の結合されたソースの電圧を共通ソース
電圧ＶS1とすると、共通ソース電圧ＶS1は次の数式（１
４）のように表される。
【０１０４】
【数１４】
【０１０５】数式（１４）において、ＶCM1は差動入力
される入力電圧Ｖiのコモンモード電圧である。
される入力電圧Ｖiのコモンモード電圧である。
【０１０６】数式（１４）より分かるように、共通ソー
ス電圧ＶS1は入力電圧Ｖiの関数となっているから、共
通ソース電圧ＶS1は入力電圧Ｖiとともに変動する。ま
た、数式（１４）の第３項（平方根の項）は、非線形項
（１３）の２番目の平方根の（１／２）1/2に等しい。
したがって、ＭＯＳ差動対４の差動出力電流ΔＩDの非
線形項（１３）は、共通ソース電圧ＶS1の変動に起因す
ることが分かる。
ス電圧ＶS1は入力電圧Ｖiの関数となっているから、共
通ソース電圧ＶS1は入力電圧Ｖiとともに変動する。ま
た、数式（１４）の第３項（平方根の項）は、非線形項
（１３）の２番目の平方根の（１／２）1/2に等しい。
したがって、ＭＯＳ差動対４の差動出力電流ΔＩDの非
線形項（１３）は、共通ソース電圧ＶS1の変動に起因す
ることが分かる。
【０１０７】これは、ＭＯＳ差動対の共通ソース電圧Ｖ
S1を一定電圧に固定できるならば、ＭＯＳ差動対４を線
形動作させることができることを意味する。
S1を一定電圧に固定できるならば、ＭＯＳ差動対４を線
形動作させることができることを意味する。
【０１０８】出力電圧ＶO1、ＶO2のコモンモード電圧を
ＶCM2とすると、ＶCM2は次の数式（１５）で表される。
ＶCM2とすると、ＶCM2は次の数式（１５）で表される。
【０１０９】
【数１５】
【０１１０】数式（１５）から、ＭＯＳトランジスタＭ
３、Ｍ４を負荷とするＭＯＳ差動対の出力電圧ＶO1、Ｖ
O2のコモンモード電圧ＶCM2は、共通ソース電圧Ｖ
S1（上記数式（１４）参照）を用いて表されることが分
かる。
３、Ｍ４を負荷とするＭＯＳ差動対の出力電圧ＶO1、Ｖ
O2のコモンモード電圧ＶCM2は、共通ソース電圧Ｖ
S1（上記数式（１４）参照）を用いて表されることが分
かる。
【０１１１】図４は、第１増幅・整流回路Ｓ１のＭＯＳ
差動対４の出力電圧特性の計算値を示す。
差動対４の出力電圧特性の計算値を示す。
【０１１２】図４において、曲線ａ１，ａ２はＭＯＳ差
動対１の出力電圧ＶO1、ＶO2をそれぞれ示し、曲線ａ３
は入力電圧Ｖiのコモンモード電圧ＶCM2を示す。曲線ａ
４は電圧［−ＶO1＋２（ＶB−ＶTH）］を示し、直線ａ
５は電圧［ＶO2−ＶO1＋ＶB−ＶTH］を示す。直線ａ５
から明らかなように、ＭＯＳ差動対１の差動出力電圧Δ
Ｖは入力電圧Ｖiに比例する。
動対１の出力電圧ＶO1、ＶO2をそれぞれ示し、曲線ａ３
は入力電圧Ｖiのコモンモード電圧ＶCM2を示す。曲線ａ
４は電圧［−ＶO1＋２（ＶB−ＶTH）］を示し、直線ａ
５は電圧［ＶO2−ＶO1＋ＶB−ＶTH］を示す。直線ａ５
から明らかなように、ＭＯＳ差動対１の差動出力電圧Δ
Ｖは入力電圧Ｖiに比例する。
【０１１３】図５に、Ｋ2＝Ｋ1＝１の場合のＭＯＳ差動
対１の出力電圧特性と差動出力電圧特性の実測値を示
す。ここで使用したトランジスタ・アレーは、ｎチャネ
ル・パワーＭＯＳトランジスタ・アレー（型名：μＰＡ
５７２Ｔ）である。このＭＯＳトランジスタのスレッシ
ョルド電圧ＶTHはおよそ１．５Ｖであり、トランスコン
ダクタンスパラメータβの値も、現在一般的に用いられ
ているＣＭＯＳプロセスのＭＯＳトランジスタのトラン
スコンダクタンスパラメータβの値に対しておよそ２桁
程度大きい。したがって、電源電圧とテール電流は、入
力電圧範囲を広くするために大きくしなければならな
い。この測定においては、電源電圧を５．０Ｖ（ＶDD＝
５．０Ｖ）、テール電流を１０．５ｍＡ（ＩSS＝１０．
５ｍＡ）としている。
対１の出力電圧特性と差動出力電圧特性の実測値を示
す。ここで使用したトランジスタ・アレーは、ｎチャネ
ル・パワーＭＯＳトランジスタ・アレー（型名：μＰＡ
５７２Ｔ）である。このＭＯＳトランジスタのスレッシ
ョルド電圧ＶTHはおよそ１．５Ｖであり、トランスコン
ダクタンスパラメータβの値も、現在一般的に用いられ
ているＣＭＯＳプロセスのＭＯＳトランジスタのトラン
スコンダクタンスパラメータβの値に対しておよそ２桁
程度大きい。したがって、電源電圧とテール電流は、入
力電圧範囲を広くするために大きくしなければならな
い。この測定においては、電源電圧を５．０Ｖ（ＶDD＝
５．０Ｖ）、テール電流を１０．５ｍＡ（ＩSS＝１０．
５ｍＡ）としている。
【０１１４】図５において、曲線ｂ１、ｂ２はそれぞれ
ＭＯＳ差動対１の二つの出力電圧ＶO1、ＶO2を示し、曲
線ｂ３、ｂ４はそれぞれＭＯＳ差動対１の差動出力電圧
ΔＶ1（＝ＶO1−ＶO2）、−ΔＶ1（＝ＶO2−ＶO1）を示
す。図５より、ＭＯＳトランジスタＭ３、Ｍ４を負荷と
するＭＯＳ差動対１の差動出力電圧ΔＶ1は、広い入力
電圧範囲において線形となっていることが分かる。
ＭＯＳ差動対１の二つの出力電圧ＶO1、ＶO2を示し、曲
線ｂ３、ｂ４はそれぞれＭＯＳ差動対１の差動出力電圧
ΔＶ1（＝ＶO1−ＶO2）、−ΔＶ1（＝ＶO2−ＶO1）を示
す。図５より、ＭＯＳトランジスタＭ３、Ｍ４を負荷と
するＭＯＳ差動対１の差動出力電圧ΔＶ1は、広い入力
電圧範囲において線形となっていることが分かる。
【０１１５】（ｂ）ＭＯＳトリプルテール・セルについ
て 次に、ＭＯＳトランジスタＭ５，Ｍ６，Ｍ７からなるＭ
ＯＳトリプルテール・セル５の動作について説明する。
て 次に、ＭＯＳトランジスタＭ５，Ｍ６，Ｍ７からなるＭ
ＯＳトリプルテール・セル５の動作について説明する。
【０１１６】ＭＯＳトリプルテール・セル５の出力電流
は、同一発明者による特開平８−８３３１４号公報、特
開平８−８４０３７号公報、特開平８−３１５０５６号
公報などに示されている。
は、同一発明者による特開平８−８３３１４号公報、特
開平８−８４０３７号公報、特開平８−３１５０５６号
公報などに示されている。
【０１１７】図２に示す第１増幅・整流回路Ｓ１では、
トリプルテール・セル５の入力端子対を形成するＭＯＳ
トランジスタＭ５、Ｍ６のゲートには、出力電圧ＶO1、
ＶO2がそれぞれ入力される。換言すれば、ＭＯＳトラン
ジスタＭ５、Ｍ６のゲート間には、ＭＯＳ差動対４の差
動出力電圧ΔＶが入力される。よって、このトリプルテ
ール・セル５の差動出力電流ΔＩ1は、ＭＯＳトランジ
スタＭ５、Ｍ６のドレイン電流をそれぞれＩD5、ＩD6と
すると、 ΔＩ1＝ＩD5−ＩD6 と表される。
トリプルテール・セル５の入力端子対を形成するＭＯＳ
トランジスタＭ５、Ｍ６のゲートには、出力電圧ＶO1、
ＶO2がそれぞれ入力される。換言すれば、ＭＯＳトラン
ジスタＭ５、Ｍ６のゲート間には、ＭＯＳ差動対４の差
動出力電圧ΔＶが入力される。よって、このトリプルテ
ール・セル５の差動出力電流ΔＩ1は、ＭＯＳトランジ
スタＭ５、Ｍ６のドレイン電流をそれぞれＩD5、ＩD6と
すると、 ΔＩ1＝ＩD5−ＩD6 と表される。
【０１１８】したがって、特開平８−８３３１４号公報
に開示されているものによれば、このトリプルテール・
セル５の差動出力電流ΔＩ1は次の数式（１６）のよう
に表される。
に開示されているものによれば、このトリプルテール・
セル５の差動出力電流ΔＩ1は次の数式（１６）のよう
に表される。
【０１１９】
【数１６】
【０１２０】ここで、ＭＯＳトランジスタＭ５、Ｍ６の
ゲート間に入力されるＭＯＳ差動対４の差動出力電圧Δ
Ｖ1は、ＭＯＳ差動対４（すなわち、当該第１増幅・整
流回路Ｓ１）への入力電圧Ｖiに対して線形であり、ま
た、トリプルテール・セル５を形成するＭＯＳトランジ
スタＭ５，Ｍ６のドレイン電流ＩD5、ＩD6は、それぞれ
トリプルテール・セル５への入力電圧ΔＶ1に対して二
乗特性を持っていることを考慮すると、図２の第１増幅
・整流回路Ｓ１が二乗特性を持つ電流を出力するために
は、数式（１６）で表されるこのトリプルテール・セル
の差動出力電流ΔＩ1が入力電圧ΔＶ1に対して線形にな
る、換言すれば、入力電圧ΔＶ1に比例することが必要
である。
ゲート間に入力されるＭＯＳ差動対４の差動出力電圧Δ
Ｖ1は、ＭＯＳ差動対４（すなわち、当該第１増幅・整
流回路Ｓ１）への入力電圧Ｖiに対して線形であり、ま
た、トリプルテール・セル５を形成するＭＯＳトランジ
スタＭ５，Ｍ６のドレイン電流ＩD5、ＩD6は、それぞれ
トリプルテール・セル５への入力電圧ΔＶ1に対して二
乗特性を持っていることを考慮すると、図２の第１増幅
・整流回路Ｓ１が二乗特性を持つ電流を出力するために
は、数式（１６）で表されるこのトリプルテール・セル
の差動出力電流ΔＩ1が入力電圧ΔＶ1に対して線形にな
る、換言すれば、入力電圧ΔＶ1に比例することが必要
である。
【０１２１】すなわち、ｃを定数とすると、 ΔＩ1＝ｃΔＶ1 が成り立つことが必要である。
【０１２２】よって、上記数式（１６）の分子のΔＶ1
の係数が定数ｃに等しくなければならない。つまり、以
下の数式（１７）が成り立たなければならない。
の係数が定数ｃに等しくなければならない。つまり、以
下の数式（１７）が成り立たなければならない。
【０１２３】
【数１７】
【０１２４】このとき、トリプルテール・セル５の差動
出力電流ΔＩ1は、次のようになる。
出力電流ΔＩ1は、次のようになる。
【０１２５】
【数１８】
【０１２６】また、数式（１７）からこの時の制御電圧
ＶCを求めると、次の数式（１９）のようになる。
ＶCを求めると、次の数式（１９）のようになる。
【０１２７】
【数１９】
【０１２８】よって、上記数式（１６）で表されるこの
トリプルテール・セル５の差動出力電流ΔＩ1が入力電
圧ΔＶ1に対して線形になる、すなわち、図２の第１増
幅・整流回路Ｓ１が二乗特性を持つ電流を出力するため
には、制御電圧ＶCを数式（１９）が成り立つように設
定しなければならないことになる。そして、その時のト
リプルテール・セルの差動出力電流ΔＩ1は、上記数式
（１８）で表される。
トリプルテール・セル５の差動出力電流ΔＩ1が入力電
圧ΔＶ1に対して線形になる、すなわち、図２の第１増
幅・整流回路Ｓ１が二乗特性を持つ電流を出力するため
には、制御電圧ＶCを数式（１９）が成り立つように設
定しなければならないことになる。そして、その時のト
リプルテール・セルの差動出力電流ΔＩ1は、上記数式
（１８）で表される。
【０１２９】例えば、
【０１３０】
【数２０】
【０１３１】の時には、制御電圧ＶCは次のように設定
される必要がある。
される必要がある。
【０１３２】
【数２１】
【０１３３】以上述べたように、トリプルテール・セル
５のＭＯＳトランジスタＭ７への制御電圧ＶCを上記数
式（１９）が成り立つように設定すれば、上記数式（１
６）で表されるこのトリプルテール・セルの差動出力電
流Ｉ-は入力電圧ΔＶ1に対して線形になる。そして、そ
の差動出力電流ΔＩ1は上記数式（１８）で表されるの
である。
５のＭＯＳトランジスタＭ７への制御電圧ＶCを上記数
式（１９）が成り立つように設定すれば、上記数式（１
６）で表されるこのトリプルテール・セルの差動出力電
流Ｉ-は入力電圧ΔＶ1に対して線形になる。そして、そ
の差動出力電流ΔＩ1は上記数式（１８）で表されるの
である。
【０１３４】ところで、図２に示す第１増幅・整流回路
Ｓ１では、ＭＯＳトランジスタＭ３、Ｍ４を負荷とする
ＭＯＳ差動対とＭＯＳトリプルテール・セルとが縦続接
続されているので、トリプルテール・セルを形成するＭ
ＯＳトランジスタＭ５、Ｍ６、Ｍ７の各ゲート電圧はそ
れぞれ、ＶO1、ＶO2、（ＶCM2＋ＶC）となる。もし、Ｍ
ＯＳトランジスタＭ７のゲート電圧（ＶCM2＋ＶC）＝Ｖ
G7が一定値となるならば、制御電圧ＶCを発生させるゲ
ート・バイアス回路を非常に簡略化できる。そこで、次
にそのために必要な条件を求める。
Ｓ１では、ＭＯＳトランジスタＭ３、Ｍ４を負荷とする
ＭＯＳ差動対とＭＯＳトリプルテール・セルとが縦続接
続されているので、トリプルテール・セルを形成するＭ
ＯＳトランジスタＭ５、Ｍ６、Ｍ７の各ゲート電圧はそ
れぞれ、ＶO1、ＶO2、（ＶCM2＋ＶC）となる。もし、Ｍ
ＯＳトランジスタＭ７のゲート電圧（ＶCM2＋ＶC）＝Ｖ
G7が一定値となるならば、制御電圧ＶCを発生させるゲ
ート・バイアス回路を非常に簡略化できる。そこで、次
にそのために必要な条件を求める。
【０１３５】出力電圧ＶO1、ＶO2のコモンモード電圧Ｖ
CM2は上記の数式（１５）で表され、制御電圧ＶCは上記
の数式（１９）を満たすので、ＭＯＳトランジスタＭ７
のゲート電圧ＶG7＝（ＶCM2＋ＶC）は、次の数式（２
２）のように表される。ただし、ｄは定数である。
CM2は上記の数式（１５）で表され、制御電圧ＶCは上記
の数式（１９）を満たすので、ＭＯＳトランジスタＭ７
のゲート電圧ＶG7＝（ＶCM2＋ＶC）は、次の数式（２
２）のように表される。ただし、ｄは定数である。
【０１３６】
【数２２】
【０１３７】上述したように、図２の第１増幅・整流回
路Ｓ１が二乗特性を持つ電流を出力するためには、トリ
プルテール・セル５の差動出力電流ΔＩ1がその入力電
圧ΔＶ1に比例することが必要であるから、数式（２
２）において入力電圧ΔＶ1を含む項の係数はすべてゼ
ロにならなければならない。すなわち、数式（２２）は
次の数式（２３）のように簡単化されなければならな
い。
路Ｓ１が二乗特性を持つ電流を出力するためには、トリ
プルテール・セル５の差動出力電流ΔＩ1がその入力電
圧ΔＶ1に比例することが必要であるから、数式（２
２）において入力電圧ΔＶ1を含む項の係数はすべてゼ
ロにならなければならない。すなわち、数式（２２）は
次の数式（２３）のように簡単化されなければならな
い。
【０１３８】
【数２３】
【０１３９】数式（２３）が成立するために必要な条件
は、数式（２２）において以下の関係式（２４ａ）、
（２４ｂ）が成立することである。
は、数式（２２）において以下の関係式（２４ａ）、
（２４ｂ）が成立することである。
【０１４０】
【数２４】
【０１４１】よって、これらの関係式（２４ａ）と（２
４ｂ）が満たされるように、電流値Ｉ0、ＩSSなどの値
を設定した場合には、数式（２３）が成立し、ＭＯＳト
ランジスタＭ７のゲート電圧ＶG7＝（ＶCM2＋ＶC）が一
定値となる。その結果、ＭＯＳトランジスタＭ７に対す
る制御電圧ＶCを発生させるバイアス回路は、図２に示
すように非常に簡略化される。そして、その場合には、
図２の回路構成において制御電圧ＶCが上記数式（１
９）を満たすので、上記数式（１８）で表されるよう
に、このトリプルテール・セル５の差動出力電流ΔＩ1
は入力電圧ΔＶ1に対して線形になる。
４ｂ）が満たされるように、電流値Ｉ0、ＩSSなどの値
を設定した場合には、数式（２３）が成立し、ＭＯＳト
ランジスタＭ７のゲート電圧ＶG7＝（ＶCM2＋ＶC）が一
定値となる。その結果、ＭＯＳトランジスタＭ７に対す
る制御電圧ＶCを発生させるバイアス回路は、図２に示
すように非常に簡略化される。そして、その場合には、
図２の回路構成において制御電圧ＶCが上記数式（１
９）を満たすので、上記数式（１８）で表されるよう
に、このトリプルテール・セル５の差動出力電流ΔＩ1
は入力電圧ΔＶ1に対して線形になる。
【０１４２】また、上記「（ａ）ＭＯＳ差動対につい
て」で既述したように、ＭＯＳトリプルテー・セル５へ
の入力電圧ΔＶ1は、ＭＯＳトランジスタＭ３、Ｍ４を
負荷とするＭＯＳ差動対の差動出力電圧ΔＶ1であり、
当該第１増幅・整流回路Ｓ１への入力電圧Ｖiに比例す
る。
て」で既述したように、ＭＯＳトリプルテー・セル５へ
の入力電圧ΔＶ1は、ＭＯＳトランジスタＭ３、Ｍ４を
負荷とするＭＯＳ差動対の差動出力電圧ΔＶ1であり、
当該第１増幅・整流回路Ｓ１への入力電圧Ｖiに比例す
る。
【０１４３】こうして、図２の第１増幅・整流回路Ｓ１
は、その入力電圧Ｖiに対して二乗特性を持つ出力電流
ΔＩ1をＭＯＳトリプルテール・セルの差動出力電流と
して出力することが確認されるのである。
は、その入力電圧Ｖiに対して二乗特性を持つ出力電流
ΔＩ1をＭＯＳトリプルテール・セルの差動出力電流と
して出力することが確認されるのである。
【０１４４】なお、この場合には、ＭＯＳトランジスタ
Ｍ５，Ｍ６，Ｍ７で形成されるトリプルテール・セル
は、同一発明者による特開平６−１５２２７５号公報に
示されるような適応バイアス差動対として動作する。
Ｍ５，Ｍ６，Ｍ７で形成されるトリプルテール・セル
は、同一発明者による特開平６−１５２２７５号公報に
示されるような適応バイアス差動対として動作する。
【０１４５】他方、図２に示すトリプルテール・セル５
において、ＭＯＳトランジスタＭ５、Ｍ６のドレイン電
流ＩD5、ＩD6はそれぞれ、負荷となっているＭＯＳトラ
ンジスタＭ８、Ｍ９により平方根（ルート）圧縮されて
電圧に変換され、出力電圧ＶO3、ＶO4が生成される。ト
リプルテール・セル５の入力差動対の差動出力電圧をΔ
Ｖ2とすると、ＭＯＳ差動対４の場合と同様に、ΔＶ2は
数式（２５）で表される。
において、ＭＯＳトランジスタＭ５、Ｍ６のドレイン電
流ＩD5、ＩD6はそれぞれ、負荷となっているＭＯＳトラ
ンジスタＭ８、Ｍ９により平方根（ルート）圧縮されて
電圧に変換され、出力電圧ＶO3、ＶO4が生成される。ト
リプルテール・セル５の入力差動対の差動出力電圧をΔ
Ｖ2とすると、ＭＯＳ差動対４の場合と同様に、ΔＶ2は
数式（２５）で表される。
【０１４６】
【数２５】
【０１４７】数式（２５）において、負荷用のＭＯＳト
ランジスタＭ８、Ｍ９のゲート幅（Ｗ）とゲート長
（Ｌ）の比Ｋ4が、トリプルテール・セル５を形成する
ＭＯＳトランジスタＭ５、Ｍ６のゲート幅（Ｗ）とゲー
ト長（Ｌ）の比Ｋ1より大きいならば、このトリプルテ
ール・セル５は逆相の減衰器となり、Ｋ4がＫ1に等しい
またはＫ1より小さいならば、このトリプルテール・セ
ル５は逆相の増幅器となる。
ランジスタＭ８、Ｍ９のゲート幅（Ｗ）とゲート長
（Ｌ）の比Ｋ4が、トリプルテール・セル５を形成する
ＭＯＳトランジスタＭ５、Ｍ６のゲート幅（Ｗ）とゲー
ト長（Ｌ）の比Ｋ1より大きいならば、このトリプルテ
ール・セル５は逆相の減衰器となり、Ｋ4がＫ1に等しい
またはＫ1より小さいならば、このトリプルテール・セ
ル５は逆相の増幅器となる。
【０１４８】さらに、ＭＯＳ差動対４において数式（１
０）が成立するので、トリプルテール・セル５の差動出
力電圧ΔＶ2は、数式（２６）で表される。
０）が成立するので、トリプルテール・セル５の差動出
力電圧ΔＶ2は、数式（２６）で表される。
【０１４９】
【数２６】
【０１５０】上記数式（２６）より、トリプルテール・
セル５の差動出力電圧ΔＶ2がＭＯＳ差動対の入力電圧
Ｖi、すなわち、第１増幅・整流回路Ｓ１の入力電圧Ｖi
に比例することが分かる。この入力電圧Ｖiと差動出力
電圧ΔＶ2との比例関係において、その比例定数（Ｋ12
／Ｋ2Ｋ4）1/2は、第１増幅・整流回路Ｓ１の電圧利得
に相当する。そして、電圧利得には、テール電流値
Ｉ0、およびトランスコンダクタンスパラメータβ、あ
るいは負荷抵抗値ＲLを含んでいない。これは、電圧利
得が温度特性を持たないことを意味する。
セル５の差動出力電圧ΔＶ2がＭＯＳ差動対の入力電圧
Ｖi、すなわち、第１増幅・整流回路Ｓ１の入力電圧Ｖi
に比例することが分かる。この入力電圧Ｖiと差動出力
電圧ΔＶ2との比例関係において、その比例定数（Ｋ12
／Ｋ2Ｋ4）1/2は、第１増幅・整流回路Ｓ１の電圧利得
に相当する。そして、電圧利得には、テール電流値
Ｉ0、およびトランスコンダクタンスパラメータβ、あ
るいは負荷抵抗値ＲLを含んでいない。これは、電圧利
得が温度特性を持たないことを意味する。
【０１５１】（ｃ）動作入力電圧範囲について 次に、図２の第１増幅・整流回路Ｓ１の動作入力電圧範
囲について説明する。
囲について説明する。
【０１５２】トリプルテール・セル５を形成するＭＯＳ
トランジスタＭ５，Ｍ６のドレイン電流ＩD5、ＩD6は、
それぞれこのトリプルテール・セル５への入力電圧ΔＶ
1に対して二乗特性を持っているので、ＭＯＳトランジ
スタＭ５、Ｍ６、Ｍ７のドレイン電流ＩD5、ＩD6、ＩD7
は、それぞれ次の数式（２７ａ）、（２７ｂ）（２７
ｃ）のように示される。
トランジスタＭ５，Ｍ６のドレイン電流ＩD5、ＩD6は、
それぞれこのトリプルテール・セル５への入力電圧ΔＶ
1に対して二乗特性を持っているので、ＭＯＳトランジ
スタＭ５、Ｍ６、Ｍ７のドレイン電流ＩD5、ＩD6、ＩD7
は、それぞれ次の数式（２７ａ）、（２７ｂ）（２７
ｃ）のように示される。
【０１５３】
【数２７】
【０１５４】このＭＯＳトリプルテール・セル５の差動
対を構成している２つのＭＯＳトランジスタＭ５、Ｍ６
の実効的なテール電流は、ドレイン電流ＩD5とＩD6の和
で表される。よって、上記数式（２７ａ）、（２７ｂ）
を用いて次の数式（２８）が得られる。
対を構成している２つのＭＯＳトランジスタＭ５、Ｍ６
の実効的なテール電流は、ドレイン電流ＩD5とＩD6の和
で表される。よって、上記数式（２７ａ）、（２７ｂ）
を用いて次の数式（２８）が得られる。
【０１５５】
【数２８】
【０１５６】数式（２７ｃ）と（２８）から明らかなよ
うに、トリプルテール・セル５の二つの出力電流ＩD7と
（ＩD5＋ＩD6）はいずれもその入力電圧ΔＶ1の二乗に
比例し、したがって、それら出力電流ＩD7と（ＩD5＋Ｉ
D6）はいずれもその入力電圧ΔＶ1に対して理想的な二
乗特性を持つ。
うに、トリプルテール・セル５の二つの出力電流ＩD7と
（ＩD5＋ＩD6）はいずれもその入力電圧ΔＶ1の二乗に
比例し、したがって、それら出力電流ＩD7と（ＩD5＋Ｉ
D6）はいずれもその入力電圧ΔＶ1に対して理想的な二
乗特性を持つ。
【０１５７】次に、ＭＯＳトリプルテール・セル５の線
形入力電圧範囲とＭＯＳ差動対４の動作入力電圧範囲が
等しくなる条件を求める。
形入力電圧範囲とＭＯＳ差動対４の動作入力電圧範囲が
等しくなる条件を求める。
【０１５８】まず、ＭＯＳトリプルテール・セル５を形
成するＭＯＳトランジスタＭ５，Ｍ６，Ｍ７がいずれも
ピンチオフしないならば、ＭＯＳ差動対４の二つの出力
電圧ＶO1、ＶO2と制御電圧ＶCはそれぞれ、次の数式
（２９ａ）、（２９ｂ）、（２９ｃ）のように表され
る。
成するＭＯＳトランジスタＭ５，Ｍ６，Ｍ７がいずれも
ピンチオフしないならば、ＭＯＳ差動対４の二つの出力
電圧ＶO1、ＶO2と制御電圧ＶCはそれぞれ、次の数式
（２９ａ）、（２９ｂ）、（２９ｃ）のように表され
る。
【０１５９】
【数２９】
【０１６０】なお、数式（２９ａ）、（２９ｂ）は、数
式（１３ａ）、（１３ｂ）と同一である。
式（１３ａ）、（１３ｂ）と同一である。
【０１６１】ＩD1＝ＩSS、ＩD2＝０の時、上記数式（２
９ａ）、（２９ｂ）、（２９ｃ）は次のようになる。
９ａ）、（２９ｂ）、（２９ｃ）は次のようになる。
【０１６２】
【数３０】
【０１６３】数式（３０ａ）を上記数式（２７ａ）に代
入すると、ＩD5について次の数式（３１）が得られる。
入すると、ＩD5について次の数式（３１）が得られる。
【０１６４】
【数３１】
【０１６５】数式（３１）を整理すると、次の数式（３
２）のようになる。
２）のようになる。
【０１６６】
【数３２】
【０１６７】同様に、数式（３０b）を上記数式（２７
ｂ）に代入すると、ＩD6について次の数式（３３）が得
られる。
ｂ）に代入すると、ＩD6について次の数式（３３）が得
られる。
【０１６８】
【数３３】
【０１６９】数式（３３）を整理すると、次の数式（３
４）のようになる。
４）のようになる。
【０１７０】
【数３４】
【０１７１】数式（３４）から数式（３２）を引くと、
次の数式（３５）が得られる。
次の数式（３５）が得られる。
【０１７２】
【数３５】
【０１７３】数式（３５）は、ＭＯＳトリプルテール・
セル５への差動入力電圧ΔＶ1の最大値を示す。
セル５への差動入力電圧ΔＶ1の最大値を示す。
【０１７４】他方、差動入力電圧ΔＶ1の最小値はＩD2
＝ＩSS、ＩD1＝０の時に得られ、その時のΔＶ1は次の
ようになる。
＝ＩSS、ＩD1＝０の時に得られ、その時のΔＶ1は次の
ようになる。
【０１７５】
【数３６】
【０１７６】よって、差動入力電圧ΔＶ1の範囲は、次
のように表されることが分かる。
のように表されることが分かる。
【０１７７】
【数３７】
【０１７８】さらに、数式（３０ｃ）を上記数式（２７
ｃ）に代入すると、ＩD7について次の数式（３８）が得
られる。
ｃ）に代入すると、ＩD7について次の数式（３８）が得
られる。
【０１７９】
【数３８】
【０１８０】この数式（３８）に、上記数式（３４）、
（３５）を代入してこれを解くと、次の数式（３９）が
得られる。
（３５）を代入してこれを解くと、次の数式（３９）が
得られる。
【０１８１】
【数３９】
【０１８２】よって、定電流源の１，２，３の電流値Ｉ
0，ＩSSと、ＭＯＳトランジスタのゲート幅とゲート長
の比の単位ＭＯＳトランジスタのそれに対する比Ｋ2の
値を数式（３９）を満たすように設定すれば、ＭＯＳト
リプルテール・セル５の線形入力電圧範囲がＭＯＳ差動
対４の動作入力電圧範囲に等しくなる。その結果、図２
の第１増幅・整流回路Ｓ１では、理想的な二乗特性（整
流特性）が当該第１増幅・整流回路Ｓ１の動作入力電圧
範囲の全体にわたって得られる。
0，ＩSSと、ＭＯＳトランジスタのゲート幅とゲート長
の比の単位ＭＯＳトランジスタのそれに対する比Ｋ2の
値を数式（３９）を満たすように設定すれば、ＭＯＳト
リプルテール・セル５の線形入力電圧範囲がＭＯＳ差動
対４の動作入力電圧範囲に等しくなる。その結果、図２
の第１増幅・整流回路Ｓ１では、理想的な二乗特性（整
流特性）が当該第１増幅・整流回路Ｓ１の動作入力電圧
範囲の全体にわたって得られる。
【０１８３】そして、この場合には、図２のＭＯＳトリ
プルテール・セル５は最大の線形入力電圧範囲を有する
適応バイアス差動対として動作する。
プルテール・セル５は最大の線形入力電圧範囲を有する
適応バイアス差動対として動作する。
【０１８４】図２の第１増幅・整流回路Ｓ１の回路構成
を最も簡略化できるのは、例えば、Ｋ1＝Ｋ2＝１、Ｋ3
＝２、ＩSS＝Ｉ0／２の場合である。この時に定数ｃの
値は
を最も簡略化できるのは、例えば、Ｋ1＝Ｋ2＝１、Ｋ3
＝２、ＩSS＝Ｉ0／２の場合である。この時に定数ｃの
値は
【０１８５】
【数４０】
【０１８６】となる。
【０１８７】数式（４０）は上記の数式（１９）を満た
し、この時の定数ｄと制御電圧ＶCはそれぞれ、次の数
式（４１ａ）、（４１ｂ）のようになる。
し、この時の定数ｄと制御電圧ＶCはそれぞれ、次の数
式（４１ａ）、（４１ｂ）のようになる。
【０１８８】
【数４１】
【０１８９】したがって、トランジスタを負荷とするＭ
ＯＳ差動対を縦続接続すれば線形増幅器となり、Ｋ2／
Ｋ1が１より小さくなるように設定すれば、高利得が実
現できる。
ＯＳ差動対を縦続接続すれば線形増幅器となり、Ｋ2／
Ｋ1が１より小さくなるように設定すれば、高利得が実
現できる。
【０１９０】（対数増幅回路の動作）上記の通り、図２
の第１増幅・整流回路は、線形で且つ電圧利得が（Ｋ12
／Ｋ 2Ｋ4）1/2の差動増幅回路としての機能と二乗特性
を持つ電流を出力する整流回路としての機能を持つ。し
たがって、図１に示すように、第１〜第ｎの増幅・整流
回路Ｓ１〜Ｓｎを縦続接続することにより、第１〜第ｎ
の増幅・整流回路Ｓ１〜Ｓｎの整流電流Ｉ1〜Ｉnは、図
６に示すような特性を持つ。これら整流電流Ｉ1〜Ｉ
nは、接続線９を介して加算され、出力端子１０に加算
された出力電流ＩRSSI（＝Ｉ1＋Ｉ2＋・・・＋Ｉn）が
出力される。
の第１増幅・整流回路は、線形で且つ電圧利得が（Ｋ12
／Ｋ 2Ｋ4）1/2の差動増幅回路としての機能と二乗特性
を持つ電流を出力する整流回路としての機能を持つ。し
たがって、図１に示すように、第１〜第ｎの増幅・整流
回路Ｓ１〜Ｓｎを縦続接続することにより、第１〜第ｎ
の増幅・整流回路Ｓ１〜Ｓｎの整流電流Ｉ1〜Ｉnは、図
６に示すような特性を持つ。これら整流電流Ｉ1〜Ｉ
nは、接続線９を介して加算され、出力端子１０に加算
された出力電流ＩRSSI（＝Ｉ1＋Ｉ2＋・・・＋Ｉn）が
出力される。
【０１９１】図６は、各整流電流Ｉ1、Ｉ2、・・・、Ｉ
nおよびＩRSSIと入力電圧Ｖiとの関係を示す。図６か
ら、出力電流ＩRSSIが入力電圧Ｖiに対して疑似対数特
性を持つことが分かる。
nおよびＩRSSIと入力電圧Ｖiとの関係を示す。図６か
ら、出力電流ＩRSSIが入力電圧Ｖiに対して疑似対数特
性を持つことが分かる。
【０１９２】各整流出力電流Ｉ1、Ｉ2、・・・、Ｉnが
温度依存性を持たなければ、出力電流ＩRSSIも温度依存
性を持たない。
温度依存性を持たなければ、出力電流ＩRSSIも温度依存
性を持たない。
【０１９３】また、整流出力電流Ｉ1〜Ｉnは、第１〜第
ｎの増幅・整流回路Ｓ１〜Ｓｎのトリプルテール・セル
に印加される各制御電圧ＶC1〜ＶCnの変化に対応して変
化する。すなわち、制御電圧ＶC1〜ＶCnを高く設定する
と整流出力電流Ｉ1〜Ｉnは増加し、制御電圧ＶC1〜ＶCn
を低く設定すると整流出力電流Ｉ1〜Ｉnは減少する。出
力電流ＩRSSIの対数特性は、縦続接統されるＭＯＳトリ
プルテール・セルの各段の電圧利得によって、各段の受
け持つ対数特性のダイナミックレンジが決定され、前段
と後段での整流電流の重畳される部分が変わる。
ｎの増幅・整流回路Ｓ１〜Ｓｎのトリプルテール・セル
に印加される各制御電圧ＶC1〜ＶCnの変化に対応して変
化する。すなわち、制御電圧ＶC1〜ＶCnを高く設定する
と整流出力電流Ｉ1〜Ｉnは増加し、制御電圧ＶC1〜ＶCn
を低く設定すると整流出力電流Ｉ1〜Ｉnは減少する。出
力電流ＩRSSIの対数特性は、縦続接統されるＭＯＳトリ
プルテール・セルの各段の電圧利得によって、各段の受
け持つ対数特性のダイナミックレンジが決定され、前段
と後段での整流電流の重畳される部分が変わる。
【０１９４】したがって、制御電圧ＶC1〜ＶCnを適宜設
定することにより、対数増幅回路の対数精度や傾きなど
の対数特性を調整できる。
定することにより、対数増幅回路の対数精度や傾きなど
の対数特性を調整できる。
【０１９５】なお、トリプルテール・セル５の整流出力
電流Ｉ1は数式（２７ｃ）に示されるように、２乗電流
となっているので、入力電圧ＶiをｄＢ表示した場合の
動作タイナミックレンジは６〜８ｄＢ程度しか確保でき
ないから、トランジスタを負荷とするＭＯＳ差動対とト
ランジスタを負荷とするＭＯＳトリプルテール・セルの
電圧利得の積が１段当たりの総合電圧利得となる。
電流Ｉ1は数式（２７ｃ）に示されるように、２乗電流
となっているので、入力電圧ＶiをｄＢ表示した場合の
動作タイナミックレンジは６〜８ｄＢ程度しか確保でき
ないから、トランジスタを負荷とするＭＯＳ差動対とト
ランジスタを負荷とするＭＯＳトリプルテール・セルの
電圧利得の積が１段当たりの総合電圧利得となる。
【０１９６】具体的な（Ｋ2Ｋ4／Ｋ12）の値は、例えば
４〜６程度である。
４〜６程度である。
【０１９７】（第２の実施形態）図７および第８図は、
本発明の第２の実施形態の対数増幅回路を示す。
本発明の第２の実施形態の対数増幅回路を示す。
【０１９８】この第２実施形態の対数増幅回路は、増幅
・整流回路Ｓ１〜Ｓｎのそれぞれにおいて、トリプルテ
ール・セルに代えてクアドリテール・セル（quadritail
cell）を用いた点以外は、図１および図２の第１実施
形態の対数増幅回路と同じ構成を持つ。よって、同一の
要素には同じ符号を付して同一構成部分についての説明
は省略する。
・整流回路Ｓ１〜Ｓｎのそれぞれにおいて、トリプルテ
ール・セルに代えてクアドリテール・セル（quadritail
cell）を用いた点以外は、図１および図２の第１実施
形態の対数増幅回路と同じ構成を持つ。よって、同一の
要素には同じ符号を付して同一構成部分についての説明
は省略する。
【０１９９】上述したように、図２の第１増幅・整流回
路Ｓ１のトリプルテール・セル５を構成するＭＯＳトラ
ンジスタＭ７は、ゲート幅とゲート長との比（Ｗ／Ｌ）
が単位ＭＯＳトランジスタの２倍の大きさを持つ（Ｋ3
＝２）。このため、そのＭＯＳトランジスタＭ７をソー
ス、ドレイン、ゲートのすべてが共通接続された二つの
単位ＭＯＳトランジスタＭ７ＡとＭ７Ｂに分割すること
ができる。すなわち、図８に示すクアドリテール・セル
５Ａのように変形できる。
路Ｓ１のトリプルテール・セル５を構成するＭＯＳトラ
ンジスタＭ７は、ゲート幅とゲート長との比（Ｗ／Ｌ）
が単位ＭＯＳトランジスタの２倍の大きさを持つ（Ｋ3
＝２）。このため、そのＭＯＳトランジスタＭ７をソー
ス、ドレイン、ゲートのすべてが共通接続された二つの
単位ＭＯＳトランジスタＭ７ＡとＭ７Ｂに分割すること
ができる。すなわち、図８に示すクアドリテール・セル
５Ａのように変形できる。
【０２００】クアドリテール・セル５Ａは、トリプルテ
ール・セル５と等価であるから、第２実施形態の対数増
幅回路の動作は、第１の実施形態のそれとまったく同じ
である。
ール・セル５と等価であるから、第２実施形態の対数増
幅回路の動作は、第１の実施形態のそれとまったく同じ
である。
【０２０１】したがって、第１〜第ｎの増幅・整流回路
の整流出力電流Ｉ1〜Ｉnのそれぞれが接続線９を介して
加算され、出力電流ＩRSSIが出力端子１０に出力され
る。この出力電流ＩRSSIは、対数増幅回路の入力電圧Ｖ
iに対して対数特性を持つ。
の整流出力電流Ｉ1〜Ｉnのそれぞれが接続線９を介して
加算され、出力電流ＩRSSIが出力端子１０に出力され
る。この出力電流ＩRSSIは、対数増幅回路の入力電圧Ｖ
iに対して対数特性を持つ。
【０２０２】また、各制御電流ＶC1、ＶC2、・・・ＶCn
を適宜設定することにより、出力電流ＩRSSIの対数特性
を変化させることができる。
を適宜設定することにより、出力電流ＩRSSIの対数特性
を変化させることができる。
【０２０３】図９に、クァドリテール・セル５Ａを構成
するＭＯＳトランジスタＭ５、Ｍ６、Ｍ７Ａ、Ｍ７Ｂの
ドレイン電流ＩD5、ＩD6、ＩD7AおよびＩD7Bの特性を示
す。
するＭＯＳトランジスタＭ５、Ｍ６、Ｍ７Ａ、Ｍ７Ｂの
ドレイン電流ＩD5、ＩD6、ＩD7AおよびＩD7Bの特性を示
す。
【０２０４】図９において、曲線Ａ１、Ａ２、Ａ３か
ら、ドレイン電流ＩD5、ＩD6、ＩD7A、ＩD7Bがいずれも
２乗特性を持っていることが分かる。また、曲線Ａ４か
ら、ドレイン電流ＩD7AおよびＩD7Bの和も２乗特性を持
つことも分かる。さらに、曲線Ａ５からドレイン電流Ｉ
D5およびＩD7Aの和が線形特性を持ち、曲線Ａ６からド
レイン電流ＩD6およびＩD7Bの和が線形特性を持つこと
も分かる。
ら、ドレイン電流ＩD5、ＩD6、ＩD7A、ＩD7Bがいずれも
２乗特性を持っていることが分かる。また、曲線Ａ４か
ら、ドレイン電流ＩD7AおよびＩD7Bの和も２乗特性を持
つことも分かる。さらに、曲線Ａ５からドレイン電流Ｉ
D5およびＩD7Aの和が線形特性を持ち、曲線Ａ６からド
レイン電流ＩD6およびＩD7Bの和が線形特性を持つこと
も分かる。
【０２０５】（第３の実施形態）図１０は、本発明の第
３実施形態の対数増幅回路を示す。
３実施形態の対数増幅回路を示す。
【０２０６】第３実施形態の対数増幅回路は、第１実施
形態の対数増幅回路と同様に、ｎ個の増幅・整流回路Ｓ
１〜Ｓｎが縦続接続されている。第１の増幅・整流回路
Ｓ１は、第１実施形態のそれとまったく同じ構成からな
る。よって、同一の要素には同じ符号を付してその説明
は省略する。
形態の対数増幅回路と同様に、ｎ個の増幅・整流回路Ｓ
１〜Ｓｎが縦続接続されている。第１の増幅・整流回路
Ｓ１は、第１実施形態のそれとまったく同じ構成からな
る。よって、同一の要素には同じ符号を付してその説明
は省略する。
【０２０７】他方、第２〜第ｎの増幅・整流回路Ｓ２〜
Ｓｎは、第１実施形態の対数増幅回路の第２〜〜第ｎの
増幅・整流回路Ｓ２〜ＳｎにおけるＭＯＳ差動対を省略
したものに相当する。
Ｓｎは、第１実施形態の対数増幅回路の第２〜〜第ｎの
増幅・整流回路Ｓ２〜ＳｎにおけるＭＯＳ差動対を省略
したものに相当する。
【０２０８】すなわち、第２の増幅・整流回路Ｓ２は、
ソース結合された三つのｎチャネルＭＯＳトランジスタ
Ｍ５、Ｍ６、Ｍ７により形成されるトリプルテール・セ
ル５（triple-tail cell）を備えている。
ソース結合された三つのｎチャネルＭＯＳトランジスタ
Ｍ５、Ｍ６、Ｍ７により形成されるトリプルテール・セ
ル５（triple-tail cell）を備えている。
【０２０９】トリプルテール・セル５を形成するｎチャ
ネルＭＯＳトランジスタＭ１５、Ｍ１６、Ｍ１７のソー
スは、定電流源１２（電流値：Ｉ01）を介して接地され
ている。このトリプルテール・セル１５は、定電流源１
２の生成する定電流Ｉ01により駆動され、この定電流Ｉ
01がテール電流である。
ネルＭＯＳトランジスタＭ１５、Ｍ１６、Ｍ１７のソー
スは、定電流源１２（電流値：Ｉ01）を介して接地され
ている。このトリプルテール・セル１５は、定電流源１
２の生成する定電流Ｉ01により駆動され、この定電流Ｉ
01がテール電流である。
【０２１０】ＭＯＳトランジスタＭ１５、Ｍ１６のゲー
トは、Ｍ５およびＭ６のドレインのドレインにそれぞれ
接続されており、トリプルテール・セル１５の入力端子
対、すなわち、第２増幅・整流回路の入力端子対を形成
する。そして、ＭＯＳトランジスタＭＯＳトランジスタ
Ｍ１５、Ｍ１６のドレインは、それぞれ第２増幅・整流
回路Ｓ２の増幅出力端子を形成する。
トは、Ｍ５およびＭ６のドレインのドレインにそれぞれ
接続されており、トリプルテール・セル１５の入力端子
対、すなわち、第２増幅・整流回路の入力端子対を形成
する。そして、ＭＯＳトランジスタＭＯＳトランジスタ
Ｍ１５、Ｍ１６のドレインは、それぞれ第２増幅・整流
回路Ｓ２の増幅出力端子を形成する。
【０２１１】ＭＯＳトランジスタＭ１５およびＭ１６の
ゲート間には、第１増幅・整流回路Ｓ１の出力電圧が入
力電圧として印加される。
ゲート間には、第１増幅・整流回路Ｓ１の出力電圧が入
力電圧として印加される。
【０２１２】ＭＯＳトランジスタＭ１７は、制御電圧
（直流定電圧）ＶC2が印加される。ＭＯＳトランジスタ
Ｍ１７のドレインは、当該第１増幅・整流回路Ｓ２の整
流出力端子を形成する。
（直流定電圧）ＶC2が印加される。ＭＯＳトランジスタ
Ｍ１７のドレインは、当該第１増幅・整流回路Ｓ２の整
流出力端子を形成する。
【０２１３】ＭＯＳトランジスタＭ１５、Ｍ１６のゲー
ト幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）は、単位Ｍ
ＯＳトランジスタのそれのＫ1倍である（Ｋ1は定数、た
だしＫ1≧１）。ＭＯＳトランジスタＭ１７のゲート幅
（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）は、単位ＭＯＳ
トランジスタのそれのＫ3倍である（Ｋ3は定数、ただし
Ｋ3≧１）。
ト幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）は、単位Ｍ
ＯＳトランジスタのそれのＫ1倍である（Ｋ1は定数、た
だしＫ1≧１）。ＭＯＳトランジスタＭ１７のゲート幅
（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）は、単位ＭＯＳ
トランジスタのそれのＫ3倍である（Ｋ3は定数、ただし
Ｋ3≧１）。
【０２１４】ｎチャネルＭＯＳトランジスタＭ２０と定
電流源１３（電流値：ＩSS1／２）は、トリプルテール
・セル１５に印加される制御電圧ＶC2を生成する制御電
圧生成回路を構成する。ＭＯＳトランジスタＭ２０のゲ
ートには直流定電圧ＶBが印加されている。ＭＯＳトラ
ンジスタＭ２０のドレインは、電源電圧線（電源電圧Ｖ
DD）に接続され、そのソースは、定電流源１３の一端に
接続されている。
電流源１３（電流値：ＩSS1／２）は、トリプルテール
・セル１５に印加される制御電圧ＶC2を生成する制御電
圧生成回路を構成する。ＭＯＳトランジスタＭ２０のゲ
ートには直流定電圧ＶBが印加されている。ＭＯＳトラ
ンジスタＭ２０のドレインは、電源電圧線（電源電圧Ｖ
DD）に接続され、そのソースは、定電流源１３の一端に
接続されている。
【０２１５】制御電圧ＶC2は、ＭＯＳトランジスタＭ２
０のソース電圧に等しい。換言すれば、制御電圧Ｖ
C2は、ＭＯＳトランジスタＭ２０のソースに生成され
る。トリプルテール・セル１５のＭＯＳトランジスタＭ
１７のゲートは、ＭＯＳトランジスタＭ２０のソースに
接続されている。
０のソース電圧に等しい。換言すれば、制御電圧Ｖ
C2は、ＭＯＳトランジスタＭ２０のソースに生成され
る。トリプルテール・セル１５のＭＯＳトランジスタＭ
１７のゲートは、ＭＯＳトランジスタＭ２０のソースに
接続されている。
【０２１６】第２増幅・整流回路Ｓ２において、トリプ
ルテール・セル１５は、その入力電圧にほぼ線形な差動
増幅回路として動作し、ＭＯＳトランジスタＭ１５およ
びＭ１６のドレイン間に入力電圧にほぼ比例する差動出
力電圧が生成される。
ルテール・セル１５は、その入力電圧にほぼ線形な差動
増幅回路として動作し、ＭＯＳトランジスタＭ１５およ
びＭ１６のドレイン間に入力電圧にほぼ比例する差動出
力電圧が生成される。
【０２１７】差動増幅回路としての線形性は、ＭＯＳ差
動対４とトリプルテール・セル５から構成される第１増
幅・整流回路Ｓ１に対して劣化するが、電圧利得は、
（Ｋ1／Ｋ4）1/2となる。この場合にも、電圧利得に
は、テール電流値Ｉ0、およびトランスコンダクタンス
パラメータβ、あるいは負荷抵抗値ＲLを含んでいな
い。これは、電圧利得が温度特性を持たないことを意味
する。
動対４とトリプルテール・セル５から構成される第１増
幅・整流回路Ｓ１に対して劣化するが、電圧利得は、
（Ｋ1／Ｋ4）1/2となる。この場合にも、電圧利得に
は、テール電流値Ｉ0、およびトランスコンダクタンス
パラメータβ、あるいは負荷抵抗値ＲLを含んでいな
い。これは、電圧利得が温度特性を持たないことを意味
する。
【０２１８】他方、トリプルテール・セル１５を構成す
るＭＯＳトランジスタＭ１７のドレインには、トリプル
テール・セル１５の入力電圧の二乗に比例する電流が流
れる。そして、ＭＯＳトランジスタＭ１７のドレイン電
流が第２増幅・整流回路の整流出力電流Ｉ2として出力
される。
るＭＯＳトランジスタＭ１７のドレインには、トリプル
テール・セル１５の入力電圧の二乗に比例する電流が流
れる。そして、ＭＯＳトランジスタＭ１７のドレイン電
流が第２増幅・整流回路の整流出力電流Ｉ2として出力
される。
【０２１９】第３〜第ｎの増幅・整流回路Ｓ３〜Ｓｎ
は、第２増幅・整流回路と同一の構成からなる。そし
て、第３〜第ｎの増幅・整流回路Ｓ３〜Ｓｎからは、第
２増幅・整流回路と同様に整流出力電流Ｉ3〜Ｉnが出力
される。
は、第２増幅・整流回路と同一の構成からなる。そし
て、第３〜第ｎの増幅・整流回路Ｓ３〜Ｓｎからは、第
２増幅・整流回路と同様に整流出力電流Ｉ3〜Ｉnが出力
される。
【０２２０】これら、第１〜第ｎの増幅・整流回路の整
流出力電流Ｉ1〜Ｉnのそれぞれが接続線９を介して加算
され、出力電流ＩRSSIが出力端子１０に出力される。こ
の出力電流ＩRSSIは、対数増幅回路の入力電圧Ｖiに対
して対数特性を持つ。
流出力電流Ｉ1〜Ｉnのそれぞれが接続線９を介して加算
され、出力電流ＩRSSIが出力端子１０に出力される。こ
の出力電流ＩRSSIは、対数増幅回路の入力電圧Ｖiに対
して対数特性を持つ。
【０２２１】そして、各整流電流Ｉ1、Ｉ2、・・・、Ｉ
nが温度依存性を持たなければ、出力電流ＩRSSIも温度
依存性を持たない。
nが温度依存性を持たなければ、出力電流ＩRSSIも温度
依存性を持たない。
【０２２２】また、各整流電流Ｉ1、Ｉ2、・・・、Ｉn
が第１〜第ｎの増幅・整流回路のトリプルテール・セル
に印加される各制御電圧ＶC1、ＶC2、・・・ＶCnの変化
に対応して変化する。よって、各制御電流ＶC1、ＶC2、
・・・ＶCnを適宜設定することにより、出力電流ＩRSSI
の対数特性を変化させることができる。
が第１〜第ｎの増幅・整流回路のトリプルテール・セル
に印加される各制御電圧ＶC1、ＶC2、・・・ＶCnの変化
に対応して変化する。よって、各制御電流ＶC1、ＶC2、
・・・ＶCnを適宜設定することにより、出力電流ＩRSSI
の対数特性を変化させることができる。
【０２２３】（第４の実施形態）図１１は、本発明の第
４の実施形態の対数増幅回路を示す。
４の実施形態の対数増幅回路を示す。
【０２２４】図１１の対数増幅回路は、第３実施形態の
対数増幅回路の増幅・整流回路Ｓ１〜Ｓｎのトリプルテ
ール・セルに代えてクアドリテール・セルを用いた点以
外は、図１２の第３実施形態の対数増幅回路と同じ構成
を持つ。よって、同一の要素には同じ符号を付して同一
構成部分についての説明は省略する。
対数増幅回路の増幅・整流回路Ｓ１〜Ｓｎのトリプルテ
ール・セルに代えてクアドリテール・セルを用いた点以
外は、図１２の第３実施形態の対数増幅回路と同じ構成
を持つ。よって、同一の要素には同じ符号を付して同一
構成部分についての説明は省略する。
【０２２５】図１２の第１増幅・整流回路Ｓ１のトリプ
ルテール・セル５を構成するＭＯＳトランジスタＭ７
は、ゲート幅とゲート長との比（Ｗ／Ｌ）が単位ＭＯＳ
トランジスタの２倍の大きさを持つ（Ｋ3＝２）ので、
そのＭＯＳトランジスタＭ７をソース、ドレイン、ゲー
トのすべてが共通接続された二つの単位ＭＯＳトランジ
スタＭ７ＡとＭ７Ｂに分割することができる。すなわ
ち、クアドリテール・セル５Ｂのように変形できる。
ルテール・セル５を構成するＭＯＳトランジスタＭ７
は、ゲート幅とゲート長との比（Ｗ／Ｌ）が単位ＭＯＳ
トランジスタの２倍の大きさを持つ（Ｋ3＝２）ので、
そのＭＯＳトランジスタＭ７をソース、ドレイン、ゲー
トのすべてが共通接続された二つの単位ＭＯＳトランジ
スタＭ７ＡとＭ７Ｂに分割することができる。すなわ
ち、クアドリテール・セル５Ｂのように変形できる。
【０２２６】また、第２の増幅・整流回路Ｓ２のトリプ
ルテール・セル１５を構成するＭＯＳトランジスタＭ１
７は、ゲート幅とゲート長との比（Ｗ／Ｌ）が単位ＭＯ
Ｓトランジスタの２倍の大きさを持つ（Ｋ3＝２）の
で、そのＭＯＳトランジスタＭ７をソース、ドレイン、
ゲートのすべてが共通接続された二つの単位ＭＯＳトラ
ンジスタＭ１７ＡとＭ１７Ｂに分割することができる。
すなわち、クアドリテール・セル１５Ａのように変形で
きる。第３〜第ｎの増幅・整流回路は、第２増幅・整流
回路と同一の構成をもつ。
ルテール・セル１５を構成するＭＯＳトランジスタＭ１
７は、ゲート幅とゲート長との比（Ｗ／Ｌ）が単位ＭＯ
Ｓトランジスタの２倍の大きさを持つ（Ｋ3＝２）の
で、そのＭＯＳトランジスタＭ７をソース、ドレイン、
ゲートのすべてが共通接続された二つの単位ＭＯＳトラ
ンジスタＭ１７ＡとＭ１７Ｂに分割することができる。
すなわち、クアドリテール・セル１５Ａのように変形で
きる。第３〜第ｎの増幅・整流回路は、第２増幅・整流
回路と同一の構成をもつ。
【０２２７】クアドリテール・セル５Ａは、トリプルテ
ール・セル５と等価であり、クァドリテール・セル１５
Ａは、トリプルテール・セル１５と等価であるから、第
４実施形態の対数増幅回路の動作は、第３の実施形態の
それとまったく同じである。
ール・セル５と等価であり、クァドリテール・セル１５
Ａは、トリプルテール・セル１５と等価であるから、第
４実施形態の対数増幅回路の動作は、第３の実施形態の
それとまったく同じである。
【０２２８】第４実施形態の対数増幅においても、第１
〜第ｎの増幅・整流回路の整流出力電流Ｉ1〜Ｉnのそれ
ぞれが接続線９を介して加算され、出力電流ＩRSSIが出
力端子１０に出力される。この出力電流ＩRSSIは、対数
増幅回路の入力電圧Ｖiに対して対数特性を持つ。
〜第ｎの増幅・整流回路の整流出力電流Ｉ1〜Ｉnのそれ
ぞれが接続線９を介して加算され、出力電流ＩRSSIが出
力端子１０に出力される。この出力電流ＩRSSIは、対数
増幅回路の入力電圧Ｖiに対して対数特性を持つ。
【０２２９】そして、各整流電流Ｉ1、Ｉ2、・・・、Ｉ
nが温度依存性を持たなければ、出力電流ＩRSSIも温度
依存性を持たない。
nが温度依存性を持たなければ、出力電流ＩRSSIも温度
依存性を持たない。
【０２３０】また、各整流電流Ｉ1、Ｉ2、・・・、Ｉn
が第１〜第ｎの増幅・整流回路のトリプルテール・セル
に印加される各制御電圧ＶC1、ＶC2、・・・ＶCnの変化
に対応して変化する。よって、各制御電流ＶC1、ＶC2、
・・・ＶCnを適宜設定することにより、出力電流ＩRSSI
の対数特性を変化させることができる。
が第１〜第ｎの増幅・整流回路のトリプルテール・セル
に印加される各制御電圧ＶC1、ＶC2、・・・ＶCnの変化
に対応して変化する。よって、各制御電流ＶC1、ＶC2、
・・・ＶCnを適宜設定することにより、出力電流ＩRSSI
の対数特性を変化させることができる。
【０２３１】（第５の実施形態）図１２は、本発明の対
数増幅回路の第５の実施形態を示す。
数増幅回路の第５の実施形態を示す。
【０２３２】図１２の対数増幅回路は、第３実施形態の
第２〜第ｎの増幅・整流回路において、一つの制御電圧
生成回路により、制御電圧ＶC2〜ＶCnを供給するもので
ある。この場合、対数増幅回路の構成を簡略化できる利
点がある。
第２〜第ｎの増幅・整流回路において、一つの制御電圧
生成回路により、制御電圧ＶC2〜ＶCnを供給するもので
ある。この場合、対数増幅回路の構成を簡略化できる利
点がある。
【０２３３】
【発明の効果】以上説明した通り、本発明の対数増幅回
路では、対数特性の温度依存性を小さくすることができ
る。また、対数特性を容易に変更することができる。
路では、対数特性の温度依存性を小さくすることができ
る。また、対数特性を容易に変更することができる。
【図１】本発明の第１実施形態の対数増幅回路の回路図
である。
である。
【図２】本発明の第１の実施形態の対数増幅回路を構成
する第１増幅・整流回路の回路図である。
する第１増幅・整流回路の回路図である。
【図３】トランスコンダクタンスパラメータβの温度特
性である。
性である。
【図４】本発明の第１の実施形態の対数増幅回路を構成
するＭＯＳ差動対の出力電圧特性の計算値を示す特性図
である。
するＭＯＳ差動対の出力電圧特性の計算値を示す特性図
である。
【図５】本発明の第１の実施形態の対数増幅回路を構成
するＭＯＳ差動対の出力電圧特性と差動出力電圧特性の
実測値を示す特性図である（Ｋ2＝Ｋ1＝１）。
するＭＯＳ差動対の出力電圧特性と差動出力電圧特性の
実測値を示す特性図である（Ｋ2＝Ｋ1＝１）。
【図６】本発明の第１の実施形態の対数増幅回路の出力
電流特性および整流出力電流特性を示す図である。
電流特性および整流出力電流特性を示す図である。
【図７】本発明の第２実施形態の対数増幅回路の回路図
である。
である。
【図８】本発明の第２の実施形態の対数増幅回路を構成
する第２増幅・整流回路の回路図である。
する第２増幅・整流回路の回路図である。
【図９】本発明の第２の実施形態の対数増幅回路におい
て、クァドリテール・セルを構成するＭＯＳトランジス
タのドレイン電流特性を示す特性図である。
て、クァドリテール・セルを構成するＭＯＳトランジス
タのドレイン電流特性を示す特性図である。
【図１０】本発明の第３実施形態の対数増幅回路の回路
図である。
図である。
【図１１】本発明の第４実施形態の対数増幅回路の回路
図である。
図である。
【図１２】本発明の第５実施形態の対数増幅回路の回路
図である。
図である。
【図１３】従来の対数増幅増幅回路を構成する抵抗を負
荷としたＭＯＳトリプルテールセルである。
荷としたＭＯＳトリプルテールセルである。
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７ ＭＯＳト
ランジスタ Ｍ８，Ｍ９, Ｍ10 ＭＯＳトランジスタ Ｍ１５，Ｍ１６ ＭＯＳトランジスタ Ｍ１７，Ｍ１８，Ｍ１９，Ｍ２０ ＭＯＳトランジスタ Ｍ７Ａ，Ｍ７Ｂ，Ｍ１７Ａ，Ｍ１７Ｂ ＭＯＳトランジ
スタ １，２，３，１２，１３， 定電流源 ４ ＭＯＳ差動対 ５，１５ トリプルテール・セル ５Ａ，１５Ａ クァドリテール・セル
ランジスタ Ｍ８，Ｍ９, Ｍ10 ＭＯＳトランジスタ Ｍ１５，Ｍ１６ ＭＯＳトランジスタ Ｍ１７，Ｍ１８，Ｍ１９，Ｍ２０ ＭＯＳトランジスタ Ｍ７Ａ，Ｍ７Ｂ，Ｍ１７Ａ，Ｍ１７Ｂ ＭＯＳトランジ
スタ １，２，３，１２，１３， 定電流源 ４ ＭＯＳ差動対 ５，１５ トリプルテール・セル ５Ａ，１５Ａ クァドリテール・セル
Claims (12)
- 【請求項１】 縦続接続された第１段〜第ｎ段（ｎは２
以上の整数）の増幅・整流回路を備え、 前記第１段の増幅・整流回路の入力端子には初期入力信
号が入力され、 前記第２段〜第（ｎ−１）段の増幅・整流回路の入力端
子には、前記第１段〜第（ｎ−２）段の増幅・整流回路
の増幅出力信号がそれぞれ入力され、前記第２段〜第
（ｎ−１）段の増幅・整流回路の増幅出力端子からは、
それら第２段〜第（ｎ−１）段の増幅・整流回路の増幅
出力信号がそれぞれ出力され、且つ前記第２段〜第（ｎ
−１）段の増幅・整流回路の整流出力端子からは、それ
ら第２段〜第（ｎ−１）段の増幅・整流回路の整流出力
信号がそれぞれ出力され、 前記第ｎ段の増幅・整流回路の入力端子には、前記（ｎ
−１）段の増幅・整流回路の増幅出力信号が入力され、
且つ前記第ｎ段の増幅・整流回路の整流出力端子から
は、その第ｎ段の増幅・整流回路の整流出力信号が出力
され、 前記第１段〜第ｎ段の増幅・整流回路の第１〜第ｎの整
流出力は加算されて、前記初期入力信号を対数増幅した
出力信号を得るように構成された対数増幅回路におい
て、 前記第１段〜第ｎ段の増幅・整流回路のそれぞれは、ソ
ース結合された第１および第２のＭＯＳＦＥＴにより形
成されるＭＯＳ差動対と、前記第１および第２のＭＯＳ
ＦＥＴの負荷としてそれぞれ動作する第３および第４の
ＭＯＳＦＥＴと、ソース結合された第５、第６および第
７のＭＯＳＦＥＴにより形成され且つ単一のテール電流
で駆動されるトリプルテール・セルと、前記第５および
第６のＭＯＳＦＥＴの負荷としてそれぞれ動作する第８
および第９のＭＯＳＦＥＴを含んでいると共に、前記第
３および第４のＭＯＳＦＥＴのゲートには第１定電圧が
共通に印加され、前記第５および第６のＭＯＳＦＥＴの
ゲート間に前記第１および第２のＭＯＳＦＥＴのドレイ
ン間に生成される差動電圧が印加され、前記第８および
第９のＭＯＳＦＥＴのゲートには第２定電圧が共通に印
加され、 前記ＭＯＳ差動対を形成する前記第１および第２のＭＯ
ＳＦＥＴのゲートが、対応する増幅・整流回路の前記入
力端子を形成し、前記トリプルテール・セルを形成する
前記第５および第６のＭＯＳＦＥＴのドレインが、対応
する増幅・整流回路の増幅出力端子を形成し、前記トリ
プルテール・セルを形成する前記第７のＭＯＳＦＥＴの
ドレインが、対応する増幅・整流回路の整流出力端子を
形成していることを特徴とする対数増幅回路。 - 【請求項２】 前記第１段〜第ｎ段の増幅・整流回路の
それぞれにおいて、前記第７ＭＯＳＦＥＴのゲートに第
３定電圧が印加される請求項１に記載の対数増幅回路。 - 【請求項３】 前記第１段〜第ｎ段の増幅・整流回路の
それぞれにおいて、前記第７ＭＯＳＦＥＴのゲートに第
３定電圧が印加されており、前記第１段〜第ｎ段の増幅
・整流回路の少なくとも一つにおいて前記第３定電圧の
電圧値が変更可能であって、その第３定電圧の電圧値を
変えることによって前記出力信号の対数特性を調整可能
とした請求項１に記載の対数増幅回路。 - 【請求項４】 縦続接続された第１段〜第ｎ段（ｎは２
以上の整数）の増幅・整流回路を備え、 前記第１段の増幅・整流回路の入力端子には初期入力信
号が入力され、 前記第２段〜第（ｎ−１）段の増幅・整流回路の入力端
子には、前記第１段〜第（ｎ−２）段の増幅・整流回路
の増幅出力信号がそれぞれ入力され、前記第２段〜第
（ｎ−１）段の増幅・整流回路の増幅出力端子からは、
それら第２段〜第（ｎ−１）段の増幅・整流回路の増幅
出力信号がそれぞれ出力され、且つ前記第２段〜第（ｎ
−１）段の増幅・整流回路の整流出力端子からは、それ
ら第２段〜第（ｎ−１）段の増幅・整流回路の整流出力
信号がそれぞれ出力され、 前記第ｎ段の増幅・整流回路の入力端子には、前記（ｎ
−１）段の増幅・整流回路の増幅出力信号が入力され、
且つ前記第ｎ段の増幅・整流回路の整流出力端子から
は、その第ｎ段の増幅・整流回路の整流出力信号が出力
され、 前記第１段〜第ｎ段の増幅・整流回路の第１〜第ｎの整
流出力は加算されて、前記初期入力信号を対数増幅した
出力信号を得るように構成された対数増幅回路におい
て、 前記第１段〜第ｎ段の増幅・整流回路のそれぞれは、ソ
ース結合された第１および第２のＭＯＳＦＥＴにより形
成されるＭＯＳ差動対と、前記第１および第２のＭＯＳ
ＦＥＴの負荷としてそれぞれ動作する第３および第４の
ＭＯＳＦＥＴと、ソース結合された第５、第６、第７お
よび第８のＭＯＳＦＥＴにより形成され且つ単一のテー
ル電流で駆動されるクァドリテール・セルと、前記第５
および第６のＭＯＳＦＥＴの負荷としてそれぞれ動作す
る第９および第１０のＭＯＳＦＥＴを含んでいると共
に、前記第３および第４のＭＯＳＦＥＴのゲートには第
１定電圧が共通に印加され、前記第５および第６のＭＯ
ＳＦＥＴのゲート間に前記第１および第２のＭＯＳＦＥ
Ｔのドレイン間に生成される差動電圧が印加され、前記
第９および第１０のＭＯＳＦＥＴのゲートには第２定電
圧が共通に印加され、 前記ＭＯＳ差動対を形成する前記第１および第２のＭＯ
ＳＦＥＴのゲートが、対応する増幅・整流回路の前記入
力端子を形成し、前記クァドリテール・セルを形成する
前記第５および第６のＭＯＳＦＥＴのドレインが、対応
する増幅・整流回路の増幅出力端子を形成し、前記クァ
ドリテール・セルを形成する前記第７および第８のＭＯ
ＳＦＥＴのドレインが、共通接続されて対応する増幅・
整流回路の整流出力端子を形成していることを特徴とす
る対数増幅回路。 - 【請求項５】 前記第１段〜第ｎ段の増幅・整流回路の
それぞれにおいて、前記第７ＭＯＳＦＥＴのゲートに第
３定電圧が印加される請求項４に記載の対数増幅回路。 - 【請求項６】 前記第１段〜第ｎ段の増幅・整流回路の
それぞれにおいて、前記第７ＭＯＳＦＥＴのゲートに第
３定電圧が印加されており、前記第１段〜第ｎ段の増幅
・整流回路の少なくとも一つにおいて前記第３定電圧の
電圧値が変更可能であって、その第３定電圧の電圧値を
変えることによって前記出力信号の対数特性を調整可能
とした請求項４に記載の対数増幅回路。 - 【請求項７】 縦続接続された第１段〜第ｎ段（ｎは２
以上の整数）の増幅・整流回路を備え、 前記第１段の増幅・整流回路の入力端子には初期入力信
号が入力され、 前記第２段〜第（ｎ−１）段の増幅・整流回路の入力端
子には、前記第１段〜第（ｎ−２）段の増幅・整流回路
の増幅出力信号がそれぞれ入力され、前記第２段〜第
（ｎ−１）段の増幅・整流回路の増幅出力端子からは、
それら第２段〜第（ｎ−１）段の増幅・整流回路の増幅
出力信号がそれぞれ出力され、且つ前記第２段〜第（ｎ
−１）段の増幅・整流回路の整流出力端子からは、それ
ら第２段〜第（ｎ−１）段の増幅・整流回路の整流出力
信号がそれぞれ出力され、 前記第ｎ段の増幅・整流回路の入力端子には、前記（ｎ
−１）段の増幅・整流回路の増幅出力信号が入力され、
且つ前記第ｎ段の増幅・整流回路の整流出力端子から
は、その第ｎ段の増幅・整流回路の整流出力信号が出力
され、 前記第１段〜第ｎ段の増幅・整流回路の第１〜第ｎの整
流出力は加算されて、前記初期入力信号を対数増幅した
出力信号を得るように構成された対数増幅回路におい
て、 前記第１段の増幅・整流回路は、ソース結合された第１
および第２のＭＯＳＦＥＴにより形成されるＭＯＳ差動
対と、前記第１および第２のＭＯＳＦＥＴの負荷として
それぞれ動作する第３および第４のＭＯＳＦＥＴと、ソ
ース結合された第５、第６および第７のＭＯＳＦＥＴに
より形成され且つ単一のテール電流で駆動される第１ト
リプルテール・セルと、前記第５および第６のＭＯＳＦ
ＥＴの負荷としてそれぞれ動作する第８および第９のＭ
ＯＳＦＥＴを含んでいると共に、前記第３および第４の
ＭＯＳＦＥＴのゲートには第１定電圧が共通に印加さ
れ、前記第５および第６のＭＯＳＦＥＴのゲート間に前
記第１および第２のＭＯＳＦＥＴのドレイン間に生成さ
れる差動電圧が印加され、前記第８および第９のＭＯＳ
ＦＥＴのゲートには第２定電圧が共通に印加され、 前記ＭＯＳ差動対を形成する前記第１および第２のＭＯ
ＳＦＥＴのゲートが、前記第１段の増幅・整流回路の前
記入力端子を形成し、前記第１トリプルテール・セルを
形成する前記第５および第６のＭＯＳＦＥＴのドレイン
が、前記第１段の増幅・整流回路の増幅出力端子を形成
し、前記第１トリプルテール・セルを形成する前記第７
のＭＯＳＦＥＴのドレインが、前記第１段の増幅・整流
回路の整流出力端子を形成しており、 前記第２段〜第ｎ段の増幅・整流回路のそれぞれは、ソ
ース結合された第１０、第１１および第１２のＭＯＳＦ
ＥＴにより形成され且つ単一のテール電流で駆動される
第２トリプルテール・セルと、前記第１０および第１１
のＭＯＳＦＥＴの負荷としてそれぞれ動作する第１３お
よび第１４のＭＯＳＦＥＴを含んでいると共に、前記第
１３および第１４のＭＯＳＦＥＴのゲートには第３定電
圧が共通に印加され、 前記第２トリプルテール・セルを形成する前記第１０お
よび第１１のＭＯＳＦＥＴのゲートが、前記第２段〜第
ｎ段の対応する増幅・整流回路の前記入力端子を形成
し、前記第２トリプルテール・セルを形成する前記第１
０および第１１のＭＯＳＦＥＴのドレインが、前記第２
段〜第ｎ段の対応する増幅・整流回路の増幅出力端子を
形成し、前記トリプルテール・セルを形成する前記第１
２のＭＯＳＦＥＴのドレインが、前記第２段〜第ｎ段の
対応する増幅・整流回路の整流出力端子を形成している
ことを特徴とする対数増幅回路。 - 【請求項８】 前記第１段の増幅・整流回路において、
前記第７ＭＯＳＦＥＴのゲートに第４定電圧が印加さ
れ、前記第２段〜第ｎ段の増幅・整流回路のそれぞれに
おいて、前記第１２ＭＯＳＦＥＴのゲートに第４定電圧
が印加される請求項７に記載の対数増幅回路。 - 【請求項９】 前記第１段の増幅・整流回路において、
前記第７ＭＯＳＦＥＴのゲートに第４定電圧が印加され
ると共に、前記第２段〜第ｎ段の増幅・整流回路のそれ
ぞれにおいて、前記第１２ＭＯＳＦＥＴのゲートに第５
定電圧が印加され、前記第１段の増幅・整流回路におけ
ると前記第４定電圧および前記第２段〜第ｎ段の増幅・
整流回路における前記第５定電圧の少なくとも一つの電
圧値が変更可能であって、それら第４定電圧または第５
定電圧の電圧値を変えることによって前記出力信号の対
数特性を調整可能とした請求項７に記載の対数増幅回
路。 - 【請求項１０】 縦続接続された第１段〜第ｎ段（ｎは
２以上の整数）の増幅・整流回路を備え、 前記第１段の増幅・整流回路の入力端子には初期入力信
号が入力され、 前記第２段〜第（ｎ−１）段の増幅・整流回路の入力端
子には、前記第１段〜第（ｎ−２）段の増幅・整流回路
の増幅出力信号がそれぞれ入力され、前記第２段〜第
（ｎ−１）段の増幅・整流回路の増幅出力端子からは、
それら第２段〜第（ｎ−１）段の増幅・整流回路の増幅
出力信号がそれぞれ出力され、且つ前記第２段〜第（ｎ
−１）段の増幅・整流回路の整流出力端子からは、それ
ら第２段〜第（ｎ−１）段の増幅・整流回路の整流出力
信号がそれぞれ出力され、 前記第ｎ段の増幅・整流回路の入力端子には、前記（ｎ
−１）段の増幅・整流回路の増幅出力信号が入力され、
且つ前記第ｎ段の増幅・整流回路の整流出力端子から
は、その第ｎ段の増幅・整流回路の整流出力信号が出力
され、 前記第１段〜第ｎ段の増幅・整流回路の第１〜第ｎの整
流出力は加算されて、前記初期入力信号を対数増幅した
出力信号を得るように構成された対数増幅回路におい
て、 前記第１段の増幅・整流回路は、ソース結合された第１
および第２のＭＯＳＦＥＴにより形成されるＭＯＳ差動
対と、前記第１および第２のＭＯＳＦＥＴの負荷として
それぞれ動作する第３および第４のＭＯＳＦＥＴと、ソ
ース結合された第５、第６、第７および第８のＭＯＳＦ
ＥＴにより形成され且つ単一のテール電流で駆動される
第１クァドリテール・セルと、前記第５および第６のＭ
ＯＳＦＥＴの負荷としてそれぞれ動作する第９および第
１０のＭＯＳＦＥＴを含んでいると共に、前記第３およ
び第４のＭＯＳＦＥＴのゲートには第１定電圧が共通に
印加され、前記第５および第６のＭＯＳＦＥＴのゲート
間に前記第１および第２のＭＯＳＦＥＴのドレイン間に
生成される差動電圧が印加され、前記第９および第１０
のＭＯＳＦＥＴのゲートには第２定電圧が共通に印加さ
れ、 前記ＭＯＳ差動対を形成する前記第１および第２のＭＯ
ＳＦＥＴのゲートが、前記第１段の増幅・整流回路の前
記入力端子を形成し、前記第１クァドリテール・セルを
形成する前記第５および第６のＭＯＳＦＥＴのドレイン
が、前記第１段の増幅・整流回路の増幅出力端子を形成
し、前記第１クァドリテール・セルを形成する前記第７
および第８のＭＯＳＦＥＴのドレインが、共通接続され
て前記第１段の増幅・整流回路の整流出力端子を形成し
ており、 前記第２段〜第ｎ段の増幅・整流回路のそれぞれは、ソ
ース結合された第１１、第１２、第１３および第１４の
ＭＯＳＦＥＴにより形成され且つ単一のテール電流で駆
動される第２クァドリテール・セルと、前記第１１およ
び第１２のＭＯＳＦＥＴの負荷としてそれぞれ動作する
第１５および第１６のＭＯＳＦＥＴを含んでいると共
に、前記第１５および第１６のＭＯＳＦＥＴのゲートに
は定電圧が共通に印加され、 前記第２クァドリテール・セルを形成する前記第１１お
よび第１２のＭＯＳＦＥＴのゲートが、前記第２段〜第
ｎ段の対応する増幅・整流回路の前記入力端子を形成
し、前記第２クァドリテール・セルを形成する前記第１
１および第１２のＭＯＳＦＥＴのドレインが、前記第２
段〜第ｎ段の対応する増幅・整流回路の増幅出力端子を
形成し、前記第１クァドリテール・セルを形成する前記
第１３および第１４のＭＯＳＦＥＴのドレインが、共通
接続されて前記第２段〜第ｎ段の対応する増幅・整流回
路の整流出力端子を形成していることを特徴とする対数
増幅回路。 - 【請求項１１】 前記第１段の増幅・整流回路におい
て、前記第７ＭＯＳＦＥＴのゲートに第４定電圧が印加
され、前記第２段〜第ｎ段の増幅・整流回路のそれぞれ
において、前記第１２ＭＯＳＦＥＴのゲートに第４定電
圧が印加される請求項１０に記載の対数増幅回路。 - 【請求項１２】 前記第１段の増幅・整流回路におい
て、前記第７ＭＯＳＦＥＴのゲートに第４定電圧が印加
されると共に、前記第２段〜第ｎ段の増幅・整流回路の
それぞれにおいて、前記第１２ＭＯＳＦＥＴのゲートに
第５定電圧が印加され、前記第１段の増幅・整流回路に
おけると前記第４定電圧および前記第２段〜第ｎ段の増
幅・整流回路における前記第５定電圧の少なくとも一つ
の電圧値が変更可能であって、それら第４定電圧または
第５定電圧の電圧値を変えることによって前記出力信号
の対数特性を調整可能とした請求項１０に記載の対数増
幅回路。
Priority Applications (2)
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|---|---|---|---|
| JP10054039A JP3080226B2 (ja) | 1998-03-05 | 1998-03-05 | 増幅・整流回路を備えた対数増幅回路 |
| GB9905153A GB2335061A (en) | 1998-03-05 | 1999-03-05 | Logarithmic amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10054039A JP3080226B2 (ja) | 1998-03-05 | 1998-03-05 | 増幅・整流回路を備えた対数増幅回路 |
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|---|---|
| JPH11251853A true JPH11251853A (ja) | 1999-09-17 |
| JP3080226B2 JP3080226B2 (ja) | 2000-08-21 |
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ID=12959460
Family Applications (1)
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|---|---|---|---|
| JP10054039A Expired - Fee Related JP3080226B2 (ja) | 1998-03-05 | 1998-03-05 | 増幅・整流回路を備えた対数増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3080226B2 (ja) |
| GB (1) | GB2335061A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076800A (ja) * | 2000-08-30 | 2002-03-15 | Nec Corp | 電圧減算・加算回路及びそれを実現するｍｏｓ差動増幅回路 |
| CN101771387A (zh) * | 2010-02-10 | 2010-07-07 | 苏州科山微电子科技有限公司 | 一种基于cmos精确电压放大器的对数放大器 |
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|---|---|---|---|---|
| JP2827826B2 (ja) * | 1993-07-13 | 1998-11-25 | 日本電気株式会社 | 対数増幅回路 |
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- 1998-03-05 JP JP10054039A patent/JP3080226B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-05 GB GB9905153A patent/GB2335061A/en not_active Withdrawn
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|---|---|---|---|---|
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| Publication number | Publication date |
|---|---|
| JP3080226B2 (ja) | 2000-08-21 |
| GB2335061A (en) | 1999-09-08 |
| GB9905153D0 (en) | 1999-04-28 |
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