JPH06152275A - 差動回路及び差動増幅回路 - Google Patents
差動回路及び差動増幅回路Info
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- JPH06152275A JPH06152275A JP4323690A JP32369092A JPH06152275A JP H06152275 A JPH06152275 A JP H06152275A JP 4323690 A JP4323690 A JP 4323690A JP 32369092 A JP32369092 A JP 32369092A JP H06152275 A JPH06152275 A JP H06152275A
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Abstract
(57)【要約】
【目的】 ＣＭＯＳ集積回路上に直線的なトランスコン
ダクタンスを有する差動増幅回路を実現する。 【構成】 ドレイン同士が共通接続される対トランジス
タ（M1、M2) 、(M3 、M4) の２個が定電流源I0で駆動さ
れアクティブロード（M8、M9) を有する回路では、M1と
M3のゲート同士及びM4とM2のゲート同士がそれぞれ抵抗
R1を介して接続される。M1とM2の共通接続ドレインと電
源間には定電流源ｂI0が設定される。入力電圧ｖが印加
される差動対（M5、M6) はアクティブロード(M10、M11)
を有し定電流源ｃI0で駆動されるが、M5とM1のゲート同
士及びM6とM2のゲート同士はそれぞれ共通接続される。
従って、M3とM4の共通接続ゲートには電圧ｖの中点電圧
が印加される。Ａ点とＢ点の間には電流レベルシフト素
子M7が設定される。
ダクタンスを有する差動増幅回路を実現する。 【構成】 ドレイン同士が共通接続される対トランジス
タ（M1、M2) 、(M3 、M4) の２個が定電流源I0で駆動さ
れアクティブロード（M8、M9) を有する回路では、M1と
M3のゲート同士及びM4とM2のゲート同士がそれぞれ抵抗
R1を介して接続される。M1とM2の共通接続ドレインと電
源間には定電流源ｂI0が設定される。入力電圧ｖが印加
される差動対（M5、M6) はアクティブロード(M10、M11)
を有し定電流源ｃI0で駆動されるが、M5とM1のゲート同
士及びM6とM2のゲート同士はそれぞれ共通接続される。
従って、M3とM4の共通接続ゲートには電圧ｖの中点電圧
が印加される。Ａ点とＢ点の間には電流レベルシフト素
子M7が設定される。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ集積回路上に
形成される差動回路及び差動増幅回路に係り、特に２乗
特性の良好な差動回路及び差動対のトランスコンダクタ
ンスの直線性を改善した差動増幅回路に関する。
形成される差動回路及び差動増幅回路に係り、特に２乗
特性の良好な差動回路及び差動対のトランスコンダクタ
ンスの直線性を改善した差動増幅回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ集積回路上に差動幅回路を構成
する場合、差動対のトランスコンダクタンスは入力電圧
範囲を規定するのでその直線性が問題となるが、この直
線性を改善した差動増幅回路としては、従来、例えば図
８に示すものが知られている。図９は図８中の要部（２
乗回路）を示す。この回路は、文献「A.Nedungadi and
T.R.Viswanathan 共著の“Design of Linear CMOS Tran
sconductance Elements ”（IEEE TRANSACTION CIRCUIT
S AND SYSTEMS,VOL,CAS-31,NO.10,pp.891-894,Oct.198
4) 」に紹介されているものである。動作解析に若干の
誤りがあるが、それを修正して示せば概略次の通りであ
る。
する場合、差動対のトランスコンダクタンスは入力電圧
範囲を規定するのでその直線性が問題となるが、この直
線性を改善した差動増幅回路としては、従来、例えば図
８に示すものが知られている。図９は図８中の要部（２
乗回路）を示す。この回路は、文献「A.Nedungadi and
T.R.Viswanathan 共著の“Design of Linear CMOS Tran
sconductance Elements ”（IEEE TRANSACTION CIRCUIT
S AND SYSTEMS,VOL,CAS-31,NO.10,pp.891-894,Oct.198
4) 」に紹介されているものである。動作解析に若干の
誤りがあるが、それを修正して示せば概略次の通りであ
る。
【０００３】図８において、Ｍ１とＭ４及びＭ３とＭ２
は、それぞれ定電流源（ｎ＋１）Ｉで駆動されるＭＯＳ
トランジスタ対であるが、Ｍ１（Ｍ２）のトランスコン
ダクタンスパラメータをｋとすると、Ｍ３（Ｍ４）のそ
れはｎｋとなっている。要するに、Ｍ３（Ｍ４）はＭ１
（Ｍ２）をｎ個並設したものである。Ｍ６とＭ７は定電
流源ａＩで駆動される差動対を構成するＭＯＳトランジ
スタ対であり、トランスコンダクタンスパラメータはそ
れぞれｋである。Ｍ６とＭ１とＭ３のベースは共通接続
されて一方の入力電圧Ｖ1 が印加され、Ｍ７とＭ２とＭ
４のベースは共通接続されて他方の入力電圧Ｖ2 が印加
される。また、Ｍ１とＭ２のドレインは共通接続される
が、この共通接続ドレインと電源との間に定電流源ａＩ
が、Ｍ６とＭ７の共通接続ソースとの間にダイオード接
続のＭＯＳトランジスタＭ５がそれぞれ設定される。Ｍ
５は点Ａの電流レベルを点Ｂの電流レベルにシフトする
機能を有する。
は、それぞれ定電流源（ｎ＋１）Ｉで駆動されるＭＯＳ
トランジスタ対であるが、Ｍ１（Ｍ２）のトランスコン
ダクタンスパラメータをｋとすると、Ｍ３（Ｍ４）のそ
れはｎｋとなっている。要するに、Ｍ３（Ｍ４）はＭ１
（Ｍ２）をｎ個並設したものである。Ｍ６とＭ７は定電
流源ａＩで駆動される差動対を構成するＭＯＳトランジ
スタ対であり、トランスコンダクタンスパラメータはそ
れぞれｋである。Ｍ６とＭ１とＭ３のベースは共通接続
されて一方の入力電圧Ｖ1 が印加され、Ｍ７とＭ２とＭ
４のベースは共通接続されて他方の入力電圧Ｖ2 が印加
される。また、Ｍ１とＭ２のドレインは共通接続される
が、この共通接続ドレインと電源との間に定電流源ａＩ
が、Ｍ６とＭ７の共通接続ソースとの間にダイオード接
続のＭＯＳトランジスタＭ５がそれぞれ設定される。Ｍ
５は点Ａの電流レベルを点Ｂの電流レベルにシフトする
機能を有する。
【０００４】トランスコンダクタンスパラメータｋは、
移動度μ、ゲート酸化膜容量ＣOX、ゲート幅Ｗとゲート
長Ｌの比（Ｗ／Ｌ）を用い、ｋ＝（１／２)(Ｗ／Ｌ）μ
ＣOXと表せるが、図９において各ＭＯＳトランジスタが
飽和領域で動作しているとすると、各ＭＯＳトランジス
タのドレイン電流ＩD は数式１で示される。なお、数式
１において、ＶGSはゲート・ソース間電圧、ＶTHはスレ
ッショルド電圧である。
移動度μ、ゲート酸化膜容量ＣOX、ゲート幅Ｗとゲート
長Ｌの比（Ｗ／Ｌ）を用い、ｋ＝（１／２)(Ｗ／Ｌ）μ
ＣOXと表せるが、図９において各ＭＯＳトランジスタが
飽和領域で動作しているとすると、各ＭＯＳトランジス
タのドレイン電流ＩD は数式１で示される。なお、数式
１において、ＶGSはゲート・ソース間電圧、ＶTHはスレ
ッショルド電圧である。
【０００５】
【数１】ＩD ＝ｋ（ＶGS−ＶTH）2
【０００６】差動入力電圧（Ｖ1 −Ｖ2)をｖ、ドレイン
電流をＩ±ｉ（ｉはｖによる変化電流）とし、各素子の
整合がとられているとすれば、大信号時のｉ−ｖ特性
（入出力特性）は数式２となる。
電流をＩ±ｉ（ｉはｖによる変化電流）とし、各素子の
整合がとられているとすれば、大信号時のｉ−ｖ特性
（入出力特性）は数式２となる。
【０００７】
【数２】ｉ＝２ｉ1＝√［２ｋ（ｎ＋１）］ｖ√［１−
ｋｖ2 ／２（ｎ＋１）Ｉ］ 但し、│ｖ│≦√［（ｎ＋１）Ｉ／ｋ］ ｉ＝（ｎ＋１）Ｉ sgn（ｖ） 但し、│ｖ│＞√［（ｎ＋１）／ｋ］
ｋｖ2 ／２（ｎ＋１）Ｉ］ 但し、│ｖ│≦√［（ｎ＋１）Ｉ／ｋ］ ｉ＝（ｎ＋１）Ｉ sgn（ｖ） 但し、│ｖ│＞√［（ｎ＋１）／ｋ］
【０００８】そして、Ｖb ＝√（Ｉ／ｋ）と定義して数
式２を規格化する。即ち、ｘ＝ｖ／Ｖb 、ｙ＝ｉ／Ｉと
おくと、数式３となる。
式２を規格化する。即ち、ｘ＝ｖ／Ｖb 、ｙ＝ｉ／Ｉと
おくと、数式３となる。
【０００９】
【数３】 ｙ＝２ｘ√（１−ｘ2 ／４Ｉ） 但し、│ｘ│≦√２ （３ａ） ｙ＝２ sgn（ｘ） 但し、│ｘ│＞√２ （３ｂ）
【００１０】ここで、数式（３ａ）において√（１−ｘ
2 ／４Ｉ）を定数化することを考える。ＩD1＝Ｉ＋ｉ
1 、ＩD2＝Ｉ−ｊ2 であるが、図８において、ＩD1／Ｉ
及びＩD2／Ｉは数式４となる。なお数式４において、α
＝４ｎ／（ｎ＋１）、β＝ｎ／（ｎ＋１）、γ＝ｎ（ｎ
−１）／（ｎ＋１)2、ｖ＝Ｖ1 −Ｖ2 である。
2 ／４Ｉ）を定数化することを考える。ＩD1＝Ｉ＋ｉ
1 、ＩD2＝Ｉ−ｊ2 であるが、図８において、ＩD1／Ｉ
及びＩD2／Ｉは数式４となる。なお数式４において、α
＝４ｎ／（ｎ＋１）、β＝ｎ／（ｎ＋１）、γ＝ｎ（ｎ
−１）／（ｎ＋１)2、ｖ＝Ｖ1 −Ｖ2 である。
【００１１】
【数４】ＩD1／Ｉ＝１＋ｙ1 ＝１＋ｉ1 ／Ｉ ＝１＋γｘ2 ＋（αｘ／２）√（１−βｘ2 ） ＩD2／Ｉ＝１−ｙ2 ＝１−ｊ2 ／Ｉ ＝１＋γｘ2 −（αｘ／２）√（１−βｘ2 ）
【００１２】故に、ｙ＝ｉ／Ｉ＝（ｉ1 ＋ｊ2)／Ｉが得
られ、数式５と求まる。
られ、数式５と求まる。
【００１３】
【数５】 ｙ＝２（１＋γｘ2) 但し、│ｘ│≦√［（ｎ＋１）／ｎ］ （５ａ） ｙ＝−２ｎ＋γｘ2 ＋（α／２）│ｘ│√（１−βｘ2) 但し、√[(ｎ＋１）／ｎ］＜│ｘ│≦√（ｎ＋１） （５ｂ） ｙ＝０ 但し、│ｘ│＞√（ｎ＋１） （５ｃ）
【００１４】従って、数式（５ａ）から、ＩD1＋ＩD2は
数式６と求まる。
数式６と求まる。
【００１５】
【数６】ＩD1＋ＩD2＝２Ｉ（１＋γｘ2)＝２Ｉ＋２ｋ
［ｎ（ｎ−１）／（ｎ＋１）2 ］ｖ2 但し、│ｖ│≦√［（ｎ＋１）Ｉ／ｋｎ］
［ｎ（ｎ−１）／（ｎ＋１）2 ］ｖ2 但し、│ｖ│≦√［（ｎ＋１）Ｉ／ｋｎ］
【００１６】また、図８において、Ｍ５を無視した場合
のＭ６とＭ７の差動対が２ＩS の電流で駆動されるとす
ると、出力電流ｉは、数式（３ａ）から数式７と表せ
る。
のＭ６とＭ７の差動対が２ＩS の電流で駆動されるとす
ると、出力電流ｉは、数式（３ａ）から数式７と表せ
る。
【００１７】
【数７】ｉ＝ｖ√［ｋ（４ＩS −ｋｖ2 ）］
【００１８】ここで、駆動電流２ＩS を数式８と置く
と、出力電流ｉは数式９となる。
と、出力電流ｉは数式９となる。
【００１９】
【数８】２ＩS ＝２Ｉ＋ｋ′ｖ2
【００２０】
【数９】ｉ＝ｖ√［ｋ｛４Ｉ−（ｋ−２ｋ′）ｖ2 ｝］
【００２１】数式９がｖに無関係に定数となるためには
数式１０が成り立てば良い。
数式１０が成り立てば良い。
【００２２】
【数１０】ｋ′＝［２ｎ（ｎ−１）／（ｎ＋１）2 ］ｋ
【００２３】例えば、ｋ′＝ｋ／２に選ぶと、ｎ＝２．
１５５と求まる。従って、│ｖ│の範囲が│ｖ│≦√
［（ｎ＋１）／ｎ］Ｖb であれば、差動対（Ｍ６、Ｍ
７）のコンダクタンスを直線にできる。具体的には、規
格化電圧であるｘが、ｘ＝１／√ｎ＝０．６８の範囲内
で直線性が確保される。なお、図８において、定電流源
ａＩにおけるａは、ａ＝（ｎ＋１）／４ｎ＝２．３２で
ある。
１５５と求まる。従って、│ｖ│の範囲が│ｖ│≦√
［（ｎ＋１）／ｎ］Ｖb であれば、差動対（Ｍ６、Ｍ
７）のコンダクタンスを直線にできる。具体的には、規
格化電圧であるｘが、ｘ＝１／√ｎ＝０．６８の範囲内
で直線性が確保される。なお、図８において、定電流源
ａＩにおけるａは、ａ＝（ｎ＋１）／４ｎ＝２．３２で
ある。
【００２４】
【発明が解決しようとする課題】上述した従来の差動増
幅回路では、２乗回路（図９）を用いて差動増幅回路
（図８）の非線形性を補償しているが、その２乗回路は
２乗特性を示す入力電圧範囲が狭く一定範囲を越えると
２乗特性からのずれを生ずるので、トランスコンダクタ
ンスを直線にできる範囲は、上述したようにｘ＝０．６
８の範囲であり、更なる範囲拡大の措置が望まれてい
る。
幅回路では、２乗回路（図９）を用いて差動増幅回路
（図８）の非線形性を補償しているが、その２乗回路は
２乗特性を示す入力電圧範囲が狭く一定範囲を越えると
２乗特性からのずれを生ずるので、トランスコンダクタ
ンスを直線にできる範囲は、上述したようにｘ＝０．６
８の範囲であり、更なる範囲拡大の措置が望まれてい
る。
【００２５】また、２乗回路（図９）は、１個のＭＯＳ
トランジスタＭ１（Ｍ２）とｎ個のＭＯＳトランジスタ
Ｍ４（Ｍ３）で対を構成するが、上述したようにｎは、
ｎ＝２．１５５であるので、実際に回路を構成する場合
は、１０００個と２１５５個で対を構成することにな
り、現実的でないという問題もある。
トランジスタＭ１（Ｍ２）とｎ個のＭＯＳトランジスタ
Ｍ４（Ｍ３）で対を構成するが、上述したようにｎは、
ｎ＝２．１５５であるので、実際に回路を構成する場合
は、１０００個と２１５５個で対を構成することにな
り、現実的でないという問題もある。
【００２６】本発明は、このような問題に鑑みなされた
もので、その目的は、ＣＭＯＳ集積回路上に簡単に構成
でき、しかも広い範囲で２乗特性が良好である差動回路
及びトランスコンダクタンスの直線性を更に改善できる
差動増幅回路を提供することにある。
もので、その目的は、ＣＭＯＳ集積回路上に簡単に構成
でき、しかも広い範囲で２乗特性が良好である差動回路
及びトランスコンダクタンスの直線性を更に改善できる
差動増幅回路を提供することにある。
【００２７】
【課題を解決するための手段】前記目的を達成するた
め、本発明の差動回路及び差動増幅回路は次の如き構成
を有する。即ち、第１発明の差動回路は、ドレイン同士
が共通接続されるＭＯＳトランジスタ対の２個が１つの
定電流源で駆動されるクァッドリテール回路； を備
え、一方のＭＯＳトランジスタ対の一方のゲートは第１
の入力電圧が他方のゲートは第２の入力電圧（第１の入
力電圧の逆相電圧）がそれぞれ印加され、他方のＭＯＳ
トランジスタ対の両ゲートは共通接続されて直流電圧が
印加される； ことを特徴とするものである。
め、本発明の差動回路及び差動増幅回路は次の如き構成
を有する。即ち、第１発明の差動回路は、ドレイン同士
が共通接続されるＭＯＳトランジスタ対の２個が１つの
定電流源で駆動されるクァッドリテール回路； を備
え、一方のＭＯＳトランジスタ対の一方のゲートは第１
の入力電圧が他方のゲートは第２の入力電圧（第１の入
力電圧の逆相電圧）がそれぞれ印加され、他方のＭＯＳ
トランジスタ対の両ゲートは共通接続されて直流電圧が
印加される； ことを特徴とするものである。
【００２８】第２発明の差動増幅回路は、ドレイン同士
が共通接続されるＭＯＳトランジスタ対の２個（第１及
び第２のＭＯＳトランジスタ対）が１つの定電流源で駆
動されるクァッドリテール回路と； このクァッドリテ
ール回路の第２のＭＯＳトランジスタ対の共通接続され
たドレインの電流の２倍の電流で駆動される第３のＭＯ
Ｓトランジスタ対と； を備え、前記第１のＭＯＳトラ
ンジスタ対と前記第３のＭ０Ｓトランジスタ対では、そ
れぞれ両ゲート間に入力電圧が印加され； 前記第２の
ＭＯＳトランジスタ対では、両ゲートが共通接続されて
第１のＭＯＳトランジスタ対に印加される入力電圧の中
点電圧が印加される； ことを特徴とするものである。
が共通接続されるＭＯＳトランジスタ対の２個（第１及
び第２のＭＯＳトランジスタ対）が１つの定電流源で駆
動されるクァッドリテール回路と； このクァッドリテ
ール回路の第２のＭＯＳトランジスタ対の共通接続され
たドレインの電流の２倍の電流で駆動される第３のＭＯ
Ｓトランジスタ対と； を備え、前記第１のＭＯＳトラ
ンジスタ対と前記第３のＭ０Ｓトランジスタ対では、そ
れぞれ両ゲート間に入力電圧が印加され； 前記第２の
ＭＯＳトランジスタ対では、両ゲートが共通接続されて
第１のＭＯＳトランジスタ対に印加される入力電圧の中
点電圧が印加される； ことを特徴とするものである。
【００２９】第３発明の差動増幅回路は、ドレイン同士
が共通接続されるＭＯＳトランジスタ対の２個（第１及
び第２のＭＯＳトランジスタ対）が１つの定電流源で駆
動されるクァッドリテール回路と； このクァッドリテ
ール回路の定電流源の値に当該回路の差動出力電流の値
を加えた電流で駆動される第３のＭＯＳトランジスタ対
と； を備え、前記第１のＭＯＳトランジスタ対と前記
第３のＭ０Ｓトランジスタ対では、それぞれ両ゲート間
に入力電圧が印加され； 前記第２のＭＯＳトランジス
タ対では、両ゲートが共通接続されて第１のＭＯＳトラ
ンジスタ対に印加される入力電圧の中点電圧が印加され
る； ことを特徴とするものである。
が共通接続されるＭＯＳトランジスタ対の２個（第１及
び第２のＭＯＳトランジスタ対）が１つの定電流源で駆
動されるクァッドリテール回路と； このクァッドリテ
ール回路の定電流源の値に当該回路の差動出力電流の値
を加えた電流で駆動される第３のＭＯＳトランジスタ対
と； を備え、前記第１のＭＯＳトランジスタ対と前記
第３のＭ０Ｓトランジスタ対では、それぞれ両ゲート間
に入力電圧が印加され； 前記第２のＭＯＳトランジス
タ対では、両ゲートが共通接続されて第１のＭＯＳトラ
ンジスタ対に印加される入力電圧の中点電圧が印加され
る； ことを特徴とするものである。
【００３０】第４発明の差動増幅回路は、ドレイン同士
が共通接続されるＭＯＳトランジスタ対の２個（第１及
び第２のＭＯＳトランジスタ対）が１つの定電流源（第
１の定電流源）で駆動されるクァッドリテール回路と；
前記第１のＭＯＳトランジスタ対の共通接続ドレイン
と電源間に設定される第２の定電流源と； 第３の定電
流源で駆動される第３のＭＯＳトランジスタ対と； 前
記第１のＭＯＳトランジスタ対の共通接続ドレインと前
記第３のＭＯＳトランジスタ対の共通接続ソースとの間
に設定される電流レベルシフト素子と； を備え、前記
第１のＭＯＳトランジスタ対と前記第３のＭ０Ｓトラン
ジスタ対では、それぞれ両ゲート間に入力電圧が印加さ
れ； 前記第２のＭＯＳトランジスタ対では、両ゲート
が共通接続されて第１のＭＯＳトランジスタ対に印加さ
れる入力電圧の中点電圧が印加される； ことを特徴と
するものである。
が共通接続されるＭＯＳトランジスタ対の２個（第１及
び第２のＭＯＳトランジスタ対）が１つの定電流源（第
１の定電流源）で駆動されるクァッドリテール回路と；
前記第１のＭＯＳトランジスタ対の共通接続ドレイン
と電源間に設定される第２の定電流源と； 第３の定電
流源で駆動される第３のＭＯＳトランジスタ対と； 前
記第１のＭＯＳトランジスタ対の共通接続ドレインと前
記第３のＭＯＳトランジスタ対の共通接続ソースとの間
に設定される電流レベルシフト素子と； を備え、前記
第１のＭＯＳトランジスタ対と前記第３のＭ０Ｓトラン
ジスタ対では、それぞれ両ゲート間に入力電圧が印加さ
れ； 前記第２のＭＯＳトランジスタ対では、両ゲート
が共通接続されて第１のＭＯＳトランジスタ対に印加さ
れる入力電圧の中点電圧が印加される； ことを特徴と
するものである。
【００３１】また、第５発明の差動増幅回路は、ドレイ
ン同士が共通接続されるＭＯＳトランジスタ対の２個
（第１及び第２のＭＯＳトランジスタ対）が１つの定電
流源で駆動されるクァッドリテール回路と； 前記第２
のＭＯＳトランジスタ対の共通接続ドレインの電流で駆
動される第３のＭＯＳトランジスタ対と； を備え、前
記第１のＭＯＳトランジスタ対と前記第３のＭ０Ｓトラ
ンジスタ対では、両ゲート間に入力電圧が第１のＭＯＳ
トランジスタ対と第３のＭ０Ｓトランジスタ対相互間で
異なる値となるように印加され； 前記第２のＭＯＳト
ランジスタ対では、両ゲートが共通接続されて第１のＭ
ＯＳトランジスタ対に印加される入力電圧の中点電圧が
印加される； ことを特徴とするものである。
ン同士が共通接続されるＭＯＳトランジスタ対の２個
（第１及び第２のＭＯＳトランジスタ対）が１つの定電
流源で駆動されるクァッドリテール回路と； 前記第２
のＭＯＳトランジスタ対の共通接続ドレインの電流で駆
動される第３のＭＯＳトランジスタ対と； を備え、前
記第１のＭＯＳトランジスタ対と前記第３のＭ０Ｓトラ
ンジスタ対では、両ゲート間に入力電圧が第１のＭＯＳ
トランジスタ対と第３のＭ０Ｓトランジスタ対相互間で
異なる値となるように印加され； 前記第２のＭＯＳト
ランジスタ対では、両ゲートが共通接続されて第１のＭ
ＯＳトランジスタ対に印加される入力電圧の中点電圧が
印加される； ことを特徴とするものである。
【００３２】
【作用】次に前記の如く構成される本発明の差動回路及
び差動増幅回路の作用を説明する。第１発明の差動回路
は、ドレイン同士が共通接続されるＭＯＳトランジスタ
対の２個が１つの定電流源で駆動される回路（クァッド
リテール回路と称する）を中心に構成される。入力電圧
をｖ、各ＭＯＳトランジスタのトランスコンダクタンス
パラメータをｋ、定電流源をＩ0 とすると、│ｖ│≦√
（２Ｉ0 ／３ｋ）の範囲において、入力電圧が印加され
る一方のＭＯＳトランジスタ対の共通接続ドレインの電
流ＩL は、ＩL ＝Ｉ0 ／２＋ｋｖ2 ／４となり、ベース
が共通接続される他方のＭＯＳトランジスタ対の共通接
続ドレインの電流ＩR は、ＩR ＝Ｉ0／２−ｋｖ2 ／４
となり、規格化入力電圧（ｖ／√（Ｉ0 ／ｋ））は√
（２／３）＝０．８１６の範囲において良好な２乗特性
を示す。これは、従来（図９）の回路で得られる入力電
圧範囲（０．６８）よりも拡大されたものである。
び差動増幅回路の作用を説明する。第１発明の差動回路
は、ドレイン同士が共通接続されるＭＯＳトランジスタ
対の２個が１つの定電流源で駆動される回路（クァッド
リテール回路と称する）を中心に構成される。入力電圧
をｖ、各ＭＯＳトランジスタのトランスコンダクタンス
パラメータをｋ、定電流源をＩ0 とすると、│ｖ│≦√
（２Ｉ0 ／３ｋ）の範囲において、入力電圧が印加され
る一方のＭＯＳトランジスタ対の共通接続ドレインの電
流ＩL は、ＩL ＝Ｉ0 ／２＋ｋｖ2 ／４となり、ベース
が共通接続される他方のＭＯＳトランジスタ対の共通接
続ドレインの電流ＩR は、ＩR ＝Ｉ0／２−ｋｖ2 ／４
となり、規格化入力電圧（ｖ／√（Ｉ0 ／ｋ））は√
（２／３）＝０．８１６の範囲において良好な２乗特性
を示す。これは、従来（図９）の回路で得られる入力電
圧範囲（０．６８）よりも拡大されたものである。
【００３３】第２発明乃至第５発明の差動増幅回路は、
第１発明の差動回路を用いて差動対を駆動するように構
成してある。従って、当該差動増幅回路のトランスコン
ダクタンスの直線性は、従来よりも大幅に改善される。
第１発明の差動回路を用いて差動対を駆動するように構
成してある。従って、当該差動増幅回路のトランスコン
ダクタンスの直線性は、従来よりも大幅に改善される。
【００３４】ここに、本発明に係る差動回路及び差動増
幅回路は、トランスコンダクタンスパラメータｋのＭＯ
Ｓトランジスタで対を構成するので、簡単に実現できる
ものである。
幅回路は、トランスコンダクタンスパラメータｋのＭＯ
Ｓトランジスタで対を構成するので、簡単に実現できる
ものである。
【００３５】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１実施例に係る差動回路を示
す。この差動回路は、ドレイン同士が共通接続されるＭ
ＯＳトランジスタ対（Ｍ１、Ｍ２）と同（Ｍ３、Ｍ４）
の２個が１つの定電流源Ｉ0 で駆動される回路（クァッ
ドリテール回路と称する）を中心に構成される。
する。図１は、本発明の第１実施例に係る差動回路を示
す。この差動回路は、ドレイン同士が共通接続されるＭ
ＯＳトランジスタ対（Ｍ１、Ｍ２）と同（Ｍ３、Ｍ４）
の２個が１つの定電流源Ｉ0 で駆動される回路（クァッ
ドリテール回路と称する）を中心に構成される。
【００３６】即ち、クァッドリテール回路において、一
方のＭＯＳトランジスタ対（Ｍ１、Ｍ２）の一方のゲー
ト（Ｍ１のゲート）には第１の入力電圧（１／２）ｖが
印加され、他方のゲート（Ｍ２のゲート）には第２の入
力電圧（第１の入力電圧の逆相電圧−（１／２）ｖが印
加される。そして、他方のＭＯＳトランジスタ対（Ｍ
３、Ｍ４）の両ゲートは共通接続されて直流電圧が印加
される。
方のＭＯＳトランジスタ対（Ｍ１、Ｍ２）の一方のゲー
ト（Ｍ１のゲート）には第１の入力電圧（１／２）ｖが
印加され、他方のゲート（Ｍ２のゲート）には第２の入
力電圧（第１の入力電圧の逆相電圧−（１／２）ｖが印
加される。そして、他方のＭＯＳトランジスタ対（Ｍ
３、Ｍ４）の両ゲートは共通接続されて直流電圧が印加
される。
【００３７】要するに、Ｍ３とＭ４の共通接続ゲートは
一定電圧で直流バイアスされており、この共通接続ゲー
トを中心にＭ１のゲートには入力電圧（１／２）ｖが印
加され、Ｍ２のゲートには入力電圧−（１／２）ｖが印
加される。
一定電圧で直流バイアスされており、この共通接続ゲー
トを中心にＭ１のゲートには入力電圧（１／２）ｖが印
加され、Ｍ２のゲートには入力電圧−（１／２）ｖが印
加される。
【００３８】図１において、ゲート・ソース間電圧をＶ
GSi 、スレッショルド電圧をＶTH、コンダクタンスパラ
メータをｋとすると、Ｍ１，Ｍ２，Ｍ３，Ｍ４のドレイ
ン電流ＩD1，同ＩD2，同ＩD3，同ＩD4は数式１１で表せ
る。
GSi 、スレッショルド電圧をＶTH、コンダクタンスパラ
メータをｋとすると、Ｍ１，Ｍ２，Ｍ３，Ｍ４のドレイ
ン電流ＩD1，同ＩD2，同ＩD3，同ＩD4は数式１１で表せ
る。
【００３９】
【数１１】ＩD1＝ｋ（ＶGS1 ＋ｖ／２−ＶTH）2 ＩD2＝ｋ（ＶGS2 −ｖ／２−ＶTH）2 ＩD3＝ＩD4＝ｋ（ＶGS3 −ＶTH）2
【００４０】ここで、ＩD1＋ＩD2＋ＩD3＋ＩD4＝Ｉ0 で
あるが、Ｍ１とＭ２の共通接続ドレインの電流ＩL は、
ＩL ＝ＩD1＋ＩD2であり、またＭ３とＭ４の共通接続ド
レインの電流ＩR は、ＩR ＝ＩD3＋ＩD4である。従っ
て、ＩL とＩR の範囲は数式１２となるので、以上の式
を解くと、ＩL とＩR は数式１３のように求まり、２乗
特性を示すことが分かる。従って、差動出力ΔＩQCは数
式１４となる。
あるが、Ｍ１とＭ２の共通接続ドレインの電流ＩL は、
ＩL ＝ＩD1＋ＩD2であり、またＭ３とＭ４の共通接続ド
レインの電流ＩR は、ＩR ＝ＩD3＋ＩD4である。従っ
て、ＩL とＩR の範囲は数式１２となるので、以上の式
を解くと、ＩL とＩR は数式１３のように求まり、２乗
特性を示すことが分かる。従って、差動出力ΔＩQCは数
式１４となる。
【００４１】
【数１２】Ｉ0 ／２≦ＩL ≦Ｉ0 ０≦ＩR ≦Ｉ0 ／２
【００４２】
【数１３】ＩL ＝Ｉ0 ／２＋ｋｖ2 ／４ 但し、│ｖ│≦√（２Ｉ0 ／３ｋ） ＩR ＝Ｉ0 ／２−ｋｖ2 ／４ 但し、│ｖ│≦√（２Ｉ0 ／３ｋ）
【００４３】
【数１４】ΔＩQC＝ＩL −ＩR ＝ｋｖ2 ／４ 但し、│ｖ│≦√（２Ｉ0 ／３ｋ）
【００４４】この差動回路の入出力特性は図２に示すよ
うになる。横軸は、規格化入力電圧ｖ／√（Ｉ0 ／ｋ）
であり、√（２／３）＝０．８１６の範囲において良好
な２乗特性を示していることが分かる。図８における２
乗回路（図９）での規格化入力電圧の範囲（０．６８）
よりも大幅に拡大できたのである。本発明の差動増幅回
路（図３、図５、図６、図７）は、以上説明した差動回
路の一方の出力（ＩR)または差動出力電流（ΔＩQC）で
（第３の）ＭＯＳトランジスタ差動対（Ｍ５、Ｍ６）を
駆動するように構成し、当該差動回路の入力電圧範囲に
おいてトランスコンダクタンスの直線性を確保しようと
するものである。以下、差動増幅回路について説明す
る。
うになる。横軸は、規格化入力電圧ｖ／√（Ｉ0 ／ｋ）
であり、√（２／３）＝０．８１６の範囲において良好
な２乗特性を示していることが分かる。図８における２
乗回路（図９）での規格化入力電圧の範囲（０．６８）
よりも大幅に拡大できたのである。本発明の差動増幅回
路（図３、図５、図６、図７）は、以上説明した差動回
路の一方の出力（ＩR)または差動出力電流（ΔＩQC）で
（第３の）ＭＯＳトランジスタ差動対（Ｍ５、Ｍ６）を
駆動するように構成し、当該差動回路の入力電圧範囲に
おいてトランスコンダクタンスの直線性を確保しようと
するものである。以下、差動増幅回路について説明す
る。
【００４５】図３は、本発明の第２実施例に係る差動増
幅回路を示す。図３において、クァッドリテール回路で
は、Ｍ１とＭ２のドレインが共通に電源に接続され、一
方、Ｍ３とＭ４の共通接続ドレインと電源との間にはカ
レントミラー回路（Ｍ１１、Ｍ１２）が設けられる。そ
して、Ｍ３とＭ４の共通接続ゲートとＭ１のゲート間及
びＭ３とＭ４の共通接続ゲートとＭ２のゲート間はそれ
ぞれ抵抗Ｒ1 を介して接続される。
幅回路を示す。図３において、クァッドリテール回路で
は、Ｍ１とＭ２のドレインが共通に電源に接続され、一
方、Ｍ３とＭ４の共通接続ドレインと電源との間にはカ
レントミラー回路（Ｍ１１、Ｍ１２）が設けられる。そ
して、Ｍ３とＭ４の共通接続ゲートとＭ１のゲート間及
びＭ３とＭ４の共通接続ゲートとＭ２のゲート間はそれ
ぞれ抵抗Ｒ1 を介して接続される。
【００４６】また、ＭＯＳトランジスタ差動対（Ｍ５、
Ｍ６）は、アクティブロード（Ｍ７、Ｍ８）を有し並列
ＭＯＳトランジスタ（Ｍ９、Ｍ１０）を電流源とする。
つまり、このＭＯＳトランジスタ差動対（Ｍ５、Ｍ６）
は電流２ＩSSで駆動されるのであるが、図示するよう
に、並列ＭＯＳトランジスタ（Ｍ９、Ｍ１０）のゲート
には共通にカレントミラー回路（Ｍ１１、Ｍ１２）の出
力がＭ１３を介して与えられるので、前記ＩR の２倍の
電流で駆動されることになる。
Ｍ６）は、アクティブロード（Ｍ７、Ｍ８）を有し並列
ＭＯＳトランジスタ（Ｍ９、Ｍ１０）を電流源とする。
つまり、このＭＯＳトランジスタ差動対（Ｍ５、Ｍ６）
は電流２ＩSSで駆動されるのであるが、図示するよう
に、並列ＭＯＳトランジスタ（Ｍ９、Ｍ１０）のゲート
には共通にカレントミラー回路（Ｍ１１、Ｍ１２）の出
力がＭ１３を介して与えられるので、前記ＩR の２倍の
電流で駆動されることになる。
【００４７】そして、ＭＯＳトランジスタ差動対（Ｍ
５、Ｍ６）の両ゲート間には入力電圧ｖが印加される
が、Ｍ５とＭ１のゲート同士及びＭ６とＭ２のゲート同
士はそれぞれ共通接続されている。従って、Ｍ１とＭ２
の両ゲート間には入力電圧ｖが印加されるので、Ｍ３と
Ｍ４の共通接続ゲートには入力電圧ｖの中点電圧が印加
されることになる。
５、Ｍ６）の両ゲート間には入力電圧ｖが印加される
が、Ｍ５とＭ１のゲート同士及びＭ６とＭ２のゲート同
士はそれぞれ共通接続されている。従って、Ｍ１とＭ２
の両ゲート間には入力電圧ｖが印加されるので、Ｍ３と
Ｍ４の共通接続ゲートには入力電圧ｖの中点電圧が印加
されることになる。
【００４８】以上の構成において、ＭＯＳトランジスタ
差動対（Ｍ５、Ｍ６）は電流２ＩSSで駆動されるので、
差動出力電流ｉ（ΔＩD)は数式１５となるが、ＩSS＝Ｉ
R であるので、数式１３を適用して、結局数式１６と求
まる。
差動対（Ｍ５、Ｍ６）は電流２ＩSSで駆動されるので、
差動出力電流ｉ（ΔＩD)は数式１５となるが、ＩSS＝Ｉ
R であるので、数式１３を適用して、結局数式１６と求
まる。
【００４９】
【数１５】ｉ＝ｖ√［ｋ（４ＩSS−ｋｖ2)］
【００５０】
【数１６】ｉ＝ｖ√（２ｋＩ0 ） 但し、│ｖ│≦√（２Ｉ0 ／３ｋ）
【００５１】従って、トランスコンダクタンスｇm(ｇm
＝ｄｉ／ｄｖ）は、数式１６から数式１７のように求ま
る。
＝ｄｉ／ｄｖ）は、数式１６から数式１７のように求ま
る。
【００５２】
【数１７】ｇm ＝ｄｉ／ｄｖ ＝√（２ｋＩ0 ） 但し、│ｖ│≦√（２Ｉ0 ／３ｋ）
【００５３】図４に本第２実施例差動増幅回路の入出力
特性を示してある。横軸は図２と同様に規格化入力電圧
であるが、│ｖ│≦√（２Ｉ0 ／３ｋ）の範囲で直線と
なっている。
特性を示してある。横軸は図２と同様に規格化入力電圧
であるが、│ｖ│≦√（２Ｉ0 ／３ｋ）の範囲で直線と
なっている。
【００５４】次に、図５は本発明の第３実施例に係る差
動増幅回路を示す。本第３実施例差動増幅回路は、ＭＯ
Ｓトランジスタ差動対（Ｍ５、Ｍ６）を電流源Ｉ0 とＭ
ＯＳトランジスタＭ１４との並列回路で駆動するように
したものである。そのため、クァッドリテール回路にア
クティブロード（Ｍ９、Ｍ１０）を設け、差動出力電流
ΔＩQCをカレントミラー回路（Ｍ１１、Ｍ１２）で取り
出し、Ｍ１３を介してＭ１４を駆動し、ＭＯＳトランジ
スタ差動対（Ｍ５、Ｍ６）の駆動電流２ＩSSが２ＩSS＝
Ｉ0 ＋ΔＩQCとなるようにしてある。本第３実施例差動
増幅回路においても前記数式１６が同様に求められ、図
４と同様の特性が得られる。
動増幅回路を示す。本第３実施例差動増幅回路は、ＭＯ
Ｓトランジスタ差動対（Ｍ５、Ｍ６）を電流源Ｉ0 とＭ
ＯＳトランジスタＭ１４との並列回路で駆動するように
したものである。そのため、クァッドリテール回路にア
クティブロード（Ｍ９、Ｍ１０）を設け、差動出力電流
ΔＩQCをカレントミラー回路（Ｍ１１、Ｍ１２）で取り
出し、Ｍ１３を介してＭ１４を駆動し、ＭＯＳトランジ
スタ差動対（Ｍ５、Ｍ６）の駆動電流２ＩSSが２ＩSS＝
Ｉ0 ＋ΔＩQCとなるようにしてある。本第３実施例差動
増幅回路においても前記数式１６が同様に求められ、図
４と同様の特性が得られる。
【００５５】次に、図６は、本発明の第４実施例に係る
差動増幅回路を示す。図６において、Ｍ１〜Ｍ６は図３
や図５と同様の接続関係にあり、Ｍ１０とＭ１１は図３
や図５のＭ７とＭ８に対応し、Ｍ８とＭ９は図５のＭ９
とＭ１０と同様クァッドリテール回路のアクティブロー
ドであるが、差動対（Ｍ５、Ｍ６）は定電流源ｃＩ0で
駆動し、更にＭ１とＭ２の共通接続ドレインと電源間に
定電流源ｂＩ0 を設定し、Ｍ１とＭ２の共通接続ドレイ
ンとＭ５とＭ６の共通接続ソースとの間にダイオード接
続のＭＯＳトランジスタＭ７を設定してある。
差動増幅回路を示す。図６において、Ｍ１〜Ｍ６は図３
や図５と同様の接続関係にあり、Ｍ１０とＭ１１は図３
や図５のＭ７とＭ８に対応し、Ｍ８とＭ９は図５のＭ９
とＭ１０と同様クァッドリテール回路のアクティブロー
ドであるが、差動対（Ｍ５、Ｍ６）は定電流源ｃＩ0で
駆動し、更にＭ１とＭ２の共通接続ドレインと電源間に
定電流源ｂＩ0 を設定し、Ｍ１とＭ２の共通接続ドレイ
ンとＭ５とＭ６の共通接続ソースとの間にダイオード接
続のＭＯＳトランジスタＭ７を設定してある。
【００５６】Ｍ７は図８におけるＭ５と同様に点Ａの電
流レベルを点Ｂの電流レベルにシフトする機能を有す
る。即ち、Ｍ７には、−ΔＩQCと定電流源ｂＩ0 の電流
が入力される。従って、キルヒホッフの法則により数式
１８、同１９が得られる。
流レベルを点Ｂの電流レベルにシフトする機能を有す
る。即ち、Ｍ７には、−ΔＩQCと定電流源ｂＩ0 の電流
が入力される。従って、キルヒホッフの法則により数式
１８、同１９が得られる。
【００５７】
【数１８】ＩD1＋ＩD2＋ｂＩ0 −ΔＩQC＝ｃＩ0
【００５８】
【数１９】ＩD5＋ＩD6＝（ｃ−ｂ）Ｉ0 ＋ΔＩQC
【００５９】よって、Ｍ１０、Ｍ１１からなるアクティ
ブロードから出力される差動出力電流ｉ（ΔＩD)は数式
１５と同様の数式２０となる。
ブロードから出力される差動出力電流ｉ（ΔＩD)は数式
１５と同様の数式２０となる。
【００６０】
【数２０】 ｉ＝ｖ√［ｋ｛４（ＩD5＋ＩD6）−ｋｖ2 ｝］
【００６１】ここで、定数ｂと同ｃは、それぞれ、ｂ≧
１、ｃ−ｂ≧０となるように選定すれば良いが、ｂ＝
１、ｃ＝２とすればトランスコンダクタンスが直線とな
る入力電圧範囲は最も広くなる。即ち、前記数式１６が
同様に求められ、図４に示す特性が同様に得られる。本
第４実施例差動増幅回路は図８に示した従来の差動増幅
回路を意識したものであるが、トランスコンダクタンス
の直線性が大幅に改善され、かつ、容易に実現できるこ
とが以上の説明から理解できる。
１、ｃ−ｂ≧０となるように選定すれば良いが、ｂ＝
１、ｃ＝２とすればトランスコンダクタンスが直線とな
る入力電圧範囲は最も広くなる。即ち、前記数式１６が
同様に求められ、図４に示す特性が同様に得られる。本
第４実施例差動増幅回路は図８に示した従来の差動増幅
回路を意識したものであるが、トランスコンダクタンス
の直線性が大幅に改善され、かつ、容易に実現できるこ
とが以上の説明から理解できる。
【００６２】次いで図７は、本発明の第５実施例に係る
差動増幅回路を示す。本第５実施例差動増幅回路は、ア
クティブロード（Ｍ７、Ｍ８）、Ｍ０Ｓトランジスタ差
動対（Ｍ５、Ｍ６）、クァッドリテール回路（Ｍ１〜Ｍ
４）、定電流源Ｉ0 の順で一方の電源端子（正極端子）
と他方の電源端子（負極端子）との間に積層配置したも
のである。
差動増幅回路を示す。本第５実施例差動増幅回路は、ア
クティブロード（Ｍ７、Ｍ８）、Ｍ０Ｓトランジスタ差
動対（Ｍ５、Ｍ６）、クァッドリテール回路（Ｍ１〜Ｍ
４）、定電流源Ｉ0 の順で一方の電源端子（正極端子）
と他方の電源端子（負極端子）との間に積層配置したも
のである。
【００６３】Ｍ０Ｓトランジスタ差動対（Ｍ５、Ｍ６）
はＭ３とＭ４の共通接続ドレインの電流（前記ＩR ）で
駆動されるが、Ｍ５とＭ６は共にトランスコンダクタン
スパラメータはｋ／２となっている。そして、Ｍ１とＭ
２は、共通接続ドレインが電源に接続されるが、Ｍ１と
Ｍ５のゲート及びＭ２とＭ６のゲートがレベル調節用の
電源ＶC を介して接続されている。なお、図示例では、
Ｍ０Ｓトランジスタ差動対（Ｍ５、Ｍ６）の両ゲート間
に入力電圧ｖを印加する場合を示すが、Ｍ１とＭ２のゲ
ート間に入力電圧ｖを印加しても良い。この場合には、
レベル調節用の電源ＶC の極性を逆にする。
はＭ３とＭ４の共通接続ドレインの電流（前記ＩR ）で
駆動されるが、Ｍ５とＭ６は共にトランスコンダクタン
スパラメータはｋ／２となっている。そして、Ｍ１とＭ
２は、共通接続ドレインが電源に接続されるが、Ｍ１と
Ｍ５のゲート及びＭ２とＭ６のゲートがレベル調節用の
電源ＶC を介して接続されている。なお、図示例では、
Ｍ０Ｓトランジスタ差動対（Ｍ５、Ｍ６）の両ゲート間
に入力電圧ｖを印加する場合を示すが、Ｍ１とＭ２のゲ
ート間に入力電圧ｖを印加しても良い。この場合には、
レベル調節用の電源ＶC の極性を逆にする。
【００６４】本第５実施例差動増幅回路は、同様に図４
に示す特性が得られる。電源電圧が上述した各実施例差
動増幅回路よりも若干高くなる難点はあるものの、駆動
電流がＩ0 であり上述した各実施例差動増幅回路よりも
消費電流は少なくなる利点がある。
に示す特性が得られる。電源電圧が上述した各実施例差
動増幅回路よりも若干高くなる難点はあるものの、駆動
電流がＩ0 であり上述した各実施例差動増幅回路よりも
消費電流は少なくなる利点がある。
【００６５】
【発明の効果】以上説明したように、第１発明の差動回
路によれば、クァッドリテール回路という簡単な構成で
２乗特性を示す入力電圧範囲を従来よりも拡大できる効
果がある。従って、第１発明の差動回路を用いて差動対
を駆動するように構成してある第２発明乃至第５発明の
差動増幅回路では、トランスコンダクタンスの直線性
は、従来よりも大幅に改善される効果がある。ここに、
本発明に係る差動回路及び差動増幅回路は、トランスコ
ンダクタンスパラメータｋのＭＯＳトランジスタで対を
構成するので、簡単に実現できるという効果もある。
路によれば、クァッドリテール回路という簡単な構成で
２乗特性を示す入力電圧範囲を従来よりも拡大できる効
果がある。従って、第１発明の差動回路を用いて差動対
を駆動するように構成してある第２発明乃至第５発明の
差動増幅回路では、トランスコンダクタンスの直線性
は、従来よりも大幅に改善される効果がある。ここに、
本発明に係る差動回路及び差動増幅回路は、トランスコ
ンダクタンスパラメータｋのＭＯＳトランジスタで対を
構成するので、簡単に実現できるという効果もある。
【図１】本発明の第１実施例に係る差動回路の構成ブロ
ック図である。
ック図である。
【図２】本発明の差動回路の入出力特性図である。
【図３】本発明の第２実施例に係る差動増幅回路の構成
ブロック図である。
ブロック図である。
【図４】本発明の差動増幅回路の入出力特性図である。
【図５】本発明の第３実施例に係る差動増幅回路の構成
ブロック図である。
ブロック図である。
【図６】本発明の第４実施例に係る差動増幅回路の構成
ブロック図である。
ブロック図である。
【図７】本発明の第５実施例に係る差動増幅回路の構成
ブロック図である。
ブロック図である。
【図８】従来の差動増幅回路の構成ブロック図である。
【図９】従来の差動増幅回路の要部（２乗回路）の構成
ブロック図である。
ブロック図である。
Ｍ１〜Ｍ１４ ＭＯＳトランジスタ Ｉ0 電流源 ｖ 入力電圧 ＶC レベル調節用電源
Claims (5)
- 【請求項１】 ドレイン同士が共通接続されるＭＯＳト
ランジスタ対の２個が１つの定電流源で駆動されるクァ
ッドリテール回路； を備え、一方のＭＯＳトランジス
タ対の一方のゲートは第１の入力電圧が他方のゲートは
第２の入力電圧（第１の入力電圧の逆相電圧）がそれぞ
れ印加され、他方のＭＯＳトランジスタ対の両ゲートは
共通接続されて直流電圧が印加される； ことを特徴と
する差動回路。 - 【請求項２】 ドレイン同士が共通接続されるＭＯＳト
ランジスタ対の２個（第１及び第２のＭＯＳトランジス
タ対）が１つの定電流源で駆動されるクァッドリテール
回路と； このクァッドリテール回路の第２のＭＯＳト
ランジスタ対の共通接続されたドレインの電流の２倍の
電流で駆動される第３のＭＯＳトランジスタ対と； を
備え、前記第１のＭＯＳトランジスタ対と前記第３のＭ
０Ｓトランジスタ対では、それぞれ両ゲート間に入力電
圧が印加され； 前記第２のＭＯＳトランジスタ対で
は、両ゲートが共通接続されて第１のＭＯＳトランジス
タ対に印加される入力電圧の中点電圧が印加される；
ことを特徴とする差動増幅回路。 - 【請求項３】 ドレイン同士が共通接続されるＭＯＳト
ランジスタ対の２個（第１及び第２のＭＯＳトランジス
タ対）が１つの定電流源で駆動されるクァッドリテール
回路と； このクァッドリテール回路の定電流源の値に
当該回路の差動出力電流の値を加えた電流で駆動される
第３のＭＯＳトランジスタ対と； を備え、前記第１の
ＭＯＳトランジスタ対と前記第３のＭ０Ｓトランジスタ
対では、それぞれ両ゲート間に入力電圧が印加され；
前記第２のＭＯＳトランジスタ対では、両ゲートが共通
接続されて第１のＭＯＳトランジスタ対に印加される入
力電圧の中点電圧が印加される； ことを特徴とする差
動増幅回路。 - 【請求項４】 ドレイン同士が共通接続されるＭＯＳト
ランジスタ対の２個（第１及び第２のＭＯＳトランジス
タ対）が１つの定電流源（第１の定電流源）で駆動され
るクァッドリテール回路と； 前記第１のＭＯＳトラン
ジスタ対の共通接続ドレインと電源間に設定される第２
の定電流源と； 第３の定電流源で駆動される第３のＭ
ＯＳトランジスタ対と； 前記第１のＭＯＳトランジス
タ対の共通接続ドレインと前記第３のＭＯＳトランジス
タ対の共通接続ソースとの間に設定される電流レベルシ
フト素子と； を備え、前記第１のＭＯＳトランジスタ
対と前記第３のＭ０Ｓトランジスタ対では、それぞれ両
ゲート間に入力電圧が印加され； 前記第２のＭＯＳト
ランジスタ対では、両ゲートが共通接続されて第１のＭ
ＯＳトランジスタ対に印加される入力電圧の中点電圧が
印加される； ことを特徴とする差動増幅回路。 - 【請求項５】 ドレイン同士が共通接続されるＭＯＳト
ランジスタ対の２個（第１及び第２のＭＯＳトランジス
タ対）が１つの定電流源で駆動されるクァッドリテール
回路と； 前記第２のＭＯＳトランジスタ対の共通接続
ドレインの電流で駆動される第３のＭＯＳトランジスタ
対と； を備え、前記第１のＭＯＳトランジスタ対と前
記第３のＭ０Ｓトランジスタ対では、両ゲート間に入力
電圧が第１のＭＯＳトランジスタ対と第３のＭ０Ｓトラ
ンジスタ対相互間で異なる値となるように印加され；
前記第２のＭＯＳトランジスタ対では、両ゲートが共通
接続されて第１のＭＯＳトランジスタ対に印加される入
力電圧の中点電圧が印加される； ことを特徴とする差
動増幅回路。
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