JP3127846B2 - Ｃｍｏｓマルチプライヤ - Google Patents
ＣｍｏｓマルチプライヤInfo
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- JP3127846B2 JP3127846B2 JP08327858A JP32785896A JP3127846B2 JP 3127846 B2 JP3127846 B2 JP 3127846B2 JP 08327858 A JP08327858 A JP 08327858A JP 32785896 A JP32785896 A JP 32785896A JP 3127846 B2 JP3127846 B2 JP 3127846B2
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- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/164—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using means for evaluating powers, e.g. quarter square multiplier
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- Software Systems (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明はマルチプライヤに関
し、特に半導体集積回路上に形成して好適な、線形性に
優れたＣＭＯＳマルチプライヤに関する。
し、特に半導体集積回路上に形成して好適な、線形性に
優れたＣＭＯＳマルチプライヤに関する。
【０００２】
【従来の技術】この種の従来技術として、下記の論文が
参照される。
参照される。
【０００３】１．文献：Ｈ. Ｙ. Ｋim and Ｓ. Ｂ. Ｐa
rk, “Ｆour-quadrant ＣＭＯＳ analogue multiplie
r”, ＩＥＥ Ｅlectronics Ｌetters 26th Ｍarch 199
2, vol.28, no.7, pp.649-650.
rk, “Ｆour-quadrant ＣＭＯＳ analogue multiplie
r”, ＩＥＥ Ｅlectronics Ｌetters 26th Ｍarch 199
2, vol.28, no.7, pp.649-650.
【０００４】この種の従来のＣＭＯＳマルチプライヤと
して、上記文献に記載された図２に示すＣＭＯＳマルチ
プライヤがある。始めにこの従来技術を説明する。ただ
し、図２は、上記文献に記載された図面の誤記について
訂正し、動作原理がわかるように、本発明者が新たに回
路解析したものである。
して、上記文献に記載された図２に示すＣＭＯＳマルチ
プライヤがある。始めにこの従来技術を説明する。ただ
し、図２は、上記文献に記載された図面の誤記について
訂正し、動作原理がわかるように、本発明者が新たに回
路解析したものである。
【０００５】素子の整合性は良いものとし、チャネル長
変調と基板効果を無視し、ＭＯＳトランジスタのドレイ
ン電流とゲート−ソース間電圧の関係は２乗則に従うも
のとする。飽和領域でのＭＯＳトランジスタのドレイン
電流ＩDは、次式（１）となる。
変調と基板効果を無視し、ＭＯＳトランジスタのドレイ
ン電流とゲート−ソース間電圧の関係は２乗則に従うも
のとする。飽和領域でのＭＯＳトランジスタのドレイン
電流ＩDは、次式（１）となる。
【０００６】ＩD＝β（ＶGS−ＶTH）2 …(1)
【０００７】ここで、βはトランスコンダクタンス・パ
ラメータであり、β＝μ（Ｃox／２）（Ｗ／Ｌ）と表さ
れる。ただし、μはキャリアの実効モビリティ、Ｃoxは
単位面積当たりのゲート酸化膜容量、Ｗ、Ｌはそれぞれ
ゲート幅、ゲート長である。また、ＶGSはゲート−ソー
ス間電圧、ＶTHはスレショールド電圧（閾値）である。
ラメータであり、β＝μ（Ｃox／２）（Ｗ／Ｌ）と表さ
れる。ただし、μはキャリアの実効モビリティ、Ｃoxは
単位面積当たりのゲート酸化膜容量、Ｗ、Ｌはそれぞれ
ゲート幅、ゲート長である。また、ＶGSはゲート−ソー
ス間電圧、ＶTHはスレショールド電圧（閾値）である。
【０００８】図２において、トランジスタＭ１、Ｍ２、
Ｍ５、Ｍ７に流れる電流の総和は、テール電流ＩB（ト
ランジスタＭ１、Ｍ２、Ｍ５、Ｍ７の共通ソースに接続
される定電流源の定電流ＩB）となるから（次式（２）
参照）、トランジスタＭ１、Ｍ２、Ｍ５に流れる電流以
外は、トランジスタＭ７を介してテール電流源ＩBにバ
イパスされる。
Ｍ５、Ｍ７に流れる電流の総和は、テール電流ＩB（ト
ランジスタＭ１、Ｍ２、Ｍ５、Ｍ７の共通ソースに接続
される定電流源の定電流ＩB）となるから（次式（２）
参照）、トランジスタＭ１、Ｍ２、Ｍ５に流れる電流以
外は、トランジスタＭ７を介してテール電流源ＩBにバ
イパスされる。
【０００９】ＩB＝ＩD1＋ＩD2＋ＩD5＋ＩD7 …(2)
【００１０】すなわち、トランジスタＭ７は電流パイパ
ストランジスタであり、そのゲートはトランジスタＭ５
のドレインに接続されており、トランジスタＭ５のドレ
イン電圧で制御されている。
ストランジスタであり、そのゲートはトランジスタＭ５
のドレインに接続されており、トランジスタＭ５のドレ
イン電圧で制御されている。
【００１１】一方、トランジスタＭ５は、定電流源ＩB1
にて定電流駆動されていることから、印加されるゲート
電圧に応じたソース電圧ＶS5を与えている。トランジス
タＭ５に流れるドレイン電流ＩD5（＝ＩB1）は次式
（３）で与えられる。なお、ＶR−（1/2）Ｖyはトラン
ジスタＭ５のゲート電圧である（但し、ＶRは所定のリ
ファレンス電位）。
にて定電流駆動されていることから、印加されるゲート
電圧に応じたソース電圧ＶS5を与えている。トランジス
タＭ５に流れるドレイン電流ＩD5（＝ＩB1）は次式
（３）で与えられる。なお、ＶR−（1/2）Ｖyはトラン
ジスタＭ５のゲート電圧である（但し、ＶRは所定のリ
ファレンス電位）。
【００１２】
【数１】
【００１３】したがって、トランジスタＭ１、Ｍ５、Ｍ
２、Ｍ７の共通ソース電圧ＶS5は、次式（４）で与えら
れる。
２、Ｍ７の共通ソース電圧ＶS5は、次式（４）で与えら
れる。
【００１４】
【数２】
【００１５】すなわち、トランジスタＭ５は電圧シフト
トランジスタである。ここでソース電圧ＶS5はトランジ
スタＭ１、Ｍ２、Ｍ５の共通ソース電圧となっている。
トランジスタである。ここでソース電圧ＶS5はトランジ
スタＭ１、Ｍ２、Ｍ５の共通ソース電圧となっている。
【００１６】トランジスタＭ１、Ｍ２のドレイン電流Ｉ
D1、ＩD2は、それぞれ次式（５）、（６）で与えられ
る。
D1、ＩD2は、それぞれ次式（５）、（６）で与えられ
る。
【００１７】
【数３】
【００１８】したがって、トランジスタＭ１、Ｍ２のド
レイン電流の差動電流は、次式（７）で与えられる。
レイン電流の差動電流は、次式（７）で与えられる。
【００１９】
【数４】
【００２０】同様に、トランジスタＭ３、Ｍ４、Ｍ６、
Ｍ８に流れる電流の総和はテール電流ＩBとなるから
（次式（８）参照）、トランジスタＭ３、Ｍ４、Ｍ６に
流れる電流以外はトランジスタＭ８を介してテール電流
源ＩBにバイパスされる。すなわち、トランジスタＭ８
は電流バイパストランジスタであり、トランジスタＭ６
のドレイン電圧で制御されている。
Ｍ８に流れる電流の総和はテール電流ＩBとなるから
（次式（８）参照）、トランジスタＭ３、Ｍ４、Ｍ６に
流れる電流以外はトランジスタＭ８を介してテール電流
源ＩBにバイパスされる。すなわち、トランジスタＭ８
は電流バイパストランジスタであり、トランジスタＭ６
のドレイン電圧で制御されている。
【００２１】ＩB＝ＩD3＋ＩD4＋ＩD6＋ＩD8 …(8)
【００２２】一方、トランジスタＭ６は定電流源ＩB1で
定電流駆動されているから、印加されるゲート電圧に応
じたソース電圧ＶS6を与えている。
定電流駆動されているから、印加されるゲート電圧に応
じたソース電圧ＶS6を与えている。
【００２３】
【数５】
【００２４】したがって、共通ソース電圧ＶS6は、次式
（１０）で与えられる。
（１０）で与えられる。
【００２５】
【数６】
【００２６】すなわち、トランジスタＭ６は電圧シフト
トランジスタである。ここでソース電圧ＶS6はトランジ
スタＭ３、Ｍ４、Ｍ６の共通ソース電圧となっている。
トランジスタである。ここでソース電圧ＶS6はトランジ
スタＭ３、Ｍ４、Ｍ６の共通ソース電圧となっている。
【００２７】トランジスタＭ３、Ｍ４のドレイン電流Ｉ
D3、ＩD4は、それぞれ次式（１１）、（１２）で表され
る。
D3、ＩD4は、それぞれ次式（１１）、（１２）で表され
る。
【００２８】
【数７】
【００２９】したがって、トランジスタＭ３、Ｍ４のド
レイン電流ＩD3、ＩD4の差動電流は次式（１３）で与え
られる。
レイン電流ＩD3、ＩD4の差動電流は次式（１３）で与え
られる。
【００３０】
【数８】
【００３１】よって、図２に示すＣＭＯＳマルチプライ
ヤの出力電流ＩOUTは、次式（１４）と求まり、２つの
差動入力電圧ＶxとＶyの積が得られ、４象限マルチプラ
イヤが実現されている。すなわち、図２において、トラ
ンジスタＭ１、Ｍ３のドレイン電流ＩD1、ＩD3の和電流
ｉ９（＝ＩD1＋ＩD3）はカレントミラー回路２１で折り
返されカレントミラー回路２３の入力端に入力されその
出力端から電流ｉ１３として出力され、トランジスタＭ
２、Ｍ４のドレイン電流ＩD2、ＩD4の和電流ｉ１１（＝
ＩD2＋ＩD4）はカレントミラー回路２２で折り返されそ
の出力端からｉ１２として出力され、出力電流ＩOUTは
（＝ｉ１２−ｉ１３）から、（ＩD2＋ＩD4）−（ＩD1＋
ＩD3）となり、次式（１４）が導かれる。
ヤの出力電流ＩOUTは、次式（１４）と求まり、２つの
差動入力電圧ＶxとＶyの積が得られ、４象限マルチプラ
イヤが実現されている。すなわち、図２において、トラ
ンジスタＭ１、Ｍ３のドレイン電流ＩD1、ＩD3の和電流
ｉ９（＝ＩD1＋ＩD3）はカレントミラー回路２１で折り
返されカレントミラー回路２３の入力端に入力されその
出力端から電流ｉ１３として出力され、トランジスタＭ
２、Ｍ４のドレイン電流ＩD2、ＩD4の和電流ｉ１１（＝
ＩD2＋ＩD4）はカレントミラー回路２２で折り返されそ
の出力端からｉ１２として出力され、出力電流ＩOUTは
（＝ｉ１２−ｉ１３）から、（ＩD2＋ＩD4）−（ＩD1＋
ＩD3）となり、次式（１４）が導かれる。
【００３２】 ＩOUT＝−（ＩD3−ＩD4）−（ＩD1−ＩD2） ＝２βＶxＶy …(14)
【００３３】
【発明が解決しようとする課題】上述した従来のＣＭＯ
Ｓマルチプライヤでは完全な線形動作を実現している
が、信号路にＰチャネルトランジスタＭ７、Ｍ８を用い
ているために、周波数特性はＮチャネルトランジスタだ
けを用いる場合に比べて劣化する、という問題点を有し
ている。
Ｓマルチプライヤでは完全な線形動作を実現している
が、信号路にＰチャネルトランジスタＭ７、Ｍ８を用い
ているために、周波数特性はＮチャネルトランジスタだ
けを用いる場合に比べて劣化する、という問題点を有し
ている。
【００３４】また、定電流源であるテール電流に、バイ
パス電流を流し込んでおり、このバイパス電流は、常時
には回路出力電流に現れないために、無駄な電流とも見
なすことができる。したがって、回路電流が大きくな
る、という問題点も有している。
パス電流を流し込んでおり、このバイパス電流は、常時
には回路出力電流に現れないために、無駄な電流とも見
なすことができる。したがって、回路電流が大きくな
る、という問題点も有している。
【００３５】また、動作最大入力電圧を大きくするため
には、トランジスタに大きな電流を流す必要があり、こ
の場合にはさらに回路電流が大きくなる、という問題が
ある。
には、トランジスタに大きな電流を流す必要があり、こ
の場合にはさらに回路電流が大きくなる、という問題が
ある。
【００３６】アナログ信号処理においては、マルチプラ
イヤは欠くことのできない必須のファンクション・ブロ
ックである。特に、ＣＭＯＳマルチプライヤの要求が一
層高まってきている。
イヤは欠くことのできない必須のファンクション・ブロ
ックである。特に、ＣＭＯＳマルチプライヤの要求が一
層高まってきている。
【００３７】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、ＬＳＩで実現し易
く、消費電流の小さいＣＭＯＳマルチプライヤの回路を
提供することにある。
なされたものであって、その目的は、ＬＳＩで実現し易
く、消費電流の小さいＣＭＯＳマルチプライヤの回路を
提供することにある。
【００３８】
【課題を解決するための手段】前記目的を達成するた
め、本発明のＣＭＯＳマルチプライヤは、入出力対を構
成する第１と第２のトランジスタと、定電流駆動される
第３のトランジスタと、が共通テール電流で駆動される
第１のトリプルテールセルと、入出力対を構成する第４
と第５のトランジスタと、定電流駆動される第６のトラ
ンジスタと、が共通テール電流で駆動される第２のトリ
プルテールセルと、を備え、前記第１のトリプルテール
セルと前記第２のトリプルテールセルとの出力対は交叉
接続され、入力対は共通接続されて第１の差動入力信号
が入力され、前記第３のトランジスタと前記第６のトラ
ンジスタは、第２の入力対を構成して第２の差動入力信
号が入力されるマルチプライヤであって、前記第１から
第３のトランジスタおよび前記第４から第６のトランジ
スタがいずれもカットオフしないように、前記２つのテ
ール電流を供給する手段を備えている。
め、本発明のＣＭＯＳマルチプライヤは、入出力対を構
成する第１と第２のトランジスタと、定電流駆動される
第３のトランジスタと、が共通テール電流で駆動される
第１のトリプルテールセルと、入出力対を構成する第４
と第５のトランジスタと、定電流駆動される第６のトラ
ンジスタと、が共通テール電流で駆動される第２のトリ
プルテールセルと、を備え、前記第１のトリプルテール
セルと前記第２のトリプルテールセルとの出力対は交叉
接続され、入力対は共通接続されて第１の差動入力信号
が入力され、前記第３のトランジスタと前記第６のトラ
ンジスタは、第２の入力対を構成して第２の差動入力信
号が入力されるマルチプライヤであって、前記第１から
第３のトランジスタおよび前記第４から第６のトランジ
スタがいずれもカットオフしないように、前記２つのテ
ール電流を供給する手段を備えている。
【００３９】上記のように構成されてなる本発明のＣＭ
ＯＳマルチプライヤにおいては、動作時にトランジスタ
に流れる電流をテール電流として与えているので回路電
流を小さく抑えられる。
ＯＳマルチプライヤにおいては、動作時にトランジスタ
に流れる電流をテール電流として与えているので回路電
流を小さく抑えられる。
【００４０】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて以下に説明する。本発明は、その好ましい実施の形
態において、図１を参照すると、入出力対を構成する第
１と第２のトランジスタ（Ｍ１、Ｍ２）と、定電流源
（Ｉ0）で駆動される第３のトランジスタ（Ｍ３）とが
共通テール電流（定電流源トランジスタＭ８）で駆動さ
れる第１のトリプルテールセルと、入出力対を構成する
第４と第５のトランジスタ（Ｍ４、Ｍ４）と、定電流源
（Ｉ0）で駆動される第６のトランジスタ（Ｍ６）と、
が共通テール電流（定電流源トランジスタＭ１０）で駆
動される第２のトリプルテールセルと、を備えて構成さ
れている。
いて以下に説明する。本発明は、その好ましい実施の形
態において、図１を参照すると、入出力対を構成する第
１と第２のトランジスタ（Ｍ１、Ｍ２）と、定電流源
（Ｉ0）で駆動される第３のトランジスタ（Ｍ３）とが
共通テール電流（定電流源トランジスタＭ８）で駆動さ
れる第１のトリプルテールセルと、入出力対を構成する
第４と第５のトランジスタ（Ｍ４、Ｍ４）と、定電流源
（Ｉ0）で駆動される第６のトランジスタ（Ｍ６）と、
が共通テール電流（定電流源トランジスタＭ１０）で駆
動される第２のトリプルテールセルと、を備えて構成さ
れている。
【００４１】第１のトリプルテールセルと第２のトリプ
ルテールセルとの出力対は交叉接続され（すなわちトラ
ンジスタＭ１とＭ５のドレイン、トランジスタＭ２とＭ
４のドレインが接続されている）、第１のトリプルテー
ルセルと第２のトリプルテールセルの入力対は共通接続
されて第１の差動入力信号（Ｖx）が入力され、第３の
トランジスタ（Ｍ３）と第６のトランジスタ（Ｍ６）
は、第２の入力対を構成して第２の差動入力信号
（Ｖy）が入力される。
ルテールセルとの出力対は交叉接続され（すなわちトラ
ンジスタＭ１とＭ５のドレイン、トランジスタＭ２とＭ
４のドレインが接続されている）、第１のトリプルテー
ルセルと第２のトリプルテールセルの入力対は共通接続
されて第１の差動入力信号（Ｖx）が入力され、第３の
トランジスタ（Ｍ３）と第６のトランジスタ（Ｍ６）
は、第２の入力対を構成して第２の差動入力信号
（Ｖy）が入力される。
【００４２】そして、本発明の実施の形態において、第
１から第３のトランジスタおよび第４から第６のトラン
ジスタがいずれもカットオフしないように、２つのテー
ル電流が供給される。
１から第３のトランジスタおよび第４から第６のトラン
ジスタがいずれもカットオフしないように、２つのテー
ル電流が供給される。
【００４３】本発明の実施の形態においては、テール電
流を供給する各トランジスタ（Ｍ８、Ｍ１０）のゲート
電圧は、それぞれ定電流駆動される第３、第６のトラン
ジスタ（Ｍ３、Ｍ６）のドレイン電圧がレベルシフトさ
れて供給される。
流を供給する各トランジスタ（Ｍ８、Ｍ１０）のゲート
電圧は、それぞれ定電流駆動される第３、第６のトラン
ジスタ（Ｍ３、Ｍ６）のドレイン電圧がレベルシフトさ
れて供給される。
【００４４】また本発明の実施の形態においては、好ま
しくは、テール電流を供給する各トランジスタ（Ｍ７、
Ｍ１０）のゲート電圧が、それぞれ定電流駆動される第
３、第６のトランジスタ（Ｍ３、Ｍ６）のドレインから
ソースフォロワトランジスタ（Ｍ７、Ｍ１０）を介して
供給される。
しくは、テール電流を供給する各トランジスタ（Ｍ７、
Ｍ１０）のゲート電圧が、それぞれ定電流駆動される第
３、第６のトランジスタ（Ｍ３、Ｍ６）のドレインから
ソースフォロワトランジスタ（Ｍ７、Ｍ１０）を介して
供給される。
【００４５】本発明の実施の形態においては、ＭＯＳト
ランジスタの持つ非線形項を回路上で相殺しているた
め、完全な線形動作を簡単な回路構成で実現できる、と
いうことである。これにより完全に線形な入力電圧範囲
を持つ、理想的なＣＭＯＳマルチプライヤが実現でき
る。
ランジスタの持つ非線形項を回路上で相殺しているた
め、完全な線形動作を簡単な回路構成で実現できる、と
いうことである。これにより完全に線形な入力電圧範囲
を持つ、理想的なＣＭＯＳマルチプライヤが実現でき
る。
【００４６】また本発明の実施の形態においては、入力
トランジスタを定電流駆動としたフローティングトラン
ジスタを実現しているため、ＬＳＩ化した時の製造バラ
ツキでも回路電流のバラツキを小さく抑えられる。
トランジスタを定電流駆動としたフローティングトラン
ジスタを実現しているため、ＬＳＩ化した時の製造バラ
ツキでも回路電流のバラツキを小さく抑えられる。
【００４７】本発明は、好ましい実施の形態において、
各トランジスタはＭＯＳトランジスタで構成されるが、
バイポーラトランジスタを用いて構成する場合には、Ｍ
ＯＳ特性を近似すべく、トランジスタのエミッタに抵抗
を接続した構成としてもよい。
各トランジスタはＭＯＳトランジスタで構成されるが、
バイポーラトランジスタを用いて構成する場合には、Ｍ
ＯＳ特性を近似すべく、トランジスタのエミッタに抵抗
を接続した構成としてもよい。
【００４８】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００４９】図１は、本発明のＣＭＯＳマルチプライヤ
の一実施例の回路構成を示す図である。
の一実施例の回路構成を示す図である。
【００５０】図１において、ソースが共通接続されたト
ランジスタＭ１、Ｍ２、Ｍ３に流れる電流の総和はトラ
ンジスタＭ８によりテール電流として供給される。トラ
ンジスタＭ８のゲート電圧は、トランジスタＭ３のドレ
イン電圧で制御されるトランジスタＭ７を介しレベルシ
フト電圧源ＶLSを経て供給されている。ここで、トラン
ジスタＭ８のゲート電流は流れないことから、トランジ
スタＭ７をレベルシフトトランジスタとして動作させる
ために電流源Ｉbを追加している。
ランジスタＭ１、Ｍ２、Ｍ３に流れる電流の総和はトラ
ンジスタＭ８によりテール電流として供給される。トラ
ンジスタＭ８のゲート電圧は、トランジスタＭ３のドレ
イン電圧で制御されるトランジスタＭ７を介しレベルシ
フト電圧源ＶLSを経て供給されている。ここで、トラン
ジスタＭ８のゲート電流は流れないことから、トランジ
スタＭ７をレベルシフトトランジスタとして動作させる
ために電流源Ｉbを追加している。
【００５１】図１において、トランジスタＭ３とトラン
ジスタＭ７とトランジスタＭ８の電流ループは、トラン
ジスタがすべてＮチャネルトランジスタとして極性を合
わせているので、負帰還ループとなる。
ジスタＭ７とトランジスタＭ８の電流ループは、トラン
ジスタがすべてＮチャネルトランジスタとして極性を合
わせているので、負帰還ループとなる。
【００５２】これは上述した図２の従来回路において、
トランジスタＭ５とＭ７の電流ループがテール電流ＩB
に流し込む電流を可変して実質的にトランジスタＭ１、
Ｍ２、Ｍ５の実効テール電流を制御していることと比べ
ると理解しやすい。
トランジスタＭ５とＭ７の電流ループがテール電流ＩB
に流し込む電流を可変して実質的にトランジスタＭ１、
Ｍ２、Ｍ５の実効テール電流を制御していることと比べ
ると理解しやすい。
【００５３】トランジスタＭ３は、定電流源Ｉ0で定電
流駆動されていることから、印加されるゲート電圧に応
じたソース電圧ＶS1を与えている。トランジスタＭ３の
ゲート電圧をＶR−（1/2）Ｖy（但し、ＶRは所定のリフ
ァレンス電圧）、スレショールド電圧をＶTHとすると、
トランジスタＭ３のドレイン電流ＩD3（＝Ｉ0）は次式
（１５）で与えられる。
流駆動されていることから、印加されるゲート電圧に応
じたソース電圧ＶS1を与えている。トランジスタＭ３の
ゲート電圧をＶR−（1/2）Ｖy（但し、ＶRは所定のリフ
ァレンス電圧）、スレショールド電圧をＶTHとすると、
トランジスタＭ３のドレイン電流ＩD3（＝Ｉ0）は次式
（１５）で与えられる。
【００５４】
【数９】
【００５５】したがって、トランジスタＭ３のソース電
圧ＶS1（＝トランジスタＭ１、Ｍ２のソース電圧）は次
式（１６）で表される。
圧ＶS1（＝トランジスタＭ１、Ｍ２のソース電圧）は次
式（１６）で表される。
【００５６】
【数１０】
【００５７】すなわち、トランジスタＭ３は電圧シフト
トランジスタである。ここで、トランジスタＭ３のソー
ス電圧ＶS1は、トランジスタＭ１、Ｍ２の共通ソース電
圧となっている。
トランジスタである。ここで、トランジスタＭ３のソー
ス電圧ＶS1は、トランジスタＭ１、Ｍ２の共通ソース電
圧となっている。
【００５８】トランジスタＭ１、Ｍ２のドレイン電流Ｉ
D1、ＩD2はそれぞれ、次式（１７）、（１８）で与えら
れる。
D1、ＩD2はそれぞれ、次式（１７）、（１８）で与えら
れる。
【００５９】
【数１１】
【００６０】したがって、トランジスタＭ１、Ｍ２のド
レイン電流ＩD1、ＩD2の差動電流は、次式（１９）とな
る。
レイン電流ＩD1、ＩD2の差動電流は、次式（１９）とな
る。
【００６１】
【数１２】
【００６２】同様に、図１において、ソースが共通接続
されたトランジスタＭ４、Ｍ５、Ｍ６に流れる電流の総
和はトランジスタＭ１０によりテール電流として供給さ
れる。トランジスタＭ１０のゲート電圧は、トランジス
タＭ６のドレイン電圧で制御されるトランジスタＭ９を
介し、レベルシフト電圧源ＶLSを経て供給されている。
ここで、トランジスタＭ１０のゲート電流は流れないか
ら、トランジスタＭ９をレベルシフトトランジスタとし
て動作させるために電流源Ｉbを追加している。
されたトランジスタＭ４、Ｍ５、Ｍ６に流れる電流の総
和はトランジスタＭ１０によりテール電流として供給さ
れる。トランジスタＭ１０のゲート電圧は、トランジス
タＭ６のドレイン電圧で制御されるトランジスタＭ９を
介し、レベルシフト電圧源ＶLSを経て供給されている。
ここで、トランジスタＭ１０のゲート電流は流れないか
ら、トランジスタＭ９をレベルシフトトランジスタとし
て動作させるために電流源Ｉbを追加している。
【００６３】図１においては、トランジスタＭ６とトラ
ンジスタＭ９とトランジスタＭ１０の電流ループは、ト
ランジスタがすべてＮチャネルトランジスタとして極性
を合わせているので、負帰還ループとなる。これは上述
した図２の従来回路において、トランジスタＭ６とＭ８
の電流ループがテール電流ＩBに流し込む電流を可変し
て実質的にトランジスタＭ３、Ｍ４、Ｍ６の実効テール
電流を制御していることと比べると理解しやすい。
ンジスタＭ９とトランジスタＭ１０の電流ループは、ト
ランジスタがすべてＮチャネルトランジスタとして極性
を合わせているので、負帰還ループとなる。これは上述
した図２の従来回路において、トランジスタＭ６とＭ８
の電流ループがテール電流ＩBに流し込む電流を可変し
て実質的にトランジスタＭ３、Ｍ４、Ｍ６の実効テール
電流を制御していることと比べると理解しやすい。
【００６４】トランジスタＭ６は定電流源Ｉ0で定電流
駆動されているから、印加されるゲート電圧に応じたソ
ース電圧ＶS1を与えている。トランジスタＭ６のゲート
電圧をＶR＋（1/2）Ｖy、スレショールド電圧をＶTHと
すると、トランジスタＭ６のドレイン電流ＩD6（＝Ｉ
0）は次式（２０）で与えられる。
駆動されているから、印加されるゲート電圧に応じたソ
ース電圧ＶS1を与えている。トランジスタＭ６のゲート
電圧をＶR＋（1/2）Ｖy、スレショールド電圧をＶTHと
すると、トランジスタＭ６のドレイン電流ＩD6（＝Ｉ
0）は次式（２０）で与えられる。
【００６５】
【数１３】
【００６６】したがって、トランジスタＭ６のソース電
圧ＶS2（＝トランジスタＭ４、Ｍ５のソース電圧）は、
次式（２１）で与えられる。
圧ＶS2（＝トランジスタＭ４、Ｍ５のソース電圧）は、
次式（２１）で与えられる。
【００６７】
【数１４】
【００６８】すなわち、トランジスタＭ６は電圧シフト
トランジスタである。ここで、トランジスタＭ６のソー
ス電圧ＶS2は、トランジスタＭ４、Ｍ５の共通ソース電
圧となっている。
トランジスタである。ここで、トランジスタＭ６のソー
ス電圧ＶS2は、トランジスタＭ４、Ｍ５の共通ソース電
圧となっている。
【００６９】トランジスタＭ４、Ｍ５のドレイン電流Ｉ
D4、ＩD5はそれぞれ次式（２２）、（２３）で与えられ
る。
D4、ＩD5はそれぞれ次式（２２）、（２３）で与えられ
る。
【００７０】
【数１５】
【００７１】したがって、トランジスタＭ４、Ｍ５のド
レイン電流ＩD4、ＩD5差動電流次式（２４）となる。
レイン電流ＩD4、ＩD5差動電流次式（２４）となる。
【００７２】
【数１６】
【００７３】よって、図１に示すＣＭＯＳマルチプライ
ヤの差動出力電流ΔＩは、次式（２５）と求まり、２つ
の差動入力電圧ＶxとＶyの積が得られ、４象限マルチプ
ライヤが実現されている。すなわち、図１において、ト
ランジスタＭ１、Ｍ５のドレイン電流ＩD1、ＩD5の和電
流Ｉ１（＝ＩD1＋ＩD5）と、トランジスタＭ２、Ｍ４の
ドレイン電流ＩD2、ＩD4の和電流Ｉ２（＝ＩD2＋ＩD4）
との差電流である差動出力電流ΔＩはＩ１−Ｉ２で与え
られ、（ＩD1＋ＩD5）−（ＩD2＋ＩD4）＝（ＩD1−
ＩD2）−（ＩD4−ＩD5）より次式（２５）が導かれる。
ヤの差動出力電流ΔＩは、次式（２５）と求まり、２つ
の差動入力電圧ＶxとＶyの積が得られ、４象限マルチプ
ライヤが実現されている。すなわち、図１において、ト
ランジスタＭ１、Ｍ５のドレイン電流ＩD1、ＩD5の和電
流Ｉ１（＝ＩD1＋ＩD5）と、トランジスタＭ２、Ｍ４の
ドレイン電流ＩD2、ＩD4の和電流Ｉ２（＝ＩD2＋ＩD4）
との差電流である差動出力電流ΔＩはＩ１−Ｉ２で与え
られ、（ＩD1＋ＩD5）−（ＩD2＋ＩD4）＝（ＩD1−
ＩD2）−（ＩD4−ＩD5）より次式（２５）が導かれる。
【００７４】 ΔＩ＝（ＩD1−ＩD2）−（ＩD4−ＩD5） ＝２βＶxＶy …(25)
【００７５】
【発明の効果】以上説明したように、本発明は、下記記
載の効果を奏する。
載の効果を奏する。
【００７６】本発明の第１の効果は、完全な線形動作を
簡単な回路構成で実現できる、ということである。これ
により完全に線形な入力電圧範囲を持つ、理想的なＣＭ
ＯＳマルチプライヤが実現できる。
簡単な回路構成で実現できる、ということである。これ
により完全に線形な入力電圧範囲を持つ、理想的なＣＭ
ＯＳマルチプライヤが実現できる。
【００７７】その理由は、本発明においては、ＭＯＳト
ランジスタの持つ非線形項を回路上で相殺するように構
成したことによる。
ランジスタの持つ非線形項を回路上で相殺するように構
成したことによる。
【００７８】本発明の第２の効果は、ＬＳＩ化した時の
製造バラツキでも回路電流のバラツキを小さく抑えられ
る、ということである。
製造バラツキでも回路電流のバラツキを小さく抑えられ
る、ということである。
【００７９】その理由は、本発明においては、入力トラ
ンジスタを定電流駆動としたフローティングトランジス
タを実現している、からである。
ンジスタを定電流駆動としたフローティングトランジス
タを実現している、からである。
【図１】本発明の一実施例に係るＣＭＯＳマルチプライ
ヤの回路構成を示す図である。
ヤの回路構成を示す図である。
【図２】従来のＣＭＯＳマルチプライヤの回路構成を示
す図である。
す図である。
Ｍ１〜Ｍ１０ ＭＯＳトランジスタ Ｉ0 定電流源 Ｉb 定電流源 ＶLS レベルシフト電圧 ＶS1、ＶS2 共通ソース電位 Ｖx 差動入力信号電圧 Ｖy 差動入力信号電圧 ２１〜２３ カレントミラー回路
Claims (4)
- 【請求項１】入出力対を構成する第１と第２のトランジ
スタと、定電流駆動される第３のトランジスタと、が共
通テール電流で駆動される第１のトリプルテールセル
と、 入出力対を構成する第４と第５のトランジスタと、定電
流駆動される第６のトランジスタと、が共通テール電流
で駆動される第２のトリプルテールセルと、 を備え、 前記第１のトリプルテールセルと前記第２のトリプルテ
ールセルとの出力対は交叉接続され、入力対は共通接続
されて第１の差動入力信号が入力され、 前記第３のトランジスタと前記第６のトランジスタは、
第２の入力対を構成して第２の差動入力信号が入力され
るマルチプライヤであって、 前記第１から第３のトランジスタおよび前記第４から第
６のトランジスタがいずれもカットオフしないように、
前記２つのテール電流が供給されることを特徴とするＣ
ＭＯＳマルチプライヤ。 - 【請求項２】前記テール電流を供給する各のトランジス
タのゲート電圧が、それぞれ前記定電流駆動される第
３、第６のトランジスタのドレイン電圧がレベルシフト
されて供給される、ことを特徴とする請求項１記載のＣ
ＭＯＳマルチプライヤ。 - 【請求項３】前記テール電流を供給する各トランジスタ
のゲート電圧が、それぞれ前記定電流駆動される第３、
第６のトランジスタのドレインからソースフォロワトラ
ンジスタを介して供給される、ことを特徴とする請求項
１記載のＣＭＯＳマルチプライヤ。 - 【請求項４】入出力対を構成する第１と第２のトランジ
スタと、定電流駆動される第３のトランジスタと、が第
１の共通テール電流で駆動される第１のトリプルテール
セルと、 入出力対を構成する第４と第５のトランジスタと、定電
流駆動される第６のトランジスタと、が第２の共通テー
ル電流で駆動される第２のトリプルテールセルと、 を備え、 前記第１のトリプルテールセルの出力対と前記第２のト
リプルテールセルの出力対は互いに交叉接続され、 前記第１のトリプルテールセルの入力対と前記第２のト
リプルテールセルの入力対は互いに共通接続されて第１
の差動入力信号が入力され、 前記第３のトランジスタと前記第６のトランジスタとは
第２の入力対を構成して第２の差動入力信号が入力さ
れ、 前記第１から第３のトランジスタおよび前記第４から第
６のトランジスタがいずれもカットオフしないように、
前記第１、第２の共通テール電流が供給され、 前記第１、第２のトリプルテールセルの交叉接続された
出力対から、前記第１と第２の差動入力信号の乗算値に
対応した差動電流が取り出される、 ことを特徴とするマルチプライヤ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08327858A JP3127846B2 (ja) | 1996-11-22 | 1996-11-22 | Ｃｍｏｓマルチプライヤ |
| GB9724818A GB2319643B (en) | 1996-11-22 | 1997-11-24 | Analog multiplier using triple-tail cell |
| US08/976,719 US5925094A (en) | 1996-11-22 | 1997-11-24 | Analog multiplier using triple-tail cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08327858A JP3127846B2 (ja) | 1996-11-22 | 1996-11-22 | Ｃｍｏｓマルチプライヤ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10154194A JPH10154194A (ja) | 1998-06-09 |
| JP3127846B2 true JP3127846B2 (ja) | 2001-01-29 |
Family
ID=18203767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08327858A Expired - Fee Related JP3127846B2 (ja) | 1996-11-22 | 1996-11-22 | Ｃｍｏｓマルチプライヤ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5925094A (ja) |
| JP (1) | JP3127846B2 (ja) |
| GB (1) | GB2319643B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2325341A (en) * | 1997-03-28 | 1998-11-18 | Nec Corp | A composite transistor for a current squarer and analog multiplier |
| GB2329775A (en) * | 1997-09-26 | 1999-03-31 | Nec Corp | Operational transconductance amplifier, squarer and hyperbolic sine/cosine circuits using a bypass transistor in a differential stage |
| US6563365B2 (en) * | 2000-01-11 | 2003-05-13 | Tektronix, Inc. | Low-noise four-quadrant multiplier method and apparatus |
| US6456142B1 (en) * | 2000-11-28 | 2002-09-24 | Analog Devices, Inc. | Circuit having dual feedback multipliers |
| US7010563B2 (en) * | 2002-03-26 | 2006-03-07 | Intel Corporation | Multiplier with output current scaling |
| US8598915B1 (en) * | 2012-05-29 | 2013-12-03 | King Fahd University Of Petroleum And Minerals | CMOS programmable non-linear function synthesizer |
| US20140043087A1 (en) * | 2012-08-08 | 2014-02-13 | Lsi Corporation | High accuracy bipolar current multiplier with base current compensation |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5754076A (en) * | 1993-12-13 | 1998-05-19 | Nec Corporation | Differential circuit having a variable current circuit for producing an exponential or a square transfer characteristic |
| US4586155A (en) * | 1983-02-11 | 1986-04-29 | Analog Devices, Incorporated | High-accuracy four-quadrant multiplier which also is capable of four-quadrant division |
| EP0166044B1 (en) * | 1984-06-25 | 1989-03-15 | International Business Machines Corporation | Four quadrant multiplier |
| JPH07109608B2 (ja) * | 1992-10-30 | 1995-11-22 | 日本電気株式会社 | マルチプライヤ |
| JPH0793544B2 (ja) * | 1992-11-09 | 1995-10-09 | 日本電気株式会社 | 差動回路及び差動増幅回路 |
| CA2111945C (en) * | 1992-12-21 | 1997-12-09 | Katsuji Kimura | Analog multiplier using an octotail cell or a quadritail cell |
| JP2661527B2 (ja) * | 1993-01-27 | 1997-10-08 | 日本電気株式会社 | 差動増幅回路 |
| JP2556293B2 (ja) * | 1994-06-09 | 1996-11-20 | 日本電気株式会社 | Ｍｏｓ ｏｔａ |
| US5712810A (en) * | 1994-06-13 | 1998-01-27 | Nec Corporation | Analog multiplier and multiplier core circuit used therefor |
| JP2638492B2 (ja) * | 1994-07-12 | 1997-08-06 | 日本電気株式会社 | Ｍｏｓ ｏｔａ |
| JP2626629B2 (ja) * | 1995-05-16 | 1997-07-02 | 日本電気株式会社 | マルチプライヤ |
-
1996
- 1996-11-22 JP JP08327858A patent/JP3127846B2/ja not_active Expired - Fee Related
-
1997
- 1997-11-24 US US08/976,719 patent/US5925094A/en not_active Expired - Fee Related
- 1997-11-24 GB GB9724818A patent/GB2319643B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5925094A (en) | 1999-07-20 |
| GB2319643B (en) | 2000-08-16 |
| GB9724818D0 (en) | 1998-01-21 |
| JPH10154194A (ja) | 1998-06-09 |
| GB2319643A (en) | 1998-05-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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