JPH07109608B2 - マルチプライヤ - Google Patents

マルチプライヤ

Info

Publication number
JPH07109608B2
JPH07109608B2 JP5176025A JP17602593A JPH07109608B2 JP H07109608 B2 JPH07109608 B2 JP H07109608B2 JP 5176025 A JP5176025 A JP 5176025A JP 17602593 A JP17602593 A JP 17602593A JP H07109608 B2 JPH07109608 B2 JP H07109608B2
Authority
JP
Japan
Prior art keywords
circuit
transistor pair
retail
input
quad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP5176025A
Other languages
English (en)
Other versions
JPH06195484A (ja
Inventor
克治 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP5176025A priority Critical patent/JPH07109608B2/ja
Priority to GB9319026A priority patent/GB2272090B/en
Priority to US08/120,462 priority patent/US5444648A/en
Publication of JPH06195484A publication Critical patent/JPH06195484A/ja
Publication of JPH07109608B2 publication Critical patent/JPH07109608B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
    • G06G7/164—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using means for evaluating powers, e.g. quarter square multiplier

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Amplifiers (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、アナログ信号を乗算す
るマルチプライヤに係り、特に半導体集積回路上に形成
されるバイポーラトランジスタやＭＯＳトランジスタで
構成されるアナログマルチプライヤに関する。
【０００２】
【従来の技術】アナログマルチプライヤは、原理的には
図１８に示すように、加算器１、第１の減算器２、第１
の２乗回路３、第２の２乗回路４及び第２の減算器５で
構成できることは良く知られている。
【０００３】即ち、加算器１と第１の減算器２とには２
つのアナログ信号が並列的に入力するが、一方のアナロ
グ信号の電圧（第１の入力電圧）をＶ1 、他方のアナロ
グ信号の電圧（第２の入力電圧）をＶ2 とすると、加算
器１の出力は（Ｖ1 ＋Ｖ2)、第１の減算器２の出力は
（Ｖ1 −Ｖ2)となる。そして、加算器１の出力は第１の
２乗回路３で２乗され、第１の減算器２の出力は第２の
２乗回路４で２乗され、それぞれ第２の減算器５に入力
し（Ｖ1 ＋Ｖ2)2 −（Ｖ1 −Ｖ2)2 なる減算が行われ、
４Ｖ1 Ｖ2 なる出力電圧Ｖ0 が得られる。つまり、出力
電圧Ｖ0 は入力電圧Ｖ1 と同Ｖ2 の積で表され、図１８
に示す回路は乗算器（マルチプライヤ）となっているの
である。
【０００４】ところで、本出願人は、能力［ゲート幅Ｗ
とゲート長Ｌの比（Ｗ／Ｌ）］が異なる２つのＭＯＳト
ランジスタからなる差動対の２個で構成した２乗回路を
開発したので、これを図１８に示す２乗回路に適用し、
併せて加算器１と第１の減算器２を差動対構成としたマ
ルチプライヤ（図１９）を先に出願した（特開平３−２
１０６８３号公報）。図１８は同公報の第１図、図１９
は同公報の第２図そのものであるが、動作解析の数式中
に誤記があるので、ここで改めて説明する。
【０００５】図１９において、このマルチプライヤはＭ
ＯＳトランジスタで構成されるが、加算器６は、能力
（Ｗ／Ｌ）の等しい４つのＭＯＳトランジスタ（Ｍ５
１、Ｍ５２、Ｍ５３、Ｍ５４）と、対トランジスタ（Ｍ
５１、Ｍ５２）と同（Ｍ５３、Ｍ５４）の対応するもの
を駆動する２つの定電流源Ｉ0 とを備え、一方の対トラ
ンジスタ（Ｍ５１、Ｍ５２）の両入力端（ゲート）には
第１の入力電圧Ｖ1 が印加され、他方の対トランジスタ
（Ｍ５３、Ｍ５４）の両入力端（ゲート）には第２の入
力電圧Ｖ2 が印加される。
【０００６】第１の減算器７は、加算器６と同様構成で
あって、能力（Ｗ／Ｌ）の等しい４つのＭＯＳトランジ
スタ（Ｍ５９、Ｍ６０、Ｍ６１、Ｍ６２）と、対トラン
ジスタ（Ｍ５９、Ｍ６０）と同（Ｍ６１、Ｍ６２）の対
応するものを駆動する２つの定電流源Ｉ0 とを備える
が、入力の態様が加算器６とは若干異なる。即ち、一方
の対トランジスタ（Ｍ５９、Ｍ６０）の両入力端（ゲー
ト）には第１の入力電圧Ｖ1 が加算器６の（Ｍ５１、Ｍ
５２）と同相の関係で印加され、他方の対トランジスタ
（Ｍ６１、Ｍ６２）の両入力端（ゲート）には第２の入
力電圧Ｖ2 が加算器６の（Ｍ５３、Ｍ５４）とは逆相の
関係で印加される。
【０００７】第１の２乗回路８は、４つのＭＯＳトラン
ジスタ（Ｍ５５、Ｍ５６、Ｍ５７、Ｍ５８）と、対トラ
ンジスタ（Ｍ５５、５６）と同（Ｍ５７、Ｍ５８）の対
応するものを駆動する２つの定電流源Ｉ01とを備える
が、Ｍ５５とＭ５６、Ｍ５７とＭ５８はそれぞれ能力が
異なる。具体的には、Ｍ５５、Ｍ５６、Ｍ５７、Ｍ５８
の能力をＷ５／Ｌ５、Ｗ６／Ｌ６、Ｗ７／Ｌ７、Ｗ８／
Ｌ８とすると、（Ｗ６／Ｌ６）／（Ｗ５／Ｌ５）＝（Ｗ
８／Ｌ８）／（Ｗ７／Ｌ７）＝ｋ（＞１）となってい
る。
【０００８】この第１の２乗回路８では、Ｍ５５とＭ５
８のゲートが加算器６のＭ５２とＭ５４のドレインに接
続され、Ｍ５６とＭ５７のゲートが加算器６のＭ５１と
Ｍ５３のドレインに接続される。
【０００９】第２の２乗回路９は、第１の２乗回路８と
同様構成であって、４つのＭＯＳトランジスタ（Ｍ６
３、Ｍ６４、Ｍ６５、Ｍ６６）と、対トランジスタ（Ｍ
６３、６４）と同（Ｍ６５、Ｍ６６）の対応するものを
駆動する２つの定電流源Ｉ01とを備え、Ｍ６３とＭ６
４、Ｍ６５とＭ６６はそれぞれ能力が異なり、具体的に
は第１の２乗回路８における関係と同様となっている。
【００１０】この第２の２乗回路９では、Ｍ６３とＭ６
６のゲートが第１の減算器７のＭ６０とＭ６２のドレイ
ンに接続され、Ｍ６４とＭ６５のゲートがＭ６３のドレ
インに接続されると共に、第１の減算器７のＭ５９とＭ
６１のドレインに接続され、更に第１の２乗回路８のＭ
５６のドレインに接続される。
【００１１】そして、第１の２乗回路８のＭ５５とＭ５
７のドレインが第２の２乗回路９のＭ６６とＭ６４のド
レインに接続され一方の出力端を構成し、第１の２乗回
路８のＭ５８のドレインが他方の出力端を構成し、それ
ぞれ第２の減算器１０の入力となっている。
【００１２】以下、動作を説明する。加算器６では、４
つのＭＯＳトランジスタ（Ｍ５１、Ｍ５２、Ｍ５３、Ｍ
５４）の能力（Ｗ１／Ｌ１、Ｗ２／Ｌ２、Ｗ３／Ｌ３、
Ｗ４／Ｌ４）は等しいので、トランスコンダクタンスパ
ラメータもそれぞれ等しい。そこで、Ｍ５１の能力（Ｗ
１／Ｌ１）を用いたトランスコンダクタンスパラメータ
α1 は、μn を移動度、ＣOXをゲート酸化膜容量とすれ
ば、α1 ＝（１／２）μn ＣOX（Ｗ１／Ｌ１）となるの
で、これを用いてＭ５１，Ｍ５２，Ｍ５３，Ｍ５４のド
レイン電流Ｉd1，同Ｉd2，同Ｉd3，同Ｉd4を表せば数式
１となる。なお、数式１において、ＶGSi はゲート・ソ
ース間電圧、ＶTHはスレッショルド電圧である。
【００１３】
【数１】Ｉd1＝α1(ＶGS1 −ＶTH）2 Ｉd2＝α1(ＶGS2 −ＶTH）2 Ｉd3＝α1(ＶGS3 −ＶTH）2 Ｉd4＝α1(ＶGS4 −ＶTH）2
【００１４】また、Ｉd1＋Ｉd2＝Ｉ0 、Ｉd3＋Ｉd4＝Ｉ
0 、ＶGS1 −ＶGS2 ＝Ｖ1 、ＶGS3−ＶGS4 ＝Ｖ2 であ
り、Ｉd1−Ｉd2は数式２で表され、Ｉd3−Ｉd4は数式３
で表されるので、差動出力電流（ＩA −ＩB)は数式４の
ように求まる。
【００１５】
【数２】 Ｉd1−Ｉd2＝α1 Ｖ1 √［（２Ｉ0 ／α1 ）−Ｖ1 2］
【００１６】
【数３】 Ｉd3−Ｉd4＝α1 Ｖ2 √［（２Ｉ0 ／α1 ）−Ｖ2 2］
【００１７】
【数４】 ＩA −ＩB ＝（Ｉd1＋Ｉd3）−（Ｉd2＋Ｉd4） ＝（Ｉd1−Ｉd2）＋（Ｉd3−Ｉd4） ＝α1 Ｖ1 √［（２Ｉ0 ／α1 ）−Ｖ1 2］ ＋α1 Ｖ2 √［（２Ｉ0 ／α1 ）−Ｖ2 2］
【００１８】つまり、数式２と同３は、ＭＯＳトランジ
スタ差動対のトランスファー特性を示し、小信号時には
入力電圧に比例した差動出力電流が得られるのである。
従って、当該加算器６の差動出力電流（ＩA −ＩB)も、
数式４から理解できるように２つの入力電圧が小信号時
には直線性の良い加算特性を持つのである。そして、当
該加算器を減算器として用いる場合は第２の入力電圧Ｖ
2 の極性を逆にすれば良いのであり、図１９における第
１の減算器７はそのようになっていることは前述した通
りである。
【００１９】それ故、第１の減算器７では、Ｍ５９，Ｍ
６０，Ｍ６１，Ｍ６２のドレイン電流をＩd11 ，Ｉ
d12 ，Ｉd13 ，Ｉd14 とすれば、数式２〜同４に対応し
て次の数式５〜同７が得られる。
【００２０】
【数５】 Ｉd11 −Ｉd12 ＝α1 Ｖ1 √［（２Ｉ0 ／α1 ）−Ｖ1 2］
【００２１】
【数６】 Ｉd13 −Ｉd14 ＝−α1 Ｖ2 √［（２Ｉ0 ／α1 ）−Ｖ2 2］
【００２２】
【数７】 ＩC −ＩD ＝（Ｉd11 −Ｉd13 ）−（Ｉd12 −Ｉd14 ） ＝（Ｉd11 −Ｉd12 ）−（Ｉd13 −Ｉd14 ） ＝α1 Ｖ1 √［（２Ｉ0 ／α1 ）−Ｖ1 2］ −α1 Ｖ2 √［（２Ｉ0 ／α1 ）−Ｖ2 2］
【００２３】従って、加算器６の差動出力電圧ＶA は数
式８となり、第１の減算器７の差動出力電圧ＶB は数式
９となる。なお、両式において、ＲL は図１４に示す通
り各トランジスタと電源ＶDDとの間に介在させた抵抗で
ある。
【００２４】
【数８】ＶA ＝ＲL(ＩA −ＩB) ＝ＲL[α1 Ｖ1 √｛（２Ｉ0 ／α1 ）−Ｖ1 2｝ ＋α1 Ｖ2 √｛（２Ｉ0 ／α1 ）−Ｖ2 2｝］
【００２５】
【数９】ＶB ＝ＲL(ＩC −ＩD) ＝ＲL[α1 Ｖ1 √｛（２Ｉ0 ／α1 ）−Ｖ1 2｝ −α1 Ｖ2 √｛（２Ｉ0 ／α1 ）−Ｖ2 2｝］
【００２６】次に第１の２乗回路８では、対トランジス
タ（Ｍ５５、５６）と同（Ｍ５７、Ｍ５８）は、前述し
たようにそれぞれ能力がＭ５５：Ｍ５６＝Ｍ５７：Ｍ５
８＝１：ｋの割合であるので、Ｍ５５の能力（Ｗ５／Ｌ
５）を用いたトランスコンダクタンスパラメータα2
［α2 ＝μn （ＣOX／２）（Ｗ５／Ｌ５）］を用いてＭ
５５，Ｍ５６，Ｍ５７，Ｍ５８のドレイン電流Ｉd5，同
Ｉd6，同Ｉd7，同Ｉd8を表せば数式１０となる。
【００２７】
【数１０】Ｉd5＝α2(ＶGS5 −ＶTH）2 Ｉd6＝ｋα2(ＶGS6 −ＶTH）2 Ｉd7＝α2(ＶGS7 −ＶTH）2 Ｉd8＝ｋα2(ＶGS8 −ＶTH）2
【００２８】又、Ｉd5＋Ｉd6＝Ｉ01、Ｉd7＋Ｉd8＝
Ｉ01、ＶGS5 −ＶGS6 ＝ＶGS8 −ＶGS7＝ＶA であり、
Ｉd5−Ｉd6は数式１１で表され、Ｉd7−Ｉd8は数式１２
で表されるので、差動出力電流（ＩE −ＩF)は数式１３
のように求まり、入力電圧ＶA の２乗に比例することが
分かる。
【００２９】
【数１１】
【００３０】
【数１２】
【００３１】
【数１３】
【００３２】以上のことは第２の２乗回路９においても
同様であって、差動出力電流（ＩG−ＩH)は数式１４の
ようになり、入力電圧ＶB に比例する。
【００３３】
【数１４】
【００３４】そして、第２の減算器１０では、２つの２
乗回路の差動出力電流Ｉ1(＝ＩE −ＩF)、同Ｉ2(＝ＩG
−ＩH)を逆相で加算するので、Ｉ1 −Ｉ2 は数式１５と
なり、これに数式８のＶA 、数式９のＶB を代入すると
数式１６となる。そして、数式１６においてＶ1 の２乗
とＶ2 の２乗の項を無視すれば、Ｉ1 −Ｉ2 は数式１７
となり、所望の乗算器特性が得られる。
【００３５】
【数１５】
【００３６】
【数１６】
【００３７】
【数１７】
【００３８】図２０は、ＲL ＝５ｋΩ、Ｉ0 ＝１００μ
Ａ、Ｉ01＝１０μＡ、Ｗ１＝２０μ、Ｌ１＝５μ、Ｗ５
＝１０μ、Ｌ５＝５μ、ｋ＝５、ＣOX＝３２０オングス
トロームとした場合のシミュレーション結果であり、公
報の第３図と同一である。なお、図２０は、第２の入力
電圧Ｖ2 をパラメータとした第１の入力電圧Ｖ1と差動
出力電流との関係を示すが、Ｖ1 とＶ2 の関係を入れ替
えても全く同一のシミュレーション結果が得られる。
【００３９】また、図１９は、ＭＯＳトランジスタで構
成したが、バイポーラトランジスタで置き換えても同様
の動作をするアナログマルチプライヤが得られる。この
場合には、２乗回路はエミッタサイズの異なるトランジ
スタで差動対を構成することになる。
【００４０】
【発明が解決しようとする課題】ところで、周知のよう
に、半導体集積回路上にトランジスタを構成する場合、
最小の単位が存在し、回路電流の点からその最小の単位
で構成するのが望ましいが、上述したように本出願人に
係るマルチプライヤでは、２乗回路は、２つの差動対の
それぞれが能力が異なる２つのトランジスタで構成され
るので、最小のトランジスタのみでは構成できず、回路
電流が増加するという問題がある。また、この２乗回路
では、各差動対毎に定電流源を備えるので、２つの２乗
回路で都合４つの定電流源が必要となり、回路の簡素化
が望まれる。
【００４１】本発明は、このような問題に鑑みなされた
もので、その目的は、回路の簡素化と消費電流の低減が
図れるマルチプライヤを提供することにある。
【００４２】
【課題を解決するための手段】前記目的を達成するた
め、本発明のマルチプライヤは次の如き構成を有する。
即ち、第１発明のマルチプライヤは、出力端が共通接続
されるトランジスタ対の２個が１つの定電流源で駆動さ
れるクァッドリテール回路の２個； を備え、一方のク
ァッドリテール回路では、一方のトランジスタ対の各入
力端は乗算する２信号の正相和電圧と逆相和電圧の対応
するものがそれぞれ印加され、他方のトランジスタ対の
両入力端は共通接続されて一方のトランジスタ対の両入
力端間に印加される電圧の中点電圧が印加され； 他方
のクァッドリテール回路では、一方のトランジスタ対の
各入力端は乗算する２信号の正相差電圧と逆相差電圧の
対応するものがそれぞれ印加され、他方のトランジスタ
対の両入力端は共通接続されて一方のトランジスタ対の
両入力端間に印加される電圧の中点電圧が印加され；
両クァッドリテール回路間では、一方のクァッドリテー
ル回路における一方のトランジスタ対の共通接続出力端
と他方のクァッドリテール回路における他方のトランジ
スタ対の共通接続出力端とが共通接続され、一方のクァ
ッドリテール回路における他方のトランジスタ対の共通
接続出力端と他方のクァッドリテール回路における一方
のトランジスタ対の共通接続出力端とが共通接続され
る； ことを特徴とするものである。
【００４３】また、第２発明のマルチプライヤは、出力
端が共通接続されるトランジスタ対の２個が１つの定電
流源で駆動されるクァッドリテール回路の２個； を備
え、一方のクァッドリテール回路では、一方のトランジ
スタ対の一方の入力端は第１の入力電圧が他方の入力端
は第２の入力電圧がそれぞれ印加され、他方のトランジ
スタ対の両入力端は共通接続されて一方のトランジスタ
対の両入力端間に印加される電圧の中点電圧が印加さ
れ； 他方のクァッドリテール回路では、一方のトラン
ジスタ対の一方の入力端は第１の入力電圧が他方の入力
端は第２の入力電圧の逆相電圧がそれぞれ印加され、他
方のトランジスタ対の両入力端は共通接続されて一方の
トランジスタ対の両入力端間に印加される電圧の中点電
圧が印加され； 両クァッドリテール回路間では、一方
のクァッドリテール回路における一方のトランジスタ対
の共通接続出力端と他方のクァッドリテール回路におけ
る他方のトランジスタ対の共通接続出力端とが共通接続
され、一方のクァッドリテール回路における他方のトラ
ンジスタ対の共通接続出力端と他方のクァッドリテール
回路における一方のトランジスタ対の共通接続出力端と
が共通接続される；ことを特徴とするものである。
【００４４】また、第３発明のマルチプライヤは、出力
端が共通接続されるトランジスタ対の２個が１つの定電
流源で駆動されるクァッドリテール回路の３個； を備
え、第１のクァッドリテール回路では、一方のトランジ
スタ対の入力端間は第１の入力電圧が印加され、他方の
トランジスタ対の両入力端は共通接続されて一方のトラ
ンジスタ対の両入力端間に印加される電圧の中点電圧が
印加され； 第２のクァッドリテール回路では、一方の
トランジスタ対の入力端間は第２の入力電圧が印加さ
れ、他方のトランジスタ対の両入力端は共通接続されて
一方のトランジスタ対の両入力端間に印加される電圧の
中点電圧が印加され； 第３のクァッドリテール回路で
は、一方のトランジスタ対の一方の入力端は第１の入力
電圧が他方の入力端は第２の入力電圧がそれぞれ印加さ
れ、他方のトランジスタ対の両入力端は共通接続されて
一方のトランジスタ対の両入力端間に印加される電圧の
中点電圧が印加され； 第１のクァッドリテール回路に
おける一方のトランジスタ対の共通接続出力端と第２の
クァッドリテール回路における一方のトランジスタ対の
共通接続出力端と第３のクァッドリテール回路における
他方のトランジスタ対の共通接続出力端とが共通接続さ
れ、第１のクァッドリテール回路における他方のトラン
ジスタ対の共通接続出力端と第２のクァッドリテール回
路における他方のトランジスタ対の共通接続出力端と第
３のクァッドリテール回路における一方のトランジスタ
対の共通接続出力端とが共通接続される； ことを特徴
とするものである。
【００４５】なお、上記各マルチプライヤがバイポーラ
トランジスタで構成される場合は、クァッドリテール回
路を構成する４個のトランジスタはそれぞれエミッタに
ダイオードまたは抵抗が挿入されることもある。
【００４６】
【作用】次に、前記の如く構成される本発明のマルチプ
ライヤの作用を説明する。本発明では、クァッドリテー
ル回路（quadritail cell)により２乗特性を近似もしく
は２乗特性を実現する。ここに、クァッドリテール回路
は、同一能力のトランジスタの４個を１つの定電流源で
駆動するものである。従って、２つまたは３つのクァッ
ドリテール回路においては定電流源はそれぞれ１個であ
り、その個数を半減でき回路の簡素化が図れる。また、
同一特性のトランジスタを用いるので、最小のトランジ
スタのみで構成でき回路電流を大幅に低減できる。
【００４７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。前述したように、先に本出願人が提案したマルチ
プライヤでは、２つの２乗回路は、それぞれ、能力（Ｗ
／Ｌやエミッタサイズ）が異なるトランジスタの対によ
り構成し、また２個の定電流源を必要としていたので問
題があった。そこで、能力の等しいトランジスタで、１
個の定電流源を用いた２乗回路の構成を検討するが、そ
の際に参考となるものが特公平３−４７７７０号公報で
開示されているバイポートランジスタ構成の両波整流回
路である。両波整流回路は、粗い考え方としては２乗回
路に大雑把には近似できるからである。
【００４８】図１は、上記特公平３−４７７７０号公報
に記載の回路である。ここではバイポーラトランジスタ
２乗回路と称することとする。この２乗回路は、４個の
能力の等しいバイポーラトランジスタ（Ｑ１、Ｑ２、Ｑ
３、Ｑ４）を１個の定電流源Ｉ0 で駆動するが、Ｑ１と
Ｑ２のベース同士が共通接続され、これを基準にしてＱ
３のベースとの間に一方の入力電圧（１／２）ＶINが印
加され、Ｑ４のベースとの間に他方の入力電圧−（１／
２）ＶINが印加されている。そして、Ｑ１とＱ２、Ｑ３
とＱ４はそれぞれコレクタ同士が共通接続され、それぞ
れ共通接続出力端を構成している。
【００４９】図１において、Ｑ１とＱ２のコレクタ電流
をＩC1、ＩC2とすると、Ｑ１とＱ２のベースは共通の直
流電圧でバイアスされているので、数式１８が成立す
る。なお、数式１８において、ＩS はＱ１とＱ２の飽和
電流、ＶBEはＱ１とＱ２のベース・エミッタ間電圧、Ｖ
T は熱電圧である。ＶT は、ボルツマン定数ｋ、絶対温
度Ｔ、単位電子電荷ｑを用いて、ＶT ＝ｋＴ／ｑと表さ
れる。
【００５０】
【数１８】ＩC1＝ＩC2＝ＩS exp(ＶBE／ＶT ）
【００５１】また、Ｑ３とＱ４のベースにはＱ１及びＱ
２のベース電圧を中心に±ＶINの入力電圧が印加される
ので、Ｑ３のコレクタ電流ＩC3とＱ４のコレクタ電流Ｉ
C4は数式１９となる。
【００５２】
【数１９】ＩC3＝ＩS exp ［（ＶBE＋ＶIN／２）／ＶT] ＩC4＝ＩS exp ［（ＶBE−ＶIN／２）／ＶT]
【００５３】そして、ＩC1＋ＩC2＝ＩR 、ＩC3＋ＩC4＝
ＩL 、αF を直流増幅率とすると、ＩR ＋ＩL ＝αF Ｉ
0 となる。従って、ＩR は数式２０、ＩL は数式２１と
求まる。
【００５４】
【数２０】
【００５５】
【数２１】
【００５６】図２は、このＩR とＩL 及びＩL −ＩR を
図示したものであるが、上記特公平３−４７７７０号公
報の第３図と全く同一となっていることが分かる。要す
るに、図２は、入力電圧ＶINが小さい値であれば、具体
的には入力電圧ＶINの範囲として３ＶT 程度に限定して
考えればほぼ２乗特性とみなせることを示し、図１に示
す回路はマルチプライヤの２乗回路として利用できるこ
とを示している。
【００５７】そこで、本出願人は、図１に示すように、
出力端が共通接続されるトランジスタ対（Ｑ１、Ｑ２）
と同（Ｑ３、Ｑ４）の２個が１つの定電流源Ｉ0 で駆動
される回路を「クァッドリテール回路」と称することと
し、これの２個を用いてマルチプライヤの中心をなす２
つの２乗回路を構成するのである。このクァッドリテー
ル回路はＭＯＳトランジスタでも構成できるが（図
５）、まずバイポーラトランジスタ構成のクァッドリテ
ール回路の２回路を組み合わせた２乗回路を図３を参照
して説明する。
【００５８】図３は、前記図１８（具体的には前記図１
９）に示したマルチプライヤにおける第１及び第２の２
乗回路として用いる本発明の第１実施例回路である。図
３において、図中上段のクァッドリテール回路（Ｑ３、
Ｑ４、Ｑ５、Ｑ６、Ｉ0)は、前記図１９の第１の減算器
７の出力を受ける第２の２乗回路９に対応し、図中下段
のクァッドリテール回路（Ｑ９、Ｑ１０、Ｑ１１、Ｑ１
２、Ｉ0)は、前記図１９の加算器６の出力を受ける第１
の２乗回路８に対応している。
【００５９】即ち、図中上段のクァッドリテール回路
（Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｉ0 ）では、コレクタ同士
が共通接続されるＱ３とＱ４において、Ｑ４のベースに
減算器の正相出力（Ｖ1 −Ｖ2)が印加され、Ｑ３のベー
スに減算器の逆相出力である［−（Ｖ1 −Ｖ2)］が印加
される。一方、コレクタ同士が共通接続されるＱ５とＱ
６において、Ｑ５とＱ６のベースは共通接続され、一方
の抵抗Ｒ2 を介してＱ３のベースに、他方の抵抗Ｒ2 を
介してＱ４のベースにそれぞれ接続され、一定の直流バ
イアス（Ｑ３とＱ４のベースに印加される電圧の中点電
圧）を得るようになっている。
【００６０】同様に、図中下段のクァッドリテール回路
（Ｑ９、Ｑ１０、Ｑ１１、Ｑ１２、Ｉ0)では、コレクタ
同士が共通接続されるＱ９とＱ１０において、Ｑ１０の
ベースに加算器の正相出力（Ｖ1 ＋Ｖ2)が印加され、Ｑ
９のベースに加算器の逆相出力［−（Ｖ1 ＋Ｖ2)］が印
加される。一方、コレクタ同士が共通接続されるＱ１１
とＱ１２において、Ｑ１１とＱ１２のベースは共通接続
され、一方の抵抗Ｒ2を介してＱ９のベースに、他方の
抵抗Ｒ2 を介してＱ１０のベースにそれぞれ接続され、
一定の直流バイアス（Ｑ９とＱ１０のベースに印加され
る電圧の中点電圧）を得るようになっている。
【００６１】そして、両クァッドリテール回路間では、
Ｑ３とＱ４のコレクタ同士とＱ１１とＱ１２のコレクタ
同士とが共通接続されて一方の差動出力端を構成し、Ｑ
５とＱ６のコレクタ同士とＱ９とＱ１０のコレクタ同士
とが共通接続されて他方の差動出力端を構成している。
差動出力端は前記第２の減算器１０に接続される。
【００６２】以上の構成において、Ｑ３，Ｑ４，Ｑ５，
Ｑ６のコレクタ電流をＩC3，ＩC4，ＩC5，ＩC6とし、Ｑ
９，Ｑ１０，Ｑ１１，Ｑ１２のコレクタ電流をＩC9，Ｉ
C10，ＩC11 ，ＩC12 すると、ＩC3＋ＩC4は数式２２、
ＩC5＋ＩC6は数式２３、ＩC9＋ＩC10 は数式２４、Ｉ
C11 ＋ＩC12 は数式２５となる。従って、差動出力電流
ΔＩ（すなわち、ΔＩ＝（ＩC3＋ＩC4＋ＩC11 ＋ＩC12)
−（ＩC5＋ＩC6＋ＩC9＋ＩC10)）は数式２６と求まる。
【００６３】
【数２２】
【００６４】
【数２３】
【００６５】
【数２４】
【００６６】
【数２５】
【００６７】
【数２６】
【００６８】図４は、数式２６において、一方の入力電
圧（Ｖ2)をパラメータとして計算した差動出力電流ΔＩ
と他方の入力電圧（Ｖ1)との関係図であるが、入力電圧
Ｖ1がほぼ１．５ＶT 以下の範囲では２乗特性が得られ
ることが解る。
【００６９】次に、図５はＭＯＳトランジスタ構成のク
ァッドリテール回路を示す。これは図１のバイポーラト
ランジスタ（Ｑ１〜Ｑ４）をＭＯＳトランジスタ（Ｍ１
〜Ｍ４）で置換したものであるが、同様にこの回路も２
乗回路として動作する。
【００７０】図５において、Ｍ１，Ｍ２，Ｍ３，Ｍ４の
ドレイン電流をＩD1，ＩD2，ＩD3，ＩD4とすると、ＩR
＝ＩD1＋ＩD2、ＩL ＝ＩD3＋ＩD4であり、またＩ0 ＝Ｉ
R ＋ＩL である。また、トランスコンダクタンスパラメ
ータを示す記号として、前述した先の出願ではα1 やα
2 を用いたが、ここではβを用いるとする。そうする
と、ＩD1とＩD2は数式２７と表せる。
【００７１】
【数２７】ＩD1＝ＩD2＝β（ＶGS−ＶTH）2
【００７２】そして、Ｍ３のゲートには電圧ＶINが印加
され、Ｍ４のゲートには電圧−ＶINが印加されているの
で、ＩD3とＩD4は数式２８と表せる。
【００７３】
【数２８】ＩD3＝β（ＶGS＋ＶIN／２−ＶTH）2 ＩD4＝β（ＶGS−ＶIN／２−ＶTH）2
【００７４】従って、ＩR とＩL は数式２９のようにな
り、２乗特性を示すことが分かる。
【００７５】
【数２９】ＩR ＝Ｉ0 ／２−（β／４）ＶIN 2 ＩL ＝Ｉ0 ／２＋（β／４）ＶIN 2
【００７６】実際に、入出力特性は図６に示すようにな
り、│ＶIN│≦√（２Ｉ0 ／３β）の範囲を動作領域と
する場合は理想的な２乗特性が得られることが示されて
いる。要するに、図１に示すバイポーラ構成のクァッド
リテール回路では２乗特性を近似的に得られるが、図５
に示すＭＯＳクァッドリテール回路では２乗特性を正確
に実現できるのである。このＭＯＳクァッドリテール回
路の２つを組み合わせた２乗回路を図７に示す。
【００７７】図７は、前記図１８（具体的には前記図１
９）に示したマルチプライヤにおける第１及び第２の２
乗回路として用いる本発明の第２実施例回路である。図
７において、図中左側のクァッドリテール回路（Ｍ１、
Ｍ２、Ｍ３、Ｍ４、Ｉ0)は、前記図１９の加算器６の出
力を受ける第１の２乗回路８に対応し、図中右側のクァ
ッドリテール回路（Ｍ５、Ｍ６、Ｍ７、Ｍ８、Ｉ0)は、
前記図１９の第１の減算器７の出力を受ける第２の２乗
回路９に対応している。
【００７８】即ち、図中左側のクァッドリテール回路
（Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｉ0)では、Ｍ１とＭ２、Ｍ
３とＭ４は、それぞれドレイン同士が共通接続され、Ｍ
１とＭ２の共通接続ゲートを基準として、Ｍ３のゲート
には加算器の正相出力（Ｖ1 ＋Ｖ2)が印加され、Ｍ４の
ゲートには加算器の逆相出力［−（Ｖ1 ＋Ｖ2)］が印加
される。Ｍ１とＭ２の共通接続ゲートは中点電圧でバイ
アスされる。
【００７９】同様に、図中右側のクァッドリテール回路
（Ｍ５、Ｍ６、Ｍ７、Ｍ８、Ｉ0)では、Ｍ５とＭ６及び
Ｍ７とＭ８は、それぞれ、ドレイン同士が共通接続さ
れ、Ｍ５とＭ６の共通接続ゲートを基準として、Ｍ７の
ゲートには減算器の正相出力（Ｖ1 −Ｖ2)が印加され、
Ｍ８のゲートには減算器の逆相出力［−（Ｖ1 −Ｖ2)］
が印加される。Ｍ５とＭ６の共通接続ゲートは中点電圧
でバイアスされる。
【００８０】そして、両クァッドリテール回路間では、
Ｍ１とＭ２のドレイン同士とＭ７とＭ８のドレイン同士
とが共通接続されて一方の差動出力端を構成し、Ｍ３と
Ｍ４のドレイン同士とＭ５とＭ６のドレイン同士とが共
通接続されて他方の差動出力端を構成している。差動出
力端は前記第２の減算器１０に接続される。
【００８１】以上の構成において、│Ｖ1 ±Ｖ2 │≦
（１／２）√（２Ｉ0 ／３β）の範囲において差動出力
電流ΔＩは、ΔＩ＝４βＶ1 Ｖ2 となり、入力電圧Ｖ2
をパラメータとした差動出力電流ΔＩと入力電圧Ｖ1 と
の関係は図８のようになり、利得特性は図９のようにな
る。
【００８２】以上は、図１８に示す広く知られたマルチ
プライヤを前提とした構成例であるが、次に、図１８に
おける加算器１と第１の減算器２を不要としたマルチプ
ライヤについて検討する。これは原理的には図１０に示
すように、２つの２乗回路（１１、１２）と減算器１３
とで構成される。２乗回路（１１、１２）は、前述した
「クァッドリテール回路」であり、同様に、Ｖ0 ＝（Ｖ
1 ＋Ｖ2)2 −（Ｖ1 −Ｖ2)2 ＝４Ｖ1 Ｖ2が成立する
が、図１８における加算器１と第１の減算器２が不要と
なる理由は次の通りである。
【００８３】即ち、１１と１２の各２乗回路は差動入力
動作をするので、Ｖ1 とＶ2 の２入力信号の差電圧（Ｖ
1 −Ｖ2)はＶ1 とＶ2 とを差動入力対の各端子に印加す
ることで得られ、和電圧（Ｖ1 ＋Ｖ2)はＶ1 とＶ2 の逆
相−Ｖ2 とを差動入力対の各端子に印加することで得ら
れるからである。
【００８４】逆相信号を得るには一般には逆相増幅器が
必要であるが、加算器や減算器よりも逆相増幅器の方が
構成が簡単であるので、加算器や減算器を削除できるこ
との意義は大きいと言える。以下、図１０に示すマルチ
プライヤの２乗回路の具体的構成を説明する（図１１、
図１２）。
【００８５】図１１は、バイポーラトランジスタ構成の
クァッドリテール回路の２個を用いた２乗回路を示し、
図３に対応するものである。以下、異なる部分を中心に
説明する。図１１において、Ｑ１とＱ２は定電流源Ｉ01
で駆動される差動対を構成し、入力信号Ｖ1 が差動入力
として与えられ、正相出力Ｖ1 と逆相出力−Ｖ1 とを発
生するが、そのうち正相出力Ｖ1 のみがＱ３のベースと
Ｑ９のベースとに与えられる。
【００８６】また、Ｑ７とＱ８は定電流源Ｉ01で駆動さ
れる差動対を構成し、入力信号Ｖ2が差動入力として与
えられ、正相出力Ｖ2 と逆相出力−Ｖ2 とを発生する
が、正相出力Ｖ2 はＱ４のベースに与えられ、逆相出力
−Ｖ2 はＱ１０のベースに与えられる。
【００８７】その結果、各２乗回路では、差動入力形式
となっているので、等しい値の２本の抵抗Ｒ2 で分圧さ
れる中点電圧が、Ｑ５とＱ６の共通接続ベース及びＱ１
１とＱ１２の共通接続ベースに印加される。
【００８８】従って、Ｑ３〜Ｑ６の２乗回路では、Ｑ５
とＱ６の共通接続ベースの中点電圧を基準とすれば、差
動入力電圧［±（１／２)(Ｖ1 −Ｖ2)] は＋（１／２)
(Ｖ1−Ｖ2)がＱ３のベースに印加され、−（１／２)(Ｖ
1 −Ｖ2)がＱ４のベースに印加される。
【００８９】また、Ｑ９〜Ｑ１２の２乗回路では、Ｑ１
１とＱ１２の共通接続ベースの中点電圧を基準とすれ
ば、差動入力電圧［±（１／２)(Ｖ1 ＋Ｖ2)] は、＋
（１／２)(Ｖ1 ＋Ｖ2)がＱ９のベースに印加され、−
（１／２)(Ｖ1 ＋Ｖ2)がＱ１０のベースに印加される。
【００９０】図３の各２乗回路の入力態様とを比較する
と、図１１では入力電圧の符号が何れも逆となってい
る。しかし、２乗回路では入力電圧の符号の正負に拘ら
ず出力は同一極性となるので問題はない。むしろ注目す
べきは、図１１では入力電圧が図３での入力電圧の丁度
半分となっていることである。
【００９１】即ち、図３の回路の特性は図４に示される
通り、ほぼ１．５ＶT 以下を動作範囲とするが、図１１
の回路では入力電圧が半分になるのであるから、動作範
囲は２倍の３ＶT まで拡大するのである。
【００９２】なお、図１１の回路の差動出力電流ΔＩ
は、前記数式２６から数式３０となる。
【００９３】
【数３０】
【００９４】次いで図１２は、ＭＯＳトランジスタ構成
のクァッドリテール回路の２個を用いた２乗回路を示
し、図７に対応するものである。以下、異なる部分を中
心に説明する。図１２において、Ｍ３のゲート及びＭ７
のゲートには入力電圧Ｖ1 が印加される。従って、Ｍ３
のゲートとＭ７のゲートは共通接続されると図示してあ
る。また、Ｍ４のゲートには入力電圧Ｖ2 の逆相電圧−
Ｖ2 が印加され、Ｍ８のゲートには入力電圧Ｖ2 が印加
される。
【００９５】そして、Ｍ１とＭ２の共通接続ゲートとＭ
３のゲートとの間及びＭ１とＭ２の共通接続ゲートとＭ
４のゲートとの間はそれぞれ抵抗Ｒ1 を介して接続さ
れ、またＭ５とＭ６の共通接続ゲートとＭ７のゲートと
の間及びＭ５とＭ６の共通接続ゲートとＭ８のゲートと
の間はそれぞれ抵抗Ｒ1 を介して接続されるので、Ｍ１
とＭ２の共通接続ゲートには中点電圧（１／２)(Ｖ1 −
Ｖ2)が印加され、Ｍ５とＭ６の共通接続ゲートには中点
電圧（１／２)(Ｖ1 ＋Ｖ2)が印加される。
【００９６】図１２の回路では、│Ｖ1 ±Ｖ2 │≦√
（２Ｉ0 ／３β）の範囲において、差動出力電流ΔＩ
は、ΔＩ＝２βＶ1 Ｖ2 となる。動作入力電圧範囲が２
倍に拡大することは前述した。
【００９７】次に、前述したようにクァッドリテール回
路は２乗回路として利用できるのでこれの３個を用いて
も同様にマルチプライヤを構成できる（図１３）。図１
３において、１５，１６，１７の各２乗回路におけるγ
はトランスコンダクタンス定数であるが、第１の２乗回
路１５は、差動入力端間に第１の入力電圧Ｖ1 が印加さ
れ、第２の２乗回路１６は、差動入力端間に第２の入力
電圧Ｖ2 が印加され、第３の２乗回路１７では、差動入
力端間に第１の入力電圧Ｖ1 と第２の入力電圧Ｖ2 との
差電圧が印加される。
【００９８】そして、第１の２乗回路１５の正相出力端
と第２の２乗回路１６の正相出力端と第３の２乗回路１
７の逆相出力端とが共通接続され、また第１の２乗回路
１５の逆相出力端と第２の２乗回路１６の逆相出力端と
第３の２乗回路１７の正相出力端とが共通接続され、両
共通接続出力端間に差動出力電流ΔＩが得られる。
【００９９】この差動出力電流ΔＩは、数式３１に示す
ように、第１の入力電圧Ｖ1 と第２の入力電圧Ｖ2 との
積となるので、図１３に示す回路はマルチプライヤとな
っていることが解る。図１４と図１５に具体的な構成例
を示してある。
【０１００】
【数３１】 ΔＩ＝γＶ1 2＋γＶ2 2−γ（Ｖ1 −Ｖ2)2 ＝２γＶ1 Ｖ2
【０１０１】なお、図１３では、第１の２乗回路１５と
第２の２乗回路１６の逆相入力端を共通に接続してある
が、それを接続しないフローティング方式とすることも
できる。その場合には、第１実施例に係るマルチプライ
ヤ（図１８を前提とする図３と図７）及び第２実施例に
係るマルチプライヤ（図１０を前提とする図１１と図１
２）で必要であった差動入力信号を不要にできる利点が
ある。
【０１０２】また、クァッドリテール回路の差動出力電
流には、直流成分が含まれないので図１３に示すように
奇数個の２乗回路でマルチプライヤを構成しても出力に
はオフセット電流は現れない。従って、出力端にオフセ
ットをキャンセルするための付加回路が不要となる利点
もある。
【０１０３】図１４は、バイポーラトランジスタ構成の
マルチプライヤを示す。図中上段の第１のクァッドリテ
ール回路（Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｉ0 ）が第１の２
乗回路１５に対応し、図中中段の第２のクァッドリテー
ル回路（Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｉ0 ）が第２の２乗
回路１６に対応し、図中下段の第３のクァッドリテール
回路（Ｑ９、Ｑ１０、Ｑ１１、Ｑ１２、Ｉ0 ）が第３の
２乗回路１７に対応する。
【０１０４】バイポーラトランジスタで構成されるクァ
ッドリテール回路の２乗特性は、図２に示すようになっ
ているので、２乗回路とみなせる動作入力電圧範囲は一
意的に定まる。従って、バイポーラトランジスタで構成
した図１３のマルチプライヤとしての動作入力電圧範囲
は、図１１に示すマルチプライヤよりも狭くなる。
【０１０５】また、図１５は、ＭＯＳトランジスタ構成
のマルチプライヤを示す。接続関係は図１４と同様であ
るので再述はしないが、ＭＯＳトランジスタで構成され
るクァッドリテール回路の２乗特性は、図６に示すよう
に、ＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌの比
（Ｗ／Ｌ）と定電流源の値Ｉ0 とによって決まる。従っ
て、ＭＯＳトランジスタで構成した図１３のマルチプラ
イヤにおいて同一定電流源で駆動し、尚且つ動作入力電
圧範囲を図１１に示すマルチプライヤと同等に確保する
には、比（Ｗ／Ｌ）を小さくする必要がある。具体的に
は、ゲート幅Ｗを狭くするかゲート長Ｌを長くするので
ある。
【０１０６】次に、以上説明したように本発明の３種類
のマルチプライヤでは、クァッドリテール回路（２乗回
路）はバイポーラトランジスタ構成のものとＭ０Ｓトラ
ンジスタ構成のものとに分けられるが、バイポーラトラ
ンジスタ構成の場合の動作入力電圧範囲の拡大方法を図
１６と図１７に示してある。
【０１０７】図１６は、各トランジスタのエミッタに直
列接続したｎ個のダイオード（Ｄ11〜Ｄ1n、Ｄ21〜
Ｄ2n、Ｄ31〜Ｄ3n、Ｄ41〜Ｄ4n）を挿入した場合を示
す。この場合には、２乗回路としてみなし得る動作入力
電圧範囲は、図２に示すクァッドリテール回路に対して
ｎ倍に拡大される。
【０１０８】従って、バイポーラトランジスタ構成のク
ァッドリテール回路の３個（図１４）を用いたマルチプ
ラィヤ（図１３）において、クァッドリテール回路を図
２に示すものから図１６に示すものに変更すれば、マル
チプライヤの動作入力電圧範囲をｎ倍に拡大できる。但
し、動作電源電圧は、凡そ（０．６×ｎ）Ｖ高くなる。
【０１０９】図１７は、各トランジスタのエミッタに抵
抗ＲE を挿入した場合を示す。この方法は良く知られて
いるように、エミッタ抵抗ＲE と定電流源Ｉ0 との積に
ほぼ見合う分だけ動作入力電圧範囲を拡大できる。この
とき、クァッドリテール回路で２乗特性を近似している
ので、図１７の構成では２乗特性を良好にするエミッタ
抵抗ＲE と定電流源Ｉ0 との積ＲE Ｉ0 が存在するが、
多少の誤差を許容すれば、実用的な値としては、ＲE Ｉ
0 はほぼ１０ＶT 程度である。従って、動作入力電圧範
囲は凡そ５倍程度に拡大される。
【０１１０】
【発明の効果】以上説明したように、本発明のマルチプ
ライヤによれば、２乗特性を近似もしくは正確に実現で
きるクァッドリテール回路の２個または３個でもって新
規構成のアナログマルチプライヤを提供できる効果があ
る。ここに、クァッドリテール回路は、同一能力のトラ
ンジスタの４個を１つの定電流源で駆動するものであ
る。従って、２つまたは３つのクァッドリテール回路に
おいては定電流源はそれぞれ１個であり、その個数を半
減でき回路の簡素化が図れる。また、同一特性のトラン
ジスタを用いるので、最小のトランジスタのみで構成で
き回路電流を大幅に低減できる効果もある。
【図面の簡単な説明】
【図１】本発明におけるクァッドリテール回路のバイポ
ーラトランジスタ構成の回路図である。
【図２】バイポーラトランジスタ構成クァッドリテール
回路の入出力特性図である。
【図３】本発明の第１実施例に係るマルチプライヤ（２
個の２乗回路を備えるマルチプライヤの一構成例であっ
て本出願人の先の出願で前提とするマルチプライヤ）で
用いる２乗回路の第１実施例回路図である。
【図４】第１実施例回路の入出力特性図である。
【図５】本発明におけるクァッドリテール回路のＭＯＳ
トランジスタ構成の回路図である。
【図６】ＭＯＳトランジスタ構成クァッドリテール回路
の入出力特性図である。
【図７】本発明の第１実施例に係るマルチプライヤで用
いる２乗回路の第２実施例回路図である。
【図８】第２実施例回路の入出力特性図である。
【図９】第２実施例回路の利得特性図である。
【図１０】本発明の第２実施例に係るマルチプライヤ
（２個の２乗回路を備えるマルチプライヤの他の構成
例）の原理構成ブロック図である。
【図１１】本発明の第２実施例に係るマルチプライヤ
（図１０）で用いる２乗回路の第３実施例回路図であ
る。
【図１２】本発明の第２実施例に係るマルチプライヤ
（図１０）で用いる２乗回路の第４実施例回路図であ
る。
【図１３】本発明の第３実施例に係るマルチプライヤ
（３個の乗算回路を備えるマルチプライヤ）の原理構成
ブロック図である。
【図１４】本発明の第３実施例に係るマルチプライヤ
（図１３）で用いる２乗回路の第５実施例回路図であ
る。
【図１５】本発明の第３実施例に係るマルチプライヤ
（図１３）で用いる２乗回路の第６実施例回路図であ
る。
【図１６】クァッドリテール回路の各トランジスタのエ
ミッタにダイオードを挿入した回路例である。
【図１７】クァッドリテール回路の各トランジスタのエ
ミッタに抵抗を挿入した回路例である。
【図１８】本出願人の先の出願で前提とするマルチプラ
イヤ（２個の２乗回路を備えるマルチプライヤの一構成
例）の構成ブロック図である。
【図１９】本出願人の先の出願で提案したマルチプライ
ヤの構成ブロック図である。
【図２０】本出願人の先の出願で提案したマルチプライ
ヤで用いる２乗回路の入出力特性図である。
【符号の説明】
Ｑ１〜Ｑ１２ バイポーラトランジスタ Ｍ１〜Ｍ８ ＭＯＳトランジスタ Ｉ0 ，Ｉ01 定電流源 Ｖ1 ，Ｖ2 ，ＶIN 入力電圧

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 出力端が共通接続されるトランジスタ対
    の２個が１つの定電流源で駆動されるクァッドリテール
    回路の２個； を備え、一方のクァッドリテール回路で
    は、一方のトランジスタ対の各入力端は乗算する２信号
    の正相和電圧と逆相和電圧の対応するものがそれぞれ印
    加され、他方のトランジスタ対の両入力端は共通接続さ
    れて一方のトランジスタ対の両入力端間に印加される電
    圧の中点電圧が印加され； 他方のクァッドリテール回
    路では、一方のトランジスタ対の各入力端は乗算する２
    信号の正相差電圧と逆相差電圧の対応するものがそれぞ
    れ印加され、他方のトランジスタ対の両入力端は共通接
    続されて一方のトランジスタ対の両入力端間に印加され
    る電圧の中点電圧が印加され； 両クァッドリテール回
    路間では、一方のクァッドリテール回路における一方の
    トランジスタ対の共通接続出力端と他方のクァッドリテ
    ール回路における他方のトランジスタ対の共通接続出力
    端とが共通接続され、一方のクァッドリテール回路にお
    ける他方のトランジスタ対の共通接続出力端と他方のク
    ァッドリテール回路における一方のトランジスタ対の共
    通接続出力端とが共通接続される； ことを特徴とする
    マルチプライヤ。
  2. 【請求項２】 出力端が共通接続されるトランジスタ対
    の２個が１つの定電流源で駆動されるクァッドリテール
    回路の２個； を備え、一方のクァッドリテール回路で
    は、一方のトランジスタ対の一方の入力端は第１の入力
    電圧が他方の入力端は第２の入力電圧がそれぞれ印加さ
    れ、他方のトランジスタ対の両入力端は共通接続されて
    一方のトランジスタ対の両入力端間に印加される電圧の
    中点電圧が印加され； 他方のクァッドリテール回路で
    は、一方のトランジスタ対の一方の入力端は第１の入力
    電圧が他方の入力端は第２の入力電圧の逆相電圧がそれ
    ぞれ印加され、他方のトランジスタ対の両入力端は共通
    接続されて一方のトランジスタ対の両入力端間に印加さ
    れる電圧の中点電圧が印加され； 両クァッドリテール
    回路間では、一方のクァッドリテール回路における一方
    のトランジスタ対の共通接続出力端と他方のクァッドリ
    テール回路における他方のトランジスタ対の共通接続出
    力端とが共通接続され、一方のクァッドリテール回路に
    おける他方のトランジスタ対の共通接続出力端と他方の
    クァッドリテール回路における一方のトランジスタ対の
    共通接続出力端とが共通接続される； ことを特徴とす
    るマルチプライヤ。
  3. 【請求項３】 出力端が共通接続されるトランジスタ対
    の２個が１つの定電流源で駆動されるクァッドリテール
    回路の３個； を備え、第１のクァッドリテール回路で
    は、一方のトランジスタ対の入力端間は第１の入力電圧
    が印加され、他方のトランジスタ対の両入力端は共通接
    続されて一方のトランジスタ対の両入力端間に印加され
    る電圧の中点電圧が印加され； 第２のクァッドリテー
    ル回路では、一方のトランジスタ対の入力端間は第２の
    入力電圧が印加され、他方のトランジスタ対の両入力端
    は共通接続されて一方のトランジスタ対の両入力端間に
    印加される電圧の中点電圧が印加され； 第３のクァッ
    ドリテール回路では、一方のトランジスタ対の一方の入
    力端は第１の入力電圧が他方の入力端は第２の入力電圧
    がそれぞれ印加され、他方のトランジスタ対の両入力端
    は共通接続されて一方のトランジスタ対の両入力端間に
    印加される電圧の中点電圧が印加され；第１のクァッド
    リテール回路における一方のトランジスタ対の共通接続
    出力端と第２のクァッドリテール回路における一方のト
    ランジスタ対の共通接続出力端と第３のクァッドリテー
    ル回路における他方のトランジスタ対の共通接続出力端
    とが共通接続され、第１のクァッドリテール回路におけ
    る他方のトランジスタ対の共通接続出力端と第２のクァ
    ッドリテール回路における他方のトランジスタ対の共通
    接続出力端と第３のクァッドリテール回路における一方
    のトランジスタ対の共通接続出力端とが共通接続され
    る； ことを特徴とするマルチプライヤ。
  4. 【請求項４】 請求項１乃至請求項３の何れかに記載の
    マルチプライヤにおいて； 前記クァッドリテール回路
    はバイポーラトランジスタで構成され； ４個のトラン
    ジスタはそれぞれエミッタに少なくとも１個のダイオー
    ドが挿入されて１つの定電流源で駆動される； ことを
    特徴とするマルチプライヤ。
  5. 【請求項５】 請求項１乃至請求項３の何れかに記載の
    マルチプライヤにおいて； 前記クァッドリテール回路
    はバイポーラトランジスタで構成され； ４個のトラン
    ジスタはそれぞれエミッタに抵抗が挿入されて１つの定
    電流源で駆動される； ことを特徴とするマルチプライ
    ヤ。
JP5176025A 1992-10-30 1993-06-23 マルチプライヤ Expired - Fee Related JPH07109608B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP5176025A JPH07109608B2 (ja) 1992-10-30 1993-06-23 マルチプライヤ
GB9319026A GB2272090B (en) 1992-10-30 1993-09-14 Analog multiplier using quadritail circuits
US08/120,462 US5444648A (en) 1992-10-30 1993-09-14 Analog multiplier using quadritail circuits

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP4-316120 1992-10-30
JP31612092 1992-10-30
JP5176025A JPH07109608B2 (ja) 1992-10-30 1993-06-23 マルチプライヤ

Publications (2)

Publication Number Publication Date
JPH06195484A JPH06195484A (ja) 1994-07-15
JPH07109608B2 true JPH07109608B2 (ja) 1995-11-22

Family

ID=26497103

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5176025A Expired - Fee Related JPH07109608B2 (ja) 1992-10-30 1993-06-23 マルチプライヤ

Country Status (3)

Country Link
US (1) US5444648A (ja)
JP (1) JPH07109608B2 (ja)
GB (1) GB2272090B (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5552734A (en) * 1993-10-27 1996-09-03 Nec Corporation Local oscillator frequency multiplier and mixing circuit comprising a squaring circuit
GB2290398B (en) * 1994-06-13 1998-11-11 Nec Corp Analog multiplier and multiplier core circuit used therefor
JPH0918329A (ja) * 1995-07-03 1997-01-17 Oki Electric Ind Co Ltd 可変レベルシフタ及びマルチプライヤ
AU730555B2 (en) * 1996-04-12 2001-03-08 Nec Corporation Bipolar translinear four-quadrant analog multiplier
JP2900995B2 (ja) * 1996-08-19 1999-06-02 日本電気株式会社 電圧加算回路
JP2910695B2 (ja) * 1996-08-30 1999-06-23 日本電気株式会社 コスタスループ搬送波再生回路
JP2956610B2 (ja) * 1996-08-30 1999-10-04 日本電気株式会社 電流乗算・割算回路
JPH10105632A (ja) * 1996-09-27 1998-04-24 Nec Corp トリプラ
JP3127846B2 (ja) * 1996-11-22 2001-01-29 日本電気株式会社 Ｃｍｏｓマルチプライヤ
JP3196826B2 (ja) * 1997-08-25 2001-08-06 日本電気株式会社 ＣＭＯＳマルチプライヤ及びＢｉ−ＣＭＯＳマルチプライヤ
US6266331B1 (en) * 1998-07-01 2001-07-24 Lucent Technologies, Inc. Device for generating multiple spreading sequences in reverse high speed data channels
US6204719B1 (en) * 1999-02-04 2001-03-20 Analog Devices, Inc. RMS-to-DC converter with balanced multi-tanh triplet squaring cells
FR2836305B1 (fr) * 2002-02-15 2004-05-07 St Microelectronics Sa Melangeur differentiel classe ab
JP4918012B2 (ja) * 2007-10-24 2012-04-18 ルネサスエレクトロニクス株式会社 乗算回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61224607A (ja) * 1985-03-29 1986-10-06 Toshiba Corp 自動利得制御用検波回路
ATE96558T1 (de) * 1988-08-31 1993-11-15 Siemens Ag Multieingangs-vier-quadranten-multiplizierer.
US5265044A (en) * 1989-12-15 1993-11-23 Tejinder Singh High speed arithmetic and logic generator with reduced complexity using negative resistance
JP2536206B2 (ja) * 1990-01-12 1996-09-18 日本電気株式会社 マルチプライヤ
JP2556173B2 (ja) * 1990-05-31 1996-11-20 日本電気株式会社 マルチプライヤ
JP2661394B2 (ja) * 1991-04-08 1997-10-08 日本電気株式会社 掛算回路

Also Published As

Publication number Publication date
GB2272090A (en) 1994-05-04
JPH06195484A (ja) 1994-07-15
GB9319026D0 (en) 1993-10-27
US5444648A (en) 1995-08-22
GB2272090B (en) 1996-03-06

Similar Documents

Publication Publication Date Title
JP2556293B2 (ja) Ｍｏｓ ｏｔａ
EP0459513B1 (en) Analog multiplier
KR960016800B1 (ko) 옥토테일 또는 쿼드리테일 셀을 사용하는 아날로그 멀티플라이어
JPH07109608B2 (ja) マルチプライヤ
JPH06177672A (ja) 差動増幅回路
JPH06152275A (ja) 差動回路及び差動増幅回路
JP2841978B2 (ja) 周波数逓倍・ミキサ回路
JP2555990B2 (ja) マルチプライヤ
JPH03228412A (ja) 対数増幅回路
JPH09116350A (ja) Ｏｔａ及びマルチプライヤ
US6611171B2 (en) Linear transconductance amplifier
JP2827826B2 (ja) 対数増幅回路
JP2669397B2 (ja) バイポーラ・マルチプライヤ
JPH08330861A (ja) 低電圧オペレーショナルトランスコンダクタンスアンプ
JP2536206B2 (ja) マルチプライヤ
JPH06208635A (ja) マルチプライヤ
JP2526805B2 (ja) マルチプライヤ
JPH10154194A (ja) Ｃｍｏｓマルチプライヤ
JPH1063755A (ja) 電圧加算回路
JP2904053B2 (ja) 差動増幅回路
JP2836358B2 (ja) 差動増幅回路
JPH07240630A (ja) 周波数逓倍回路及び周波数ミキサ回路
JP2760199B2 (ja) 圧伸用回路
JP2701331B2 (ja) バイアス回路
JPH07112136B2 (ja) 差動入力差動出力型増幅器

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees