JP2536206B2 - マルチプライヤ - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチプライヤに関し、時にCMOS集積回路上
に構成されアナログ信号を入力とする乗算器としてのマ
ルチプライヤに関する。
に構成されアナログ信号を入力とする乗算器としてのマ
ルチプライヤに関する。
従来のマルチプライヤは第４図にその第一例を示すギ
ルバートセルを利用するマルチプライヤか、もしくは第
６図にその第二例を示すようなマルチプライヤがある。
ルバートセルを利用するマルチプライヤか、もしくは第
６図にその第二例を示すようなマルチプライヤがある。
第４図のギルバート セルを利用するものについて
は、２対の差動増幅器対を形成するMOS FET M41,M42,
M43,M44とMOS FET M45,M46のそれぞれのドレイン電流
Id1,Id2,Id3,Id4,Id5,Id6は、ゲート幅Ｗとゲート長Ｌ
の比をそれぞれW1/L1,W2/L2,W3/L3,W4/L4,W5/L5,W6/L6
とおくと とおける。ここでトランジスタの移動度をμn,ゲート酸
化膜厚をCOXとし、 とおくと、 Id1＝α１（Vgs1−Vt）２ ……（５） Id2＝α１（Vgs2−Vt）２ ……（６） Id3＝α１（Vgs3−Vt）２ ……（７） Id4＝α１（Vgs4−Vt）２ ……（８） Id5＝α１（Vgs5−Vt）２ ……（９） Id6＝α１（Vgs6−Vt）２ ……（10） 但し、Vgs1〜Vgs6はゲート・ソース間電圧、VtはMOS F
ETのピンチオフ電圧である。
は、２対の差動増幅器対を形成するMOS FET M41,M42,
M43,M44とMOS FET M45,M46のそれぞれのドレイン電流
Id1,Id2,Id3,Id4,Id5,Id6は、ゲート幅Ｗとゲート長Ｌ
の比をそれぞれW1/L1,W2/L2,W3/L3,W4/L4,W5/L5,W6/L6
とおくと とおける。ここでトランジスタの移動度をμn,ゲート酸
化膜厚をCOXとし、 とおくと、 Id1＝α１（Vgs1−Vt）２ ……（５） Id2＝α１（Vgs2−Vt）２ ……（６） Id3＝α１（Vgs3−Vt）２ ……（７） Id4＝α１（Vgs4−Vt）２ ……（８） Id5＝α１（Vgs5−Vt）２ ……（９） Id6＝α１（Vgs6−Vt）２ ……（10） 但し、Vgs1〜Vgs6はゲート・ソース間電圧、VtはMOS F
ETのピンチオフ電圧である。
ここで Id1＋Id2＝Id5 ……（11） Id3＋Id4＝Id6 ……（12） Id5＋Id6＝Io ……（13） Vgs1−Vgs2＝Vgs4−Vgs3＝V1 ……（14） Vgs5−Vgs6＝V2 ……（15） とおける。
ここで と、おくと、（13），（16）式より が求まる。
ここで とおくと、 ここで、 ここで、 ｈ（ｘ）＝ｆ（ｘ）−ｇ（ｘ） ……（24） とおき級数展開すると、 ここで 但しｆ（０）＝ｇ（０）＝1,∴ｈ（０）＝０……（30） ∴ｈ（ｘ）＝ax＋…… ……（31） すなわち （19），（20）式より 第２項以下とV12の項を、V12≒０として無視すると と求まる。
ここで、Iv1は入力電圧V1に対する定電流源Io/2で駆
動される差動増幅器の差動出力電流（トランスファーカ
ーブ）に相当し、Iv2は入力電圧V2に対する定電流源Io
で駆動される差動増幅器の差動出力電流（トランスファ
ーカーブ）を表わす。
動される差動増幅器の差動出力電流（トランスファーカ
ーブ）に相当し、Iv2は入力電圧V2に対する定電流源Io
で駆動される差動増幅器の差動出力電流（トランスファ
ーカーブ）を表わす。
差動増幅器のトランスファーカーブは、入力電圧が小
さければ直線とみなせられる。従って（34）式は入力電
圧V1,V2が小さい範囲では乗算器となっていることがわ
かる。
さければ直線とみなせられる。従って（34）式は入力電
圧V1,V2が小さい範囲では乗算器となっていることがわ
かる。
特に（33）式より、入力電圧V1に対しては、入力電圧
V2に比べて直線性の良い乗算器特性が得られる。この場
合、電圧範囲は狭くなることが予想され、また、同一サ
イズのトランジスタで構成すれば、第１および第２の入
力電圧V1,V2での動作範囲は、V1がV2に対して になると予想される。（33）式を更に級数展開すると、 V1,V2のそれぞれの２次以上の項を無視すると、 と求まり、I1とI2の差を求めることによってV1とV2の積
に比例した出力を得ることができる。
V2に比べて直線性の良い乗算器特性が得られる。この場
合、電圧範囲は狭くなることが予想され、また、同一サ
イズのトランジスタで構成すれば、第１および第２の入
力電圧V1,V2での動作範囲は、V1がV2に対して になると予想される。（33）式を更に級数展開すると、 V1,V2のそれぞれの２次以上の項を無視すると、 と求まり、I1とI2の差を求めることによってV1とV2の積
に比例した出力を得ることができる。
次に、第５図は、“A Four Quadrant MOS Analog Mul
tiplier Jesus Pena−Finol etc.1987 IEEE Internatio
nal Solid−State cct.Conf.THPM17.4"より引用した回
路である。
tiplier Jesus Pena−Finol etc.1987 IEEE Internatio
nal Solid−State cct.Conf.THPM17.4"より引用した回
路である。
ここで、MOS FET M1,M2,M3,M4,M5,M6,M7,M8,M24,M2
5は第１の差動入力加算器100を構成し、MOS FETのM11,
M12,M13,M14,M15,M16,M17,M18,M21,M22は第２の差動入
力加算器200を構成している。第２の差動入力加算器200
の第２の入力はMOS FETのM29,M30,M31,M32,M33から成
る差動増幅器300で反転されるから、第２の入力電圧V2
に対して−V2が入力される。すなわち、第２の差動入力
加算器200の出力は、第１の入力電圧V1と第２の入力電
圧V2に対してV1−V2の電圧を出力している。
5は第１の差動入力加算器100を構成し、MOS FETのM11,
M12,M13,M14,M15,M16,M17,M18,M21,M22は第２の差動入
力加算器200を構成している。第２の差動入力加算器200
の第２の入力はMOS FETのM29,M30,M31,M32,M33から成
る差動増幅器300で反転されるから、第２の入力電圧V2
に対して−V2が入力される。すなわち、第２の差動入力
加算器200の出力は、第１の入力電圧V1と第２の入力電
圧V2に対してV1−V2の電圧を出力している。
一方、第１の差動入力加算器100の出力は、V1＋V2の
電圧を出力している。上述した２つの差動入力加算器の
出力は、MOS FETのM9,M10,M19,M20および２つの抵抗RL
および抵抗RPから成る双差動２乗回路400の入力となっ
ている。
電圧を出力している。上述した２つの差動入力加算器の
出力は、MOS FETのM9,M10,M19,M20および２つの抵抗RL
および抵抗RPから成る双差動２乗回路400の入力となっ
ている。
いま、第１の入力電圧V1、第２の入力電圧V2に対して
双差動２乗回路400の出力VOは と表わされ、乗算器として機能していることがわかる。
双差動２乗回路400の出力VOは と表わされ、乗算器として機能していることがわかる。
〔発明が解決しようとする課題〕 上述した従来のマルチプライヤでは、第４図に示す第
一例のギルバート セルの場合には、第１の入力電圧V1
に対する直線性が良くなく、例えば第５図に示したシミ
ュレーション値によれば、直線性があるのは−0.2V＜V1
＜0.2V程度であり（但し、プロセス条件はCOX＝320Å，
ゲート幅／ゲート長比−50μ/5μ），入力電圧範囲が狭
いという欠点がある。
一例のギルバート セルの場合には、第１の入力電圧V1
に対する直線性が良くなく、例えば第５図に示したシミ
ュレーション値によれば、直線性があるのは−0.2V＜V1
＜0.2V程度であり（但し、プロセス条件はCOX＝320Å，
ゲート幅／ゲート長比−50μ/5μ），入力電圧範囲が狭
いという欠点がある。
また、第６図に示すマルチプライヤでは、第１および
第２の差動入力加算器100および200の直線範囲と、双差
動２乗回路400の２乗特性を有する範囲が回路上決まっ
てしまっており、直線範囲が制約され、−0.5V＜V1,V2
＜0.5V程度に制約されるという欠点がある。
第２の差動入力加算器100および200の直線範囲と、双差
動２乗回路400の２乗特性を有する範囲が回路上決まっ
てしまっており、直線範囲が制約され、−0.5V＜V1,V2
＜0.5V程度に制約されるという欠点がある。
本発明のマルチプライヤは、乗算すべき第１の入力電
圧と第２の入力電圧とを加算する加算器と、前記第１の
入力電圧と第２の入力電圧とを減算を行なう第１の減算
器と、入出力動作が互いに逆でかつ入力対が互いにトラ
ンジスタサイズの異るトランジスタのゲート同志を接続
して成る２対の不整合差動増幅器対を備え前記加算器の
出力を２乗する第１の２乗回路と、入出力動作が逆でか
つ入力対が互いにトランジスタサイズの異るトランジス
タのゲート同志を接続して成る２対の不整合差動増幅器
対を備え前記減算器の出力を２乗する第２の２乗回路
と、前記第１の２乗回路と第２の２乗回路の差分をとっ
て前記第１の入力電圧と第２の入力電圧との積に比例し
た乗算出力を求める第２の減算器とを備えて構成され
る。
圧と第２の入力電圧とを加算する加算器と、前記第１の
入力電圧と第２の入力電圧とを減算を行なう第１の減算
器と、入出力動作が互いに逆でかつ入力対が互いにトラ
ンジスタサイズの異るトランジスタのゲート同志を接続
して成る２対の不整合差動増幅器対を備え前記加算器の
出力を２乗する第１の２乗回路と、入出力動作が逆でか
つ入力対が互いにトランジスタサイズの異るトランジス
タのゲート同志を接続して成る２対の不整合差動増幅器
対を備え前記減算器の出力を２乗する第２の２乗回路
と、前記第１の２乗回路と第２の２乗回路の差分をとっ
て前記第１の入力電圧と第２の入力電圧との積に比例し
た乗算出力を求める第２の減算器とを備えて構成され
る。
また、本発明のマルチプライヤは、MOS FETを構成素
子として構成される。
子として構成される。
次に本発明について図面を参照して説明する。
第１図は本発明のマルチプライヤの動作原理を示すブ
ロック図である。第１図に示すマルチプライヤは、乗算
すべき第１の入力電圧V1と、第２の入力電圧V2との加算
V1＋V2を求める加算器１と、第１の入力電圧V1と第２の
入力電圧V2との差V1−V2を求める第１の減算器２と、加
算器１の出力を２乗して（V1＋V2）２を出力する第１の
２乗回路３と、第１の減算器２の出力を２乗して（V1＋
V2）２を出力する第２の２乗回路４と、第１の２乗回路
３の出力から第２の２乗回路の出力を減じて第１の入力
電圧V1と第２の入力電圧の積V1・V2に比例した出力を得
る第２の減算器５を備えて成る。
ロック図である。第１図に示すマルチプライヤは、乗算
すべき第１の入力電圧V1と、第２の入力電圧V2との加算
V1＋V2を求める加算器１と、第１の入力電圧V1と第２の
入力電圧V2との差V1−V2を求める第１の減算器２と、加
算器１の出力を２乗して（V1＋V2）２を出力する第１の
２乗回路３と、第１の減算器２の出力を２乗して（V1＋
V2）２を出力する第２の２乗回路４と、第１の２乗回路
３の出力から第２の２乗回路の出力を減じて第１の入力
電圧V1と第２の入力電圧の積V1・V2に比例した出力を得
る第２の減算器５を備えて成る。
第１図のマルチプライヤの動作は次のとおりである。
すなわち、第１の入力電圧をV1、第２の入力電圧をV2
とすると、加算器１の出力は（V1−V2）となり、第１の
減算器２の出力は（V1−V2）となる。それぞれの出力を
第１の２乗回路３および第２の２乗回路４で２乗して、
その出力を減算器５で減算し合えば、出力電圧VOは VO＝（V1＋V2）２−（V1−V2）２ ＝4V1・V2 ……（38） と求まり、出力電圧VOは入力電圧V1,V2の積で表わさ
れ、マルチプライヤ（乗算器）の機能が確保される。
とすると、加算器１の出力は（V1−V2）となり、第１の
減算器２の出力は（V1−V2）となる。それぞれの出力を
第１の２乗回路３および第２の２乗回路４で２乗して、
その出力を減算器５で減算し合えば、出力電圧VOは VO＝（V1＋V2）２−（V1−V2）２ ＝4V1・V2 ……（38） と求まり、出力電圧VOは入力電圧V1,V2の積で表わさ
れ、マルチプライヤ（乗算器）の機能が確保される。
第２図は本発明の一実施例の回路図である。第２図に
示す実施例は、MOS FET M51,52,53,54を利用した加算
器６と、MOS FET M59,60,61,62を利用した第１の減算
器７と、MOS FET M55,56,57,58を利用し、入出力動作
が互いに逆でかつ入力対が互いにトランジスタサイズの
異るトランジスタのゲート同志を接続して成る２対の不
整合差動増幅器類を備えて加算器６の出力を２乗する第
１の２乗回路８と、FET M63,M64,M65,M66により、入出
力動作が逆でかつ入力対が互いにトランジスタサイズの
異るトランジスタのゲート同志を接続して成る２対の不
整合差動増幅器類を備え、第１の減算器７の出力を２乗
する第２の２乗回路９と、第１の減算回路２とほぼ同様
な構成で第１の２乗回路３と第２の２乗回路４の出力の
減算を行なう第２の減算器10とを備えて構成される。
示す実施例は、MOS FET M51,52,53,54を利用した加算
器６と、MOS FET M59,60,61,62を利用した第１の減算
器７と、MOS FET M55,56,57,58を利用し、入出力動作
が互いに逆でかつ入力対が互いにトランジスタサイズの
異るトランジスタのゲート同志を接続して成る２対の不
整合差動増幅器類を備えて加算器６の出力を２乗する第
１の２乗回路８と、FET M63,M64,M65,M66により、入出
力動作が逆でかつ入力対が互いにトランジスタサイズの
異るトランジスタのゲート同志を接続して成る２対の不
整合差動増幅器類を備え、第１の減算器７の出力を２乗
する第２の２乗回路９と、第１の減算回路２とほぼ同様
な構成で第１の２乗回路３と第２の２乗回路４の出力の
減算を行なう第２の減算器10とを備えて構成される。
次に、第２図の実施例の動作について説明する。
加算器１のMOS FET M51,M52,M53,M54のそれぞれの
ドレイン電流Id1,Id2,Id3,Id4は、ゲート幅W,ゲート長
Ｌの比W1/L1,W2/L2,W3/L3,W4/L4を等しくすると ここで、トランジスタの移動度をμn,ゲート酸化膜厚を
COXとし とおくと、 Id1＝α１（Vgs1−Vt）２ ……（41） Id2＝α１（Vgs2−Vt）２ ……（42） Id3＝α１（Vgs3−Vt）２ ……（43） Id4＝α１（Vgs4−Vt）２ ……（44） ここで Id1＋Id2＝Io ……（45） Id3＋Id4＝Io ……（46） Vgs1−Vgs2＝V1 ……（47） Vgs3−Vgs4＝V2 ……（48） とおける。ここで、 であるから と求まる。（49）式，（50）式は、MOS FET型差動対の
トランスファーカーブを示し、小信号時には入力電圧に
比例した差動出力電流が得られる。従って、トランジス
タM51,M52,M53,M54から成る加算器６の差動出力電流（I
A−IBも、（51）式からわかるように、２つの入力電圧
が小信号時には直線性の良い加算特性を持つ。また、減
算器とする場合には第２の入力電圧V2の極性を逆にすれ
ば良い。
ドレイン電流Id1,Id2,Id3,Id4は、ゲート幅W,ゲート長
Ｌの比W1/L1,W2/L2,W3/L3,W4/L4を等しくすると ここで、トランジスタの移動度をμn,ゲート酸化膜厚を
COXとし とおくと、 Id1＝α１（Vgs1−Vt）２ ……（41） Id2＝α１（Vgs2−Vt）２ ……（42） Id3＝α１（Vgs3−Vt）２ ……（43） Id4＝α１（Vgs4−Vt）２ ……（44） ここで Id1＋Id2＝Io ……（45） Id3＋Id4＝Io ……（46） Vgs1−Vgs2＝V1 ……（47） Vgs3−Vgs4＝V2 ……（48） とおける。ここで、 であるから と求まる。（49）式，（50）式は、MOS FET型差動対の
トランスファーカーブを示し、小信号時には入力電圧に
比例した差動出力電流が得られる。従って、トランジス
タM51,M52,M53,M54から成る加算器６の差動出力電流（I
A−IBも、（51）式からわかるように、２つの入力電圧
が小信号時には直線性の良い加算特性を持つ。また、減
算器とする場合には第２の入力電圧V2の極性を逆にすれ
ば良い。
第２図に示すMOS FET M59,M60,M61,M62から成る減
算器７は、このような減算器特性を付与したものであ
り、（50）式および（51）式でV2を−V2に置き換えた値
となっている。すなわち、この場合の（49），（50）お
よび（51）式に対応する次の（52），（53）および（5
4）式が得られる。
算器７は、このような減算器特性を付与したものであ
り、（50）式および（51）式でV2を−V2に置き換えた値
となっている。すなわち、この場合の（49），（50）お
よび（51）式に対応する次の（52），（53）および（5
4）式が得られる。
従って、加算器６の差動出力電圧VAは、 また、第１の減算器７の差動出力電圧VBは、 となる。ここでRLは各トランジスタと電源間に挿入した
抵抗である。
抵抗である。
第１の２乗回路８は、次のように２乗機能が確保され
る。すなわち、MOS FET M55,M56,M57,M58のそれぞれ
のドレイン電流Id5,Id6,Id7,Id8は、ゲート幅W,ゲート
長Ｌの比をそれぞれW5/L5,W6/L6,W7/L7,W8/L8とし、 とおくと、 として、 Id5＝α２（Vgs5−Vt）２ ……（59） Id6＝ｋα２（Vgs6−Vt）２ ……（60） Id7＝α２（Vgs7−Vt）２ ……（61） Id8＝ｋα２（Vgs8−Vt）２ ……（62） ここで、 Id5＋Id6＝Io1 ……（63） Id7＋Id5＝Io1 ……（64） Vgs5−Vgs6＝Vgs8−Vgs7＝VA ……（65） である。
る。すなわち、MOS FET M55,M56,M57,M58のそれぞれ
のドレイン電流Id5,Id6,Id7,Id8は、ゲート幅W,ゲート
長Ｌの比をそれぞれW5/L5,W6/L6,W7/L7,W8/L8とし、 とおくと、 として、 Id5＝α２（Vgs5−Vt）２ ……（59） Id6＝ｋα２（Vgs6−Vt）２ ……（60） Id7＝α２（Vgs7−Vt）２ ……（61） Id8＝ｋα２（Vgs8−Vt）２ ……（62） ここで、 Id5＋Id6＝Io1 ……（63） Id7＋Id5＝Io1 ……（64） Vgs5−Vgs6＝Vgs8−Vgs7＝VA ……（65） である。
と表わせる、従って と求まる。（68）式より明らかな如く、差動出力電流IE
−IFは入力電圧VAの２乗に比例している。すなわち、２
乗回路となっている。
−IFは入力電圧VAの２乗に比例している。すなわち、２
乗回路となっている。
同様にして、MOS FET M63,M64,M65,M66から成る第
２の自乗回路９についても、 と求まり、差動出力電流IE−IFは入力電圧VBの２乗に比
例した２乗回路を形成する。
２の自乗回路９についても、 と求まり、差動出力電流IE−IFは入力電圧VBの２乗に比
例した２乗回路を形成する。
ここで、２つの２乗回路の差動出力電流I1＝IE−IF,I
2＝（IG−IH）は第２の減算器10で互いに逆相で加算さ
れるので、 ここで（70）式に（55）式のVA,（56）式のVBを代入す
ると次の（71）式が得られる。
2＝（IG−IH）は第２の減算器10で互いに逆相で加算さ
れるので、 ここで（70）式に（55）式のVA,（56）式のVBを代入す
ると次の（71）式が得られる。
V12,V22の項を無視すれば I1−I2＝8RLIoα2V1・V2 ……（72） と求まり、乗算器特性が得られる。
いま、RL＝5kΩ,Io＝100μA,Io1＝10μA,W1＝20μ,L1
＝５μ,W5＝10μ,L5＝５μ,k＝5,COX＝320Åとしてシミ
ュレーションを行った結果を第３図に示す。第３図のシ
ミュレーション特性値を第３図の従来のマルチプライヤ
のシミュレーション特性値と比較するに、入力電圧と差
動出力電流との直線性範囲の大幅な改善が見られる。
＝５μ,W5＝10μ,L5＝５μ,k＝5,COX＝320Åとしてシミ
ュレーションを行った結果を第３図に示す。第３図のシ
ミュレーション特性値を第３図の従来のマルチプライヤ
のシミュレーション特性値と比較するに、入力電圧と差
動出力電流との直線性範囲の大幅な改善が見られる。
なお、第３図は第２の入力電圧V2をパラメータとした
第１の入力電圧V1と差動出力電流の関係を示したが、V1
とV2の関係を入れ替えても全く同一のシミュレーション
特性が得られる。
第１の入力電圧V1と差動出力電流の関係を示したが、V1
とV2の関係を入れ替えても全く同一のシミュレーション
特性が得られる。
以上説明したように本発明は、第１の入力電圧に対し
ても、第２の入力電圧に対しても同一の回路構成とし、
第１の入力電圧に対するマルチプライヤ特性も第２の入
力電圧に対するマルチプライヤ特性も全く同一とするこ
とにより、直線性に優れ、かつダイナミックレンジの広
いマルチプライヤを実現することが出来るという効果が
ある。
ても、第２の入力電圧に対しても同一の回路構成とし、
第１の入力電圧に対するマルチプライヤ特性も第２の入
力電圧に対するマルチプライヤ特性も全く同一とするこ
とにより、直線性に優れ、かつダイナミックレンジの広
いマルチプライヤを実現することが出来るという効果が
ある。
第１図は本発明のマルチプライヤの動作原理を説明する
ためのブロック図、第２図は本発明のマルチプライヤの
一実施例の回路図、第３図は第２図の実施例のシミュレ
ーション特性図、第４図は従来のマルチプライヤの第一
例を示す回路図、第５図は第４図の従来のマルチプライ
ヤのシミュレーション特性図、第６図は従来のマルチプ
ライヤの第二例を示す特性図である。 1,6……加算器、2,7……第１の減算器、3,8……第１の
自乗回路、4,9……第２の自乗回路、5,10……第２の減
算器、M1〜M33,M41〜M46,M51〜M66……MOS FET。
ためのブロック図、第２図は本発明のマルチプライヤの
一実施例の回路図、第３図は第２図の実施例のシミュレ
ーション特性図、第４図は従来のマルチプライヤの第一
例を示す回路図、第５図は第４図の従来のマルチプライ
ヤのシミュレーション特性図、第６図は従来のマルチプ
ライヤの第二例を示す特性図である。 1,6……加算器、2,7……第１の減算器、3,8……第１の
自乗回路、4,9……第２の自乗回路、5,10……第２の減
算器、M1〜M33,M41〜M46,M51〜M66……MOS FET。
Claims (2)
- 【請求項１】乗算すべき第１の入力電圧と第２の入力電
圧とを加算する加算器と、前記第１の入力電圧と第２の
入力電圧とを減算を行なう第１の減算器と、入出力動作
が互いに逆でかつ入力対が互いにトランジスタサイズの
異るトランジスタのゲート同志を接続して成る２対の不
整合差動増幅器対を備え前記加算器の出力を２乗する第
１の２乗回路と、入出力動作が逆でかつ入力対が互いに
トランジスタサイズの異るトランジスタのゲート同志を
接続して成る２対の不整合差動増幅器対を備え前記減算
器の出力を２乗する第２の２乗回路と、前記第１の２乗
回路と第２の２乗回路の差分をとって前記第１の入力電
圧と第２の入力電圧との積に比例した乗算出力を求める
第２の減算器とを備えて成ることを特徴とするマルチプ
ライヤ。 - 【請求項２】MOS FETを構成素子として構成したことを
特徴とする請求項１記載のマルチプライヤ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005500A JP2536206B2 (ja) | 1990-01-12 | 1990-01-12 | マルチプライヤ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005500A JP2536206B2 (ja) | 1990-01-12 | 1990-01-12 | マルチプライヤ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03210683A JPH03210683A (ja) | 1991-09-13 |
| JP2536206B2 true JP2536206B2 (ja) | 1996-09-18 |
Family
ID=11612941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005500A Expired - Lifetime JP2536206B2 (ja) | 1990-01-12 | 1990-01-12 | マルチプライヤ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536206B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2661394B2 (ja) * | 1991-04-08 | 1997-10-08 | 日本電気株式会社 | 掛算回路 |
| JP2808927B2 (ja) * | 1991-05-31 | 1998-10-08 | 日本電気株式会社 | 周波数ディスクリミネータ |
| JPH07109608B2 (ja) * | 1992-10-30 | 1995-11-22 | 日本電気株式会社 | マルチプライヤ |
| JP2576774B2 (ja) * | 1993-10-29 | 1997-01-29 | 日本電気株式会社 | トリプラおよびクァドルプラ |
| JP4918012B2 (ja) * | 2007-10-24 | 2012-04-18 | ルネサスエレクトロニクス株式会社 | 乗算回路 |
-
1990
- 1990-01-12 JP JP2005500A patent/JP2536206B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03210683A (ja) | 1991-09-13 |
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