JP2661394B2 - 掛算回路 - Google Patents
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- JP2661394B2 JP2661394B2 JP3073462A JP7346291A JP2661394B2 JP 2661394 B2 JP2661394 B2 JP 2661394B2 JP 3073462 A JP3073462 A JP 3073462A JP 7346291 A JP7346291 A JP 7346291A JP 2661394 B2 JP2661394 B2 JP 2661394B2
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- G06G7/164—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using means for evaluating powers, e.g. quarter square multiplier
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Description
【０００１】
【産業上の利用分野】本発明は掛算回路に関し、特に信
号の変調や復調に用いられる高精度の掛算回路に関す
る。
号の変調や復調に用いられる高精度の掛算回路に関す
る。
【０００２】
【従来の技術】従来のこの種の掛算回路としては、図４
に示すような差動回路を用いたギルバート掛算回路や、
これの回路素子をＭＯＳトランジスタに置きかえた図５
に示す回路、あるいは、図６に示すＣＭＯＳ掛算回路等
が知られていた。
に示すような差動回路を用いたギルバート掛算回路や、
これの回路素子をＭＯＳトランジスタに置きかえた図５
に示す回路、あるいは、図６に示すＣＭＯＳ掛算回路等
が知られていた。
【０００３】図４に示すギルバート掛算回路は、トラン
ジスタＱ１，Ｑ２からなる差動回路５と、入力信号Ｖ１
が入力しトランジスタＱ３，Ｑ４からなる差動回路６
と、入力信号Ｖ２が入力しトランジスタＱ５，Ｑ６から
なる差動回路７とから構成されている。
ジスタＱ１，Ｑ２からなる差動回路５と、入力信号Ｖ１
が入力しトランジスタＱ３，Ｑ４からなる差動回路６
と、入力信号Ｖ２が入力しトランジスタＱ５，Ｑ６から
なる差動回路７とから構成されている。
【０００４】次に、本回路の動作について説明する。
【０００５】トランジスタＱ１〜Ｑ６のコレクタ電流を
それぞれＩＣ１〜ＩＣ６とすると、以下の（１）〜
（６）式のように示される。
それぞれＩＣ１〜ＩＣ６とすると、以下の（１）〜
（６）式のように示される。
【０００６】
【０００７】出力信号ＩＯは（７）式で表わされる。
【０００８】
【０００９】（７）式で示されるように、入力信号Ｖ１
および入力信号Ｖ２のいずれに対しても同一特性とな
る。
および入力信号Ｖ２のいずれに対しても同一特性とな
る。
【００１０】ここで、（７）式のｔａｎｈｘは以下のよ
うに級数展開できる。
うに級数展開できる。
【００１１】
【００１２】したがって、本回路は、２つの入力信号が
いずれも小信号である場合には掛算回路として動作す
る。
いずれも小信号である場合には掛算回路として動作す
る。
【００１３】次に、図５に示す回路素子をＭＯＳトラン
ジスタに置きかえた掛算回路は、トランジスタＭ１，Ｍ
２からなる差動回路８と、入力信号Ｖ１が入力しトラン
ジスタＭ３，Ｍ４からなる差動回路９と、入力信号Ｖ２
が入力しトランジスタＭ５，Ｍ６からなる差動回路１０
とから構成されている。
ジスタに置きかえた掛算回路は、トランジスタＭ１，Ｍ
２からなる差動回路８と、入力信号Ｖ１が入力しトラン
ジスタＭ３，Ｍ４からなる差動回路９と、入力信号Ｖ２
が入力しトランジスタＭ５，Ｍ６からなる差動回路１０
とから構成されている。
【００１４】次に、本回路の動作について説明する。
【００１５】図４の回路と同様の解析を行ない、出力電
流ＩＯを求めると以下のようになる。
流ＩＯを求めると以下のようになる。
【００１６】
【００１７】また、ＩＶ１は入力信号Ｖ１に対する定電
流源の電流Ｉ０／２で駆動される差動増幅器の差動出力
電流すなわちトランスフアーカーブを、ＩＶ２は入力信
号Ｖ２に対する定電流源の電流Ｉ０で駆動される差動増
幅器のトランスフアーカーブをそれぞれ示す。
流源の電流Ｉ０／２で駆動される差動増幅器の差動出力
電流すなわちトランスフアーカーブを、ＩＶ２は入力信
号Ｖ２に対する定電流源の電流Ｉ０で駆動される差動増
幅器のトランスフアーカーブをそれぞれ示す。
【００１８】差動増幅器のトランスフアーカーブは、入
力信号の電圧が小さければ直線とみなされる。したがっ
て、（１２）式は入力信号Ｖ１，Ｖ２が小さい範囲では
掛算回路となっていることを示す。
力信号の電圧が小さければ直線とみなされる。したがっ
て、（１２）式は入力信号Ｖ１，Ｖ２が小さい範囲では
掛算回路となっていることを示す。
【００１９】特に、（１１）式より入力電圧Ｖ１に対し
ては入力電圧Ｖ２に対する場合に比べて直線性の良い掛
算回路特性の範囲が狭くなることが予想される。また、
同一サイズのトランジスタで構成する場合は、２つの入
力信号Ｖ１，Ｖ２に対する動作範囲は（１１）式をさら
に級数展開して整理すると次式のようになる。
ては入力電圧Ｖ２に対する場合に比べて直線性の良い掛
算回路特性の範囲が狭くなることが予想される。また、
同一サイズのトランジスタで構成する場合は、２つの入
力信号Ｖ１，Ｖ２に対する動作範囲は（１１）式をさら
に級数展開して整理すると次式のようになる。
【００２０】
【００２１】すなわち、入力電圧Ｖ１に対する直線動作
範囲は入力電圧Ｖ２に対する直線動作範囲に比して次式
のようになる。
範囲は入力電圧Ｖ２に対する直線動作範囲に比して次式
のようになる。
【００２２】
【００２３】次に、図６に示すＣＭＯＳ掛算回路は、ト
ランジスタＭ１〜Ｍ８，Ｍ２４，Ｍ２５からなる差動入
力加算器１１と、トランジスタＭ１１〜Ｍ１８，Ｍ２
１，Ｍ２２からなる差動入力加算器１２と、トランジス
タＭ２９〜Ｍ３３からなる差動増幅器１３と、トランジ
スタＭ９，Ｍ１０，Ｍ１９，Ｍ２０と抵抗ＲＬ１，ＲＬ
２，ＲＰからなる双差動二乗回路１４とを備えている。
ランジスタＭ１〜Ｍ８，Ｍ２４，Ｍ２５からなる差動入
力加算器１１と、トランジスタＭ１１〜Ｍ１８，Ｍ２
１，Ｍ２２からなる差動入力加算器１２と、トランジス
タＭ２９〜Ｍ３３からなる差動増幅器１３と、トランジ
スタＭ９，Ｍ１０，Ｍ１９，Ｍ２０と抵抗ＲＬ１，ＲＬ
２，ＲＰからなる双差動二乗回路１４とを備えている。
【００２４】次に、本回路の動作について説明する。
【００２５】差動入力加算器１２の第二の入力は差動増
幅器１３で反転されるから、入力信号Ｖ２に対して、−
Ｖ２が入力される。すなわち、差動入力加算器１２の出
力は、入力信号Ｖ１と入力信号Ｖ２に対して両者の差で
ある（Ｖ１−Ｖ２）を出力している。一方、差動入力加
算器１１は両者の和である（Ｖ１＋Ｖ２）を出力してい
る。上記２つの差動入力加算器１１，１２の出力は、双
差動二乗回路１４の入力信号となっている。
幅器１３で反転されるから、入力信号Ｖ２に対して、−
Ｖ２が入力される。すなわち、差動入力加算器１２の出
力は、入力信号Ｖ１と入力信号Ｖ２に対して両者の差で
ある（Ｖ１−Ｖ２）を出力している。一方、差動入力加
算器１１は両者の和である（Ｖ１＋Ｖ２）を出力してい
る。上記２つの差動入力加算器１１，１２の出力は、双
差動二乗回路１４の入力信号となっている。
【００２６】入力信号Ｖ１，Ｖ２に対して、双差動二乗
回路１４の出力ＶＯは次式で示され、掛算回路となって
いることがわかる。
回路１４の出力ＶＯは次式で示され、掛算回路となって
いることがわかる。
【００２７】
【００２８】
【発明が解決しようとする課題】上述した従来の掛算回
路は、直線性の良好な入力信号レベルの範囲、すなわ
ち、ダイナミックレンジが狭いという欠点があった。
路は、直線性の良好な入力信号レベルの範囲、すなわ
ち、ダイナミックレンジが狭いという欠点があった。
【００２９】本発明の目的は、以上の欠点を解決し、高
精度でかつダイナミックレンジの広い掛算回路を提供す
ることにある。
精度でかつダイナミックレンジの広い掛算回路を提供す
ることにある。
【００３０】
【課題を解決するための手段】本発明の掛算回路は、第
一の入力を２乗する第一の二乗回路と、第二の入力を２
乗する第二の二乗回路と、前記第一および第二の入力の
差を２乗する第三の二乗回路とを備え、前記第一および
第二の二乗回路の出力を加算し前記第三の二乗回路の出
力を減算して前記第一および第二の入力の掛算を実行す
る掛算回路において、前記第一，第二および第三の二乗
回路の各々が、それぞれ差動対を構成する第一，第三の
トランジスタのゲート幅とゲート長の比である第一のＷ
／Ｌが第二，第四のトランジスタの第二のＷ／Ｌより小
さく前記第一，第四のトランジスタの各々のゲート同士
および前記第二，第三のトランジスタの各々のゲート同
士をそれぞれ共通接続し前記第一および第二のトランジ
スタから成る第一の差動対と前記第三および第四のトラ
ンジスタから成る第二の差動対とを備え、 前記第一，第
三の二乗回路の各々の前記第一のトランジスタの各々の
ゲートを共通接続して前記第一の入力を入力し、前記第
二の二乗回路の前記第一のトランジスタのゲートと前記
第三の二乗回路の前記第三のトランジスタのゲートとを
共通接続して前記第二の入力を入力し、前記第一，第二
の二乗回路の前記第一，第三のトランジスタの各々のド
レインと前記第三の二乗回路の前記第二，第四のトラン
ジスタの各々のドレインとを共通接続し、前記第一，第
二の二乗回路の前記第二，第四のトランジスタの各々の
ドレインと前記第三の二乗回路の前記第一，第三のトラ
ンジスタの各々のドレインとを共通接続して前記加算お
よび減算を実行することを特徴とするものである。
一の入力を２乗する第一の二乗回路と、第二の入力を２
乗する第二の二乗回路と、前記第一および第二の入力の
差を２乗する第三の二乗回路とを備え、前記第一および
第二の二乗回路の出力を加算し前記第三の二乗回路の出
力を減算して前記第一および第二の入力の掛算を実行す
る掛算回路において、前記第一，第二および第三の二乗
回路の各々が、それぞれ差動対を構成する第一，第三の
トランジスタのゲート幅とゲート長の比である第一のＷ
／Ｌが第二，第四のトランジスタの第二のＷ／Ｌより小
さく前記第一，第四のトランジスタの各々のゲート同士
および前記第二，第三のトランジスタの各々のゲート同
士をそれぞれ共通接続し前記第一および第二のトランジ
スタから成る第一の差動対と前記第三および第四のトラ
ンジスタから成る第二の差動対とを備え、 前記第一，第
三の二乗回路の各々の前記第一のトランジスタの各々の
ゲートを共通接続して前記第一の入力を入力し、前記第
二の二乗回路の前記第一のトランジスタのゲートと前記
第三の二乗回路の前記第三のトランジスタのゲートとを
共通接続して前記第二の入力を入力し、前記第一，第二
の二乗回路の前記第一，第三のトランジスタの各々のド
レインと前記第三の二乗回路の前記第二，第四のトラン
ジスタの各々のドレインとを共通接続し、前記第一，第
二の二乗回路の前記第二，第四のトランジスタの各々の
ドレインと前記第三の二乗回路の前記第一，第三のトラ
ンジスタの各々のドレインとを共通接続して前記加算お
よび減算を実行することを特徴とするものである。
【００３１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００３２】図１は本発明の掛算回路の一実施例を示す
回路図である。
回路図である。
【００３３】本実施例の掛算回路は、図１に示すよう
に、ＭＯＳトランジスタＭ１〜Ｍ４からなる二乗回路１
と、ＭＯＳトランジスタＭ５〜Ｍ８からなる二乗回路２
と、ＭＯＳトランジスタＭ９〜Ｍ１２からなる二乗回路
２とを備えて構成されている。
に、ＭＯＳトランジスタＭ１〜Ｍ４からなる二乗回路１
と、ＭＯＳトランジスタＭ５〜Ｍ８からなる二乗回路２
と、ＭＯＳトランジスタＭ９〜Ｍ１２からなる二乗回路
２とを備えて構成されている。
【００３４】二乗回路１は、ＭＯＳトランジスタＭ１，
Ｍ２と定電流源Ａ１およびＭＯＳトランジスタＭ３，Ｍ
４と定電流源Ａ２からなる２つの差動対から構成され
る。
Ｍ２と定電流源Ａ１およびＭＯＳトランジスタＭ３，Ｍ
４と定電流源Ａ２からなる２つの差動対から構成され
る。
【００３５】二乗回路２は、ＭＯＳトランジスタＭ５，
Ｍ６と定電流源Ａ３およびＭＯＳトランジスタＭ７，Ｍ
８と定電流源Ａ４からなる２つの差動対から構成され
る。
Ｍ６と定電流源Ａ３およびＭＯＳトランジスタＭ７，Ｍ
８と定電流源Ａ４からなる２つの差動対から構成され
る。
【００３６】二乗回路３は、ＭＯＳトランジスタＭ９，
Ｍ１０と定電流源Ａ５およびＭＯＳトランジスタＭ１
１，Ｍ１２と定電流源Ａ６からなる２つの差動対から構
成される。
Ｍ１０と定電流源Ａ５およびＭＯＳトランジスタＭ１
１，Ｍ１２と定電流源Ａ６からなる２つの差動対から構
成される。
【００３７】入力信号Ｖ１の正相信号は、二乗回路１の
ＭＯＳトランジスタＭ１，Ｍ４と、二乗回路３のＭＯＳ
トランジスタＭ９，Ｍ１２のそれぞれゲートに入力され
る。
ＭＯＳトランジスタＭ１，Ｍ４と、二乗回路３のＭＯＳ
トランジスタＭ９，Ｍ１２のそれぞれゲートに入力され
る。
【００３８】入力信号Ｖ１の逆相信号は入力信号Ｖ２の
逆相信号と共通接続され、二乗回路１のＭＯＳトランジ
スタＭ２，Ｍ３と、二乗回路２のＭＯＳトランジスタＭ
６，Ｍ７のそれぞれゲートに入力される。
逆相信号と共通接続され、二乗回路１のＭＯＳトランジ
スタＭ２，Ｍ３と、二乗回路２のＭＯＳトランジスタＭ
６，Ｍ７のそれぞれゲートに入力される。
【００３９】入力信号Ｖ２の正相信号は、二乗回路２の
ＭＯＳトランジスタＭ５，Ｍ８と、二乗回路３のＭＯＳ
トランジスタＭ１０，Ｍ１１のそれぞれゲートに入力さ
れる。
ＭＯＳトランジスタＭ５，Ｍ８と、二乗回路３のＭＯＳ
トランジスタＭ１０，Ｍ１１のそれぞれゲートに入力さ
れる。
【００４０】二乗回路１のＭＯＳトランジスタＭ１，Ｍ
３と、二乗回路２のＭＯＳトランジスタＭ５，Ｍ７と、
二乗回路３のＭＯＳトランジスタＭ１０，Ｍ１２のそれ
ぞれのドレインは共通接続され、出力信号Ｉ１を出力す
る。
３と、二乗回路２のＭＯＳトランジスタＭ５，Ｍ７と、
二乗回路３のＭＯＳトランジスタＭ１０，Ｍ１２のそれ
ぞれのドレインは共通接続され、出力信号Ｉ１を出力す
る。
【００４１】二乗回路１のＭＯＳトランジスタＭ２，Ｍ
４と、二乗回路２のＭＯＳトランジスタＭ６，Ｍ８と、
二乗回路３のＭＯＳトランジスタＭ９，Ｍ１１のそれぞ
れのドレインは共通接続され、出力信号Ｉ１を出力す
る。
４と、二乗回路２のＭＯＳトランジスタＭ６，Ｍ８と、
二乗回路３のＭＯＳトランジスタＭ９，Ｍ１１のそれぞ
れのドレインは共通接続され、出力信号Ｉ１を出力す
る。
【００４２】次に、本実施例の動作について説明する。
【００４３】図２は、本発明の掛算回路の動作原理を示
すブロック図である。
すブロック図である。
【００４４】図２において、入力信号Ｖ１を２乗する二
乗回路２１と、入力信号Ｖ２を２乗する二乗回路２２
と、入力信号Ｖ１，Ｖ２の差（Ｖ１−Ｖ２）を２乗する
二乗回路２３と、二乗回路２１の出力と二乗回路２２出
力とを加算し、二乗回路２３の出力を減算する加算回路
２４とから構成されている。
乗回路２１と、入力信号Ｖ２を２乗する二乗回路２２
と、入力信号Ｖ１，Ｖ２の差（Ｖ１−Ｖ２）を２乗する
二乗回路２３と、二乗回路２１の出力と二乗回路２２出
力とを加算し、二乗回路２３の出力を減算する加算回路
２４とから構成されている。
【００４５】図２の回路に入力信号Ｖ１，Ｖ２を入力す
ると出力信号ＶＯは次式で示される。
ると出力信号ＶＯは次式で示される。
【００４６】
【００４７】すなわち、入力信号Ｖ１，Ｖ２の掛算の結
果として両者の積２Ｖ１Ｖ２が得られる。
果として両者の積２Ｖ１Ｖ２が得られる。
【００４８】本実施例では、図１に示す二乗回路１〜３
が、それぞれ図２の二乗回路２１〜２３に相当し、図２
の加算回路２４は、二乗回路１〜３に含まれている構成
となっている。
が、それぞれ図２の二乗回路２１〜２３に相当し、図２
の加算回路２４は、二乗回路１〜３に含まれている構成
となっている。
【００４９】図１において、ＭＯＳトランジスタＭ１〜
Ｍ１２のゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌを、それぞ
れ、Ｗ１／Ｌ１〜Ｗ１２／Ｌ１２とする。
Ｍ１２のゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌを、それぞ
れ、Ｗ１／Ｌ１〜Ｗ１２／Ｌ１２とする。
【００５０】二乗回路１〜３の２つの差動対を構成する
ＭＯＳトランジスタのうち、次式に示すように、偶数番
号のもののＷ／Ｌを奇数番号のもののＷ／Ｌより大きく
設定する。
ＭＯＳトランジスタのうち、次式に示すように、偶数番
号のもののＷ／Ｌを奇数番号のもののＷ／Ｌより大きく
設定する。
【００５１】
【００５２】二乗回路１のＭＯＳトランジスタＭ１〜Ｍ
４のドレイン電流Ｉｄ１〜Ｉｄ４は次式で示される。
４のドレイン電流Ｉｄ１〜Ｉｄ４は次式で示される。
【００５３】
【００５４】また、Ｉｄ１〜Ｉｄ４、および、Ｖｇｓ１
〜Ｖｇｓ４の間には以下の関係が成立する。
〜Ｖｇｓ４の間には以下の関係が成立する。
【００５５】
【００５６】以上より、二乗回路１のＭＯＳトランジス
タＭ１，Ｍ２のドレイン電流Ｉｄ１，Ｉｄ２の差（Ｉｄ
１−Ｉｄ２）、および、ＭＯＳトランジスタＭ３，Ｍ４
のドレイン電流Ｉｄ３，Ｉｄ４の差（Ｉｄ３−Ｉｄ４）
はそれぞれ次式で表わされる。
タＭ１，Ｍ２のドレイン電流Ｉｄ１，Ｉｄ２の差（Ｉｄ
１−Ｉｄ２）、および、ＭＯＳトランジスタＭ３，Ｍ４
のドレイン電流Ｉｄ３，Ｉｄ４の差（Ｉｄ３−Ｉｄ４）
はそれぞれ次式で表わされる。
【００５７】
【００５８】したがって、二乗回路１の差動出力電流Δ
Ｉ１は（２９）式により求められる。
Ｉ１は（２９）式により求められる。
【００５９】
【００６０】（２９）式より明らかなように、二乗回路
１の差動出力電流ΔＩ１は入力信号Ｖ１の２乗に比例し
ている。すなわち、二乗回路１は二乗回路として動作し
ている。
１の差動出力電流ΔＩ１は入力信号Ｖ１の２乗に比例し
ている。すなわち、二乗回路１は二乗回路として動作し
ている。
【００６１】同様に、二乗回路２，二乗回路３の差動出
力電流ΔＩ２，ΔＩ３についてもそれぞれ（３０），
（３１）式により求められる。
力電流ΔＩ２，ΔＩ３についてもそれぞれ（３０），
（３１）式により求められる。
【００６２】
【００６３】したがって、図１の掛算回路全体の差動出
力電流ΔＩは（３２）式により求められる。
力電流ΔＩは（３２）式により求められる。
【００６４】
【００６５】（２９）式より明らかなように、図１の掛
算回路の差動出力電流ΔＩは、入力信号Ｖ１，Ｖ２の積
で表わされる。すなわち、掛算回路として動作してい
る。
算回路の差動出力電流ΔＩは、入力信号Ｖ１，Ｖ２の積
で表わされる。すなわち、掛算回路として動作してい
る。
【００６６】さらに、二乗回路３の定電流源Ａ５，Ａ６
の電流値を２Ｉ０とすれば、（３２）式のＩ０の項はキ
ャンセルされ、この場合の掛算回路の差動出力電流ΔＩ
ａは（３３），（３４）式により求められる。
の電流値を２Ｉ０とすれば、（３２）式のＩ０の項はキ
ャンセルされ、この場合の掛算回路の差動出力電流ΔＩ
ａは（３３），（３４）式により求められる。
【００６７】
【００６８】同様な効果は、二乗回路１，２と同一の構
成および出力側の接続で、各トランジスタのゲートを入
力信号の共通（逆相）端子に接続した、すなわち、無入
力の二乗回路を付加することによっても得られる。
成および出力側の接続で、各トランジスタのゲートを入
力信号の共通（逆相）端子に接続した、すなわち、無入
力の二乗回路を付加することによっても得られる。
【００６９】（３４）式に示されるように、この場合の
掛算回路の差動出力電流ΔＩａは、入力信号Ｖ１，Ｖ２
の積と、ＭＯＳトランジスタの物性およびマスク寸法の
みで決まる比例係数のみで設定される。
掛算回路の差動出力電流ΔＩａは、入力信号Ｖ１，Ｖ２
の積と、ＭＯＳトランジスタの物性およびマスク寸法の
みで決まる比例係数のみで設定される。
【００７０】以上説明したように、（３２）〜（３４）
式の導出過程では計算の途中で式の近似を行なっていな
い。したがって、本実施例の掛算回路における掛算動作
特性の精度は、回路構成素子、すなわち、ＭＯＳトラン
ジスタの比精度が支配的であると考えられるので、半導
体集積回路上で実現することにより本質的に高精度な掛
算回路が得られると期待される。
式の導出過程では計算の途中で式の近似を行なっていな
い。したがって、本実施例の掛算回路における掛算動作
特性の精度は、回路構成素子、すなわち、ＭＯＳトラン
ジスタの比精度が支配的であると考えられるので、半導
体集積回路上で実現することにより本質的に高精度な掛
算回路が得られると期待される。
【００７１】図３は以上説明した本実施例の掛算回路の
動作特性をシミュレーションした結果の一例をを示す図
である。
動作特性をシミュレーションした結果の一例をを示す図
である。
【００７２】
【発明の効果】以上説明したように本発明は、差動対を
構成する第二のトランジスタのゲート幅とゲート長の比
が第一のトランジスタのゲート幅とゲート長の比より大
きい第一および第二の差動対を有する二乗回路を備える
ことにより、２乗特性であるＭＯＳトランジスタの電圧
電流特性そのものを使う回路構成として、直線性の良い
入力信号レベルの範囲、すなわち、ダイナミックレンジ
が広い掛算回路を実現できるという効果を有している。
構成する第二のトランジスタのゲート幅とゲート長の比
が第一のトランジスタのゲート幅とゲート長の比より大
きい第一および第二の差動対を有する二乗回路を備える
ことにより、２乗特性であるＭＯＳトランジスタの電圧
電流特性そのものを使う回路構成として、直線性の良い
入力信号レベルの範囲、すなわち、ダイナミックレンジ
が広い掛算回路を実現できるという効果を有している。
【図１】本発明の掛算回路の一実施例を示す回路図であ
る。
る。
【図２】本発明の掛算回路の動作原理を示すブロック図
である。
である。
【図３】本実施例の掛算回路における動作特性の一例を
示す図である。
示す図である。
【図４】従来の掛算回路の一例を示す回路図である。
【図５】従来の掛算回路の第二の例を示す回路図であ
る。
る。
【図６】従来の掛算回路の第三の例を示す回路図であ
る。
る。
１〜３，２１〜２３ 二乗回路 ５〜１０ 差動回路 １１，１２ 差動入力加算器 １３ 差動増幅器 １４ 双差動二乗回路 ２４ 加算回路 Ｑ１〜Ｑ６ トランジスタ Ｍ１〜Ｍ３３ ＭＯＳトランジスタ
Claims (3)
- 【請求項１】 第一の入力を２乗する第一の二乗回路
と、第二の入力を２乗する第二の二乗回路と、前記第一
および第二の入力の差を２乗する第三の二乗回路とを備
え、前記第一および第二の二乗回路の出力を加算し前記
第三の二乗回路の出力を減算して前記第一および第二の
入力の掛算を実行する掛算回路において、 前記第一，第二および第三の二乗回路の各々が、それぞ
れ差動対を構成する第一，第三のトランジスタのゲート
幅とゲート長の比である第一のＷ／Ｌが第二，第四のト
ランジスタの第二のＷ／Ｌより小さく前記第一，第四の
トランジスタの各々のゲート同士および前記第二，第三
のトランジスタの各々のゲート同士をそれぞれ共通接続
し前記第一および第二のトランジスタから成る第一の差
動対と前記第三および第四のトランジスタから成る第二
の差動対とを備え、 前 記第一，第三の二乗回路の各々の前記第一のトランジ
スタの各々のゲートを共通接続して前記第一の入力を入
力し、 前記第二の二乗回路の前記第一のトランジスタのゲート
と前記第三の二乗回路の前記第三のトランジスタのゲー
トとを共通接続して前記第二の入力を入力し、 前記第一，第二の二乗回路の前記第一，第三のトランジ
スタの各々のドレインと前記第三の二乗回路の前記第
二，第四のトランジスタの各々のドレインとを共通接続
し、 前記第一，第二の二乗回路の前記第二，第四のトランジ
スタの各々のドレインと前記第三の二乗回路の前記第
一，第三のトランジスタの各々のドレインとを共通接続
して前記加算および減算を実行することを特徴とする掛
算回路。 - 【請求項２】 前記第一，第二の二乗回路の前記第一お
よび第二の差動対が、それぞれ予め定められた第一の電
流値の定電流源を備え、前記第三の二乗回路の前記第一
および第二の差動対が、前記第一の電流値の２倍の第二
の電流値の定電流源を備えることを特徴とする請求項１
記載の掛算回路。 - 【請求項３】 前記第一，第二のトランジスタの各々の
ゲートを互いに共通接続し前記第一，第二の入力の共通
端子に接続した第三の差動対と前記第三，第四のトラン
ジスタの各々のゲートを互いに共通接続し前記第一，第
二の入力の共通端子に接続した第四の差動対とを有する
第四の二乗回路を備えることを特徴とする請求項１記載
の掛算回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073462A JP2661394B2 (ja) | 1991-04-08 | 1991-04-08 | 掛算回路 |
| US07/865,073 US5187682A (en) | 1991-04-08 | 1992-04-08 | Four quadrant analog multiplier circuit of floating input type |
| EP92303095A EP0508736B1 (en) | 1991-04-08 | 1992-04-08 | Four quadrant analog multiplier circuit of floating input type |
| DE69228402T DE69228402T2 (de) | 1991-04-08 | 1992-04-08 | Vierquadranten analog Multiplizierer mit schwebenden Eingängen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073462A JP2661394B2 (ja) | 1991-04-08 | 1991-04-08 | 掛算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04309190A JPH04309190A (ja) | 1992-10-30 |
| JP2661394B2 true JP2661394B2 (ja) | 1997-10-08 |
Family
ID=13518952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3073462A Expired - Lifetime JP2661394B2 (ja) | 1991-04-08 | 1991-04-08 | 掛算回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5187682A (ja) |
| EP (1) | EP0508736B1 (ja) |
| JP (1) | JP2661394B2 (ja) |
| DE (1) | DE69228402T2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109608B2 (ja) * | 1992-10-30 | 1995-11-22 | 日本電気株式会社 | マルチプライヤ |
| JPH06162229A (ja) * | 1992-11-18 | 1994-06-10 | Nec Corp | マルチプライヤ |
| JP3037004B2 (ja) * | 1992-12-08 | 2000-04-24 | 日本電気株式会社 | マルチプライヤ |
| JPH06208635A (ja) * | 1993-01-11 | 1994-07-26 | Nec Corp | マルチプライヤ |
| JP2576774B2 (ja) * | 1993-10-29 | 1997-01-29 | 日本電気株式会社 | トリプラおよびクァドルプラ |
| AU691554B2 (en) * | 1994-03-09 | 1998-05-21 | Nec Corporation | Analog multiplier using multitail cell |
| JPH07263964A (ja) * | 1994-03-24 | 1995-10-13 | Nec Corp | 位相制御回路 |
| GB2290398B (en) * | 1994-06-13 | 1998-11-11 | Nec Corp | Analog multiplier and multiplier core circuit used therefor |
| GB2290896B (en) * | 1994-06-13 | 1998-09-23 | Nec Corp | MOS four-quadrant multiplier |
| US5864255A (en) * | 1994-06-20 | 1999-01-26 | Unisearch Limited | Four quadrant square law analog multiplier using floating gate MOS transitions |
| JP2555990B2 (ja) * | 1994-08-03 | 1996-11-20 | 日本電気株式会社 | マルチプライヤ |
| US5831468A (en) * | 1994-11-30 | 1998-11-03 | Nec Corporation | Multiplier core circuit using quadritail cell for low-voltage operation on a semiconductor integrated circuit device |
| JP2669397B2 (ja) * | 1995-05-22 | 1997-10-27 | 日本電気株式会社 | バイポーラ・マルチプライヤ |
| JP2874616B2 (ja) * | 1995-10-13 | 1999-03-24 | 日本電気株式会社 | Ｏｔａ及びマルチプライヤ |
| JPH09238032A (ja) * | 1996-02-29 | 1997-09-09 | Nec Corp | Ｏｔａおよびバイポーラマルチプライヤ |
| US5783954A (en) * | 1996-08-12 | 1998-07-21 | Motorola, Inc. | Linear voltage-to-current converter |
| JP2910695B2 (ja) * | 1996-08-30 | 1999-06-23 | 日本電気株式会社 | コスタスループ搬送波再生回路 |
| US6208192B1 (en) * | 1996-12-05 | 2001-03-27 | National Science Council | Four-quadrant multiplier for operation of MOSFET devices in saturation region |
| US6456142B1 (en) * | 2000-11-28 | 2002-09-24 | Analog Devices, Inc. | Circuit having dual feedback multipliers |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3191017A (en) * | 1962-09-11 | 1965-06-22 | Hitachi Ltd | Analog multiplier |
| US3689752A (en) * | 1970-04-13 | 1972-09-05 | Tektronix Inc | Four-quadrant multiplier circuit |
| NL7210633A (ja) * | 1972-08-03 | 1974-02-05 | ||
| JPS6324377A (ja) * | 1986-07-16 | 1988-02-01 | Nec Corp | 二乗回路 |
| JPS6333912A (ja) * | 1986-07-29 | 1988-02-13 | Nec Corp | 差動増幅回路 |
| ATE96558T1 (de) * | 1988-08-31 | 1993-11-15 | Siemens Ag | Multieingangs-vier-quadranten-multiplizierer. |
| US4978873A (en) * | 1989-10-11 | 1990-12-18 | The United States Of America As Represented By The Secretary Of The Navy | CMOS analog four-quadrant multiplier |
| JP2536206B2 (ja) * | 1990-01-12 | 1996-09-18 | 日本電気株式会社 | マルチプライヤ |
| JP2556173B2 (ja) * | 1990-05-31 | 1996-11-20 | 日本電気株式会社 | マルチプライヤ |
-
1991
- 1991-04-08 JP JP3073462A patent/JP2661394B2/ja not_active Expired - Lifetime
-
1992
- 1992-04-08 DE DE69228402T patent/DE69228402T2/de not_active Expired - Fee Related
- 1992-04-08 EP EP92303095A patent/EP0508736B1/en not_active Expired - Lifetime
- 1992-04-08 US US07/865,073 patent/US5187682A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69228402D1 (de) | 1999-03-25 |
| DE69228402T2 (de) | 1999-06-24 |
| EP0508736A2 (en) | 1992-10-14 |
| EP0508736A3 (en) | 1994-07-20 |
| JPH04309190A (ja) | 1992-10-30 |
| EP0508736B1 (en) | 1999-02-10 |
| US5187682A (en) | 1993-02-16 |
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Legal Events
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