JP2661394B2 - 掛算回路 - Google Patents

掛算回路

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JP2661394B2
JP2661394B2 JP3073462A JP7346291A JP2661394B2 JP 2661394 B2 JP2661394 B2 JP 2661394B2 JP 3073462 A JP3073462 A JP 3073462A JP 7346291 A JP7346291 A JP 7346291A JP 2661394 B2 JP2661394 B2 JP 2661394B2
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transistors
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    • G06G7/16Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は掛算回路に関し、特に信
号の変調や復調に用いられる高精度の掛算回路に関す
る。
【0002】
【従来の技術】従来のこの種の掛算回路としては、図4
に示すような差動回路を用いたギルバート掛算回路や、
これの回路素子をMOSトランジスタに置きかえた図5
に示す回路、あるいは、図6に示すCMOS掛算回路等
が知られていた。
【0003】図4に示すギルバート掛算回路は、トラン
ジスタQ1,Q2からなる差動回路5と、入力信号V1
が入力しトランジスタQ3,Q4からなる差動回路6
と、入力信号V2が入力しトランジスタQ5,Q6から
なる差動回路7とから構成されている。
【0004】次に、本回路の動作について説明する。
【0005】トランジスタQ1〜Q6のコレクタ電流を
それぞれIC1〜IC6とすると、以下の(1)〜
(6)式のように示される。
【0006】
【0007】出力信号IOは(7)式で表わされる。
【0008】
【0009】(7)式で示されるように、入力信号V1
および入力信号V2のいずれに対しても同一特性とな
る。
【0010】ここで、(7)式のtanhxは以下のよ
うに級数展開できる。
【0011】
【0012】したがって、本回路は、2つの入力信号が
いずれも小信号である場合には掛算回路として動作す
る。
【0013】次に、図5に示す回路素子をMOSトラン
ジスタに置きかえた掛算回路は、トランジスタM1,M
2からなる差動回路8と、入力信号V1が入力しトラン
ジスタM3,M4からなる差動回路9と、入力信号V2
が入力しトランジスタM5,M6からなる差動回路10
とから構成されている。
【0014】次に、本回路の動作について説明する。
【0015】図4の回路と同様の解析を行ない、出力電
流IOを求めると以下のようになる。
【0016】
【0017】また、IV1は入力信号V1に対する定電
流源の電流I0/2で駆動される差動増幅器の差動出力
電流すなわちトランスフアーカーブを、IV2は入力信
号V2に対する定電流源の電流I0で駆動される差動増
幅器のトランスフアーカーブをそれぞれ示す。
【0018】差動増幅器のトランスフアーカーブは、入
力信号の電圧が小さければ直線とみなされる。したがっ
て、(12)式は入力信号V1,V2が小さい範囲では
掛算回路となっていることを示す。
【0019】特に、(11)式より入力電圧V1に対し
ては入力電圧V2に対する場合に比べて直線性の良い掛
算回路特性の範囲が狭くなることが予想される。また、
同一サイズのトランジスタで構成する場合は、2つの入
力信号V1,V2に対する動作範囲は(11)式をさら
に級数展開して整理すると次式のようになる。
【0020】
【0021】すなわち、入力電圧V1に対する直線動作
範囲は入力電圧V2に対する直線動作範囲に比して次式
のようになる。
【0022】
【0023】次に、図6に示すCMOS掛算回路は、ト
ランジスタM1〜M8,M24,M25からなる差動入
力加算器11と、トランジスタM11〜M18,M2
1,M22からなる差動入力加算器12と、トランジス
タM29〜M33からなる差動増幅器13と、トランジ
スタM9,M10,M19,M20と抵抗RL1,RL
2,RPからなる双差動二乗回路14とを備えている。
【0024】次に、本回路の動作について説明する。
【0025】差動入力加算器12の第二の入力は差動増
幅器13で反転されるから、入力信号V2に対して、−
V2が入力される。すなわち、差動入力加算器12の出
力は、入力信号V1と入力信号V2に対して両者の差で
ある(V1−V2)を出力している。一方、差動入力加
算器11は両者の和である(V1+V2)を出力してい
る。上記2つの差動入力加算器11,12の出力は、双
差動二乗回路14の入力信号となっている。
【0026】入力信号V1,V2に対して、双差動二乗
回路14の出力VOは次式で示され、掛算回路となって
いることがわかる。
【0027】
【0028】
【発明が解決しようとする課題】上述した従来の掛算回
路は、直線性の良好な入力信号レベルの範囲、すなわ
ち、ダイナミックレンジが狭いという欠点があった。
【0029】本発明の目的は、以上の欠点を解決し、高
精度でかつダイナミックレンジの広い掛算回路を提供す
ることにある。
【0030】
【課題を解決するための手段】本発明の掛算回路は、第
一の入力を2乗する第一の二乗回路と、第二の入力を2
乗する第二の二乗回路と、前記第一および第二の入力の
差を2乗する第三の二乗回路とを備え、前記第一および
第二の二乗回路の出力を加算し前記第三の二乗回路の出
力を減算して前記第一および第二の入力の掛算を実行す
掛算回路において、前記第一,第二および第三の二乗
回路の各々が、それぞれ差動対を構成する第一,第三の
トランジスタのゲート幅とゲート長の比である第一のW
/Lが第二,第四のトランジスタの第二のW/Lより
さく前記第一,第四のトランジスタの各々のゲート同士
および前記第二,第三のトランジスタの各々のゲート同
士をそれぞれ共通接続し前記第一および第二のトランジ
スタから成る第一の差動対と前記第三および第四のトラ
ンジスタから成る第二の差動対を備え 記第一,第
三の二乗回路の各々の前記第一のトランジスタの各々の
ゲートを共通接続して前記第一の入力を入力し、前記第
二の二乗回路の前記第一のトランジスタのゲートと前記
第三の二乗回路の前記第のトランジスタのゲート
共通接続して前記第二の入力を入力し、前記第一,第二
の二乗回路の前記第一,第のトランジスタの各々の
レインと前記第三の二乗回路の前記第二,第のトラン
ジスタの各々のドレインとを共通接続し、前記第一,第
二の二乗回路の前記第二,第のトランジスタの各々の
ドレインと前記第三の二乗回路の前記第一,第のトラ
ンジスタの各々のドレインとを共通接続して前記加算お
よび減算を実行することを特徴とするものである。
【0031】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【0032】図1は本発明の掛算回路の一実施例を示す
回路図である。
【0033】本実施例の掛算回路は、図1に示すよう
に、MOSトランジスタM1〜M4からなる二乗回路1
と、MOSトランジスタM5〜M8からなる二乗回路2
と、MOSトランジスタM9〜M12からなる二乗回路
2とを備えて構成されている。
【0034】二乗回路1は、MOSトランジスタM1,
M2と定電流源A1およびMOSトランジスタM3,M
4と定電流源A2からなる2つの差動対から構成され
る。
【0035】二乗回路2は、MOSトランジスタM5,
M6と定電流源A3およびMOSトランジスタM7,M
8と定電流源A4からなる2つの差動対から構成され
る。
【0036】二乗回路3は、MOSトランジスタM9,
M10と定電流源A5およびMOSトランジスタM1
1,M12と定電流源A6からなる2つの差動対から構
成される。
【0037】入力信号V1の正相信号は、二乗回路1の
MOSトランジスタM1,M4と、二乗回路3のMOS
トランジスタM9,M12のそれぞれゲートに入力され
る。
【0038】入力信号V1の逆相信号は入力信号V2の
逆相信号と共通接続され、二乗回路1のMOSトランジ
スタM2,M3と、二乗回路2のMOSトランジスタM
6,M7のそれぞれゲートに入力される。
【0039】入力信号V2の正相信号は、二乗回路2の
MOSトランジスタM5,M8と、二乗回路3のMOS
トランジスタM10,M11のそれぞれゲートに入力さ
れる。
【0040】二乗回路1のMOSトランジスタM1,M
3と、二乗回路2のMOSトランジスタM5,M7と、
二乗回路3のMOSトランジスタM10,M12のそれ
ぞれのドレインは共通接続され、出力信号I1を出力す
る。
【0041】二乗回路1のMOSトランジスタM2,M
4と、二乗回路2のMOSトランジスタM6,M8と、
二乗回路3のMOSトランジスタM9,M11のそれぞ
れのドレインは共通接続され、出力信号I1を出力す
る。
【0042】次に、本実施例の動作について説明する。
【0043】図2は、本発明の掛算回路の動作原理を示
すブロック図である。
【0044】図2において、入力信号V1を2乗する二
乗回路21と、入力信号V2を2乗する二乗回路22
と、入力信号V1,V2の差(V1−V2)を2乗する
二乗回路23と、二乗回路21の出力と二乗回路22出
力とを加算し、二乗回路23の出力を減算する加算回路
24とから構成されている。
【0045】図2の回路に入力信号V1,V2を入力す
ると出力信号VOは次式で示される。
【0046】
【0047】すなわち、入力信号V1,V2の掛算の結
果として両者の積2V1V2が得られる。
【0048】本実施例では、図1に示す二乗回路1〜3
が、それぞれ図2の二乗回路21〜23に相当し、図2
の加算回路24は、二乗回路1〜3に含まれている構成
となっている。
【0049】図1において、MOSトランジスタM1〜
M12のゲート幅Wとゲート長Lの比W/Lを、それぞ
れ、W1/L1〜W12/L12とする。
【0050】二乗回路1〜3の2つの差動対を構成する
MOSトランジスタのうち、次式に示すように、偶数番
号のもののW/Lを奇数番号のもののW/Lより大きく
設定する。
【0051】
【0052】二乗回路1のMOSトランジスタM1〜M
4のドレイン電流Id1〜Id4は次式で示される。
【0053】
【0054】また、Id1〜Id4、および、Vgs1
〜Vgs4の間には以下の関係が成立する。
【0055】
【0056】以上より、二乗回路1のMOSトランジス
タM1,M2のドレイン電流Id1,Id2の差(Id
1−Id2)、および、MOSトランジスタM3,M4
のドレイン電流Id3,Id4の差(Id3−Id4)
はそれぞれ次式で表わされる。
【0057】
【0058】したがって、二乗回路1の差動出力電流Δ
I1は(29)式により求められる。
【0059】
【0060】(29)式より明らかなように、二乗回路
1の差動出力電流ΔI1は入力信号V1の2乗に比例し
ている。すなわち、二乗回路1は二乗回路として動作し
ている。
【0061】同様に、二乗回路2,二乗回路3の差動出
力電流ΔI2,ΔI3についてもそれぞれ(30),
(31)式により求められる。
【0062】
【0063】したがって、図1の掛算回路全体の差動出
力電流ΔIは(32)式により求められる。
【0064】
【0065】(29)式より明らかなように、図1の掛
算回路の差動出力電流ΔIは、入力信号V1,V2の積
で表わされる。すなわち、掛算回路として動作してい
る。
【0066】さらに、二乗回路3の定電流源A5,A6
の電流値を2I0とすれば、(32)式のI0の項はキ
ャンセルされ、この場合の掛算回路の差動出力電流ΔI
aは(33),(34)式により求められる。
【0067】
【0068】同様な効果は、二乗回路1,2と同一の構
成および出力側の接続で、各トランジスタのゲートを入
力信号の共通(逆相)端子に接続した、すなわち、無入
力の二乗回路を付加することによっても得られる。
【0069】(34)式に示されるように、この場合の
掛算回路の差動出力電流ΔIaは、入力信号V1,V2
の積と、MOSトランジスタの物性およびマスク寸法の
みで決まる比例係数のみで設定される。
【0070】以上説明したように、(32)〜(34)
式の導出過程では計算の途中で式の近似を行なっていな
い。したがって、本実施例の掛算回路における掛算動作
特性の精度は、回路構成素子、すなわち、MOSトラン
ジスタの比精度が支配的であると考えられるので、半導
体集積回路上で実現することにより本質的に高精度な掛
算回路が得られると期待される。
【0071】図3は以上説明した本実施例の掛算回路の
動作特性をシミュレーションした結果の一例をを示す図
である。
【0072】
【発明の効果】以上説明したように本発明は、差動対を
構成する第二のトランジスタのゲート幅とゲート長の比
が第一のトランジスタのゲート幅とゲート長の比より大
きい第一および第二の差動対を有する二乗回路を備える
ことにより、2乗特性であるMOSトランジスタの電圧
電流特性そのものを使う回路構成として、直線性の良い
入力信号レベルの範囲、すなわち、ダイナミックレンジ
が広い掛算回路を実現できるという効果を有している。
【図面の簡単な説明】
【図1】本発明の掛算回路の一実施例を示す回路図であ
る。
【図2】本発明の掛算回路の動作原理を示すブロック図
である。
【図3】本実施例の掛算回路における動作特性の一例を
示す図である。
【図4】従来の掛算回路の一例を示す回路図である。
【図5】従来の掛算回路の第二の例を示す回路図であ
る。
【図6】従来の掛算回路の第三の例を示す回路図であ
る。
【符号の説明】
1〜3,21〜23 二乗回路 5〜10 差動回路 11,12 差動入力加算器 13 差動増幅器 14 双差動二乗回路 24 加算回路 Q1〜Q6 トランジスタ M1〜M33 MOSトランジスタ

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 第一の入力を2乗する第一の二乗回路
    と、第二の入力を2乗する第二の二乗回路と、前記第一
    および第二の入力の差を2乗する第三の二乗回路とを備
    え、前記第一および第二の二乗回路の出力を加算し前記
    第三の二乗回路の出力を減算して前記第一および第二の
    入力の掛算を実行する掛算回路において、 前記第一,第二および第三の二乗回路の各々が、それぞ
    れ差動対を構成する第一,第三のトランジスタのゲート
    幅とゲート長の比である第一のW/Lが第二,第四のト
    ランジスタの第二のW/Lより小さく前記第一,第四の
    トランジスタの各々のゲート同士および前記第二,第三
    のトランジスタの各々のゲート同士をそれぞれ共通接続
    し前記第一および第二のトランジスタから成る第一の差
    動対と前記第三および第四のトランジスタから成る第二
    の差動対を備え 記第一,第三の二乗回路の各々の前記第一のトランジ
    スタの各々のゲートを共通接続して前記第一の入力を入
    力し、 前記第二の二乗回路の前記第一のトランジスタのゲート
    と前記第三の二乗回路の前記第のトランジスタのゲー
    を共通接続して前記第二の入力を入力し、 前記第一,第二の二乗回路の前記第一,第のトランジ
    スタの各々のドレインと前記第三の二乗回路の前記第
    二,第のトランジスタの各々のドレインとを共通接続
    し、 前記第一,第二の二乗回路の前記第二,第のトランジ
    スタの各々のドレインと前記第三の二乗回路の前記第
    一,第のトランジスタの各々のドレインとを共通接続
    して前記加算および減算を実行することを特徴とする掛
    算回路。
  2. 【請求項2】 前記第一,第二の二乗回路の前記第一お
    よび第二の差動対が、それぞれ予め定められた第一の電
    流値の定電流源を備え、前記第三の二乗回路の前記第一
    および第二の差動対が、前記第一の電流値の2倍の第二
    の電流値の定電流源を備えることを特徴とする請求項1
    記載の掛算回路。
  3. 【請求項3】記第一,第二のトランジスタの各々の
    ゲートを互いに共通接続前記第一,第二の入力の共通
    端子に接続した第三の差動対と前記第三,四のトラン
    ジスタの各々のゲートを互いに共通接続し前記第一,第
    二の入力の共通端子に接続した第四の差動対とを有する
    第四の二乗回路を備えることを特徴とする請求項1記載
    の掛算回路。
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