JP2003060454A - 乗算器の入力オフセット電圧補正回路 - Google Patents
乗算器の入力オフセット電圧補正回路Info
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- JP2003060454A JP2003060454A JP2001250360A JP2001250360A JP2003060454A JP 2003060454 A JP2003060454 A JP 2003060454A JP 2001250360 A JP2001250360 A JP 2001250360A JP 2001250360 A JP2001250360 A JP 2001250360A JP 2003060454 A JP2003060454 A JP 2003060454A
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Abstract
(57)【要約】
【課題】 乗算器の入力オフセット電圧を自動的にキャ
ンセルでき，高速かつ出力精度を大幅に向上すること。 【解決手段】 従来の乗算器の差動入力端子対に生じる
入力オフセット電圧Voff setが，乗算器の出力端子に印
加され，出力誤差の要因となる。本発明の回路は，従来
の乗算器回路を２個または４個用い，乗算器の間にそれ
ぞれの入力端子は他の乗算器の反転される入力端子と接
続され，出力段に印加された入力オフセット電圧V
offsetによる出力誤差を自動的に打ち消し，入力オフセ
ット電圧Voffsetと無関係かつ高精度の出力電圧を得る
ことができる。
ンセルでき，高速かつ出力精度を大幅に向上すること。 【解決手段】 従来の乗算器の差動入力端子対に生じる
入力オフセット電圧Voff setが，乗算器の出力端子に印
加され，出力誤差の要因となる。本発明の回路は，従来
の乗算器回路を２個または４個用い，乗算器の間にそれ
ぞれの入力端子は他の乗算器の反転される入力端子と接
続され，出力段に印加された入力オフセット電圧V
offsetによる出力誤差を自動的に打ち消し，入力オフセ
ット電圧Voffsetと無関係かつ高精度の出力電圧を得る
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は，乗算回路，冪算回
路，検波回路などのアナログ信号処理回路に係り，特に
高品質・高精度の設計仕様が要求される場合，乗算器の
差動入力端子対に生じる入力オフセット電圧に対する自
動補正に関する回路である。
路，検波回路などのアナログ信号処理回路に係り，特に
高品質・高精度の設計仕様が要求される場合，乗算器の
差動入力端子対に生じる入力オフセット電圧に対する自
動補正に関する回路である。
【０００２】
【従来の技術】図４は，従来の乗算回路に用いた差動入
力端子対の回路構成である。通常これらの技術は，乗算
器の差動入力端子対間に印加した入力電圧を電流に変換
する。また電圧―電流の変換は理想的なもので，実際の
回路構成においては差動入力端子対の間に入力オフセッ
ト電圧が生じる。従って，出力誤差を生じ，乗算器の応
答特性が劣化してしまう。乗算器の入力オフセット電圧
値は半導体のプロセスによって異なるが，従来の乗算器
でその電圧をキャンセルことが不可能である。また，従
来の技術にて，入力オフセット電圧を克服できないた
め，乗算器の精度が高く要求されると，アナログ方式で
実現することが困難である。また，ディジタル方式で高
精度のものを実現できるが，精度が高いほど回路規模は
莫大となり，チップ面積，消費電力などが回路規模の増
大によって大きくなる。
力端子対の回路構成である。通常これらの技術は，乗算
器の差動入力端子対間に印加した入力電圧を電流に変換
する。また電圧―電流の変換は理想的なもので，実際の
回路構成においては差動入力端子対の間に入力オフセッ
ト電圧が生じる。従って，出力誤差を生じ，乗算器の応
答特性が劣化してしまう。乗算器の入力オフセット電圧
値は半導体のプロセスによって異なるが，従来の乗算器
でその電圧をキャンセルことが不可能である。また，従
来の技術にて，入力オフセット電圧を克服できないた
め，乗算器の精度が高く要求されると，アナログ方式で
実現することが困難である。また，ディジタル方式で高
精度のものを実現できるが，精度が高いほど回路規模は
莫大となり，チップ面積，消費電力などが回路規模の増
大によって大きくなる。
【０００３】
【発明が解決しようとする課題】上述のように，乗算回
路，冪算回路，検波回路などのアナログ信号処理回路に
用いられる乗算器の差動入力端子対に生じる入力オフセ
ット電圧Voffsetが，従来の技術にて克服できないた
め，高精度のものを実現するのが困難である。本発明
は，このような従来の問題点を解消すべく創案されたも
ので，従来回路に比較して出力精度を著しく高め得ると
ともに，アナログ方式で実現可能な回路構成が単純であ
りかつ応答特性に優れた乗算回路及び種種の応用を提供
することを目的とする。
路，冪算回路，検波回路などのアナログ信号処理回路に
用いられる乗算器の差動入力端子対に生じる入力オフセ
ット電圧Voffsetが，従来の技術にて克服できないた
め，高精度のものを実現するのが困難である。本発明
は，このような従来の問題点を解消すべく創案されたも
ので，従来回路に比較して出力精度を著しく高め得ると
ともに，アナログ方式で実現可能な回路構成が単純であ
りかつ応答特性に優れた乗算回路及び種種の応用を提供
することを目的とする。
【０００４】
【課題を解決する為の手段】本発明は従来の乗算器を２
個または４個用いて構成したもので，それぞれの乗算器
単体M1の差動入力端子対に入力電圧VIを印加し，差動入
力端子対に生じるアンバランスオフセット電圧Voffset
をともに図４に示す回路にて電圧―電流変換を行い，出
力電流はIVI＋Ioffsetとなり，同様に乗算器単体M2の差
動入力端子対に入力電圧−VIを印加し，差動入力端子対
に生じるアンバランスオフセット電圧Voffsetをもとも
に図４に示す回路にて電圧―電流変換を行い，乗算器M2
の差動入力端子対が反転されたため，出力電流は−IVI
＋Ioffsetとなり，また出力段で制御電圧により，出力
電流の差となるため，アンバランスオフセット電圧V
offse tによる電流Ioffsetを打ち消し，出力電圧への影
響を除去する。従って，入力オフセット電圧Voffsetを
自動的にキャンセルすることにより，回路の出力端子に
はより高精度の出力信号が得られる乗算器の入力オフセ
ット電圧補正回路を設けたものである。
個または４個用いて構成したもので，それぞれの乗算器
単体M1の差動入力端子対に入力電圧VIを印加し，差動入
力端子対に生じるアンバランスオフセット電圧Voffset
をともに図４に示す回路にて電圧―電流変換を行い，出
力電流はIVI＋Ioffsetとなり，同様に乗算器単体M2の差
動入力端子対に入力電圧−VIを印加し，差動入力端子対
に生じるアンバランスオフセット電圧Voffsetをもとも
に図４に示す回路にて電圧―電流変換を行い，乗算器M2
の差動入力端子対が反転されたため，出力電流は−IVI
＋Ioffsetとなり，また出力段で制御電圧により，出力
電流の差となるため，アンバランスオフセット電圧V
offse tによる電流Ioffsetを打ち消し，出力電圧への影
響を除去する。従って，入力オフセット電圧Voffsetを
自動的にキャンセルすることにより，回路の出力端子に
はより高精度の出力信号が得られる乗算器の入力オフセ
ット電圧補正回路を設けたものである。
【０００５】
【発明の実施の形態】図１および図２に本発明による乗
算器の入力オフセット電圧補正の具体的な回路構成を示
す。ここで，本発明の実施例を図面に基づいて説明す
る。
算器の入力オフセット電圧補正の具体的な回路構成を示
す。ここで，本発明の実施例を図面に基づいて説明す
る。
【０００６】
【実施例】図１において，前述請求項１の回路方式に従
って乗算器M1とM2の入力端子を接続し，または図２にお
いて，前述請求項２の回路方式に従って乗算器M1とM2と
M3とM4の入力端子を接続する。乗算器M1，M2，M3とM4は
同じものであるため，それらの特性も同じである。ここ
で，図１に示す回路を実施例として解析する。また，実
施例に用いた乗算器の差動入力端子対は図４に示される
ため，まず電圧―電流変換方法を解析する．図４より，
入力信号は次の関係を持っている。
って乗算器M1とM2の入力端子を接続し，または図２にお
いて，前述請求項２の回路方式に従って乗算器M1とM2と
M3とM4の入力端子を接続する。乗算器M1，M2，M3とM4は
同じものであるため，それらの特性も同じである。ここ
で，図１に示す回路を実施例として解析する。また，実
施例に用いた乗算器の差動入力端子対は図４に示される
ため，まず電圧―電流変換方法を解析する．図４より，
入力信号は次の関係を持っている。
【０００７】
【式１】
【０００８】
【式２】
【０００９】VGS+とVGS-は次の式で表すと，
【００１０】
【式３】
【００１１】
【式４】
【００１２】入力信号VIは式（2）より
【００１３】
【式５】
【００１４】となる。また，MOSトランジスタの飽和領
域におけるドレイン電流は
域におけるドレイン電流は
【００１５】
【式６】
【００１６】
【式７】
【００１７】となる。ここで，
【００１８】
【式８】
【００１９】である。
【００２０】出力電流はMOSトランジスタのドレイン電
流の差であると定義するため，出力電流Ioを次式で表わ
す。
流の差であると定義するため，出力電流Ioを次式で表わ
す。
【００２１】
【式９】
【００２２】また図４より，MOSトランジスタのドレイ
ン電流と電流源ISとの関係を次式で示す。
ン電流と電流源ISとの関係を次式で示す。
【００２３】
【式１０】
【００２４】入力信号VIはない場合，VI=0，式（3），
（4）より
（4）より
【００２５】
【式１１】
【００２６】すると，MOSトランジスタのドレイン電流
は式（6），（7）より
は式（6），（7）より
【００２７】
【式１２】
【００２８】また，式（10）より
【００２９】
【式１３】
【００３０】入力信号VIはある場合，VI≠0，式（6），
（7），（9）より
（7），（9）より
【００３１】
【式１４】
【００３２】更に，式（3），（4），（12）より
【００３３】
【式１５】
【００３４】である。図１に示す実施例の図面に基づい
て解析する。回路はりそうなものである場合に，入力信
号VI1に対し，乗算器M1の出力電流は
て解析する。回路はりそうなものである場合に，入力信
号VI1に対し，乗算器M1の出力電流は
【００３５】
【式１６】
【００３６】である。乗算器M2の差動入力端子対を乗算
器M1の反転された差動入力端子対に接続したため，乗算
器M2の出力電流は
器M1の反転された差動入力端子対に接続したため，乗算
器M2の出力電流は
【００３７】
【式１７】
【００３８】となる。また，差動入力端子対に生じる入
力オフセット電圧Voffsetを考慮した非理想的なものと
して解析する。すると，乗算器M1とM2の差動入力端子対
に印加される入力信号は次式である。
力オフセット電圧Voffsetを考慮した非理想的なものと
して解析する。すると，乗算器M1とM2の差動入力端子対
に印加される入力信号は次式である。
【００３９】
【式１８】
【００４０】
【式１９】
【００４１】式（16），（18），（19）より，乗算器M1
とM2の出力電流はそれぞれ
とM2の出力電流はそれぞれ
【００４２】
【式２０】
【００４３】
【式２１】
【００４４】である。上記の式に示される出力電流
Io1，Io2は入力オフセット電圧Voffsetを考慮した非理
想的な乗算器の出力電流であり，入力オフセット電圧V
offsetによる出力電流Ioffsetは次式で表現できる。
Io1，Io2は入力オフセット電圧Voffsetを考慮した非理
想的な乗算器の出力電流であり，入力オフセット電圧V
offsetによる出力電流Ioffsetは次式で表現できる。
【００４５】
【式２２】
【００４６】式（20），（21），（22）から明らかなよ
うに，乗算器の入力オフセット電圧Vo ffsetは回路出力
誤差の要因であり，入力オフセット電圧Voffsetが大き
いほど出力誤差は大となる。図１実施例の出力段におけ
る出力電流Ioutは
うに，乗算器の入力オフセット電圧Vo ffsetは回路出力
誤差の要因であり，入力オフセット電圧Voffsetが大き
いほど出力誤差は大となる。図１実施例の出力段におけ
る出力電流Ioutは
【００４７】
【式２３】
【００４８】なので，式（21），（22）を式（23）に代
入すると，出力電流Ioutは
入すると，出力電流Ioutは
【００４９】
【式２４】
【００５０】となる。以上の解析により，図１実施例の
出力段における出力電流Ioutは式（24）であり，出力誤
差の要因であった入力オフセット電圧Voffsetによる出
力電流Ioffsetを自動的にキャンセルし，Voffsetと無関
係に理想的な出力電流Ioutが得られ，従来より大幅に出
力精度が向上することが分かる。また，実施例の出力段
においては，電圧―電流変換をし，回路の出力電圧は
出力段における出力電流Ioutは式（24）であり，出力誤
差の要因であった入力オフセット電圧Voffsetによる出
力電流Ioffsetを自動的にキャンセルし，Voffsetと無関
係に理想的な出力電流Ioutが得られ，従来より大幅に出
力精度が向上することが分かる。また，実施例の出力段
においては，電圧―電流変換をし，回路の出力電圧は
【００５１】
【式２５】
【００５２】で表現する。図２に示す実施例の図面よ
り，異なる入力端子対間に対して更に補正し，また以上
の解析結果から，より良い出力特性が得られることが言
うまでもない。
り，異なる入力端子対間に対して更に補正し，また以上
の解析結果から，より良い出力特性が得られることが言
うまでもない。
【００５３】図６は本実施例のDC出力及び出力誤差特性
を示すグラフであり，また図７は本実施例の出力誤差と
従来回路の出力誤差特性を示すグラフである。これらの
具体的な実施方法は次に示す。
を示すグラフであり，また図７は本実施例の出力誤差と
従来回路の出力誤差特性を示すグラフである。これらの
具体的な実施方法は次に示す。
【００５４】
【式２６】
【００５５】入力信号 VI1：−125〜125mV，VI2：−10
0，−50，0，50，100mVである。
0，−50，0，50，100mVである。
【００５６】図７において，実施例の出力電圧を黒い実
線，従来回路の出力電圧を他の線で示す。右と左の図は
入力信号VI1，VI2の切替えによって出力結果である。更
に図７より，本実施例の出力誤差は従来回路の出力誤差
に比較し，同じプロセス上で従来回路の最大誤差の20分
の1以下に抑えることができ，出力精度を著しく高め得
るとともに，ディジタル方式より高速であるという優れ
た効果を持っている。図８，９より，２乗，３乗の冪算
回路は高精度の出力特性を有することを確認した．最後
に，本実施例の回路規模は，従来の乗算器回路の２倍ま
たは４倍になるが，高速・高精度のものを実現する場
合，従来ディジタル方式しか実現できない回路規模よ
り，小さくなり，消費電力を低減できる。
線，従来回路の出力電圧を他の線で示す。右と左の図は
入力信号VI1，VI2の切替えによって出力結果である。更
に図７より，本実施例の出力誤差は従来回路の出力誤差
に比較し，同じプロセス上で従来回路の最大誤差の20分
の1以下に抑えることができ，出力精度を著しく高め得
るとともに，ディジタル方式より高速であるという優れ
た効果を持っている。図８，９より，２乗，３乗の冪算
回路は高精度の出力特性を有することを確認した．最後
に，本実施例の回路規模は，従来の乗算器回路の２倍ま
たは４倍になるが，高速・高精度のものを実現する場
合，従来ディジタル方式しか実現できない回路規模よ
り，小さくなり，消費電力を低減できる。
【００５７】
【発明の効果】上述のように，本発明は従来ディジタル
方式しか実現できない高速・高精度の乗算回路，冪算回
路，検波回路，変調回路などに対し，従来の乗算器を用
いて簡単なアナログ方式の回路構成を可能にした。ま
た，アナログ方式の回路規模はディジタル方式回路のよ
うに，回路応答の精度に正比例関係を持っていないた
め，回路規模，チップ面積などは小さくなり，また消費
電力，コストなども低減できる。更に図７より，実施例
の出力誤差特性は従来回路の最大誤差の20分の1以下の
抑えることができ，かつ従来の回路を用いて容易に実現
できるという優れた効果を持っている。また，本発明に
用いる乗算器は，従来の乗算器かつ同一チップ上の同じ
ものであるため，特別に精度が要求されないため，製造
上のばらつきに強く，安定した応答特性を有する。
方式しか実現できない高速・高精度の乗算回路，冪算回
路，検波回路，変調回路などに対し，従来の乗算器を用
いて簡単なアナログ方式の回路構成を可能にした。ま
た，アナログ方式の回路規模はディジタル方式回路のよ
うに，回路応答の精度に正比例関係を持っていないた
め，回路規模，チップ面積などは小さくなり，また消費
電力，コストなども低減できる。更に図７より，実施例
の出力誤差特性は従来回路の最大誤差の20分の1以下の
抑えることができ，かつ従来の回路を用いて容易に実現
できるという優れた効果を持っている。また，本発明に
用いる乗算器は，従来の乗算器かつ同一チップ上の同じ
ものであるため，特別に精度が要求されないため，製造
上のばらつきに強く，安定した応答特性を有する。
【図１】本発明の実施例１を示す回路図。
【図２】本発明の実施例２を示す回路図。
【図３】本発明に関する乗算器のシンボル。
【図４】乗算器に用いた差動入力端子対。
【図５】本発明の効果を確認する実施例。
【図６】図1に示す回路のDC出力及び出力誤差特性。
【図７】図1に示す回路の補正前と補正後の出力誤差の
特性比較。
特性比較。
【図８】図５に示す回路の二次出力及び出力誤差特性。
【図９】図５に示す回路の三次出力及び出力誤差特性。
【図１０】本発明に関する高精度の出力特性を有する応
用例。
用例。
M1，M2，M3，M4 乗算器
V1，V2，VI1，VI2，VI3，VI4，VIn 回路入力電圧
Vout，VOUT 回路出力電圧
V11-，V12-，V21-，V22-，V31-，V32-，V41-，V42-，V
I- 乗算器の反転入力端子電圧 V11+，V12+，V21+，V22+，V31+，V32+，V41+，V42+，V
I+ 乗算器の非反転入力端子電圧 Voffset 乗算器の入力オフセット電圧 VREF 基準電源電圧 VGS+，VGS- MOSトランジスタのゲート・ソース間電圧 IS 電流源 Io，Io1，Io2，Iout 回路の出力電流 Ioffset 乗算器の入力オフセット電圧による回路の出
力電流 ID+，ID- MOSトランジスタのドレイン電流 GND グランド
I- 乗算器の反転入力端子電圧 V11+，V12+，V21+，V22+，V31+，V32+，V41+，V42+，V
I+ 乗算器の非反転入力端子電圧 Voffset 乗算器の入力オフセット電圧 VREF 基準電源電圧 VGS+，VGS- MOSトランジスタのゲート・ソース間電圧 IS 電流源 Io，Io1，Io2，Iout 回路の出力電流 Ioffset 乗算器の入力オフセット電圧による回路の出
力電流 ID+，ID- MOSトランジスタのドレイン電流 GND グランド
フロントページの続き
Ｆターム(参考） 5B016 AA05 BA06 GA02
5J066 AA01 AA12 AA21 CA13 CA15
CA65 CA88 CA92 FA15 HA10
KA05 MA08 ND01 ND22 ND23
PD02 TA01 TA02
5J069 AA01 AA12 AA21 CA13 CA15
CA65 CA88 CA92 FA15 HA10
KA05 MA08 TA01 TA02
5J091 AA01 AA12 AA21 CA13 CA15
CA65 CA88 CA92 FA15 HA10
KA05 MA08 TA01 TA02
Claims (3)
- 【請求項１】 乗算器M1の差動入力端子対１の非反転入
力端子V11+と乗算器M2の差動入力端子対１の反転入力端
子V21-とを，乗算器M1の差動入力端子対１の反転入力端
子V11-と乗算器M2の差動入力端子対１の非反転入力端子
V21+とを，乗算器M1の差動入力端子対２の非反転入力端
子V12+と乗算器M2の差動入力端子対２の反転入力端子V
22-とを，乗算器M1の差動入力端子対１の反転入力端子V
12-と乗算器M 2の差動入力端子対１の非反転入力端子V
22+とをそれぞれ接続することを特徴とする乗算器の入
力オフセット電圧補正回路。 - 【請求項２】 乗算器M1の差動入力端子対１の非反転入
力端子V11+と乗算器M2の差動入力端子対１の反転入力端
子V21-と乗算器M3の差動入力端子対２の非反転入力端子
V32+と乗算器M4の差動入力端子対２の反転入力端子V42-
とを，乗算器M1の差動入力端子対１の反転入力端子V11-
と乗算器M2の差動入力端子対１の反転入力端子V21+と乗
算器M3の差動力端子対２の反転入力端子V32-と乗算器M4
の差動入力端子対２の非反転入力端子V42+とを，乗算器
M1の差動入力端子対２の非反転入力端子V12+と乗算器M2
の差動入力端子対２の反転入力端子V22-と乗算器M3の差
動入力端子対１の非反転入力端子V31+と乗算器M4の差動
入力端子対１の反転入力端子V41-とを，乗算器M1の差動
入力端子対２の反転入力端子V12-と乗算器M2の差動入力
端子対２の反転入力端子V22+と乗算器M3の差動入力端子
対１の反転入力端子V31-と乗算器M4の差動入力端子対１
の非反転入力端子V41+とをそれぞれ接続することを特徴
とする乗算器の入力オフセット電圧補正回路。 - 【請求項３】 請求項１と請求項２に述べた回路接続方
式に基づき，従来の乗算器回路を用いて構成すれば，従
来の乗算器の差動入力端子対に生じる入力オフセット電
圧Voffsetを自動的にキャンセルできることを特徴とす
る請求項１または請求項２記載の乗算器の入力オフセッ
ト電圧補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001250360A JP2003060454A (ja) | 2001-08-21 | 2001-08-21 | 乗算器の入力オフセット電圧補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001250360A JP2003060454A (ja) | 2001-08-21 | 2001-08-21 | 乗算器の入力オフセット電圧補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003060454A true JP2003060454A (ja) | 2003-02-28 |
Family
ID=19079194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001250360A Withdrawn JP2003060454A (ja) | 2001-08-21 | 2001-08-21 | 乗算器の入力オフセット電圧補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003060454A (ja) |
-
2001
- 2001-08-21 JP JP2001250360A patent/JP2003060454A/ja not_active Withdrawn
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