KR100485301B1

KR100485301B1 - 반도체장치, 및 그 반도체장치를 이용한 연산장치, 신호변환기 및 신호처리시스템

Info

Publication number: KR100485301B1
Application number: KR1019950037886A
Authority: KR
Inventors: 오가와가쯔히사; 미야와끼마모루; 오주하야오; 사까시따유끼히꼬; 고찌데쯔노부; 오우치아끼히로
Original assignee: 캐논 가부시끼가이샤
Priority date: 1994-10-28
Filing date: 1995-10-28
Publication date: 2005-11-22
Also published as: DE69529388T2; EP0709794A2; KR960015153A; EP0709794A3; US5835045A; EP0709794B1; DE69529388D1; CN1132371A

Abstract

캐패시터들(202)이 스위치(203)을 경유하여 다중 입력 단자(IN-1 내지 IN-n)로 접속되며, 각각의 캐패시터의 하나의 단자 (b)는 공통으로 접속되며, 그 공통 접속 단자는 센스 증폭기(205)로 접속되며, 캐패시터들의 공통 접속 단자와 센스 증폭기의 입력 사이의 접점 (b)인 부동점에 있는 리셋(207)을 포함하는 반도체 장치에 의하여, 회로 크기가 감소되고, 동작 속도가 상승되며, 파워 소모가 감소될 수 있다.

Description

반도체 장치, 및 그 반도체 장치를 이용한 연산 장치, 신호 변환기 및 신호 처리 시스템

본 발명은 반도체 장치, 연산 장치, 신호 변환기 및 상기 반도체 장치를 이용한 신호 처리 시스템에 관한 것으로, 더욱 구체적으로는 병렬 연산을 실행할 수 있는 반도체 장치, 예를 들어 상관값(correlation)을 계산할 수 있는 연산 장치, 신호 A/D(analog-to-digital) 또는 D/A(digital-to-analog) 변환을 실행하기 위한 신호 변환기 및 상기 반도체 장치를 이용한 신호 처리 시스템에 관한 것이다.

최근에 신호 처리 기술 분야의 진보에 따라, 대용량의 데이타를 고속으로 처리할 수 있는 저가의 연산 장치를 구현하는 것이 중요한 과제로 대두되었다.

특히, 동영상(dynamic images)의 움직임 검출(motion detection)을 실행하는데 이용될 수 있는 상관값 계산 장치, 고정밀도의 A/D 변환기, 확산 스펙트럼(SS) 통신 시스템 및 기타의 장치들은 GHZ급에서의 신호 처리를 필요로 한다.

종래에는, 이러한 기능을 반도체 집적 회로에 의해 구현할 경우, 고속 처리를 행하기 위해 다수의 반도체 칩을 사용하여 병렬 산술 연산을 수행하거나, 최신의 마이크로-레이아웃 규칙을 이용하여 상당히 큰 칩에 회로를 집적하였다.

예를 들어, 제1도에 도시된 영상 픽업 시스템의 경우에, 영상 픽업 소자들(141)이 2차원적으로 배열되어 있으며 영역 센서로서의 기능을 하는 센싱 유니트(160)으로부터의 시계열 애널로그 신호 출력을 A/D 변환기(140)에 의해 디지탈 신호로 변환되어 프레임 메모리(139)에 임시로 저장된다. 이 신호는 산술 연산 회로(138)에 의해 처리되고, 처리된 신호는 산술 연산 출력 회로(150)으로부터 출력된다. 더욱 구체적으로는, 서로 다른 시간에서 얻은 데이타들 간에 상관값 산술 연산을 실행함으로써 물체의 이동량(ΔX, ΔY) 또는 유사한 것을 출력할 수 있다.

그러나, 동영상의 실시간 처리를 행하기 위해서는, 산술 연산 처리 과정에서의 처리 단계의 수가 매우 많아지며, 매우 현실감이 나는 연상을 얻기 위해서는, 회로 스케일이 점점 증가하여, 결국 처리 속도가 늦어지게 된다. 예를 들어, 현실적인(practical) 속도에서의 동영상 확대/압축 방법으로 제안된 MPEG2 방법을 처리할 수 있는 장치에 대한 수요가 생겨나게 되었다.

전술한 병렬 산술 연산 처리의 문제점으로서, 연산 속도의 감소와 관련된 문제 및 회로 스케일이 증가함에 따라 전력 소비의 증가와 관련된 문제가 난제로 대두되고 있다. 제조 비용의 증가와 관련된 문제 및 회로 스케일이 증가함에 따른 제조 수율의 감소와 관련된 문제 또한 해결해야 할 과제로 남아 있다.

더우기, 산술 연산 처리 회로에 이용하기에 효과적인 다수결 논리 회로(majority logic circuit)는 1973년 11월 5일자로 발행된 니케이 일렉트로닉스 페이지 132 내지 144까지의 디지탈 신호 처리 방법의 하나로 제시된 “CMOS에 의한 효율적인 다수결 논리 IC” 명의 논문에 개시되어 있다. 이 문헌은 CMOS 기법에 기초한 회로에 관해 기재하고 있다. 이 경우에도, CMOS 기법에 기초한 소자의 수가 증가하고 산술 연산 처리단의 수가 증가하기 때문에, 전술한 바와 마찬가지로 회로 스케일의 증가, 소비 전력의 증가, 연산 속도의 감소와 관련된 문제들이 제거되게 된다.

병렬 산술 연산 처리를 실행하는 종래의 반도체 장치에서, 병렬 산술 연산의 대상이 되는 신호의 수가 증가함에 따라 회로 스케일이 점증하기 때문에, 제조 비용이 증가하고 수율이 낮아지게 된다. 예를 들어, 배선의 지연량의 증가 또는 회로 스케일의 증가에 따른 회로에서의 산술 연산의 회수의 증가로 인해, 연산 속도가 감소된다. 더우기, 소비 전력이 상당히 증가하게 된다.

특히, 다수의 입력 단자를 구비하는 산술 연산 회로에 있어서, 병렬 산술 연산을 실행할 때, 옵셋(offsets)에 의해 연산 결과에 오차가 발생하게 된다. 이러한 이유로 정확한 산술 연산이 이루어질 수 있다.

본 발명은 전술한 문제점을 감안하여 이루어진 것이며, 신뢰도가 높으며, 신호의 잡음 성분을 제거할 수 있으며, 정확한 연산을 실행할 수 있는 반도체, 장치를 제공하는 것을 그 목적으로 한다.

본 발명의 다른 목적은 적은 수의 트랜지스터와 같은 소자를 사용하여 구성될 수 있으며, 소신호(small signals)와 관련하여 감도를 개선할 수 있는 반도체 장치를 제공하는 것이다.

본 발명의 또다른 목적은 회로 크기를 줄일 수 있으며, 연산 속도를 증가시킬 수 있으며, 소비 전력을 감소시켜 제조 비용을 줄이고 수율을 높일 수 있는 반도체 장치를 제공하는 것이다.

본 발명의 또다른 목적은 연산 속도를 줄이지 않고도 정확한 계산 결과를 얻을 수 있는 반도체 장치를 제공하는 것이다.

본 발명의 또다른 목적은 예상되는 변화(potential changes)를 고정밀도로 검출하고 비교/판단을 행할 수 있는 반도체 장치를 제공하는 것이다.

본 발명의 또다른 목적은 다수의 입력 단자, 각각의 하나의 단자가 스위치를 통해 상기 입력 단자들 중 대응되는 입력 단자에 전기적으로 접속되어 있는 다수의 캐패시터, 상기 캐패시터 각각의 다른 단자에 공통으로 접속되어 있는 센스 증폭기, 및 상기 캐패시터의 공통 접속선에 접속되어 있는 리셋 소자를 포함하는 반도체 장치를 제공하는 것이다.

본 발명의 또다른 목적은 다수의 입력 단자, 및 캐패시터들을 통해서 상기 각각의 입력 단자들에 공통으로 접속된 비교/판단 유니트를 포함하는 반도체 장치를 제공하는 것인데, 여기서 상기 비교/판단 유니트의 입출력부는 스위치를 통해서 전기적으로 접속될 수 있다.

본 발명의 또다른 목적은 저 전압을 검출함으로써 비교/판단 처리를 실행하는데 있어서, 인버터의 입력 단자의 전위가 중간 레벨로 리셋된 후에 임의의 전위 레벨을 초과하는 전위 변화가 일어날 때에만 인버터 증폭기가 반전되도록 구성되어 있는 반도체 장치를 제공하는 것이다.

본 발명의 또다른 목적은 연산 장치, 신호 변환기, 및 신호 처리 시스템을 제공하는 것인데 이 모두는 상기 목적을 달성하는 반도체 장치를 이용한다.

본 발명의 또다른 목적은 상기 목적을 달성할 수 있는 반도체 장치 구동 방법을 제공하는 것이다.

본 발명의 또다른 목적은 다수의 입력 단자가 캐패시터를 통해 공통으로 접속되어 있으며, 비교/판단 유니트의 입력부가 상기 공통 접속부에 접속되어 있으며, 스위치가 상기 비교/판단 유니트의 출력 및 입력부 간에 배열되어 있는 반도체 장치의 구동 방법으로서, 상기 비교/판단 유니트의 입출력부를 동일한 전위로 설정하기 위하여 상기 스위치를 턴온하는 단계, 상기 비교/판단 유니트의 입력부를 부동 상태(floating state)로 설정하기 위하여 상기 스위치를 턴오프하는 단계, 상기 다수의 입력 단자의 적어도 하나의 입력 단자를 통해 전압을 인가하는 단계, 상기 부동 상태로 설정된 비교/판단 유니트의 입력부의 전위를 중간 레벨에서 원하는 레벨로 쉬프트시키는 단계, 상기 비교/판단 유니트가 반전 동작을 수행하도록 나머지 입력 단자들을 통해 전압을 인가하는 단계를 포함하는 반도체 장치의 구동 방법을 제공하는 것이다.

전술한 문제점들은 다수의 입력 단자, 각각의 하나의 단자가 스위치를 통해 상기 입력 단자들 중 대응되는 입력 단자에 전기적으로 접속되어 있는 다수의 캐패시터, 상기 캐패시터 각각의 다른 단자에 공통으로 접속되어 있는 센스 증폭기, 및 상기 캐패시터의 공통 접속선에 접속되어 있는 리셋 소자를 포함하는 반도체 장치 또는 이러한 반도체 장치를 이용한 수단에 의해 해결될 수 있다.

즉, 이러한 구성에 따르면, 다수의 입력 단자로부터 공급된 다수결 비트 신호들(majority bit signals)을 고정확도로 그리고 적은 회로 크기로 구현할 수 있게 된다.

리셋 소자를 캐패시터들 각각의 두단자에 접속함으로써, 고속, 고정확도의 회로가 구현될 수 있다. 전술한 센스 증폭기가 쵸퍼 인버터(chopper inverter)에 의해 구성되고, 인버터가 사용되지 않는 동안 증폭기가 상기 쵸퍼 인버터를 턴 오프시키는 기능을 가진다면, 문턱 전압 V_th의 변동과 같은 공정 수행 과정에서 발생하는 변동(process variations)에 영향을 받지 않는 저 전력 소비의 센스 증폭기를 구현할 수 있다. 센스 증폭기가 래치형 정궤환 증폭기에 의해 구성되고, 증폭기가 그 증폭기의 입출력을 접속하기 위한 스위치를 구비하고 있을 경우, 고속의 리셋 속도, 고이득, 고출력 속도, 및 저전력 소비를 가지는 센스 증폭기를 구현할 수 있다.

또한, 차동 증폭기가 센스 증폭기로 사용되고, 증폭기는 ON/OFF 기능을 가진다. 증폭기의 입출력 단자는 부궤환 효과를 얻기 위해 단락된다. 출력 옵셋 0으로 만들기 위해 보조용 캐패시터(auxiliary capacitor)가 충전/방전되며, 입력 터미널은 V_th 옵셋을 상쇄시키기 위하여 제어된다. 이러한 구성에 따르면, 고정확도의 산술 연상이 가능해 진다. 더우기, 입력 단자의 수를 증가시킴으로써 고감도 고속의 연산을 구현할 수 있다.

전술한 반도체 장치에서, 센스 증폭기를 구성하는 인버터는 제1 NMOS 트랜지스터의 소스와 드레인이 GND와 제1 PMOS 트랜지스터의 드레인에 각각 접속되며, 제1 NMOS 트랜지스터의 게이트가 인버터의 입력을 구성하기 위해 제1 PMOS 트랜지스터의 게이트에 접속되며, 제1 NMOS 트랜지스터와 제1 PMOS 트랜지스터 간의 드레인 접점이 인버터의 출력이 되도록 구성되어 있다.

이러한 반도체 장치에서, 센스 증폭기를 구성하는 인버터는 스위치된 인버터(switched inverter)일 수 있으며, 제2 인버터는 출력 신호가 상기 스위치된 인버터로부터 제2 인버터로 전달된 후 상기 스위치된 인버터를 턴오프시키도록 상기 스위치된 인버터의 출력측에 배열되어 있다.

이러한 반도체 장치에서, 제2 증폭기는 래치형 정궤환 증폭기를 가질 수 있다. 이 경우, 이 래치형 정궤환 증폭기는 바람직하게는 제1 및 제2 NMOS 트랜지스터가 공통 소스를 가지며, 트랜지스터들의 게이트가 반대쪽에 있는 트랜지스터들의 드레인에 각각 접속되어 있으며, 제1 및 제2 PMOS 트랜지스터가 공통 소스를 가지며, 트랜지스터들의 게이트가 반대쪽에 있는 트랜지스터들의 드레인에 각각 접속되어 있으며, 제1 NMOS 트랜지스터의 드레인과 제2 NMOS 트랜지스터의 게이트 간의 접점이 제1 PMOS 트랜지스터의 드레인과 제2 PMOS 트랜지스터의 게이트 간의 접점에 접속되어 상기 래치형 정궤환 증폭기의 입력부를 형성하며, 제2 NMOS 트랜지스터의 드레인과 제1 NMOS 트랜지스터의 게이트 간의 접점이 제2 PMOS 트랜지스터의 드레인과 제1 PMOS 트랜지스터의 게이트 간의 접점에 접속되어 상기 래치형 정궤환 증폭기의 출력부를 형성하게 된 구성을 가진다. 또한, 상기 래치형 정궤환 증폭기는 바람직하게는 제1 및 제2 NMOS 트랜지스터의 공통 소스와 최하위 전위 간에 있는 제1 스위치와, 제1 및 제2 스위치를 구비한다.

전술한 반도체 장치에서, 상기 래치형 정궤환 증폭기가 OFF 상태에서 ON 상태로 쉬프트될 때, 입력 신호가 입력 단자로 전달된 후 제1 스위치가 턴온되고, 약간의 지연 후에, 제2 스위치가 턴온되는 것이 바람직하다.

전술한 반도체 장치는 래치형 정궤환 증폭기의 입력 및 출력을 접속하기 위한 스위치를 가질 수 있다.

전술한 반도체 장치는 래치형 정궤환 증폭기의 입력과 캐패시터의 공통 접속부 사이에 위치한 스위치, 및 정궤환 증폭기의 입출력부와 캐패시터의 공통 접속부에 각각 접속된 리셋 소자를 가질 수 있다.

또한, 전술한 반도체 장치에서, 차동 증폭기가 센스 증폭기로 사용될 수 있다.

전술한 반도체 장치에서, 차동 증폭기는 제1 및 제2 NMOS 트랜지스터가 공통 소스를 가지는 디퍼런셜 페어를 구성하고 공통 소스와 가장 낮은 전위 간에 전류원이 배치되고, 제1 NMOS 트랜지스터의 게이트 및 드레인이 각각 제1 PMOS 트랜지스터의 정(positive) 입력 단자와 드레인 및 소스에 각각 접속되고 제2 NMOS 트랜지스터의 게이트 및 드레인이 제2 PMOS 트랜지스터의 부(negative) 입력 단자와 드레인에 각각 접속되며, 제1 PMOS 트랜지스터의 게이트 및 드레인 간의 접촉부가 제2 PMOS 트랜지스터의 게이트에 접속되고, 제1 및 제2 PMOS 트랜지스터의 소스들이 제일 높은 전위에 접속되어 전류 미러형 능동 부하를 형성하도록 구성되어 있다. 차동 증폭기는 양호하게는 제1 NMOS 트랜지스터의 게이트인 정 입력 단자를 신호 입력 단자로 사용하고, 제2 NMOS 트랜지스터와 제2 PMOS 트랜지스터의 드레인들 간의 접촉부를 출력 단자로 사용하여 신호를 다음 스테이지로 전송한다.

전술한 반도체 장치에서, 전류원은 양호하게 턴온 및 턴오프될 수 있다.

전술한 반도체 장치는 제2 NMOS 트랜지스터의 게이트에 접속된 보조 캐패시턴스 및 제2 NMOS 트랜지스터의 게이트 및 드레인을 접속시키는 스위치를 포함할 수 있다.

이러한 반도체 장치와 동일한 다수의 반도체 장치에 있어서, 다수의 반도체 장치 중 제1 반도체 장치의 출력 및/또는 제1 반도체 장치의 반전된 출력이 제2 반도체 장치에 입력된다.

전술한 반도체 장치에서, 다수의 입력 단자에 대응하는 캐패시터의 최소 캐패시턴스를 C라고 표시할 때, 공통으로 접속된 전체 캐패시턴스 값이 최소 캐패시턴스 C의 홀수배 또는 거의 홀수배가 되도록 설정된다.

또한, 본 발명에 따른 반도체 장치는 다수의 입력 단자, 캐패시터를 경유하여 입력 단자에 공통으로 접속된 비교/결정 유니트를 포함하고 비교/결정 유니트의 입출력부는 스위치를 통하여 전기적으로 접속될 수 있다.

이러한 구성에서, 작은 크기의 전류에 대한 응답 정밀도가 개선되고 높은 정밀도의 동작이 이루어질 수 있다. 또한, 단순한 구성과 적은 수의 소자를 이용함으로써 정밀도가 높아지게 된다.

이상의 반도체 장치는 상관 계산을 실행할 수 있는 연산 장치에 응용될 수 있다.

이상의 반도체 장치는 반도체 장치의 다수의 입력 단자에 아날로그 신호가 입력되고 그 아날로그 신호에 대응하는 디지탈 신호를 출력(A/D 변환)하거나, 다수의 입력 단자에 디지탈 신호가 입력되고 그 디지탈 신호에 대응하는 아날로그 신호를 출력(D/A 변환)하는 신호 변환기에 응용될 수 있다.

본 발명은 또한 연산 장치 또는 신호 변환기를 포함하는 신호 처리 시스템에 응용될 수 있다.

전술한 신호 처리 시스템은 영상 신호를 입력하기 위한 영상 입력 장치를 포함할 수 있다. 이 경우에, 칩의 사이즈가 축소되고 많은 단계를 포함하는 산술 연산과 많은 유형의 연산들이 신뢰성 있고 안정적으로 실행될 수 있다.

전술한 신호 처리 시스템은 정보를 저장하기 위한 메모리를 포함할 수 있다. 이 경우에, 다수의 입력 단자를 가지는 전술한 반도체 장치에 의하여 신호 처리를 수행함에 있어서, 특히 회로 사이즈가 축소되고 처리 속도가 빨라질 수 있다.

캐패시턴스를 경유하여 다수의 입력 단자가 공통으로 접속되고, 비교/결정 유니트의 입력 단자가 공통 접속 단자에 접속되고, 비교/결정 유니트의 출력 및 입력 단자들 사이에 스위치가 배치된 반도체 장치를 구동하는 방법에 있어서, 다음의 단계들이 실행될 수 있다. 스위치가 턴온되어 비교/결정 유니트의 입력 및 출력 단자를 동일한 전위로 설정한다. 그리고나서 스위치가 턴오프되어 비교/결정 유니트의 입력 단자를 부동 상태로 설정한다. 다수의 입력 단자 중 하나 이상의 입력 단자를 통하여 전압이 인가된다. 부동 상태로 설정된 비교/결정 유니트의 입력 단자의 전위가 중간 레벨로부터 원하는 레벨로 쉬프트된다. 여타의 입력 단자를 통하여 전압이 인가되어 반전 동작을 실행한다.

이러한 작동을 통하여, 비교/결정 유니트의 입력 단자의 전위가 미지 임의의 전위 크기만큼 중간 레벨로부터 쉬프트되어, 상기 비교/결정 유니트가 반전 동작을 실행하도록 하기 위하여 여타의 입력 단자를 통하여 인가되어야 하는 전압의 크기가 적은 수의 소자를 사용하여 임의로 용이하게 변경될 수 있다.

본 발명에 있어서, 비교/결정 유니트가 처음부터 반전을 야기할 수 있는데, 이는 입력 단자의 전위가 미리 쉬프트되는 전위 크기의 영향때문이다. 그러한 반전이 야기되더라도, 본 발명의 효과는 상실되지 않는다. 즉, 여타의 입력 단자들을 통하여 소정의 전압이 인가될 때에 비교/결정 유니트가 다시 반전을 일으키면 본 발명의 효과가 달성될 수 있다.

또한, 입력 단자의 전위가 미리 쉬프트되는 쉬프트의 크기가 다수의 캐패시터의 캐패시턴스 값들 간의 비에 따라 임의로 설정될 수 있다. 따라서, 이러한 설정 동작은 외부 신호에 기초한 어떠한 별도의 제어도 요하지 아니하고 용이하게 실행될 수 있다.

이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

[제1 실시예]

본 발명의 제1 실시예는 제2도에 도시된 다중 입력 논리 회로 블록의 참조하여 설명된다. 제2도를 참조하면, 이 회로는 n개의 입력 단자(IN-1, IN-2, …, IN-n), n개의 입력 연산 캐패시터(202-1, 202-2, …, 202-n), 입력 단자(IN-1 내지 IN-n)들을 입력 연산 캐패시터(202-1 내지 202-n)에 연결하거나 이들로부터 차단하는 스위치(203-1, 203-2, …, 203-n), 센스 증폭기(205), 센스 증폭기(205) 내의 제2 반전기(204), 센스 증폭기(205)의 출력(211), 센스 증폭기(205)의 입력인 동시에 입력 연산 캐패시턴스(202-1 내지 202-n)의 공통 접속 단자로서 기능하는 지점(b)를 리셋 전위(210)으로 리셋하기 위한 리셋 스위치(207), 및 입력 연산 캐패시터의 공통 접속 단자 또는 센스 증폭기 내의 입력 캐패시턴스 등의 지점(b)에서 기생하는 기생 캐패시턴스(209)를 포함한다.

제3A도 내지 제3C도는 본 실시예의 다중 입력 논리 회로 블록의 동작을 도시하는 타이밍도이다. 입력 연산 캐패시터(202-1 내지 202-n)의 입력 단자를 리셋하기 위한 리셋 전압 V_R과 입력 정보 신호 ±V_S가 입력 단자(IN-1 내지 IN-n)으로 시분할 적으로 입력된다. 입력 신호가 리셋 레벨에 있을 때, 트랜스퍼 펄스 φ_T가 턴온되어 입력 연산 캐패시터(202-1 내지 202-n)의 입력 단자로서의 지점(a)를 리셋 전압 V_R로 리셋 시킨다. 예를 들어, 전원 전압이 5-V인 경우 전원 전압의 약 절반인 약 2.5V가 리셋 전압 V_R로 사용된다. 그러나 리셋 전압 V_R은 이 전압으로 제한되지 않으며 다른 전압이 사용될 수도 있다.

이와 거의 동시에, 센스 증폭기(205) 내의 반전기(206)의 입력 단자이면서 입력 연산 캐패시터(202-1 내지 202-n)의 공통 접속 단자로서 기능하는 지점(b)는 리셋 펄스 φ_RES를 사용하여 리셋 스위치(207)을 턴온 시킴에 의하여 리셋 전원(210)에 의하여 결정되는 DC 값으로 리셋된다. 리셋 전원(210)의 전압은 반전기(206)의 출력이 반전되는 논리 반전 전압에 가까운 값으로 설정된다. 이러한 방식으로 지점(b)가 리셋된다.

후속하여, 리셋 펄스 φ_RES 및 트랜스퍼 펄스 φ_T가 이 상태에서 디스에이블된다. 입력 신호 전압이 리셋 전압 V_R로부터 정보 신호 V_S로 바뀌기 전에, 트랜스퍼 펄스 φ_T가 디스에이블되고 입력 캐패시터(202-1 내지 202-n)의 입력 단자들이 안정적으로 리셋된다. 그리하여 각각의 입력 단자들이 리셋 전압 V_R에서 부동 상태로 설정된다. 지점(b)는 이와 같은 시간에 또는 약간 지연된 오프 타임의 개시와 함께 부동 상태로 설정된다. 지점(b), 즉 반전기(206)의 입력 전위는 다음과 같은 이유로 리셋 전원(210)에 의하여 설정된 논리 반전 전압에 가까운 값으로 안정적으로 설정된다. 트랜스퍼 펄스 φ_T가 온 상태에서 오프 상태로 변화할 때 야기되는 리셋 스위치의 요동은 리셋 펄스 φ_RES의 타이밍을 약간 지연시킨다. 이는 반전기(206)의 입력을 로우 임피던스로 유지시킨다.

이러한 방식으로 리셋 펄스 φ_RES가 디스에이블된 후에, 입력 신호는 리셋 전압 V_R로부터 정보 신호 V_S로 바뀐다. 이러한 변화 시점에서, 스위칭 동작 등에 의하여 오버슈트 또는 언더슈트, 스위칭 잡음 등이 발생하게 된다. 이러한 이유로, 이상과 같은 스위치들은 잡음 영역과 다른 영역에서 턴온/턴오프된다. 입력 신호는 리셋 레벨 V_R로부터 정보 신호 V_S로 바뀌게 되고, 트랜스퍼 펄스 φ_T가 다시 인에이블되어 신호를 전술한 잡음 인터벌을 벗어난 위치에서 입력 연산 캐패시터(202-1 내지 202-n)에 전송한다.

n개의 입력 연산 캐패시터(202-1 내지 202-n)이 각각 Ci의 캐패시턴스 값을 가지고, 기생 캐패시턴스는 Co의 캐패시턴스 값을 가진다고 가정한다. 이 경우에, 하나의 입력 단자의 전압이 변화하면, 공통 접속부(b), 즉 반전기(206)의 하나의 단자의 전위가 캐패시턴스 분할에 의하여 리셋 전압에 대하여 다음의 값 만큼 변화된다.

(Ci × V)/(Co + nCi) [V] …(1)

이때 V는 입력 전압의 전압 변화이다. 예를 들어, 입력 단자측(a)의 전위가 2.5V로 설정되면, 이상의 전위는 리셋 전압으로부터 로우 레벨에 대응하는 0V 또는 하이 레벨에 대응하는 5V로 변화된다.

즉, 리셋 전압으로부터 ±2.5V의 전압 변화가 하나의 입력 단자에 입력 신호로서 입력될 때, 반전기(206)의 입력 단자의 리셋 전압은 다음의 값만큼 변화한다.

± [(2.5 × (i) / (Co + nCi)] [V] … (2)

반전기(206)의 입력 전압이 리셋 전압, 즉 논리 반전 전압에 가까운 값으로부터 변화할 때 반전기(206)의 출력이 반전된다. 신호들이 각각 N개의 입력으로 입력되면, N개의 캐패시턴스 분할 출력의 합이 인버터(206)의 입력 단자로 입력된다. 그 결과, 각각의 캐패시턴스의 입력 단자측 (a)에 전위 변화가 입력됨에 따라, 하이 또는 로우 레벨의 신호가 센스 증폭기(205)의 출력 단자(211)에 나타난다.

상기의 구성에 의하여, 리셋 신호와 정보 신호가 공통의 단자를 통하여 입력되더라도, 신호가 변화할 때 생기는 잡음이 각각의 입력 단자에 접속된 스위치에 의하여 단절되어 정확한 산술 연산을 할 수 있도록 하는 다중 입력 논리 회로가 실현될 수 있다. 또한, 이 회로는 일반적인 이진 논리 회로에서 보다 적은 수의 트랜지스터를 가지고 병렬 산술 연산을 수행할 수 있다. 따라서, 칩 크기와 전력 소모의 감소를 실현할 수 있다.

[제2 실시예]

제4도는 본 발명의 제2 실시예를 도시한다. 제4도는 다중 입력 논리 회로 블록을 도시하는 회로도이다. 제4도를 참조하면, 이 회로는 n개의 입력에 대응하는 것과 동일한 타이밍에 동작하는 리셋 스위치(reset switch, 201-1 내지 201-n), n개의 입력에 대응하는 입력 연산 캐패시터(202-1 내지 202-n), n개의 입력에 대응하는 것과 동일한 타이밍에 동작하는 신호 트랜스퍼 스위치(203-1 내지 203-n), 센스 증폭기(205), 센스 증폭기(205) 내의 제1 인버터(206), 센스 증폭기(205) 내의 제2 인버터(204), 리셋 스위치(201-1 내지 201-n)를 통하여 입력 연산 캐패시터(202-1부터 202-n까지)를 리셋시키기 위한 리셋 전원(208), 센스 증폭기(205)의 출력 단자(211), 입력 연산 캐패시터(202-1 내지 202-n)와 센스 증폭기(205) 내의 입력 캐패시턴스를 포함하는 기생 캐패시턴스(209), 제2 리셋 스위치(207), 제1 인버터(206)의 입력 단자부를 리셋시키기 위한 리셋 전원(210)를 포함한다.

제4도를 참조하면, 이 회로는 총 n개의 입력 단자(IN-1,IN-2,…,IN-n)을 포함한다. 입력 연산 캐패시터들(202-1 내지 202-n)의 캐패시턴스 값들은 동일하거나 또는 상이하다.

제5A도 내지 제5C도는 이 실시예의 회로의 동작을 도시하는 도면이다. 이 실시예의 동작이 제5A도 내지 제5C도를 참조하여 설명될 것이다. 무엇보다도 우선, 각각의 입력 연산 캐패시터(202-1 내지 202-n)의 입력 단자(a)가 리셋 전원(208)에 의해 결정된 DC 전위로 리셋 펄스()를 사용하여 리셋된다. 예를 들어, 만일 전원이 5-V 시스템이면 전원 전압의 약 절반, 즉 2.5V 가 리셋 전압(V_R)로 사용된다. 리셋 전압(V_R)은 이 전압으로 제한되지 않으며, 다른 전압을 사용해도 된다.

거의 동시에, 제2 리셋 스위치(207)이 온(on)되어 센스 증폭기(205) 내의 인버터(206)의 입력 단자를 제2 리셋 전원(210)에 의해 결정된 전압 값으로 레셋시킨다. 제2 리셋 전원(210)의 값은 인버터(206)의 출력이 반전되는 논리 반전 전압 근처의 값으로 설정된다. 이러한 방법으로, 입력 연산 캐패시터들의 공통 접속부(b). 이 상태에서는, 리셋 펄스()는 오프(off)된다. 이러한 경우에는, 리셋 스위치(207)이 리셋 스위치(201-1 내지 202-n)이 오프되는 것과 동일한 시간에 또는 약간의 지연 시간을 두고 오프될 때, 공통 접속부(b), 즉 인버터(206)의 입력 단자는 제2 리셋 전원(210)에 의하여 설정된 논리 반전 진폭 근처의 값으로 설정된다. 이것은 리셋 스위치에 의하여 생긴 전압 파동이 짧은 시간 동안에 로우 임피던스(low impedance)로 유지되기 때문이다.

이어서, 트랜스퍼 펄스()가 하이 레벨(High Level)로 설정될 때, 트랜스퍼 스위치(201-1 내지 201-n)이 온된다. 그 결과, 입력 단자(IN-1 내지 IN-n)으로의 입력 신호들은 각각 입력 연산 캐패시터(202-1 내지 202-n)으로 전달된다.

n개의 입력 연산 캐패시터(202-1 내지 202-n)이 캐패시턴스 값 Ci를 갖고 있고, 기생 캐패시턴스는 캐패시턴스 값 Co를 갖고 있다고 가정하자. 이런 경우에는, 공통 접속부(b)의 하나의 입력 단자의 전압이 변화하면, 공통 접속부(b)의 한쪽 단자, 즉 인버터(206)의 전위는

(Ci × V)/(Co + nCi) [V] …(3)

(여기서 V는 입력 전압의 전압 변화)

에 의해 캐패시턴스가 나누어지므로 리셋 전압에 대하여 변화한다.

예를 들어, 만일 입력 단자측(ⓐ)의 전위가 2.5V로 리셋되면, 상기 전위는 리셋 전압으로부터 로우 레벨에 해당하는 0V까지 또는 하이 레벨에 해당하는 5V까지 변화한다. 즉, 리셋 전압으로부터 ±2.5V의 변화가 입력되면, 인버터(206)의 입력 단자의 제2 리셋 전압으로부터의 전위 변화는

±[(2.5 × Ci)/(Co + nCi)] [V] …(4)

에 의해 변화한다.

인버터(206)의 입력 전압이 제2 리셋 전압, 즉 논리 반전 진폭 근처의 값으로부터 변화하면, 인버터(206)의 출력 전압은 양 또는 음으로 반전된다. 신호들이 N개의 입력 단자(IN-1 내지 IN-n)으로 각각 입력되면, N개의 캐패시턴스 분할 출력의 합이 인버터(206)의 입력 단자로 입력된다. 그 결과, 각각의 캐패시턴스 입력 단자측(a)에 입력된 전위 변화에 따라 센스 증폭기(205)의 출력 단자(211)에 하이 또는 로우 레벨 신호가 나타난다.

상기 구성에 의해, 다중 입력 단자로의 다중 입력 신호에 대하여 잡음이 없이 안정되고 신뢰성 있으며, 고속의 병렬 산술 연산을 할 수 있는 회로가 실현된다. 또한, 이 회로는 일반적인 이진 논리 회로보다 적은 수의 트랜지스터로 구성될 수 있다. 따라서, 이 회로는 동작 속도의 증가 뿐만 아니라 전력 소모의 감소에도 적당하다.

[제3 실시예]

제6도에는 본 발명의 제3 실시예가 도시되어 있다. 제6도를 참조하면, 이 회로는 다중 입력 단자로서 n개의 입력 단자(IN-1 내지 IN-n), n개의 입력 연산 캐패시터(202-1 내지 202-n), n개의 입력에 대응하는 리셋 스위치(201-1 내지 201-n), n개의 입력에 대응하는 신호 트랜스퍼 스위치(203-1 내지 203-n), 센스 증폭기(205), 센스 증폭기(205) 내의 인버터(206), 센스 증폭기(205) 내의 제2 인버터(204), 인버터(206)의 입출력 경로를 접속/단절 시키기 위한 리셋 스위치(212), 각각의 리셋 스위치(201-1 내지 201-n)의 한쪽 단자에 접속된 리셋 전원(208), 출력 단자(211) 및 캐패시터들(202-1 내지 202-n)과 센스 증폭기(205) 내의 인버터 입력 캐패시턴스들을 포함하는 기생 캐패시턴스(209)를 포함한다. 입력 연산 캐패시터(202-1 내지 202-n)의 값들은 동일하거나 상이할 수 있다.

제5A도 내지 제5C도에 도시된 상기 동작 타이밍은 이 실시예에 적용할 수 있다. 이 실시예의 동작이 제5A도 내지 제5C도를 참조하여 설명될 것이다. 입력 연산 캐패시터(202-1 내지 202-n)의 모든 입력 단자(a) 측이 리셋 전원(208)에 의하여 결정된 DC 전위로 리셋 펄스()를 사용하여 동시에 리셋된다. 예를 들어, 만일 전원 전압이 5-V 시스템이면, 전원 전압의 약 절반, 즉 약 2.5V가 리셋 전압(208)로서 사용된다. 리셋 전압은 이 전압에 제한되지 않으며, 다른 전압을 사용해도 된다.

거의 동시에, 센스 증폭기(205) 내의 인버터(206)의 입출력 단자를 전기적으로 접속하기 위한 리셋 스위치(212)가 리셋 펄스()에 동기되어 온된다. 인버터(206)의 입력 및 출력 단자들이 도전성이 되면, 입/출력 단자 전압은 부궤환(negative feedback)에 의하여 최종적으로 논리 반전 전압 값으로 수렴한다. 인버터(206)의 입력이 논리 반전 전압 값보다 크면, 출력은 로우 레벨이 된다. 입력이 논리 반전 전압 값보다 작으면, 출력은 하이 레벨이 된다.

리셋 펄스()가 비활성화되면(disabled), 캐패시터(202)의 입력 측(a)는 리셋 전원(208)의 리셋 전압 값으로 리셋되고, 캐패시터(202)의 공통 접속부 측(b)는 인버터(206)의 논리 반전 전압에 가까운 값으로 리셋된다. 그 결과, 캐패시터(202)의 두개의 단자가 리셋된다.

이어서, 트랜스퍼 스위치(201-1 내지 201-n)이 트랜스퍼 펄스()에 의하여 온되어 각각 입력 연산 캐패시터들(202-1 내지 202-n)으로 신호들을 전달한다.

n개의 입력 연산 캐패시터들(202-1 내지 202-n) 각각이 캐패시턴스 값 Ci를 갖고 있고, 기생 캐패시턴스는 캐패시턴스 값(Co)를 갖고 있다고 가정하자. 이러한 경우에는, 공통 접속부(b)의 하나의 입력 단자의 전압이 변화하면,

(Ci × V)/(Co + nCi) [V] … (5)

(여기서 V는 입력 전압의 전압 변화)

에 의하여 캐패시턴스가 나누어지기 때문에 공통 접속부(b)의 하나의 단자, 즉, 인버터(206)의 전위는 리셋 전압에 대하여 변화하게 된다. 예를 들어, 만일 입력 단자측(a)의 전위가 2.5V로 리셋되면, 상기 전위는 리셋 전압으로부터 로우 레벨에 해당하는 0V 또는 하이 레벨에 해당하는 5V로 변화한다. 즉, 리셋 전압으로부터 ±2.5V의 변화가 입력되면, 인버터(206)의 입력 리셋 전위로부터의 전위 변화는

±[(2.5 × Ci)/(Co + nCi)] [V] …(6)

에 의하여 변화한다.

인버터(206)의 입력 전압이 리셋 전압, 즉 논리 반전 진폭에 가까운 값으로부터 변화하면, 인버터(206)의 출력 전압이 반전된다. 신호들이 N개의 입력으로 각각 입력되면, N개의 캐패시턴스 분할의 출력의 합이 인버터(206)의 입력 단자로 입력된다. 그 결과, 각각의 캐패시턴스의 입력 단자측(a)에 입력된 전위 변화에 따라 센스 증폭기(205)의 출력 단자(211)에 하이 또는 로우 레벨의 신호가 나타난다.

상기 구성에 의하여, 인버터(206)의 입력 단자는 인버터(206)의 입/출력 부궤환 작용에 의하여 논리 반전 전위로 정확하게 수렴한다. 따라서, 논리 반전 전압이 제조시의 변수에 의하여 변하더라도, 인버터의 입력 단자는 자동적으로 논리 반전 전압으로 수렴한다. 이런 이유 때문에, 정확한 산술 연산을 할 수 있는 다중 입력 논리 회로가 실현될 수 있다. 또한, 이 회로는 다중 입력 신호에 대하여 고속으로 병렬 산술 연산을 수행하므로, 일반적인 이진 논리 회로에서보다 적은 수의 트랜지스터를 가진 구성으로도 동작 속도의 증가와 전력 소모의 감소를 동시에 실현할 수 있다.

[제4 실시예]

제7도는 제3 실시예를 사용하는 제4 실시예를 도시하는 회로도이다. 제7도를 참조하면, 리셋 스위치로서의 역할을 하는 NMOS 트랜지스터(400)의 게이트, 소스 및 드레인이 각각 리셋 제어 신호(, 406), 리셋 전압(413) 및 입력 연산 캐패시터(410-1)에 접속된다. 전원 기호(404)는 리셋 전압(413)과 동일한 전위로 설정되고, 추후에 사용된다. NMOS 트랜지스터(401)과 PMOS 트랜지스터(402)의 쌍이 트랜스미션 게이트(transmission gate, 402)를 구성하고, 이는 신호 트랜스퍼 스위치로 사용된다. MOS 트랜지스터(401)의 드레인 및 소스 단자는 각각 PMOS 트랜지스터의 드레인 및 소스 단자로 접속되어 있다. NMOS 트랜지스터(401)의 게이트는 트랜스퍼 제어 신호(, 414)에 접속된다. PMOS 트랜지스터(402)의 게이트는 인버터(403)을 통하여 트랜스퍼 제어 신호(, 414)에 접속된다. 하나의 입력에 대응하는 입력 스위치 유닛(405)는 리셋 스위치(400)과 신호 트랜스퍼를 위한 트랜스퍼 게이트(401 및 402)를 갖고 있다.

만일 n개의 입력 단자(IN-1 407, IN-2 408,…,IN-N 409)가 있으면, n개의 입력 스위치 유닛(405)가 n개의 입력 단자에 대응하여 준비된다. 만일 n개의 입력이 있으면 이 회로는 n개의 입력 연산 캐패시터(410-1 내지 410-n)을 포함한다. 각각의 입력 연산 캐패시터(410-1 내지 410-n)의 한쪽 단자는 대응하는 입력 스위치부의 출력, 즉 각각의 리셋 NMOS 트랜지스터(400)의 드레인 단자와 트랜스미션 게이트를 구성하는 각각의 NMOS 트랜지스터(401)과 각각의 PMOS 트랜지스터의 공통의 드레인 단자 사이의 접속부에 접속된다. 각각의 입력 연산 캐패시터의 한쪽 단자는 리셋 전압 또는 신호 정보를 수신한다. 또한, 이 회로는 입력 연산 캐패시터(410-1 내지 410-n)의 공통 단자와 센스 증폭기(250)의 입력 단자 사이의 접속부에 기생 캐패시턴스(450)을 포함한다. 센스 증폭기(250)의 내부 회로가 다음에 설명될 것이다. 센스 증폭기(250)은 제1 인버터를 구성하는 NMOS와 PMOS 트랜지스터의 쌍(421 및 420)을 포함한다. NMOS 트랜지스터(421)의 소스와 드레인은 각각 GND와 PMOS 트랜지스터(420)의 드레인으로 접속된다. PMOS 트랜지스터(420)의 소스는 전원 전압(422)에 접속된다. NMOS 트랜지스터(421)의 게이트는 PMOS 트랜지스터(420)의 게이트로 접속된다. 게이트들 사이의 접속부는 입력 연산 캐패시터(410-1 내지 410-n)의 공통 접속 단자와 NMOS 트랜지스터(423)에 의해 구성되는 제2 리셋 스위치의 한쪽 단자(드레인 또는 소스)에 접속된다.

제1 인버터의 출력, 즉 PMOS 트랜지스터(420)의 드레인과 NMOS 트랜지스터(421)의 드레인 사이의 접속부는 NMOS 트랜지스터(423)의 다른 쪽 단자 및 NMOS 트랜지스터와 PMOS 트랜지스터(425 및 424)로 구성되는 트랜스미션 게이트의 입력으로 접속된다. NMOS 트랜지스터(425)의 드레인 및 소스는 각각 PMOS 트랜지스터(424)의 드레인 및 소스로 접속된다. PMOS 트랜지스터(424)의 게이트는 직접 제어 신호(, 427)에 접속된다. NMOS 트랜지스터(425)의 게이트는 인버터(426)을 통하여 제어 신호(, 427)에 접속된다. NMOS와 PMOS 트랜지스터(429 및 428)로 구성되는 제2 인버터는 트랜스미션 게이트의 출력 단자에 접속된다. 제2 인버터의 출력, 즉 PMOS(428)과 NMOS(429)의 드레인들 사이의 접속부는 논리 출력이 되고 외부 유닛으로 출력된다.

제5도에 도시된 타이밍 차트는 이 회로의 회로 동작에 적용될 수 있다. 제7도는 제3 실시예의 트랜지스터 요소를 더 상세히 도시하고 있다. 이 요소의 동작 원리는 제4 실시예와 동일하다.

각각의 입력 연산 캐패시터(410-1 내지 410-n)의 입력 단자(a)는 리셋 전원(413)에 의하여 결정된 DC 전위로 리셋 펄스()를 사용하여 리셋 스위치 NMOS(400)을 통하여 리셋된다. 예를 들어, 만일 전원에 5-V 시스템이 사용되면, 전원 전압의 약 절반, 즉 약 2.5V가 리셋 전원(413)으로 사용된다. 리셋 전압(V_R)은 이 전압으로 제한되지 않으며, 다른 전압을 사용해도 된다.

거의 동시에, 센스 증폭기 내의 NMOS와 PMOS 트랜지스터(421 및 420)에 의하여 구성되는 인버터의 입력 및 출력을 전기적으로 접속시키기 위한 리셋 스위치 NMOS 트랜지스터(423)이 리셋 제어 신호()에 동기되어 온된다. NMOS 와 PMOS 트랜지스터(421 및 420)에 의하여 구성되는 입력 및 출력 단자들이 도전성이 되면, 출력은 반대 위상으로 입력으로 부궤환된다. 최종적으로, 입/출력 단자는 논리 반전 전압 값으로 수렴한다. 즉, NMOS와 PMOS 트랜지스터(421 및 420)으로 구성되는 인버터의 입력이 논리 반전 전압 값보다 크면, 출력은 로우 레벨이 된다. 입력이 논리 진폭보다 작으면, 출력은 하이 레벨이 된다. 그 결과, 출력은 논리 반전 전압 값으로 수렴한다.

리셋 펄스()가 비활성화되면, 각각의 입력 연산 캐패시터(410-1 내지 410-n)의 입력 측(a)는 리셋 전원(413)의 리셋 전압 값으로 리셋되고, 입력 연산 캐패시터(410-1 내지 410-n)의 공통 접속부(b)는 NMOS와 PMOS 트랜지스터(421 및 420)으로 구성되는 인버터의 논리 반전 전압 값으로 리셋된다. 이 동작에 의하여, 각각의 입력 연산 캐패시터(410-1 내지 410-n)의 두개의 단자가 리셋된다.

이어서, 트랜스퍼 스위치 NMOS 트랜지스터(401)과 PMOS 트랜지스터(402)가 트랜스퍼 펄스()에 의하여 온되어 입력 신호들을 입력 연산 캐패시터(410-1 내지 410-n)으로 전달한다.

n개의 입력 연산 캐패시터(410-1 내지 410-n) 각각이 캐패시턴스 값 Ci를 갖고 있고, 기생 캐패시턴스는 캐패시턴스 값 Co를 갖고 있다고 가정하자. 이런 경우에는, 공통 접속부(b)의 한쪽 단자는 캐패시턴스 분할에 의하여 한쪽 입력 단자에서 전위 변화에 대하여 변화한다. 그 결과, 공통 접속부(b), 즉 NMOS와 PMOS 트랜지스터(421과 420)으로 구성되는 인버터의 전위는

(Ci × V)/(Co + nCi) [V] … (7)

(여기서 V는 입력 전압의 전압 변화)

에 의하여 변한다. 예를 들어, 만일 입력 단자측(a)의 전위가 2.5V로 리셋되면, 상기 전위는 리셋 전압으로부터 로우 레벨에 해당하는 0V 또는 하이 레벨에 해당하는 5V로 변한다. 즉, 리셋 전압으로부터 ±2.5V의 변화가 입력되면, 공통 접속부(b)의 전위는 NMOS 및 PMOS 트랜지스터(421 및 420)으로 구성되는 인버터의 입력 리셋 전압으로부터

±[(2.5 × Ci)/(Co + nCi)] [V] … (8)

에 의해 변한다.

NMOS 와 PMOS 트랜지스터(421 및 420)으로 구성되는 인버터의 입력 전압이 리셋 전압, 즉 논리 반전 전압 값으로부터 변하면, NMOS와 PMOS 트랜지스터(421 및 420)으로 구성되는 인버터의 출력 전압은 그 변화에 따라 양으로 또는 음으로 반전된다.

신호들이 각각 N개의 입력으로 입력되면, N개의 캐패시턴스 분할 출력의 합은 NMOS 와 PMOS 트랜지스터(421 및 420)으로 구성되는 인버터의 입력 단자로 입력된다. 그 결과, NMOS와 PMOS 트랜지스터(421 및 420)으로 구성되는 인버터의 출력은 각각의 캐패시턴스의 입력 단자측(a)에 입력되는 전위 변화에 따라 리셋 전압으로부터 변한다. 이 변화가 어느 정도로 안정되면, 제어 신호(, 427)이 활성화되어 NMOS와 PMOS 트랜지스터(424 및 425)로 구성되는 트랜스미션 게이트(transmission gate)를 온시켜서 NMOS와 PMOS 트랜지스터(429 및 428)로 구성되는 제2 인버터의 입력 게이트로 신호를 전달한다. 그 결과, 논리 하이 레벨 또는 로우 레벨이 결정되어 제2 인버터의 출력(431), 즉 센스 증폭기(205)의 출력으로부터 출력된다.

상기 구성에 의하여, 인버터들의 입력 단자들은 리셋 동작에서 인버터들의 입/출력 부궤환 작용에 의하여 논리 반전 전압 값으로 정확하게 수렴한다. 이런 이유로 인해, 제조시의 변수 때문에 논리 반전 전압 값에 변화가 있더라도, 인버터들의 입력 단자는 논리 반전 전압으로 자동적으로 수렴하도록 만들어진다. 따라서, 고정밀도의 산술 연산을 할 수 있는 다중 입력 논리 회로가 만들어질 수 있다. 또한, 이 회로가 다중 입력 신호들에 대하여 고속으로 병렬 산술 연산을 수행하므로 일반적인 이진 논리 회로보다 적은 수의 트랜지스터를 가진 구성으로도 동작 속도의 증가와 전력 소모의 감소를 실현할 수 있다.

[제5 실시예]

센스 증폭기부의 또 하나의 회로 구성이 제8도를 참조하면서 제5 실시예로서 설명될 것이다. 제8도에서의 동일한 도면 부호는 제7도에서와 동일한 기능을 갖는 부분들을 표시하고, 그에 대한 상세한 설명은 생략하기로 한다.

이 실시예의 구성은 센스 증폭기(250) 내의 NMOS와 PMOS 트랜지스터(421 및 420)에 의해 구성되는 인버터가 인버터를 사용하지 않는 상태에서는 전원 라인(422) 및 GND와 단절되어 인버터 내에 통과 전류(through current)가 흐르는 것을 방지하여 전력 소모를 줄인다는 점에서 제4 실시예의 구성과 다르다.

이 구성을 보다 상세히 설명하기로 한다. NMOS 트랜지스터(421)의 소스는 GND에 접속되어 있지 않고 스위치로 사용되는 NMOS 트랜지스터(435)의 드레인에 접속된다. PMOS 트랜지스터(420)의 소스는 전원 라인(422)에 접속되어 있지 않고 스위치로 사용되는 PMOS 트랜지스터(434)의 드레인에 접속되어 있다. NMOS 트랜지스터(435)의 소스와 게이트는 각각 GND 및 제어 신호()가 입력되는 제어 단자(433)으로 접속된다. PMOS 트랜지스터(434)의 소스와 게이트는 각각 전원 라인(422)과 제어 신호()가 입력되는 제어 단자(432)로 접속된다.

이 회로는 기본적으로 다음과 같이 동작한다. 입력 신호의 전달이 완료되면, 제1 인버터의 출력이 변하고, 트랜스퍼 게이트가 오픈(open)되어 신호를 제2 인버터로 전달한다. 그런 후, 제어 신호()이 NMOS 트랜지스터(435)가 오프되는 로우 레벨로 설정되고, 제어 신호()는 PMOS 트랜지스터(434)가 오프되는 하이 레벨로 설정되어 제1 NMOS 및 PMOS 트랜지스터(421 및 420)으로 구성되는 인버터를 오프시킨다. 이 동작에 의하여 센스 증폭기(250) 내에서 사용되는 초퍼 인버터(chopper inverter), 즉 NMOS 와 PMOS 트랜지스터(421 및 420)으로 구성되는 인버터가 사용되지 않는 동안에 불필요한 통과 전류의 발생을 방지하게 되어, 전력 소모를 줄이게 된다. 이 실시예의 동작은 제4 실시예와 거의 동일하므로 그에 대한 설명은 생략하기로 한다.

[제6 실시예]

센스 증폭기의 또 하나의 회로 구성이 제9도를 참조하여 제6 실시예로서 설명될 것이다. 제9도에서의 동일한 도면 부호들은 제7도 및 제8도에서의 도면 부호들과 동일한 기능을 갖는 부분들을 나타내며, 그에 대한 상세한 설명은 생략하기로 한다.

이 실시예의 구성은 센스 증폭기(205) 내에 래치 증폭기(latch amplifier) 회로를 사용하는 정궤환(positive feedback) 증폭기가 초퍼 증폭기 대신에 사용된다는 점이 제4 또는 제5 실시예의 구성과 다르다.

제9도를 참조하면, NMOS 트랜지스터(508 및 509)는 공통의 소스 단자를 갖는 반면에 그들의 게이트는 각각 반대쪽 트랜지스터들의 드레인으로 접속된다. PMOS 트랜지스터(510 및 511)은 공통의 소스 단자를 갖는 반면에 그들의 게이트는 각각 반대쪽 트랜지스터들의 드레인으로 접속된다. NMOS 트랜지스터(508)의 드레인과 NMOS 트랜지스터(509)의 게이트 사이의 접속부는 PMOS(510)의 드레인과 PMOS(511)의 게이트 사이의 접속부에 공통으로 접속되어 있다. 이 공통 접속부는 래치 증폭기의 입력 단자(c)로서의 역할을 한다. NMOS 트랜지스터(509)의 드레인과 NMOS 트랜지스터(508)의 게이트 사이의 접속부는 PMOS 트랜지스터(511)의 드레인과 PMOS 트랜지스터(510)의 게이트 사이에 공통으로 접속되어 있다. 이 공통 접속부는 출력 단자(b)로서의 역할을 한다. 이러한 구성에 의하여, 래치형 센스 증폭기(latch type sense amplifier)가 형성된다.

제10A도 내지 제10J도는 이 실시예의 동작을 설명하기 위한 타이밍 차트이다. 제6 실시예의 동작을 제10A도 내지 제10J도를 참조하여 설명하기로 한다. 다중 입력측 상의 제어 트랜스퍼 펄스 신호()와 리셋 펄스 신호()는 다음과 같이 사용된다. 제3 실시예에서 설명된 바와 같이, 입력 연산 캐패시터(410-1 내지 410-n) 각각의 입력 단자측(a)는 리셋 제어 신호()를 사용하여 리셋되고, 입력 신호는 제어 신호()를 사용하여 전달된다. 입력 연산 캐패시터(410-1 내지 410-n)이 제어 신호()에 의하여 리셋되면, 제어 단자(516)에서 제어 신호(R)이 동시에 활성화되어 입력 연산 캐패시터(410-1 내지 410-n)을 NMOS 트랜지스터(500)을 통하여 리셋 전위(404)로 리셋시킨다. 거의 동시에, 제어 신호(PR)이 활성화되어 래치형 센스 증폭기의 입력점(c)와 출력점(d)를 NMOS 트랜지스터(504 및 512)를 통하여 리셋 전위(404)로 리셋시킨다. 이 때에, 제2 신호 트랜스퍼 스위치 NMOS 트랜지스터(503)이 오프되어 입력 연산 캐패시터(410-1 내지 410-n)의 공통 접속부(b)를 래치형 센스 증폭기의 입력점(c)로부터 전기적으로 단절시켜서 각각의 점을 리셋시킨다.

이러한 동작과 함께, 정확한 리셋 동작이 수행되도록 동일한 부하 기생 캐패시턴스들이 래치형 센스 증폭기(205)의 입력 및 출력 단자에 동등하게 부가된다. NMOS 및 PMOS 트랜지스터(501 및 502)는 공통의 드레인과 공통의 소스를 갖고 있다. 소스와 드레인은 각각 리셋 전원 및 래치형 센스 증폭기의 입력 단자(c)에 접속된다. NMOS 트랜지스터(501)의 게이트는 GND에 접속되고, PMOS 트랜지스터(502)의 게이트는 전원(422)에 접속된다. 두 트랜지스터 모두 오프 상태에 있다. 제4 실시예에서 NMOS와 PMOS 트랜지스터(425와 424)에 의하여 구성된 출력 트랜스퍼 게이트는 점(d)에 접속된다. 이런 이유로 인하여, 이 구성은 출력 트랜스퍼 게이트 내의 기생 캐패시턴스와 동등한 캐패시턴스를 입력 단자(c)로 부가하도록 고안된다. 이와 유사하게, NMOS 트랜지스터(513)은 제2 신호 트랜스퍼 스위치 NMOS 트랜지스터(503)을 통하여 출력 단자(d)에 동등한 기생 캐패시턴스를 부가하는 역할을 한다. 또한, NMOS 트랜지스터(513)은 제2 신호 트랜스퍼 NMOS 트랜지스터(503)이 온(on) 될 때 발생하는 잡음과 동등한 잡음을 발생시켜서 센스 증폭기의 상기 동작을 방지한다.

상기 설명을 다시 참조하면, 점[(a),(b),(c),(d)]는 초기 리셋 동작에서 리셋되고, 래치형 센스 증폭기(205)는 NMOS 및 PMOS 트랜지스터(507 및 506)에 의하여 오프 상태로 설정된다. NMOS 트랜지스터(507)의 소스, 드레인 및 게이트는 각각 GND, 래치형 센스 증폭기의 NMOS 트랜지스터(508 및 509)의 공통 소스 및 제어 단자(519)에서의 제어 신호(EV)에 접속된다. PMOS 트랜지스터(506)의 소스, 드레인 및 게이트는 각각 전원(422), 래치형 센스 증폭기의 PMOS 트랜지스터(510 및 511)의 공통 소스, 및 제어 단자(514)에서의 제어 신호(LT)에 접속된다. 각각의 점이 리셋되면, 제어 신호(EV)는 로우 레벨에 있고, 제어 신호(LT)는 하이 레벨에 있다. NMOS 스위치(507)과 PMOS 스위치(506)은 오프 상태에 있다. 점(d)와 점(c)의 리셋 전위로의 수렴을 가속시키기 위하여, 이 회로는 입출력 경로를 도전성으로 만들기 위한 이퀄라이저 스위치 NMOS 트랜지스터(505)를 포함한다. 이퀄라이저 스위치 NMOS 트랜지스터(505)의 소스(또는 드레인), 드레인(또는 소스) 및 게이트는 각각 점(c), 점(d) 및 제어 단자(515)에서의 제어 신호(EQ)에 접속된다.

이퀄라이저 스위치 NMOS 트랜지스터(505)는 초기 리셋 동작이 수행되는 것과 동일한 때에 제어 신호(EO)에 의하여 온되고, 리셋 동작이 완료되기 직전에 오프된다. 이 동작에 의하여, 래치형 센스 증폭기의 입력점 및 출력점[(c)와 (d)]가 고속으로 리셋된다.

이어서, 제어 신호()가 비활성화되고, 각각의 입력 연산 캐패시터(410-1 내지 410-n)의 입력 단자(a)를 리셋하는 것이 완료된다. 이와 동시에 또는 약간의 지연을 두고, 제어 신호(R과 RP)가 비활성화되어 리셋 동작을 완료시킨다. 트랜스퍼 제어 신호()가 활성화되고 입력 신호들이 이 상태에서의 입력 연산 캐패시터(410-1 내지 410-n)의 입력 단자로 입력되면, N개의 입력 신호들에 대응하는 캐패시터 분할 출력의 합이 공통 접속측(b)에서의 변화에 따라 변하게 된다. 이와 동시에 또는 이 변화에 대해 약간의 지연을 두고, 제어 신호(CN)이 활성화되어 신호를 래치형 증폭기의 입력점(c)로 전달하기 위하여 제2 신호 트랜스퍼 NMOS 트랜지스터(503)을 온시킨다.

제2 신호 트랜스퍼 NMOS 트랜지스터가 온상태로 유지되는 동안에, 제어 신호(EV)가 먼저 활성화되어 스위치 NMOS 트랜지스터(507)을 온시키고, 그리고 나서 제어 신호(CN)은 비활성화된다. 이어서, 제어 신호(LT)는 로우 레벨로 설정되어 래치형 증폭기를 완전히 온시킨다. 이 때에, 만일 입력점에서의 전위가 리셋 전위에 대하여 상승하면, 점(c)와 점(d)는 각각 정궤환에 의하여 신속하게 하이 레벨과 로우 레벨로 수렴한다. 만일 전위가 리셋 전위에 대하여 하강하면, 점(c)와 접(d)는 각각 정궤환에 의하여 로우 레벨과 하이 레벨로 신속하게 수렴한다.

리셋 동작이 수행될 때에 래치형 센스 증폭기에는 약간의 전류만이 흐르고, 신호는 레벨이 변하며, 정궤환 효과가 사용되므로 이득(gain)은 높다. 따라서, 고속의 응답이 높은 이득 및 낮은 전력 소모와 함께 실현될 수 있다.

이 래치형 센스 증폭기가 작은 입력 신호들도 적절하게 처리할 수 있도록 하기 위하여, 리셋 제어 펄스 신호()와 반전된 펄스 신호 RES가 등가의 회로를 통하여 센스 증폭기의 입력 단자로 입력된다. 이 등가 회로를 접속시킴으로써, 트랜지스터가 오프될 때 NMOS 트랜지스터의 게이트와 드레인에서의 겹치는 캐패시턴스들에 의하여 생기는 전압 변화들이 상쇄될 수 있다. 따라서, 각각의 단자는 더 정확성을 갖는 원하는 전위로 리셋시킬 수 있다. 예를 들어, 등가 회로로서 캐패시턴스 또는 공통의 드레인 및 소스 단자를 갖는 PMOS와 NMOS 트랜지스터에 의하여 구성되는 회로가 사용될 수 있다. 각각의 입력 단자가 그런 등가 회로를 접속시킴으로써 더 정확하게 리셋될 수 있으므로, 센스 증폭기의 입력 단자의 전위가 정확히 설정될 수 있다. 이 때문에 센스 증폭기는 캐패시턴스를 통과할 때 변화하는 작은 신호들조차도 적절히 처리할 수 있다.

이와 유사하게, 제어 신호들(R, CN, PR)이 공급되는 각각의 NMOS 스위치들은 상기 기술을 사용함으로써 작은 신호에 대해서도 적절히 동작할 수 있다.

[제7 실시예]

센스 증폭기부의 또 하나의 회로 구성을 제11도를 참조하면서 제7 실시예로서 이하에 설명하기로 한다. 제11도에서의 동일한 도면 부호들은 제7도, 제8도 및 제9도에서와 동일한 기능을 갖는 부분들을 나타내고, 이에 대한 상세한 설명은 생략하기로 한다.

제7 실시예의 구성은 제5 실시예에서의 초퍼 인버터 대신에 센스 증폭기로서 차동 증폭기가 사용된다는 점에서 제5 실시예와 다르다.

제11도를 참조하면, NMOS 트랜지스터(600 및 601)은 공통의 소스를 갖는 차동 증폭기 쌍을 구성한다. NMOS 트랜지스터(600 및 601)은 각각 PMOS 능동 부하(602 및 603)을 부하로서 드레인에 갖고 있어서 전류 거울(current mirror)형 차동 증폭기 회로를 구성한다. PMOS 능동 부하(602)의 드레인과 게이트는 단락되어 있고 제2 차동 증폭기로 접속되며, NMOS 트랜지스터(601)과 PMOS 능동 부하(603) 사이의 접속부는 제2 차동 증폭기의 출력으로서 접속된다. NMOS 트랜지스터(604)의 드레인은 차동 증폭기의 쌍인 NMOS 트랜지스터(600 및 601)의 공통 소스 부분으로 접속되고, 정전류원으로서의 역할을 한다. 이 정전류원은 제어 단자(617)의 제어 전위(D_ON)가 임계 전위(V_th)와 같거나 이보다 낮을 때 오프되고, 임의의 전압에 적용될 때 선정된 전류 값으로 설정된다. 제어 전위(D_ON)가 활성화되어 제1 및 제2 차동 증폭기를 작동시킨 후에, 제어 단자(614)에서 제어 신호(R)가 활성화되어 리셋 NMOS 트랜지스터(605)를 온시킨다. 이러한 동작과 함께, 제1 차동 증폭기의 게이트 전위는 리셋 전위(404)로 리셋된다.

그 후, 제어 신호(R)은 오프되어 제1 차동 증폭기의 게이트를 폴로팅 상태(floating state)로 설정하고. NMOS 트랜지스터(606)이 제어 단자(OC)를 통하여 온되어 NMOS 트랜지스터(601)의 드레인과 소스를 단락시킨다. 캐패시터(608)이 NMOS 트랜지스터(601)의 게이트로 접속된다. PMOS 능동 부하(603)과 NMOS 트랜지스터(601) 사이의 드레인 전류의 차이는 캐패시터(608) 내에서 또는 그로부터 충전 또는 방전된다.

이러한 동작에 의하여, NMOS 트랜지스터의 임계 전위(V_th)가 부궤환 효과에 의하여 연산 NMOS 트랜지스터의 쌍(600 및 601) 사이에 오프셋되더라도, 전체의 차동 증폭기 시스템은 오프셋을 보상하도록 동작한다. 그 결과, NMOS 트랜지스터(601)의 게이트 전압은 PMOS 능동 부하(603)과 NMOS 트랜지스터(601)의 드레인 전류의 차가 영(zero)이 되도록 결정된다. 이러한 상태에서, 제1 차동 증폭기 쌍의 출력 오프셋은 영(zero)이 되도록 제어되고, 입력 오프셋은 상쇄된다.

이 경우에는, 트랜스퍼 제어 펄스()가 활성화되면, 신호들은 입력 연산 캐패시터(410-1 내지 410-n)으로 입력되고, 공통 접속부(b), 즉 NMOS 트랜지스터(600)의 게이트에서 N개의 입력 신호에 대응하는 캐패시터 분할 출력의 합은 변하게 된다. 이 변화는 제1 차동 증폭기의 쌍인 NMOS 트랜지스터(600 및 601)에 의하여 증폭되어 차동 신호로서 제2 차동 증폭기의 쌍 트랜지스터인 NMOS 와 PMOS(609 및 610)으로 입력된다. NMOS 트랜지스터(609 및 610)은 공통의 소스를 갖고 있고, 각각 PMOS 능동 부하(611 및 612)를 드레인에 갖고 있어서 전류 거울형(current mirror type) 회로를 구성한다. 제어 신호(D_ON)에 의하여 제어되는 정전류원을 위한 NMOS 트랜지스터(613)의 드레인은 공통 소스 부분으로 접속된다. 이것은 제2 차동 증폭기의 쌍(609 및 610)을 작동시키게 된다.

제1 차동 증폭기의 쌍으로부터 출력된 출력 차동 신호는 제2 차동 증폭기의 쌍인 NMOS 트랜지스터(609 및 610)의 게이트들로 입력되어 다시 증폭된다. 그 결과, 입력 신호에 대응하는 논리 레벨을 갖는 하이 또는 로우 레벨의 신호가 PMOS 능동 부하(612)와 NMOS 트랜지스터(610)의 드레인 사이의 접속부로 출력된다.

상기 설명한 바와 같이, 센스 증폭기(205)는 차동 증폭기 구성을 갖고 있고, 각각의 차동 증폭기 쌍은 오프셋을 상쇄시키는 기능을 갖고 있다. 이러한 구성에 의하여 소신호에 대한 결정이 차동 증폭기의 높은 이득에 의하여 수행될 수 있다. 따라서, 다중 입력 단자의 수가 증가하더라도, 이 증가에 따라 차동 이득(differential gain)을 분명히 얻을 수 있고, 정확한 응답 결정이 실현될 수 있다. 결과적으로, 트랜지스터 수의 감소, 동작 속도의 증가, 전력 소모의 감소가 실현될 수 있다.

[제8 실시예]

상기 반도체 장치가 상관 계산 회로(correlation calculating circuit)에 적용되는 제8 실시예가 제12도를 참조하면서 이하에 설명될 것이다. 제12도를 참조하면, 이 회로는 다수결 연산 회로 블록(majority operation circuit block; 21-A, 21-B, 21-C)를 포함하는데, 이들 각각은 7개의 입력 단자, 인버터(22), 비교기(23), 다수결 연산 회로 블록(21-A)로 입력된 7개의 신호와 유사한 신호들이 입력되는 입력 단자 그룹(24 및 25), 선행하는 다수결 연산 회로 블록들로부터 출력 신호들을 수신하기 위한 입력 단자(26, 27 및 28) 및 입력 단자(26, 27 및 28)로 각각 접속된 캐패시터(29, 30 및 31)을 갖고 있다. 일반적인 입력 단자로 접속된 캐패시턴스를 C로 나타내면, 캐패시터들(29, 30 및 31)은 각각 캐패시턴스 값 4C, 2C 및 4C를 갖고 있다.

제12도를 참조하면, 입력 신호들은 각각 상관 계수(correlation coefficient, 33)과 함께 비교기(23)으로 입력된다. 각각의 비교기(23)은 입력 신호와 상관 계수(33)이 서로 일치할 때 하이 레벨 신호를 출력한다. 그렇지 않으면, 비교기(23)은 로우 레벨 신호를 출력한다. 비교기(23)으로부터의 출력들은 각각 다수결 연산 회로 블록(21-A 내지 21-C)로 입력된다. 비교기(23)으로부터의 출력들이 7-입력 다수결 연산 회로 블록(21-A)로 입력된다고 가정하자. 이런 경우에는, 입력들 중 대부분이 하이 레벨이면, 즉 7개의 입력 중 4개 또는 그 이상이 하이 레벨이면, 다수결 연산 회로 블록(21-A)는 하이 레벨 신호를 출력한다. 이 출력 상태가 표1에서 “S3”으로 표시되어 있다.

표 1

이와 유사하게, 예를 들어 7개의 입력과 등가인 4C의 캐패시턴스 값과 입력 단자(26)의 4개의 입력을 갖고 있는 11-입력 다수결 연산 회로 블록(21-B)는 7개의 입력 중 6개 또는 그 이상의 입력이 하이 레벨에 있으면 하이 레벨 신호를 출력한다[인버터(22)로부터의 출력은 로우 레벨에 있으므로 어떤 신호도 입력 단자(26)으로 입력되지 않는다). 이 출력 신호는 표1에서 “S2”로 표시된다. 블록(21-A 및 21-B)가 모두 하이 레벨로 설정되어 있다고 가정하자. 이러한 경우에는, 7개의 입력과 등가인 4C의 캐패시턴스와 입력 단자(28)의 4개의 입력 및 입력 단자(27)의 2개의 입력과 등가인 2C의 캐패시턴스를 갖고 있는, 총 13개의 입력을 갖고 있는 다수결 연산 회로 블록(21-C)는 7개의 입력 단자로 7개 또는 그 이상의 하이 레벨 신호들이 입력될 때 하이 레벨 신호를 출력하게 된다. 이 출력 상태가 표1에서 “S1”으로 표시되어 있다.

더 구체적으로는, 표1에서 “S3”은 하이 레벨 신호들의 수에 따라 7-입력 다수결 연산 회로 블록으로부터의 출력 값들을 나타낸다. 이어서, 제12도에 도시되어 있듯이, 7-입력 다수결 연산 회로 블록(21-A)로부터의 출력의 극성(polarity)이 인버터(22)에 의하여 반전되고, 결과 신호는 다수결 연산 회로 블록(21-B)의 가중치가 주어지는 입력 단자(26)으로 공급된다. 제13도는 다수결 연산 회로 블록(21-B)의 회로 구성의 예를 도시한다. 제13도를 참조하면, 캐패시터(29)는 또 하나의 입력 단자 경로에 접속된 캐패시터 C보다 4배 큰 캐패시턴스 값을 갖고 있다. 입력 단자 경로에 접속된 캐패시턴스 값이 C로 표시된다고 가정하자. 이런 경우에는, 제13도에 도시된 회로는 11개의 캐패시터들 C가 공통으로 접속된 11-입력 다수결 연산 회로 블록이고, 가중치가 주어지는 입력 단자로부터의 신호는 11개의 캐패시터들 중 4개의 캐패시터로 공급되고, 반면에 다수결 연산 회로 블록(21-A)에 입력되는 신호들과 동일한 신호들은 남은 7개의 단자로 인가된다. 예를 들어, 만일 제1 블록(21-A)의 7개의 입력 중 4개 또는 그 이상이 하이 레벨에 있으면, 상기 설명된 바와 같이 제2 블록(21-B)의 가중치가 주어지는 입력 단자에는 로우 레벨 신호가 공급된다. 그 다음 블록(21-B)의 가중치가 주어지는 입력 단자 이외의 입력 단자들로 공급된 7개의 신호들 중 6개 또는 그 이상의 신호들이 하이 레벨에 있으면, 11-입력 다수결 연산 회로는 입력 신호들 중 대부분이 하이 레벨에 있다고 결정하게 되고, 하이 레벨 신호를 출력한다. 제2 블록(21-B)의 7개의 입력 들 중 4개 이상 또는 5개 이하가 하이 레벨에 있으면, 입력들 중 대부분이 하이 레벨에 있지 않다고 결정되고, 로우 레벨 신호가 출력된다. 제1 블록(21-A)의 7개의 입력들 중 3개 이하가 하이 레벨에 있으면, 하이 레벨 신호가 가중치가 주어지는 입력 단자로 공급된다. 따라서, 만일 제2 블록(21-B)의 7개의 입력 중 2 이상 또는 3 이하가 하이 레벨에 있으면, “4” + “2” 또는 “4” + “3”이 6 이상이고 이는 대다수인 것으로 결정되므로, 하이 레벨 신호가 출력된다. 제2 블록(21-B)의 7개의 입력 중 하나 또는 그 이하가 하이 레벨에 있으면, “4” + “0” 또는 “4” + “1”이 6 미만이므로, 로우 레벨 신호가 출력된다. 표1에서 “S2”는 하이 레벨 신호들의 수에 따라 다수결 연산 회로 블록(21-B)로부터의 출력 값들을 나타낸다.

다수결 연산 회로(21-A 및 21-B)로부터의 출력의 반전된 신호들이 각각 입력 단자(28)보다 4배 큰 캐패시턴스 값 4C와 입력 단자(27)보다 2배 큰 캐패시턴스 값 2C를 갖고 있는, 다수결 연산 회로 블록(21-C)의 가중치가 주어지는 2개의 단자에 각각 공급되면, 표1의 “S1”에 나타나 있는 출력들을 얻을 수 있다. 표1에 나타나듯이, 이 회로 구성에 의하면 신호들과 상관 계수들이 서로 일치하는 복수의 입력 중 입력 갯수가 3개의 숫자(digit)를 갖는 이진수로 변환되어 출력될 수 있다.

제14도는 다수결 연산 블록을 도시하는 회로도이다. 이 회로는 기본적으로는 제4도에 도시된 것과 동일하다. 제14도를 참조하면, 이 블록은 리셋 스위치(41), 캐패시터들(42), 신호 트랜스퍼 스위치(43), 센스 증폭기(205), 센스 증폭기(205) 내의 제1 인버터(46), 센스 증폭기(205) 내의 제2 인버터(44), 제1 인버터(46)의 입력 단자를 리셋시키기 위한 제2 리셋 스위치(47), 리셋 전원(48), 제2 리셋 전원(50), 출력 단자(51), 캐패시터들(42)의 공통 접속부의 한쪽 단자에 있는 기생 캐패시턴스(49)를 포함한다. 기생 캐패시턴스는 이것에 한정되지는 않는다.

제15A도 내지 제15B도는 제14도의 회로의 작동을 설명하기 위한 개략적 타이밍도이다. 이하에서는 제15도A 내지 제15C도를 참조하여 이 회로의 동작을 설명할 것이다. 우선 각각의 캐패시터(42)의 하나의 터미널은 리셋 펄스 φ_RES에 의하여 리셋된다. 만약, 예를들어 전원 전압이 5-V 시스템이면, 전원 전압의 약 절반 즉 2.5 V가 리셋 전압으로 사용된다. 그러나 리셋 전압은 이 전압으로 제한되지 아니하고 다른 전압이 사용될 수 있다. 이와 거의 동시에, 센스 증폭기(205) 내의 인버터(46)의 입력 터미날은 리셋 스위치(47)을 켬으로써 리셋된다. 이 경우에, 리셋 전압은 인버터(46)의 출력이 반전되는 논리 반전 전압에 가까운 값으로 설정된다.

리셋 펄스 φ_RES가 디스에이블될 때, 캐패시터(42)의 두개의 터미널은 리셋 전압으로 유지된다. 각각의 신호 전송 스위치(43)이 트랜스퍼 펄스 φ_T에 의하여 턴온될 때, 입력 신호는 각각의 캐패시터(42)의 하나의 터미널로 트랜스퍼된다. 그 결과, 캐패시터(42)의 하나의 터미널의 포텐셜이 예를들어 2.5 V의 리셋 전압으로부터 로우 레벨에 대응하는 0 V 또는 하이 레벨에 대응하는 5 V로 변화한다. 각각의 캐패시터는 Ci의 캐패시턴스를 가지고, Co의 기생 캐패시턴스를 가지며, N 개의 캐패시터(42)들이 병렬로 연결된 것으로 가정한다. 이 경우에, 하나의 압력에 대하여, 캐패시터(42)들의 공통 접속부의 하나의 터미널의 전압은 캐패시턴스 분할에 의하여 인버터(46)의 논리 반전 전압에 가까운 값으로부터

(Ci x V)/(Co + NCi) [V] … (9)

로 변화한다.

입력 인버터(46)의 입력 터미널 전압이 논리 반전 전압으로부터 변화할 때, 인버터(46)의 출력 터미날 전압은 이 변화에 따라 반전된다. 신호들이 각각 N 개의 입력으로 입력될 때, 캐패시턴스 분할 출력의 합은 인버터(46)의 입력 터미널로 입력된다. 만약 N 개의 입력들의 다수 신호가 하이 레벨 신호인 경우에, 인버터(46)의 입력 터미널은 논리 반전 전압보다 높은 포텐셜로 쉬프트되고, 하이 레벨 신호가 센스 증폭기(205)의 출력 터미널(51)로 출력된다. 만약 N 개의 입력들의 다수 신호가 로우 레벨 신호인 경우에, 로우 레벨 신호가 출력 터미널(510로 출력된다.

이상과 같은 구성에서, 제14도에 도시된 회로는 다수의 입력의 대다수의 논리값을 출력하기 위한 주 동작 회로로서 기능한다. 즉, 제2 실시예로서 설명된 제4도의 회로는 주 동작 회로로 작동될 수 있다.

[제9 실시예]

제16도 및 표2를 참조하여 제9 실시예를 설명한다. 이 실시예는 본 발명을 사용하는 3비트 아날로그-디지탈 변환기(이하에서 A/D 변환기라 칭함)에 관한 것이다. 제16도를 참조하면, 이 A/D 변환기는 1 입력, 2 입력 및 3 입력 연산회로 블록(121-A, 121-B, 121-C), 인버터(122)들, 선행하는 연산 회로 블록들로부터 출력 신호를 각각 수신하기 위한 입력 터미널들(123, 124, 125) 및 입력 터미널들(123, 124, 125)에 각각 연결된 캐패시터들(126, 127, 128)을 포함한다. 일반적 압력 터미널에 연결된 캐패시턴스를 C로 표현할 때, 캐패시터들(126, 127, 128)은 각각 C/2, C/2, 및 C/4의 캐패시턴스 값을 가진다. A/D 변환기는 또한 아날로그 압력 터미널(129), 설정 입력 터미널(130), 각각 C/4 및 C/8의 캐패시턴스 값을 가지고 각각 설정 입력 터미널(130)에 연결된 캐패시터(131, 132) 및 디지탈 출력 신호 터미널(S1, S2, S3)를 포함한다.

이 실시예에서는 5-V 전원이 사용되는 것으로 가정한다. 제16도를 참조하면, 연산 회로 블록(121-A) 내의 센스 증폭기 입력이 0 V로 리셋되고, 연산 회로 블록(121-B, 121-C)들 내의 센스 증폭기 입력들이 2.5 로 리셋된다. 또한, 신호 입력 터미널(123, 124, 125) 및 입력 터미널(130)의 입력 동작 캐패시터(202)들은 5 V로 리셋된다. 설정 입력 터미널(130)은 0 V로 리셋되고, 입력 터미널(129)의 입력 전압은 0 V로부터 아날로그 신호 전압으로 변화되는 것으로 가정한다. 이 경우에, 만약 연산 회로 블록(121-A) 내의 아날로그 압력 신호가 2.5 V 이상으로 설정되면, 블록 내의 센스 증폭기 입력 전압은 논리 반전 전압(이 경우에 2.5 V)를 초과하고, 하이 레벨 신호가 입력된다. 표2의 “S3”는 이 결과를 보여준다.

표 2

아날로그 입력 신호가 2.5 V 이상일 때, 입력 터미널(123)의 리셋 전압은 5 V의 리셋 전압으로부터 0 V로 변화한다. 이 경우에, 연산 회로 블록(121-B) 내의 센스 증폭기 입력 터미널에서의 포텐셜 변화는

{C x VA - (C/2) x 5 - (C/4) x 5}/(C + C/2 + C/4) [V]} … (10)

로 주어진다. 이때, VA는 아날로그 입력 신호 전압이다.

이 표현에 명백히 드러나는 바와 같이, 연산논리 클록(121-B)는 아날로그 신호 전압 VA가 3.75 V 이상일 때, 하이 레벨 신호를 출력하고, 아날로그 신호 전압 VA가 2.5 V(포함) 내지 3.75 V(불포함)의 범위 일 때 로우 레벨 신호를 출력한다. 표2의 “S2”는 그 결과를 보여준다.

유사하게, 표2의 “S1”은 연산 회로 블록(121-C)로부터의 출력을 나타낸다.

이 실시예에 따라, 표2에 표시된 바와 같이, 아날로그 신호 전압을 3비트 디지탈 신호로 변환하고 그 신호를 출력하기 위한 A/D 변환기가 매우 작은 구성을 가지고 작동 속도가 증가되며 전력 소비가 감소되도록 제작될 수 있다.

이 실시예는 3비트 A/D 변환기를 예시한다. 그러나 본 발명은 이 실시예에 의하여 제한되지 않으며 보다 많은 수의 비트를 가지는 A/D 변환기에 용이하게 응용될 수 있다.

이 실시예는 캐패시턴스를 이용하는 플래시형 A/D 변환기를 예시한다. 그러나, 본 발명은 이것으로 제한되지 않는다. 만약, 예를들어 본 발명이 레지스터 어레이에 입력된 신호가 기준 신호와 비교되고 비교 결과가 엔코더에 의하여 엔코드되는 A/D 변환기의 엔코더 회로부에 응용되더라도 전술한 바와 동일한 결과가 얻어진다.

전술한 바와 같이, 각각의 다수의 입력 터미널들에 대응하는 각각의 캐패시턴스 수단의 하나의 터미널이 공통으로 연결되어 있는 회로 블록에서, 공통 연결부로부터의 신호는 센스 증폭기로 입력되고, 다수의 입력 터미널들에 연결된 캐패시턴스들의 최소 캐패시턴스가 C로 표현될 때, 캐패시터의 캐패시턴스의 합은 대략 최소 캐패시턴스의 홀수배가 된다.

제어 입력 터미널을 사용하지 아니하고, 단지 최소 캐패시턴스만에 의하여 상관 회로가 구성된다. 제12도의 제8 실시예에서 설명된 바와 같이, 제어 입력 터미널이 있는 경우에도 각각의 제어 입력 터미널에 연결된 캐패시턴스는 짝수인 2C 및 4C의 캐패시턴스 값을 가진다. 이들 캐패시턴스 값의 합과 홀수 값인 입력 신호 터미널에서의 캐패시턴스 값은 최소 캐패시턴스 C의 홀수배이거나 대략 홀수배가 된다. 이러한 구성에서, 원하는 기준값으로부터 하나의 값이 명확히 구별될 수 있고, 따라서 동작의 정확성이 개선될 수 있다.

이상에서는 상관 회로에 관련하여 본 발명의 실시예가 설명되었다. 하지만, 2진 D/A 변환기의 최소 비트 LSB 신호 입력 캐패시턴스가 C로 표현될 때, 다음 비트는 4C의 캐패시턴스를 가진다. 그리하여 다수의 입력 터미널에서의 캐패시턴스의 합이 최소 캐패시턴스의 홀수배가 되거나 대략 홀수배가되어, 고정밀도의 D/A 변환을 실현시킨다.

또한 제16도의 제9 실시예에서 설명된 바와 같이, A/D 변환기의 경우에도, 연산 논리 블록(121-A) 내에서 아날로그 신호 레벨이 전체 레인지의 1/2보다 크거나 작은지를 명확하기 결정하기 위한 분할 수가 1(1C)이고, 연산 논리 블록(121-B)내에서 아날로그 신호 레벨이 전체 레인지의 1/4, 2/4, 3/4, 또는 4/4보다 크거나 작은지를 명확하기 결정하기 위한 분할 수가 3, 즉 홀수이다. 즉, 이들 값의 합은 C/4를 최소값이라 할때, 1 + 2 + 4 = 7 이되어 홀수, 즉 홀수배가 된다. 연산 회로 블록(121-C)에서, C/8이 최소값으로 간주되고, 최소값의 배수들인 C/4, C/2, C가, 1 +2 +4 +8 = 15, 즉 홀수 배수가 설정되도록 설정된다.

이러한 구성을 사용하여, 고정밀도의 연산 동작이 실행될 수 있기 때문에, 불필요하게 큰 캐패시턴스를 사용하지 아니하고 연산 동작이 실행될 수 있다. 따라서, 전력 소비의 감소와 동작 속도의 증대가 실현될 수 있다.

이상의 실시예는 상관 계산 장치 및 A/D 변환기를 예시하여 설명되었다. 그러나, 본 발명은 이들로 제한되지 않는다. 본 발명이 D/A 변환기, 합산기 또는 감산기 등의 논리 회로에 응용되더라도 전술한 바와 동일한 효과가 얻어질 수 있음이 명백하다.

본 발명이 D/A 변환기에 응용되었다고 가정하자. 이 경우에, LSB 데이타를 수신하기 위한 캐패시턴스를 C로 표현하면, 캐패시턴스 C를 상위 비트에 따라 2C, 4C, 8C로 순차적으로 승산함으로써 2진 아날로그-디지탈 변환이 실현될 수 있다. 이 경우에, 공통으로 접속된 캐패시턴스의 터미널의 신호가 MOS 소스 팔로우어 증폭기에 의하여 수신될 수 있다.

[제10 실시예]

제18A도 및 제18B도는 본 발명의 제10실시예를 도시한다. 제10실시예에서, 본 발명의 기술과 종래의 회로 기술이 결합되어 동화상 등을 위한 모션 검출 칩을 구현한다. 제17도를 참조하면, 모션 검출 칩은 각각 표준 데이타 및 기준 데이타를 저장하는 메모리 유니트(161, 162), 상관 계산 유니트(163), 칩 전체를 제어하기 위한 제어 유니트(164), 상관 계산 유니트(163)으로부터의 상관 결과를 합산하기 위한 합산기(165), 합산기(165)로부터의 합산 결과의 최소값을 저장하기 위한 레지스터(166), 비교기로서 가능하고 최소값의 어드레스를 저장하기 위한 비교 메모리 유니트(167) 및 출력 버퍼/출력 결과 저장 유니트(168)을 포함한다. 표준 데이타 스트링은 입력 버스(170)으로 입력되고, 표준 데이타 스트링과 비교될 기준 데이타 스트링은 입력 버스(170)으로 입력된다. 메모리 유니트(161, 162)는 범용 CMOS 회로로 구성된 SRAM에 의하여 구성된다.

기준 데이타 메모리 유니트(162) 및 표준 데이타 메모리 유니트(161)로부터 입력되어 상관 계산 유니트(163)으로 보내진 데이타는 본 발명에 따른 상관 계산 회로에 의하여 상관 계산된다. 그리하여 데이타는 고속 병렬 연산 동작에 의하여 처리된다. 이러한 이유 때문에, 적은 수의 소자를 사용하여 고속 동작이 달성되고, 칩 크기가 축소되며, 따라서 비용이 감소하게 된다. 상관 계산 결과는 합산기(165)에서 상관 계산의 점수화(평가)를 받게되고, 그 결과 얻어진 값은 비교 메모리 유니트(167)에 의하여 전술한 상관 계산 이전의 최대 상관 결과 (추가값은 최소치임)가 저장되는 레지스터 유니트(166)의 값과 비교된다. 현재의 연산 결과가 이전의 계산 결과의 최소값보다 작다고 가정한다. 이 경우에, 그 결과 값은 레지스터 유니트(166)에 새로이 저장된다. 이러한 동작으로, 최대 상관 결과가 레지스터 유니트(166)에 저장되고, 모둔 데이타 스트링이 계산된다. 그 후에, 그 계산 결과는 출력 버스(171)을 통하여 16비트 신호로서 출력된다.

제어 유니트(164), 합산기(165), 레지스터(166), 비교 메모리 유니트(167) 및 출력 버퍼/출력 결과 저장 유니트(168)은 범용 CMOS 회로로 구성된다. 합산기(165)등을 위하여 본 발명의 리셋 소자를 포함하는 회로 구성을 사용함으로써, 특히 센스 증폭기의 정확한 동작과 고속 동작이 실현될 수 있다. 전술한 바와 같이, 연산 동작이 캐패시턴스를 기초로 실행되기 때문에 동작 속의 증대와 비용의 감소에 더불어 전력 소비가 감소될 수 있다. 따라서, 이러한 칩은 8-mm VTR 등의 휴대용 기기에 적합하다.

[제11 실시예]

제18A도 내지 제18C도를 참조하여 본 발명의 제11 실시예를 설명한다. 제11 실시예는 본 발명의 기법과 광학적 센서(솔리드 스테이트 이미지 픽업 소자)를 결합하여 얻어지고 이미지 데이타가 독출되기 이전에 고속 이미지 처리를 실행하도록 구성된 칩 구성에 관한 것이다.

제18A도는 본 발명에 따른 칩의 전체적 구성을 도시하는 개략적 블록도이다. 제18B도는 본 발명에 따른 칩의 픽셀부의 부성을 도시하는 개략적 회로도이다. 제18C도는 본 발명에 따른 칩의 동작 내용을 개략적으로 도시하는 도면이다.

제18A도 내지 제18C도를 참조하면, 칩은 각각 광전 변환 소자를 포함하는 광 수신부(141), 라인 메모리(143, 145, 147, 149), 상관 계산 유니트(144, 148), 및 연산 출력 유니트(150)을 포함한다. 제18B도에 도시된 광 수신부(141)은 광신호 출력 터미널(142, 146)을 출력 버스 라인들에 연결시키는 커플링 캐패시터(151, 152), 바이폴라 트랜지스터(153)의 베이스 영역에 연결된 캐패시터(154) 및 스위치 MOS 스위치 트랜지스터(155)를 포함한다. 영상 데이타 감지 유니트(160)에 입사되는 영상 데이타는 바이폴라 트랜지스터(153)의 베이스 영역에 의하여 광전 변환된다.

관전 변환된 광 캐리어에 대응하는 출력은 바이폴라 트랜지스터(153)의 에미터에 의하여 독출되어 입력 저장된 전하 신호에 따라 출력 버스 라인(142, 146)의 포텐셜을 높인다. 전술한 동작으로 말미암아, 수직 방향의 픽셀들의 합상 결과가 라인 메모리(147)에 의하여 독출되고, 수평 방향의 픽셀들의 합산 결과가 라인 메모리(143)에 의하여 독출된다. 바이폴라 트랜지스터(153)의 베이스 포텐셜이 상승될 영역이 픽셀부의 캐패시터(154)를 통하여 디코더(도시되지 않음)에 의하여 선택되면, X 또는 Y 방향의 영상 데이타 감지 유니트(160)의 임의의 영역 내의 합산 결과가 출력될 수 있다.

제18C도에 도시된 바와 같이, 영상(156, 157)들이 각각 시간 t₁과 시간 t₂에 입력된다고 가정한다. 이 경우에, Y 방향 내의 출력들이 합산되면, 그 합산 결과는 제18C도의 차량의 운동 상태를 나타내는 영상 신호(158, 159)가 된다. 이들 데이타는 각각 제18A도의 라인 메모리(147, 149) 내에 저장된다. 또한, 수평 방향의 데이타들은 각각 라인 메모리(143, 145) 내에 저장된다.

제18C도의 영상 신호의 데이타 스트링 출력(158, 159)로부터 명백히 알 수 있듯이, 두 개의 데이타는 영사의 이동에 따라 상호 쉬프트된다. 상관 계산 유니트는 쉬프트의 크기를 계산한다. 이와 유사하게, 상관 계산 유니트(144)에 의하여 수평 방향의 데이타가 계산될 때, 2차원 평면 상에서의 물체의 이동이 매우 간단한 방법으로 검출될 수 있다.

본 발명에 따른 상관 계산 회로는 상관 계산 유니트(144, 148)에 응용될 수 있다. 그 결과 형성되는 회로는 종래의 회로보다 적은 수의 소자를 가지며, 각 소자들이 감지기 픽셀의 피치로 배치될 수 있다. 이러한 구성은 센서로부터의 아날로그 신호에 기초한 산술 연산을 위하여 설계되었다. 만약 본 발명에 따른 A/D 변환기가 라인 메모리 유니트와 출력 버스 라인 사이에 배치되면, 디지탈 상관 계산 역시 적절히 실행될 수 있다.

이상에서는 본 발명에 따른 센서 소지로서 바이폴라 소자가 설명되었다. 이상의 실시예에서는 비록 MOS 소자가 사용되었으나, 증폭 트랜지스터를 사용하지 아니하고 단지 광 다이오드만을 사용하여 효과적인 센서 소자가 얻어질 수 있다.

이 실시예에서, 상이한 시간에 얻어진 데이타 스트링의 상관 계산이 실행된다. 그러나, 하나의 메모리 유니트 내에 인지될 다수의 패턴 데이타의 X 및 Y 투사 결과들이 저장되어 있으면, 패턴 인식 역시 실현될 수 있다.

전술한 바와 같이, 본 발명의 화상 압력 장치 및 상관 계산 장치 등을 결합하여 다음과 같은 효과가 얻어질 수 있다.

(1) 종래의 감지기로부터 직렬로 독출된 데이타를 처리하는 대신 병렬로 동시에 독출된 데이타에 대하여 병렬 산술 연산이 실행되기 때문에, 고속의 이동 검출 및 패턴 인식 처리가 실현될 수 있다.

(2) 감지기를 포함하는 원칩(one-chip) 형태의 반도체 장치가 형성되고, 주변 회로의 크기를 증대시키지 아니하고 영상 처리가 실현될 수 있다. 다음의 고성능 제품들이 저렴한 비용으로 제작될 수 있다:

(a) TV 화면을 시청자를 향하게 하는 제어 장치;

(b) 풍향을 에어컨디셔너로부터 사용자로 향하게 하는 제어 장치;

(c) 8mm VTR 카메라용 트랙킹 제어 장치;

(d) 공장용 라벨 인지 장치;

(e) 사람을 자동적으로 삭별하는 로보트; 및

(f) 차량 간 거리 제어 장치

이상에서는 본 발명과 영상 입력 장치의 조합을 설명하였다. 그러나, 본 발명은 영상 데이타처리뿐만 아니라 음성 인식 처리 등에도 효과적임이 자명하다.

제19도는 캐패시터를 통하여 공통적으로 접속된 다수의 입력 단자를 가지고, 공통 접속 단자에 접속된 입력 단자를 가지는 반전 증폭기를 가지는 반도체 회로를 사용하여 로우 전압을 비교/결정하는 회로의 단순한 예를 도시한다.

제19도를 참조하면, 이 회로는 신호 압력 단자 1, 2, 3, . . . n, 캐패시턴스 C1, C2, C3, . . . , Cn, 반전 증폭기의 입력 단자(10), 반전 증폭기의 출력 단자(100), 반전 증폭기의 입력 및 출력 단자 사에 배치된 스위치 M1, 및 스위치 M1의 제어 단자(20)을 포함한다. 이러한 구성에서, 스위치 M1이 오프 상태이고 반전 증폭기의 입력 단자가 부동 상태에 있을때 포텐셜 차이 VH가 제1 신호 입력 단자에 인가되면, 반전 증폭기의 입력 단자에서 발생되는 전압 Vfg는 다음과 같이 주어진다.

Vfg = VH*C1/{C1 + C2 + C3 + . . . + Cn} . . . (11)

이때, 만약 예를들어 C1 = C2 = C3 . . . = Cn 이면, Vfg는 VH/n이 된다. 만약 C1 = (C2)/2 = (C3)/4 = . . . (Cn)/2^(n-1)이면, Vfg는 VH/2^(n-1)이 된다. 즉, 전압 Vfg는 n의 값에 따라 크게 감소한다. (n = 8이고 VH = 5 V일때, 625 mV 및 20 mV가 각각 얻어진다)

그러한 작은 전압의 변화를 검출하기 위하여, 예를들어 반전 증폭기의 입력 단자 전압을 반전기의 전송 특성의 중간 레벨로 클램크하고 각각의 신호 입력 단자에 입력신호가 공급되기 이전에 최대 전압 이득이 설정된 동작 포인트로 반전 증폭기를 설정한다. 그 후에, 전술한 바와 같이, 스위치 M1이 턴 오프되고, 입력 신호가 소정의 신호 입력 단자로 공급된다. 비록 반전 증폭기의 입력 단자에 발생되는 전압 Vfg가 10 mV 정도로 낮더라도, 반전 증폭기의 전압 이득이 크기 때문에 반전 증폭기는 낮은 전압에 의하여 반전된다. 그 결과, 높은 정밀도의 전압 변화 검출과 비교/검출 동작이 이루어 질 수 있다.

그러나, 이 회로는 반전 증폭기가 중간 레벨로 클램프된 후에 각각의 신호 입력 단자에 인가되는 정(positive) 방향으로의 전압 변화에 응답하여 반전 증폭기가 신속히 반전되도록 설계되었다. 따라서 이 회로는, 예를들어 증폭기가 중간 레벨로 클램프/리셋된 후에 임의의 포텐셜 레벨을 초과하는 포텐셜 변화가 있는 경우에만 반전 증폭기를 반전시키는 제어 동작에 직접 응용될 수 없다.

이하의 실시예는 특히 후술되는 이러한 문제를 해결하기 위하여 고안되었다.

[제12 실시예]

제20도는 본 발명의 제12 실시예를 설명하기 위한 개략적 회로도이다. 제20도를 참조하면, 이 회로는 신호 압력 단자 1, 2, 3, . . . , n, 반전 증폭기의 입력 단자의 전위 Vfg를 원하는 레벨로 쉬프트시키기 위한 제어 단자(200), 캐패시턴스 C1, C2, C3, . . . , Cn, Cd, 반전 증폭기의 입력 단자(10), 반전 증폭기의 출력 단자(100), 반전 증폭기의 입력 단자와 출력 단자 사이에 배치된 스위치 M1, 및 스위치 M1의 제어 단자(20)을 포함한다.

제20A도 내지 제20E도는 본 발명의 동작을 설명하기 위한 개략적 타이밍도이다. 이러한 동작은 제20A도 내지 제20E도를 참조하여 이하에서 상세히 설명될 것이다.

클램프/리셋 인터벌 Tcp 중에, 신호Vcp가 하이 레벨로 설정되고, 스위치 M1이 턴온되어 반전 증폭기의 입력 단자의 전위가 반전기의 전송 특성의 중간 레벨 Vinv로 클램프된다. 이 시간에, 모든 신호 입력 단자 1, 2, 3, . . . , n은 로우 레벨로 설정되고, 제어 단자(200)이 하이 레벨로 설정된다.

신호 Vcp는 스위치 M1을 턴오프시키고 반전 증폭기의 입력 단자를 부동 상태로 설정하기 위하여 로우 레벨로 설정된다. 그 후에 제어 단자(200)은 로우 레벨로 설정된다. 그 결과, 부동 상태에 있는 반전 증폭기의 입력 단자의 전위 Vfg는 중간 레벨 Vinv로부터 캐패시턴스 Cd를 통하여 ΔV만큼 쉬프트된다.

만약 하이 레벨과 로우 레벨 간의 전위 차이를 VH로 표현하면, ΔV는 다음과 같이 주어진다.

ΔV = VH*Cd/{C1 + C2 + C3 + . . . + Cn + Cd} … (12)

따라서, 만약 캐패시턴스 C1, C2, C3, . . . , Cn 및 캐패시턴스 Cd의 비가 임의로 설정되면, 중간 레벨 Vinv로부터의 쉬프트의 크기는 임의의 값으로 설정될 수 있다. 예를들어, C1 = (C2)/2 = (C3)/4 = . . . Cn/2^(n-1)이고 Cd = C1/2이면, ΔV는 n =8 이고 VH = 5 V인 경우에 약 10 mV가 된다. 따라서, 중간 레벨 Vinv로부터의 쉬프트 크기가 미소 레벨로 제어될 수 있다.

부동 상태에 있는 반전 증폭기의 입력 단자의 전위 Vfg가 이러한 방식으로 제어 단자(200)에 의하여 레벨 쉬프트된 후에, 신호 전압들은 능동 인터벌 Tact를 가지고 신호 압력 단자 1, 2, 3, . . . , n에 각각 입력된다. 신호 압력 단자 1, 2, 3, . . . , n에 각각 입력되는 신호 전압을 V1, V2, V3, . . . , Vn이라 하면, 각각의 신호 전압이 인가될 때 반전 증폭기의 입력 단자에 발생되는 전위 Vfg는 다음과 같이 주어진다.

Vfg = Vinv - ΔV + {V1C1 + V2C2 + V3C3 + . . . + VnCn}/

{C1 + C2 + C3 + . . . + Cn} … (13)

이 방정식은 방정식 (12)와 C1 + C2 + C3 + . . . Cn >> Cd라는 가정에 기초한다. 방정식(13)에서 알 수 있는 바와 같이, 비록 반전 증폭기의 압력 단자의 전위 Vfg가 각각의 신호 전압이 인가될 때 상승하지만, 반전 증폭기는 그 상승의 크기가 최초로 설정된 쉬프트 값 ΔV를 초과하지 않는 한 반전되지 않는다.

각각의 신호 전압이 상승하고 상승 크기가 쉬프트 크기 ΔV를 초과하는 경우에만 반전 증폭기가 반전된다. 전술한 바와 같이, 이 실시예에서 로우 전압을 검출하여 비교/결정 동작을 실행함에 있어 반전 증폭기는 중간 레벨로부터 임의의 전위 레벨을 초과하는 전위 차이가 발생할 경우에만 반전된다.

이 실시예에서 반전 증폭기가 비교/결정 유니트로서 사용되었다. 그러나, 본 발명은 이에 의하여 제한되지 아니하고 반전 증폭기와 동일한 기능을 하는 임의의 장치가 사용될 수 있다. 예를들어, 일반적인 차동입력형 증폭기 등이 사용될 수 있다.

로우 레벨 셋팅 동작 및 신호 전압 입력 동작을 적절히 스위칭하기 위한 스위치가 각각의 신호 입력 단자마다 요구된다.

또한, 이상과 같은 일련의 구동 동작을 실현하기 위하여, 이 회로는 적절한 타이밍에 각각의 신호 입력 단자의 스위치에 제공되는 스위칭 신호, 반전 증폭기 내에 배치된 스위치에 제공되는 제어 신호, 및 반전 증폭기의 입력 단자 전위를 쉬프트 시키기 위한 제어 신호를 발생시키도록 논리적으로 설계된 제어 회로 수단을 가져야 한다. 그러한 제어 회로로서 예를들어 지연 소자를 사용하는 회로, 논리 소자를 조합하여 이루어진 회로 또는 클럭에 기초하여 제어되는 논리 소자를 사용하는 회로 등이 사용될 수 있다.

[제13 실시예]

제22도는 본 발명의 제13 실시예를 설명하기 위한 개략적 회로도이다. 제22도를 참조하면, 이 회로는 신호 입력 단자 1, 2, 3, …, n, 반전 증폭기의 입력 단자의 전위 Vfg를 원하는 레벨로 시피트시키기 위한 제어 단자(200), 캐패시턴스(C1, C2, C3, …, Cn, Cd), 반전 증폭기의 입력 단자(10), 반전 증폭기의 출력 단자(100), 반전 증폭기의 입력 단자와 출력 단자 사이에 배치된 스위치(M1) 및 스위치(M1)의 제어 단자(20)을 포함한다. 이 실시예는 반전 증폭기의 출력 및 입력 단자 사이에 배치된 스위치를 제어하기 위한 온/오프 신호 또는 이들의 반전된 신호가 반전 증폭기의 입력 단자의 전위(Vfg)를 원하는 레벨로 쉬프트시키기 위한 제어 신호로서 사용되는 점에 특징이 있다. 제13 실시예는, 제12 실시예와는 달리, 반전 증폭기의 입력 단자의 전위(Vgf)를 원하는 레벨로 쉬프트시키기 위하여 별도의 제어 신호를 사용할 필요가 없다. 따라서, 단순한 구성을 사용하여 원하는 기능이 실행될 수 있다.

반전 증폭기의 입력 단자의 전위(Vfg)가 원하는 레벨로 쉬프트되는 타이밍은 출력 및 입력 단자 사이에 지연 소자 등을 적절히 삽입시켜 반전 증폭기의 출력 및 입력 단자들 사이에 배치된 스위치가 턴 오프되는 타이밍에 대하여 지연될 수 있다.

이 실시예의 동작은 제12 실시예의 경우와 기본적으로 동일하다.

[제14 실시예]

제23도는 본 발명의 제14 실시예를 설명하기 위한 개략적 회로도이다. 이 실시예에서, 전술한 실시예의 회로와 각각 동일한 8개의 회로들에 의하여 8비트 다단형 A/D 변환기가 구성된다. 아날로그 스위치를 통하여 8개의 회로 각각에 아날로그 신호(Vin)이 입력된다. 각각의 회로는 하나의 비트에 대응한다. 최상위 비트(MSB)에서 1/2 레벨 결정이 실행된다. 하위 비트들에서, 1/4 레벨, 1/8 레벨, 1/16 레벨 … 등에서의 결정이 실행된다. 상위 비트들에서의 결정 결과는 하위 비트로의 입력 신호로서 순차적으로 피드백 된다. 하위 비트들에서는, 아날로그 신호 Vin과 상위 비트들로부터의 신호에 기초하여 레벨 결정이 실행된다.

본 발명의 A/D 변환기의 전체적 동작을 설명하기 이전에, 우선 각각의 비트의 회로 구성을 설명한다.

제24도는 8비트 A/D 변환기의 제0번 내지 제7번 비트들 중 제4 비트를 구성하는 회로의 상세한 내적 구성을 도시한다. 아날로그 신호(Vin)이 다수의 입력 단자들 중의 하나로 입력되고, 상위 출력 신호(Dn + 2)의 반전된 신호가 나머지 입력 단자 각각에 입력된다. 또한, 제1 반전 증폭기의 출력 및 입력 단자 사이에 스위치(M1)이 배치된다.

제1 반전 증폭기의 입력 단자의 전위(Vfg)를 쉬프트시키기 위한 제어 신호(VC)로서, 스위치 입력을 제어하는 신호(Vcp)가 입력된다. 이 회로는 또한 적절한 타이밍에 신호들을 하위 비트들로 전송하기 위하여 사용되는 스위치 및 반전기들을 포함한다. N이 A/D 변환기의 비트 수를 나타내고, n이 비트 번호(n=0 내지 N-1; 0=LSB; N-1=MSB)를 나타내고, j가 캐패시턴스 번호(j=1 내지 N-n-1)를 나타낸다고 하면, 각각의 입력 단자에 접속된 캐패시턴스(Cin, C1, C2, …, Cd)는 다음과 같은 관계를 가진다:

Cj = Cin/2^(N-n-j)

Cd = Cin/2^(N-n) … (14)

제25A도 내지 제25G도는 제24도의 회로의 동작 타이밍과 각 부분에서의 전위 변화를 도시한다. 이 회로의 동작을 제25A도 내지 제25G도를 참조하여 설명한다.

클램프/리셋 인터벌 Tcp 내에, 신호(Vcp)는 하이 레벨로 설정되고, 스위치(M1)이 턴온되어, 제1 반전 증폭기의 입력 단자의 전위기 반전기의 전송 특성의 중간 레벨(Vin)으로 클램프된다. 이때에, 아날로그 신호 입력 단자는 로우 레벨로 설정된다. 또한, 전송 반전기를 통하여 각각의 신호 입력 단자가 하이 레벨로 설정되고 제어 단자(Vc)가 하이 레벨로 설정된다.

신호(Vcp)가 로우 레벨로 설정되어 스위치(M1)을 턴온시키고 그 이후에 반전 증폭기의 입력 단자를 부동 상태로 설정시킬 때, 제1 반전 증폭기의 입력 단자의 전위(Vfg)는 캐패시턴스(Cd)를 통하여 중간 레벨로부터 ΔV만큼 쉬프트된다.

VH가 로우 레벨과 하이 레벨의 전위차라하면, n번째 비트에서의 ΔVn은 다음과 같이 주어진다.

ΔVn = VH * Cd{∑C; + Cin + Cd} … (15)

방정식(14) 및 (15)로부터, 예를 들어 LSB(n=0)에서의 ΔV는 VH/511이 된다. 만약 VH = 5V이면, ΔV는 약 10mV가 된다. n = 1인 경우에 ΔV는 VH/225이고, n = 2인 경우에 ΔV는 VH/127이 된다. 다른 ΔV 값들도 동일한 방식으로 계산될 수 있다.

부동 상태에 있는 제1 반전 증폭기의 입력 단자의 전위(Vfg)가 이와 같은 방식으로 제어 단자(Vc) 및 캐패시턴스(Cd)를 통하여 원하는 레벨로 쉬프트된 후에, 램프(ramp) 형태의 아날로그 신호(Vin)이 아날로그 신호 입력 단자에 입력되고, 상위 비트로부터의 출력 신호(Dn = 1)의 반전된 신호가 전송 반전기를 통하여 각 비트를 구성하는 회로의 각 신호 입력 단자에 입력된다. 초기 단계에서는, 모든 비트의 출력 신호가 로우 레벨로 설정된다.

아날로그 신호가 입력되는 초기 단계에서, 예를 들어 LSB에 위치하는 제1 반전 증폭기의 입력 단자에서 발생되는 전위(Vfg)는 다음과 같이 주어진다.

Vfg = Vinv - ΔV + {VINCIN}/{∑C; + Cin + Cd} … (16)

식(16)에서 알 수 있는 바와 같이, LSB에서 제1 반전 증폭기의 입력 단자의 전위(Vfg)가 최초로 쉬프트되는 전위 크기 ΔV(10mV)를 초과하는 경우에만 제1 반전 증폭기가 반전된다. 그 결과, LSB에 대응하는 출력 신호가 하이 레벨로 변화된다. 아날로그 신호(Vin)의 레벨이 더욱 상승할 때, n = 1로 표시되는 비트에 관하여 설명한 바와 동일한 현상이 발생한다. 그러나, n=1로 표시되는 비트에서, 제1 반전 증폭기가 반전되는 전위 상승폭은 20mV(5V/255), 즉 LSB에서의 전위 상승폭의 2배가 된다.

전술한 내용을 기초로하여 본 발명이 다단형 A/D 변환기의 전체적 동작을 설명한다. 클램프/리셋 인터벌(Tcp) 내에서의 동작이 완료되고, 전술한 바와 같이 각각의 비트의 제1 반전 증폭기의 입력 단자의 전위(Vfgn)이 예정된 레벨로 설정된 후, 제26A도 내지 제26I도에 도시된 바와 같이 예정된 기울기로 전위가 상술하도록 아날로그 신호(Vin)이 인가된다. 그 결과, 각각의 비트의 제1 반전 증폭기의 입력 단자의 전위(Vfgn)도 역시 캐패시턴스(Cin)을 통하여 램프의 형태로 상승한다. 전위 Vfgn의 변화폭 대 아날로그 신호(Vin)의 변화폭의 비를 전압 이득 Gn으로 나타내면, 전압 이득 Gn은 다음과 같이 주어진다.

Gn = Cin/{Cin + ∑Cj + Cd} … (17)

식(17)에 따라, 각 비트들의 제1 반전 증폭기의 입력 단자의 모든 캐패시턴스가 동일한 값으로 설정되면, 각각의 비트들의 이득 Gn은 동일해 진다. 따라서, 제26A도 내지 제26I도에 도시된 바와 같이, 각 비트들의 제1 반전 증폭기의 입력 단자들의 전위 Vfgn은 아날로그 신호(Vin)의 변화에 대하여 동일한 기울기로 상승한다.

최하위 비트(LSB)의 제1 반전 증폭기의 전위 VfgO가 아날로그 신호(Vin)의 레벨의 상승에 대하여 10mV만큼 상승하여 중간 레벨(Vinv)에 도달하면, LSB의 제1 반전 증폭기는 반전된다. 그 결과, 제26A도 내지 제26I도에 도시된 바와 LSB의 출력 단자 D0는 하이 레벨로 설정된다.

아날로그 신호 Vin의 레벨이 더욱 상승할 때에, 다음 상위 비트의 제1 반전 증폭기의 입력 단자의 전위 Vfg1은 10mV만큼 상승하여 중간 레벨 Vinv에 도달한다. 이 때에, 반전 증폭기는 반전된다. 그 결과, 제26A도 내지 제26I도에 도시된 바와 같이, 제1 비트의 출력 단자 D1은 하이 레벨로 설정된다.

제1 비트의 출력 단자 D1이 하이 레벨로 설정될 때, 반전된 신호는 하위 비트(LSB)로 피드백된다. 이때에 LSB의 제1 반전 증폭기의 입력 단자의 전위 Vfg0가 캐패시턴스 Cn을 통하여 n번째 비트로부터의 피드백 전압에 의하여 요동(fluctuate)케 하는 전압 크기는 다음과 같이 주어진다.

dvn = VH * Cn/{Cin + ∑Cj + Cd} … (18)

식(14) 및 (15)에 따라, 예를 들어 제1 비트로부터의 피드백 전압에 의하여 전위 Vfg0을 요동시키는 전압의 크기는 VH/255가된다. VH가 5V일 때, dv1의 전압 크기는 약-20mV이다. 이러한 방법으로, LSB의 제1 반전 증폭기의 입력 단자의 전위 Vfg0가 제1 비트로부터의 피드백 전압에 의하여 음(negative)의 값으로 변화된다. 이러한 방식으로 전위 Vfg0가 최초로 설정된 레벨(Vinv-10mV)로 복귀될 때, 제1 1반전 증폭기의 입력 단자의 전위 Vfg0는 제26A도 내지 제26I도에 도시된 바와 같이 중간 레벨 Vinv 보다 낮아지게 된다. 이러한 이유로 LSB의 제1 반전 증폭기는 다시 반전된다. 그 결과, LSB의 출력 단자 D0는 로우 레벨로 설정된다. 후속하여, 제26A도 내지 제26I도에 도시된 바와 같이, 아날로그 신호 Vin) 계속하여 상승하면 사위 비트의 반전 증폭기가 반전되고, 그 결과 발생되는 반전된 신호가 하위 비트로 피드백된다. 그 결과, 각 비트의 출력 단자들은 순차적으로 원하는 값으로 설정되고 8비트 A/D 변환이 최종적으로 완료되게 된다.

전술한 바와 같이, 본 발명이 A/D 변환기에 응용되는 경우, 다단형 A/D 변환기에서 요구되는 3가지 기본 과정, 즉, D/A 변환, 아날로그 감산 및 비교 과정이(작은 수의 소자와 적은 양의 전력을 사용하여) 단일 회로에 의하여 효과적으로 실행될 수 있다. 이러한 과정은, 다수의 입력 단자들이 캐패시터를 통하여 공통으로 접속되고 반전 증폭기의 입력 단자가 공통 접속 단자에 접속되며 반전 증폭기의 입력 단자의 전위가 임의의 전위 레벨로 정확히 설정될 수 있는 기능 회로를 각각의 비트로 사용하여 이루어진다.

전술한 바와 같이, 본 발명에 따라 리셋 소자는 다중 변수 신호들을 다중 입력 단자에 제공하기 위하여 각각의 캐패시턴스가 접속되어 있는 반도체 장치의 캐패시턴스들의 공통 접속 단자에 접속되고, 캐패시턴스의 공통 접속 단자는 센스 증폭기에 접속된다. 이러한 구성에서, 리셋 전압이 적절한 값으로 설정될 수 있으므로, 장치의 신뢰성이 개선되고 각 신호의 잡음 성분이 제거될 수 있다. 따라서, 이러한 장치는 정확하게 작동할 수 있다.

또한, 본 발명에 따른 반도체 장치를 사용하여 병렬 산술 연산을 실행하기 위한 회로는 범용 CMOS형 논리 회로부터 적은 수의 트랜지스터들로 구성될 수 있고, 약한 신호에 대한 감도를 개선할 수 있다.

본 발명에 따른 반도체 장치를 사용하는 상관 계산 회로 등의 신호 처리 시스템에서, 회로 크기의 축소, 연산 속도 증대, 전력 소비 감소의 이점과 더불어 제조 비용 감소, 생산 수율 증대 등의 효과를 얻을 수 있다.

본 발명에 따라, 다수의 입력 단자를 가지고, 다수의 입력 단자들이 캐패시터를 통하여 공통으로 접속되고, 반전 증폭기의 입력 단자가 공통 접속 단자에 접속되며, 반전 증폭기의 출력 및 입력 단자 사이에 스위치가 배치된 반도체 장치가 제공된다. 이 장치에서, 스위치가 턴온되어 반전 증폭기의 입력 및 출력 단자 모두를 동일한 전위로 설정시킨 후에, 스위치가 턴 오프되어 반전 증폭기의 입력 단자를 부동 상태로 설정시킨다. 그 후에, 다수의 입력 단자들 중 하나 이상의 단자에 전압이 인가되어 부동 상태에 있는 반전 증폭기의 입력 단자의 전위를 원하는 레벨로 쉬프트시키고, 여타의 입력 단자에는 신호 전압이 각각 인가된다. 이러한 작동을 통하여, 낮은 전압을 검출함으로써 비교/결정 과정을 수행함에 있어서, 임의의 전위 레벨을 초과하는 전위 변화가 반전 증폭기의 입력에 발생하는 경우에만 반전 증폭기를 반전시키는 기능이 매우 적은 수의 소자들을 사용하여 경제적으로 실행될 수 있다.

즉, 반전 동작을 실행하기 위하여 비교/결정 유니트에 요구되는 입력 전압의 크기가 임의의 값으로 용이하게 설정될 수 있다.

나아가서, 이러한 기능을 사용하여, 다단형 A/D 변환기가 적은 수의 소자를 사용하여 경제적으로 구현될 수 있다.

본 발명은 전술한 실시예 및 설명에 의하여 제한되지 않으며, 본 발명의 원리 및 범위를 벗어나지 아니하고 다양한 변형 및 변경이 이루어질 수 있다. 또한, 이상의 센스 증폭기 및 비교/결정 장치는 전술한 구성에 의하여 제한되지 아니하고 기타의 구성 및 회로로 대체될 수 있다. 나아가서, 예를 들어 스위치로서 트랜지스터 등의 스위칭 동작을 수행할 수 있는 소자 또는 이러한 소자들의 조합이 양호하게 사용될 수 있다. 비교/결정 유니트로서, 반전기 등이 사용될 수 있다.

제1도는 영상 픽업(pickup) 장치의 구성을 설명하기 위한 개략적인 블록도.

제2도, 제4도, 제6도, 제7도 내지 제9도, 제11도, 제13도 내지 제14도, 제20도, 제22도 내지 제24도는 본 발명의 반도체 장치들을 각각 설명하기 위한 개략적인 등가 회로도.

제3A도 내지 제3C도, 제5A도 내지 제5C도, 제10A도 내지 제10J도, 제15A도 내지 제15C도, 제21A도 내지 제21E도, 제25A도 내지 제25G도 및 제26A도 내지 제26I도는 본 발명에서의 연산 타이밍들을 각각 설명하기 위한 개략적인 타이밍 차트.

제12도 및 제16도는 본 발명에 따른 연산 장치들을 각각 설명하기 위한 개략적인 블록도.

제17도는 본 발명을 이용하는 반도체 장치의 전체적인 구성을 설명하기 위한 개략적인 블록도.

제18A도는 본 발명의 반도체 장치를 이용하는 신호 처리 시스템을 설명하기 위한 개략적인 블록도.

제18B도는 픽셀부(pixel portion)의 구성을 설명하기 위한 개략적인 등가 회로도.

제18C도는 산술 연산(arithmetic operation의 순서를 설명하기 위한 도면.

제19도는 반도체 장치의 회로 구성을 설명하기 위한 개략적인 회로도.

<도면의 주요 부분에 대한 부호의 설명>

IN: 입력 단자

201, 207, 212: 리셋 스위치

202: 입력 연산 캐패시터

203: 스위치

204, 206: 반전기

205: 센스 증폭기

210: 리셋 전원

211: 출력 단자

Claims

반도체 장치에 있어서,

복수의 입력 단자,

스위치를 통해 상기 복수의 입력 단자에서 접속된 제1 단자 및 제2 단자를 각각 구비하고 있는 복수의 캐패시터,

상기 캐패시터들의 상기 제2 단자에 공통으로 접속되며, 그 전면과 후면에 각각 배열된 제1 인버터 및 제2 인버터와 상기 제1 및 제2 인버터 사이에 배치되어 제어 신호의 입력에 따라 턴 온 및 턴 오프되는 스위치 수단을 포함하는 센스 증폭기 - 상기 스위치 수단의 입력은 제1 인버터의 출력단자에 접속되고, 상기 스위치 수단의 출력은 제2 인버터의 입력단자에 접속되어 있고, 상기 제2 인버터는 상기 스위치 수단의 동작에 의해 상기 제1 인버터의 상태가 결정된 이후에 턴 온됨 -, 및

상기 제2 단자들에 공통으로 접속되며 상기 제2 단자를 소정의 전압으로 설정하기 위한 리셋 수단

을 포함하는 반도체 장치.
제1항에 있어서, 상기 제1 단자에 접속된 추가 리셋 수단을 더 포함하는 반도체 장치.
제1항에 있어서, 상기 제1 인버터는 제1 NMOS 트랜지스터의 소스 및 드레인이 GND 및 제2 NMOS 트랜지스터의 소스에 각각 접속되고, 상기 제1 PMOS 트랜지스터의 소스가 최고 전위에 접속되며, 제1 PMOS 트랜지스터의 드레인은 제2 PMOS 트랜지스터의 소스에 접속되고, 상기 제2 PMOS 트랜지스터의 드레인은 상기 제2 NMOS 트랜지스터의 드레인에 접속되어 상기 제1 인버터의 출력을 형성하고, 상기 제2 NMOS 트랜지스터의 게이트와 제2 PMOS 트랜지스터의 게이트는 공통으로 접속되어 상기 제1 인버터의 입력을 형성하며, 상기 제1 NMOS 트랜지스터의 게이트와 상기 제1 PMOS 트랜지스터의 게이트는 상반되는 상태의 제어 신호들을 입력하도록 구성되는 반도체 장치.
제1항에 있어서, 상기 제2 인버터가 턴 온되어 상기 제1 인버터로부터 상기 제2 인버터로 신호가 전송된 이후에는 상기 제1 인버터는 턴 오프되는 반도체 장치.
제1항에 있어서, 상기 제1 인버터의 출력 및 입력을 접속시키기 위한 스위치를 더 포함하는 반도체 장치.
제1항에 있어서, 상기 센스 증폭기는 래치형 정궤환 증폭기(latch type positive feedback amplifier)를 포함하는 반도체 장치.
제6항에 있어서, 상기 래치형 정궤환 증폭기는 제1 및 제2 NMOS 트랜지스터가 공통 소스를 가지며, 상기 NMOS 트랜지스터들의 게이트들이 대향측의 상기 NMOS 트랜지스터들의 드레인들로 각각 접속되고, 제1 및 제2 PMOS 트랜지스터가 공통 소스를 가지며, 상기 PMOS 트랜지스터들의 게이트들이 대향측의 상기 PMOS 트랜지스터들의 드레인들에 각각 접속되고, 상기 제1 NMOS 트랜지스터의 드레인과 상기 제2 NMOS 트랜지스터의 게이트 사이의 접점이 상기 제1 PMOS 트랜지스터의 드레인과 상기 제2 PMOS 트랜지스터의 게이트 사이의 접점에 접속되어 상기 래치형 정궤환 증폭기의 입력부를 형성하며, 상기 제2 NMOS 트랜지스터의 드레인과 상기 제1 NMOS 트랜지스터의 게이트 사이의 접점이 상기 제2 PMOS 트랜지스터의 드레인과 상기 제1 PMOS 트랜지스터의 게이트 사이의 접점에 접속되어 상기 래치형 정궤환 증폭기의 출력부를 형성하도록 구성되며, 상기 래치형 정궤환 증폭기는 상기 제1 및 제2 NMOS 트랜지스터의 공통 소스와 최저 전위 사이의 제1 스위치 수단, 및 상기 제1 및 제2 PMOS 트랜지스터의 공통 소스와 최고 전위 사이의 제2 스위치 수단을 포함하는 반도체 장치.
제6항에 있어서, 상기 래치형 정궤환 증폭기가 OFF 상태로부터 ON 상태로 변화하려 할 때, 상기 제1 스위치 수단은 턴 온되고 상기 제2 스위치 수단은 입력 신호가 상기 입력 단자로 전달된 후 상기 제1 스위치 수단에 비해 약간 지연되어 턴 온되는 반도체 장치.
제6항에 있어서, 상기 래치형 정궤환 증폭기의 출력과 입력을 접속시키기 위한 스위치를 더 포함하는 반도체 장치.
제6항에 있어서, 상기 래치형 정궤환 증폭기의 입력과 상기 캐패시터의 공통 접속부 사이의 스위치 수단, 및 상기 정궤환 증폭기의 입력부와 출력부 및 상기 캐패시터의 공통 접속부에 대하여 각각 배열된 리셋 소자를 더 포함하는 반도체 장치.
제1항에 있어서, 상기 센스 증폭기는 차동 증폭기를 포함하는 반도체 장치.
제11항에 있어서, 상기 차동 증폭기는 제1 및 제2 NMOS 트랜지스터가 공통 소스를 가지는 차동 쌍(differential pair)을 이루며, 전류원이 상기 공통 소스와 최저 전위 사이에 배열되고, 상기 제1 NMOS 트랜지스터의 게이트 및 드레인이 각각 정의 입력 단자(positive input terminal)와 제1 PMOS 트랜지스터의 드레인 및 게이트에 접속되며, 상기 제2 NMOS 트랜지스터의 게이트 및 드레인이 각각 부의 입력 단자(negative input terminal)와 제2 PMOS 트랜지스터의 드레인에 접속되고, 상기 제1 PMOS 트랜지스터의 게이트와 드레인 사이의 접점이 상기 제2 PMOS 트랜지스터의 게이트에 접속되며, 상기 제1 및 제2 PMOS 트랜지스터의 소스들이 최고 전위점에 접속되도록 구성됨으로써, 전류 반복기형 능동 부하(current mirror type active load)를 형성하고, 상기 차동 증폭기는 상기 제1 NMOS 트랜지스터의 게이트인 상기 입력 단자를 신호 입력 단자로서 사용하고, 상기 제2 NMOS 트랜지스터의 드레인과 상기 제2 PMOS 트랜지스터 사이의 접점을 출력 단자로서 사용하여 다음 단으로 신호를 전달할 수 있는 반도체 장치.
제12항에 있어서, 상기 전류원은 턴 온 및 턴 오프될 수 있는 반도체 장치.
제12항에 있어서, 상기 제2 NMOS 트랜지스터의 게이트에 대한 보조 캐패시터 및 상기 제2 NMOS 트랜지스터의 게이트와 드레인을 접속시키기 위한 스위치를 더 포함하는 반도체 장치.
제1항의 상기 반도체 장치를 사용하여 산술 연산을 수행하기 위한 상관관계(correlation) 계산 장치.
제1항의 상기 반도체 장치를 포함하는 A/D 변환기로서 기능하는 신호 변환기로서, 아날로그 신호들이 상기 반도체 장치의 다수의 입력 단자에 입력되고, 상기 아날로그 신호들에 대응하는 디지탈 신호가 출력되는 신호 변환기.
제1항의 상기 반도체 장치를 포함하는 D/A 변환기로서 기능하는 신호 변환기로서, 디지탈 신호들이 상기 반도체 장치의 다수의 입력 단자에 입력되고, 상기 디지탈 신호에 대응하는 아날로그 신호가 출력되는 신호 변환기.
제15항의 상기 상관관계 계산장치, 제16항의 상기 신호 변환기, 및 제17항의 상기 신호 변환기 중의 하나를 포함하는 신호 처리 시스템.
제1항의 상기 반도체 장치 및 이미지 신호를 입력하기 위한 이미지 입력 장치를 포함하는 신호 처리 시스템.
제1항의 상기 반도체 장치 및 정보를 저장하기 위한 메모리를 포함하는 신호 처리 시스템.
다수의 입력 단자를 가지며, 상기 다수의 입력 단자가 캐패시터 수단을 통해 공통으로 접속되고, 비교/결정 수단의 입력 단자가 상기 공통 접속 단자로 접속되며, 스위치 수단이 상기 비교/결정 수단의 출력 단자와 입력 단자 사이에 배열되어 있는 반도체 장치를 구동하는 방법에 있어서,

상기 비교/결정 수단의 입력 단자 및 출력 단자를 동일한 전위로 설정하기 위하여 상기 스위치 수단을 턴온시키는 단계;

상기 비교/결정 수단의 입력 단자를 부동 상태로 설정하기 위하여 상기 스위치 수단을 턴오프시키는 단계;

상기 다수의 입력 단자 중 적어도 하나의 입력 단자를 통해 전압을 인가하는 단계;

상기 부동 상태로 설정된 상기 비교/결정 수단의 입력 단자의 전위를 중간 레벨로부터 원하는 레벨로 쉬프팅시키는 단계; 및

상기 비교/결정 수단이 반전 동작을 수행하도록 하기 위해 상기 다수의 입력 단자의 나머지 입력 단자를 통해 전압을 인가하는 단계

를 포함하는 반도체 장치 구동 방법.
제21항에 있어서, 상기 다수의 입력 단자 중 적어도 하나의 입력 단자에 고레벨 신호를 인가함으로써 상기 비교/결정 수단의 입력부가 부동 상태로 설정된 후, 상기 비교/결정 수단의 입력부 및 출력부를 동일한 전위로 설정하는데 있어서, 상기 입력부로 저레벨 신호가 인가되는 반도체 장치 구동 방법.
제21항에 있어서, 상기 스위치 수단을 턴온/턴오프시키기 위한 신호 또는 상기 신호가 반전된 신호가 상기 다수의 입력 단자 중 적어도 하나의 입력 단자에 인가되는 반도체 장치 구동 방법.
제21항에 있어서, 상기 쉬프트의 양은 상기 각각의 캐패시터 수단 크기의 비율을 임의로 설정함으로써 임의로 제어되는 반도체 장치 구동 방법.