JP2006345571A - 容量結合を利用したｃｍｏｓの時系列型ａｄ変換回路及びｄａ変換回路 - Google Patents

Abstract

【課題】容量結合回路を利用して少ない素子数で論理回路，ＡＤ変換回路等を提供する。
【解決手段】アナログ入力が与えられる入力端子と、２値の出力が与えられるＮ（Ｎは複数）ビットの出力端子とを有するアナログ・デジタル変換回路において、一方の電極が入力端子に接続される入力容量と、入力容量の他方の電極が入力される第一のインバータと、該第一のインバータに接続される第二のインバータとを有する単位回路が、Ｎ個並列に設けられ、その単位回路の第二のインバータの出力がそれぞれの出力端子に与えられ、更に、各単位回路に対応する出力の反転出力が、それぞれ下位ビットに対応する単位回路の前記第一のインバータの入力に帰還容量を介して帰還され、最上位ビットからＭ（Ｍは整数）番目の単位回路の反転出力に対応する前記帰還容量の容量値は、帰還される単位回路の入力容量の１／２M 倍であることを特徴とするアナログ・デジタル変換回路。
【選択図】 図２０

Description

本発明は、容量結合を利用したＣＭＯＳの論理回路、ＡＤ変換回路及びＤＡ変換回路にかかり、例えば、イメージセンサ等で光電変換素子と共に同一のＬＳＩに集積される論理回路やＡＤ変換回路、ＤＡ変換回路の素子数を減らすことができる新規な回路に関する。

ＣＭＯＳ論理回路の基本的な構成は、例えば「ＭＯＳ集積回路の基礎」（近代科学社 1992.5.30 ）などに記載される通り、比較的多くのＣＭＯＳトランジスタ素子を利用する。また、ＡＤ変換回路については、例えば「トランジスタ技術Special No. 16 」（ＣＱ出版 1991.2.1 第２版）などに記載されている。イメージセンサ等の光電変換素子と共に集積化されるＡＤ変換回路では、入力を印加すると同時に出力がえられるフラッシュ型のＡＤ変換回路が有利であるが、かかるフラッシュ型のＡＤ変換回路は、多数の比較器が必要であり、回路規模が大きくなる。例えば，ｎビットのＡＤ変換回路を構成する為には、２ⁿ−１個の比較器を要する。

一方、ＣＭＯＳ回路を同じ基板上に形成してオンチップでの信号処理機能を搭載し、デジタル出力を可能にするイメージセンサの研究がすすめられている。例えば、「PROCEEDINGS of SPIE Vol.2745 Infrared Readout Electronics III PP.90-127. 9, April (1996) 」に記載される通りである。

更に、以下の特許文献１，２に容量を利用した回路が開示されている。
特開昭６４−８１０８２号公報 特開平０８−１２５１５２号公報 特開平０８−２０４５６３号公報 特開平０８−１０２６７４号公報

しかしながら、上記した通り、現状のＣＭＯＳ論理回路はその素子数が多く、またセンサから検出されるアナログ信号をデジタル信号に変換するためのＡＤ変換回路も素子数が膨大である。従って、そのような回路を利用したデジタル回路を光センサと同じ基板上に形成すると、全体のチップ面積に対するセンサ部分の面積の割合であるフィルファクタが極めて小さくなる。この点は、例えば、ISSCC 1944 DIGEST OF TECHNICAL PAPERS, pp230等に記載されている。

そこで、本発明の目的は、素子数を大幅に少なくしたＣＭＯＳ論理回路を提供することにある。

また、本発明の別の目的は、多数の比較器が必要なく、少ない素子数で構成することができるＣＭＯＳのＡＤ変換回路を提供することにある。

また、本発明の別の目的は、少ない素子数で構成することができるフラッシュ型のＣＭＯＳのＡＤ変換回路を提供することにある。

また、本発明の別の目的は、少ない素子数で構成することができる時系列型のＣＭＯＳのＡＤ変換回路を提供することにある。

また、本発明の別の目的は、少ない素子数で構成することができるＣＭＯＳのＤＡ変換回路を提供することにある。

更に、本発明の別の目的は、少ない素子数で構成したデジタル回路を搭載しそのフィルファクタを高くすることができるイメージセンサを提供することにある。

上記の課題を解決した論理回路は、本発明によれば、２値入力が与えられる複数の入力端子と、一方の電極が該複数の入力端子にそれぞれ接続され他方の電極が共通に接続され、更にほぼ同じ容量値を持つ複数の入力容量と、該共通の電極の電圧が入力され、前記
複数の入力端子のうち所定数の入力端子に論理１に対応する電圧が印加された時に反転する閾値を有するインバータ回路とを有することを特徴とする。

複数の入力容量が共通に結合されてそれぞれに入力信号が与えられる容量結合回路を利用することにより、複数の入力のうち所定数に論理１に対応する電圧が印加された時に、その結合端子にインバータの閾値を越える電位を生成することができる。例えば、閾値を電源電圧の半分に設定すると、かかる論理回路は多数決回路になる。

また、入力容量に接続される入力端子の一部に固定電位を与えることで、ＮＡＮＤ回路やＡＮＤ回路、更にＮＯＲ回路やＯＲ回路を生成することもできる。

更に、この論理回路を発展させることで、フリップフロップ回路、全加算器等の論理回路を少ないトランジスタ数で構成できる。

本発明の他の特徴点として、容量結合回路を利用することにより、極めて少ないトランジスタ数でアナログ・デジタル変換回路を構成することができる。その一例のアナログ・デジタル変換回路は、アナログ入力が与えられる入力端子と、２値の出力が与えられるＮ（Ｎは複数）ビットの出力端子とを有するアナログ・デジタル変換回路において、一方の電極が前記入力端子に接続される入力容量と、該入力容量の他方の電極が入力される第一のインバータと、該第一のインバータに接続される第二のインバータとを有する単位回路が、Ｎ個並列に設けられ、該単位回路の第二のインバータの出力がそれぞれの前記出力端子に与えられ、更に、各単位回路に対応する出力の反転出力が、それぞれ下位ビットに対応する単位回路の前記第一のインバータの入力に帰還容量を介して帰還され、最上位ビットからＭ（Ｍは整数）番目の単位回路の反転出力に対応する前記帰還容量の容量値は、帰還される単位回路の入力容量の１／２^M 倍であることを特徴とする。

上位ビットのデジタル出力の反転信号を帰還容量を介して、下位ビットのインバータ入力に与えることにより、それぞれの容量結合回路により下位ビットの比較電位を生成することができる。この回路は、従来にない極めてトランジスタ数の少ないＣＭＯＳ回路で構成することができる。

以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。

［容量回路網］
図１は、本発明の原理を示す容量回路網の回路図である。この例では、３つの容量Ｃ１，Ｃ２，Ｃ３の一方の電極にそれぞれＶ１，Ｖ２，Ｖ３の電圧が印加され、他方の電極が共通に接続されている。この場合の、共通電極の電圧値Ｖｘは、
Ｖｘ＝（Ｃ１・Ｖ１＋Ｃ２・Ｖ２＋Ｃ３・Ｖ３）／（Ｃ１＋Ｃ２＋Ｃ３）
である。

この様に、複数の容量を結合した容量回路網を構成すると、複数の入力電圧Ｖ１，Ｖ２，Ｖ３に対して、その容量比に従う一義的な電圧値Ｖｘを得ることができる。

［容量回路網を利用したＣＭＯＳ論理回路］
図２は、上記の容量回路網を入力段に利用した３端子入力の多数決回路図である。図２（Ａ）にはその回路を、図２（Ｂ）にはその真理表図を示す。この多数決回路では、３つの入力Ａ，Ｂ，Ｃがほぼ等しい容量１０，１１，１２を介して２段のＣＭＯＳインバータ１３，１４に与えられる。このＣＭＯＳインバータ１３，１４は、Ｐチャネル型トランジスタとＮチャネル型トランジスタとのβ値を等しくし且つ両者の閾値を等しくすることにより、その出力が反転する閾値Ｖｔを電源Ｖｄｄの半分（Ｖｄｄ／２）にすることができる。

尚、以下の論理回路に共通して、入力端子に０とＶｄｄの２つの電圧が印加されるとする。したがって、入力が０電圧（Ｌレベル）の時は論理０が、電源Ｖｄｄ（Ｈレベル）の時は論理１が入力されるものとする。

図１で説明した通り、容量結合網の共通端子１５には、入力の論理１の数によって、０，Ｖｄｄ／３，２Ｖｄｄ／３，Ｖｄｄの値をとる。従って、共通端子１５の値が０，Ｖｄｄ／３の時は出力Ｚは論理０（Ｌレベル）となり、端子１５の値が２Ｖｄｄ／３，Ｖｄｄの時はインバータが反転して出力Ｚは論理１（Ｈレベル）となる。

かかる構成にすると、図２（Ｂ）の真理表に示される通り、２つ以上の入力がＨレベル（論理１）になるときに、出力ＺがＨレベル（論理１）になる。また、入力Ａが論理０の時は、出力Ｚは入力Ｂ、ＣのＡＮＤ出力となり、入力Ａが論理１の時は、出力Ｚは入力Ｂ、ＣのＯＲ出力となる。この様に、わずか３容量と２段のＣＭＯＳインバータにより多数決回路を構成できる。

図３は、４端子入力の重み付け多数決回路図である。図３（Ａ）にはその回路を、図３（Ｂ）にはその真理表図を示す。この回路も、入力段に容量結合回路が設けられる。入力Ａは２個の容量２１，２２を介して、他の入力Ｂ、Ｃ、Ｄは１個の容量２３，２４，２５を介して２段のＣＭＯＳインバータ２６，２７に接続される。従って、入力Ａには他の入力の２倍の重みが付加される。これらの容量はほぼ同じ容量値を持つ。

この場合も、図２と同様に、入力の論理１の数によって、共通端子２８は、０，Ｖｄｄ／５，２Ｖｄｄ／５，３Ｖｄｄ／５，４Ｖｄｄ／５，Ｖｄｄの電圧をとる。従って、入力Ａが１の時は、他のいずれかの入力が１になれば、インバータは反転して出力Ｚは１となる。また、入力Ａが０の時は他のいずれかの３入力が１になると同様にインバータは反転する。

上記の図２、図３の様に、入力段に設けられる容量は、全てが同じ容量の時は奇数個設けられることで、閾値がＶｄｄ／２のインバータを明確に反転させることができる。

図４は、２入力のＮＡＮＤ，ＡＮＤ回路図である。図４（Ａ）にはその回路を、図４（Ｂ）にはその真理表図を示す。この回路では、２つの入力Ａ，Ｂが等しい容量３１，３２を介して２段のＣＭＯＳインバータ３４，３５に接続される。また、一端がグランドに接続された容量３３も共通端子３６に接続される。また、ＣＭＯＳインバータの閾値は、例えばＶｄｄ／２に設定される。

この回路は、容量３３により、図２に示した３端子多数決回路の１つの入力を論理０に固定した回路と同等になる。従って、２入力の両方が１の時のみ端子３６が２Ｖｄｄ／３となり、インバータを反転させる。その結果、インバータ３４の出力Ｚ１はＮＡＮＤ論理となり、インバータ３５の出力ＺはＡＮＤ論理となる。

図５は、４入力のＮＡＮＤ，ＡＮＤ回路図である。この回路では、７個のほぼ等しい容量を２段のＣＭＯＳインバータ３９，４０に接続している。そして、その内の３個の容量の入力を接地する。したがって、図４の回路と同様に、４つの入力Ａ〜Ｄ全てが１になれば，ＡＮＤ出力Ｚは１となり、ＮＡＮＤ出力Ｚ１は０となる。

従来の４入力ＮＡＮＤ回路が、４対のＣＭＯＳトランジスタを要して合計８個（２×４）のトランジスタを必要としているのに対して、この回路の例では、７個の容量と２個のトランジスタで構成することができる。尚、この回路では、インバータ３９が、３Ｖｄｄ／７と４Ｖｄｄ／７とを識別できる程度のシャープな閾値特性を持つことが必要である。

尚、この回路例から明らかな通り、３入力のＮＡＮＤ，ＡＮＤ回路図を形成する場合は、５個の容量のうち２個をグランドに接続すれば良い。Ｎ入力にするには、２Ｎ−１個の容量のうちＮ−１個をグランドに接続する。その場合、Ｎ−１子の容量は、単一の容量値がＮ−１倍の容量で構成することもできる。

図６は、２入力のＮＯＲ，ＯＲ回路図である。図６（Ａ）にはその回路を、図６（Ｂ）にはその真理表図を示す。この回路では、図２で示した３入力の多数決回路において、１入力を電源Ｖｄｄに接続した例である。この例でも３個の容量は同等の容量値を持つ。したがって、２つの入力Ａ，Ｂのいずれかが１の時に、共通端子４１の値が２Ｖｄｄ／３となり、閾値がＶｄｄ／２であるインバータ４２が反転する。即ち、いずれかの入力が１になると、インバータ４２の出力である出力Ｚ１は０になる。したがって、出力Ｚ１はＮＯＲ出力であり、出力ＺはＯＲ出力である。

図７は、３入力のＮＯＲ，ＯＲ回路図である。図６と同様に、５個の容量のうち２個の容量が電源Ｖｄｄに接続される。その結果、３入力のうち少なくとも１つの入力が１になると、共通端子４４が３Ｖｄｄ／５となりインバータ４５を反転する。したがって、出力Ｚ１はＮＯＲ出力であり、出力ＺはＯＲ出力である。一般に、Ｎ入力のＮＯＲ，ＯＲ回路図を構成する為には、２段のＣＭＯＳインバータと２Ｎ−１個の容量のうちＮ−１個を電源Ｖｄｄに接続すれば良い。同様に、Ｎ−１個の容量を、Ｎ−１倍の容量値を持つ単一の容量で構成しても良い。

従来３入力のＮＯＲ回路が６個（２×３）のトランジスタを必要としたのに対して、本発明の実施の形態例では５個の容量と２個のトランジスタで構成することができ、素子数を少なくすることができる。

図８は、ＳＲフリップフロップ回路図である。図８（Ａ）にはその回路を、図８（Ｂ）にはその真理表図を示す。図６（Ａ）に示した２入力ＮＯＲ回路を並列に配置し、それぞれの出力を他方のＮＯＲ回路の入力の容量に接続して帰還させている。セット入力Ｓは容量４８に、容量４９は電源Ｖｄｄに、そして容量５０は他方の出力Ｑにそれぞれ接続される。また、リセット入力Ｒは容量５２に、容量５３は他方の出力／Ｑに、そして容量５４は電源Ｖｄｄにそれぞれ接続される。

図８（Ｂ）には、その真理値表の図が示されるが、セット入力Ｓが１になると出力Ｑは１にセットされる。また、リセット入力Ｒが１になると出力Ｑは０にリセットされる。但し、この回路では通常のＳＲフリップフロップ回路と異なり、セット入力Ｓとリセット入力Ｒが共に１の場合、不定にはならず容量結合回路により、強制的に両出力Ｑ，／Ｑ共に０となる。しかし、通常Ｒ，Ｓ入力両方共に１になることはなく、特に機能上は支障ない。ＮＯＲ回路自体を少ないトランジスタ数で構成できるので、それを利用したＲＳフリップロップ回路も少ないトランジスタ数で構成することができる。

図９は、アービタ回路図である。図９（Ａ）にはその回路を、図９（Ｂ）にはそのタイミングチャート図を示す。図９（Ａ）で示した回路は、図４（Ａ）の２入力ＮＡＮＤ回路を並列に配置し、それぞれの出力を他方のＮＡＮＤ回路の入力容量に接続して帰還させている。容量５７にはリクエスト入力ＲＱ１が、容量５８には他方の出力ＡＣ２が、そして容量５９にはグランド電位がそれぞれ接続される。また、インバータ６４側の容量６１、６２、６３にも同様に接続される。

この回路のタイミングチャートが図９（Ｂ）に示されている。即ち、アービタ回路として、最初にリクエスト入力ＲＱ１，ＲＱ２が入力された方の出力ＡＣ１，ＡＣ２が先にアクノリッジされて、そのリクエスト入力が０に戻るまで次のリクエスト入力が出力にアクノリッジされない。図９（Ｂ）に示される通り、入力ＲＱ１，ＲＱ２共に０の状態で、両出力ＡＣ１，ＡＣ２は１で安定している。そこで、入力ＲＱ１が１になると、インバータ６０の入力が２Ｖｄｄ／３となり反転し、出力ＡＣ１は０になる。その後、もう一方の入力ＲＱ２が１になっても、入力ＲＱ１の動作が終了していないので、出力ＡＣ２は反転しない。そして、入力ＲＱ１が０になると、最初の動作は終了し、出力ＡＣ２は反転する。

図１０は、トライステートバッファ回路図である。図１０（Ａ）にはその回路を、図１０（Ｂ）にはその真理値表の図を示す。この回路は、２入力のＮＡＮＤ回路とＮＯＲ回路とを並列に配置し、その両出力を出力インバータであるＰチャネルトランジスタ７４とＮチャネルトランジスタ７５のゲートに接続する。ＮＡＮＤ回路側の容量６６には入力ＩＮを接続し、容量６７には出力イネーブル信号／ＯＥを接続する。また、ＮＯＲ回路側には、容量７０に入力ＩＮを、容量７１に出力イネーブル信号ＯＥをそれぞれ接続する。

この回路構成によれば、出力イネーブル信号ＯＥが１の時は、インバータ６９の入力がＬレベルでその出力Ｈレベルとなり、トランジスタ７４をオフ状態とする。また、インバータ７３の入力がＨレベルでその出力がＬレベルとなり、トランジスタをオフ状態とする。その結果、出力ＯＵＴは高インピーダンス状態になる。出力イネーブル信号ＯＥが０の時は、入力ＩＮの状態の応じて出力ＯＵＴが変化して、トランジスタ７４、７５からなるインバータ回路はバッファ回路となる。

図１１は、一致（ＥＱ）回路、排他的論理和（ＥＸＯＲ）回路図である。図１１（Ａ）は回路図を、（Ｂ）はその真理値表図である。この回路では、２入力ＮＡＮＤ回路７７の出力を、２個の容量７８でインバータ８０の入力に与える。そして、インバータ８０の入力（容量の共通接続電極）に一方の電極が接地された容量７９を接続する。その結果、入力Ａ，Ｂが共に１の時、ＮＡＮＤ回路７７の出力Ｍが０となりインバータ８０の入力はＬレベルとなる。また、入力Ａ，Ｂが共に１の時以外の時は、ＮＡＮＤ回路７７の出力Ｍは１となり、容量７９を打ち消して、入力Ａ，Ｂのいずれか一方が１の時にインバータ８０が反転する。その結果、入力Ａ，Ｂのいずれか一方が１の時は、出力Ｚ１は０に、出力Ｚは１になり、入力Ａ，Ｂが共に１または０の時は、出力Ｚ１は１に、出力Ｚは０になる。即ち、出力Ｚ１は一致（ＥＱ）回路出力、出力Ｚは排他的論理和（ＥＸＯＲ）回路出力である。

この回路は、ＥＸＯＲ回路の真理値表が、入力Ａ，Ｂが共に１の時以外はＯＲ回路に等しいことから、入力が１、１の時のみ出力が異なるＮＡＮＤ回路７７の出力を利用して、ＯＲ回路の出力を反転させるという考えから構成される。入力が１、１以外の時は、出力Ｍが１になり容量７９を打ち消してインバータ８０、８１をＮＯＲ回路、ＯＲ回路とする。

尚、ＮＡＮＤ回路７７の部分を、図６のＮＯＲ回路７７ｂに置き換え、容量７９を電源Ｖｄｄ側に接続する（７９ｂ）と、出力Ｚ１がＥＸＯＲ出力になり、出力Ｚが一致出力になる。即ち、図１１（Ｃ）に示した回路である。

図１２は、シュミットトリガ回路図である。図１２（Ａ）が回路図であり、図１２（Ｂ）がその入出力特性図である。この回路では、入力ＩＮに接続されている容量８３が、２段目のインバータ８６の出力ＯＵＴに接続されている容量８４よりほぼ２倍の容量値を持つ。従って、異なる容量値を持つ２つの容量８３，８４が、共通接続され、一方の容量に入力ＩＮが、他方の容量に２つのインバータを介して生成される出力ＯＵＴがそれぞれ接続される。

今、入力ＩＮが０ｖから電源Ｖｄｄまで上昇するとすると、最初出力ＯＵＴは０であるので、入力ＩＮの電圧ＶINに対してインバータ８５の入力ＶX は、ＶX＝２ＶIN／３となる。従って、インバータ８５の閾値を、Ｖｄｄ／２とすると、ＶX ＝２ＶIN／３＝Ｖｄｄ／２から、ＶIN＝３Ｖｄｄ／４になるとインバータ８５が反転する。その結果、入力ＩＮが３Ｖｄｄ／４〜Ｖｄｄで出力ＯＵＴが１に反転する。

一方、入力ＩＮがＶｄｄから０ｖまで下降すると、最初出力ＯＵＴはＶｄｄであるから、入力ＩＮの電圧ＶINに対してインバータ８５の入力ＶX は、ＶX ＝（２ＶIN＋Ｖｄｄ）／３となる。従って、インバータ８５の閾値が、Ｖｄｄ／２であるので、ＶX ＝（２ＶIN＋Ｖｄｄ）／３＝Ｖｄｄ／２から、ＶIN＝Ｖｄｄ／４になるとインバータ８５が反転する。その結果、入力ＩＮが０〜Ｖｄｄ／４で出力ＯＵＴが０に反転する。

この様に、図１２の回路は、Ｖｄｄ／４〜３Ｖｄｄ／４の不感帯をもつシュミットトリガ回路として動作する。そして、容量８３をより大きくするとその不感帯の幅は狭くなり、容量８３をより小さくして容量８４の値に近づけると、その不感帯の幅は広くなる。

尚、インバータ８５の出力を容量８４を介して帰還させる構成にすると、入力ＩＮの立ち上がりの時に低電圧で反転して、立ち下がりの時に高電圧で反転する逆のヒステリシス特性を持つ。

図１３は、クロックドＲＳフリップフロップ回路図である。図１３（Ａ）がその具体的回路図であり、（Ｂ）がそのブロック図である。この回路図は、図８に示したＲＳフリップフロップ回路をベースにして、他方の出力を入力側の容量８８，９３のほぼ２倍の容量値の容量９０、９５で帰還し、更にクロックパルス入力ＣＰを入力容量８８，９３と同じ容量値の容量８９、９４で入力する。セット入力Ｓは容量８８を介して、リセット入力は容量９３を介して接続される。容量９１、９６は共に電源Ｖｄｄに接続される。容量９０，９５は、それぞれ単一の容量素子で構成されても良いことは言うまでもない。

この回路では、クロックＣＰが０の場合、出力Ｑが１ならインバータ９２側は容量９１と９０が１に接続されるので、その入力はＶｄｄ／２より高いＨレベルとなり、出力／Ｑは０に固定される。また、出力／Ｑの０により容量９５、９４が０に接続されるので出力Ｑは１に固定される。出力Ｑが０の場合は、それと逆に出力／Ｑが１に固定される。この固定状態では、セット入力Ｓ、リセット入力Ｒの値にかかわらず出力値は固定される。

そこで、クロックＣＰが１になると、出力Ｑが１ならインバータ９２の入力はＨレベルとなり、出力／Ｑは０固定される。また、出力／Ｑの０により容量９５と容量９４、９６が相殺されて、リセット入力Ｒの０によりインバータ９７の入力はＬレベルで出力Ｑは１固定される。あるいは、その逆に固定される。

Ｑ＝１，／Ｑ＝０の時、リセット入力Ｒが１になるとインバータ９７の入力はＨレベルとなり、出力Ｑは０に反転し、その出力Ｑの０への反転により容量９０と９１及び８９とが相殺され、セット入力Ｒの０によりインバータの入力はＬレベルとなり出力／Ｑも１に反転する。また、逆に、Ｑ＝０，／Ｑ＝１の時、セット入力Ｓが１になると、インバータ９２の入力はＨレベルとなり反転して出力／Ｑが０に反転する。そして、容量９５と９３に０が与えられているのでインバータ９７の入力はＬレベルとなり反転して出力Ｑは１にセットされる。

即ち、クロックＣＰ＝０で状態が変化せず、クロックＣＰ＝１でセット入力Ｓ，リセット入力Ｒに応じて出力Ｑがセット、リセットされるクロックドＲＳフリップフロップ回路が実現できる。

図１４は、マスタースレーブＲＳフリップフロップ回路図である。この回路例では、図１３のクロックドＲＳフリップフロップ回路９８、９９を２段設けて、クロック信号ＣＰを１段目の回路９８に与え、同信号ＣＰをインバータ１００を介して２段目の回路９９に与える。その結果、クロックＣＰが１の時Ｓ入力とＲ入力によりスレーブ回路９８がセット、リセットされて、次のクロックＣＰの０への反転により、スレーブ回路９８の状態がマスター回路９９に伝達される。その状態では、Ｒ，Ｓ入力によってスレーブ回路９８が反転することはない。

図１５は、ＪＫフリップフロップ回路図である。この回路図では、図１４のマスタースレーブＲＳフリップフロップ回路１０２の入力段に、図６で示したＯＲ回路１０３、１０４を設けて、それぞれにＪ入力とＫ入力を与え、更に出力Ｑ，／Ｑを交差させて帰還させる。こうすることにより、Ｊ，Ｋ入力が共に０の時は、出力Ｑが０で／Ｑが１なら、Ｓ＝０、Ｒ＝１となり、クロックＣＰの１周期によっても出力Ｑ，／Ｑは変化しない。また、Ｊ＝０，Ｋ＝１なら、ＯＲ回路１０４の出力が１、Ｒ＝１となり、クロックＣＰの１周期により出力Ｑは強制的に０になる。また、Ｊ＝１，Ｋ＝０なら、ＯＲ回路１０３の出力が１、Ｓ＝１となり、クロックＣＰの１周期により出力Ｑは強制的に１になる。更に、Ｊ＝Ｋ＝１の時は、出力Ｑは前の状態の／Ｑに反転する。これらの動作は、従来の一般的なＪＫフリップフロップ回路と同じである。

図１６は、Ｄフリップフロップ回路図である。マスタースレーブ回路１０２のＳ入力とＲ入力に入力Ｄの非反転、反転信号を入力することにより、Ｄ入力値がクロックＣＰ＝１により出力Ｑに取り込まれるＤフリップフロップ回路動作をする。

図１７は、Ｔフリップフロップ回路図である。マスタースレーブ回路１０２の出力Ｑ，／ＱをそれぞれＳ入力とＲ入力に帰還する。その結果、出力Ｑには、Ｔ入力が０の時に前の出力Ｑが取り込まれ、Ｔ入力が１の時に前の出力／Ｑが取り込まれる。即ち、Ｔ入力によりその出力がトルグされる。

図１８は、全加算回路図である。図１８（Ａ）に回路図を、同（Ｂ）にその真理値表図を示す。まず、入力Ａ，Ｂと下位の桁からの桁上げＣのいずれか２つが１の時に、桁上げ出力（キャリー）Ｃｎが１になる。即ち、多数決回路である。従って、３つの容量１０３、２つのインバータ１０４、１０５は、図２と同じ構成である。また、和出力Ｓは、入力Ａが０の時は入力Ｂ，ＣのＥＸＯＲ出力、また入力Ａが１の時は入力Ｂ，Ｃの一致出力であることが、真理値表からわかる。従って、図１１（Ａ），（Ｃ）回路と図２の多数決回路を参考にすれば、３入力の多数決回路を並列に配置し、その多数決回路の一方の反転出力を他方の入力に２倍の容量１０８で帰還することで、全加算回路が実現できる。即ち、入力Ａ＝０の時は図１１（Ａ）の回路の如く出力ＳがＥＸＯＲ論理となる。入力Ａ＝１の時は図１１（Ｃ）の回路の如く出力Ｓが一致論理となる。

従来の一般的な全加算器の例では、例えば２０〜３０のトランジスタを必要とするところ、この例ではわずか８個のトランジスタと８個の容量で構成することが可能になる。

図１９は、図１８の全加算回路の動作を確認する為の出力波形図である。ＶＬはインバータ１０４の入力のレベルであり、ＶＬＬはインバータ１０９の入力のレベルである。入力Ａ，Ｂ，Ｃと出力Ｃｎ，Ｓは、それぞれ論理１（電源Ｖｄｄ）と論理０（グランド）のレベルをそれぞれ表している。この波形図から図１８（Ｂ）の真理値表の動作が確認される。

以上説明した通り、入力段に容量結合回路を利用することにより、トランジスタの数を大幅に減らして各種の論理回路、フリップフロップ回路、全加算器を構成することができる。従って、これらをイメージセンサと共に集積化してもセンサの面積を十分確保してデジタル値を出力できる集積回路を実現することができる。

［フラッシュ型ＡＤ変換器］
図２０は、フラッシュ型のＡＤ変換器の回路図である。この回路図では、アナログ入力ＶINを３ビットのデジタル出力Ａ2 Ａ1 Ａ0 に変換する回路である。この回路の構成では、１入力の多数決回路を３個並列に並べ、上位ビットを出力する多数決回路の反転出力を１／２の重み付けをして下位のビットの入力に帰還する。

即ち、最上位ビットＡ2 に対しては、入力ＶINが容量１０２を介してインバータ１０３に接続される。従って、入力ＶIN＞Ｖｄｄ／２でインバータ１０３が反転して最上位ビットＡ2 は１に反転する。

次に、第２ビットＡ1 に対しては、入力ＶINが２倍の容量１０５を介して、またインバータ１０３の出力が容量１０６を介してインバータ１０７に接続される。即ち、インバータ１０３の出力が１／２の重み付けをして帰還される。その結果、インバータ１０７の入力は、（２ＶIN＋／Ａ2 ）／３となる。従って、
（２ＶIN＋／Ａ2 ）／３＞Ｖｄｄ／２
でインバータ１０７が反転して、第２ビットＡ1 が１になる。即ち、
Ａ2 ＝０の時は、ＶIN＞Ｖｄｄ／４ でＡ1 ＝１（Ｖｄｄ）
Ａ2 ＝１（Ｖｄｄ）の時は、ＶIN＞３Ｖｄｄ／４ でＡ1 ＝１（Ｖｄｄ）
となる。

更に、第三ビットＡ0 に対しては、入力ＶINが４倍の容量１０９を介して、またインバータ１０３の出力が２倍の容量１１０を介して、そしてインバータ１０７の出力が容量１１１を介してインバータ１１２に接続される。即ち、インバータ１０３の出力が１／２の重み付け、インバータ１０６の出力が１／４の重み付けをして帰還される。その結果、インバータ１１２の入力は、（４ＶIN＋２／Ａ2 ＋／Ａ1 ）／７となる。従って、
（４ＶIN＋２／Ａ2 ＋／Ａ1 ）／７＞Ｖｄｄ／２
でインバータ１１２が反転して、第３ビットＡ0 が１になる。即ち、
Ａ2 ＝０、Ａ1 ＝０のとき、 ＶIN＞Ｖｄｄ／８でＡ0 ＝１
Ａ2 ＝０、Ａ1 ＝１（Ｖｄｄ）のとき、 ＶIN＞３Ｖｄｄ／８でＡ0 ＝１
Ａ2 ＝１（Ｖｄｄ）、Ａ1 ＝０のとき、 ＶIN＞５Ｖｄｄ／８でＡ0 ＝１
Ａ2 ＝Ａ1 ＝１（Ｖｄｄ）のとき、 ＶIN＞７Ｖｄｄ／８でＡ0 ＝１
となる。

図２１は、図２０の動作を示す波形図である。この波形図には、入力ＶINが０ｖから電源Ｖｄｄまでリニアに変化した時の各ノード、出力ビットＡ2 ，Ａ1 ，Ａ0 の変化を示す。この例では、入力ＶINが２回変化している。この波形図から理解される通り、インバータ１０３は感度良く反転動作するが、下位ビットＡ0に対応するインバータ１１２では、わずかな入力Ｖ３の変化を検出しなければならない。従って、図２０の回路は、理論的にはより精度の高いデジタル出力を得ることができるが、インバータの閾値での反転感度によって下位ビットの精度の保証が困難になる。

尚、図２０の容量１０２は省略しても良い。また、容量１０２，１０５，１０９をほぼ等しい容量値で構成する場合は、容量１０６、１１０はそれらの１／２倍の容量値、容量１１１はそれらの１／４倍の容量値を有することが必要である。即ち、それぞれのインバータ１０７，１１２に対して、出力Ａ2 の反転出力は１／２の重み付けで与えられ、出力Ａ1 の反転出力は１／４の重み付けで与えられる。

図２０の例に示された通り、３ビットのＡＤ変換器を僅かに１２個のトランジスタによりＡＤ変換回路を構成することができる。即ち、Ｎビット出力の場合は４Ｎ個のトランジスタでＡＤ変換器を構成することができる。この数は、従来の一般的なＡＤ変換回路に比較して非常に少ないトランジスタ数である。

図２２は、４ビットデジタル出力と最下位の余りを生成するＡＤ変換回路図である。この回路は、図２０に示した３ビットＡＤ変換回路を４ビットに拡張し、最下位ビットの余りに該当する電圧Ｖ０を出力バッファ増幅器１４２で３１倍に増幅して、更に下位のＡＤ変換用のアナログ出力Ｖｏｕｔを生成する。１２０〜１２３は、ＣＭＯＳインバータからなる比較回路であり、１２４〜１２７は同様にＣＭＯＳインバータであり、図２０の場合と同じある。それらの前段の容量結合網は、図２０と同様に、各ビットの反転出力をそれぞれ１／２n の重み付けをして下位ビットのインバータ１２１、１２２、１２３に与えられる。図２２では、簡単の為に各容量の比率をＣ，２Ｃ，．．１６Ｃの如く示す。

この回路では、回路構成と動作説明を簡単にする為に、上記と異なりインバータの電源を＋Ｖｄｓ（論理１），−Ｖｄｓ（論理０）とし、参照電圧（閾値電圧）を０とする。従って、フルスケールは２Ｖｄｓである。

さて、各比較器のインバータ１２０〜１２３への入力電圧をＶ４，Ｖ３，Ｖ２，Ｖ１とし、更に最下位ビットＡ0 の下位へのアナログ電圧Ｖ０は、寄生容量を無視すると、
Ｖ０＝（１６Ｖｉｎ＋８／Ａ3 ＋４／Ａ2 ＋２／Ａ1 ＋／Ａ0 ）／３１
となる。そして、Ａ3 〜Ａ0 は＋Ｖｄｓまたは−Ｖｄｓの何れかの値をとる。尚、／Ａと表記するときはＡの反転信号である。また、一般的にＮビット出力の場合のアナログ入力値Ｖｉｎは、
Ｖｉｎ＝Ａn-1 ／２＋Ａn-2 ／２² ＋・・・＋Ａ1 ／２^n-1＋Ａ0 ／２ⁿ
である。

そこで、Ｖ０の取りうる上限値と下限値をみると、例えば、Ｖｉｎ＝１（＋Ｖｄｓ）とすると、Ａ3 Ａ2 Ａ1 Ａ0 ＝１１１１であり、／Ａ3 ／Ａ2 ／Ａ1 ／Ａ0 ＝００００であるので、／Ａ3 〜／Ａ0 は全て０（−Ｖｄｓ）となり、
Ｖ０＝（１６Ｖｄｓ−１５Ｖｄｓ）／３１＝Ｖｄｓ／３１である。また、Ｖｉｎ＝０（−Ｖｄｓ）とすると、Ａ3 Ａ2 Ａ1 Ａ0 ＝００００であり、／Ａ3 ／Ａ2 ／Ａ1 ／Ａ0 ＝１１１１であるので、／Ａ3 〜／Ａ0 は全て１（＋Ｖｄｓ）となり、
Ｖ０＝（−１６Ｖｄｓ＋１５Ｖｄｓ）／３１＝−Ｖｄｓ／３１となる。即ち、Ｖ０の範囲は、＋Ｖｄｓ／３１〜−Ｖｄｓ／３１である。

これを一般化すると、Ｖ０＝（Ａn-4 ／２＋Ａn-5 ／４＋・・・・＋Ａ1 ／２^n-5 ＋Ａ0 ／２^n-4 ) ／（２ⁿ⁺¹ −１）となる。

従って、この電圧Ｖ０を３１倍（一般的には（２ⁿ⁺¹ −１）倍）すると、Ｖ０は、−Ｖｄｓ〜＋Ｖｄｓのアナログ値となり、更に下位ビット用の入力Ｖｉｎとして利用できることが理解される。上記Ｖ０の一般式の場合は、（２ⁿ⁺¹−１）倍すると上記Ｖｉｎの一般式になる。

そこで、図２２の本実施の形態例では、３１倍の増幅器１４２を設けて、その増幅出力Ｖｏｕｔを更に下位のＡＤ変換器の入力に利用する。

図２３は、図２２の入力Ｖｉｎを−Ｖｄｓ〜＋Ｖｄｓの間を７等分して０／７〜７／７の８つの値に対する出力Ａ3 〜Ａ0 とその反転値，Ｖｏｕｔ，及び各ノードＶ４〜Ｖ１を示す波形図である。この図から明らかな通り、下位ビットへのアナログ入力値Ｖｏｕｔは、図中０／７＝（００００）では−Ｖｄｓであり、論理０であるが、３／７＝（０１１０）では＋Ｖｄｓ近くまで上昇し、更に７／７＝（１１１１）では最大の＋Ｖｄｓ（論理１）まで増加している。

図２４は、１２ビットのフラッシュ型ＡＤ変換回路図である。この回路は、図２２に示した４ビットのＡＤ変換回路を一つのユニットＡＤＣＵとして、そのユニットの下位用入力Ｖｏｕｔを更に下位のユニットＡＤＣＵのアナログ入力として利用する。この多ビットＡＤ変換回路の特徴点は、４ビットＡＤ変換回路を１ユニットにしているので、全容量の数をユニット内での容量の数の３倍で構成することができる。図２２の回路を単純に拡張していくと、容量結合網内の容量の数が非常に多くなり、素子数の削減という本来の目的を達成できなくなるのを避けることができる。更に、第二の特徴点は、比較器であるインバータ１２０〜１２３の感度をそれ程高めることなく、多ビットのＡＤ変換回路を構成できることにある。図２２の回路を単純に拡張していくと、下位の比較器であるインバータの閾値での反転感度は非常にシャープなものを要求される。しかし、本例の如く、各ユニットでの余りを３１倍して次のユニットのアナログ入力として利用することで、各ユニットでのインバータの感度はそれ程高いものを要求しない。

図２５、２６、２７に図２４の１２ビットＡＤ変換回路の波形図を示す。この波形図も、図２３と同様に−Ｖｄｓ〜＋Ｖｄｓを７等分して、０／７〜７／７の８個の値についての各出力やノードでの電圧の変化を示す。最上位４ビットＤ11Ｄ10Ｄ9 Ｄ8 の余りを３１倍したＶｏｕｔ１が、その下位ビットＤ7 Ｄ6 Ｄ5 Ｄ4 のアナログ入力として利用される。更に、その余りＶｏｕｔ２がその下位ビットＤ3 Ｄ2 Ｄ1 Ｄ0 のアナログ入力として利用される。

図２８は、丸め機能とオーバーフロー付きの１２ビットＡＤ変換回路である。図２４に示した１２ビットのＡＤ変換回路では、フルスケールの入力に対して全てのデジタル出力Ｄ11〜Ｄ0 を１にする。しかしながら、実際の１２ビットＡＤ変換では、フルスケールを４０９６とすると、入力値０〜４０９５が（000000000000) 〜(111111111111)に相当し、フルスケールの入力値４０９６は(1000000000000) とオーバーフローする。従って、図２８の回路図では、このオーバーフローが正しく出力される様に、最下位ビットＡ0 のアナログ出力を丸める（四捨五入）と共に、オーバーフロービットＯＦを出力できる様に全加算器ＦＡをそれぞれのビットに追加する。全加算器ＦＡは、加算入力Ａ，Ｂと桁上げ入力Ｃ、加算出力Ｓと桁上げ出力ＣＣを有する。加算入力Ａに各デジタル出力のビットが入力され、加算入力Ｂは０固定、桁上げ入力には下位の全加算器の桁上げ出力ＣＣを接続する。最下位ビットのアナログ出力は、１２ビットＡＤ変換回路の余りであり、その余りは比較器１４４により四捨五入されて、桁上げ入力Ｃに与えられる。

今、仮にフルスケールのアナログ入力Ｖｉｎが与えられて、デジタル出力が，（111111111111）だとすると、その最下位のアナログ出力は比較器１４４の閾値を越える値となり、最下位の全加算器ＦＡの入力ＡとＣには１が入力されて、桁上げ出力ＣＣは１に、加算出力Ｓ（Ｄ0 ）は０になる。そして、上位の全加算器ＦＡも同様に、桁上げ出力が１に加算出力が０になる。その結果、オーバーフロービットＯＦは１になり、残りのデジタル出力は全て０になる。

ここで利用される全加算器ＦＡは、図１８で示した容量結合型の論理回路が使用される。

上記した、図２２、２４、２８のＡＤ変換回路において、最下位ビットの余りを増幅する増幅回路の利得が下位ビットの精度に大きく影響する。即ち、増幅回路１４２の利得に従って増幅されたアナログ値が下位ビットのアナログ入力になる。従って、精度良く増幅できない場合は、誤ったアナログ値を変換することになる。一般にモノリシックＩＣを製造する場合、増幅回路の利得はプロセスの影響を受けやすい。従って、そのプロセスの影響を受けにくい構造を採用することが望ましい。また、特にデジタル出力のビット数を大きくする時は、特にその利得の精度が要求されるが、その場合は例えばボルテージフォロワーの帰還抵抗等を外部から微調整できる構成にすることが一つの解決方法である。

更に、ＡＤ変換の精度は、比較器であるインバータ１２０〜１２３の特性に依存する。従って、それらのインバータの電源電圧精度を高くし、閾値精度、入力側の容量値精度等を高くすることが必要である。また、入力側の容量結合回路内の寄生容量も無視することができない。従って、例えば、同一単位の容量を多数形成して較正の段階でトリミングをすることが一つの解決手段である。

また、計算の結果からは、異なる容量値の各入力部、帰還入力部の時定数を揃えることが、過渡応答を低減する上で重要である。図２３、２５〜２７にはその過渡応答が各入力値の間で生じていることが示されている。

図２９は、３ビットＡＤ変換回路の他の回路例を示す図である。図２０に示した３ビットＡＤ変換回路と同じ部分には同じ番号を付した。図２０の例とは、インバータ１０３、１０７、１１２の後段に、閾値をＶｄｄ／２よりずらしたＶｄｄ／２＋ΔＶにしたインバータ１５０、１５２、１５４を設けたところが異なる。更に、それらのインバータ１５０、１５２、１５４の出力を各デジタル出力とし、閾値Ｖｄｄ／２のインバータ１５１、１５３、１５５によりその反転値を生成して、下位への帰還値としている。入力段の容量結合網は図２０と同等である。

この回路によれば、フルスケールをＶｄｄ（例えば５ｖ）とすると、初段のインバータ１０３、１０７、１１２の閾値がＶｄｄ／２（２．５ｖ）で、次段のインバータ１５０、１５２、１５４がＶｄｄ／２＋ΔＶ（２．６ｖ）であり、更に最終段のインバータＶｄｄ／２（２．５ｖ）である。２段目のインバータの閾値はＶｄｄ／２からずれていれば良いので、例えばＶｄｄ／２−ΔＶでも良い。

アナログ入力Ｖｉｎが、フルスケールの丁度１／２，１／４，３／８等の場合、初段のインバータが、閾値の入力によりＰチャンネルトランジスタとＮチャンネルトランジスタの両方が導通状態となる。その結果、例えばその出力はＶｄｄ／２となる。従って、図２０の回路例では、その出力Ｖｄｄ／２に従ってインバータ１０４、１０８、１１３が同様にＶｄｄ／２を出力する。そのため、正常な２値のデジタル出力を生成することができない。

図３０は、図２０の回路例にアナログ入力Ｖｉｎ＝Ｖｄｄ／８，２Ｖｄｄ／８，３Ｖｄｄ／８，４Ｖｄｄ／８，５Ｖｄｄ／８，６Ｖｄｄ／８，７Ｖｄｄ／８，８Ｖｄｄ／８の場合の波形図である。図中に示した通り、アナログ入力４Ｖｄｄ／８に対して、Ｖｄｄ／２の出力が生成されて不定になる。その結果、デジタル出力が確定しない。

図２９の回路では、次段インバータの閾値をずらしたので、上記のアナログ入力に対して、初段インバータ１０３、１０７、１１２がＶｄｄ／２の出力Ｖ１１，Ｖ２１，Ｖ３１を生成しても、次段のインバータが必ず１また０のいずれかのデジタル出力を生成する。図２９の例では、インバータ１５０，１５２，１５４の閾値をＶｄｄ／２＋ΔＶとずらしたので、その出力は必ず０を出力する。従って、図２０、３０の如き不定状態は避けられる。

図３１は、その図２９の回路の動作を説明する波形図である。アナログ入力Ｖｉｎが４Ｖｄｄ／８の時、出力Ａ２は０に確定している。実際のＡＤ変換回路では、フルスケールの丁度１／２，１／４等になる確率は少ないが、かかる誤動作の可能性を無くすことができる。

図３２は、４ビットデジタル出力と余りを生成するＡＤ変換回路の他の例の図である。この回路は、図２９に示したＡＤ変換回路を４ビットに拡張し、更に最下位ビットの余りを増幅して下位へのアナログ入力Ｖｏｕｔを生成する。更に、寄生容量１６９による誤差を無くすために、増幅回路１６８の増幅率をやや補正している。

この回路では、図２２の場合と同等に、比較器であるインバータ１２０〜１２３の電源を＋Ｖｄｓ，−Ｖｄｓとし、参照電圧（閾値電圧）を０ｖとする。また、論理１は＋Ｖｄｓで論理０は−Ｖｄｓとする。従って、図２２と同じ部分には同じ番号を付した。図２２の場合と異なり、図３２の回路例では次段インバータ１６０〜１６３の閾値を０ｖから＋ΔＶだけずらしている。また、増幅回路１６８の増幅率が３１＋αに補正されている。寄生容量１６９の容量値は容量１４１のα倍（０＜α＜１）と仮定する。

図３２でに増幅率の求め方は、図２２の場合と同等である。但し、図３２ではαＣの容量をもつ寄生容量１６９の存在を考慮して、余りＶ０が図２２の場合よりも低下する。即ち、
Ｖ０＝（１６Ｖｉｎ＋８／Ａ3 ＋４／Ａ2 ＋２／Ａ1 ＋／Ａ0 ）／（３１＋α）
となる。また、入力Ｖｉｎが１（＋Ｖｄｓ）の時は、
Ｖ０＝（１６Ｖｄｓ−１５Ｖｄｓ）／（３１＋α）＝＋Ｖｄｓ／（３１＋α）
であり、入力Ｖｉｎが０（−Ｖｄｓ）の時は、
Ｖ０＝（−１６Ｖｄｓ＋１５Ｖｄｓ）／（３１＋α）＝−Ｖｄｓ／（３１＋α）
である。従って、Ｖ０は−Ｖｄｓ／（３１＋α）から＋Ｖｄｓ／（３１＋α）の範囲となる。そこで、増幅回路１６８により３１＋α倍することにより、下位へのアナログ入力Ｖｏｕｔは−Ｖｄｓ〜＋Ｖｄｓとなる。一般的には、（２ⁿ⁺¹ −１＋α）倍である。

図３３は、図３２の回路図に０／７〜７／７が入力された時の波形図である。図２２の回路に対する図２３の波形図と同等である。但し、図からは明確ではないが、図３３の場合の下位へのアナログ値Ｖｏｕｔはより精度が高くなっている。

図３４は、図３２の４ビットＡＤ変換回路ユニットＡＤＣＵを３ユニット分シリアルに接続して１２ビットＡＤ変換回路にした例を示す図である。回路構成自体は図２４と同等であるが、図３４の例では、各ユニットＡＤＣＵの下位へのアナログ入力Ｖｏｕｔ１，Ｖｏｕｔ２，Ｖｏｕｔ３が寄生容量分を補正した増幅率で増幅されているので、より精度の高い値になる。

図３５、３６、３７は、図３４の１２ビットＡＤ変換回路のアナログ入力に−Ｖｄｓ〜＋Ｖｄｓのレンジで０／８〜８／８を与えた時の波形図である。この回路では、インバータを３段にして２段目のインバータの閾値を０からずらしたので、不確定になることが避けられる。従って、各４ビットＡＤ変換ユニットの下位へのアナログ入力Ｖｏｕｔ１〜３はいずれも、８／８の時以外は−Ｖｄｓで、８／８の時は＋Ｖｄｓとなる。

図３８、３９、４０は、図３４の１２ビットＡＤ変換回路のアナログ入力に−Ｖｄｓ〜＋Ｖｄｓのレンジで０／７〜７／７、０／７をあたえた時の波形図である。この波形図で特徴的なところは、最下位ビットの余りを増幅したアナログ値Ｖｏｕｔ３が、図４０の例では、図中Ｘ１０、Ｘ２０に示した通り、０／７の入力に対してはＶｏｕｔ３＝−Ｖｄｓ、７／７の入力に対してはＶｏｕｔ３＝＋Ｖｄｓと精度良く生成されている。それに対して、図２４の回路の場合は、寄生容量の補正がないので図２７中にＸ１，Ｘ２で示した通り、正確なＶｏｕｔ３が生成されていない。

図４１は、図３４の１２ビットＡＤ変換回路に丸め機能とオーバーフロービットＯＦを加えた回路図である。図２８に対応する。図４１の例では、それぞれの４ビットＡＤ変換ユニットが、不確定防止の為のインバータが付加され、寄生容量を考慮した増幅率で余りが増幅されて下位のアナログ入力とされ、そして、さらに丸め機能とオーバーフロービットを持つ。丸め機能とオーバーフロービットを持つ意味は、図２８で説明したのと同じである。

図４１では、フルスケールのアナログ入力に対して、オーバーフロービットＯＦが１となり、残りの１２ビットデジタル出力は、（000000000000）となる。

[シリアル型ＡＤ変換回路]
図４２は、シリアル型のＡＤ変換回路の例を示す図である。この回路は、図２２や図３２で説明した４ビットＡＤ変換ユニットの前段にサンプルホールド回路を設けて、シリアルに４×ＮビットのＡＤ変換を行う。４ビットＡＤ変換ユニットは一度に４ビットのデジタル出力を生成する。その結果生成された下位へのアナログ入力Ｖｏｕｔを、サンプルホールド回路でサンプルホールドして次の下位の４ビットのＡＤ変換を行う。

サンプルホールド回路は、スイッチ１７０、容量ＣＳ１、ゲイン１のオペレーションアンプ１７１、スイッチ１７２、容量ＣＳ２、更にゲイン１のオペレーションアンプ１７３から構成される。また、下位へのアナログ出力Ｖｏｕｔをホールドする為のスイッチ１７４が設けられる。

このシリアル型のＡＤ変換器を利用して１２ビットのデジタル出力を得る場合について、説明する。図４３は、その動作タイミングチャート図である。まず、最初に信号ＳＷ１のパルスによりスイッチ１７０が開いて、アナログ入力ＡＶｉｎが容量ＣＳ１にサンプルホールドされる。そして、信号ＳＷ２のパルスによりスイッチ１７２を導通し、容量ＣＳ２にそのアナログ電圧がホールドされる。その電圧値はゲイン１のオペレーションアンプ１７３を介して４ビットＡＤ変換ユニットのアナログ入力Ｖｉｎとして与えられる。そして、まず上位の４ビットの出力がＤ11Ｄ10Ｄ9 Ｄ8 が生成される。

次に、その余りを増幅した下位へのアナログ入力Ｖｏｕｔが信号ＳＷ３によりスイッチ１７４がオンとなり、そのアナログ入力Ｖｏｕｔが容量ＣＳ１にサンプルホールドされる。後は、上記と同様にして、パルス信号ＳＷ２とＳＷ３が交互に加えられて、更に下位の４ビットのデジタル出力Ｄ7 Ｄ6 Ｄ5 Ｄ4 が生成される。更に、その余りを増幅したアナログ値Ｖｏｕｔが、容量ＣＳ１にホールドされて、その下位のデジタル出力Ｄ3 Ｄ2 Ｄ1 Ｄ0 が生成される。このようにして、１２ビットのデジタル出力が３回のサンプルホールド動作によりデジタル変換される。

この回路構成では、１２ビット一度に生成されないが、少ない素子数で１２ビットのＡＤ変換を行うことができる。また、サンプルホールド回数を増やすことで、理論的には多数ビットのデジタル値に変換することができる。

上記のオペレーションアンプは、正転増幅器でありボルテージフォロワー回路である。図４４はその一般的な回路構成を示す図である。この回路は全増幅型のオペアンプであり、トランジスタ１７５、１７６がソースが共通に電流源に接続された入力トランジスタであり、それぞれの電流値が出力段の回路に供給される。トランジスタ１７８、１７９及び１８０、１８１はそれぞれ定電圧ＶＢ１，ＶＢ２が接続されたインピーダンス回路である。この回路の動作は，入力Ｖ＋が高くなると、その電流が小さくなり、トランジスタ１７６側の電流が大きくなり、出力Ｖｏｕｔ（＋）側が高くなる。そのゲインが１に調整されている。

図４５は、１ビットのシリアルＡＤ変換回路の図である。この回路は、図４２のサンプルホールド回路と、４ビットＡＤ変換ユニットのうちの１ビット分の回路と余りの増幅回路から構成される。１７０はアナログ入力ＡＶｉｎをサンプルホールドするスイッチ、１７２、１７４は交互に導通して容量ＣＳ１にホールドされた電圧ｎ１を容量Ｃｓ２に伝達し、ＡＤ変換後の余りを増幅した電圧ｎ７を容量Ｃｓ１にサンプルホールドする。１７１、１７３は共にゲイン１のオペレーションアンプである。これらの回路は、図４２と同様であり動作も同じである（図４３参照）。

図中破線の部分は１ビットのＡＤ変換回路である。比較器１８５の出力ｎ４がＡＤ変換後のデジタル出力であり、この比較器１８５は、例えば、図２９に示した通り、閾値がＶｄｄ／２のＣＭＯＳインバータとそれからずれた閾値をもつＣＭＯＳインバータから構成される。そして、さらにインバータ１８６を介して生成された信号ｎ５が、帰還容量１８８を介して、入力信号ｎ３が接続された容量１８７と結合される。帰還容量１８８は、入力容量１８７の１／２の容量値を持つ。そして、その減算された信号ｎ６が寄生容量分を補正したゲイン（３＋α）の増幅器１８９により増幅されて、信号ｎ７がさらに下位のＡＤ変換の為にスイッチ１７４を介して容量Ｃｓ１にサンプルホールドされる。

即ち、アナログ入力ＡＶｉｎは、容量Ｃｓ１，Ｃｓ２に順次記憶保持されて、比較器１８５に与えられる。比較器１８５の出力ｎ４はまず最上位ビット（ＭＳＢ）を出力し、１／２の容量１８８を介して反転信号ｎ５が増幅器１８９の入力に帰還される。この結果、アナログ入力ｎ３からＭＳＢ相当のアナログ量が減算された下位ビット相当のアナログ信号ｎ７が出力される。この信号ｎ７がスイッチ１７４の導通で容量Ｃｓ１に標本化され記憶保持される。そして、スイッチ１７２の導通により下位のアナログ入力ｎ３信号として入力される。以下、同様にスイッチ１７２，１７３のスイッチングにより下位ビットの出力が順次ｎ４から出力される。

この回路の波形図を、図４６、４７に示す。アナログ入力ＡＶｉｎが、フルスケールの１／７の時の８ビットデジタル出力、フルスケールの３／７の時の８ビットデジタル出力が図４６に示されている。スイッチを導通するパルス信号ＳＷ２，３が７回繰り返してオン・オフすることで、８ビットの出力ｎ４が生成される。８ビットは、２8 ＝２５６であるから、フルスケールの１／７では２５６／７＝３６．５であり、８ビット出力は（00100100）となる。また、３／７は、８ビット出力は（01101101）となる。

図４７には、アナログ値＝０の時の９ビット出力、フルスケールの２／５の時の９ビット出力、そして、フルスケールの４／５の時の９ビット出力がそれぞれ示されている。

この回路は、わずか１ビットのＡＤ変換回路と下位のＡＤ変換の為の余りの増幅回路と、サンプルホールド回路だけで構成できる。非常に簡単な回路であるが、多ビットのＡＤ変換回路の機能を有する。但し、スイッチ１７２、１７４のオン・オフ動作により１ビットづつデジタル出力が生成されるので、フラッシュ型ではなくシリアル型である。

以上、容量結合回路を利用してトランジスタの数を少なくした論理回路、ＡＤ変換回路を説明した。ＡＤ変換が行われる場合は、必ずＤＡ変換回路が必要になる。そこで、以下にやはり容量結合回路を利用したＤＡ変換回路について説明する。

［容量結合利用のＤＡ変換回路］
図４８は、シリアル型のＤＡ変換回路の例を示す図である。このＤＡ変換回路は、デジタル値を上位ビットから４ビット単位でシリアルにＤＡ変換を行う。４ビットのデジタルアナログ変換回路ＤＡＣのアナログ出力Ｏｕｔが、加算回路２２１によりシリアルに加算されて、サンプルホールド回路２２３により最終的な累積されたアナログ値がホールドされる。１／１６回路２２０は、下位ビットのデジタルアナログ変換値を１６分の１のアナログ値にする回路である。また、２２２は遅延回路で、上位ビットのアナログ値を、スイッチ信号ＳＷ１１，１２の１サイクル分遅延して加算回路２２１に供給する。

図４９は、図４８のシリアル型のＤＡ変換回路の波形図である。この波形図の例では、８ビットのデジタル信号Ａ0 〜Ａ7 をアナログ信号Ａｏｕｔに変換する。まず、最初に入力として上位の４ビットＡ4 〜Ａ7 がデジタルアナログ変換回路ＤＡＣに供給される。そして、最初は、スイッチ２００，２０１に対して、パルス信号ＳＷ１１，ＳＷ１２が同時に与えられて、アナログ出力電圧Ｏｕｔが容量２０２，２０３によりホールドされる。この容量２０３は容量２０２の１５倍の容量値を持つ。この動作については後述する。

容量２０３にホールドされたアナログ値ｎ１２は、ゲイン１のオペレーションアンプあるいはボルテージフォロワーにより容量ＣD に供給される。この段階では、遅延回路２２２の出力が０Ｖであるから、２つの容量ＣD の容量結合によりノードｎ１３はアナログ値ｎ１２の約半分の電圧となる。容量２０８は寄生容量を示し、容量ＣD のα倍（α＜＜１）した容量を持つ。そして、増幅器２０６により（２＋α）倍した電圧値ｎ１４を生成する。

そこで、パルス信号ＳＷ１３が印加されることで、その電圧値ｎ１４がスイッチ２１１を介して容量Ｃｓ４にホールドされる。これで、最初の上位４ビットのデジタル値をアナログ変換した電圧が容量Ｃｓ４にホールドされる。このパルス信号ＳＷ１３により、容量２０３は放電されてリセットされる。

次に、デジタル入力に下位の４ビットＡ0 〜Ａ3 が与えられ、パルス信号ＳＷ１１が供給される。その結果、変換されたアナログ出力Ｏｕｔが容量２０２にホールドされる。そして、その電圧ｎ１１が、次のパルス信号ＳＷ１２のタイミングで、容量Ｃ、スイッチ２０１及び容量２０３の容量結合回路により１６分の１にされた電圧ｎ１２となる。そして、その電圧ｎ１２がゲイン１の増幅器２０５を介して容量ＣD に供給される。

この時、遅延回路２２２では、パルス信号ＳＷ１２により、上位４ビットのアナログ値ｎ１４が、ゲイン１の増幅器２１２，２１５を介してもう一つの容量ＣD に与えられる。そして、上位４ビットのアナログ値と１／１６倍された下位４ビットのアナログ値とが容量結合回路ＣD で加算されて、その加算値がｎ１４に増幅されて出力される。そして、パルス信号ＳＷ１４の供給により、その加算された電圧が容量Ｃｓ３にホールドされる。即ち、８ビットのアナログ変換値が電圧ｎ１５となる。その電圧値は、増幅器２１０によりアナログ出力Ａｏｕｔとして出力される。

以上の通り、図３８の回路は、４ビットのデジタル値単位でアナログデジタル変換器ＤＡＣによりアナログ変換し、シリアルに下位の４ビットを変換したアナログ値を１／１６倍して加算する。１２ビットのデジタル値を変換する場合は、最下位の４ビットデジタル値のアナログ変換値は、スイッチ２００，２０１と２０４の２回のオン・オフ動作により１／２５６倍されてから、加算回路で上位８ビットのアナログ値に加算される。従って、遅延回路２２２内のパルス信号ＳＷ１２，１３は２回のオン、オフ動作をする。

この回路構成によれば、多くのトランジスタを必要とするデジタルアナログ変換回路部分は、４ビットだけを含むだけでよい。そして、多数ビットのデジタル値をアナログ値に変換する時は、４ビットづつシリアルに変換する。そして、シリアル変換のための１／１６回路２２０、加算回路２２１などは、既に説明してきた容量の結合回路を利用して少ないトランジスタ数で構成する。従って、トータルでも、少ないトランジスタ素子数で、多ビットのデジタル値をアナログ値に変換する回路を構成することができる。

図５０は、１ビットのシリアルデジタルアナログ変換回路の例を示す図である。この回路は、デジタル入力Ｄｉｎを上位から１ビットづつシリアルにアナログ値に変換して累積し、最後にその累積されたアナログ値Ａｏｕｔを出力する。

１／２回路２５３は、例えば５Ｖのレファレンス値Ｖｒｅｆを、パルス信号ＳＷ２１，２２，２３により制御されるスイッチ２３０，２３１，２３２により、毎周期毎に１／２倍する。その毎回１／２倍された電圧値ｎ２３が、データ入力サンプルホールド回路２５４にて、デジタル値Ｄｉｎの１または０値によって容量Ｃｓ８にホールドされる。加算回路２５５、遅延回路２５６、出力サンプルホールド回路は、図４８の回路の対応する回路と同等の機能を有する。即ち、上位ビットによるアナログ値が遅延回路により１ビットの周期分遅延してノードｎ２９に出力され、その電圧ｎ２９に次の下位ビットによるアナログ値ｎ２４が、加算回路２５５にて加算される。スイッチ２３４により、変換中の桁のデジタル値Ｄｉｎが０の時は、その桁に対応するアナログ値ｎ２３は加算されず、そのデジタル値Ｄｉｎが１の時に、その桁に対応するアナログ値ｎ２３が加算される。

図５１は、上記１ビットのシリアルデジタルアナログ変換回路の波形図である。図５２は、その中の信号ｎ２３の拡大波形図である。

図５０の変換回路の動作を図５１、５２に従って説明する。図５１の波形図に示した例は、０Ｖ、２ＶREF ／５、４ＶREF ／５を示すデジタル値Ｄｉｎを変換した例である。即ち、９桁のデジタル入力値Ｄｉｎは、（000000000 ）（011001100 ）（110011001 ）である。そこで、入力値が４ＶREF ／５に対応するデジタル値の場合で説明する。

最初に、１／２回路２５３にて、パルス信号ＳＷ２１によりトランジスタ２３０がオンして、５Ｖの基準電圧ＶREF が容量Ｃｓ６にホールドされる。そして、トランジスタ２３０をオフにし、パルス信号ＳＷ２２によりトランジスタ２３１をオンにすることで、基準電圧ＶREF が容量Ｃｓ６，７の容量分割により半分にされ、ＶREF ／２がノードｎ２２にホールドされる。ゲイン１の増幅器２３３により、同様に、ノードｎ２３もＶREF ／２となる。

そこで、データ入力サンプルホールド回路２５４にて、最上位ビットのデジタル値Ｄｉｎの値に従って、パルス信号ＳＷ２２のタイミングで、容量Ｃｓ８に電圧ｎ２３がホールドされる。そして、そのホールドされた値ｎ２４が増幅器２３６の出力に転送され、加算回路２５５の一方の容量ＣD に与えられる。最初は、遅延回路２５６からの電圧値ｎ２９がゼロであるので、電圧値ｎ２４は２つの容量ＣD の結合回路により約半分（〜ＶREF/４）になった電圧ｎ２５が、増幅器２３７により（２＋α）倍される。そして、パルス信号ＳＷ２３により容量Ｃｓ１０にその出力ｎ２６がホールドされる。

その後、次の下位ビットのデジタル値が入力Ｄｉｎに与えられる。今度は、先ほどＶREF ／２をホールドした容量Ｃｓ６が、パルス信号ＳＷ２３によりクリアされた容量Ｃｓ７と結合されて、容量Ｃｓ７にはＶREF ／４がホールドされる。即ち、２番目の上位ビットに対応するアナログ値である。対応アナログ値が４ＶREF ／５の例では、２番目のビットもデジタル値は１であるので、データ入力サンプルホールド回路２５４にて、トランジスタ２３４がパルス信号ＳＷ２２のタイミングで容量Ｃｓ８にホールドされる。

そのホールドされた電圧ＶREF ／４が加算回路２５５の容量ＣD に印加され、１周期遅れて出てくる遅延回路２５６の出力ｎ２９の電圧ＶREF ／２がもう一つの容量ＣD に印加されて、加算される。その結果、ノードｎ２６には、ＶREF ／２＋ＶREF ／４＝３ＶREF ／４の電圧値が出力される。そして、パルス信号ＳＷ２３のタイミングで容量Ｃｓ１０にホールドされる。

上記の動作を、最下位ビットのデジタル値まで繰り返すことにより、出力サンプルホールド回路２５６にて、最終的なアナログ値がパルス信号ＳＷ２４のタイミングで容量Ｃｓ９にホールドされる。そして、ゲイン１の増幅回路２３９を経て、アナログ出力Ａｏｕｔが生成される。

この回路では、デジタル値のＮ桁数回だけＶREF ／２、ＶREF ／４... ＶREF／２N のアナログ値のサンプルホールドと、加算が行われる。従って、如何なる桁数のデジタル値であってもシリアル動作によりアナログ値に変換することができる。

この１ビットのシリアルのデジタルアナログ変換回路では、主に容量素子を利用して、インバータや増幅器に少ない素子数のトランジスタ素子を利用する。従って、トータルでトランジスタ素子数を少なくすることができる。また、１／２回路２５３や加算回路２５５では、上記した容量結合回路が利用される。

［容量結合利用のカウンタ回路とそれを利用したＡＤ変換回路］
次に、容量結合回路を利用したカウンタ回路を説明する。カウンタ回路は、後述するフォトディテクタからの検出電流により駆動される一種の発振回路との組み合わせにより、一種のシリアル型のアナログデジタル変換回路を構成することができる。従って、本発明の容量結合回路を有効に利用してＡＤ変換回路を構成するという目的に合致する。

図５３は、容量結合回路を利用したカウンタ回路の例を示す図である。そして、図５４はその信号波形図である。この例では、入力端子Ｖｉｎにパルス信号が連続して供給され、そのパルス信号Ｖｉｎ毎にＬレベルからＨレベルそしてＨレベルからＬレベルに変化する最下位ビットＡ0 、２つのパルス信号Ｖｉｎ毎に同様にＬ、Ｈ、Ｌと変化する２段目のビットＡ1 、４つのパルス信号Ｖｉｎ毎に同様に変化する３段目のビットＡ2 が生成される。

１段目の回路２５１は、２つのパルス信号Ｖｉｎ毎にパルス信号Ｐ1 を生成し、２段目の回路２５２は、４つのパルス信号Ｖｉｎ毎にパルス信号Ｐ2 を生成し、３段目の回路２５３は、８つのパルス信号Ｖｉｎ毎にパルス信号Ｐ3 を生成する。この信号Ｐ3 を次の段の回路に供給することにより、４段目のビットＡ3 （図示せず）を生成することができる。これらの回路２５１，２５２，２５３は同じ構成を有する。

このカウンタ回路の１段目の回路２５１には、ポンピング回路として容量Ｃ1、ダイオード２５５，２５６、容量Ｃ2 を有する。入力パルス信号Ｖｉｎの立ち上がりにより、容量Ｃ1 とダイオード２５６を介して、容量Ｃ2 に充電される。その結果、ノードｎ４１は上昇する。そして、入力パルス信号Ｖｉｎの立ち下がりにより、容量Ｃ1 を介してノードｎ４０が引き下げられるが、ダイオード２５６は非導通となり、ノードｎ４０にはダイオード２５５を介してグランド電位からチャージが供給される。そして、再度入力パルス信号Ｖｉｎが立ち上がると、ノードｎ４１が更に引き上げられる。

上記の入力パルス信号Ｖｉｎによるチャージポンピング動作は、パルスの高さと幅からなるエネルギーがＣ１，Ｃ２の容量結合の比に従って、ノードｎ４１の電位を決定する。この例では、容量Ｃ１，Ｃ２の容量値を２個の入力パルスＶｉｎによりインバータ２５８が反転する様に設計されている。また、インバータ２６０の閾値電圧は、インバータ２５８の閾値電圧より低く設定され、インバータ２６０は、１個のパルス信号Ｖｉｎにより反転する。

従って、１個目のパルス信号Ｖｉｎにより上昇したノードｎ４１の電位により、インバータ２６０が反転してその出力をＨレベルからＬレベルにする。従って、出力Ａ0 はＨレベルになる。一方、２個目のパルス信号Ｖｉｎにより上昇したノードｎ４１の電位で、インバータ２５８が反転し、一段目の出力Ｐ1 がＨレベルになる。その出力Ｐ1 のＨレベルにより、トランジスタ２５７が導通する。その結果、ノードｎ４１はＬレベルに下がり、インバータ２５８，２５９を介して出力Ｐ1 もＬレベルに下がる。即ち、出力Ｐ1 には、２つのインバータ２５８，２５９の遅延時間分の幅をもつパルス信号が生成される。更に、インバータ２６０も反転され、１段目のビットＡ0 はＬレベルに戻る。

図５４に示される通り、１段目の回路２５１の出力Ｐ1 により、２段目の回路のチャージポンプ回路でもノードｎ４３が上昇する。その結果、同様の動作によりインバータ２６０が反転して、２段目のビットＡ1 がＨレベルとなる。

３段目の回路２５３も１、２段目の回路２５１，２５２と同等の構成であり、パルス信号Ｐ2 により同様の動作を行う。かくして、カウンタ出力Ａ0 Ａ1 Ａ2には、入力パルス信号Ｖｉｎをカウントした２値のデジタル値が生成される。

図５５は、別のカウンタ回路例を示す図である。図５３が正論理型であるのに対して、このカウンタ回路は負論理型であり、動作は同等である。図５５の回路では、例えば１段目の回路２７０には、容量Ｃ1 、ダイオード２７５，２７６及び容量Ｃ2 からなるチャージポンプ回路が設けられる。

図５３の例と異なるところは、ダイオード２７５と容量Ｃ2 がグランド電位ではなく、電源Ｖｄｄに接続されて、入力パルス信号Ｖｉｎが負のパルス信号である点にある。従って、ノードｎ５１のリセット電位はＨレベルである。そして、インバータ２８０の閾値電圧がインバータ２７８のそれよりも高く設定されている。

従って、チャージポンプ動作も、逆であり、リセット状態でＰ型トランジスタ２７７が導通してノードｎ５１がＨレベルにあり、入力パルス信号Ｖｉｎの印加によりノードｎ５１の電位が低下する。そして、インバータ２８０の閾値がインバータ２７８の閾値よりも高く設定されていて、最初のパルス信号Ｖｉｎによりインバータ２８０が反転して、出力Ａ0 をＨレベルに反転する。そして、２個のパルス信号Ｖｉｎが与えられると、インバータ２７８が反転して、パルスＰ1 をＨレベルからＬレベルに立ち下げる。その結果、トランジスタ２７７が導通してノードｎ５１をＨレベルにリセットする。

このように、論理とチャージポンプが逆であるが、動作は図５３の場合と同等である。これらのカウンタ回路は、容量結合回路を利用することにより、簡単な構成が可能である。

上記の２つのカウンタ回路では、閾値電圧の異なるインバータを利用した。しかし、かかる回路を構成することが異なる特性のトランジスタを形成することを要求する。従って、プロセスの負担となる。そこで、閾値電圧が同一のインバータを利用したカウンタ回路が望まれる。

図５６は、更に別のカウンタ回路である。図５６は、その動作を示す信号波形図である。

図５６には、カウンタ回路の１段目の回路２９０と２段目の回路２９１とが示されている。両回路の構成はほぼ同じである。例えば、１段目の回路２９０の構成を説明する。この回路には、図５５に示した負論理型のチャージポンプ回路が含まれる。例えば、容量Ｃ10、ダイオード２９２，２９３と容量Ｃ12、及びリセットトランジスタ２９４の構成は、図５５の回路と同等である。即ち、正のパルス信号Ｖｉｎが反転された負のパルス信号Ｐn により、ノードｎ６１がリセットレベルのＨレベルから低下する。そして、インバータ２９５は２つの負のパルスＰｎが印加された時反転するように、その閾値電圧が設定されている。

また、容量Ｃ15、ダイオード２９８，２９９及び容量Ｃ16、さらにリセットトランジスタ３００からなるチャージポンプ回路も同等の構成をもつ。そして、インバータ３０１は他のインバータ２９５，２９７等と同じ閾値電圧をもつ。但し、インバータ３０１は１個のパルス信号Ｐｎにより反転することが必要であり、容量Ｃ16の接続の方向が容量Ｃ12とは異なる。即ち、容量Ｃ16はグランド側に接続される。

また、インバータ２９７は、２個のパルス信号Ｐｎにより反転するノードｎ６２の１つのパルス信号で反転する必要がある。したがって、その入力部には、容量Ｃ11、Ｃ13、Ｃ14からなる容量結合回路を有し、インバータ２９７と共に多数決回路を構成する。したがって、パルス信号Ｐｎとノードｎ６２が共にＨレベルのなった時に、ノードｎ６４を立ち下げてＰ型リセットトランジスタ２９４を駆動してノードｎ６１をリセットレベルのＨレベルに復帰させる。

従って、インバータ２９５は２個のパルス信号Ｐｎ（入力の正パルス信号Ｖｉｎの反転パルス信号）により反転し、次段へのパルス信号Ｐｎを形成する。また、インバータ３０１側は、同じ閾値電圧であるが、容量Ｃ16の構成を変えて容量値を適切に設定することで、１個の負のパルス信号Ｐｎで反転して、カウンタ出力Ａn を生成する。また、インバータ２９７は、リセットトランジスタ２９４を駆動する。

図５７を参照しながら、回路の動作を説明する。正の入力パルス信号Ｖｉｎが連続的に入力される。そして、インバータ３０２を介して負のパルス信号Ｐｎが１段目の回路２９０に与えられる。容量Ｃ10、ダイオード２９２，２９３と容量Ｃ12、及びリセットトランジスタ２９４からなる第一のチャージポンプ回路では、パルス信号Ｐｎの立ち下がりにより、Ｈレベルにあるノードｎ６０とｎ６１とがダイオード２９３を介して低下する。しかし、この時にはインバータ２９５は反転しない。一方、容量Ｃ15、ダイオード２９８，２９９及び容量Ｃ16、さらにリセットトランジスタ３００からなる第二のチャージポンプ回路でも、同様にＨレベルのあるノードｎ６６が低下するが、容量Ｃ15とＣ16の容量比を適切に設定することにより（例えばＣ15＞Ｃ16）、ノードｎ６６はインバータ３０１の閾値電圧レベルよりも低くなる。その結果、インバータ３０１は反転して、カウンタ出力Ａn がＨレベルになる。

２個目のパルス信号Ｐｎが与えられると、更にノードｎ６１は低下し、インバータ２９５が反転する。その結果、Ｌレベルに変化した次段入力パルスＰn+1 により、リセットトランジスタ３００が導通し、ノードｎ６６をＨレベルにリセットする。その結果、出力Ａn はＬレベルになる。同時に、ノードｎ６２のＨレベルへの変化により、容量Ｃ14の電位がＨレベルになり、Ｈレベルに復帰した信号Ｐｎとの多数決論理により、インバータ２９７が反転してＬレベルの出力ｎ６４を生成する。このＬレベルにより、リセットトランジスタ２９４が駆動されてノードｎ６１は再びＨレベルに復帰する。従って、ノードｎ６１にはインバータ２９５と２９７の遅延時間分の幅のＬのパルス信号となる。同様に、信号Ｐｎも比較的短い幅のパルス信号となる。

２段目の回路２９１でも、入力の負のパルス信号Ｐｎにより同様の動作を行う。従って、入力パルス信号Ｖｉｎが２個与えられると、出力Ａn+1 がＨレベルになり、４個与えられるとＬレベルになる。図５６に示していないが３段目の回路でも同様の動作で、出力Ａn+2 が生成される。

以上のように、図５６のカウンタ回路では、インバータの閾値を同等にしたので、プロセス上の負担のない回路を実現できる。そして、容量結合回路を利用してチャージポンプ回路や多数決回路を利用して、少ないトランジスタ数でカウンタ回路を実現する。

上記説明したカウンタ回路を利用したＡＤ変換回路を説明する。図５８は、かかるＡＤ変換回路の例を示す図である。このＡＤ変換回路は、例えばフォトダイオードＰＤによる検出電流により容量のノードを放電し、リセットトランジスタにより充電することにより、カウンタへの入力パルス信号を生成する。そして、フォトダイオードＰＤが検出する光強度に応じて変わる電流値の大きさにより入力パルス信号の周波数が変化することを利用し、一定時間内にインクリメントされるカウンタ値をデジタル出力として出力する。

図５９は、光強度が比較的低い場合のノードｎ８０，ｎ８１の変化を示す図である。図６０は、光強度が比較的高い場合のノードｎ８０，ｎ８１の変化を示す図である。両図を利用して、回路動作を説明する。

まず、フォトダイオードＰＤに照射される光３２０の強度に応じた検出電流が生成される。Ｎ型のトランジスタ３１０のゲートには定電圧Ｖｒｅｆが印加される。容量３１１にはＰ型のリセット用トランジスタ３１２から充電され、フォトダイオードＰＤの検出電流により放電される。インバータ３１３は適当な閾値電圧に設定される。そして、入力パルス信号はノードｎ８１に生成されて、カウンタ３１５に供給される。

今仮に、ノードｎ８０はＨレベルにあるとする。その状態で、光３２０が入射されると、フォトダイオードＰＤがその光強度に応じた電流を発生する。したがって、容量３１１の電荷が放電される。やがて、ノードｎ８０の電圧がインバータ３１３の閾値電圧Ｖｔｈを下回ると、インバータ３１３が反転し、ノードｎ８１がＬレベルに反転する。そのＬレベルパルスによりリセット用のトランジスタ３１２が導通し、容量３１１を充電しノードｎ８０をＨレベルに引き上げる。それにより、インバータ３１３は再度反転して、ノードｎ８１をＨレベルにする。

従って、ノードｎ８１には負のパルスが発生し、そのパルス幅はインバータ３１３，３１４の遅延時間と、トランジスタ３１２による充電時間などにより決定する。さらに、パルスの間隔は、検出電流の大きさに応じて決まる放電の速さにより決定する。従って、図５９に示した通り、検出電流が小さいとパルス信号の周波数は低くなる。また、図６０に示した通り、検出電流が大きいとパルス信号の周波数は高くなる。

カウンタ３１５は、例えば図５３、５６に示した負論理型のカウンタ回路により構成される。

図５８の例は、負論理型であり、ノードｎ８０はリセットされるとＨレベルになり、検出電流により容量が放電される。この構成は、正論理型で構成することもできる。ここでは図面による説明を行わないが、容量３１１を電源Ｖｄｄ側に接続し、リセットトランジスタをグランド側に接続し、フォトダイオードＰＤからの検出電流が容量に充電される。かかる構成では、ノードｎ８１は正のパルス信号を生成する。

図５８のＡＤ変換回路では、容量結合回路を利用して構成することができる。フラッシュ型ではないが、一定時間内に検出電流に応じたパルス信号をカウントすることにより電流アナログ値をデジタル値に変換することができる。

図６１は、上記説明したアナログデジタル変換回路やその他の論理回路をフォトディテクタ素子と同じチップ上に形成した場合の集積回路の一例を示す図である。この例では、チップ４００上に４画素分のフォトディテクタＰＤが設けられている例である。そして、フォトディテクタＰＤに隣接してそれぞれアナログ・デジタル変換回路ＡＤＣが設けられ、各画素のデジタル出力Ｄｏｕｔが生成される。

図６２は、同様にアナログデジタル変換回路やその他の論理回路をフォトデテクタ素子と同じチップ上に形成した場合の集積回路の他の例を示す図である。この例では、チップ４００上に４画素分のフォトディテクタ素子ＰＤが設けられ、ゲートトランジスタ４１１〜４１６によりマルチプレクサ回路ＭＰＸを介して時系列にアナログ・デジタル変換回路ＡＤＣにそれらのアナログ出力が供給される。そして、変換されたデジタル出力Ｄｏｕｔが外部に出力される。ゲートトランジスタは、それぞれシフトレジスタＳＲ等により時系列に駆動される。

図６１，６２で示した集積回路において、上記の実施の形態例で説明した、容量結合回路を利用した論理回路やＡＤ変換回路等を使用することにより、それらの回路を少ないトランジスタ素子数で構成することができる。従って、その分、ファオトディテクタの面積を大きくすることが可能になる。

［改良型アナログ・デジタル変換回路］
図６３は、更に改良型のアナログ・デジタル変換回路を示す図である。このＡＤ変換回路は、図２０，２２，２９及び３２に示したフラッシュ型のＡＤ変換回路の改良版である。

図２０，２２，２９及び３２に示したフラッシュ型のＡＤ変換回路では、デジタルの出力のビット数が少ない場合は大きな問題ではないが、ビット数が例えば８ビットあるいは１６ビット等と多くなる場合は、必要な容量値が非常に大きくなり、光電変換素子との集積化の弊害となる。例えば、図３２の場合に注目すると、４ビットのデジタル出力を生成する為に、容量結合回路部分における容量値は、余りを生成する部分を除くと、
（２Ｃ＋Ｃ）＋（４Ｃ+ ２Ｃ+ Ｃ）+ （８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ）＝２５Ｃ
の容量値を必要とする。更に、これが８ビットになると、
（２Ｃ＋Ｃ）＋（４Ｃ+ ２Ｃ+ Ｃ）+ （８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ）+
（１６Ｃ+ ８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ）+
（３２Ｃ+ １６Ｃ+ ８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ）+
（６４Ｃ+ ３２Ｃ+ １６Ｃ+ ８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ）+
（１２８Ｃ+ ６４Ｃ+ ３２Ｃ+ １６Ｃ+ ８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ）＝５０１Ｃ
の容量値を必要とする。

かかる膨大な容量値は、集積回路の面積を大きく占有することになり好ましくない。また、その点を解決する為に、図３２の回路では、演算増幅回路１６８を利用して４ビット毎の余りを算出し、それを次の４ビットのＡＤ変換回路の入力として利用している。しかし、演算増幅回路１６８を使用することは、素子数の増大につながり好ましくない。

図６３に示した改良型のＡＤ変換回路は、８ビットのデジタル出力でありながら、容量結合回路をメインアレイとサブアレイに分割して両アレイを容量で結合することにより、全体の容量値を格段に少なくすることができる。

図６３のＡＤ変換回路は、アナログ入力Ｖｉｎを８ビットのデジタル出力Ａ７〜Ａ０に変換する。アナログ入力Ｖｉｎに対する上位の４ビットＡ７〜Ａ４を求める回路は、図２９，３２に示した変換回路と同じである。即ち、最上位ビットＡ７は、アナログ入力Ｖｉｎを直接または図示しない容量Ｃを介してコンパレータであるインバータ５１１で閾値電圧Ｖｔより大きいか否かの判定をされ、その出力をインバータ５１２で反転して出力Ａ７を生成する。インバータ５１２は、図２９，３２で説明した通り、インバータ５１１の閾値Ｖｔ（図３２の例では０Ｖで、図６３の例ではＶｔ＝Ｖｄｄ／２）よりもわずかに高いか低い閾値を持つ。そして、最上位ビットＡ７の反転値は、容量５４１により次のビットＡ６の容量結合回路５４０と５４１に帰還される。

次のビットＡ６を求める為に、容量結合回路では、入力Ｖｉｎを容量値２Ｃの容量５４０を介して、また上位のビットＡ７の反転値／Ａ７を容量値Ｃの容量５４１を介して結合する。従って、入力Ｖｉｎに対して上位ビットＡ７の反転ビット／Ａ７が、１／２の重みをもって加算される。従って、その値をコンパレータであるインバータ５１４により閾値Ｖｔより大きいか小さいかの比較をすることにより、次のビットＡ６が求められる。これらの動作原理については、既に説明した通りである。同様にして、ビットＡ５，Ａ４が求められる。

図６３に示した改良型のＡＤ変換回路において、下位４ビットのＡ３〜Ａ０を求める回路では、容量結合回路をメインアレイとサブアレイに分割し、両者を容量で結合している。例えば、出力ビットＡ３を求める回路では、入力Ｖｉｎ、及び出力ビットＡ７〜Ａ５の反転ビットが容量５４９，５５０，５５１，５５２で結合されるメインアレイと、出力ビットＡ４の反転ビットが容量５５４で結合されるサブアレイとが、容量５５３で結合される。サブアレイ側には、レファレンス電圧Ｖｒｅｆが容量５５５を介してサブアレイ側に結合される。容量５４９〜５５５の容量値は図示した通りの比率である。

図６４は、出力ビットＡ３を求める回路部分のみを抽出した図である。この図から理解される通り、メインアレイＭＡ側の容量結合点Ｖx3にサブアレイＳＡ側の容量結合点Ｖy3の電圧が結合容量５５３を介して結合される。そしてサブアレイＳＡ側では、出力ビットＡ４の反転ビット／Ａ４は、容量値２Ｃの容量５５４を介して結合しているので、容量５５３（Ｃ）、容量５５４（２Ｃ）及び容量５５５（Ｃ）の関係から、２Ｃ／４Ｃ＝１／２の重みで電圧Ｖy3に結合する。そして、メインアレイＭＡ側では、容量５５３を介して電圧Ｖy3が１／８の重みで電圧Ｖx3に結合する。入力Ｖｉｎは重み１、ビット／Ａ７は重み１／２、ビット／Ａ６は重み１／４、ビット／Ａ５は重み１／８であり、電圧Ｖy3も重み１／８である。従って、ビット／Ａ４は重み１／１６で結合することになる。

同様にして、出力ビットＡ２の容量結合回路では、容量５５６〜５５９からなるメインアレイと容量５６１〜５６３からなるサブアレイとが容量５６０を介して結合される。出力ビットＡ１の容量結合回路では、容量５６４〜５６７からなるメインアレイと、容量５６９〜５７２からなるサブアレイが容量５６８により結合される。

図６５は、更に最下位ビットのＡ０の結合回路を示す図である。即ち、入力Ｖｉｎ、ビット／Ａ７，／Ａ６，／Ａ５を結合する容量５７３〜５７６からなるメインアレイＭＡと、ビット／Ａ４〜／Ａ１とレファレンス電圧Ｖｒｅｆを結合する容量５７８〜５８２からなるサブアレイＳＡとが容量５７７で結合される。そして、電圧Ｖx0がコンパレータであるインバータ５３２に与えられる。

図６３の改良型のＡＤ変換回路を理解する為に、図６５の出力ビットＡ０の容量結合回路を例にして、電圧Ｖx0を演算で求める。メインアレイの電位Ｖx0とサブアレイの電位Ｖy0の関係と、入力Ｖｉｎと各ビットＡ７〜Ａ０の関係から、次の３つの式が成立する。

上記の３つの式を解くことで電位Ｖx0は、
５１１Ｖx0＝２５４Ｖｄｄ＋Ｖｒｅｆ＋Ａ０・Ｖｄｄ
として求められる。但し、Ａｎ・Ｖｄｄ＋／Ａｎ・Ｖｄｄ＝Ｖｄｄ（ｎは１〜７）である。

そこで、コンパレータ５３２の閾値電圧Ｖｔが、Ｖｔ＝Ｖｄｄ／２として、更に、仮にＶｒｅｆ＝Ｖｄｄとすると、
Ｖx0＝（５１０Ｖｔ＋Ａ０・２Ｖｔ）／５１１
である。そこで、入力ＶｉｎがＡ０＝０になるレベルの場合とＡ０＝１になるレベルの場合の電位Ｖx0を求めると、
（１）入力ＶｉｎがＡ０＝０になるレベルの場合は、Ｖx0＝（５１０／５１１）Ｖｔ
（２）入力ＶｉｎがＡ０＝１になるレベルの場合は、Ｖx0＝（５１２／５１１）Ｖｔ
である。

即ち、最下位ビットＡ０に関して、電位Ｖx0が閾値電圧Ｖｔの５１０／５１１か５１２／５１１かで、０または１になる。

仮に、Ｖｒｅｆ＝Ｖｄｄ／２とすると、
Ｖx0＝（５０９Ｖｔ＋Ａ０・２Ｖｔ）／５１１
である。そこで、入力ＶｉｎがＡ０＝０の場合とＡ０＝１場合の電位Ｖx0を求めると、
（１）入力ＶｉｎがＡ０＝０の場合は、Ｖx0＝（５０９／５１１）Ｖｔ
（２）入力ＶｉｎがＡ０＝１の場合は、Ｖx0＝（５１１／５１１）Ｖｔ
である。

即ち、最下位ビットＡ０に関して、電位Ｖx0が閾値電圧Ｖｔの５０９／５１１か５１１／５１１かで、０または１になる。

従って、最下位ビットＡ０に関しては、閾値電圧Ｖｔの２／５１１の違いを検出することによりデジタル値が求められる。理論的には、８ビットの最下位ビットは、Ｖｉｎ／２５６（＝２Ｖｉｎ／５１２）であり、ほとんど理論値通りになっていることが理解される。図６５に示したメインアレイとサブアレイの回路は容量５７７を介して互いに干渉しあうので、その点で理論値と全く一致させることができない。しかし、この程度は、回路を工夫することで調整することが可能である。

図６３に示したＡＤ変換回路のコンパレータであるインバータ５１１，５１４，５１７，５２０，５２３，５２６，５２９及び５３２は、できるだけ閾値電圧Ｖｔで正確に反転する特性を持つことが望ましい。そこで、これらのインバータ回路にオートゼロ型のインバータを使用することで、精度良く反転動作させることができる。

図６６は、そのオートゼロ型のインバータ回路の例を示す図である。また、図６７は、図６６のオートゼロ型のインバータ回路の特性を示す図である。図６６に示された回路は、トランジスタ６００と６０１からなるＣＭＯＳインバータにそれらの入力Ｖ１と出力Ｖ２を短絡する短絡トランジスタ６０４と、レファレンス電圧ＶR を入力Ｖｉｎに与えるトランジスタ６０５と、補償用の容量ＣVTとを付加したインバータ（図６５の５３２）と、その反転用のインバータとを示す。反転用のインバータはトランジスタ６０２，６０３から構成される。

初段のインバータは、リセットクロックφＲのＨレベルにより、インバータの入力Ｖ１と出力Ｖ２とが短絡されるので、それらの電位は、図６７に示した短絡直線Ｌ上の点Ｌ１に対応する電位ＶL1となる。その時、入力Ｖｉｎにはレファレンス電位ＶR が印加されるので、補償用容量ＣVTには電圧ＶL1と参照電圧であるレファレンス電位ＶR との差ΔＶに対応する電荷が蓄積される。

即ち、図６７に示したＬ１点は、インバータの特性のばらつきにより、正確にＶｄｄ／２から上下にずれる。したがって、電位ＶL1もＶｄｄ／２から上下にずれる。そこで、レファレンス電位にＶR ＝Ｖｄｄ／２を使用することにより、補償用容量ＣVTには常にインバータの反転電位ＶL1とＶR ＝Ｖｄｄ／２との差電圧分の電荷を蓄積することができる。そのようなリセット状態から、入力Ｖｉｎに任意の電位を印加すると、インバータは、必ず入力ＶｉｎがＶｄｄ／２のレベルで精度よく反転する。

したがって、図６６に示したオートゼロ型のインバータを使用する場合は、リセット信号φＲによりリセットした後に、アナログ入力Ｖｉｎを印加することになる。

再度、図６３の改良されたフラッシュ型のＡＤ変換回路に注目すると、上記した通り、下位ビットに対する容量結合回路の部分をメインアレイとサブアレイとに分割し、両者を容量で結合した結果、全体の容量値は、
（２Ｃ＋Ｃ）＋（４Ｃ+ ２Ｃ+ Ｃ）+ （８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ）+
（８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ+ Ｃ+ ２Ｃ+ Ｃ）+
（８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ+ Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ）+
（８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ+ Ｃ+ ８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ）+
（８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ+ Ｃ+ １６Ｃ+ ８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ）＝１４５Ｃ
である。上記した５０１Ｃに比較して約１／３になる。この傾向は、ビット数が多くなる程顕著な差となる。

図６８は、図６３の回路と同等のＡＤ変換回路であって、６ビットのデジタル出力Ａ５〜Ａ０を有するＡＤ変換回路の動作特性を示す図である。この例では、６ビットのデジタル出力Ａ５〜Ａ０に対して、下位のビットＡ２，Ａ１，Ａ０は上記したメインアレイとサブアレイに分離した容量結合回路を使用した。図６８の動作特性図は、アナログ入力Ｖｉｎを０ＶからＶｄｄまで変化させた時の、それぞれのデジタル出力Ａ５〜Ａ０の変化を示す。概ね、デジタル出力Ａ５〜Ａ０が順序良く反転していることが示されている。但し、図中６１０，６１１で示した様に、下位ビットのＡ０，Ａ１でのＨレベルの期間が他のＨレベルの期間よりも短くなっているのは、前述したメインアレイとサブアレイ間の干渉による誤差によるものと思われる。

図６９は、改良されたアナログ・デジタル変換回路であってシリアル型のＡＤ変換回路の例である。図４５において、シリアル型のＡＤ変換回路の例を示した。しかし、この例では、演算増幅回路を多数使用しなければならない。図６９に示したＡＤ変換回路の例では、その演算増幅回路はできるだけ使用せず、すべて容量、トランジスタとインバータで構成される。

図６９の回路例では、アナログ入力Ｖｉｎをサンプルホールドする回路６０９において演算増幅回路６１１が利用されているだけである。即ち、サンプルホールド信号ＳＨ１によりトランジスタ６１０が導通し、アナログ入力Ｖｉｎの電圧に応じて容量Ｃｓが充電される。その結果、容量Ｃｓの電極がアナログ入力Ｖｉｎの電圧をホールドする。

容量６１２，６１３，６１４及び６１５により容量結合回路が構成される。入力Ｖｉｎは容量値８Ｃの容量６１２で結合され、それぞれ上位ビットから順にビット／Ａ３は容量値４Ｃの容量６１３で結合され、ビット／Ａ２は容量値２Ｃの容量６１４で結合され、そしてビット／Ａ１は容量値Ｃの容量６１５で結合される。したがって、それぞれのビット／Ａ３〜／Ａ１が入力Ｖｉｎに対して、１／２，１／４，１／８の重みで結合される。

即ち、スイッチＳＷ１，ＳＷ２，ＳＷ３を順に開くことにより、図６３に示した各ビットの容量結合回路が逐次構成されて、それぞれのデジタルのビット出力が出力Ｄａｔａに生成される。

図６９のシリアル型のＡＤ変換回路は、コンパレータ６２０として図６６で示したオードゼロ型のインバータを利用する。即ち、インバータ６２４，短絡トランジスタ６２２，レファレンス電位Ｖｒｅｆを印加するトランジスタ６２１及び補償用容量ＣVTで構成される。トランジスタ６２５はクロックＳＨ２で駆動されインバータ６２４の出力を容量Ｃｓｈにサンプリングする。そこでホールドされた電圧は、インバータ６２６により反転されて出力端子Ｄａｔａにデジタル出力として出力される。

最上位のビットＡ３は、スイッチ６２７によりサンプリングされ容量Ｃｓｈにホールドされ、スイッチ６２９によりその反転値／Ａ３が容量６１３を介して結合される。その結果、次のビットＡ２が出力Ｄａｔａに生成される。同様に、ビットＡ２は、スイッチ６３１によりサンプリングされ容量Ｃｓｈにホールドされ、スイッチ６３３によりその反転値／Ａ２が容量６１４を介して結合される。その結果、次のビットＡ１が出力Ｄａｔａに生成される。次のビットＡ０も同様である。

図７０は、上記のシリアル変換動作を示す各制御クロックのタイミングチャート図である。この図には、サイクルｔ１からｔ６でアナログ入力Ｖｉｎを４ビットのデジタル値Ａ３，Ａ２，Ａ１，Ａ０に逐次変換する。まず、サイクルｔ１で、リセット信号φＲが印加され、オートゼロ型インバータ６２０をリセットし補償容量ＣVTにチャージする。それと同時に、各ビットのリセット信号Ｒ１，Ｒ２，Ｒ３をそれぞれＨレベルにし、トランジスタ６３０，６３４，６３８を介してレファレンス電圧Ｖｒｅｆ（＝Ｖｄｄ／２）を容量６１３，６１４，６１５の電極に印加する。この電圧値は容量結合回路ではニュートラルな電位である。

そこで、まずサイクルｔ２でサンプルホールド信号ＳＨ１をＨレベルにすると、入力Ｖｉｎの電圧が容量Ｃｓにホールドされ演算増幅器６１１の出力が入力の電位が印加される。その電位は、容量６１２を介してインバータ６２０に印加され、レファレンス電位Ｖｒｅｆ（＝Ｖｄｄ／２）より高いか低いかの比較が行われる。そして、サイクルｔ３で、別のサンプルホールド信号ＳＨ２のＨレベルにより、インバータ６２０の出力が容量Ｃｓｈにサンプルホールドされ、出力Ｄａｔａに最上位のビットＡ３が出力される。

次に、サイクルｔ４でスイッチ信号ＳＷ１がＨレベルになりトランジスタ６２７が導通して、出力ビットＡ３が容量Ｃｓｈにサンプルホールドされる。同時に、リセット信号Ｒ１はＬレベルになり、信号Ｈ１のＨレベルにより、容量６１３に最上位ビットＡ３の反転ビットが印加される。そして、容量６１２と６１３からなる容量結合回路により重み付けにしたがって生成される電圧がノードＶｘに生成され、同様にして次のビットＡ２が出力Ｄａｔａに生成される。

次に、サイクルｔ５で、スイッチ信号ＳＷ２がＨレベルになりトランジスタ６３１が導通し、出力ビットＡ２が容量Ｃｓｈにサンプルホールドされる。それと同時に、リセット信号Ｒ２はＬレベルになる。そして、容量６１２，６１３，６１４からなる容量結合回路により、ノードＶｘに次のビットの電位が生成され、サンプルホールド信号ＳＨ２により出力ＤａｔａにビットＡ１が生成される。

最後は、サイクルｔ６で、容量６１２〜６１５の容量結合回路によりビットＡ０の電位がノードＶｘに生成され、サンプルホールド信号ＳＨ２により出力Ｄａｔａに出力ビットＡ０が生成される。この時、出力ビットＡ３はスイッチＳＷ１により容量Ｃｓｈにホールドされ、出力ビットＡ２はスイッチＳＷ２により容量Ｃｓｈにホールドされ、出力ビットＡ１はスイッチＳＷ３により容量Ｃｓｈにホールドされている。

以上のように、図７０のサイクルｔ１からｔ６により４ビットのデジタル値に変換される。

図７１は、８ビットのデジタル値を生成することができるシリアル型のアナログ・デジタル変換回路である。この回路例では、容量結合回路の部分を、図６３の様にメインアレイＭＡとサブアレイＳＡに分割して、それらを容量で結合することで、多ビット化に伴う全体の容量値の増大を防止する。

図７１に示したＡＤ変換回路例において、容量６１２〜６１５及び容量６４０〜６４５は、図６５で示した容量結合回路と同等である。但し、図７１の場合は、シリアル型であるので、上位ビットの反転値が時系列的に印加されることになり、最下位ビットを検出するときは、図６５と全く同等の回路構成となる。容量６１２〜６１５がメインアレイＭＡを構成し、それぞれの容量には上位ビットＡ７，Ａ６，Ａ５の反転値が印加され、その接続点の電位はＶｘとして表される。また、容量６４１〜６４５がサブアレイＳＡを構成し、下位ビットＡ４，Ａ３，Ａ２，Ａ１の反転値がそれぞれ印加され、その接続点の電位はＶｙとして表される。そして、それらの２つのアレイＭＡとＳＡとが容量６４０を介して結合される。

図７１の回路例で、上位ビットＡ７，Ａ６，Ａ５が帰還される回路は、図６９と同等であり、対応する素子には同じ引用番号を付している。下位ビットＡ４，Ａ３，Ａ２，Ａ１が帰還される回路は、容量６４０により結合されるサブアレイＳＡを構成する。そして、その変換動作は、図６９で説明したのと同様に、最初にリセット信号φＲによりインバータ６２０をリセットし、同様にリセット信号Ｒ１〜Ｒ７でそれぞれの帰還回路のノードをニュートラルレベルにリセットする。そして、アナログ入力Ｖｉｎをサンプルホールド信号ＳＨ１で容量Ｃｓにサンプルホールドした後は、第二のサンプルホールド信号ＳＨ２のタイミングに同期して、スイッチ信号ＳＷ１〜ＳＷ７、信号Ｈ１〜Ｈ７及びリセット信号Ｒ１〜Ｒ７とで、シリアルに上位ビットからデジタル値に変換する。

図７２と７３は、６ビット出力で構成した図７１のシリアル型のＡＤ変換回路の動作を示すための、各制御信号φＲ、ＳＨ１，ＳＨ２、ＳＷ１〜ＳＷ７，Ｒ１〜Ｒ７と、入力Ｖｉｎと出力Ｄａｔａとのタイミングチャート図である。図７２では、入力Ｖｉｎが６ビットの６４階調の内、”０”〜”９”の時の出力Ｄａｔａの変化を示す。一方、図７３は、入力Ｖｉｎが６ビットの６４階調の内、”６３”〜”５４”の時の出力Ｄａｔａの変化を示す。

図７２の場合は、入力Ｖｉｎが”０”〜”９”に対して、それぞれサンプルホールド信号ＳＨ２が６回Ｈレベルになることで、それぞれ”００００００”から”００１００１”のデジタル出力に変換される。

また、図７３の場合は、入力Ｖｉｎが”６３”〜”５４”に対して、それぞれのサンプルホールド信号ＳＨ２が６回Ｈレベルになることで、それぞれ”１１１１１１”から”１１０１１０”のデジタル出力に変換される。

図７１に示したシリアル型のＡＤ変換回路では、入力部分に一部演算増幅回路６１１を使用した以外は、全てインバータとトランジスタ及び容量により構成される。しかも、容量結合回路は、多ビットのデジタル出力にもかかわらず、メインアレイＭＡとサブアレイＳＡに分割して、それらを容量６４０で結合した構成であり、全体の容量値は少なくなり、集積化を容易にする。しかも、オートゼロ型のインバータ６２０を利用することにより、それぞれのデジタル値への変換のための比較動作の閾値を、電源Ｖｄｄのちょうど半分のＶｄｄ／２に設定することができる。或いは、任意の電位Ｖｒｅｆに設置することができる。

以上説明した通り、本発明によれば、容量結合回路を利用することにより、少ないトランジスタ数で、種々の論理回路、ＡＤ変換回路、ＤＡ変換回路、そして、カウンタ回路を構成することができる。

従って、これらの回路を利用することにより、イメージセンサとその周辺のＡＤ変換回路や演算回路を同一基板上に搭載したＬＳＩにおいて、周辺回路の面積を抑えることができる。従って、センサのフィルファクタが高いＬＳＩを構成することができる。

本発明の原理を示す容量回路網の回路図である。 容量回路網を入力段に利用した３端子入力の多数決回路図である。 ４端子入力の重み付け多数決回路図である。 ２入力のＮＡＮＤ，ＮＯＲ回路図である。 ４入力のＮＡＮＤ，ＮＯＲ回路図である。 ２入力のＮＯＲ，ＯＲ回路図である。 ３入力のＮＯＲ，ＯＲ回路図である。 ＲＳフリップフロップ回路図である。 アービタ回路図である。 トライステートバッファ回路図である。 ＥＱ回路、ＥＸＯＲ回路図である。 シュミットトリガ回路図である。 クロックドＲＳフリップフロップ回路図である。 マスタースレーブＲＳフリップフロップ回路図である。 ＪＫフリップフロップ回路図である。 Ｄフリップフロップ回路図である。 Ｔフリップフロップ回路図である。 全加算回路図である。 図１８の全加算回路の動作を確認する為の出力波形図である。 フラッシュ型のＡＤ変換器の回路図である。 図２０の動作を示す波形図である。 ４ビットデジタル出力と余りを生成するＡＤ変換回路図である。 図２２の波形図である。 １２ビットのフラッシュ型ＡＤ変換回路図である。 図２４の波形図（１）である。 図２４の波形図（２）である。 図２４の波形図（３）である。 丸め機能とオーバーフロー付きの１２ビットＡＤ変換回路である。 ３ビットＡＤ変換回路の他の回路例を示す図である。 図２０の波形図である。 図２９の波形図である。 ４ビットデジタル出力と余りを生成するＡＤ変換回路の他の例の図である。 図３２の波形図である。 １２ビットＡＤ変換回路にした例を示す図である。 図３４の１２ビットＡＤ変換回路のアナログ入力に−Ｖｄｓ〜＋Ｖｄｓのレンジで０／８〜８／８をあたえた時の波形図（１）である。 図３４の１２ビットＡＤ変換回路のアナログ入力に−Ｖｄｓ〜＋Ｖｄｓのレンジで０／８〜８／８をあたえた時の波形図（２）である。 図３４の１２ビットＡＤ変換回路のアナログ入力に−Ｖｄｓ〜＋Ｖｄｓのレンジで０／８〜８／８をあたえた時の波形図（３）である。 図３４の１２ビットＡＤ変換回路のアナログ入力に−Ｖｄｓ〜＋Ｖｄｓのレンジで０／７〜７／７、０／７をあたえた時の波形図（１）である。 図３４の１２ビットＡＤ変換回路のアナログ入力に−Ｖｄｓ〜＋Ｖｄｓのレンジで０／７〜７／７、０／７をあたえた時の波形図（２）である。 図３４の１２ビットＡＤ変換回路のアナログ入力に−Ｖｄｓ〜＋Ｖｄｓのレンジで０／７〜７／７、０／７をあたえた時の波形図（３）である。 図３４の１２ビットＡＤ変換回路に丸め機能とオーバーフロービットＯＦを加えた回路図である。 シリアル型のＡＤ変換回路の例を示す図である。 図４２のタイミングチャート図である。 図４３内のオペレーションアンプ回路の例を示す図である。 １ビットのシリアル型のＡＤ変換回路の例を示す図である。 図４５のＡＤ変換回路の波形図である。 図４５のＡＤ変換回路の波形図である。 シリアル型のＤＡ変換回路の例を示す図である。 図４８のＤＡ変換回路の波形図である。 １ビットのシリアルデジタルアナログ変換回路の例を示す図である。 １ビットのシリアルデジタルアナログ変換回路の波形図である。 信号ｎ２３の拡大波形図である。 容量結合回路を利用したカウンタ回路の例を示す図である。 図５３の信号波形図である。 別のカウンタ回路例を示す図である。 更に、別のカウンタ回路例を示す図である。 図５６の信号波形図である。 カウンタ回路を利用したＡＤ変換回路を示す図である。 図５８の回路の信号波形図である。 図５８の回路の信号波形図である。 アナログデジタル変換回路やその他の論理回路をフォトデテクタ素子と同じチップ上に形成した場合の集積回路の一例を示す図である。 アナログデジタル変換回路やその他の論理回路をフォトデテクタ素子と同じチップ上に形成した場合の集積回路の一例を示す図である。 更に改良型のアナログ・デジタル変換回路を示す図である。 ビットＡ３を求める回路部分のみを抽出した図である。 更に最下位ビットのＡ０の結合回路を示す図である。 オートゼロ型のインバータ回路の例を示す図である。 オートゼロ型のインバータ回路の特性を示す図である。 図６３の回路と同等のＡＤ変換回路であって、６ビットのデジタル出力Ａ５〜Ａ０を有するＡＤ変換回路の動作特性を示す図である。 改良されたアナログ・デジタル変換回路であって逐次比較型のＡＤ変換回路の例である。 図６９のシリアル変換動作を示す各制御クロックのタイミングチャート図である。 ８ビットのデジタル値を生成することができるシリアル型のアナログ・デジタル変換回路である。 ６ビット出力で構成した図７１のシリアル型のＡＤ変換回路のタイミングチャート図である。 ６ビット出力で構成した図７１のシリアル型のＡＤ変換回路のタイミングチャート図である。

符号の説明

ＡＤＣＵ アナログ・デジタル変換回路ユニット
Ｖｉｎ アナログ入力
Ｄ0 デジタル出力
ＦＡ 全加算回路
ＯＦ オーバーフロー出力

Claims (6)

1. Ｎビット出力を有するアナログ・デジタル変換回路ユニットと、
   アナログ入力をサンプルホールドし、前記ユニットにホールド値を入力するサンプルホールド回路と、
   前記アナログ・デジタル変換回路ユニットの余り出力を時系列に前記サンプルホールド回路に与えるスイッチ手段とを有することを特徴とする時系列型アナログ・デジタル変換回路。
2. アナログ信号を所定の閾値と比較して２値のデジタル出力を生成する比較回路と、該アナログ信号が余り入力容量を介して及び前記デジタル出力の反転信号が帰還容量を介してそれぞれ与えられ、該容量の結合部に生成される余りに対応するアナログ値を増幅する増幅器とを有する単ビットアナログ・デジタル変換回路ユニットと、
   入力端子に供給されるアナログ信号をサンプルホールドして、前記比較回路にホールドした信号を供給するサンプルホールド回路と、
   前記増幅器の出力を時系列に前記サンプルホールド回路に与えるスイッチ手段とを有することを特徴とする時系列型アナログ・デジタル変換回路。
3. Ｎ（Ｎ整数）ビットのデジタル信号が時系列に与えられ、該デジタル信号をアナログ出力に変換するデジタル・アナログ変換回路ユニットと、
   該アナログ出力を１／２^N 倍する１／２^N 回路と、
   該１／２^N 回路の出力と１サイクル遅れの累積アナログ値とを加算して、ほぼ２倍に増幅する加算回路と、
   該加算回路の出力値をホールドし１サイクル遅延させて前記加算回路に与える遅延回路と、
   該加算回路の出力値をホールドしてアナログ出力端子に供給するホールド回路とを有することを特徴とする時系列型デジタル・アナログ変換回路。
4. 請求項３において、前記加算回路が、該１／２^N 回路の出力が与えられる第一の入力容量と、該遅延回路の出力が与えられる第二の入力容量とを有し、該第一及び第二の入力容量の結合端子の信号がほぼ２倍に増幅されることを特徴とする時系列型デジタル・アナログ変換回路。
5. 時系列に与えられる複数ビットのデジタル信号をアナログ値に変換するデジタル・アナログ変換回路において、
   所定のレファレンス電圧を各周期毎に１／２倍ずつする１／２回路と、
   前記１／２回路の出力を前記デジタル信号に応じてホールドする入力ホールド回路と、
   該入力ホールド回路の出力と１サイクル遅れの累積アナログ値とを加算して、ほぼ２倍に増幅する加算回路と、
   該加算回路の出力値をホールドし１サイクル遅延させて前記加算回路に与える遅延回路と、
   該加算回路の出力値をホールドしてアナログ出力端子に供給するホールド回路とを有することを特徴とする時系列型デジタル・アナログ変換回路。
6. 請求項５において、前記加算回路が、該１／２回路の出力が与えられる第一の入力容量と、該遅延回路の出力が与えられる第二の入力容量とを有し、該第一及び第二の入力容量の結合端子の信号がほぼ２倍に増幅されることを特徴とする時系列型デジタル・アナログ変換回路。

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