CN112583406B - 模拟数字转换器装置与模拟数字转换器电路系统 - Google Patents

模拟数字转换器装置与模拟数字转换器电路系统 Download PDF

Info

Publication number
CN112583406B
CN112583406B CN201910941336.0A CN201910941336A CN112583406B CN 112583406 B CN112583406 B CN 112583406B CN 201910941336 A CN201910941336 A CN 201910941336A CN 112583406 B CN112583406 B CN 112583406B
Authority
CN
China
Prior art keywords
voltage
circuit
signal
analog
digital converter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910941336.0A
Other languages
English (en)
Other versions
CN112583406A (zh
Inventor
赖杰帆
黄诗雄
陈昱璋
陈志龙
洪梓皓
李泰成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Realtek Semiconductor Corp
Original Assignee
Realtek Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Realtek Semiconductor Corp filed Critical Realtek Semiconductor Corp
Priority to CN201910941336.0A priority Critical patent/CN112583406B/zh
Publication of CN112583406A publication Critical patent/CN112583406A/zh
Application granted granted Critical
Publication of CN112583406B publication Critical patent/CN112583406B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本申请涉及模拟数字转换器装置与模拟数字转换器电路系统。该模拟数字转换器装置包含：一模拟数字转换器电路系统，用以根据一输入信号产生多个第一位与一第一电压；以及一数字斜率式模拟数字转换器电路系统，用以根据该第一电压于一节点产生一第二电压，并逐渐调整该第二电压以产生多个第二位，其中该数字斜率式模拟数字转换系统在产生该多个第二位后还用以根据该节点的一第一残余信号执行一噪声整形操作。

Description

模拟数字转换器装置与模拟数字转换器电路系统
技术领域
本案是关于模拟数字转换器，更明确地说，是关于具有噪声整形的数字斜率式模拟转换器。
背景技术
模拟数字转换器已广泛地应用于各种电子装置，以产生数字信号来进行后续的信号处理。在实际应用上，通常需要在模拟数字转换器的效能(分辨率、低噪声、带宽等等)与功率消耗之间进行取舍。然而，现有的模拟转换器电路架构已不足以符合当前对于高效能与低功率耗之严格要求。
发明内容
于一些实施例中，模拟数字转换器装置包含：一模拟数字转换器电路系统，用以根据一输入信号产生多个第一位与一第一电压；以及一数字斜率式模拟数字转换器电路系统，用以根据该第一电压于一节点产生一第二电压，并逐渐调整该第二电压以产生多个第二位，其中该数字斜率式模拟数字转换系统在产生该些第二位后更用以根据该节点的一第一残余信号执行一噪声整形操作。
于一些实施例中，数字斜率式模拟数字转换器电路系统包含：一斜率产生电路，用以根据一频率信号以及一输入信号输出一电压至一节点；一延迟线电路，用以根据一致能信号与一生效信号产生多个第一位，并产生多个切换信号至该斜率产生电路以逐渐调整该电压；一比较器电路，用以侦测该电压的一零交越点，以产生该生效信号；以及一噪声整形电路，用以在该些第一位被产生后根据该节点的一第一残余信号输出一第二残余信号至该比较器电路，以执行一噪声整形操作。
有关本案的特征、实作与功效，兹配合图式作详细说明如下。
附图说明
图1为根据本案一些实施例示出一种模拟数字转换器装置的示意图；
图2为根据本案一些实施例示出图1的斜率产生电路以及延迟线电路之示意图；
图3为根据本案一些实施例示出图1的数字斜率式模拟数字转换器电路系统之相关波形示意图；
图4为根据本案一些实施例示出图1的噪声整形电路以及比较器电路之示意图；以及
图5为根据本案一些实施例示出图1的噪声整形电路以及比较器电路之示意图。
具体实施方式
本文所使用的所有词汇具有其通常的意涵。上述之词汇在普遍常用之字典中之定义，在本案的内容中包含任一于此讨论的词汇之使用例子仅为示例，不应限制到本案之范围与意涵。同样地，本案亦不仅以于此说明书所示出的各种实施例为限。
关于本文中所使用之『耦接』或『连接』，均可指二或多个组件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个组件相互操作或动作。
如本文所用，用语『电路系统(circuitry)』可为由至少一电路(circuit)所形成的单一系统，且用语『电路(circuit)』可为由至少一个晶体管与/或至少一个主被动组件按一定方式连接以处理信号的装置。如本文所用，用语『与/或』包含了列出的关联项目中的一个或多个的任何组合。
在本文中，使用第一、第二与第三等等之词汇，是用于描述并辨别各个组件。因此，在本文中的第一组件也可被称为第二组件，而不脱离本案的本意。
为易于理解，于各图式中的类似组件将被指定为相同标号。
图1为根据本案一些实施例示出一种模拟数字转换器(analog-to-digitalconverter,ADC)装置100的示意图。ADC装置100包含ADC电路系统110以及数字斜率式(digital slope)ADC电路系统120。
ADC电路系统110根据输入信号SIN产生多个位B0～B7与电压V1。于一些实施例中，ADC电路系统110可为循序渐进缓存器式(successive approximation register,SAR)ADC。例如，ADC电路系统110可包含电容阵列(未绘示)、比较器电路(未绘示)及控制逻辑电路(未绘示)。电容阵列用于对输入信号SIN取样，并根据控制逻辑电路的控制产生参考信号。比较器电路用以比较取样到的输入信号SIN与参考信号，以产生多个位B0～B7-中的一对应位。响应于此对应位，控制逻辑电路执行一算法产生控制信号至电容阵列，以更新参考信号。藉由重复执行上述操作，ADC电路系统110可产生多个位B0～B7。于其他实施例中，ADC电路系统110亦可为其他类型的ADC。
在产生多个位B0～B7后，ADC电路系统110传送电压V1至数字斜率式ADC电路系统120。于一些实施例中，电压V1可为取样到的输入信号SIN与多个位B0～B7对应的模拟电压之间的差。于一些实施例中，电压V1为电容阵列在多个位B0～B7被产生后所残余的残余电荷所对应之电压。于一些实施例中，前述的算法可为二元搜索(binary search)算法。于一些实施例中，前述的算法可为非二元搜索算法。
数字斜率式ADC电路系统120用以根据电压V1于节点N1上产生电压V2，并逐渐调整(例如为降低或增加)电压V2以产生多个位B8～B11。在产生多个位B8～B11后，数字斜率式ADC电路系统120更用以根据节点N1上的残余信号Vres1执行噪声整形(noise shaping)操作。
于一些实施例中，数字斜率式ADC电路系统120包含斜率产生电路121、延迟线电路122、编码器电路123、噪声整形电路124以及比较器电路125。斜率产生电路121根据频率信号CLK接收电压V1，并输出电压V1至节点N1以作为电压V2。斜率产生电路121还根据参考电压VREF以及多个切换信号S1～Sm逐渐调整电压V2。延迟线电路122根据致能信号EN以及生效信号SV产生多个切换信号S1～Sm与多个位D1～Dm。
编码器电路123将多个位D1～Dm编码为多个位B8～B11。于一些实施例中，多个位D1～Dm为温度计码(thermometer code)，且多个位B0～B11为二位码。于一些实施例中，多个位B0～B11为对应输入信号SIN的数字信号，其中多个位B0～B7可为最高有效位(mostsignificant bit,MSB)，且多个位B8～B11可为最低有效位(least significant bit,LSB)。于一些实施例中，编码器电路123可由一或多个数字逻辑电路实施。
比较器电路125用以比较电压V2与预定电压(例如为，但不限于，地电压或共模电压)来侦测电压V2的零交越点(zero crossing point)，以产生生效信号SV。于一些实施例中，比较器电路125设定为连续时间式比较器，以具有更低的噪声。当电压V2大于地电压时，比较器电路125输出具有第一逻辑值(例如为逻辑0)的生效信号SV；当电压V2小于或等于地电压时(即电压V2的零交越点出现时)，比较器电路125输出具有第二逻辑值(例如为逻辑1)的生效信号SV。
在多个位B8～B11被产生后，噪声整形电路124接收残余信号Vres1，并根据残余信号Vres1输出残余信号Vres2给比较器电路125，以执行噪声整形的操作。于一些实施例中，残余信号Vres1可为电压V2与多个位B8～B11对应的模拟电压之间的差。于一些实施例中，残余信号Vres1为电容阵列121A(如后图2所示)在多个位B8～B11被产生后所残余的电荷对应之电压。噪声整形操作可将比较器电路125的量化噪声回馈给比较器电路125之输入。如此一来，ADC电路系统120于低频带的噪声可被降低，以具有更好的信号噪声比。于一些实施例中，比较器电路125用以侦测「电压V2与残余信号Vres2的和」的零交越点或是侦测「电压V2与残余信号Vres2的差」的零交越点(根据极性)。于一些实施例中，残余信号Vres1可相同于残余信号Vres2。于一些实施例中，残余信号Vres2可为至少两个电容基于残余信号Vres1所产生的电荷分享结果。于一些实施例中，残余信号Vres2可为残余信号Vres1积分之结果。
于一些实施例中，ADC装置100可只包含数字斜率式ADC电路系统120。于此条件下，数字斜率式ADC电路系统120直接转换输入信号SIN(即输入信号SIN直接输入至斜率产生电路121)为多个位(例如为位B8～B11或可为更多位)。
图2为根据本案一些实施例示出图1中的斜率产生电路121以及延迟线电路122之示意图。斜率产生电路121包含电容阵列121A以及切换电路121B。电容阵列121A包含开关SW1、多个电容C1～Cm以及电容CR。开关SW1的第一端耦接至图1的ADC电路系统110以接收电压V1。开关SW1的第二端与多个电容C1～Cm以及电容CR的第一端耦接至节点N1。当开关SW1根据频率信号CLK被导通时，电压V1经由开关SW1被传输至多个电容C1～Cm以被存为电压V2。
多个电容C1～Cm的第二端分别接收多个控制信号SD1～SDm。在数字斜率式ADC电路系统120执行模拟数字转换前，致能信号EN被设定为逻辑值0，且多个控制信号SD1～SDm-被设定为高电平(例如为参考电压VREF之电平)。在模拟数字转换被执行前，节点N1的电平(即电压V2)基于电压V1以及多个控制信号SD1～SDm-被移位至一更高电平(如后图3的期间P1所示)，以确保电压V2于初始时位于数字斜率式ADC电路系统120的合适工作范围。电容CR用以在多个位B8～B11被产生后储存多个电容C1～Cm上的剩余电荷为残余信号Vres1。多个电容C1～Cm的电容值彼此相同。于一些实施例中，电容CR的电容值可相同于或不同于(例如为低于)多个电容C1～Cm任一者的电容值。
切换电路121B用以根据多个切换信号S1～Sm产生多个控制信号SD1～SDm。切换电路121B包含多个反相器I1～Im。多个反相器I1～Im中每一者接收多个切换信号S1～Sm中的一对应者并产生多个控制信号SD1～SDm中的一对应者。另外，多个反相器I1～Im更接收参考电压VREF以及地电压GND，以设定多个控制信号SD1～SDm的高电平与低电平，其中参考电压VREF高于地电压GND。
以反相器I1为例说明，反相器I1接收切换信号S1，并根据切换信号S1产生控制信号SD1。若切换信号S1具有低电平，反相器I1产生具有高电平(即参考电压VREF之电平)的控制信号SD1；或者，若切换信号S1具有高电平，反相器I1产生具有低电平(即地电压GND之电平)的控制信号SD1。其余反相器I2～Im的操作可依此类推，故于此不再赘述。
延迟线电路122包含逻辑控制电路122A、逻辑门CQ、多个延迟单元DU1～DUm-1以及多个触发器DF1～DFm。于一些实施例中，逻辑控制电路122A用以在进行噪声整形前修正电压V2，以降低实际电路延迟之影响。关于此处之操作将于后述段落参照图3进行说明。于一些实施例中，逻辑控制电路122A可由数字电路、微控制器、数字信号处理电路与/或状态机等方式实施，但本案并不以此为限。
逻辑门CQ用以根据致能信号EN与生效信号SV产生切换信号S1。于此例中，逻辑门CQ可为具有一反相输入端的与门。此反相输入端接收生效信号SV，且逻辑门CQ的另一输入端接收致能信号EN。
多个延迟单元DU1～DUm-1串联耦接，以根据切换信号S1依序产生剩余的切换信号S2～Sm。延迟单元DU1根据切换信号S1产生切换信号S2。延迟单元DU2根据切换信号S2产生切换信号S3。依此类推，延迟单元DUm-1根据切换信号Sm-1(未绘示)产生切换信号Sm。于一些实施例中，多个延迟单元DU1～DUm-1每一者可由串接的多个逻辑门电路(例如可为与门、反相器等等)实施，以延迟所接收到的切换信号一预定延迟时间以产生次一切换信号。
于一些实施例中，多个触发器DF1～DFm可为D型触发器。多个触发器DF1～DFm中每一者根据生效信号SV接收多个切换信号S1～Sm中的一对应者，并将之输出为多个位D1～Dm中的一对应者。以触发器DF1为例，触发器DF1被生效信号SV触发，以将切换信号S1输出为位D1。其余触发器DF2～DFm的操作可依此类推，故于此不再赘述。
上述的电路设定方式以及各个电路组件/信号/位的数量用于示例，且本案并不以此为限。例如，于一些实施例中，延迟线电路122可包含更多触发器(未绘示)。这些触发器可根据生效信号SV而自延迟单元DU1～DUm-1中接收与切换信号有关的信号，以产生更多位至编码器电路123。如此，编码器电路123可根据更多的位信息产生更精确的位B8～B11。于一些实施例中，数字斜率式ADC电路系统120可更包含多组比较器电路125、多组延迟单元DU1～DUm-1以及多组触发器DF1～DFm。每一组比较器电路125、延迟单元DU1～DUm-1以及触发器DF1～DFm之设定方式相同于图2之设定方式，以产生多组位D1～Dm。编码器电路123可根据多组位D1～Dm的平均值产生更精确的位B8～B11。
一并参照图2与图3，图3为根据本案一些实施例示出图1中的数字斜率式ADC电路系统120的相关波形示意图。在数字斜率式ADC电路系统120执行模拟数字转换前的期间P1，开关SW1被导通而传输电压V1至节点N1，以作为电压V2。于此期间P1，致能信号EN以及生效信号SV皆为逻辑值0，故多个切换信号S1～SM为逻辑值0。如先前所述，根据此些切换信号S1～SM，多个控制信号SD1～SDM皆具有参考电压VREF之电平，故电压V2会基于电压V1与参考电压VREF被移位至一合适电平。
于期间P2，致能信号EN被切换为逻辑值1，以使数字斜率式ADC电路系统120开始执行模拟数字转换。响应于此致能信号EN，多个切换信号S1～SM依序由逻辑值0被切换至逻辑值1。以切换信号S1为例，当切换信号S1由逻辑值0被切换至逻辑值1时，控制信号SD1-被切换为地电压GND之电平。如此，电压V2会被电容C1拉低。藉由多个延迟单元DU1～DUm-1的操作，切换信号S2～Sm会依序被切换至逻辑值1，故电压V2会依序被电容C2～Cm拉低。
在时间T1时，电压V2被拉低为小于零(即出现零交越点)。理想上，比较器电路125立即产生具有逻辑值1的生效信号SV。响应于此生效信号SV，多个触发器DF1～DFm将多个切换信号S1～Sm输出为多个位D1～Dm。举例而言，若切换信号S3被切换至逻辑值1时，比较器电路125侦测到电压V2小于零而产生具有逻辑值1的生效信号SV。于此条件下，多个切换信号S1～S3为逻辑值1而多个切换信号S4～Sm仍为逻辑值0。因此，多个位D1～Dm为『11100...0』。
在实际应用中，因为寄生组件的影响，比较器电路125的操作会有延迟。如图3所示，当零交越点出现时，比较器电路125在延迟时间Td后才产生具有逻辑值1的生效信号SV。因为延迟时间Td的影响，延迟线电路122可能会误将切换信号S1～Sm中一部分者更新为逻辑值1，而使得电压V2在模拟转换操作后的剩余电平(即残余信号Vres1)不准确。
于期间P3，逻辑控制电路122A可修正电压V2，以降低延迟时间Td的影响。在图2的例子中，逻辑控制电路122A可根据多个位D1～Dm以及生效信号SV调整多个切换信号S2～Sm中具有逻辑值1的至少一者，以重置多个电容C2～Cm中的至少一对应电容。举例而言，若多个位D1～Dm为『11111...0』，且位D4～D5为受延迟时间Td影响而误变为逻辑值1。逻辑控制电路122A可将多个切换信号S4～S5调整回(即逆切)为逻辑值0，以重置对应的电容C4～C5的第二端之电平为参考电压VREF。如此，电压V2的电平可被修正为一合适电平，以降低延迟时间Td的影响。在期间P3中，电压V2会被电容CR储存为残余信号Vres1。
于一些实施例中，经逻辑控制电路122A调整的切换信号数量可由电路仿真与/或量测等方式决定。于一些实施例中，被调整的切换信号数量可对应于4个LSB，但本案并不以此为限。
于期间P4，噪声整形电路124接收残余信号Vres1，并根据残余信号Vres1输出残余信号Vres2至比较器电路125，以执行噪声整形。
图4为根据本案一些实施例示出图1的斜率产生电路121以及延迟线电路122之示意图。相较于图2，图4中的电容阵列121A更包含补偿电容CS。于此例中，于期间P3，逻辑控制电路122A用以输出调整电压VA至补偿电容CS的第二端，以修正电压V2。
图5为根据本案一些实施例示出图1中的噪声整形电路124以及比较器电路125之示意图。于此例中，比较器电路125包含三个输入端。第一个正输入端用以接收电压V2，以侦测电压V2的零交越点。第二个正输入端用以接收残余信号Vres2，以达成对电压V2噪声整形的效果。负输入端用以接收前述的预定电压(例如为地电压)。
于一些实施例中，比较器电路125可包含第一至第三晶体管(未绘示)。第一个正输入端连接至第一晶体管的门极，第二个正输入端连接第二晶体管的门极，且负输入端连接至第三晶体管的门极。于一些实施例中，第一晶体管产生之电流可相加第二晶体管产生之电流，再与第三晶体管产生之电流比较以产生生效信号SV。于一些实施例中，第一晶体管产生之电流可减去第二晶体管产生之电流，再与第三晶体管产生之电流比较以产生生效信号SV。上述关于比较器电路125之设置方式仅用于示例，且本案并不以此为限。
噪声整形电路124包含多个开关SW2～SW3以及多个电容CT1～CT2。开关SW2的第一端与第一个正输入端耦接至节点N1。开关SW2的第二端耦接至电容CT1以及开关SW3的第一端。开关SW3的第二端耦接至电容CT2以及第二个正输入端。于期间P3，开关SW2根据控制信号PR1导通，以转移残余信号Vres1至电容CT1。接着，开关SW3根据控制信号PR2导通以耦接电容CT1与电容CT2，并产生残余信号Vres2至比较器电路125。于此例中，残余信号Vres2为电容CT1与电容CT2基于残余信号Vres1的电荷分享结果。
上述关于噪声整形电路124的设置方式仅为示例，且本案并不以此为限。于一些实施例中，噪声整形电路124可为主动式积分器实施。于一些实施例中，噪声整形电路124可包含开关电路(未绘示)与电容电路(未绘示)。电容电路可串联耦接于节点N1以及比较器电路125的输入端之间，开关电路选择性地导通以转移残余信号Vres1至电容电路以产生残余信号Vres2。于一些实施例中，电容电路可包含一电容，其用以协同开关电路而操作为电容阵列121A的一部分(例如为电容CR)。
上述各实施例仅以单端式电路为例说明，但本案并不以此为限。应当理解，上述各实施例亦可由差动式电路实施(例如设置两组并行的斜率产生电路121)。
综上所述，本案一些实施例所提供的模拟数字转换器装置与数字斜率式电路系统整合连续时间式比较器与噪声整形电路，以符合低噪声与高带宽的应用需求。
虽然本案之实施例如上所述，然而该些实施例并非用来限定本案，本技术领域具有通常知识者可依据本案之明示或隐含之内容对本案之技术特征施以变化，凡此种变化均可能属于本案所寻求之专利保护范畴，换言之，本案之专利保护范围须视本说明书之申请专利范围所界定者为准。
【符号说明】
100 模拟数字转换器(analog-to-digital converter,ADC)装置
110 ADC电路系统
120 数字斜率式ADC电路系统
121 斜率产生电路
122 延迟线电路
123 编码器电路
124 噪声整形电路
125 比较器电路
B0～B11 位
CLK 频率信号
D1～Dm 位
EN 致能信号
N1 节点
S1～Sm 切换信号
SIN 输入信号
SV 生效信号
V1、V2 电压
VREF 参考电压
Vres1、Vres2 残余信号
121A 电容阵列
121B 切换电路
122A 逻辑控制电路
C1～Cm、CR 电容
CQ 逻辑门
DU1～DUm-1 延迟单元
DF1～DFm 触发器
GND 地电压
SW1 开关
I1～Im 反相器
SD1～SDm 控制信号
P1～P4 期间
T1 时间
Td 延迟时间
CS 补偿电容
VA 调整电压
CT1、CT2 电容
PR1、PR2 控制信号
SW2、SW3 开关。

Claims (10)

1.一种模拟数字转换器装置，包含：
一模拟数字转换器电路系统，用以根据一输入信号产生多个第一位与一第一电压；以及
一数字斜率式模拟数字转换器电路系统，用以根据该第一电压于一节点产生一第二电压，并逐渐调整该第二电压以产生多个第二位，
其中该数字斜率式模拟数字转换器电路系统在产生该多个第二位后还用以根据该节点的一第一残余信号执行一噪声整形操作。
2.根据权利要求1所述的模拟数字转换器装置，其中该数字斜率式模拟数字转换器电路系统包含：
一斜率产生电路，用以根据一频率信号接收该第一电压，并根据该第一电压、一参考电压与多个切换信号输出该第二电压至该节点；
一延迟线电路，用以根据一致能信号与一生效信号产生该多个切换信号与多个第三位；
一编码器电路，用以根据该多个第三位产生该多个第二位；以及
一比较器电路，用以比较该第二电压与一预定电压，以产生该生效信号。
3.根据权利要求2所述的模拟数字转换器装置，其中该斜率产生电路包含：
一电容阵列，包含多个第一电容与一第二电容，其中该多个第一电容的第一端耦接至该节点并用以根据该频率信号接收该第一电压以存为该第二电压，该多个第一电容的第二端分别接收多个控制信号，且该第二电容耦接至该节点以储存该第一残余信号；以及
一切换电路，用以根据该多个切换信号产生该多个控制信号。
4.根据权利要求2所述的模拟数字转换器装置，其中该延迟线电路包含：
一逻辑门，用以根据该致能信号与该生效信号产生该多个切换信号中的一第一切换信号；
多个延迟单元，其中该多个延迟单元串联耦接并用以根据该第一切换信号依序产生该多个切换信号中的剩余切换信号；
多个触发器，用以被该生效信号触发以分别输出该多个切换信号为该多个第三位；以及
一逻辑控制电路，用以在该噪声整形操作被执行前修正该第二电压。
5.根据权利要求4所述的模拟数字转换器装置，其中该斜率产生电路包含一电容阵列，该电容阵列用以储存该第一电压为该第二电压，且在该噪声整形操作被执行前，该逻辑控制电路用以重置该电容阵列中的至少一电容，以修正该第二电压。
6.根据权利要求4所述的模拟数字转换器装置，其中该斜率产生电路包含一补偿电容，且在该噪声整形操作被执行前，该逻辑控制电路用以输出一调整电压至该补偿电容，以修正该第二电压。
7.根据权利要求1所述的模拟数字转换器装置，其中该数字斜率式模拟数字转换器电路系统包含：
一比较器电路，用以侦测该第二电压的一零交越点，以产生该多个第二位；以及
一噪声整形电路，用以根据该第一残余信号输出一第二残余信号至该比较器电路，以执行该噪声整形操作。
8.根据权利要求7所述的模拟数字转换器装置，其中该噪声整形电路包含：
一第一电容；
一第一开关，耦接至该节点，并用以根据一第一控制信号导通，以转移该第一残余信号至该第一电容；
一第二电容，耦接至该第一开关与该比较器电路；以及
一第二开关，用以根据一第二控制信号导通，以耦接该第一电容至该第二电容，以产生该第二残余信号。
9.一种数字斜率式模拟数字转换器电路系统，包含：
一斜率产生电路，用以根据一频率信号以及一输入信号输出一电压至一节点；
一延迟线电路，用以根据一致能信号与一生效信号产生多个第一位，并产生多个切换信号至该斜率产生电路以逐渐调整该电压；
一比较器电路，用以侦测该电压的一零交越点，以产生该生效信号；以及
一噪声整形电路，用以在该多个第一位被产生后根据该节点的一第一残余信号输出一第二残余信号至该比较器电路，以执行一噪声整形操作。
10.根据权利要求9所述的数字斜率式模拟数字转换器电路系统，其中该斜率产生电路包含一电容阵列与一逻辑控制电路，该电容阵列用以储存该电压，且在该噪声整形操作被执行前，该逻辑控制电路用以重置该电容阵列中的至少一电容以修正该电压。
CN201910941336.0A 2019-09-30 2019-09-30 模拟数字转换器装置与模拟数字转换器电路系统 Active CN112583406B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910941336.0A CN112583406B (zh) 2019-09-30 2019-09-30 模拟数字转换器装置与模拟数字转换器电路系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910941336.0A CN112583406B (zh) 2019-09-30 2019-09-30 模拟数字转换器装置与模拟数字转换器电路系统

Publications (2)

Publication Number Publication Date
CN112583406A CN112583406A (zh) 2021-03-30
CN112583406B true CN112583406B (zh) 2024-02-09

Family

ID=75116550

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910941336.0A Active CN112583406B (zh) 2019-09-30 2019-09-30 模拟数字转换器装置与模拟数字转换器电路系统

Country Status (1)

Country Link
CN (1) CN112583406B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113552793B (zh) * 2021-07-26 2022-04-05 大连理工大学 一种自校准的高精度数字时间转换电路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5327137A (en) * 1992-04-15 1994-07-05 Joachim Scheerer Multiple ramp procedure with higher order noise shaping
TW201021428A (en) * 2008-09-26 2010-06-01 Intel Corp Sigma-delta converter noise cancellation
CN107786208A (zh) * 2015-12-16 2018-03-09 亚德诺半导体集团 连续mash adcs的抖动注入
CN107809245A (zh) * 2016-09-08 2018-03-16 联发科技股份有限公司 模拟至数字转换器
CN108206695A (zh) * 2016-12-16 2018-06-26 联发科技股份有限公司 模拟至数字转换器
CN109586720A (zh) * 2017-09-29 2019-04-05 台湾积体电路制造股份有限公司 模数转换器及其工作方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2421376B (en) * 2004-12-15 2007-01-10 Micron Technology Inc Ramp generators for imager analog-to-digital converters
JP4340296B2 (ja) * 2007-01-30 2009-10-07 シャープ株式会社 Ａ／ｄ変換器
US9543978B2 (en) * 2013-02-21 2017-01-10 Telefonaktiebolaget Lm Ericsson (Publ) Frequency selective circuit configured to convert an analog input signal to a digital output signal
US8947285B2 (en) * 2013-03-12 2015-02-03 Infineon Technologies Ag ADC with noise-shaping SAR

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5327137A (en) * 1992-04-15 1994-07-05 Joachim Scheerer Multiple ramp procedure with higher order noise shaping
TW201021428A (en) * 2008-09-26 2010-06-01 Intel Corp Sigma-delta converter noise cancellation
CN107786208A (zh) * 2015-12-16 2018-03-09 亚德诺半导体集团 连续mash adcs的抖动注入
CN107809245A (zh) * 2016-09-08 2018-03-16 联发科技股份有限公司 模拟至数字转换器
CN108206695A (zh) * 2016-12-16 2018-06-26 联发科技股份有限公司 模拟至数字转换器
CN109586720A (zh) * 2017-09-29 2019-04-05 台湾积体电路制造股份有限公司 模数转换器及其工作方法

Also Published As

Publication number Publication date
CN112583406A (zh) 2021-03-30

Similar Documents

Publication Publication Date Title
US7928880B2 (en) Digital analog converter
US8754798B2 (en) High-speed successive-approximation-register analog-to-digital converter and method thereof
CN107493104B (zh) 连续逼近暂存器模拟数字转换器及其模拟至数字信号转换方法
Hong et al. A 7b 1GS/s 7.2 mW nonbinary 2b/cycle SAR ADC with register-to-DAC direct control
US10581443B2 (en) Method and apparatus for offset correction in SAR ADC with reduced capacitor array DAC
US9432046B1 (en) Successive approximation analog-to-digital converter
Jiang et al. Single-channel, 1.25-GS/s, 6-bit, loop-unrolled asynchronous SAR-ADC in 40nm-CMOS
US20180269893A1 (en) Successive approximation register analog-digital converter having a split-capacitor based digital-analog converter
US10778242B2 (en) Analog-to-digital converter device
US9509327B2 (en) A/D converter and A/D converter calibrating method
CN112583406B (zh) 模拟数字转换器装置与模拟数字转换器电路系统
TWI736223B (zh) 數位斜率式類比數位轉換器裝置與訊號轉換方法
TWI707547B (zh) 類比數位轉換器裝置與具雜訊整形的數位斜率式類比數位轉換器電路系統
US10547321B2 (en) Method and apparatus for enabling wide input common-mode range in SAR ADCS with no additional active circuitry
Malathi et al. A 4 bit medium speed flash ADC using inverter based comparator in 0.18 μm CMOS
US11509320B2 (en) Signal converting apparatus and related method
CN111435835B (zh) 开关电容电路以及模拟转数字转换装置
CN113556127B (zh) 数字斜率式模拟数字转换器装置与信号转换方法
US11711089B2 (en) SAR ADC with alternating low and high precision comparators and uneven allocation of redundancy
CN113141182B (zh) 模拟数字转换器装置与电容权重修正方法
US11283461B2 (en) Successive approximation AD converter
CN111327322A (zh) 连续逼近式模数转化器及其操作方法
CN115940900A (zh) 模数转换器、低压差稳压器及其比较控制电路
CN118249812A (zh) 逐渐逼近暂存器式模拟数字转换器与信号转换方法
CN114726373A (zh) 具有随机化的时间交错式模拟数字转换器与信号转换方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant